MICROCHIP Viterbi 디코더 사용 설명서

Viterbi 디코더는 디지털 통신 시스템에서 컨벌루션 코드를 디코딩하는 데 사용되는 알고리즘입니다. 컨벌루션 코드는 전송 중에 발생하는 오류로부터 보호하기 위해 통신 시스템에서 널리 사용되는 오류 수정 코드입니다.
Viterbi 디코더는 동적 프로그래밍 접근 방식인 Viterbi 알고리즘을 사용하여 수신된 신호를 기반으로 전송된 비트의 가장 가능성 있는 시퀀스를 식별합니다. 이 알고리즘은 모든 잠재적인 코드 경로를 고려하여 수신된 신호를 기반으로 가장 가능성 있는 비트 시퀀스를 계산합니다. 그런 다음 가능성이 가장 높은 경로를 선택합니다.
Viterbi 디코더는 수신된 신호를 디코딩할 때 오류가 발생할 확률을 최소화하는 최대 우도 디코더로, 작은 면적을 차지하는 직렬(Serial) 방식과 더 높은 처리량을 위해 병렬(Parallel) 방식으로 구현됩니다. 이는 휴대폰, 위성 통신, 디지털 TV 등 현대 통신 시스템에 널리 사용됩니다. 이 IP는 3비트 또는 4비트 소프트 또는 하드 입력을 허용합니다.
Viterbi 알고리즘은 직렬 및 병렬이라는 두 가지 주요 접근 방식을 사용하여 구현할 수 있습니다. 각 접근 방식에는 고유한 특성과 응용 프로그램이 있으며, 이에 대한 개요는 다음과 같습니다.
직렬 비터비 디코더
직렬 Viterbi 디코더는 입력 비트를 개별적으로 처리하여 경로 메트릭을 순차적으로 업데이트하고 각 비트에 대한 결정을 내립니다. 그러나 직렬 처리로 인해 병렬 처리에 비해 속도가 느린 경향이 있습니다. 직렬 디코더는 가능한 모든 상태 메트릭을 순차적으로 업데이트하고 각 비트에 대해 격자를 통해 역추적해야 하므로 출력을 생성하는 데 69개의 클록 주기가 필요하므로 처리 시간이 길어집니다.
이점tag직렬 디코더를 사용하는 이유는 병렬 디코더에 비해 일반적으로 복잡성이 감소하고 하드웨어 리소스 사용량이 낮다는 것입니다. 이것이 장점이 된다tag속도보다 크기, 전력 소비 및 비용이 더 중요한 애플리케이션에 적합한 옵션입니다.
병렬 Viterbi 디코더
병렬 Viterbi 디코더는 여러 비트를 동시에 처리하도록 설계되었습니다. 이는 다양한 경로 메트릭을 동시에 업데이트하는 병렬 처리 방법론을 사용하여 달성됩니다. 이러한 병렬성으로 인해 출력을 생성하는 데 필요한 클록 사이클 수(8개 클록 사이클)가 크게 줄어듭니다.
병렬 디코더의 속도는 복잡성과 리소스 사용량의 증가로 인해 발생하며 병렬 처리 요소를 구현하기 위해 더 많은 하드웨어가 필요하므로 디코더의 크기와 전력 소비가 증가할 수 있습니다. 실시간 통신 시스템과 같이 높은 처리량과 빠른 처리가 필요한 애플리케이션의 경우 병렬 Viterbi 디코더가 선호되는 경우가 많습니다.
요약하면 직렬 및 병렬 Viterbi 디코더 사용 여부는 애플리케이션의 특정 요구 사항에 따라 결정됩니다. 최소한의 전력, 비용 및 속도가 필요한 애플리케이션에서는 일반적으로 직렬 디코더가 적합합니다. 그러나 성능이 중요한 고속 및 높은 처리량을 요구하는 애플리케이션의 경우 더 복잡하고 더 많은 리소스가 필요하더라도 병렬 디코더가 선호되는 옵션입니다.

요약
다음 표에는 Viterbi 디코더 IP 특성이 요약되어 있습니다.
표 1. Viterbi 디코더 특성

코어 버전	이 문서는 Viterbi 디코더 v1.1에 적용됩니다.
지원되는 장치 제품군	• PolarFire® SoC • 폴라파이어
지원되는 도구 흐름	Libero® SoC v12.0 이상 릴리스가 필요합니다.
라이센스	Viterbi 디코더 암호화 RTL은 Libero 라이센스와 함께 무료로 사용할 수 있습니다. 암호화된 RTL: 코어에 대해 완전한 암호화된 RTL 코드가 제공되므로 코어가 SmartDesign으로 인스턴스화될 수 있습니다. 시뮬레이션, 합성 및 레이아웃은 Libero 소프트웨어를 사용하여 수행됩니다.

특징
Viterbi 디코더 IP에는 다음과 같은 기능이 있습니다.

3비트 또는 4비트의 소프트 입력 폭 지원
직렬 및 병렬 아키텍처 지원

사용자 정의 역추적 길이를 지원하며 기본값은 20입니다.
단극 및 양극 데이터 유형 지원

1/2의 코드 속도 지원
제약 길이 7을 지원합니다.

설치 지침

IP 코어는 Libero SoC 소프트웨어의 IP 카탈로그 업데이트 기능을 통해 자동으로 Libero® SoC 소프트웨어의 IP 카탈로그에 설치되거나 카탈로그에서 수동으로 다운로드되어야 합니다. IP 코어가 Libero SoC 소프트웨어 IP 카탈로그에 설치되면 Libero 프로젝트에 포함하기 위해 SmartDesign 내에서 구성, 생성 및 인스턴스화됩니다.

장치 활용도 및 성능 (질문하기)
Viterbi Decoder의 리소스 활용도는 Synopsys Synplify Pro 도구를 사용하여 측정되었으며 그 결과는 다음 표에 요약되어 있습니다.
표 2. 장치 및 리소스 활용도

장치 세부 정보		데이터 유형	건축학	자원		성능(MHz)	램		수학 블록	칩 전역
가족	장치	데이터 유형	건축학	LUTs	디에프에프	성능(MHz)	LSRAM	uSRAM	수학 블록	칩 전역
PolarFire® SoC	MPFS250T	단극	연속물	416	354	200	3	0	0	0
		양극성	연속물	416	354	200	3	0	0	0
		단극	평행한	13784	4642	200	0	0	0	0
		양극성	평행한	13768	4642	200	0	0	0	1
폴라파이어	MPF300T	단극	연속물	416	354	200	3	0	0	0
		양극성	연속물	416	354	200	3	0	0	0
		단극	평행한	13784	4642	200	0	0	0	0
		양극성	평행한	13768	4642	200	0	0	0	1

중요한: 설계는 다음 GUI 매개변수를 구성하여 Viterbi 디코더를 사용하여 구현됩니다.

소프트 데이터 너비 = 4
K 길이 = 7
코드 속도 = ½
역추적 길이 = 20

Viterbi 디코더 IP 구성기

Viterbi 디코더 IP 구성기(질문하기)
이 섹션에서는 다음을 제공합니다.view Viterbi Decoder Configurator 인터페이스와 다양한 구성 요소.
Viterbi 디코더 구성자는 Viterbi 디코더 IP 코어에 대한 매개변수와 설정을 구성하기 위한 그래픽 인터페이스를 제공합니다. 이를 통해 사용자는 소프트 데이터 폭, K 길이, 코드 속도, 역추적 길이, 데이터 유형, 아키텍처, 테스트벤치 및 라이센스와 같은 매개변수를 선택할 수 있습니다. 주요 구성은 표 3-1에 설명되어 있습니다.
다음 그림은 자세한 내용을 제공합니다. view Viterbi 디코더 구성기 인터페이스의 모습입니다.
그림 1-1. Viterbi 디코더 IP 구성기

인터페이스에는 구성을 확인하거나 취소하기 위한 확인 및 취소 버튼도 포함되어 있습니다.

기능 설명

다음 그림은 Viterbi 디코더의 하드웨어 구현을 보여줍니다.
그림 2-1. Viterbi 디코더의 하드웨어 구현

이 모듈은 DVALID_I에서 작동합니다. DVALID_I가 지정되면 해당 데이터가 입력으로 사용되며 프로세스가 시작됩니다. 이 IP에는 기록 버퍼가 있으며 해당 선택에 따라 IP는 선택된 버퍼 번호 DVALID_Is + 일부 클럭 사이클을 사용하여 첫 번째 출력을 생성합니다. 기본적으로 히스토리 버퍼는 20입니다. 병렬 Viterbi 디코더의 입력과 출력 사이의 대기 시간은 20 DVALID_Is + 14 클록 사이클입니다. 직렬 Viterbi 디코더의 입력과 출력 사이의 대기 시간은 20 DVALID_Is + 72 클록 사이클입니다.

건축학 (질문하기)
Viterbi 디코더는 가능한 모든 인코더 상태를 통해 최상의 경로를 찾아 컨볼루셔널 인코더에 처음 제공된 데이터를 검색합니다. 제약 길이가 7인 경우 64개의 상태가 있습니다. 아키텍처는 다음과 같은 주요 블록으로 구성됩니다.

BMU(브랜치 미터법 단위)

PMU(경로 측정 단위)
역추적 장치(TBU)
ACSU(비교 선택 장치 추가)

다음 그림은 Viterbi 디코더 아키텍처를 보여줍니다.
그림 2-2. Viterbi 디코더 아키텍처

Viterbi 디코더는 다음과 같이 설명되는 세 개의 내부 블록으로 구성됩니다.

BMU(브랜치 미터법 단위): BMU는 이진 데이터의 해밍 거리 또는 고급 변조 방식의 유클리드 거리와 같은 측정항목을 사용하여 수신된 신호와 잠재적으로 전송된 모든 신호 간의 불일치를 계산합니다. 이 계산은 수신된 신호와 가능한 전송 신호 간의 유사성을 평가합니다. BMU는 수신된 각 기호 또는 비트에 대해 이러한 메트릭을 처리하고 결과를 경로 메트릭 유닛으로 전달합니다.
PMU(경로 측정 단위): ACS(Add-Compare-Select) 장치라고도 알려진 PMU는 BMU의 분기 메트릭을 처리하여 경로 메트릭을 업데이트합니다. 격자 다이어그램(가능한 상태 전환의 그래픽 표현)의 각 상태에 대한 최상의 경로의 누적 메트릭을 추적합니다. PMU는 각 상태의 현재 경로 메트릭에 새로운 분기 메트릭을 추가하고 해당 상태로 이어지는 모든 경로를 비교한 다음 메트릭이 가장 낮은 경로를 선택하여 가장 가능성 있는 경로를 나타냅니다. 이 선택 프로세스는 각 단계에서 수행됩니다.tag각 상태에 대해 생존자 경로라고 알려진 가장 가능성 있는 경로의 모음이 생성됩니다.
역추적 단위(TBU): TBU는 PMU가 수신한 기호를 처리한 후 가장 가능성 있는 상태 시퀀스를 식별하는 역할을 담당합니다. 이는 가장 낮은 경로 메트릭을 사용하여 최종 상태에서 격자를 재추적하여 이를 수행합니다. TBU는 격자 구조의 끝에서 시작하고 포인터나 참조를 사용하여 생존 경로를 역추적하여 가장 가능성 있는 전송 시퀀스를 결정합니다. 역추적 길이는 컨벌루션 코드의 제약 조건 길이에 따라 결정되며, 이는 디코딩 대기 시간과 복잡성 모두에 영향을 미칩니다. 역추적 프로세스가 완료되면 디코딩된 데이터가 출력으로 표시됩니다. 일반적으로 추가된 꼬리 비트가 제거되어 컨볼루셔널 인코더를 지우기 위해 처음에 포함되었습니다.

Viterbi 디코더는 이 세 가지 장치를 사용하여 전송 중에 발생할 수 있는 오류를 수정함으로써 수신된 신호를 원래의 전송 데이터로 정확하게 디코딩합니다.
효율성으로 유명한 Viterbi 알고리즘은 통신 시스템 내에서 컨벌루션 코드를 디코딩하는 표준 방법입니다.
소프트 코딩에는 단극형과 양극형의 두 가지 데이터 형식을 사용할 수 있습니다. 다음 표에는 3비트 소프트 입력에 대한 값과 해당 설명이 나열되어 있습니다.
표 2-1. 3비트 소프트 입력

설명	단극	양극성
가장 강한 0	000	100
상대적으로 강함 0	001	101
상대적으로 약함 0	010	110
가장 약한 0	011	111
가장 약한 1	100	000
상대적으로 약함 1	101	001
상대적으로 강함 1	110	010
가장 강한 1	111	100

다음 표에는 표준 컨볼루션 코드가 나열되어 있습니다.
표 2-2. 표준 컨볼루션 코드

제약 길이	출력 속도 = 2
	이진법	8진법
7	1111001	171
	1011011	133

Viterbi 디코더 매개변수 및 인터페이스 신호 (질문하기)
이 섹션에서는 Viterbi 디코더 GUI 구성기 및 I/O 신호의 매개변수에 대해 설명합니다.

구성 설정 (질문하기)
다음 표에는 Viterbi 디코더의 하드웨어 구현에 사용되는 구성 매개변수가 나열되어 있습니다. 이는 일반 매개변수이며 애플리케이션의 요구사항에 따라 다릅니다.
표 3-1. 구성 매개변수

매개변수 이름	설명	값
소프트 데이터 너비	소프트 입력 데이터 너비를 나타내는 데 사용되는 비트 수를 지정합니다.	3비트와 4비트를 지원하는 사용자 선택 가능
K 길이	K는 컨벌루션 코드의 제약 조건 길이입니다.	7으로 고정
코드 속도	입력 비트와 출력 비트의 비율을 나타냅니다.	1/2
역추적 길이	Viterbi 알고리즘에 사용되는 격자의 깊이를 결정합니다.	사용자 정의 값은 기본적으로 20입니다.
데이터 유형	사용자가 입력 데이터 유형을 선택할 수 있습니다.	사용자가 선택할 수 있으며 다음 옵션을 지원합니다. • 단극 • 양극성
건축학	구현 아키텍처의 유형을 지정합니다.	다음 구현 유형을 지원합니다. • 평행한 • 시리얼

입력 및 출력 신호 (질문하기)
다음 표에는 Viterbi 디코더 IP의 입력 및 출력 포트가 나열되어 있습니다.
표 3-2. 입력 및 출력 포트

신호 이름	방향	너비	설명
SYS_CLK_I	입력	1	입력 클럭 신호
ARSTN_I	입력	1	입력 리셋 신호(비동기 액티브 로우 리셋)
DATA_I	입력	6	데이터 입력 신호(MSB 3비트 IDATA, LSB 3비트 QDATA)
DVALID_I	입력	1	데이터 유효한 입력 신호
데이터_오	산출	1	Viterbi 디코더 데이터 출력
DVALID_O	산출	1	데이터 유효 출력 신호

타이밍 다이어그램

이 섹션에서는 Viterbi 디코더의 타이밍 다이어그램에 대해 설명합니다.
다음 그림은 직렬 및 병렬 모드 구성에 모두 적용되는 Viterbi 디코더의 타이밍 다이어그램을 보여줍니다.
그림 4-1. 타이밍 다이어그램

직렬 Viterbi 디코더는 출력을 생성하기 위해 최소 69 클록 사이클(처리량)이 필요합니다.
직렬 Viterbi 디코더의 대기 시간을 계산하려면 다음 방정식을 사용하십시오.

히스토리 버퍼 시간 DVALID + 72 클록 사이클 수
예를 들어amp파일, 히스토리 버퍼 길이가 20으로 설정된 경우
지연 시간 = 유효 횟수 20회 + 클록 주기 72회

병렬 Viterbi 디코더는 출력을 생성하기 위해 최소 8클럭 사이클(처리량)이 필요합니다.
병렬 Viterbi 디코더의 대기 시간을 계산하려면 다음 방정식을 사용하십시오.
히스토리 버퍼 시간 DVALID + 14 클록 사이클 수

예를 들어amp파일, 히스토리 버퍼 길이가 20으로 설정된 경우
지연 시간 = 유효 횟수 20회 + 클록 주기 14회

중요한: 직렬 및 병렬 Viterbi 디코더의 타이밍 다이어그램은 각 디코더에 필요한 클록 사이클 수를 제외하고는 동일합니다.

테스트벤치 시뮬레이션

처럼ampViterbi 디코더의 기능을 확인하기 위해 테스트벤치가 제공됩니다. 테스트벤치를 사용하여 코어를 시뮬레이션하려면 다음 단계를 수행하십시오.

Libero® SoC 애플리케이션을 열고 카탈로그 > 클릭 View > Windows > 카탈로그를 선택한 다음 Solutions-Wireless를 확장합니다. Viterbi_Decoder를 두 번 클릭한 다음 확인을 클릭합니다. IP와 관련된 문서는 문서 아래에 나열됩니다.
중요한: 카탈로그 탭이 표시되지 않으면 View Windows 메뉴를 클릭한 다음 카탈로그를 클릭하여 표시합니다.
그림 1-1과 같이 요구 사항에 따라 IP를 구성합니다.

Viterbi 디코더를 테스트하려면 FEC 인코더를 구성해야 합니다. 카탈로그를 열고 FEC 인코더 IP를 구성합니다.
자극 계층 구조 탭으로 이동하고 계층 구조 구축을 클릭합니다.
Stimulus Hierarchy 탭에서 testbench(vit_decoder_tb(vit_decoder_tb.v [work]))를 마우스 오른쪽 버튼으로 클릭한 다음 Simulate Pre-Synth Design > Open Interactively를 클릭합니다.

중요한: Stimulus Hierarchy 탭이 보이지 않으면 다음으로 이동하십시오. View > Windows 메뉴에서 Stimulus Hierarchy를 클릭하여 보이게 합니다.
다음 그림과 같이 ModelSim® 도구가 테스트 벤치와 함께 열립니다.
그림 5-1. ModelSim 도구 시뮬레이션 창

중요한

.do에 지정된 런타임 제한으로 인해 시뮬레이션이 중단된 경우 file, run -all 명령을 사용하여 시뮬레이션을 완료합니다.
시뮬레이션을 실행한 후 테스트벤치는 두 가지를 생성합니다. files (fec_input.txt, vit_output.txt) 두 가지를 비교할 수 있습니다 file성공적인 시뮬레이션을 위한 것입니다.

개정 내역 (질문하기)
개정 내역은 문서에서 구현된 변경 사항을 설명합니다. 변경 사항은 최신 출판물부터 시작하여 개정별로 나열됩니다.

표 6-1. 개정 내역

개정

날짜

설명

06/2024

다음은 문서의 개정판 B에서 변경된 사항 목록입니다.

• 소개 섹션의 내용을 업데이트했습니다.

• 장치 활용도 및 성능 섹션에 표 2를 추가했습니다.

• 1. Viterbi 디코더 IP 구성 섹션 추가됨

• 내부 블록에 대한 내용을 추가하고, 표 2-1을 업데이트하고, 표 2-2를 추가하였다.

2.1. 건축 섹션

• 3에서 표 1-3.1을 업데이트했습니다. 구성 설정 섹션

• 그림 4-1과 4. 타이밍 다이어그램 섹션에 참고 사항을 추가했습니다.

• 5. 테스트벤치 시뮬레이션 섹션의 그림 1-5 업데이트

05/2023

최초 릴리스

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를 통해 기술 지원 센터에 문의하십시오. web사이트에서 www.microchip.com/support. FPGA 장치 부품 번호를 언급하고 적절한 케이스 카테고리를 선택한 후 디자인을 업로드하세요. files 기술 지원 사례를 만드는 동안.
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