MICROCHIP Viterbi デコーダユーザーガイド

ビタビデコーダは、デジタル通信システムで畳み込み符号をデコードするために使用されるアルゴリズムです。畳み込み符号は、送信中に発生するエラーを防ぐために通信システムで広く使用されているエラー訂正符号です。
Viterbi デコーダーは、動的プログラミング手法である Viterbi アルゴリズムを使用して、受信信号に基づいて送信ビットの最も可能性の高いシーケンスを識別します。このアルゴリズムは、すべての潜在的なコードパスを考慮して、受信信号に基づいて最も可能性の高いビットシーケンスを計算します。次に、最も可能性の高いパスを選択します。
ビタビデコーダは、受信信号のデコード時にエラーが発生する可能性を最小限に抑える最大尤度デコーダです。占有面積が小さいシリアルで実装され、スループットを高めるためにパラレルで実装されます。携帯電話、衛星通信、デジタルテレビなどの現代の通信システムで広く使用されています。この IP は、3 ビットまたは 4 ビットのソフト入力またはハード入力を受け入れます。
Viterbi アルゴリズムは、シリアルとパラレルという 2 つの主なアプローチを使用して実装できます。各アプローチには、次のように概説される異なる特性と用途があります。
シリアルビタビデコーダー
シリアルビタビデコーダは、入力ビットを個別に処理し、パスメトリックを順次更新して各ビットの決定を行います。ただし、シリアル処理のため、パラレルデコーダに比べて遅くなる傾向があります。シリアルデコーダは、すべての可能な状態メトリックを順次更新し、各ビットのトレリスをトレースバックする必要があるため、出力を生成するのに 69 クロックサイクルを必要とし、処理時間が長くなります。
アドバンtagシリアルデコーダを使用する利点は、パラレルデコーダと比較して、複雑さが軽減され、ハードウェアリソースの使用量が少ないことです。これにより、シリアルデコーダはアドバンテージになります。tag速度よりもサイズ、消費電力、コストが重要なアプリケーションに最適なオプションです。
並列ビタビデコーダー
並列ビタビデコーダは、複数のビットを同時に処理するように設計されています。これは、並列処理方法論を使用して、さまざまなパスメトリックを同時に更新することによって実現されます。このような並列処理により、出力を生成するために必要なクロックサイクル数 (8 クロックサイクル) が大幅に削減されます。
並列デコーダーの速度は、複雑さとリソース使用量の増加という代償を伴い、並列処理要素を実装するためにより多くのハードウェアが必要となり、デコーダーのサイズと消費電力が増加する可能性があります。リアルタイム通信システムなど、高スループットと高速処理を必要とするアプリケーションでは、並列ビタビデコーダーが好まれることが多いです。
要約すると、シリアルビタビデコーダとパラレルビタビデコーダのどちらを使用するかは、アプリケーションの特定の要件によって異なります。最小限の電力、コスト、速度を必要とするアプリケーションでは、通常、シリアルデコーダが適しています。ただし、高速性と高スループットが要求され、パフォーマンスが重要なアプリケーションでは、より複雑で多くのリソースを必要とするにもかかわらず、パラレルデコーダが推奨されるオプションです。

まとめ
次の表は、Viterbi デコーダー IP の特性の概要を示しています。
表1. ビタビデコーダの特性

コアバージョン	このドキュメントは、Viterbi Decoder v1.1 に適用されます。
サポートされているデバイスファミリ	• PolarFire® SoC • ポーラーファイア
サポートされるツールフロー	Libero® SoC v12.0 以降のリリースが必要です。
ライセンス	Viterbi Decoder で暗号化された RTL は、Libero ライセンスがあれば無料で利用できます。暗号化された RTL: コアには完全に暗号化された RTL コードが提供されており、SmartDesign でコアをインスタンス化できます。シミュレーション、合成、レイアウトは Libero ソフトウェアで実行されます。

特徴
Viterbi Decoder IP には次の機能があります。

3ビットまたは4ビットのソフト入力幅をサポート
シリアルおよびパラレルアーキテクチャをサポート

ユーザー定義のトレースバック長をサポートし、デフォルト値は20です。
単極性および双極性データ型をサポート

1/2のコードレートをサポート
拘束長7をサポート

インストール手順

IP コアは、Libero SoC ソフトウェアの IP カタログ更新機能を使用して自動的に Libero® SoC ソフトウェアの IP カタログにインストールするか、カタログから手動でダウンロードする必要があります。IP コアが Libero SoC ソフトウェア IP カタログにインストールされると、SmartDesign 内で構成、生成、インスタンス化され、Libero プロジェクトに組み込まれます。

デバイスの使用率とパフォーマンス (質問する）
Viterbi Decoder のリソース使用率は、Synopsys Synplify Pro ツールを使用して測定され、その結果は次の表にまとめられています。
表2. デバイスとリソースの使用率

デバイスの詳細		データタイプ	建築	リソース		性能 (MHz)	RAM について		数学ブロック	チップグローバル
家族	デバイス	データタイプ	建築	LUT	ダフ	性能 (MHz)	LSRAM	uSRAM	数学ブロック	チップグローバル
PolarFire®SoC	MPFS250T	ユニポーラ	シリアル	416	354	200	3	0	0	0
		バイポーラ	シリアル	416	354	200	3	0	0	0
		ユニポーラ	平行	13784	4642	200	0	0	0	0
		バイポーラ	平行	13768	4642	200	0	0	0	1
ポーラファイア	MPF300T	ユニポーラ	シリアル	416	354	200	3	0	0	0
		バイポーラ	シリアル	416	354	200	3	0	0	0
		ユニポーラ	平行	13784	4642	200	0	0	0	0
		バイポーラ	平行	13768	4642	200	0	0	0	1

重要： この設計は、次の GUI パラメータを設定することにより、Viterbi デコーダを使用して実装されます。

ソフトデータ幅 = 4
K 長さ = 7
コードレート = ½
トレースバックの長さ = 20

ビタビデコーダー IP コンフィギュレーター

ビタビデコーダーIPコンフィギュレーター（質問する)
このセクションでは、view Viterbi Decoder Configurator インターフェースとそのさまざまなコンポーネント。
Viterbi デコーダコンフィギュレータは、Viterbi デコーダ IP コアのパラメータと設定を構成するためのグラフィカルインターフェイスを提供します。これにより、ユーザーはソフトデータ幅、K 長、コードレート、トレースバック長、データタイプ、アーキテクチャ、テストベンチ、ライセンスなどのパラメータを選択できます。主要な構成については、表 3-1 で説明します。
次の図は、 view Viterbi デコーダーコンフィギュレーターインターフェースの。
図1-1. ViterbiデコーダIPコンフィギュレータ

インターフェイスには、構成を確認または破棄するための [OK] ボタンと [キャンセル] ボタンも含まれています。

機能説明

次の図は、Viterbi デコーダのハードウェア実装を示しています。
図2-1. ビタビデコーダのハードウェア実装

このモジュールは DVALID_I で動作します。DVALID_I がアサートされると、それぞれのデータが入力として取得され、プロセスが開始されます。この IP には履歴バッファがあり、その選択に基づいて、IP は選択されたバッファ数 (DVALID_Is + いくつかのクロックサイクル) を取得して最初の出力を生成します。デフォルトでは、履歴バッファは 20 です。パラレルビタビデコーダの入力と出力間のレイテンシは、20 DVALID_Is + 14 クロックサイクルです。シリアルビタビデコーダの入力と出力間のレイテンシは、20 DVALID_Is + 72 クロックサイクルです。

建築（質問する)
Viterbi デコーダは、すべての可能なエンコーダ状態を通じて最適なパスを見つけることによって、畳み込みエンコーダに最初に与えられたデータを取得します。制約長が 7 の場合、状態は 64 個あります。アーキテクチャは次の主要なブロックで構成されています。

ブランチメトリックユニット (BMU)

パスメトリックユニット (PMU)
トレースバックユニット (TBU)
比較選択ユニットの追加 (ACSU)

次の図は、Viterbi デコーダのアーキテクチャを示しています。
図2-2. ビタビデコーダのアーキテクチャ

Viterbi デコーダは、次のように説明される 3 つの内部ブロックで構成されています。

ブランチメトリックユニット (BMU): BMU は、バイナリデータのハミング距離や高度な変調方式のユークリッド距離などのメトリックを使用して、受信信号とすべての潜在的な送信信号との間の不一致を計算します。この計算により、受信信号と潜在的な送信信号との間の類似性が評価されます。BMU は、受信したシンボルまたはビットごとにこれらのメトリックを処理し、結果をパスメトリックユニットに転送します。
パスメトリックユニット (PMU): PMU は、Add-Compare-Select (ACS) ユニットとも呼ばれ、BMU からのブランチメトリックを処理してパスメトリックを更新します。PMU は、トレリスダイアグラム (可能な状態遷移のグラフィカルな表現) の各状態について、最適なパスの累積メトリックを追跡します。PMU は、各状態の現在のパスメトリックに新しいブランチメトリックを追加し、その状態に至るすべてのパスを比較して、メトリックが最も低いパス (最も可能性の高いパス) を選択します。この選択プロセスは、各 s で実行されます。tagトレリスの e により、各状態について、生存パスと呼ばれる最も可能性の高いパスのコレクションが生成されます。
トレースバックユニット (TBU): TBU は、PMU による受信シンボルの処理に続いて、最も可能性の高い状態シーケンスを識別する役割を担います。これは、パスメトリックが最も低い最終状態からトレリスをトレースし直すことで実現します。TBU はトレリス構造の最後から開始し、ポインタまたは参照を使用して残存パスをトレースし直し、最も可能性の高い送信シーケンスを決定します。トレースバックの長さは、畳み込みコードの制約長によって決まり、デコード待ち時間と複雑さの両方に影響します。トレースバックプロセスが完了すると、デコードされたデータが出力として表示されます。通常、畳み込みエンコーダをクリアするために最初に含まれていた追加の末尾ビットは削除されます。

ビタビデコーダーは、これら 3 つのユニットを使用して、送信中に発生した可能性のあるエラーを修正し、受信した信号を元の送信データに正確にデコードします。
効率性の高さで知られるビタビアルゴリズムは、通信システム内で畳み込み符号をデコードするための標準的な方法です。
ソフトコーディングには、ユニポーラとバイポーラの 3 つのデータ形式を使用できます。次の表に、XNUMX ビットソフト入力の値と対応する説明を示します。
表2-1. 3ビットソフト入力

説明	ユニポーラ	バイポーラ
最強0	000	100
比較的強い 0	001	101
比較的弱い 0	010	110
最も弱い 0	011	111
最も弱い 1	100	000
比較的弱い 1	101	001
比較的強い 1	110	010
最強1	111	100

次の表に、標準の畳み込みコードを示します。
表2-2. 標準畳み込みコード

拘束長さ	出力率 = 2
	バイナリ	八進数
7	1111001	171
	1011011	133

ビタビデコーダパラメータとインターフェース信号 （質問する）
このセクションでは、Viterbi デコーダー GUI コンフィギュレーターのパラメーターと I/O 信号について説明します。

構成設定 （質問する）
次の表は、Viterbi デコーダーのハードウェア実装で使用される構成パラメータを示しています。これらは汎用パラメータであり、アプリケーションの要件に応じて変化します。
表 3-1. 設定パラメータ

パラメータ名	説明	価値
ソフトデータ幅	ソフト入力データ幅を表すために使用されるビット数を指定します	3ビットと4ビットをサポートし、ユーザーが選択可能
K長さ	Kは畳み込み符号の拘束長である。	7に固定
コードレート	入力ビットと出力ビットの比率を示します	1/2
トレースバックの長さ	ビタビアルゴリズムで使用されるトレリスの深さを決定します	ユーザー定義の値で、デフォルトでは20です
データタイプ	ユーザーが入力データの種類を選択できるようにする	ユーザーが選択可能で、次のオプションをサポートします。 • 単極構造 • 双極性障害
建築	実装アーキテクチャのタイプを指定します	次の実装タイプをサポートします。 • 平行 • シリアル

入力信号と出力信号 （質問する）
次の表は、Viterbi デコーダー IP の入力ポートと出力ポートを示しています。
表3-2. 入力ポートと出力ポート

信号名	方向	幅	説明
SYS_CLK_I	入力	1	入力クロック信号
翻訳	入力	1	入力リセット信号（非同期アクティブローリセット）
データ_I	入力	6	データ入力信号（MSB 3ビットIDATA、LSB 3ビットQDATA）
DVALID_I	入力	1	データ有効入力信号
データ_O	出力	1	ビタビデコーダーデータ出力
DVALID_O	出力	1	データ有効出力信号

タイミング図

このセクションでは、Viterbi デコーダのタイミング図について説明します。
次の図は、シリアルモード構成とパラレルモード構成の両方に適用される Viterbi デコーダーのタイミング図を示しています。
図4-1. タイミング図

シリアルビタビデコーダーは、出力を生成するために最低 69 クロックサイクル (スループット) を必要とします。
シリアルビタビデコーダのレイテンシを計算するには、次の式を使用します。

履歴バッファ回数×DVALID + 72クロックサイクル
例:amp履歴バッファの長さが20に設定されている場合、
レイテンシ = 20 有効 + 72 クロックサイクル

パラレルビタビデコーダーは、出力を生成するために最低 8 クロックサイクル (スループット) を必要とします。
パラレルビタビデコーダのレイテンシを計算するには、次の式を使用します。
履歴バッファ回数×DVALID + 14クロックサイクル

例:amp履歴バッファの長さが20に設定されている場合、
レイテンシ = 20 有効 + 14 クロックサイクル

重要： シリアルおよびパラレル Viterbi デコーダのタイミング図は、各デコーダに必要なクロックサイクル数を除いて同一です。

テストベンチシミュレーション

としてampViterbi デコーダの機能を確認するために、テストベンチが提供されています。テストベンチを使用してコアをシミュレートするには、次の手順を実行します。

Libero® SoCアプリケーションを開き、カタログ > View > Windows > カタログの順にクリックし、ソリューション - ワイヤレスを展開します。Viterbi_Decoder をダブルクリックし、[OK] をクリックします。IP に関連付けられているドキュメントは、[ドキュメント] の下に一覧表示されます。
重要： [カタログ] タブが表示されない場合は、次の場所に移動します。 View [ウィンドウ] メニューをクリックし、[カタログ] をクリックして表示します。
図 1-1 に示すように、要件に応じて IP を設定します。

Viterbi デコーダーをテストするには、FEC エンコーダーを構成する必要があります。カタログを開き、FEC エンコーダー IP を構成します。
「刺激階層」タブに移動し、「階層の構築」をクリックします。
[刺激階層] タブで、テストベンチ (vit_decoder_tb(vit_decoder_tb.v [work])) を右クリックし、[事前合成設計のシミュレーション] > [インタラクティブに開く] をクリックします。

重要： [Stimulus Hierarchy] タブが表示されない場合は、次の場所に移動します。 View > Windows メニューをクリックし、Stimulus Hierarchy をクリックして表示します。
次の図に示すように、ModelSim® ツールがテストベンチとともに開きます。
図5-1. ModelSimツールのシミュレーションウィンドウ

重要

.doで指定された実行時間制限によりシミュレーションが中断された場合 file、run-allコマンドを使用してシミュレーションを完了します。
シミュレーションを実行した後、テストベンチは2つの file（fec_input.txt、vit_output.txt）と2つを比較することができます fileシミュレーションを成功させるには、次の手順に従ってください。

改訂履歴 (質問する)
改訂履歴には、ドキュメントに実装された変更内容が記述されます。変更内容は、最新の出版物から順に改訂順にリストされます。

表 6-1. 改訂履歴

リビジョン

日付

説明

06/2024

以下は、ドキュメントのリビジョン B で行われた変更の一覧です。

• はじめにセクションの内容を更新しました

• デバイスの使用率とパフォーマンスのセクションに表2を追加しました

• 1. ViterbiデコーダIPコンフィギュレータセクションを追加

• 内部ブロックに関する内容を追加し、表2-1を更新し、表2-2を追加しました。

2.1. アーキテクチャセクション

• 3. 構成設定セクションの表1-3.1を更新しました

• 4. タイミング図セクションに図1-4と注記を追加しました。

• 5. テストベンチシミュレーションセクションの図1-5を更新しました

05/2023

初回リリース

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