MICROCHIP Viterbi Decoder User Guide

Capisce chì u Decoder Serial pò esse più lento, ma offre una cumplessità ridutta è un usu di risorse più bassu.
Aduprate u Decodificatore Seriale per l'applicazioni chì dà priorità à a dimensione, u cunsumu di energia è u costu nantu à a velocità.

U Decoder Viterbi Parallel processa parechji bit simultaneamente. Eccu cumu utilizà u Decoder Parallel:
Fornite simultaneamente parechji bit cum'è input à u decodificatore per u processamentu parallelu.

U decodificatore aghjurnà diverse metriche di percorsu in parallelu, risultatu in un prucessu più veloce.
Nota chì u Decoder Parallel offre un altu rendimentu à a spesa di una cumplessità aumentata è l'usu di risorse.

Sceglite u Decodificatore Parallelu per l'applicazioni chì necessitanu un processamentu veloce è un altu rendiment, cum'è sistemi di cumunicazione in tempu reale.

FAQ

Q: Chì sò i codici cunvoluzionali?

A: Codici Convolutional sò codici di currezzione d'errore largamente utilizati in sistemi di cumunicazione per pruteggiri contra l'errori di trasmissione.

Q: Cumu funziona u Viterbi Decoder?

A: U Decoder Viterbi utilizeghja l'algoritmu Viterbi per identificà a sequenza più prubabile di bit trasmessi basatu annantu à u signale ricevutu, minimizendu l'errore di decodificazione.

Q: Quandu deve sceglie un Decoder Serial Viterbi sopra un Parallelu?

A: Optate per un Decodificatore Seriale quandu dà priorità à a cumplessità ridotta, l'usu di risorse più bassu è l'efficienza di u costu. Hè adattatu per l'applicazioni induve a velocità ùn hè micca a preoccupazione primaria.

Q: In quali applicazioni hè u Decoder Viterbi cumunimenti usatu?

A: U Decoder Viterbi hè largamente utilizatu in i sistemi di cumunicazione muderni, cum'è i telefuni mobili, a cumunicazione satellitare è a televisione digitale.

Introduzione

U Viterbi Decoder hè un algoritmu utilizatu in sistemi di cumunicazione digitale per decodificà i codici cunvoluzionali. I codici di cunvoluzione sò codici di correzione d'errore chì sò largamente usati in i sistemi di cumunicazione per pruteggiri contra l'errori introdutti durante a trasmissione.
U Decoder Viterbi identifica a sequenza più prubabile di bit trasmessi basatu annantu à u signale ricevutu utilizendu l'algoritmu Viterbi, un approcciu di prugrammazione dinamica. Stu algoritmu cunsidereghja tutti i percorsi di codice potenziale per calculà a sequenza di bit più prubabile basatu annantu à u signale ricevutu. Dopu selezziunate a strada cù a più alta probabilità.
U Decoder Viterbi hè un decodificatore di massima probabilità, chì minimizza a probabilità di errore in a decodificazione di u signale ricevutu è hè implementatu in Serial, occupendu una zona chjuca, è in Parallel per un throughput più altu. Hè largamente utilizatu in i sistemi di cumunicazione muderni, cumpresi i telefuni mobili, a cumunicazione satellitare è a televisione digitale. Questa IP accetta input soft o hard 3-bit o 4-bit.
L'algoritmu di Viterbi pò esse implementatu cù dui approcci principali: Serial è Parallel. Ogni approcciu hà caratteristiche è applicazioni distinte, chì sò delineate cum'è seguita.
Decoder Serial Viterbi
Serial Viterbi Decoder processa i bit di input individualmente, aghjurnendu in sequenza e metriche di percorsu è pigliate decisioni per ogni bit. Tuttavia, per via di u so prucessu seriale, tende à esse più lento paragunatu à u so omologu Parallel. Serial Decoder richiede 69 cicli di clock per generà un output per via di a so aghjurnazione sequenziale di tutte e metriche statali pussibuli, è a necessità di rinvià à traversu u trellis per ogni bit, risultatu in un tempu di trasfurmazione estensu.
L'avantitagL'usu di un decodificatore seriale si trova in a so cumplessità tipicamente ridutta è in l'usu di risorse hardware più bassu, cumparatu à un decodificatore parallelu. Questu face un avanzutagOpzione efficace per l'applicazioni in quale a dimensione, u cunsumu di energia è u costu sò più critichi cà a velocità.
Decoder Viterbi Parallel
Parallel Viterbi Decoder hè cuncepitu per processà simultaneamente parechji bit. Questu hè ottenutu aduprendu metodologie di trasfurmazioni parallele per aghjurnà simultaneamente diverse metriche di percorsu. Un tali parallelismu risulta in una riduzione significativa di u nùmeru di ciculi di clock necessarii per generà un output, chì hè 8 clock cycles.
A velocità di u Decodificatore Parallelu vene à u costu di una cumplessità aumentata è l'usu di risorse, chì necessitanu più hardware per implementà l'elementi di trasfurmazioni paralleli, chì ponu aumentà a dimensione è u cunsumu di energia di u decodificatore. Per l'applicazioni chì necessitanu un altu throughput è un prucessu veloce, cum'è i sistemi di cumunicazione in tempu reale, u Decoder Parallel Viterbi hè spessu preferitu.
In riassuntu, a decisione trà l'usu di un Decoder Viterbi Serial è Parallel dipende da e esigenze specifiche di l'applicazione. In l'applicazioni chì necessitanu una putenza, u costu è a velocità minima, un decodificatore seriale hè tipicamente appruvatu. Tuttavia, per l'applicazioni chì esigenu alta velocità è altu throughput, induve u rendiment hè criticu, un decoder Parallel hè l'opzione preferita, ancu s'ellu hè più cumplessu è richiede più risorse.

Riassuntu
A tavula seguente lista un riassuntu di e caratteristiche IP di u Decoder Viterbi.
Table 1. Caratteristiche di u Decoder Viterbi

Versione Core	Stu documentu s'applica à Viterbi Decoder v1.1.
Famiglie di Dispositivi Supportati	• PolarFire® SoC • PolarFire
U Flussu di Strumenta Supportatu	Richiede Libero® SoC v12.0 o versioni successive.
Licenza	U Viterbi Decoder encrypted RTL hè dispunibule liberamente cù qualsiasi licenza Libero. RTL criptatu: Un codice RTL criptatu cumpletu hè furnitu per u core, chì permette à u core per esse instantiatu cù SmartDesign. A simulazione, a sintesi è u layout sò realizati cù u software Libero.

Features
Viterbi Decoder IP hà e seguenti caratteristiche:

Supporta larghezze di input soft di 3-bit o 4-bit
Supporta l'architettura seriale è parallela

Supporta e lunghezze di traccia definite da l'utilizatori, è u valore predeterminatu hè 20
Supporta i tipi di dati unipolari è bipolari

Supporta a tarifa di codice di 1/2
Supporta a lunghezza di limitazione chì hè 7

Istruzzioni di stallazione

U core IP deve esse stallatu in u Catalogu IP di u software Libero® SoC automaticamente attraversu a funzione di aghjurnamentu di u Catalogu IP in u software Libero SoC, o hè scaricatu manualmente da u catalogu. Una volta chì u core IP hè stallatu in u Catalogu IP di u software Libero SoC, hè cunfiguratu, generatu è instanziatu in SmartDesign per l'inclusione in u prughjettu Libero.

Utilizazione è prestazione di u dispositivu (Fate una quistione)
L'utilizazione di e risorse per Viterbi Decoder hè misurata cù l'uttellu Synopsys Synplify Pro, è i risultati sò riassunti in a tabella seguente.
Table 2. Dispositivu è Resource Utilization

Dettagli di u dispusitivu		Tipu di dati	Architettura	Risorse		Prestazione (MHz)	RAM		Blocchi di matematica	Chip Globals
Famiglia	Dispositivu	Tipu di dati	Architettura	LUT	DFF	Prestazione (MHz)	LSRAM	uSRAM	Blocchi di matematica	Chip Globals
SoC PolarFire®	MPFS250T	Unipolare	Serial	416	354	200	3	0	0	0
		Bipolari	Serial	416	354	200	3	0	0	0
		Unipolare	Parallelu	13784	4642	200	0	0	0	0
		Bipolari	Parallelu	13768	4642	200	0	0	0	1
PolarFire	MPF300T	Unipolare	Serial	416	354	200	3	0	0	0
		Bipolari	Serial	416	354	200	3	0	0	0
		Unipolare	Parallelu	13784	4642	200	0	0	0	0
		Bipolari	Parallelu	13768	4642	200	0	0	0	1

Impurtante: U disignu hè implementatu cù Viterbi Decoder cunfigurà i seguenti parametri GUI:

Larghezza di dati soft = 4
Lunghezza K = 7
Tariffa di codice = ½
Lunghezza di traccia = 20

Viterbi Decoder IP Configurator

Viterbi Decoder IP Configurator (Fate una quistione)
Questa sezione furnisce un sopraview di l'interfaccia Viterbi Decoder Configurator è i so diversi cumpunenti.
U Viterbi Decoder Configurator furnisce una interfaccia grafica per cunfigurà paràmetri è paràmetri per un core IP Viterbi Decoder. Permette à l'utilizatori di selezziunà paràmetri cum'è Larghezza di Dati Soft, Lunghezza K, Rate di Codice, Lunghezza di Traceback, Datatype, Architettura, Testbench è Licenza. E cunfigurazioni chjave sò descritte in a Tabella 3-1.
A figura seguente furnisce un dettagliu view di l'interfaccia Viterbi Decoder Configurator.
Figura 1-1. Viterbi Decoder IP Configurator

L'interfaccia include ancu i buttoni OK è Annulla per cunfirmà o scartà e cunfigurazioni fatte.

Descrizzione Funziunale

A figura seguente mostra l'implementazione hardware di u Decoder Viterbi.
Figura 2-1. Implementazione Hardware di Decoder Viterbi

Stu modulu travaglia nantu à DVALID_I. Quandu DVALID_I hè affirmatu, i dati rispettivi sò pigliati cum'è input, è u prucessu principia. Questa IP hà un buffer di storia è basatu annantu à quella selezzione, IP piglia u numeru di buffer selezziunatu di DVALID_Is + Certi cicli di clock per generà u primu output. Per automaticamente, u buffer di storia hè 20. A latenza trà l'input è l'output di u Parallel Viterbi Decoder hè 20 DVALID_Is + 14 Clock Cycles. A latenza trà l'input è l'output di u Serial Viterbi Decoder hè 20 DVALID_Is + 72 Clock Cycles.

architettura (Fate una quistione)
Viterbi Decoder recupera i dati inizialmente dati à l'Encoder Convolutional per truvà u megliu percorsu attraversu tutti i stati di codificatori pussibuli. Per una lunghezza di limitazione di 7, ci sò 64 stati. L'architettura hè custituita da i seguenti blocchi principali:

Branch Metric Unit (BMU)

Unità metrica di percorso (PMU)
Trace Back Unit (TBU)
Add Compare Select Unit (ACSU)

A figura seguente mostra l'architettura Viterbi Decoder.
Figura 2-2. Viterbi Decoder Architecture

U Decoder Viterbi hè custituitu da trè blocchi interni chì sò spiegati cum'è seguita:

Unità metrica di succursale (BMU): U BMU calcula a discrepanza trà u signale ricevutu è tutti i signali trasmessi potenziale, utilizendu metriche cum'è a distanza di Hamming per i dati binari o a distanza euclidea per i schemi di modulazione avanzati. Stu calculu valuta a similitudine trà i signali ricevuti è pussibuli trasmessi. U BMU processa queste metriche per ogni simbulu o bit ricevutu è trasmette i risultati à l'Unità Metrica di Path.
Unità metrica di percorso (PMU): A PMU chì hè ancu cunnisciuta cum'è unità Add-Compare-Select (ACS), aghjurnà e metriche di u percorsu processendu e metriche di filiale da u BMU. Mantene a traccia di a metrica cumulativa di u percorsu megliu per ogni statu in u diagrama di trellis (una rapprisintazioni gràfica di e transizioni di stati pussibuli). U PMU aghjusta a nova metrica di ramu à a metrica di u percorsu attuale per ogni statu, paraguna tutti i camini chì portanu à quellu statu, è selezziunate quellu cù a metrica più bassa, indicà a strada più prubabile. Stu prucessu di selezzione hè realizatu à ogni stage di u trellis, risultatu in una cullizzioni di i camini più prubabile, canusciutu comu camini surviventi, per ogni statu.
Unità di traccia (TBU): U TBU hè rispunsevuli di identificà a sequenza più prubabile di stati, dopu à u trattamentu di i simboli ricevuti da u PMU. Cumpite questu ritracendu u trellis da u statu finali cù a metrica di u percorsu più bassu. U TBU principia da a fine di a struttura di trellis è traccia torna à traversu i percorsi di sopravviventi utilizendu punters o referenze, per determinà a sequenza trasmessa più prubabile. A durata di u traceback hè determinata da a lunghezza di limitazione di u codice cunvoluzionale, impactendu a latenza di decodificazione è a cumplessità. Dopu à compie u prucessu di traccia, i dati decodificati sò presentati cum'è output, di solitu cù i pezzi di coda appiccicati eliminati, chì sò stati inizialmente inclusi per sguassà l'encoder cunvoluzionale.

U Viterbi Decoder usa sti trè unità per decodificà accuratamente u signale ricevutu in i dati trasmessi originali, correggendu ogni errore chì pò esse accadutu durante a trasmissione.
Rinumatu per a so efficienza, l'algoritmu di Viterbi hè u metudu standard per decodificà i codici convoluzionali in i sistemi di cumunicazione.
Dui formati di dati sò dispunibuli per a codificazione soft: unipolari è bipolari. A tavula seguente elenca i valori è e descrizzioni currispondenti per l'input soft 3-bit.
Table 2-1. Ingressi soft a 3 bit

Descrizzione	Unipolare	Bipolari
U più forte 0	000	100
Relativamente forte 0	001	101
Relativamente debule 0	010	110
U più debule 0	011	111
U più debule 1	100	000
Relativamente debule 1	101	001
Relativamente forte 1	110	010
U più forte 1	111	100

A tavula seguente lista u codice di cunvoluzione standard.
Table 2-2. Codice di cunvoluzione standard

Lunghezza di limitazione	Tasso di output = 2
	Binariu	ottale
7	1111001	171
	1011011	133

Parametri di decodificatore Viterbi è signali di l'interfaccia (Fate una quistione)
Questa sezione discute i paràmetri in u configuratore GUI di Viterbi Decoder è i segnali I/O.

Paràmetri di cunfigurazione (Fate una quistione)
A tavula seguente lista i paràmetri di cunfigurazione utilizati in l'implementazione hardware di Viterbi Decoder. Quessi sò parametri generici è varienu secondu u requisitu di l'applicazione.
Table 3-1. Parametri di cunfigurazione

Nome di u paràmetru	Descrizzione	Valore
Larghezza di dati Soft	Specifica u numeru di bit utilizati per rapprisintà a larghezza di dati di input soft	User selezziunà chì sustene 3 è 4 bits
lunghezza K	K hè a lunghezza di limitazione di u codice cunvoluzionale	Fixatu à 7
Tariffa di codice	Indica u rapportu di bit di input à bit di output	1/2
Lunghezza di traccia	Determina a prufundità di u trellis utilizatu in l'algoritmu Viterbi	U valore definitu da l'utilizatori è per difettu hè 20
Tipu di dati	Permette à l'utilizatori di selezziunà u tipu di dati di input	Scelta da l'utilizatori è supporta e seguenti opzioni: • Unipolari • Bipolari
Architettura	Specifica u tipu di architettura di implementazione	Supporta i seguenti tippi di implementazione: • Parallela • Serial

Inputs è Output Signals (Fate una quistione)
A tavula seguente lista i porti di input è output di u Viterbi Decoder IP.
Table 3-2. Porti di input è output

Signal Name	Direzzione	Larghezza	Descrizzione
SYS_CLK_I	Input	1	Input signali di clock
ARSTN_I	Input	1	Segnale di reset di input (reset attivu asincronu-bassu)
DATA_I	Input	6	Segnale di input di dati (MSB 3-bit IDATA, LSB 3-bit QDATA)
DVALID_I	Input	1	Segnu di input validu di dati
DATA_O	Output	1	Viterbi Decoder output di dati
DVALID_O	Output	1	Segnale di output validu di dati

Diagrammi di u tempu

Questa sezione discute i diagrammi di timing di u Decoder Viterbi.
A figura seguente mostra u diagramma di timing di Viterbi Decoder chì s'applica à a cunfigurazione in modalità Serial è Parallel.
Figura 4-1. Diagramma di u tempu

Serial Viterbi Decoder richiede un minimu di 69 cicli di clock (Throughput) per generà l'output.
Per calculà a latenza di u Decoder Serial Viterbi, utilizate l'equazioni seguenti:

Numero di buffer di storia volte DVALIDs + 72 cicli di clock
Per Example, Se a durata di u buffer di storia hè stabilitu à 20, allora
Latenza = 20 Valids + 72 Clock Cycles

Parallel Viterbi Decoder richiede un minimu di 8 cicli di clock (Throughput) per generà l'output.
Per calculà a latenza di u Decoder Viterbi Parallel, utilizate l'equazioni seguenti:
Numero di buffer di storia volte DVALIDs + 14 cicli di clock

Per Example, Se a durata di u buffer di storia hè stabilitu à 20, allora
Latenza = 20 Valids + 14 Clock Cycles

Impurtante: U diagramma di u tempu per u decodificatore Viterbi Serial è Parallel hè identicu, cù l'eccezzioni di u numeru di cicli di clock necessariu per ogni decodificatore.

Simulazione di testbench

A sample testbench hè furnitu per verificà a funziunalità di u Decoder Viterbi. Per simulà u core cù u testbench, fate i seguenti passi:

Aprite l'applicazione Libero® SoC, cliccate Catalogu > View > Windows > Catalogu, è poi espansione Solutions-Wireless. Cliccate doppiu Viterbi_Decoder, è dopu cliccate OK. A documentazione assuciata à l'IP hè listata sottu Documentazione.
Impurtante: Se ùn vede micca a tabulazione Catalogu, navigate à u View Menu Windows, è dopu cliccate Catalogu per rende visibile.
Configurate l'IP cum'è u requisitu, cum'è mostra in Figura 1-1.

L'encoder FEC deve esse cunfiguratu per pruvà u Decoder Viterbi. Aprite u Catalogu è cunfigurà l'IP Encoder FEC.
Navigate à a tabulazione Stimulus Hierarchy, è cliccate Build Hierarchy.
In a tabulazione Stimulus Hierarchy, cliccate right-click testbench (vit_decoder_tb(vit_decoder_tb.v [work])), è dopu cliccate Simulate Pre-Synth Design> Open Interactively.

Impurtante: Se ùn vede micca a tabulazione Stimulus Hierarchy, andate à View > Menu di Windows è cliccate Stimulus Hierarchy per rende visibili.
U strumentu ModelSim® si apre cù u bancu di teste, cum'è mostra in a figura seguente.
Figura 5-1. Finestra di simulazione di u strumentu ModelSim

Impurtante

Se a simulazione hè interrotta per via di u limitu di run-time specificatu in u.do file, Aduprate u cumandimu run -all per compie a simulazione.
Dopu avè eseguitu a simulazione, u testbench genera dui files (fec_input.txt, vit_output.txt) è pudete paragunà i dui files per una simulazione successu.

Storia di rivisione (Fate una quistione)
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.

Table 6-1. Storia di rivisione

Revisione

Data

Descrizzione

06/2024

Eccu a lista di i cambiamenti fatti in a rivisione B di u documentu:

• Aghjurnatu u cuntenutu di a sezione Introduzione

• Added Table 2 in l'Utilizazione di u Dispositivu è a sezione Prestazione

• Added 1. rùbbrica Viterbi Decoder IP Configurator

• Aghjunghjite u cuntenutu nantu à i blocchi internu, aghjurnatu Table 2-1 è aghjunghje Table 2-2 in

2.1. Sezione Architettura

• Updated Table 3-1 in 3.1. Sezione Settings di cunfigurazione

• Added Figure 4-1 è una Nota in 4. Timing Diagrams rùbbrica

• Updated Figura 5-1 in 5. Testbench Simulation rùbbrica

05/2023

Liberazione iniziale

Supportu Microchip FPGA

U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.
Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adattata è carica u disignu files mentre crea un casu di supportu tecnicu.
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.

Da l'America di u Nordu, chjamate 800.262.1060
Da u restu di u mondu, chjamate 650.318.4460
Fax, da ogni locu in u mondu, 650.318.8044

Infurmazioni Microchip

U Microchip Websitu
Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:

Supportu di u produttu – Schede tecniche è errata, note d'applicazione è sampi prugrammi, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu hardware, l'ultime versioni di u software è u software archiviatu
Assistenza tecnica generale - Domande frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partenarii di design Microchip

Affari di Microchip - Selettore di prudutti è guide d'ordine, l'ultimi comunicati di stampa Microchip, u listinu di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica

Serviziu di Notificazione di Cambiamentu di Produttu
U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu una notificazione per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata in relazione à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu.
Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione.
Assistenza Clienti
L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:

Distributore o Rappresentante

Uffiziu di Vendita Locale
Ingegnere di soluzioni integrate (ESE)
Assistenza tecnica

I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu.
U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support
Funzione di prutezzione di codice di i dispositi Microchip
Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:

I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.

Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di u produttu Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.

Avvisu Legale
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