Mga nilalaman magtago

2.2 Mga Tagubilin sa Paggamit ng Produkto

2.2.1 In-Place FFT

2.2.2 Nag-stream ng FFT

2.3 FAQ

2.3.1 Q: Anong mga laki ng pagbabago ang sinusuportahan?

2.3.2 Q: Ano ang input data format?

2.3.3 Q: Sinusuportahan ba ng CoreFFT ang pasulong at kabaligtaran na mga operasyon ng FFT?

2.3.4 Mga Dokumento / Mga Mapagkukunan

2.3.4.1 Mga sanggunian

2.3.5 Mga Kaugnay na Post

v8.0 CoreFFT Fourier Transform

CoreFFT v8.0

Mga pagtutukoy

Mga laki ng pagbabago, puntos: 32, 64, 128, 256, 512, 1024, 2048,
4096, 8192, at 16384.

In-Place FFT: Pasulong at baligtad na FFT
Streaming FFT: Pasulong at baligtad na FFT
Lapad ng bit ng input ng data: Komplemento ng Dalawang
Twiddle factor bit width: Natural na output sampang order
Format ng data ng input/output: May kundisyon na block floating point
scaling
Paunang natukoy na iskedyul ng pag-scale o walang pag-scale
Opsyonal na minimal o buffered na mga configuration ng memory
Naka-embed na RAM-block based twiddle Look-up Table (LUT)
Suporta para sa nakakapreskong twiddle LUT
Mga signal ng pagkakamay upang mapadali ang madaling interface sa user
circuitry
AXI4 Streaming interface: Hindi
Run-time forward/inverse transform configuration: Oo

Mga Tagubilin sa Paggamit ng Produkto

In-Place FFT

Sinusuportahan ng In-Place na pagpapatupad ng FFT ang Radix-2
decimation-in-time na pagbabago. Upang gamitin ang In-Place FFT, sundin ang mga ito
hakbang:

Simulan ang input sequence X(0), X(1),…, X(N-1).
I-configure ang laki at punto ng pagbabago.
Isagawa ang pasulong o baligtad na operasyon ng FFT kung kinakailangan.
Kunin ang nabagong data mula sa pagkakasunod-sunod ng output.

Nag-stream ng FFT

Sinusuportahan ng pagpapatupad ng Streaming FFT ang Radix-22
pagbabago ng decimation-in-frequency. Upang gamitin ang Streaming FFT, sundin
mga hakbang na ito:

Simulan ang input sequence X(0), X(1),…, X(N-1).
I-configure ang laki at punto ng pagbabago.
Isagawa ang pasulong o baligtad na operasyon ng FFT kung kinakailangan.
Kunin ang nabagong data mula sa pagkakasunod-sunod ng output.

FAQ

Q: Anong mga laki ng pagbabago ang sinusuportahan?

A: Sinusuportahan ng CoreFFT ang mga laki ng transform na 32, 64, 128, 256,
512, 1024, 2048, 4096, 8192, at 16384.

Q: Ano ang input data format?

A: Ang format ng data ng input ay pandagdag ng dalawa.

Q: Sinusuportahan ba ng CoreFFT ang forward at inverse FFT
operasyon?

A: Oo, sinusuportahan ng CoreFFT ang parehong forward at inverse FFT
mga operasyon.

View Fullscreen

CoreFFT v8.0
Gabay sa Gumagamit ng CoreFFT
Panimula
Ang Fast Fourier transform (FFT) core ay nagpapatupad ng mahusay na Cooley-Turkey algorithm para sa pag-compute ng discrete Fourier transform. Ginagamit ang CoreFFT sa malawak na hanay ng mga application tulad ng mga digital na komunikasyon, audio, mga sukat, kontrol, at biomedical. Ang CoreFFT ay nagbibigay ng mataas na parameterizable, area-efficient, at mataas na pagganap na MACC-based FFT. Ang core ay magagamit bilang Register Transfer Level (RTL) code ng pagbabago sa Verilog at VHDL na mga wika. Equation 1.N-point forward FFT (N ay isang kapangyarihan ng 2) ng isang sequence x(0), x(1),…, x(N-1) kung saan, k = 0, 1… N-1
Equation 2.N-point inverse FFT (N ay isang kapangyarihan ng 2) ng isang sequence X(0), X(1),…, X(N-1) kung saan, n = 0, 1… N-1
Mahalaga:Habang nagsasagawa ng kabaligtaran na FFT, hindi inilalapat ng core ang paghahati ayon sa N ng EQ 2 (dahil ang paghahati sa pamamagitan ng kapangyarihan ng dalawa ay maliit).
Ang sumusunod na figure ay naglalarawan ng isang FFT based system na binubuo ng isang data source, ang FFT module, at isang data sink, na kung saan ay ang transformed data recipient. Figure 1. FFT-Based System Halample

Mga tampok
Sinusuportahan ng CoreFFT ang Radix-2 decimation-in-time in-place FFT at Radix-22 decimation-in-frequency streaming na mga pagpapatupad ng FFT transform. Inililista ng sumusunod na talahanayan ang mga pangunahing tampok para sa bawat pagpapatupad.

Gabay sa Gumagamit

DS50003348C-pahina 1

CoreFFT v8.0

Talahanayan 1. Suporta sa Mga Pangunahing Tampok

Mga laki ng pagbabago sa Tampok, mga puntos

Sa lugar

Streaming

32, 64, 128, 256, 512, 1024, 2048, 16, 32, 64, 128, 256, 512, 1024,

4096, 8192, at 16384.

2048, at 4096

Tandaan: Ang 16384-pt FFT ay sinusuportahan sa RTG4TM, PolarFire®,

at mga bahagi lamang ng PolarFire SoC.

Pasulong at baligtad na FFT

Lapad ng bit ng input ng data

Twiddle factor bit width

Format ng data ng input/output

Two’s complement

Likas na output sampang order

Conditional block floating point

scaling

Paunang natukoy na iskedyul ng scaling o walang Walang scaling

Opsyonal minimal o buffered memory Oo configuration

Naka-embed na RAM-block based twiddle Oo Look-up Table (LUT)

Suporta para sa nakakapreskong twiddle LUT Oo

Mga signal ng pagkakamay upang mapadali ang madaling interface ng Oo sa circuitry ng gumagamit

AXI4 Streaming interface

Hindi

Run-time forward/inverse transform Walang configuration

Oo 8 32 Two's complement Optional No
Oo
Hindi
Oo
Hindi Oo
Oo Oo

Mga Suportadong Pamilya
Sinusuportahan ng CoreFFT ang mga sumusunod na pamilya ng FPGA. · PolarFire® · PolarFire SoC · SmartFusion® 2 · IGLOO® 2 · RTG4TM
Paggamit at Pagganap ng Device
Ang CoreFFT ay ipinatupad sa SmartFusion2 M2S050 device gamit ang speed grade -1 at PolarFire MPF300 gamit ang speed grade -1. Ang isang buod ng data ng pagpapatupad ay ibinigay sa 6. Appendix A: In-Place FFT Device Utilization and Performance at 7. Appendix B: Streaming FFT Device Utilization and Performance.

Gabay sa Gumagamit

DS50003348C-pahina 2

CoreFFT v8.0
Talaan ng mga Nilalaman
Panimula………………………………………………………………………………………………………………………………………… ..1 Mga Tampok…………………………………………………………………………………………………………………… …….. 1 Mga Sinusuportahang Pamilya……………………………………………………………………………………………………………………………… 2 Paggamit at Pagganap ng Device……………………………………………………………………………………………….. 2
1. Functional na Deskripsyon…………………………………………………………………………………………………………..4 1.1. Mga Opsyon sa Arkitektura………………………………………………………………………………………………………………4 1.2. In-Place FFT………………………………………………………………………………………………………………………………4 1.3. Mga In-Place na Memory Buffer………………………………………………………………………………………………..5 1.4. Pag-stream ng FFT………………………………………………………………………………………………………….. 7
2. Interface……………………………………………………………………………………………………………………………… … 12 2.1. In-Place FFT…………………………………………………………………………………………………………………….12 2.2. Pag-stream ng FFT………………………………………………………………………………………………………… 14
3. Mga Timing Diagram…………………………………………………………………………………………………………………….. 20 3.1. In-Place FFT…………………………………………………………………………………………………………………….20 3.2. Pag-stream ng FFT………………………………………………………………………………………………………… 21
4. Daloy ng Tool……………………………………………………………………………………………………………………………… ….. 23 4.1. Lisensya…………………………………………………………………………………………………………………… 23 4.2. Pag-configure ng CoreFFT sa SmartDesign………………………………………………………………………………………. 23 4.3. Mga Daloy ng Simulation………………………………………………………………………………………………………… 24 4.4. Mga Limitasyon sa Disenyo………………………………………………………………………………………………………… 25 4.5. Synthesis sa Libero SoC………………………………………………………………………………………………. 25 4.6. Place-and-Route sa Libero SoC………………………………………………………………………………………………..25
5. Pagsasama ng Sistema…………………………………………………………………………………………………………………….. 26 5.1 . In-Place FFT…………………………………………………………………………………………………………………….26 5.2. Streaming FFT………………………………………………………………………………………………………… 26
6. Appendix A: In-Place na Paggamit at Pagganap ng Device ng FFT……………………………………………………28
7. Appendix B: Streaming FFT Device Utilization and Performance…………………………………………………………30
8. Kasaysayan ng Pagbabago…………………………………………………………………………………………………………………… 32
Suporta sa Microchip FPGA……………………………………………………………………………………………………………………34
Impormasyon sa Microchip…………………………………………………………………………………………………………………….. 34 Ang Microchip Website…………………………………………………………………………………………………………..34 Serbisyong Abiso sa Pagbabago ng Produkto…… ………………………………………………………………………………………. 34 Suporta sa Customer…………………………………………………………………………………………………………………… 34 Microchip Devices Code Tampok ng Proteksyon…………………………………………………………………………..34 Legal na Paunawa………………………………………… …………………………………………………………………………… 35 Mga Trademark………………………………………… ……………………………………………………………………………. 35 Sistema ng Pamamahala ng Kalidad………………………………………………………………………………………………. 36 Pandaigdigang Pagbebenta at Serbisyo………………………………………………………………………………………………….37

Gabay sa Gumagamit

DS50003348C-pahina 3

CoreFFT v8.0
Functional na Paglalarawan
1. Functional na Paglalarawan
Inilalarawan ng seksyong ito ang functional na paglalarawan ng CoreFFT.
1.1 Mga Opsyon sa Arkitektura
Depende sa configuration ng user, bumubuo ang CoreFFT ng isa sa mga sumusunod na pagpapatupad ng pagbabago: · In-place FFT · Streaming FFT
1.2 In-Place FFT
Ang opsyon sa arkitektura ay naglo-load ng isang frame ng N complex data samples sa kanyang in-place na RAM at pinoproseso ang mga ito nang sunud-sunod, gamit ang isang processor ng Radix-2. Iniimbak nito ang mga resulta ng bawat stage sa in-place na RAM. Ang in-place na FFT ay tumatagal ng mas kaunting mga mapagkukunan ng chip kaysa sa streaming FFT, ngunit ang oras ng pagbabago ay mas mahaba. Ang sumusunod na figure ay nagpapakita ng isang functional diagram ng in-ilace transform. Larawan 1-1. In-Place Radix-2 FFT Functional Block Diagram (Minimal Configuration)

Ang data ng input at output ay kinakatawan bilang 2 * WIDTH-bit na mga salita na binubuo ng tunay at haka-haka na mga bahagi. Ang parehong mga bahagi ay dalawang pandagdag na numero ng WIDTH bit bawat isa. Pinoproseso ng module ang mga frame (bursts) ng data na may sukat ng frame na N kumplikadong salita. Ang frame na ipoproseso ay na-load sa in-place na memorya. Ang memorya ay naglalaman ng dalawang magkaparehong bloke ng RAM, bawat isa ay may kakayahang mag-imbak ng N/2 kumplikadong salita. Ang in-place na memorya ay sumusuporta sa dobleng bandwidth. Maaari itong magbasa at magsulat ng dalawang kumplikadong salita sa parehong oras. Kapag ang N complex data sampAng mga les ay na-load sa memorya, ang FFT computation ay awtomatikong magsisimula, at ang in-place na memorya ay ginagamit para sa mga computations.
Ang in-place na FFT computational na proseso ay nangyayari sa isang sequence ng stages na may bilang ng stagay katumbas ng log2N. Sa bawat stage ng FFT data processing, binabasa ng Radix-2 butterfly ang lahat ng data na nakaimbak sa in-place na memorya, dalawang kumplikadong salita sa isang pagkakataon. Ang read switch kasama ang isang read address generator (hindi ipinapakita sa Figure 1-1) ay tumutulong sa butterfly na makakuha ng nakaimbak na data sa pagkakasunud-sunod na kinakailangan ng FFT algorithm. Bilang karagdagan sa data, ang butterfly ay nakakakuha ng twiddle factor (sine/cosine coefficients) mula sa twiddle LUT. Ang butterfly ay nagsusulat ng mga intermediate na resulta sa in-place na memorya sa pamamagitan ng write switch.

Gabay sa Gumagamit

DS50003348C-pahina 4

CoreFFT v8.0
Functional na Paglalarawan
Pagkatapos ng huling computational stage, iniimbak ng in-place na memorya ang ganap na nabagong data. Ang module ay naglalabas ng isang N-word transformed data frame, isang salita sa isang pagkakataon, kung ang signal na READ_OUTP ay aktibo. Kinakalkula ng CoreFFT ang twiddle factor na kinakailangan ng FFT algorithm at isinusulat ang mga ito sa twiddle LUT. Awtomatikong nangyayari ito sa power-on kapag iginiit ang asynchronous global reset NGRST.

1.3
1.3.1

Mga In-Place na Memory Buffer
Inilalarawan ng seksyong ito ang In-Place Memory Buffer ng CoreFFT.
Minimal Configuration Ang minimal na configuration, tulad ng ipinapakita sa Figure 1-1, ay sapat na para magawa ang FFT dahil mayroon itong in-place na RAM na kinakailangan ng FFT algorithm. Ngunit ang kaunting pagsasaayos ay hindi ginagamit ang makina sa pagpoproseso sa lahat ng oras. Sa kabaligtaran, kapag ang data ay na-load sa in-place na memorya, o ang binagong data ay nabasa, ang butterfly ay mananatiling idle. Ang sumusunod na figure ay nagpapakita ng FFT cycle timeline. Ang cycle ay binubuo ng sumusunod na tatlong yugto:
· Mag-download ng bagong input data frame sa in-place na RAM · Isagawa ang aktwal na pagbabagong-anyo · I-upload ang resulta ng pagbabagong-anyo upang palayain ang in-ilace RAM
Larawan 1-2. Minimal na Configuration In-Place FFT Cycle

1.3.2

Sa minimal na configuration, ang butterfly ay tumatakbo lamang sa panahon ng computation phase. Kapag pinahihintulutan ang rate ng pagsabog ng data, ang kaunting configuration ay nagbibigay ng pinakamahusay na paggamit ng mapagkukunan ng device. Sa partikular, nakakatipid ito ng malaking bilang ng mga bloke ng RAM.
Buffered Configuration Upang mapabuti ang paggamit ng butterfly at dahil dito ay mabawasan ang average na oras ng pagbabago, maaaring gumamit ng mga karagdagang buffer ng memorya. Ang sumusunod na figure ay nagpapakita ng buffered FFT block diagram.
Larawan 1-3. Naka-buffer na FFT Block Diagram

Ang buffered na opsyon ay may dalawang magkaparehong in-place na memory bank na nagpapatupad ng isang ping-pong buffer at isang output buffer. Ang bawat bangko ay may kakayahang mag-imbak ng N kumplikadong mga salita at magbasa ng dalawang kumplikadong salita sa isang pagkakataon. Kinokontrol ng core state machine ang ping-pong switching, upang ang isang data source ay makakita lamang ng buffer na handang tumanggap ng bagong data. Ang buffer na hindi tumatanggap ng bagong data ay ginagamit bilang isang in-place na RAM ng FFT engine.

Gabay sa Gumagamit

DS50003348C-pahina 5

CoreFFT v8.0
Functional na Paglalarawan
Ang ping-pong buffering architecture ay nagdaragdag sa kahusayan ng FFT engine. Habang ang isa sa dalawang input bank ay kasangkot sa kasalukuyang FFT computation, ang isa ay available para sa pag-download ng susunod na input data frame. Bilang resulta, ang makina ng FFT ay hindi nakaupong walang ginagawa habang naghihintay ng bagong data upang punan ang input buffer. Mula sa pananaw ng data source, ang core ay makakatanggap ng data burst kahit saan sa loob ng FFT computation period. Kapag natapos na ng engine ang pagproseso ng kasalukuyang data frame at ang input buffer bank ay napuno ng isa pang data frame, ang state machine ay nagpapalit ng mga ping-pong bank, at ang data load at computation ay magpapatuloy sa mga alternatibong memory bank.
Ang huling stage ng FFT computation ay gumagamit ng out-of-place scheme. Ang FFT engine ay nagbabasa ng intermediate na data mula sa in-place na memorya ngunit isinusulat ang huling resulta sa output data buffer. Ang mga huling resulta ay mananatili sa output buffer hanggang sa palitan ng FFT engine ang mga ito ng mga resulta ng susunod na data frame. Mula sa pananaw ng tatanggap ng data, available ang output data para sa pagbabasa anumang oras, maliban sa mga huling FFT stage.
Ang buffered configuration FFT cycle ay ipinapakita sa sumusunod na figure.
Larawan 1-4. Mga Buffer na Configuration na FFT Cycle

1.3.3

Mga Pagsasaalang-alang sa Haba ng Salita Sa bawat stage ng in-place na FFT algorithm, ang butterfly ay tumatagal ng dalawang samples out sa in-place na memorya at nagbabalik ng dalawang naprosesong samples sa parehong mga lokasyon ng memorya. Ang pagkalkula ng butterfly ay nagsasangkot ng kumplikadong pagpaparami, pagdaragdag, at pagbabawas. Ang pagbabalik samples ay maaaring magkaroon ng mas malaking lapad ng data kaysa sa samples pinili mula sa memorya. Dapat gawin ang mga pag-iingat upang matiyak na walang mga overflow ng data.
Upang maiwasan ang panganib ng pag-apaw, ang core ay gumagamit ng isa sa mga sumusunod na tatlong pamamaraan:
· Input data scaling · Unconditional block floating-point scaling · Conditional block floating-point scaling
Input Data Scaling: Ang input data scaling ay nangangailangan ng paunang nakabinbin ang input data samples na may sapat na dagdag na sign bit, na tinatawag na guard bits. Ang bilang ng mga guard bit na kinakailangan upang mabayaran ang maximum na posibleng paglaki ng bit para sa isang N-point FFT, ay log2N + 1. Para sa example, bawat input sampAng isang 256-point FFT ay dapat maglaman ng siyam na guard bits. Ang ganitong pamamaraan ay lubos na binabawasan ang epektibong FFT bit resolution.
Unconditional Block Floating-Point Scaling: Ang pangalawang paraan para mabayaran ang FFT bit growth ay ang pagbabawas ng data sa pamamagitan ng isang factor ng dalawa sa bawat stage. Dahil dito, ang mga huling resulta ng FFT ay binabawasan ng isang salik na 1/N. Ang pamamaraang ito ay tinatawag na unconditional block floating-point scaling.
Ang data ng pag-input ay kailangang bawasan ng dalawang kadahilanan upang maiwasan ang pag-apaw sa unang mga segundotage. Upang maiwasan ang pag-apaw sa sunud-sunod na stages, pinababa ng core ang mga resulta ng bawat nakaraang stage sa pamamagitan ng kadahilanan ng dalawa sa pamamagitan ng paglilipat ng buong bloke ng data (lahat ng mga resulta ng kasalukuyang stage) isang bit sa kanan. Ang kabuuang bilang ng mga bit na nawawala sa data dahil sa paglilipat ng kaunti sa pagkalkula ng FFT ay log2N.
Ang unconditional block floating-point ay nagreresulta sa parehong bilang ng mga nawawalang bits tulad ng sa input data scaling. Gayunpaman, ito ay gumagawa ng mas tumpak na mga resulta, dahil ang FFT engine ay nagsisimula sa mas tumpak na data ng pag-input.
Conditional Block Floating-Point Scaling: Sa conditional block floating-point scaling, ang data ay inililipat lamang kung bit growth talaga ang nangyayari. Kung ang isa o higit pang mga butterfly output ay lumalaki, ang buong bloke ng data ay ililipat sa kanan. Sinusuri ng conditional block floating-point monitor ang bawat butterfly output para sa paglaki. Kung kinakailangan ang paglilipat, ito ay

Gabay sa Gumagamit

DS50003348C-pahina 6

CoreFFT v8.0
Functional na Paglalarawan
ginanap pagkatapos ng buong stagkumpleto na ang e, sa input ng susunod na stage butterfly. Ang diskarteng ito ay nagbibigay ng pinakamababang halaga ng distortion (quantization noise) na dulot ng may hangganang haba ng salita.
Sa Conditional Block Floating-Point mode, ang core ay maaaring opsyonal na kalkulahin ang aktwal na scaling factor. Ginagawa ito kung ang parameter na SCALE_EXP_ON ay nakatakdang maging 1. Pagkatapos ay lilitaw ang kinakalkula na aktwal na salik sa SCALE_EXP port. Ang kadahilanan ay kumakatawan sa bilang ng mga pagbabago sa kanan na inilapat ng makina ng FFT sa mga resulta. Para kay example, ang halaga ng SCALE_EXP na 4 (100) ay nangangahulugan na ang mga resulta ng FFT ay inilipat pakanan (downscaled) ng 4 bits; ibig sabihin, hinati sa 2SCALE_EXP = 16. Ang signal ay kasama ng mga resulta ng FFT at wasto habang ang OUTP_READY ay iginiit. Upang i-scale pabalik ang aktwal na mga resulta ng CoreFFT, ibig sabihin, upang maihambing ang mga ito sa mga floating point transformed bin, bawat FFT output ayampKailangang i-multiply ang le sa 2SCALE_EXP:
· Resulta ng FFT (Tunay) = DATAO_RE*2SCALE_EXP · Resulta ng FFT (Imaginary) = DATAO_IM*2SCALE_EXP
Mahalaga: Ang scale exponent calculator ay maaaring paganahin sa conditional block floating-point mode lamang.

1.3.4

Ang CoreFFT, bilang default, ay naka-configure upang ilapat ang conditional block floating-point scaling. Sa conditional block Floating-Point mode, ang data ng input ay sinusuri at binabawasan ng dalawang kadahilanan kung kinakailangan, bago ang unang stage.
Oras ng Pagbabago Ang FFT computation ay tumatagal ng (N/2 + L) x log2N + 2 clock cycle, kung saan ang L ay isang partikular na parameter ng pagpapatupad na kumakatawan sa pinagsama-samang latency ng isang memory bank, switch, at butterfly. Hindi nakadepende ang L sa laki ng transform N. Depende lang ito sa resolution ng FFT bit. Ang L ay katumbas ng 10 sa mga bit na resolusyon ng 8 hanggang 18, at ang L ay katumbas ng 16 sa mga bit na resolusyon ng 19 hanggang 32. Para sa example,
· Para sa isang 256-point 16-bit FFT
Oras ng Pag-compute = (256/2 + 10) x log2256 + 2 = 1106 na tagal ng orasan.
· Para sa isang 4096-point 24-bit FFT
Oras ng Pag-compute = (4096/2 + 16) x log24096 + 2 = 24770 na tagal ng orasan.

1.3.5

Memory Implementation Gumagamit ang core ng hard RAM blocks para ipatupad ang in-place na memory, iba pang memory buffer, at twiddle LUT. Ang mga FPGA ay nagdadala ng dalawang matigas na uri ng RAM: malaking SRAM (LSRAM) at mga micro-RAM. Maaaring kontrolin ang pagpapatupad ng memorya sa pamamagitan ng pagtatakda ng parameter na URAM_MAXDEPTH. Gumagamit ang CoreFFT ng mga micro-RAM kung ang kinakailangang lalim ay hindi lalampas sa halaga ng parameter. Para kay example, ang URAM_MAXDEPTH parameter na nakatakda sa 64, ay gumagamit ng mga micro-RAM sa anumang laki ng FFT hanggang 128 puntos, dahil ang kinakailangang lalim ay POINTS/2. Sa pamamagitan ng pagtatakda ng halaga ng parameter sa 0, pinipigilan ang core mula sa paggamit ng mga micro-RAM, upang magamit ang mga ito sa ibang lugar.
Ang parameter na URAM_MAXDEPTH ay naa-access sa pamamagitan ng pangunahing user interface.

1.4 Pag-stream ng FFT
Sinusuportahan ng streaming FFT ang tuluy-tuloy na kumplikadong pagproseso ng data, isang kumplikadong data ng input sample bawat orasan. Ang streaming architecture ay may kasing daming Radix-22 processors, RAM blocks, at LUT's kung kinakailangan para suportahan ang streaming data transformation. Ang sumusunod na figure ay nagpapakita ng isang functional diagram ng 256-point streaming transform.

Gabay sa Gumagamit

DS50003348C-pahina 7

Larawan 1-5. Streaming Radix-22 256-pt FFT Functional Block Diagram

CoreFFT v8.0
Functional na Paglalarawan

Ang input at output data ay kinakatawan bilang (2 x DATA_BITS)-bit na mga salita na binubuo ng tunay at haka-haka na mga bahagi. Ang parehong bahagi ay mga pantulong na numero ng DATA_BITS bit ng dalawa bawat isa. Pinoproseso ng module ang mga frame ng data na may sukat ng frame na katumbas ng laki ng pagbabago ng N kumplikadong mga salita. Ang frame na ipoproseso ay dumarating sa x(n) input bilang isang sequence ng mga kumplikadong salita ng data, isang (2 x DATA_BITS)-bit na salita sa bawat pagitan ng orasan. Ang susunod na frame ay maaaring magsimula kaagad pagkatapos ng huling data word ng isang kasalukuyang frame o anumang oras sa susunod.
Ang sumusunod na figure ay nagpapakita ng isang example ng frame i+1 kaagad na sumusunod sa frame i, at ang frame i+2 ay darating pagkatapos ng isang arbitrary na puwang. Ang input data samples sa loob ng isang frame ay dapat na dumating sa bawat pagitan ng orasan, kaya isang frame na tumatagal ng eksaktong N agwat ng orasan. Mayroong malaking latency na nauugnay sa streaming algorithm. Lumilitaw ang mga frame ng data ng output sa parehong pagkakasunud-sunod, rate ng orasan, at may parehong gaps (kung mayroon man) sa pagitan ng mga frame ng output, tulad ng mga nasa pagitan ng mga frame ng input.
Larawan 1-6. Pag-stream ng FFT Input Data Frame

1.4.1 1.4.2

Ang bilang ng mga FFT butterflies ay katumbas ng log2(N), kaya bawat stage pinoproseso ng isang hiwalay na butterfly. Bilang resulta, lahat ng stagang mga ito ay pinoproseso nang magkatulad.
Kinakalkula ng CoreFFT ang twiddle factor na kinakailangan ng FFT algorithm. Sa power-up, awtomatikong ina-upload ng core ang twiddle factor sa on-chip RAM na nagiging twiddle LUT. Hindi kinakailangan ang pagkilos ng user para magawa ito. Sa pagkumpleto ng pag-upload, ina-activate ng core ang signal ng RFS, na nagpapaalam sa pinagmumulan ng data na handa na ang core upang simulan ang pagproseso ng FFT. Ang mga nilalaman ng LUT ay maaaring i-refresh anumang oras sa pamamagitan ng pag-isyu ng isang isang orasan ang lapad na signal, REFRESH.
Streaming FFT Latency Ang streaming FFT latency ay pangunahing tinutukoy ng laki ng pagbabago, N. Ang pagpapatupad ay nagdaragdag ng ilang mga pagkaantala sa pipeline na nakadepende sa laki ng FFT at lapad ng bit ng path ng data. Sa madaling salita, ang mga resulta ng FFT ay naantala patungkol sa input data ng hindi bababa sa N data interval para sa bit-reversed na mga output. Ang inayos na latency ng output ay halos dalawang beses na mas malaki.
Pag-stream ng FFT Memory Implementation Katulad ng in-place na arkitektura, ang streaming FFT ay gumagamit ng mga hard RAM block para ipatupad ang mga kinakailangang memory, LUT, at mga linya ng pagkaantala. Maaaring kontrolin ang pagpapatupad ng memorya sa pamamagitan ng pagtatakda ng parameter na URAM_MAXDEPTH. Gumagamit ang CoreFFT ng mga micro RAM kung ang lalim ng memorya ay hindi lalampas sa halaga ng parameter. Para kay example, ang URAM_MAXDEPTH parameter, na nakatakda sa 128, ay gumagamit ng mga micro-RAM upang lumikha ng mga alaala na may lalim na 128 at mas mababa. Sa pamamagitan ng pagtatakda ng halaga ng parameter sa 0, pinipigilan ang core mula sa paggamit ng mga micro RAM, upang magamit ang mga ito sa ibang lugar.

Gabay sa Gumagamit

DS50003348C-pahina 8

CoreFFT v8.0
Functional na Paglalarawan

1.4.3

Streaming FFT Output Data Words Order Ang mga resulta ng output na nakuha mula sa Radix-2 at ang Radix-22 FFT algorithm ay nasa bit-reversed order.
Gayunpaman, ang pagpapatupad sa lugar ay panloob na gumaganap ng sampang pag-order. Samakatuwid, inilalagay ng core ang mga resulta sa natural na pagkakasunud-sunod. Sinusuportahan ng Streaming FFT ang parehong bit-reversed at natural na mga order ng output. Ang bit-reversed na opsyon ay gumagamit ng mas kaunting mapagkukunan ng chip at nagbibigay ng mas maliit na latency.

1.4.4 1.4.4.1

Mga Pagsasaalang-alang sa Haba ng Salita Ang seksyong ito ay naglalarawan sa mga pagsasaalang-alang sa haba ng salita ng CoreFFT.

Mga Mode ng Iskedyul na Hindi Naka-scale at Scale
Ang pagkalkula ng butterfly ay nagsasangkot ng pagdaragdag at pagbabawas. Ang mga operasyong ito ay maaaring maging sanhi ng paglaki ng lapad ng data ng butterfly mula sa input hanggang sa output. Ang bawat butterfly, BF2I, o BF2II (tingnan ang Figure 1-5), ay maaaring magpakilala ng karagdagang bit sa lapad ng data. Bilang karagdagan, ang mga multiplikasyon ay maaaring magdagdag ng isang bit sa resulta. Ang pangkalahatang potensyal na paglaki ng bit = log2(N)+1 bits. Dapat gawin ang mga pag-iingat upang matiyak na walang mga overflow ng data.

Upang maiwasan o mabawasan ang panganib ng pag-apaw, ang core ay gumagamit ng isa sa dalawang pamamaraan:
· Ang hindi naka-scale na mode ay bumubuo ng landas ng data na sapat na malawak upang mapaunlakan ang paglaki ng kaunti. Ang lapad ng landas ng data ay lumalaki mula sa stage sa stage upang ganap na mapaunlakan ang paglaki ng kaunti ng algorithm, upang hindi kailanman mangyari ang overflow ng data. Ang tunay o haka-haka na output bit width ay log2(N)+1 bits na mas malawak kaysa sa input one. Ang disenyo ay ganap na ligtas mula sa overflow point ng view.
· Ang na-configure na diskarte sa iskedyul ng sukat ay nagbibigay sa isang user ng kontrol sa pag-scale pababa (pagputol ng) bawat intermediate na resulta na maaaring magdulot ng pag-apaw. Ang output bit width ay katumbas ng input bit width. Ang pamamaraan ay overflow-safe lamang kapag ang iskedyul ng scaling ay tumutugma sa aktwal na bit growth, na hindi madaling makamit. Ang maingat na diskarte sa nako-configure na scaling ay kadalasang humahantong sa dagdag na down scaling. Ngunit kung ang likas na katangian ng binagong signal ay kilala na overflow-safe sa ilan o lahat ng stagsa pag-alis ng malawak na pag-downscale, ang pamamaraan ay kapaki-pakinabang kapwa mula sa ratio ng signal-to-noise at mga pananaw sa paggamit ng mapagkukunan ng chip. Kapag na-configure para sa pamamaraan ng iskedyul ng sukat, ang core ay bubuo ng overflow na flag kung nangyari ang overflow. Ang Radix-22 butterfly ay maaaring magpakilala ng 3-bit na paglaki: butterflies BF2I, BF2II, at multiplier bawat isa ay maaaring magdagdag ng kaunti. Ngunit isang multiplikasyon lamang sa lahat ng FFT stages ay maaaring magdagdag ng kaunti. Dahil ito ay hindi kilala sa harap ng stagkung saan ang multiplier ay nag-uudyok ng dagdag na bit kung mayroon man, ang FFT engine sa unscaled mode ay nagpapalawak ng data path sa pamamagitan ng bit na nagsisimula sa unang stage.
Sa iskala na pamamaraan ng iskedyul bawat Radix-22 stage maaaring magpakilala ng 3-bit na paglago. Ang landas ng data sa loob ng stage lumalaki nang naaayon, iyon ay, ang stage ang output ay tatlong bit na mas malawak kaysa sa stage input. Pinutol ng makina ang tatlong dagdag na piraso pagkatapos ng stage resulta ay kinakalkula, iyon ay, ang stage ang output ay mapuputol ng tatlong bit bago ito mapunta sa susunod na stage. Ang ganitong diskarte ay nag-aalis ng pangangailangan ng paghula sa mga sub-stage kung saan kailangang ilapat ang downscaling.
Ipinapaliwanag ng sumusunod na talahanayan ang tatlong bit na naputol sa mode ng iskedyul ng sukat depende sa halaga ng iskedyul ng 2-bit para sa isang partikular na stage.

Talahanayan 1-1. Pag-cut Out ng Tatlong Extra Bits sa Scale Schedule Mode

Iskedyul ng Scale para sa Ibinigay na Radix-22 Stage

Bits ang Core Cuts Out

Gupitin ang tatlong MSB

Gupitin ang dalawang MSB at ikot ang isang LSB

Gupitin ang isang MSB at bilugan ang dalawang LSB

Round three LSB's

Ang FFT/IFFT ng mga sukat na 32, 128, o 512 na hindi isang power-of-four, bilang karagdagan sa Radix-22 butterflies, ay gumagamit ng isang Radix-2 butterfly. Ang isa ay nalalapat sa huling pagproseso stage at pinuputol ang isang solong dagdag na bit.
Awtomatikong pinapagana ng core ang overflow detection sa mode ng iskedyul ng sukat. Ang overflow flag (OVFLOW_FLAG) ay lalabas sa sandaling matukoy ng core ang aktwal na overflow. Ang flag ay mananatiling aktibo hanggang sa katapusan ng isang output frame kung saan ang overflow ay nakita.

Gabay sa Gumagamit

DS50003348C-pahina 9

CoreFFT v8.0
Functional na Paglalarawan

1.4.4.2

Unscaled Mode Input Bit Width Limitasyon Ang Unscaled mode ay naglilimita sa pinakamaraming input sample bit width na hinahawakan ng core. Inililista ng sumusunod na talahanayan ang maximum na bit width para sa bawat laki ng FFT.
Talahanayan 1-2. Streaming Unscaled FFT Max Input Data Bit Width

Laki ng FFT 16

Pinakamataas na Lapad ng Input 32

128

256

512

1024

2048

4096

1.4.4.3

Pagpasok ng Iskedyul ng Scale Tinutukoy ng iskedyul ng scale ang downscaling factor para sa bawat streaming FFT stage. Bawat Radix-22 stagAng e scaling factor ay kinokontrol ng nakalaang dalawang piraso ng iskedyul ng sukat, at ang Radix-2 stagAng ginagamit sa non-power-of-four FFTs ay kinokontrol ng isang bit. Ang sumusunod na figure ay naglalarawan ng isang example of a scale schedule user interface para sa 1024-pt FFT. Ang isang pares ng mga checkbox ay tumutugma sa isang partikular na Radix-22 stage at nagpapakita ng dalawang piraso ng downscaling factor. Ang aktwal na kadahilanan ng pagbabawas sa isang partikular na stage ay kinakalkula bilang 22*Bit1+Bit0 at kumukuha ng isa sa mga sumusunod na halaga: 1, 2, 4, 8. Ang mga checkbox na ipinapakita sa sumusunod na figure ay tumutugma sa binary scale na halaga ng iskedyul ng 10 10 10 10 11. Ang halagang ito ay nagpapakita ng isang konserbatibong iskedyul ng sukat na hindi nagiging sanhi ng pag-apaw.
Larawan 1-7. Scale Schedule User Interface

Inililista ng sumusunod na talahanayan ang mga iskedyul ng konserbatibong sukat para sa bawat laki ng FFT na ganap na ligtas na umaapaw.

Talahanayan 1-3. Mga Iskedyul ng Konserbatibong Scale para sa Iba't ibang Laki ng FFT

Laki ng FFT

Radix-22 Stage

4096

Gabay sa Gumagamit

DS50003348C-pahina 10

………..patuloy na Laki ng FFT
2048 1024 512 256 128 64 32 16

CoreFFT v8.0
Functional na Paglalarawan

Radix-22 Stage

Gabay sa Gumagamit

DS50003348C-pahina 11

CoreFFT v8.0
Interface

2. Interface
Inilalarawan ng seksyong ito ang interface ng CoreFFT.

2.1
2.1.1

In-Place FFT
Inilalarawan ng seksyong ito ang In-Place FFT ng CoreFFT.

Mga Parameter ng Configuration Ang CoreFFT ay may mga parameter (Verilog) o generics (VHDL) para sa pag-configure ng RTL code. Inilalarawan ng sumusunod na talahanayan ang mga parameter at generics. Ang lahat ng mga parameter at generic ay mga uri ng integer.
Talahanayan 2-1. In-Place CoreFFT Parameter Deskripsyon

Parameter INVERSE

Wastong Saklaw 0

Default na 0

Paglalarawan
0: Forward Fourier transform 1: Inverse Fourier transform

SKALE

0: Conditional block floating point scaling

1: Unconditional block floating point scaling

Para ilapat ang input data scaling, itakda ang parameter ng SCALE sa 0 at ilagay ang tamang bilang ng mga guard bit sa input data. Pagkatapos ay walang epekto ang conditional block floating point.

POINTS
WIDTH MEMBUF

32, 64, 128,

256

256, 512, 1024,

2048, 4096,

8192, 16384

Ibahin ang anyo ng laki. Tandaan: Ang 16384-pt FFT ay sinusuportahan lamang sa mga bahagi ng RTG4, PolarFire, at PolarFire SoC.
Data at twiddle factor bit width
0: Minimal (walang buffer) configuration 1: Buffered configuration

SCALE_EXP_ON

0: Hindi bumubuo ng conditional block na floating-point

exponent calculator

1: Binubuo ang calculator

URAM_MAXDEPTH

0, 4, 8, 16, 32, 64, 128, 256, 512

Ang pinakamalaking lalim ng RAM na ipapatupad gamit ang microRAM na available sa mga bahagi ng SmartFusion2, IGLOO2, RTG4, PolarFire, at PolarFire SoC. Kapag ang lalim ng RAM na kinakailangan para sa isang napiling user na laki ng pagbabagong POINTS ay lumampas sa URAM_MAXDEPTH, ang malalaking LSRAM block ay ginagamit.

2.1.2

Mga Port Inililista ng sumusunod na talahanayan ang mga signal ng port para sa in-place na arkitektura ng CoreFFT.
Talahanayan 2-2. In-Place CoreFFT Port Deskripsyon

Pangalan ng Port DATAI_IM

In/Out Port Width Bits Paglalarawan

LAWAK

Imaginary input data na mababago

DATAI_RE

LAWAK

Ang tunay na data ng pag-input ay babaguhin

Gabay sa Gumagamit

DS50003348C-pahina 12

CoreFFT v8.0
Interface

………..patuloy

Pangalan ng Port

In/Out

DATAI_VALID Sa

Mga Bit na Lapad ng Port 1

Paglalarawan
Input complex word valid Ang signal ay kasama ng valid input complex na salita na nasa mga input na DATAI_IM, DATAI_RE. Kapag ang signal ay aktibo, ang input complex na salita ay ikinarga sa core memory kung ang BUF_READY signal ay iginiit.

READ_OUTP Sa

Basahin ang binagong data Karaniwang inilalabas ng module ang mga resulta ng FFT, kapag handa na ang mga ito, sa isang pagsabog ng N kumplikadong salita. Ang nabagong tatanggap ng data ay maaaring magpasok ng mga arbitrary na break sa pagsabog sa pamamagitan ng pag-deasser sa READ_OUTP signal.

DATAO_IM

Out

DATAO_RE

Out

DATAO_VALID Out

WIDTH WIDTH 1

Imaginary output data
Tunay na data ng output
Output complex word valid Ang signal ay kasama ng valid na output complex na salita na nasa DATAO_IM at DATAO_RE outputs.

BUF_READY Out

Tumatanggap ang FFT ng sariwang data Iginigiit ng core ang signal kapag handa na itong tumanggap ng data. Ang signal ay mananatiling aktibo hanggang sa puno ang core memory. Sa madaling salita, mananatiling aktibo ang signal hanggang sa POINTS complex input samples ay load.

OUTP_READY Out

Handa na ang mga resulta ng FFT Iginiit ng core ang signal kapag handa na ang mga resulta ng FFT para mabasa ng nabagong data recipient. Nananatiling aktibo ang signal habang binabasa ang binagong data frame. Karaniwan itong tumatagal para sa POINTS na mga pagitan ng orasan maliban kung ang READ_OUTP signal ay deasserted.

SCALE_EXP

Out

floor[log2 ( Ceil(log2(POIN TS)))]+1

Conditional block floating-point scaling exponent Ang opsyonal na output na ito ay maaaring paganahin sa pamamagitan ng pagtatakda ng SCALE_EXP_ON parameter. Maaaring paganahin ang output kapag ang core ay nasa conditional block floating-point scaling mode lamang (ang parameter na SCALE = 0).

PONG CLK

Out

Ang pong bank ng input memory buffer ay ginagamit ng FFT engine bilang isang gumaganang in-place na memorya. Ang opsyonal na signal na ito ay valid lamang sa naka-buffer na configuration.
Clock Rising edge active Ang pangunahing master clock

SLOWCLK

NGRST

Mababang dalas Rising-edge na signal ng orasan para sa pagsisimula ng twiddle LUT, dapat na hindi bababa sa hatiin ito ng walong beses ng dalas ng CLK.
Asynchronous reset Active-Low

Mahalaga: Ang lahat ng signal ay active-high (logic 1) maliban kung tinukoy.

Gabay sa Gumagamit

DS50003348C-pahina 13

CoreFFT v8.0
Interface

2.2
2.2.1

Nag-stream ng FFT
Available ang streaming FFT gamit ang GUI configurable native interface o AXI4 streaming interface.

Mga Parameter ng Configuration Ang CoreFFT ay may mga parameter (Verilog) o generics (VHDL) para sa pag-configure ng RTL code. Inilalarawan ng sumusunod na talahanayan ang mga parameter at generic na ito. Ang lahat ng mga parameter at generic ay mga uri ng integer.
Talahanayan 2-3. Mga Deskripsyon ng Parameter ng Arkitektura ng Streaming ng CoreFFT

Pangalan ng Parameter FFT_SIZE

Wastong Saklaw na Default
16, 32, 64, 128, 256 256, 512, 1024, 2048, at 4096

Paglalarawan
Transform size point Ang core ay nagpoproseso ng mga frame ng kumplikadong data sa bawat frame na naglalaman ng FFT_SIZE complex samples. Magkapareho ang laki ng mga binagong data frame.

NATIV_AXI4

0 – 1

Pagpili ng interface ng IP

· 0 – Katutubong interface

· 1 – AXI4 streaming interface

Ito ay magagamit lamang para sa streaming architecture

SCALE_ON

0 – 1

1 – I-enable ang na-configure na iskedyul ng sukat

Kapag pinagana ang opsyon, inilalapat ng core ang maaaring i-configure

scale factor, SCALE_SCH pagkatapos ng bawat butterfly.

0 – Unscaled mode

SCALE_SCH

Iskedyul ng scale

Kung ang parameter ng SCALE_ON ay katumbas ng 1, ginagamit ang SCALE_SCH

tukuyin ang scaling factor para sa bawat processing stage.

DATA_BITS TWID_BITS ORDER

8 - 32 8 - 32 0 - 1

Input data bit lapad ng tunay o haka-haka na mga bahagi.

Twiddle factor bit width ng tunay o haka-haka nitong mga bahagi.

0: Output data sa bit-reversed order

1: Output data sa normal na pagkakasunud-sunod

URAM_MAXDEPTH 0, 4, 8, 16, 32, 0 64, 128, 256, 512

Ang pinakamalaking lalim ng RAM na ipapatupad gamit ang micro-RAM na available sa mga bahagi ng SmartFusion2, IGLOO2, RTG4, PolarFire, o PolarFire SoC. Kapag ang lalim ng RAM na kinakailangan para sa isang napiling user na laki ng pagbabagong POINTS ay lumampas sa URAM_MAXDEPTH, ang malalaking LSRAM block ay ginagamit.

Gabay sa Gumagamit

DS50003348C-pahina 14

CoreFFT v8.0
Interface

………..patuloy
Pangalan ng Parameter
AXI4S_IN_DATA Tandaan: Ipinapaliwanag ang padding ng 0 para sa tunay at haka-haka na data ng inputamples kapag NATIV_AXI4 = 1

Wastong Saklaw 8,16,24,32

Default na 24

Paglalarawan
Ito ay panloob na nabuong parameter, hindi naa-access ng user. Ito ay ginagamit upang bigyang-kahulugan ang input data samples sa mga tuntunin ng byte boundaries upang mapadali ang AXI4 streaming interface. Ang laki ng AXI4S_IN_DATA ay tinukoy bilang sumusunod:
1. Kung DATA_BITS = 8 pagkatapos ay AXI4S_IN_DATA= 8, walang padding na kailangan para sa input data samples
2. Kung 8 < DATA_BITS < 16 pagkatapos ay AXI4S_IN_DATA = 16, ang input data ayampDapat ay may padding na may 16 (DATA_BITS) ng 0 sa posisyon ng MSB, parehong para sa tunay at haka-haka na dataamples bago ipadala
3. Kung 16 < DATA_BITS < 24 pagkatapos ay AXI4S_IN_DATA = 24, ang input data ayampDapat ay may padding na may 24 (DATA_BITS) ng 0 sa posisyon ng MSB, parehong para sa tunay at haka-haka na dataamples bago ipadala
4. Kung 24 < DATA_BITS < 32 pagkatapos ay AXI4S_IN_DATA = 32, ang input data ayampDapat ay may padding na may 32 (DATA_BITS) ng 0 sa posisyon ng MSB, parehong para sa tunay at haka-haka na dataamples bago ipadala
Tandaan: Ang padding ay dapat na nagsisimula sa MSB.

Gabay sa Gumagamit

DS50003348C-pahina 15

CoreFFT v8.0
Interface

………..patuloy na Pangalan ng Parameter

Wastong Saklaw

AXI4S_OUT_DATA 8,16,24,32, 40 Tandaan: Ipinapaliwanag ang 0's padding para sa tunay at haka-haka na output data samples kapag NATIV_AXI4 = 1

Default na 24

Paglalarawan
Ito ay panloob na nabuong parameter, hindi naa-access ng user. Ito ay ginagamit upang bigyang-kahulugan ang output data samples sa mga tuntunin ng byte boundaries upang mapadali ang AXI4 streaming interface. Ang laki ng AXI4S_OUT_DATA ay tinukoy bilang mga sumusunod:
Kapag SCALE_ON = 0, pagkatapos ay output sampang laki ay STREAM_DATAO_BITS = DATA_BITS+ceil_log2 (FFT_SIZE) + 1
Kapag SCALE_ON = 1, pagkatapos ay output sampAng laki ay STREAM_DATAO_BITS = DATA_BITS
1. Kung STREAM_DATAO_BITS = 8 pagkatapos ay AXI4S_OUT_DATA = 8, walang idinagdag na padding para sa output data samples
2. Kung 8 < STREAM_DATAO_BITS < 16 pagkataposAXI4S_OUT_DATA= 16, ang output data ayampang mga les ay may palaman na 16 – (STREAM_DATAO_BITS) ng 0 sa posisyon ng MSB, kapwa para sa tunay at haka-haka na dataamples bago mag-frame
3. Kung 16 < STREAM_DATAO_BITS < 24 pagkataposAXI4S_OUT_DATA = 24, ang output data ayampang mga les ay may palaman na 24 – (STREAM_DATAO_BITS) ng 0 sa posisyon ng MSB, kapwa para sa tunay at haka-haka na dataamples bago mag-frame
4. Kung 24 < STREAM_DATAO_BITS < 32 pagkataposAXI4S_OUT_DATA = 32, ang output data ayampAng mga les ay may palaman na 32-(STREAM_DATAO_BITS) ng 0 sa posisyon ng MSB, kapwa para sa tunay at haka-haka na dataamples bago mag-frame
5. Kung 32 < STREAM_DATAO_BITS < 40 pagkataposAXI4S_OUT_DATA = 40, ang output data ayamples ay may palaman na may 40 – ( STREAM_DATAO_BITS) ng 0 sa posisyon ng MSB, parehong para sa tunay at haka-haka na dataamples bago mag-frame
Tandaan: Ang padding ay dapat na nagsisimula sa MSB.

2.2.2

Mga Port Inilalarawan ng sumusunod na talahanayan ang mga signal ng port para sa Streaming CoreFFT macro.
Talahanayan 2-4. Pag-stream ng FFT I/O Signal Deskripsyon

Pangalan ng Port CLK SLOWCLK
CLKEN

In/Out In In
In

Port Lapad, bits Paglalarawan

Sumisikat na signal ng orasan

Mababang frequency Rising-edge na signal ng orasan para sa twiddle LUT

pagsisimula, ito ay dapat na hindi bababa sa hatiin sa apat na beses ng CLK

dalas.

Opsyonal na orasan paganahin ang signal

Pagkatapos i-de-asserting ang signal, hihinto sa pagbuo ng valid ang core

resulta

NGRST

RST

Available ang mga port kapag NATIV_AXI4 = 1

Asynchronous reset signal active-low. Opsyonal na sabaysabay na reset signal active-high.

Gabay sa Gumagamit

DS50003348C-pahina 16

CoreFFT v8.0
Interface

………..patuloy

Pangalan ng Port

In/Out

AXI4_S_DATAI_ Sa TVALID

AXI4_S_DATAI_ Out TREADY
AXI4_S_TDATAI Sa

AXI4_S_TLASTI Sa
AXI4_M_DATAO Out _TVALID

AXI4_M_DATAO Sa _TREADY

AXI4_M_TDATA Out O

AXI4_M_TLAST Out O
AXI4_S_CONFIG Sa I_TVALID

AXI4_S_

Out

CONFIGI

_TREADY

AXI4_S_CONFIG Sa I

AXI4_M_CONFI Out GO_TVALID
AXI4_M_CONFI Sa GO _TREADY

Port Lapad, bits Paglalarawan

AXI4 Stream data valid input sa core mula sa external source

ay nagpapahiwatig ng pagkakaroon ng data. Ito ay gumaganap bilang START ng core.

Tandaan: Basahin ang paglalarawan ng START port para sa higit pang impormasyon.

AXI4 Stream data na handa sa panlabas na pinagmulan

Nagsasaad ng kahandaan ng mga core sa pagtanggap ng data

(2 *

AXI4 Stream data input mula sa pinagmulan hanggang sa core.

AXI4S_IN_DATA) Naglalaman ng totoong data (DATAI_RE) na may palaman na 0 at haka-haka

(DATAI_IM) data na may padded na may 0 na naaayon.

Ipinapahiwatig ang pagpapadala ng huling data sample mula sa panlabas

pinagmulan.

AXI4 Stream data valid output sa receiver ay nagpapahiwatig na ang core ay handa na

para magpadala ng binagong data. Ito ay gumaganap bilang DATAO_VALID ng core.

Tandaan: Basahin ang DATAO_VALID paglalarawan ng port para sa higit pa

impormasyon.

AXI4 Stream data handa na mula sa receiver

Ipahiwatig ang pagiging handa ng panlabas na receiver

Ito ay dapat palaging 1 para sa pangunahing pag-andar

(2 * AXI4S_OUT_DA TA)

AXI4 I-stream ang data sa receiver.
Naglalaman ng binagong tunay na data (DATAO_RE) na may padded na may 0's at imaginary data (DATAO_IM) may padded na 0's naaayon.

Ipinapahiwatig ang paghahatid ng huling binagong data sample mula sa

Wastong input sa core mula sa panlabas na pinagmulan

Isinasaad ang availability ng data ng configuration

Handa sa panlabas na pinagmulan upang ipahiwatig ang kahandaan ng mga core

pagtanggap ng data ng pagsasaayos.

Configuration data input mula sa source hanggang sa core at sa source

dapat i-configure ang IP bago ipadala ang data samples. Ito

naglalaman ng sumusunod na impormasyon sa pagsasaayos:

· Bit0 – INVERSE (Kapag mataas ang bit, kino-compute ng core ang Inverse FFT ng sumusunod na data frame, kung hindi, Forward FFT)

· Bit1 – REFRESH (I-reload ang twiddle coefficient LUTs sa kaukulang RAM blocks)

Ang data ng katayuan ay wastong output sa tatanggap

Ipahiwatig ang core ay handa nang magpadala ng binagong data

Ang data ng katayuan ay handa na mula sa tatanggap

Ipinapahiwatig ang pagiging handa ng panlabas na receiver.

Dapat itong palaging 1 para sa pangunahing pag-andar.

Gabay sa Gumagamit

DS50003348C-pahina 17

CoreFFT v8.0
Interface

………..patuloy

Pangalan ng Port

In/Out

AXI4_M_CONFI Out GO

Port Lapad, bits Paglalarawan

Ang data ng katayuan ay inilabas sa tatanggap

Naglalaman ito ng sumusunod na impormasyon sa katayuan:

Bit0 – OVFLOW_FLAG (Arithmetic overflow flag, iginiit ng CoreFFT ang flag kung umaapaw ang FFT/IFFT computation. Magsisimula ang flag sa sandaling matukoy ng core ang overflow. Nagtatapos ang flag kapag natapos ang kasalukuyang output data frame)

Available ang mga port kapag NATIV_AXI4=0

DATAI_IM

DATA_BITS

DATAI_RE

DATA_BITS

MAGSIMULA

Imaginary input data na mababago.
Real input data na mababago.
Signal ng pagsisimula ng pagbabago
Nagsasaad ng sandali ng unang sample ng isang input data frame ng N complex samppumapasok ang les sa core.
Kung ang START ay dumating kapag ang dating input data frame ay hindi pa nakumpleto, ang signal ay hindi papansinin.

BALIKTAD

Baliktad na pagbabagong-anyo Kapag iginiit ang signal, kino-compute ng core ang kabaligtaran na FFT ng sumusunod na frame ng data, kung hindi, ipasa ang FFT.

I-REFRESH

DATAO_IM

Out

DATAO_RE

Out

OUTP_READY Out

1
DATA_BITS DATA_BITS 1

Nire-reload ang mga twiddle coefficient na LUT sa kaukulang mga bloke ng RAM.
Imaginary output data
Tunay na data ng output
Handa na ang mga resulta ng FFT Iginiit ng core ang signal kapag malapit na itong mag-output ng frame ng N FFT'ed data. Ang lapad ng signal ay isang agwat ng orasan.

DATAO_VALID Out

Wasto ang output frame
Sinasamahan ang wastong output data frame. Kapag nagsimula, ang signal ay tumatagal ng N clock cycle.
Kung patuloy na dumarating ang data ng input nang walang mga puwang sa pagitan ng mga frame, ang DATAO_VALID kapag nagsimula ay tatagal nang walang katapusan.

OVFLOW_FLAG Out

Arithmetic overflow flag Iginiit ng CoreFFT ang flag kung umaapaw ang FFT/IFFT computation. Magsisimula ang bandila sa sandaling matukoy ng core ang pag-apaw. Ang flag ay nagtatapos kapag ang kasalukuyang output data frame ay nagtatapos.

RFS

Out

Kahilingan para sa pagsisimula Iginiit ng core ang signal kapag handa na ito para sa susunod na frame ng data ng input. Magsisimula ang signal sa sandaling handa na ang core para sa susunod na frame. Nagtatapos ang signal kapag nakuha ng core ang hiniling na START signal.

Gabay sa Gumagamit

DS50003348C-pahina 18

CoreFFT v8.0
Interface
Mahalaga: Ang lahat ng signal ay active-high (logic 1) maliban kung tinukoy.

2.2.3

Input/Output Data frame format para sa AXI4 Streaming Interface Kapag ang AXI4 Streaming interface ay napili, ang input at output Data frame ay available bilang cascaded Real at Imaginary na data, ang data sampAng mga les ay unang nilagyan ng mga zero upang tumugma sa mga hangganan ng byte upang mapadali ang pag-stream ng AXI4.
Para kay example, DATA_BITS ng 26, ang pinakamalapit na hangganan ng byte ay 32, kaya kailangang magdagdag ng anim na 0 para sa tunay at haka-haka na data samples bago mag-cascade para i-frame ang AXI4 streaming I/O DATA
Talahanayan 2-5. AXI4 Streaming Interface I/O Data frame format

Bits: 63…58 0's Padding

Bits: 57…32 Imaginary Data

Bits: 31..26 0's Padding

Mga Bit: 25…0 Tunay na Data

Tip:Tingnan ang paglalarawan ng parameter ng AXI4S_IN_DATA at AXI4S_OUT_DATA para sa zero padding sa Talahanayan 2-3.

Gabay sa Gumagamit

DS50003348C-pahina 19

CoreFFT v8.0
Mga Timing Diagram
3. Timing Diagram
Inilalarawan ng seksyong ito ang timing diagram ng CoreFFT.
3.1 In-Place FFT
Kapag iginiit ng in-place na FFT ang BUF_READY signal, isang data source ang magsisimulang magbigay ng dataamples to be transformed. Mga haka-haka at totoong kalahati ng input data sampAng le ay dapat ibigay nang sabay-sabay at sinamahan ng validity bit na DATAI_VALID. Ang data source ay maaaring magbigay ng sample sa bawat cycle ng orasan o sa isang di-makatwirang mas mabagal na rate (sumangguni sa Figure 3-1). Kapag natanggap na ng FFT module ang N-input samples, pinababa nito ang signal ng BUF_READY. Ang FFT engine ay awtomatikong magsisimula sa pagproseso ng data pagkatapos na ito ay handa na. Sa kaunting pagsasaayos ng memorya, ang yugto ng pagproseso ay magsisimula kaagad pagkatapos makumpleto ang paglo-load ng data. Sa naka-buffer na configuration, maaaring maghintay ang FFT engine hanggang sa maproseso ang nakaraang data burst. Pagkatapos, awtomatikong magsisimula ang makina. Ang sumusunod na figure ay nagpapakita ng paglo-load ng input data. Larawan 3-1. Naglo-load ng Data ng Input
Sa pagkumpleto ng pagbabagong-anyo, iginiit ng FFT module ang OUTP_READY signal at magsisimulang bumuo ng mga resulta ng FFT. Ang haka-haka at tunay na kalahati ng output sampAng mga les ay lilitaw nang sabay-sabay sa DATAO_IM at DATAO_RE multibit output. Bawat output sample ay sinamahan ng DATAO_VALID bit. Tinatanggap ng data receiver ang nabagong data alinman sa bawat cycle ng orasan o sa isang arbitrary na mas mabagal na rate. Ang FFT module ay patuloy na nagbibigay ng data output habang ang READ_OUTP signal ay iginiit. Upang kontrolin ang output sampSa rate, ang receiver ay dapat i-deassert ang READ_OUTP signal kung kinakailangan (tulad ng ipinapakita sa sumusunod na figure). Ipinapakita ng sumusunod na figure ang pagtanggap ng data ng pagbabago. Larawan 3-2. Pagtanggap ng Binagong Data

Kapag ginagamit ang READ_OUTP signal para kontrolin ang rate ng pagbabasa, kailangang isaalang-alang ang posibleng paglago ng FFT cycle. Sa pinakamaliit na pagsasaayos ng memorya, ang anumang pagpapahaba ng oras ng pagbasa (pag-upload) ay nagpapalawak sa cycle ng FFT tingnan ang Figure 1-2. Sa buffered configuration, lumalaki ang FFT cycle kapag ang aktwal na oras ng pag-upload ay lumampas sa nakalaang agwat na ipinapakita sa Figure 1-3 bilang “Available para sa pagbabasa ng mga resulta ng cycle i.”. Gayundin, sa naka-buffer na configuration, ang output buffer ay magsisimulang tanggapin ang mga bagong resulta ng FFT kahit na ang mga mas lumang resulta ay hindi pa nababasa, kaya na-overwrite ang mga mas luma. Sa kasong ito, inaalis ng core ang OUTP_READY at ang DATAO_VALID na mga senyales kapag wala na ang mga ito.

Gabay sa Gumagamit

DS50003348C-pahina 20

CoreFFT v8.0
Mga Timing Diagram

3.2
3.2.1

Nag-stream ng FFT
Para sa AXI4S interface, ang operasyon ng AXI4S interface port ay nakamapa sa native interface. Para sa isa hanggang isang pagmamapa, tingnan ang Talahanayan 2-4 sa Mga Port ng 2.2. Nag-stream ng FFT.
RFS at START Ang core ay bumubuo ng RFS signal upang ipaalam sa isang data source na ito ay handa na para sa susunod na frame ng input data samples. Matapos itong igiit, mananatiling aktibo ang RFS hanggang sa tumugon ang data source gamit ang START signal.
Kapag nakuha na ng core ang START, inaalis nito ang RFS signal at magsisimulang matanggap ang input data frame. Pagkatapos ng mga pagitan ng N clock, ang pagtanggap ng data frame ay nakumpleto, at ang signal ng RFS ay magiging aktibo muli. Ang sumusunod na figure ay nagpapakita ng isang example kapag ang FFT engine ay naghihintay para sa data source na magbigay ng START signal.
Larawan 3-3. Naghihintay ang RFS para sa SIMULA

Ang START signal ay may permanenteng aktibong value, at ang core ay magsisimulang makatanggap ng isa pang input frame pagkatapos mismo ng dulo ng isang nakaraang frame. Opsyonal para sa data source na bantayan ang signal ng RFS. Maaari nitong igiit ang START signal anumang oras, at ang core ay magsisimulang tumanggap ng isa pang input frame sa lalong madaling panahon. Sa sitwasyon ng Figure 3-3, isang bagong frame loading ang magsisimula kaagad pagkatapos ng START signal. Kung darating ang signal ng START kapag nilo-load ang isang nakaraang input frame, maghihintay ang core hanggang sa matapos ang frame at pagkatapos ay magsisimulang mag-load ng isa pang frame. Ang sumusunod na figure ay nagpapakita ng isa pang exampkung saan dumarating ang data ng pag-input nang walang katiyakan nang walang mga puwang sa pagitan ng mga frame. Larawan 3-4. Pagbabago ng Data ng Streaming
Ang sumusunod na figure ay nagpapakita ng START signal na humahantong sa aktwal na input frame sa pamamagitan ng isang clock interval. Larawan 3-5. Pinangunahan ng START ang Data

3.2.2

OUTP_READY at DATAO_VALID
Ang dalawang signal na ito ay nagsisilbing abisuhan ang isang tagatanggap ng data kapag handa na ang mga resulta ng FFT. Ang OUTP_READY ay isang pulso sa buong orasan. Iginiit ng core kapag malapit nang mag-output ang output data frame. Iginiit ng core ang DATAO_VALID signal habang binubuo ang output frame. Ang DATAO_VALID signal ay humahantong sa OUTP_READY signal sa pamamagitan ng isang agwat ng orasan. Ang sumusunod na figure ay nagpapakita ng mga ugnayan sa timing sa pagitan ng dalawang signal at ang FFTed data frame.

Gabay sa Gumagamit

DS50003348C-pahina 21

Larawan 3-6. Data ng Output at Mga Signal ng Handshake

CoreFFT v8.0
Mga Timing Diagram

Ang sumusunod na figure ay nagpapakita ng isang senaryo kung saan ang DATAO_VALID signal ay permanenteng aktibo kapag ang streaming data ay walang gaps sa pagitan ng mga frame.
Larawan 3-7. Streaming Output Data nang walang Gaps

Gabay sa Gumagamit

DS50003348C-pahina 22

CoreFFT v8.0
Daloy ng Tool
4. Daloy ng Tool
Inilalarawan ng seksyong ito ang daloy ng tool ng CoreFFT.
4.1 Lisensya
Ang CoreFFT ay naka-lock ang lisensya.
4.2 Pag-configure ng CoreFFT sa SmartDesign
Ang CoreFFT ay magagamit para sa pag-download sa Libero® IP catalog sa pamamagitan ng web imbakan. Matapos itong mailista sa catalog, ang core ay maaaring ma-instantiate gamit ang daloy ng SmartDesign. Para malaman kung paano gumawa ng SmartDesign project, tingnan ang SmartDesign User Guide. Pagkatapos i-configure at i-generate ang core instance, ang pangunahing functionality ay maaaring gayahin gamit ang test-bench na ibinigay kasama ng CoreFFT. Ang mga parameter ng testbench ay awtomatikong umaayon sa pagsasaayos ng CoreFFT. Maaaring i-instantiate ang CoreFFT bilang bahagi ng mas malaking disenyo.
Mahalaga: Ang CoreFFT ay katugma sa parehong Libero integrated design environment (IDE) at Libero SoC. Maliban kung tinukoy, ginagamit ng dokumentong ito ang pangalang Libero upang tukuyin ang parehong Libero IDE at Libero SoC. Larawan 4-1. SmartDesign CoreFFT Instance View
Maaaring i-configure ang core gamit ang configuration na Graphical User Interface (GUI) sa loob ng SmartDesign. Isang example ng GUI para sa pamilyang SmartFusion2 ay ipinapakita sa sumusunod na figure.

Gabay sa Gumagamit

DS50003348C-pahina 23

Larawan 4-2. Pag-configure ng CoreFFT sa SmartDesign

CoreFFT v8.0
Daloy ng Tool

4.3 Mga Daloy ng Simulation
Ang testbench ng user para sa CoreFFT ay kasama sa release. Upang gawin ito, gawin ang mga sumusunod na hakbang: 1. Upang patakbuhin ang testbench ng user, itakda ang Design Root sa CoreFFT instantiation sa Libero SoC design hierarchy pane. 2. Sa ilalim ng I-verify ang Pre- Synthesized Design, sa window ng Libero SoC Design Flow, i-right click ang Simulate, at pagkatapos ay piliin ang Open Interactively. Invokes nito ang ModelSim at awtomatikong pinapatakbo ang simulation.
Mahalaga: Kapag ginagaya ang VHDL na bersyon ng core, maaaring gusto mong alisin ang mga babala sa library ng IEEE.NUMERIC_STD. Upang gawin ito, idagdag ang sumusunod na dalawang linya sa awtomatikong nabuong run.do file:
· itakda ang NumericStdNoWarnings -1 · itakda ang StdArithNoWarnings -1

4.3.1 4.3.1.1

Testbench Ang pinag-isang testbench na ginamit upang i-verify at subukan ang CoreFFT ay tinatawag na user testbench.
User Testbench Ang sumusunod na figure ay nagpapakita ng block diagram para sa testbench. Ipinapakita ng sumusunod na equation kung paano ipinapatupad ng golden behavioral FFT ang finite precision calculations na ipinapakita sa
x(k) = n= 0N-1X(n)e?jnk2?/N

Equation 1 o Equation 2 sa Introduction , ang gintong FFT at CoreFFT ay parehong naka-configure at tumatanggap ng parehong test signal. Inihahambing ng testbench ang mga output signal ng golden module at ang aktwal na CoreFFT.

Gabay sa Gumagamit

DS50003348C-pahina 24

Larawan 4-3. Testbench ng Gumagamit ng CoreFFT

CoreFFT v8.0
Daloy ng Tool

Ang testbench ay nagbibigay ng examples ng kung paano gamitin ang nabuong FFT module. Ang testbench ay maaaring mabago ayon sa mga kinakailangan.
4.4 Design Constraints
Ang pangunahing timing ay nangangailangan ng mga pagbubukod (iyon ay, maling landas at multi cycle na landas) ay gagamitin sa pagitan ng mga hangganan ng orasan. Para sa sanggunian sa mga kinakailangang hadlang na idaragdag, tingnan ang CoreFFT.sdc mula sa landas. /component/Actel/DirectCores/CoreFFT/ /constraints/ CoreFFT.sdc.
4.5 Synthesis sa Libero SoC
Upang patakbuhin ang synthesis ng napiling configuration, gawin ang mga sumusunod na hakbang: 1. Itakda ang disenyong ugat nang naaangkop sa configuration GUI. 2. Sa ilalim ng Implement Design, sa tab na Design Flow, i-right click sa Synthesize at piliin ang Run.
4.6 Place-and-Route sa Libero SoC
Pagkatapos itakda ang root ng disenyo nang naaangkop at patakbuhin ang Synthesis. Sa ilalim ng Implement Design sa tab na Design Flow, i-right click sa Place and Route at i-click ang Run.

Gabay sa Gumagamit

DS50003348C-pahina 25

CoreFFT v8.0
Pagsasama ng System
5. Pagsasama ng System
Ang seksyong ito ay nagbibigay ng example na nagpapakita ng pagsasama ng CoreFFT.
5.1 In-Place FFT
Ang sumusunod na figure ay nagpapakita ng isang example ng paggamit ng core. Kapag iginiit ng in-place na FFT ang BUF_READY signal, isang data source ang magsisimulang magbigay ng dataamples to be transformed. Mga haka-haka at totoong kalahati ng input data sampAng le ay dapat ibigay nang sabay-sabay at sinamahan ng validity bit-DATAI_VALID. Ang data source ay maaaring magbigay ng sampsa bawat ikot ng orasan o sa isang di-makatwirang mas mabagal na bilis (tingnan ang Larawan 3-1). Matapos matanggap ng module ng FFT ang N-input samples, pinababa nito ang signal ng BUF_READY. Larawan 5-1. Halample ng In-Place FFT System

Ang FFT engine ay awtomatikong magsisimula sa pagproseso ng data pagkatapos na ito ay handa na. Sa kaunting pagsasaayos ng memorya, ang yugto ng pagproseso ay magsisimula kaagad pagkatapos makumpleto ang paglo-load ng data. Sa buffered na configuration, ang FFT engine ay maaaring maghintay hanggang sa maproseso ang isang nakaraang data burst. Pagkatapos ay awtomatikong magsisimula ang makina.
5.2 Pag-stream ng FFT
Ang core ay gumaganap ng forward FFT sa data na darating sa bawat cycle ng orasan. Ang data source ay patuloy na nagbibigay ng data habang ang data receiver ay patuloy na natatanggap ang mga resulta ng FFT-ed at sinusubaybayan ang overflow flag kung kinakailangan. Ang opsyonal na input START signal at ang output RFS signal ay maaaring gamitin kung ang pagproseso ng mga frame ng data ay kinakailangan. Ang data source ay bumubuo ng START signal upang markahan ang simula ng isa pang frame, at ang data receiver ay gumagamit ng RFS signal upang markahan ang simula ng output frame. Maaaring iproseso ng Streaming CoreFFT ang walang katapusang kumplikadong mga stream ng data, tulad ng ipinapakita sa sumusunod na figure.

Gabay sa Gumagamit

DS50003348C-pahina 26

Larawan 5-2. Halample ng isang Streaming FFT System

CoreFFT v8.0
Pagsasama ng System

Gabay sa Gumagamit

DS50003348C-pahina 27

CoreFFT v8.0
Appendix A: In-Place FFT Device Utilization …

6. Appendix A: In-Place FFT Device Utilization and Performance
Ipinapakita ng Talahanayan 6-1 at Talahanayan 6-2 ang paggamit at pagganap para sa iba't ibang laki ng FFT sa lugar at lapad ng data. Ang mga numero ay nakuha mula sa pagsasaayos na nakalista sa Talahanayan 6-3.
Talahanayan 6-1. In-Place FFT SmartFusion2 M2S050 Device Paggamit at Pagganap (Minimal Memory Configuration)

Mga Pangunahing Parameter

Paggamit ng Mapagkukunan ng Tela

Mga bloke

Pagganap

Points 256

Lapad 18

DFF 1227

4 LUT 1245

Kabuuan 2472

LSRAM MACC

Rate ng Orasan
328

(mga) Oras ng FFT
3.3

512

1262

1521

2783

321

7.4

1024

1299

2029

3328

310

16.8

4096

1685

4190

5875

288

85.7

Talahanayan 6-2. In-Place FFT SmartFusion2 M2S050 Paggamit at Pagganap ng Device (Buffered Configuration)

Mga Pangunahing Parameter

POINTS WIDTH

256

512

1024

4096

Paggamit ng Mapagkukunan ng Tela

DFF

4LUT

Kabuuan

1487

1558

3045

1527

1820

3347

1579

2346

3925

2418

4955

7372

Bina-block ang LSRAM 7 7 7 28

MACC 4 4 4 4

Pagganap

Clock Rate FFT Oras (mga)

328

3.3

321

7.4

310

16.8

281

87.8

Tip: · Ang data sa Talahanayan 6-1 at Talahanayan 6-2 ay nakuha gamit ang karaniwang mga setting ng synthesis. Ang Synplify frequency (MHz) ay itinakda sa 500
· Ang mga numero ng paggamit ay nakuha gamit ang Libero v12.4 at maaaring magkaroon ng potensyal na lugar at pagpapabuti ng pagganap na may mas bagong mga pagbabago
· Sa mga setting ng synthesis, ang mga bahagi ng ROM ay namamapa sa logic at ang RAM optimization ay nakamapa para sa High Speed
· Ang mga setting ng layout ay ang mga sumusunod:
Pinagana ang paggawa ng bloke ng designer
Pinagana ang High Effort Layout
· Ang ipinakitang oras ng FFT ay sumasalamin lamang sa oras ng pagbabago. Hindi nito isinasaalang-alang ang pag-download ng data o mga oras ng pag-upload ng resulta

Talahanayan 6-3. In-Place na FFT PolarFire MPF300 na Paggamit at Pagganap ng Mga Device (Minimal na Memory Configuration)

Mga Pangunahing Parameter

Paggamit ng Mapagkukunan ng Tela

Max Clock

POINTS WIDTH uRAM Lalim 4 LUT DFF uRAM LSRAM MACC Frequency

512

939 1189 9

415

Oras ng Pagbabago (uS)
0.6

128

512

1087 1254 9

415

1.2

256

512

1501 1470 18 0

415

2.6

Gabay sa Gumagamit

DS50003348C-pahina 28

CoreFFT v8.0
Appendix A: In-Place FFT Device Utilization …

………..patuloy

Mga Pangunahing Parameter

Paggamit ng Mapagkukunan ng Tela

Max Clock

POINTS WIDTH uRAM Lalim 4 LUT DFF uRAM LSRAM MACC Frequency

512

1519 1275 0

386

512

2494 2841 0

364

1024 25

3088 2859 0

369

4096 18

4161 1679 0

352

4096 25

6426 3237 0

339

16384 18

9667 3234 0

296

16384 25

17285 5483 0

325

Oras ng Pagbabago (uS)
6.2 6.7 14.3 70.1 73 387 353.5

Talahanayan 6-4. In-Place FFT PolarFire MPF300 Device Utilization and Performance (Buffered Configuration)

Mga Pangunahing Parameter

Paggamit ng Mapagkukunan ng Tela

Max Clock

POINTS WIDTH uRAM Lalim 4 LUT DFF uRAM LSRAM MACC Frequency

Oras ng Pagbabago (uS)

512

1294 1543 21 0

351

0.7

256

512

2099 2050 42 0

351

3.1

512

2858 2858 84 0

351

6.8

1024 18

512

4962 4488 168 0

278

18.7

16384 18

12346 6219 0

126

335

342

Tip: · Ang data sa Talahanayan 6-3 at Talahanayan 6-4 ay nakuha gamit ang karaniwang mga setting ng tool ng Libero SoC. Ang timing constraint ay itinakda sa 400 MHz
· Ang mga numero ng paggamit ay nakuha gamit ang Libero v12.4 at maaaring magkaroon ng potensyal na lugar at pagpapabuti ng pagganap na may mas bagong mga pagbabago
· Sa mga setting ng synthesis, ang mga bahagi ng ROM ay namamapa sa logic at ang RAM optimization ay nakamapa para sa High Speed
· Lugar at Ruta ay itinakda para sa Timing-driven High Effort Layout
· Ang oras ng FFT ay sumasalamin lamang sa oras ng pagbabago. Hindi nito isinasaalang-alang ang pag-download ng data o mga oras ng pag-upload ng resulta

Mahalaga: Ang mga mapagkukunan ng FPGA at data ng pagganap para sa pamilyang PolarFire SoC ay katulad ng pamilyang PolarFire.

Talahanayan 6-5. In-Place FFT Utilization at Performance Configuration Parameter INVERSE SCALE SCALE_EXP_ON HDL type

Halaga 0 0 0 Verilog

Gabay sa Gumagamit

DS50003348C-pahina 29

CoreFFT v8.0
Appendix B: Streaming FFT Device Utilization...

7. Appendix B: Streaming FFT Device Utilization and Performance
Inililista ng mga sumusunod na talahanayan ang paggamit at pagganap para sa iba't ibang mga configuration ng streaming FFT.
Talahanayan 7-1. Pag-stream ng FFT SmartFusion2 M2S050T Speed Grade -1

Mga Pangunahing Parameter

Resource Usage

Mga bloke

Rate ng Orasan

FFT_SIZE DATA_BITS TWID_BITS Order DFF 4LUT Kabuuang LSRAM uRAM MACC

Baliktarin 2198 1886 4084 0

241

Normal 1963 1600 3563 0

241

Baliktarin 3268 2739 6007 0

225

Baliktarin 3867 3355 7222 0

217

128

Baliktarin 4892 4355 9247 5

216

256

Baliktarin 5510 5302 10812 7

229

256

Normal 5330 5067 10406 3

229

256

Baliktarin 8642 7558 16200 8

223

512

Baliktarin 6634 6861 13495 10

228

512

Baliktarin 9302 8862 18164 12

228

1024

Baliktarin 10847 11748 22595 17

225

1024

Baliktarin 11643 12425 24068 19

221

Tip: · Ang maximum depth ng uRAM ay itinakda sa 64
· Ang mga numero ng paggamit ay nakuha gamit ang Libero v12.4, at maaaring magkaroon ng potensyal na lugar at pagpapabuti ng pagganap na may mas bagong mga rebisyon
· Sa mga setting ng synthesis, ang mga bahagi ng ROM ay namamapa sa logic at ang RAM optimization ay nakamapa para sa High Speed. Ang Synplify frequency ay itinakda sa 500
· Layout high effort mode ay naitakda

Talahanayan 7-2. Streaming FFT PolarFire MPF300 Speed Grade -1

Mga Pangunahing Parameter
FFT_SIZE DATA_BIT TWID_BITS SCALE uRAM Lalim ng Order

Resource Usage

orasan

4LUT DFF uRAM LSRAM MACC Rate

256 Baliktad 1306 1593 6

319

256 Normal 1421 1700 12 0

319

256 Baliktad 1967 2268 18 0

319

256 Baliktad 2459 2692 15 0

319

128

256 Normal 4633 4911 44 0

310

256

Naka-off

256 Normal 6596 6922 94 0

307

256

512

Baliktarin 8124 8064 0

304

Baliktarin 6686 5691 0

293

Gabay sa Gumagamit

DS50003348C-pahina 30

CoreFFT v8.0
Appendix B: Streaming FFT Device Utilization...

………..patuloy na Mga Core Parameter
FFT_SIZE DATA_BIT TWID_BITS SCALE uRAM Lalim ng Order

Resource Usage

orasan

4LUT DFF uRAM LSRAM MACC Rate

1024

Baliktarin 13974 10569 0

304

1024

Normal 14289 10816 0

307

2048

Normal 12852 7640 0

304

2048

Baliktarin 12469 7319 0

315

4096

Normal 29977 14288 0

305

4096

512 Normal 34448 17097 120 48

301

Tip: · Ang data sa naunang talahanayan ay nakuha gamit ang karaniwang mga setting ng tool ng Libero SoC. Ang timing constraint ay itinakda sa 400 MHz
· Ang mga numero ng paggamit ng device ng streaming architecture ay halos pareho para sa parehong AXI4S interface at native interface
· Ang mga numero ng paggamit ay nakuha gamit ang Libero v12.4, at maaaring magkaroon ng potensyal na lugar at pagpapabuti ng pagganap na may mas bagong mga rebisyon
· Sa mga setting ng synthesis, ang mga bahagi ng ROM ay namamapa sa logic at ang RAM optimization ay nakamapa para sa High Speed
· Itinakda ang Lugar at Ruta para sa Layout ng Mataas na Pagsusumikap na hinihimok ng Timing
· Ang mga mapagkukunan ng FPGA at data ng pagganap para sa pamilyang PolarFire SoC ay katulad ng pamilyang PolarFire

Gabay sa Gumagamit

DS50003348C-pahina 31

CoreFFT v8.0
Kasaysayan ng Pagbabago

8. Kasaysayan ng Pagbabago
Inilalarawan ng kasaysayan ng rebisyon ang mga pagbabagong ipinatupad sa dokumento. Ang mga pagbabago ay nakalista ayon sa rebisyon, simula sa pinakabagong publikasyon.
Talahanayan 8-1. Kasaysayan ng Pagbabago

Paglalarawan ng Petsa ng Pagbabago

08/2022 Sa rebisyon C ng dokumento, na-update ang Talahanayan 6-1, Talahanayan 6-2, Talahanayan 6-3, Talahanayan 6-4, Talahanayan 7-1,

at Talahanayan 7-2.

07/2022 Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon B ng dokumento:

· Na-update: Talahanayan 2-2 sa 2.1.2. Mga daungan.

· Na-update: Talahanayan 2-4 sa 2.2.2. Mga daungan.

· Na-update: 4.4. Mga Limitasyon sa Disenyo.

· Inalis: seksyong "Pag-configure ng Mga Limitasyon sa Timing".

07/2022 Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon A ng dokumento:

· Ang dokumento ay inilipat sa template ng Microchip.

· Ang numero ng dokumento ay na-update sa DS50003348A mula 50200267.

· Ang mga sumusunod na seksyon ay ina-update:

Talahanayan 1 sa Mga Tampok.

Paggamit at Pagganap ng Device.

Talahanayan 1-2 sa 1.4.4.2. Mga Limitasyon sa Lapad ng Bit ng Input na Mode na hindi naka-scale.

Larawan 1-7 sa 1.4.4.3. Pagpasok ng Scale Schedule.

Talahanayan 1-3 sa 1.4.4.3. Pagpasok ng Scale Schedule.

Talahanayan 2-3 sa 2.2.1. Mga Parameter ng Configuration.

Talahanayan 2-4 sa 2.2.2. Mga daungan.

Talahanayan 2-2 sa 2.1.2. Mga daungan.

Larawan 4-2 sa 4.2. Pag-configure ng CoreFFT sa SmartDesign.

· Ang mga sumusunod na seksyon ay idinagdag: 1.4.3. Pag-stream ng FFT Output Data Words Order. 2.2.3. Format ng Input/Output Data frame para sa AXI4 Streaming Interface. 4.3. Mga Daloy ng Simulation. 4.4. Mga Limitasyon sa Disenyo. 4.5. Synthesis sa Libero SoC. 4.6. Place-and-Route sa Libero SoC.
· Ang mga sumusunod na seksyon ay tinanggal: "Sinusuportahang Bersyon." “Natural na Output Order.”

—

Nagdagdag ng suporta sa PolarFire® SoC.

—

"Suporta sa Produkto ": Inalis.

—

Na-update na mga pagbabago na nauugnay sa CoreFFT v7.0.

—

Na-update na mga pagbabago na nauugnay sa CoreFFT v6.4.

—

Na-update na mga pagbabago na nauugnay sa CoreFFT v6.3.

—

Mga na-update na pagbabago na nauugnay sa Mga Sinusuportahang Pamilya (SAR 47942).

—

Na-update na mga pagbabago na nauugnay sa CoreFFT v6.1.

Gabay sa Gumagamit

DS50003348C-pahina 32

CoreFFT v8.0
Kasaysayan ng Pagbabago

………..patuloy na Petsa ng Pagbabago

—

Paglalarawan
Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon3.0 ng dokumento: · Na-update na mga pagbabago na nauugnay sa CoreFFT v6.0. · Ang release ay nagdaragdag ng suporta para sa pamilyang SmartFusion2 (In-Place architecture lang).
Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon 2.0 ng dokumento: · Na-update na mga pagbabago na nauugnay sa CoreFFT v5.0. · Ang release na ito ay nagdaragdag ng bagong arkitektura sa umiiral na In-place CoreFFT v4.0. · Sinusuportahan ng bagong arkitektura ang Streaming Forward at Inverse FFT na nagbabago ng mataas na bilis ng stream ng data.
Paunang paglabas.

Gabay sa Gumagamit

DS50003348C-pahina 33

CoreFFT v8.0
Suporta sa Microchip FPGA
Ang grupo ng mga produkto ng Microchip FPGA ay sumusuporta sa mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, at mga opisina sa pagbebenta sa buong mundo. Iminumungkahi ang mga customer na bisitahin ang mga online na mapagkukunan ng Microchip bago makipag-ugnayan sa suporta dahil malamang na nasagot na ang kanilang mga tanong. Makipag-ugnayan sa Technical Support Center sa pamamagitan ng website sa www.microchip.com/support. Banggitin ang FPGA Device Part number, piliin ang naaangkop na kategorya ng case, at i-upload ang disenyo files habang gumagawa ng kaso ng teknikal na suporta. Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
· Mula sa North America, tumawag sa 800.262.1060 · Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460 · Fax, mula saanman sa mundo, 650.318.8044
Impormasyon sa Microchip
Ang Microchip Website
Nagbibigay ang Microchip ng online na suporta sa pamamagitan ng aming website sa www.microchip.com/. Ito website ay ginagamit upang gumawa files at impormasyong madaling makuha ng mga customer. Ang ilan sa mga magagamit na nilalaman ay kinabibilangan ng:
· Mga sheet at errata ng Data ng Suporta sa Produkto, mga tala ng aplikasyon at sampmga programa, mapagkukunan ng disenyo, mga gabay sa gumagamit at mga dokumento ng suporta sa hardware, pinakabagong paglabas ng software at naka-archive na software
· Pangkalahatang Suporta sa Teknikal na Mga Madalas Itanong (FAQ), mga kahilingan sa teknikal na suporta, mga online na grupo ng talakayan, listahan ng miyembro ng programa ng kasosyo sa disenyo ng Microchip
· Negosyo ng tagapili ng Produkto ng Microchip at mga gabay sa pag-order, pinakabagong mga press release ng Microchip, listahan ng mga seminar at kaganapan, mga listahan ng mga opisina ng pagbebenta ng Microchip, mga distributor at mga kinatawan ng pabrika
Serbisyong Abiso sa Pagbabago ng Produkto
Nakakatulong ang serbisyo ng abiso sa pagbabago ng produkto ng Microchip na panatilihing napapanahon ang mga customer sa mga produkto ng Microchip. Makakatanggap ang mga subscriber ng abiso sa email sa tuwing may mga pagbabago, update, rebisyon o pagkakamali na nauugnay sa isang partikular na pamilya ng produkto o tool sa pag-develop ng interes. Upang magparehistro, pumunta sa www.microchip.com/pcn at sundin ang mga tagubilin sa pagpaparehistro.
Suporta sa Customer
Ang mga gumagamit ng mga produkto ng Microchip ay maaaring makatanggap ng tulong sa pamamagitan ng ilang mga channel: · Distributor o Representative · Local Sales Office · Embedded Solutions Engineer (ESE) · Technical Support
Dapat makipag-ugnayan ang mga customer sa kanilang distributor, kinatawan o ESE para sa suporta. Available din ang mga lokal na opisina ng pagbebenta upang tulungan ang mga customer. Ang isang listahan ng mga opisina ng pagbebenta at mga lokasyon ay kasama sa dokumentong ito. Ang teknikal na suporta ay makukuha sa pamamagitan ng website sa: www.microchip.com/support
Tampok na Proteksyon ng Code ng Mga Microchip Device
Tandaan ang mga sumusunod na detalye ng tampok na proteksyon ng code sa mga produkto ng Microchip:

Gabay sa Gumagamit

DS50003348C-pahina 34

CoreFFT v8.0
· Ang mga produktong Microchip ay nakakatugon sa mga detalyeng nakapaloob sa kanilang partikular na Microchip Data Sheet. · Naniniwala ang Microchip na ang pamilya ng mga produkto nito ay ligtas kapag ginamit sa inilaan na paraan, sa loob ng pagpapatakbo
mga pagtutukoy, at sa ilalim ng normal na mga kondisyon. · Pinahahalagahan ng Microchip at agresibong pinoprotektahan ang mga karapatan sa intelektwal na ari-arian. Mga pagtatangka na labagin ang code
Mahigpit na ipinagbabawal at maaaring lumabag sa Digital Millennium Copyright Act ang mga feature ng proteksyon ng produkto ng Microchip. · Wala alinman sa Microchip o anumang iba pang tagagawa ng semiconductor ang magagarantiya sa seguridad ng code nito. Ang proteksyon ng code ay hindi nangangahulugan na ginagarantiya namin na ang produkto ay "hindi nababasag". Ang proteksyon ng code ay patuloy na umuunlad. Ang Microchip ay nakatuon sa patuloy na pagpapabuti ng mga tampok sa proteksyon ng code ng aming mga produkto.
Legal na Paunawa
Ang publikasyong ito at ang impormasyon dito ay maaari lamang gamitin sa mga produkto ng Microchip, kabilang ang pagdidisenyo, pagsubok, at pagsasama ng mga produktong Microchip sa iyong aplikasyon. Ang paggamit ng impormasyong ito sa anumang iba pang paraan ay lumalabag sa mga tuntuning ito. Ang impormasyon tungkol sa mga application ng device ay ibinibigay lamang para sa iyong kaginhawahan at maaaring mapalitan ng mga update. Responsibilidad mong tiyakin na ang iyong aplikasyon ay nakakatugon sa iyong mga detalye. Makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Microchip para sa karagdagang suporta o, kumuha ng karagdagang suporta sa www.microchip.com/en-us/support/design-help/client-support-services.
ANG IMPORMASYON NA ITO AY IBINIGAY NG MICROCHIP "AS IS". ANG MICROCHIP ay WALANG GUMAWA NG MGA REPRESENTASYON O WARRANTY NG ANUMANG URI MAHALAGA MAN O IPINAHIWATIG, NAKASULAT O BALIG, STATUTORY O IBA PA, NA KAUGNAY SA IMPORMASYON KASAMA NGUNIT HINDI LIMITADO SA ANUMANG IPINAHIWATIG NA WARRANTY NG HINDI PAGKAKABIGAY, AT PAGKAKATAON. LAYUNIN, O MGA WARRANTY NA KAUGNAY SA KUNDISYON, KALIDAD, O PAGGANAP NITO.
HINDI MANANAGOT ANG MICROCHIP SA ANUMANG INDIRECT, SPECIAL, PUNITIVE, INCIDENTAL, O CONSEQUENTIAL LOSS, PANCER, COST, O EXPENS OF ANUMANG URI NA KAUGNAY SA IMPORMASYON O SA PAGGAMIT NITO, GAANO MAN ANG SANHI, KAHIT NA MAY NAMIN POSIBILIDAD O ANG MGA PINSALA AY MAKIKITA. HANGGANG SA BUONG SAKOT NA PINAHAYAGAN NG BATAS, ANG KABUUANG PANANAGUTAN NG MICROCHIP SA LAHAT NG MGA CLAIMS SA ANUMANG PARAAN NA KAUGNAY SA IMPORMASYON O ANG PAGGAMIT NITO AY HINDI HIGIT SA HALAGA NG MGA BAYAD, KUNG MERON, NA DIREKTA NINYONG BINAYARAN SA MICROCHIP PARA SA IMPORMASYON.
Ang paggamit ng mga aparatong Microchip sa suporta sa buhay at/o mga aplikasyong pangkaligtasan ay ganap na nasa panganib ng mamimili, at sumasang-ayon ang bumibili na ipagtanggol, bayaran at hawakan ang Microchip na hindi nakakapinsala sa anuman at lahat ng pinsala, paghahabol, paghahabla, o gastos na nagreresulta mula sa naturang paggamit. Walang mga lisensya ang ipinadala, nang tahasan o kung hindi man, sa ilalim ng anumang mga karapatan sa intelektwal na ari-arian ng Microchip maliban kung iba ang nakasaad.
Mga trademark
Ang pangalan at logo ng Microchip, ang logo ng Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, at XMEGA ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, Ang SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, at ZL ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA
Katabing Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net Average Matching Dynamic , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Parallel, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified na logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAM-

Gabay sa Gumagamit

DS50003348C-pahina 35

CoreFFT v8.0
ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewAng Span, WiperLock, XpressConnect, at ZENA ay mga trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa. Ang SQTP ay isang marka ng serbisyo ng Microchip Technology Incorporated sa USA Ang logo ng Adaptec, Frequency on Demand, Silicon Storage Technology, at Symmcom ay mga rehistradong trademark ng Microchip Technology Inc. sa ibang mga bansa. Ang GestIC ay isang rehistradong trademark ng Microchip Technology Germany II GmbH & Co. KG, isang subsidiary ng Microchip Technology Inc., sa ibang mga bansa. Ang lahat ng iba pang trademark na binanggit dito ay pag-aari ng kani-kanilang kumpanya. © 2022, Microchip Technology Incorporated at mga subsidiary nito. Lahat ng Karapatan ay Nakalaan. ISBN: 978-1-6683-1058-8
Sistema ng Pamamahala ng Kalidad
Para sa impormasyon tungkol sa Quality Management System ng Microchip, pakibisita ang www.microchip.com/quality.

Gabay sa Gumagamit

DS50003348C-pahina 36

AMERIKA
Corporate Office 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Teknikal na Suporta: www.microchip.com/support Web Address: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canada – Toronto Tel: 905-695-1980 Fax: 905-695-2078

Pandaigdigang Benta at Serbisyo

ASIA/PACIFIC
Australia – Sydney Tel: 61-2-9868-6733 China – Beijing Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China – Dongguan Tel: 86-769-8702-9880 China – Guangzhou Tel: 86-20-8755-8029 China – Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 China – Nanjing Tel : 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China – Shanghai Tel: 86-21-3326-8000 China – Shenyang Tel: 86-24-2334-2829 China – Shenzhen Tel: 86 -755-8864-2200 China – Suzhou Tel: 86-186-6233-1526 China – Wuhan Tel: 86-27-5980-5300 China – Xian Tel: 86-29-8833-7252 China – Xiamen Tel: 86-592 -2388138 China – Zhuhai Tel: 86-756-3210040

ASIA/PACIFIC
India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India – Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia – Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Philippines – Manila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886- 7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100

EUROPE
Austria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tel: 358-9-4520 France – Paris Tel: 820-33-1-69-53-63 Fax: 20-33-1-69-30-90 Germany – Garching Tel: 79-49-8931 Germany – Haan Tel: 9700-49-2129 Germany – Heilbronn Tel: 3766400-49-7131 Germany – Karlsruhe Tel: 72400-49-721 Germany – Munich Tel: 625370-49-89-627-144 Fax: 0-49-89-627-144 Germany – Rosenheim Tel: 44 -49-8031-354 Israel – Ra'anana Tel: 560-972-9-744 Italy – Milan Tel: 7705-39-0331 Fax: 742611-39-0331 Italy – Padova Tel: 466781-39-049 Netherlands – Drunen Tel: 7625286-31-416 Fax: 690399-31-416 Norway – Trondheim Tel: 690340-47 Poland – Warsaw Tel: 72884388-48-22 Romania – Bucharest Tel: 3325737-40-21-407-87 Spain – Madrid Tel : 50-34-91-708-08 Fax: 90-34-91-708-08 Sweden – Gothenberg Tel: 91-46-31-704-60 Sweden – Stockholm Tel: 40-46-8-5090 UK – Wokingham Tel: 4654-44-118-921 Fax: 5800-44-118-921

Gabay sa Gumagamit

DS50003348C-pahina 37

Mga Dokumento / Mga Mapagkukunan

MICROCHIP v8.0 CoreFFT Fourier Transform [pdf] Gabay sa Gumagamit
v8.0 CoreFFT Fourier Transform, v8.0 CoreFFT, Fourier Transform, Transform

Mga sanggunian

User Manual

v8.0 CoreFFT Fourier Transform

CoreFFT v8.0

Mga pagtutukoy

Mga Tagubilin sa Paggamit ng Produkto

In-Place FFT

Nag-stream ng FFT

FAQ

Q: Anong mga laki ng pagbabago ang sinusuportahan?

Q: Ano ang input data format?

Q: Sinusuportahan ba ng CoreFFT ang forward at inverse FFT
operasyon?

Mga Dokumento / Mga Mapagkukunan

Mga sanggunian

Mag-iwan ng komento

Kanselahin ang tugon

v8.0 CoreFFT Fourier Transform

CoreFFT v8.0

Mga pagtutukoy

Mga Tagubilin sa Paggamit ng Produkto

In-Place FFT

Nag-stream ng FFT

FAQ

Q: Anong mga laki ng pagbabago ang sinusuportahan?

Q: Ano ang input data format?

Q: Sinusuportahan ba ng CoreFFT ang forward at inverse FFT operasyon?

Mga Dokumento / Mga Mapagkukunan

Mga sanggunian

Mga Kaugnay na Post

Mag-iwan ng komento

Kanselahin ang tugon

Q: Sinusuportahan ba ng CoreFFT ang forward at inverse FFT
operasyon?