F ไทล์ Serial Lite IV คู่มือผู้ใช้ Intel FPGA IP

เนื้อหา ซ่อน

1 F ไทล์ Serial Lite IV Intel FPGA IP

2 เอกสาร / แหล่งข้อมูล

2.1 อ้างอิง

3 กระทู้ที่เกี่ยวข้อง

F ไทล์ Serial Lite IV Intel FPGA IP

View Fullscreen

คู่มือผู้ใช้ F-Tile Serial Lite IV Intel® FPGA IP
อัปเดตสำหรับ Intel® Quartus® Prime Design Suite: 22.1 เวอร์ชัน IP: 5.0.0

เวอร์ชันออนไลน์ ส่งคำติชม

ยูจี-20324

ID: 683074 เวอร์ชั่น: 2022.04.28

เนื้อหา
เนื้อหา
1. เกี่ยวกับคู่มือผู้ใช้ F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view…………………………………………………………. 6 2.1. ข้อมูลเผยแพร่…………………………………………………………………………………..7 2.2. คุณสมบัติที่รองรับ………………………………………………………………………………….. 7 2.3. ระดับการสนับสนุนเวอร์ชัน IP……………………………………………………………………………..8 2.4. รองรับระดับความเร็วของอุปกรณ์………………………………………………………………………..8 2.5. การใช้ทรัพยากรและเวลาแฝง……………………………………………………………………9 2.6. ประสิทธิภาพแบนด์วิธ…………………………………………………. 9
3. เริ่มต้นใช้งาน………………………………………………………………………………………………. 11 3.1. การติดตั้งและการอนุญาตให้ใช้สิทธิ์ Intel FPGA IP Cores…………………………………………………… 11 3.1.1. โหมดการประเมิน Intel FPGA IP…………………………………………………………. 11 3.2. การระบุพารามิเตอร์ IP และตัวเลือก…………………………… 14 3.3. สร้าง File โครงสร้าง……………………………………………………………………………… 14 3.4. การจำลอง Intel FPGA IP Cores…………………………………………………………………… 16 3.4.1. การจำลองและตรวจสอบการออกแบบ………………………………………………….. 17 3.5. การสังเคราะห์ IP Cores ในเครื่องมือ EDA อื่นๆ ……………………………. 17 3.6. รวบรวมการออกแบบทั้งหมด………………………………………………………………………………..18
4. ลักษณะการทำงาน…………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………..20 4.1.1. TX MAC Adapter………………………………………………………………………….. 21 4.1.2. การแทรกคำควบคุม (CW)…………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………28 4.1.4. ตัวเข้ารหัส TX MII…………………………………………………………………………….29 4.1.5. TX PCS และ PMA………………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………. 30 4.2.1. RX PCS และ PMA………………………………………………………………………….. 31 4.2.2. ตัวถอดรหัส RX MII………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX เดสกิว………………………………………………………………………………….32 4.2.5. การกำจัด RX CW………………………………………………………………………35 4.3. F-Tile Serial Lite IV สถาปัตยกรรมนาฬิกา Intel FPGA IP…………………………………………. 36 4.4. รีเซ็ตและเริ่มต้นลิงค์………………………………………..37 4.4.1. TX รีเซ็ตและลำดับการเริ่มต้น…………………. 38 4.4.2. RX รีเซ็ตและลำดับการเริ่มต้น…………………………………………………. 39 4.5. อัตราลิงค์และการคำนวณประสิทธิภาพของแบนด์วิธ……………………………………………….. 40
5. พารามิเตอร์……………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ……….. 44 6.1. สัญญาณนาฬิกา………………………………………………………………………………………….44 6.2. รีเซ็ตสัญญาณ………………………………………………………………………………………… 44 6.3. สัญญาณ MAC………………………………………………………………………………………….. 45 6.4. สัญญาณการกำหนดค่าตัวรับส่งสัญญาณใหม่……………………………………………………………… 48 6.5. สัญญาณ PMA………………………………………………………………………………………….. 49

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 2

ส่งคำติชม

เนื้อหา
7. การออกแบบด้วย F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. แนวทางการรีเซ็ต…………………………………………………………………………………….. 51 7.2. แนวทางการจัดการข้อผิดพลาด…………………………………………………………………………..51
8. คู่มือผู้ใช้ F-Tile Serial Lite IV Intel FPGA IP เอกสารสำคัญ…………………………………………. 52 9. ประวัติการแก้ไขเอกสารสำหรับ F-Tile Serial Lite IV คู่มือผู้ใช้ Intel FPGA IP………53

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 3

683074 | 2022.04.28 ส่งคำติชม

1. เกี่ยวกับคู่มือผู้ใช้ F-Tile Serial Lite IV Intel® FPGA IP

เอกสารนี้อธิบายคุณสมบัติของ IP คำอธิบายสถาปัตยกรรม ขั้นตอนในการสร้าง และแนวทางการออกแบบ F-Tile Serial Lite IV Intel® FPGA IP โดยใช้ตัวรับส่งสัญญาณ F-tile ในอุปกรณ์ Intel AgilexTM

กลุ่มเป้าหมาย

เอกสารนี้มีไว้สำหรับผู้ใช้ต่อไปนี้:
· สถาปนิกออกแบบเพื่อทำการเลือก IP ในระหว่างขั้นตอนการวางแผนการออกแบบระดับระบบ
· ผู้ออกแบบฮาร์ดแวร์เมื่อรวม IP เข้ากับการออกแบบระดับระบบ
· วิศวกรตรวจสอบระหว่างการจำลองระดับระบบและขั้นตอนการตรวจสอบความถูกต้องของฮาร์ดแวร์

เอกสารที่เกี่ยวข้อง

ตารางต่อไปนี้แสดงเอกสารอ้างอิงอื่นๆ ที่เกี่ยวข้องกับ F-Tile Serial Lite IV Intel FPGA IP

ตารางที่ 1.

เอกสารที่เกี่ยวข้อง

อ้างอิง

F-Tile Serial Lite IV การออกแบบ IP ของ Intel FPGAample คู่มือผู้ใช้

เอกสารข้อมูลอุปกรณ์ Intel Agilex

คำอธิบาย
เอกสารนี้ระบุแนวทางการสร้าง แนวทางการใช้งาน และคำอธิบายการทำงานของ F-Tile Serial Lite IV Intel FPGA IP design exampในอุปกรณ์ Intel Agilex
เอกสารนี้อธิบายลักษณะทางไฟฟ้า ลักษณะการสลับ ข้อกำหนดการกำหนดค่า และเวลาสำหรับอุปกรณ์ Intel Agilex

ตารางที่ 2.
CW RS-FEC PMA TX RX PAM4 NRZ

คำย่อและรายการคำย่อของอภิธานศัพท์
คำย่อ

การควบคุมการขยายตัว Word Reed-Solomon Forward Error Correction สื่อกายภาพ สิ่งที่แนบมา ตัวรับส่งสัญญาณ Pulse-Ampการมอดูเลต 4 ระดับแบบไม่กลับเป็นศูนย์

ต่อเนื่อง…

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น

ลงทะเบียน ISO 9001: 2015

1. เกี่ยวกับคู่มือผู้ใช้ F-Tile Serial Lite IV Intel® FPGA IP 683074 | 2022.04.28

พีซีเอส MII XGMII

คำย่อ

ส่วนขยายการเข้ารหัสทางกายภาพ Sublayer Media อินเตอร์เฟสอิสระ 10 Gigabit Media อินเตอร์เฟสอิสระ

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 5

683074 | 2022.04.28 ส่งคำติชม

2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view

รูปที่ 1.

F-Tile Serial Lite IV Intel FPGA IP เหมาะสำหรับการสื่อสารข้อมูลแบนด์วิธสูงสำหรับแอปพลิเคชันแบบชิปต่อชิป บอร์ดต่อบอร์ด และแบ็คเพลน

F-Tile Serial Lite IV Intel FPGA IP รวมการควบคุมการเข้าถึงสื่อ (MAC), ฟิสิคัลโค้ดดิ้งซับเลเยอร์ (PCS) และบล็อกฟิสิคัลมีเดียแนบ (PMA) IP รองรับความเร็วในการถ่ายโอนข้อมูลสูงสุด 56 Gbps ต่อเลนพร้อม PAM4 สูงสุดสี่เลน หรือ 28 Gbps ต่อเลนสูงสุด 16 NRZ IP นี้ให้แบนด์วิธสูง โอเวอร์เฮดเฟรมต่ำ จำนวน I/O ต่ำ และรองรับความสามารถในการปรับขยายได้สูงทั้งจำนวนเลนและความเร็ว IP นี้สามารถกำหนดค่าใหม่ได้อย่างง่ายดายด้วยการรองรับอัตราข้อมูลที่หลากหลายด้วยโหมด Ethernet PCS ของตัวรับส่งสัญญาณ F-tile

IP นี้รองรับโหมดการส่งสองโหมด:
· โหมดพื้นฐาน–นี่คือโหมดการสตรีมอย่างแท้จริงที่ข้อมูลจะถูกส่งโดยไม่มีการเริ่มต้นของแพ็กเก็ต รอบว่าง และการสิ้นสุดของแพ็กเก็ตเพื่อเพิ่มแบนด์วิดท์ IP ใช้ข้อมูลที่ถูกต้องเป็นครั้งแรกเป็นจุดเริ่มต้นของการระเบิด
· โหมดเต็ม– นี่คือโหมดการถ่ายโอนแพ็กเก็ต ในโหมดนี้ IP จะส่ง Burst และรอบการซิงค์ที่จุดเริ่มต้นและจุดสิ้นสุดของแพ็กเก็ตเป็นตัวคั่น

F-Tile Serial Lite IV บล็อกไดอะแกรมระดับสูง

Avalon สตรีมมิ่งอินเตอร์เฟส TX

F-ไทล์ Serial Lite IV Intel FPGA IP
แมค เท็กซัส
เท็กซัส USRIF_CTRL

64*n เลนบิต (โหมด NRZ)/ 2*n เลนบิต (โหมด PAM4)

เท็กซัสแมค

INSERT อแดปเตอร์

เข้ารหัส MII

พีซีแบบกำหนดเอง

TX พีซีเอส

ทีเอ็กซ์ เอ็มไอ

EMIB เข้ารหัส SCRAMBLER FEC

TX พีเอ็มเอ

n Lanes Bits (โหมด PAM4)/ n Lanes Bits (โหมด NRZ)
TX อินเทอร์เฟซแบบอนุกรม

Avalon สตรีมมิ่งอินเตอร์เฟส RX
64*n เลนบิต (โหมด NRZ)/ 2*n เลนบิต (โหมด PAM4)

อาร์เอ็กซ์ พีซีเอส

ซีดับบลิวอาร์เอ็มวี

โต๊ะเอียง

ฉันไอไอ

& จัดแนวถอดรหัส

RX MII

อีเอ็มไอบี

ถอดรหัส BLOCK SYNC & FEC DESCRAMBLER

อาร์เอ็กซ์ พีเอ็มเอ

ความรับผิดชอบต่อสังคม

2n Lanes Bits (โหมด PAM4)/ n Lanes Bits (โหมด NRZ) RX Serial Interface
การกำหนดค่าการลงทะเบียนอินเทอร์เฟซที่แมปหน่วยความจำ Avalon

ตำนาน

ตรรกะที่นุ่มนวล

ตรรกะยาก

ลงทะเบียน ISO 9001: 2015

2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view 683074 | 2022.04.28

คุณสามารถสร้างการออกแบบ F-Tile Serial Lite IV Intel FPGA IP ได้ เช่นampเพื่อเรียนรู้เพิ่มเติมเกี่ยวกับคุณสมบัติของ IP อ้างถึง F-Tile Serial Lite IV Intel FPGA IP Design Exampคู่มือผู้ใช้.
ข้อมูลที่เกี่ยวข้อง · คำอธิบายการทำงาน ในหน้า 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example คู่มือผู้ใช้

2.1. ข้อมูลการเผยแพร่

เวอร์ชัน Intel FPGA IP ตรงกับเวอร์ชันซอฟต์แวร์ Intel Quartus® Prime Design Suite จนถึง v19.1 เริ่มต้นในซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2, Intel FPGA IP มีรูปแบบการกำหนดเวอร์ชันใหม่

หมายเลขเวอร์ชัน Intel FPGA IP (XYZ) สามารถเปลี่ยนแปลงได้ด้วยซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน การเปลี่ยนแปลงใน:

· X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
· Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
· Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้

ตารางที่ 3.

ข้อมูลการเปิดตัว F-Tile Serial Lite IV Intel FPGA IP

รายการ เวอร์ชัน IP เวอร์ชัน Intel Quartus Prime วันที่วางจำหน่าย รหัสการสั่งซื้อ

5.0.0 22.1 2022.04.28 IP-SLITE4F

คำอธิบาย

2.2. คุณสมบัติที่รองรับ
ตารางต่อไปนี้แสดงคุณลักษณะที่มีอยู่ใน F-Tile Serial Lite IV Intel FPGA IP:

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view 683074 | 2022.04.28

ตารางที่ 4.

คุณสมบัติ F-Tile Serial Lite IV Intel FPGA IP

คุณสมบัติ

คำอธิบาย

การโอนข้อมูล

· สำหรับโหมด PAM4:
— FHT รองรับเพียง 56.1, 58 และ 116 Gbps ต่อเลน สูงสุด 4 เลน
— FGT รองรับสูงสุด 58 Gbps ต่อเลนสูงสุด 12 เลน
โปรดดูตาราง 18 ในหน้า 42 สำหรับรายละเอียดเพิ่มเติมเกี่ยวกับอัตราข้อมูลตัวรับส่งสัญญาณที่รองรับสำหรับโหมด PAM4
· สำหรับโหมด NRZ:
— FHT รองรับเพียง 28.05 และ 58 Gbps ต่อเลน สูงสุด 4 เลน
— FGT รองรับสูงสุด 28.05 Gbps ต่อเลนสูงสุด 16 เลน
โปรดดูตารางที่ 18 ในหน้า 42 สำหรับรายละเอียดเพิ่มเติมเกี่ยวกับอัตราข้อมูลตัวรับส่งสัญญาณที่รองรับสำหรับโหมด NRZ
· รองรับโหมดสตรีมมิ่งต่อเนื่อง (พื้นฐาน) หรือแพ็คเก็ต (เต็ม)
· รองรับแพ็กเก็ตเฟรมค่าใช้จ่ายต่ำ
· รองรับการถ่ายโอนความละเอียดแบบไบต์สำหรับทุกขนาดการระเบิด
· รองรับการจัดเลนอัตโนมัติโดยผู้ใช้หรืออัตโนมัติ
· รองรับระยะเวลาการจัดตำแหน่งที่ตั้งโปรแกรมได้

พีซีเอส

· ใช้ลอจิก IP แบบฮาร์ดที่เชื่อมต่อกับตัวรับส่งสัญญาณ Intel Agilex F-tile เพื่อลดทรัพยากรลอจิกแบบซอฟต์
· รองรับโหมดมอดูเลต PAM4 สำหรับข้อกำหนด 100GBASE-KP4 RS-FEC เปิดใช้งานเสมอในโหมดมอดูเลตนี้
· รองรับ NRZ ด้วยโหมดมอดูเลต RS-FEC ที่เป็นอุปกรณ์เสริม
· รองรับการถอดรหัสการเข้ารหัส 64b/66b

การตรวจจับและการจัดการข้อผิดพลาด

· รองรับการตรวจสอบข้อผิดพลาด CRC บนเส้นทางข้อมูล TX และ RX · รองรับการตรวจสอบข้อผิดพลาดของลิงค์ RX · รองรับการตรวจจับข้อผิดพลาด RX PCS

อินเทอร์เฟซ

· รองรับเฉพาะการถ่ายโอนแพ็กเก็ตแบบฟูลดูเพล็กซ์พร้อมลิงก์อิสระ
· ใช้การเชื่อมต่อแบบจุดต่อจุดกับอุปกรณ์ FPGA หลายตัวโดยมีความหน่วงในการถ่ายโอนต่ำ
· รองรับคำสั่งที่ผู้ใช้กำหนด

2.3. ระดับการสนับสนุนเวอร์ชัน IP

ซอฟต์แวร์ Intel Quartus Prime และอุปกรณ์ Intel FPGA รองรับ F-Tile Serial Lite IV Intel FPGA IP ดังต่อไปนี้:

ตารางที่ 5.

เวอร์ชัน IP และระดับการสนับสนุน

อินเทลควอตัสไพรม์ 22.1

อุปกรณ์รับส่งสัญญาณ Intel Agilex F-tile

การออกแบบฮาร์ดแวร์การรวบรวมการจำลองเวอร์ชัน IP

5.0.0

2.4. รองรับระดับความเร็วของอุปกรณ์
F-Tile Serial Lite IV Intel FPGA IP รองรับเกรดความเร็วต่อไปนี้สำหรับอุปกรณ์ Intel Agilex F-tile: · เกรดความเร็วทรานซีฟเวอร์: -1, -2 และ -3 · เกรดความเร็วคอร์: -1, -2 และ - 3

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 8

ส่งคำติชม

2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view 683074 | 2022.04.28

ข้อมูลที่เกี่ยวข้อง
เอกสารข้อมูลอุปกรณ์ Intel Agilex ข้อมูลเพิ่มเติมเกี่ยวกับอัตราข้อมูลที่สนับสนุนในตัวรับส่งสัญญาณ Intel Agilex F-tile

2.5. การใช้ทรัพยากรและเวลาแฝง

ทรัพยากรและเวลาแฝงสำหรับ F-Tile Serial Lite IV Intel FPGA IP ได้มาจากซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 22.1

ตารางที่ 6.

Intel Agilex F-Tile Serial Lite IV การใช้ทรัพยากร IP ของ Intel FPGA
การวัดเวลาแฝงจะขึ้นอยู่กับเวลาแฝงไปกลับจากอินพุตคอร์ TX ไปยังเอาต์พุตคอร์ RX

ประเภทเครื่องรับส่งสัญญาณ

ตัวแปร

จำนวนช่องทางข้อมูล โหมด RS-FEC ALM

เวลาแฝง (รอบสัญญาณนาฬิกาแกน TX)

เอฟจีที

28.05 Gbps NRZ 16

ผู้พิการขั้นพื้นฐาน 21,691 65

พิการเต็มตัว 22,135 65

เปิดใช้งานพื้นฐาน 21,915 189

เปิดใช้งานเต็มรูปแบบ 22,452 189

PAM58 4Gbps 12

เปิดใช้งานพื้นฐาน 28,206 146

เปิดใช้งานเต็มรูปแบบ 30,360 146

เอฟเอชที

NRZ 58 Gbps

เปิดใช้งานพื้นฐาน 15,793 146

เปิดใช้งานเต็มรูปแบบ 16,624 146

PAM58 4Gbps 4

เปิดใช้งานพื้นฐาน 15,771 154

เปิดใช้งานเต็มรูปแบบ 16,611 154

PAM116 4Gbps 4

เปิดใช้งานพื้นฐาน 21,605 128

เปิดใช้งานเต็มรูปแบบ 23,148 128

2.6. ประสิทธิภาพแบนด์วิธ

ตารางที่ 7.

ประสิทธิภาพแบนด์วิดธ์

โหมดรับส่งสัญญาณตัวแปร

แพม4

โหมดสตรีมมิ่ง RS-FEC

เปิดใช้งานเต็มรูปแบบ

เปิดใช้งานขั้นพื้นฐาน

อัตราบิตของอินเทอร์เฟซแบบอนุกรมเป็น Gbps (RAW_RATE)
ขนาด Burst ของการถ่ายโอนเป็นจำนวนคำ (BURST_SIZE) (1)
ระยะเวลาการจัดตำแหน่งในรอบสัญญาณนาฬิกา (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

การตั้งค่า

NRZ

เต็ม

พิการ

เปิดใช้งานแล้ว

28.0

2,048

4,096

ผู้พิการขั้นพื้นฐาน 28.0

เปิดใช้งาน 28.0

4,194,304

4,096

4,096 ต่อ…

(1) BURST_SIZE สำหรับโหมดพื้นฐานเข้าใกล้อนันต์ ดังนั้นจึงใช้ตัวเลขจำนวนมาก

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP โอเวอร์view 683074 | 2022.04.28

ตัวแปร

การตั้งค่า

เข้ารหัส 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

ค่าโสหุ้ยของขนาดต่อเนื่องเป็นจำนวนคำ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

ระยะเวลาเครื่องหมายการจัดตำแหน่ง 81,915 ในรอบนาฬิกา (ALIGN_MARKER_PERIOD)

81,915

81,916

ความกว้างของเครื่องหมายการจัดตำแหน่งใน 5

รอบนาฬิกา

(ALIGN_MARKER_WIDTH)

ประสิทธิภาพแบนด์วิธ (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

อัตราที่มีประสิทธิภาพ (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

ความถี่สัญญาณนาฬิกาของผู้ใช้สูงสุด (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

ข้อมูลที่เกี่ยวข้องอัตราลิงค์และการคำนวณประสิทธิภาพของแบนด์วิธ ในหน้า 40

(2) ในโหมดเต็ม ขนาด BURST_SIZE_OVHD จะรวมคำควบคุมที่จับคู่ START/END ในสตรีมข้อมูล
(3) สำหรับโหมดพื้นฐาน BURST_SIZE_OVHD คือ 0 เนื่องจากไม่มีการ START/END ระหว่างการสตรีม
(4) อ้างถึงอัตราการเชื่อมต่อและการคำนวณประสิทธิภาพแบนด์วิดท์สำหรับการคำนวณประสิทธิภาพของแบนด์วิดท์
(5) อ้างอิงอัตราการเชื่อมต่อและการคำนวณประสิทธิภาพของแบนด์วิดธ์สำหรับการคำนวณอัตราที่มีประสิทธิภาพ
(6) อ้างอิงถึงอัตราการเชื่อมต่อและการคำนวณประสิทธิภาพแบนด์วิธสำหรับการคำนวณความถี่สัญญาณนาฬิกาของผู้ใช้สูงสุด

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 10

ส่งคำติชม

683074 | 2022.04.28 ส่งคำติชม

3. การเริ่มต้น

3.1. การติดตั้งและการออกใบอนุญาต Intel FPGA IP Cores

การติดตั้งซอฟต์แวร์ Intel Quartus Prime รวมถึงไลบรารี Intel FPGA IP ไลบรารีนี้มีคอร์ IP ที่มีประโยชน์มากมายสำหรับการใช้งานจริงของคุณโดยไม่ต้องมีใบอนุญาตเพิ่มเติม คอร์ Intel FPGA IP บางตัวจำเป็นต้องซื้อใบอนุญาตแยกต่างหากสำหรับการใช้งานจริง โหมดการประเมิน Intel FPGA IP ช่วยให้คุณสามารถประเมินคอร์ Intel FPGA IP ที่ได้รับอนุญาตเหล่านี้ในการจำลองและฮาร์ดแวร์ ก่อนตัดสินใจซื้อใบอนุญาตคอร์ IP ที่ใช้งานจริงเต็มรูปแบบ คุณจะต้องซื้อใบอนุญาตการผลิตเต็มรูปแบบสำหรับแกน IP ของ Intel ที่ได้รับอนุญาตหลังจากที่คุณเสร็จสิ้นการทดสอบฮาร์ดแวร์และพร้อมที่จะใช้ IP ในการผลิต

ซอฟต์แวร์ Intel Quartus Prime ติดตั้งคอร์ IP ในตำแหน่งต่อไปนี้ตามค่าเริ่มต้น:

รูปที่ 2.

เส้นทางการติดตั้ง IP Core
intelFPGA(_pro) quartus – มีซอฟต์แวร์ Intel Quartus Prime – มีไลบรารี Intel FPGA IP และแกนประมวลผล IP ของบุคคลที่สาม – มีซอร์สโค้ดไลบรารี Intel FPGA IP – ประกอบด้วยแหล่ง IP ของ Intel FPGA files

ตารางที่ 8.

ตำแหน่งการติดตั้ง IP Core

ที่ตั้ง

ซอฟต์แวร์

:intelFPGA_proquartusipaltera

Intel Quartus Prime รุ่นโปร

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

แพลตฟอร์ม Windows* ลินุกซ์*

บันทึก:

ซอฟต์แวร์ Intel Quartus Prime ไม่สนับสนุนช่องว่างในเส้นทางการติดตั้ง

3.1.1. โหมดการประเมิน Intel FPGA IP
โหมดการประเมิน Intel FPGA IP ฟรีช่วยให้คุณประเมินคอร์ Intel FPGA IP ที่ได้รับอนุญาตในการจำลองและฮาร์ดแวร์ก่อนซื้อ โหมดการประเมิน Intel FPGA IP รองรับการประเมินต่อไปนี้โดยไม่ต้องมีใบอนุญาตเพิ่มเติม:
· จำลองลักษณะการทำงานของ Intel FPGA IP core ที่ได้รับอนุญาตในระบบของคุณ · ตรวจสอบการทำงาน ขนาด และความเร็วของคอร์ IP อย่างรวดเร็วและง่ายดาย · สร้างโปรแกรมอุปกรณ์แบบจำกัดเวลา files สำหรับการออกแบบที่มีคอร์ IP · ตั้งโปรแกรมอุปกรณ์ด้วยแกน IP ของคุณและตรวจสอบการออกแบบของคุณในฮาร์ดแวร์

ลงทะเบียน ISO 9001: 2015

3. การเริ่มต้น
683074 | 2022.04.28
โหมดการประเมิน Intel FPGA IP สนับสนุนโหมดการทำงานต่อไปนี้:
· Tethered–อนุญาตให้เรียกใช้การออกแบบที่มี Intel FPGA IP ที่ได้รับอนุญาตอย่างไม่มีกำหนดด้วยการเชื่อมต่อระหว่างบอร์ดของคุณกับคอมพิวเตอร์โฮสต์ โหมด Tethered ต้องการกลุ่มดำเนินการทดสอบข้อต่อแบบอนุกรม (JTAG) สายเคเบิลที่เชื่อมต่อระหว่าง JTAG พอร์ตบนบอร์ดของคุณและโฮสต์คอมพิวเตอร์ ซึ่งกำลังรันโปรแกรมเมอร์ Intel Quartus Prime ในช่วงระยะเวลาการประเมินฮาร์ดแวร์ โปรแกรมเมอร์ต้องการเพียงการติดตั้งขั้นต่ำของซอฟต์แวร์ Intel Quartus Prime และไม่ต้องการใบอนุญาต Intel Quartus Prime คอมพิวเตอร์แม่ข่ายจะควบคุมเวลาในการประเมินโดยส่งสัญญาณเป็นระยะไปยังอุปกรณ์ผ่าน JTAG ท่า. หากคอร์ IP ที่ได้รับอนุญาตทั้งหมดในการออกแบบรองรับโหมดเชื่อมต่อ เวลาประเมินจะทำงานจนกว่าการประเมินคอร์ IP ใดๆ จะหมดอายุ หากคอร์ IP ทั้งหมดรองรับเวลาประเมินไม่จำกัด อุปกรณ์จะไม่หมดเวลา
· Untethered–อนุญาตให้เรียกใช้การออกแบบที่มี IP ที่ได้รับอนุญาตในระยะเวลาจำกัด คอร์ IP จะเปลี่ยนกลับเป็นโหมดไม่เชื่อมต่อหากอุปกรณ์ตัดการเชื่อมต่อจากโฮสต์คอมพิวเตอร์ที่ใช้ซอฟต์แวร์ Intel Quartus Prime คอร์ IP ยังแปลงกลับเป็นโหมดไม่เชื่อมต่อหากคอร์ IP ที่ได้รับอนุญาตอื่น ๆ ในการออกแบบไม่รองรับโหมดเชื่อมต่อ
เมื่อหมดเวลาการประเมินสำหรับ Intel FPGA IP ที่ได้รับอนุญาตใดๆ ในการออกแบบ การออกแบบจะหยุดทำงาน คอร์ IP ทั้งหมดที่ใช้โหมดการประเมิน IP ของ Intel FPGA จะหมดเวลาพร้อมกันเมื่อคอร์ IP ใดๆ ในการออกแบบหมดเวลา เมื่อหมดเวลาการประเมิน คุณต้องตั้งโปรแกรมอุปกรณ์ FPGA ใหม่ก่อนที่จะดำเนินการตรวจสอบฮาร์ดแวร์ต่อไป หากต้องการขยายการใช้งานคอร์ IP สำหรับการผลิต ให้ซื้อสิทธิ์การใช้งานการผลิตเต็มรูปแบบสำหรับคอร์ IP
คุณต้องซื้อใบอนุญาตและสร้างรหัสใบอนุญาตการผลิตแบบเต็มก่อนจึงจะสามารถสร้างโปรแกรมอุปกรณ์ที่ไม่จำกัดได้ file. ในระหว่างโหมดการประเมิน IP ของ Intel FPGA คอมไพเลอร์จะสร้างโปรแกรมอุปกรณ์แบบจำกัดเวลาเท่านั้น file ( _time_limited.sof) ที่หมดอายุตามเวลาที่กำหนด

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 12

ส่งคำติชม

3. เริ่มต้นใช้งาน 683074 | 2022.04.28

รูปที่ 3.

ขั้นตอนโหมดการประเมิน Intel FPGA IP
ติดตั้งซอฟต์แวร์ Intel Quartus Prime ด้วย Intel FPGA IP Library

กำหนดพารามิเตอร์และสร้างอินสแตนซ์ของ Intel FPGA IP Core ที่ได้รับอนุญาต

ตรวจสอบ IP ในโปรแกรมจำลองที่รองรับ

รวบรวมการออกแบบในซอฟต์แวร์ Intel Quartus Prime

สร้างการเขียนโปรแกรมอุปกรณ์แบบจำกัดเวลา File

ตั้งโปรแกรมอุปกรณ์ Intel FPGA และตรวจสอบการทำงานบนบอร์ด
ไม่มี IP พร้อมสำหรับการใช้งานจริง?
ใช่ ซื้อการผลิตเต็มรูปแบบ
ใบอนุญาต IP

บันทึก:

รวม IP ที่ได้รับอนุญาตในผลิตภัณฑ์เชิงพาณิชย์
โปรดดูคู่มือผู้ใช้ของ IP core แต่ละรายการสำหรับขั้นตอนการกำหนดพารามิเตอร์และรายละเอียดการใช้งาน
Intel อนุญาตให้ใช้คอร์ IP แบบต่อที่นั่งและตลอดไป ค่าธรรมเนียมใบอนุญาตรวมการบำรุงรักษาและการสนับสนุนปีแรก คุณต้องต่ออายุสัญญาการบำรุงรักษาเพื่อรับการอัปเดต การแก้ไขจุดบกพร่อง และการสนับสนุนด้านเทคนิคหลังจากปีแรก คุณต้องซื้อใบอนุญาตการผลิตแบบเต็มสำหรับคอร์ Intel FPGA IP ที่ต้องมีใบอนุญาตการผลิตก่อนที่จะสร้างการเขียนโปรแกรม fileที่คุณสามารถใช้ได้อย่างไม่จำกัดเวลา ในระหว่างโหมดการประเมิน IP ของ Intel FPGA คอมไพเลอร์จะสร้างโปรแกรมอุปกรณ์แบบจำกัดเวลาเท่านั้น file ( _time_limited.sof) ที่หมดอายุตามเวลาที่กำหนด หากต้องการรับรหัสใบอนุญาตการผลิต โปรดไปที่ Intel FPGA Self-Service Licensing Center
ข้อตกลงสิทธิ์การใช้งานซอฟต์แวร์ Intel FPGA ควบคุมการติดตั้งและการใช้คอร์ IP ที่ได้รับอนุญาต ซอฟต์แวร์การออกแบบ Intel Quartus Prime และคอร์ IP ที่ไม่ได้รับอนุญาตทั้งหมด

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 13

3. เริ่มต้นใช้งาน 683074 | 2022.04.28
ข้อมูลที่เกี่ยวข้อง · ศูนย์สนับสนุนสิทธิ์การใช้งาน Intel FPGA · บทนำเกี่ยวกับการติดตั้งซอฟต์แวร์ Intel FPGA และสิทธิ์ใช้งาน
3.2. การระบุพารามิเตอร์ IP และตัวเลือก
ตัวแก้ไขพารามิเตอร์ IP ช่วยให้คุณกำหนดค่ารูปแบบ IP ที่กำหนดเองได้อย่างรวดเร็ว ใช้ขั้นตอนต่อไปนี้เพื่อระบุตัวเลือก IP และพารามิเตอร์ในซอฟต์แวร์ Intel Quartus Prime Pro Edition
1. หากคุณยังไม่มีโครงการ Intel Quartus Prime Pro Edition ที่จะรวม F-Tile Serial Lite IV Intel FPGA IP ของคุณ คุณต้องสร้างโครงการขึ้นมา ก. ใน Intel Quartus Prime Pro Edition คลิก File ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Quartus Prime ใหม่ หรือ File เปิดโครงการ เพื่อเปิดโครงการ Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์ ข. ระบุตระกูลอุปกรณ์ Intel Agilex และเลือกอุปกรณ์ F-tile ที่ใช้งานจริงซึ่งตรงตามข้อกำหนดระดับความเร็วสำหรับ IP ค. คลิกเสร็จสิ้น
2. ใน IP Catalog ค้นหาและเลือก F-Tile Serial Lite IV Intel FPGA IP หน้าต่าง New IP Variation จะปรากฏขึ้น
3. ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP แบบกำหนดเองใหม่ของคุณ ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
4. คลิกตกลง ตัวแก้ไขพารามิเตอร์ปรากฏขึ้น 5. ระบุพารามิเตอร์สำหรับรูปแบบ IP ของคุณ อ้างถึงส่วนพารามิเตอร์สำหรับ
ข้อมูลเกี่ยวกับพารามิเตอร์ F-Tile Serial Lite IV Intel FPGA IP 6. เป็นทางเลือก เพื่อสร้าง testbench จำลองหรือการรวบรวมและการออกแบบฮาร์ดแวร์
example ทำตามคำแนะนำใน Design Exampคู่มือผู้ใช้. 7. คลิกสร้าง HDL กล่องโต้ตอบการสร้างจะปรากฏขึ้น 8. ระบุเอาต์พุต file ตัวเลือกการสร้าง แล้วคลิก สร้าง การเปลี่ยนแปลงของ IP
fileสร้างตามข้อกำหนดของคุณ 9. คลิกเสร็จสิ้น ตัวแก้ไขพารามิเตอร์เพิ่ม .ip ระดับบนสุด file สู่ปัจจุบัน
โครงการโดยอัตโนมัติ หากคุณได้รับแจ้งให้เพิ่ม .ip ด้วยตนเอง file ไปที่โครงการ คลิกโครงการเพิ่ม/เอาออก Fileในโครงการเพื่อเพิ่ม file. 10. หลังจากสร้างและอินสแตนซ์รูปแบบ IP ของคุณแล้ว ให้กำหนดพินที่เหมาะสมเพื่อเชื่อมต่อพอร์ตและตั้งค่าพารามิเตอร์ RTL ต่ออินสแตนซ์ที่เหมาะสม
พารามิเตอร์ข้อมูลที่เกี่ยวข้องในหน้า 42
3.3. สร้าง File โครงสร้าง
ซอฟต์แวร์ Intel Quartus Prime Pro Edition สร้างเอาต์พุต IP ต่อไปนี้ file โครงสร้าง.
สำหรับข้อมูลเกี่ยวกับไฟล์ file โครงสร้างการออกแบบเช่นampอ้างถึง F-Tile Serial Lite IV Intel FPGA IP Design Exampคู่มือผู้ใช้.

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 14

ส่งคำติชม

3. เริ่มต้นใช้งาน 683074 | 2022.04.28

รูปที่ 4 สร้าง F-Tile Serial Lite IV Intel FPGA IP Files
.ip – การรวม IP file

การเปลี่ยนแปลง IP files

_ การเปลี่ยนแปลง IP files

example_design

.cmp – การประกาศส่วนประกอบ VHDL file _bb.v – การสังเคราะห์ EDA ของกล่องดำ Verilog HDL file _inst.v และ .vhd – Sampเทมเพลตการสร้างอินสแตนซ์ของ le .xml- รายงาน XML file

Exampตำแหน่งไฟล์สำหรับการออกแบบคอร์ IP ของคุณ เช่นample fileส. ตำแหน่งเริ่มต้นคืออดีตample_design แต่คุณได้รับพร้อมท์ให้ระบุเส้นทางอื่น

.qgsimc – แสดงรายการพารามิเตอร์การจำลองเพื่อสนับสนุนการสร้างใหม่ส่วนเพิ่ม .qgsynthc – แสดงรายการพารามิเตอร์การสังเคราะห์เพื่อสนับสนุนการสร้างใหม่ส่วนเพิ่ม

.qip – แสดงรายการการสังเคราะห์ IP files

_generation.rpt- รายงานการสร้าง IP

.sopcinfo- การรวมห่วงโซ่เครื่องมือซอฟต์แวร์ file .html- ข้อมูลแผนที่การเชื่อมต่อและหน่วยความจำ

.csv – การกำหนดพิน file

.spd – รวมสคริปต์การจำลองแต่ละรายการ

การจำลองซิม files

การสังเคราะห์ IP แบบสังเคราะห์ files

.v การจำลองระดับสูงสุด file

.v การสังเคราะห์ IP ระดับบนสุด file

สคริปต์จำลอง

ไลบรารีย่อย

ซินธ์
การสังเคราะห์ซับคอร์ files

ซิม
การจำลองย่อย files

ตารางที่ 9.

สร้าง F-Tile Serial Lite IV Intel FPGA IP Files

File ชื่อ

คำอธิบาย

.ip

ระบบ Platform Designer หรือรูปแบบ IP ระดับบนสุด file. เป็นชื่อที่คุณตั้งให้กับรูปแบบ IP ของคุณ

.cmp

การประกาศคอมโพเนนต์ VHDL (.cmp) file เป็นข้อความ file ที่มีข้อกำหนดทั่วไปในเครื่องและพอร์ตที่คุณสามารถใช้ในการออกแบบ VHDL files.

.html

รายงานที่มีข้อมูลการเชื่อมต่อ แผนผังหน่วยความจำที่แสดงที่อยู่ของสเลฟแต่ละตัวที่เกี่ยวข้องกับมาสเตอร์แต่ละตัวที่เชื่อมต่อ และการกำหนดพารามิเตอร์

_generation.rpt

บันทึกการสร้าง IP หรือ Platform Designer file. สรุปข้อความระหว่างการสร้าง IP

.qgsimc

แสดงรายการพารามิเตอร์การจำลองเพื่อสนับสนุนการสร้างใหม่ส่วนเพิ่ม

.qgsynthc

แสดงรายการพารามิเตอร์การสังเคราะห์เพื่อสนับสนุนการฟื้นฟูส่วนเพิ่ม

.qip

มีข้อมูลที่จำเป็นทั้งหมดเกี่ยวกับส่วนประกอบ IP เพื่อรวมและคอมไพล์ส่วนประกอบ IP ในซอฟต์แวร์ Intel Quartus Prime
ต่อเนื่อง…

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 15

3. เริ่มต้นใช้งาน 683074 | 2022.04.28

File ชื่อ .sopcinfo
.csv .spd _bb.v _inst.v หรือ _inst.vhd .regmap
.svd
.v หรือ .vhd ที่ปรึกษา/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

คำอธิบาย
อธิบายการเชื่อมต่อและการกำหนดพารามิเตอร์ส่วนประกอบ IP ในระบบ Platform Designer ของคุณ คุณสามารถแยกวิเคราะห์เนื้อหาเพื่อรับข้อกำหนดเมื่อคุณพัฒนาไดรเวอร์ซอฟต์แวร์สำหรับส่วนประกอบ IP เครื่องมือปลายน้ำเช่น Nios® II tool chain ใช้สิ่งนี้ file. .sopcinfo file และระบบ.h file สร้างขึ้นสำหรับห่วงโซ่เครื่องมือ Nios II รวมถึงข้อมูลแผนที่ที่อยู่สำหรับแต่ละสเลฟที่สัมพันธ์กับมาสเตอร์แต่ละตัวที่เข้าถึงสเลฟ ต้นแบบที่แตกต่างกันอาจมีการแมปที่อยู่ที่แตกต่างกันเพื่อเข้าถึงส่วนประกอบรองเฉพาะ
มีข้อมูลเกี่ยวกับสถานะการอัพเกรดของส่วนประกอบ IP
อินพุตที่จำเป็น file สำหรับ ip-make-simscript เพื่อสร้างสคริปต์จำลองสำหรับเครื่องจำลองที่รองรับ .spd file มีรายการของ fileสร้างขึ้นเพื่อการจำลอง พร้อมด้วยข้อมูลเกี่ยวกับความทรงจำที่คุณสามารถเริ่มต้นได้
คุณสามารถใช้กล่องดำ Verilog (_bb.v) file เป็นการประกาศโมดูลว่างเพื่อใช้เป็นกล่องดำ
HDL อดีตampเทมเพลตการสร้างอินสแตนซ์ของ le คุณสามารถคัดลอกและวางเนื้อหานี้ file ลงใน HDL . ของคุณ file เพื่อยกตัวอย่างรูปแบบ IP
หาก IP มีข้อมูลการลงทะเบียน .regmap file สร้าง .regmap file อธิบายข้อมูลแผนที่การลงทะเบียนของอินเทอร์เฟซหลักและรอง นี้ file เติมเต็ม .sopcinfo file โดยให้ข้อมูลการลงทะเบียนที่ละเอียดมากขึ้นเกี่ยวกับระบบ สิ่งนี้ทำให้สามารถแสดงการลงทะเบียนได้ views และสถิติที่ผู้ใช้กำหนดเองได้ในคอนโซลระบบ
อนุญาตให้เครื่องมือดีบักระบบโปรเซสเซอร์ (HPS) view แผนที่การลงทะเบียนของอุปกรณ์ต่อพ่วงที่เชื่อมต่อกับ HPS ในระบบ Platform Designer ในระหว่างการสังเคราะห์ .svd files สำหรับอินเทอร์เฟซสเลฟที่มาสเตอร์คอนโซลระบบมองเห็นจะถูกจัดเก็บไว้ใน .sof file ในส่วนการแก้ปัญหา คอนโซลระบบอ่านส่วนนี้ ซึ่ง Platform Designer สามารถค้นหาข้อมูลแผนที่การลงทะเบียน สำหรับระบบทาส Platform Designer สามารถเข้าถึงการลงทะเบียนโดยใช้ชื่อ
เอชดีแอล fileที่สร้างอินสแตนซ์แต่ละโมดูลย่อยหรือ IP ย่อยสำหรับการสังเคราะห์หรือการจำลอง
มีสคริปต์ ModelSim*/QuestaSim* msim_setup.tcl เพื่อตั้งค่าและเรียกใช้การจำลอง
มีเชลล์สคริปต์ vcs_setup.sh เพื่อตั้งค่าและรันการจำลอง VCS* มีเชลล์สคริปต์ vcsmx_setup.sh และ synopsys_sim.setup file เพื่อตั้งค่าและรันการจำลอง VCS MX
มีเชลล์สคริปต์ xcelium_setup.sh และการตั้งค่าอื่นๆ fileเพื่อตั้งค่าและเรียกใช้การจำลอง Xcelium*
ประกอบด้วย HDL files สำหรับโมดูลย่อย IP
สำหรับแต่ละไดเร็กทอรี IP ลูกที่สร้างขึ้น Platform Designer จะสร้าง synth/ และ sim/ ไดเร็กทอรีย่อย

3.4. จำลอง Intel FPGA IP Cores
ซอฟต์แวร์ Intel Quartus Prime รองรับการจำลอง IP core RTL ในเครื่องจำลอง EDA เฉพาะ การสร้าง IP เลือกที่จะสร้างการจำลอง files รวมถึงแบบจำลองเชิงฟังก์ชัน แท่นทดสอบใดๆ (หรือ exampการออกแบบไฟล์) และสคริปต์การตั้งค่าโปรแกรมจำลองเฉพาะผู้ขายสำหรับแต่ละแกน IP คุณสามารถใช้แบบจำลองการจำลองการทำงานและโต๊ะทดสอบใดๆ หรือตัวอย่างampการออกแบบ le สำหรับการจำลอง เอาต์พุตการสร้าง IP อาจรวมถึงสคริปต์เพื่อคอมไพล์และเรียกใช้การทดสอบใดๆ สคริปต์แสดงรายการรุ่นหรือไลบรารีทั้งหมดที่คุณต้องการเพื่อจำลอง IP หลักของคุณ

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 16

ส่งคำติชม

3. เริ่มต้นใช้งาน 683074 | 2022.04.28

ซอฟต์แวร์ Intel Quartus Prime มอบการผสานรวมกับเครื่องจำลองจำนวนมากและรองรับโฟลว์การจำลองที่หลากหลาย รวมถึงโฟลว์การจำลองแบบสคริปต์และแบบกำหนดเองของคุณเอง ไม่ว่าคุณจะเลือกโฟลว์ใด การจำลอง IP คอร์เกี่ยวข้องกับขั้นตอนต่อไปนี้:
1. สร้าง IP HDL, testbench (หรือเช่นampการออกแบบไฟล์) และสคริปต์การตั้งค่าโปรแกรมจำลอง files.
2. ตั้งค่าสภาพแวดล้อมจำลองของคุณและสคริปต์จำลองใดๆ
3. รวบรวมไลบรารีแบบจำลองการจำลอง
4. เรียกใช้โปรแกรมจำลองของคุณ

3.4.1. การจำลองและตรวจสอบการออกแบบ

ตามค่าเริ่มต้น ตัวแก้ไขพารามิเตอร์จะสร้างสคริปต์เฉพาะของโปรแกรมจำลองที่มีคำสั่งเพื่อคอมไพล์ ทำรายละเอียด และจำลองโมเดล Intel FPGA IP และไลบรารีโมเดลจำลอง fileส. คุณสามารถคัดลอกคำสั่งลงในสคริปต์จำลองการทดสอบของคุณ หรือแก้ไขคำสั่งเหล่านี้ได้ files เพื่อเพิ่มคำสั่งสำหรับการคอมไพล์ ทำรายละเอียด และจำลองการออกแบบและโต๊ะทดสอบของคุณ

ตารางที่ 10. สคริปต์จำลอง Intel FPGA IP Core

โปรแกรมจำลอง

File ไดเรกทอรี

โมเดลซิม

_ซิม/ที่ปรึกษา

เควสต้าซิม

วีซีเอส

_sim/synopsys/vcs

วีซีเอส เอ็มเอ็กซ์

_sim/synopsys/vcsmx

เอ็กซ์ซีเลียม

_sim/xcelium

สคริปต์ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. การสังเคราะห์ IP Cores ในเครื่องมือ EDA อื่นๆ
เลือกใช้เครื่องมือ EDA อื่นที่รองรับเพื่อสังเคราะห์การออกแบบที่มีคอร์ Intel FPGA IP เมื่อคุณสร้างการสังเคราะห์ IP หลัก fileสำหรับใช้กับเครื่องมือสังเคราะห์ EDA ของบุคคลที่สาม คุณสามารถสร้างรายการสุทธิการประมาณพื้นที่และเวลาได้ หากต้องการเปิดใช้การสร้าง ให้เปิดใช้สร้างการประมาณการเวลาและทรัพยากรสำหรับเครื่องมือสังเคราะห์ EDA ของบุคคลที่สามเมื่อปรับแต่งรูปแบบ IP ของคุณ
netlist การประเมินพื้นที่และเวลาอธิบายถึงการเชื่อมต่อและสถาปัตยกรรมหลักของ IP แต่ไม่มีรายละเอียดเกี่ยวกับฟังก์ชันการทำงานที่แท้จริง ข้อมูลนี้ช่วยให้เครื่องมือสังเคราะห์ของบุคคลที่สามสามารถรายงานการประมาณพื้นที่และเวลาได้ดีขึ้น นอกจากนี้ เครื่องมือการสังเคราะห์ยังสามารถใช้ข้อมูลเวลาเพื่อให้เกิดการปรับให้เหมาะสมตามจังหวะเวลาและปรับปรุงคุณภาพของผลลัพธ์
ซอฟต์แวร์ Intel Quartus Prime สร้าง _syn.v รายการสุทธิ file ในรูปแบบ Verilog HDL โดยไม่คำนึงถึงเอาต์พุต file รูปแบบที่คุณกำหนด หากคุณใช้ netlist นี้สำหรับการสังเคราะห์ คุณต้องรวม IP core wrapper file .v หรือ .vhd ในโครงการ Intel Quartus Prime ของคุณ

(7) หากคุณไม่ได้ตั้งค่าตัวเลือกเครื่องมือ EDA ซึ่งช่วยให้คุณสามารถเริ่มโปรแกรมจำลอง EDA ของบริษัทอื่นจากซอฟต์แวร์ Intel Quartus Prime ให้รันสคริปต์นี้ในคอนโซล ModelSim หรือ QuestaSim Simulator Tcl (ไม่ได้อยู่ในซอฟต์แวร์ Intel Quartus Prime คอนโซล Tcl) เพื่อหลีกเลี่ยงข้อผิดพลาด

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 17

3. เริ่มต้นใช้งาน 683074 | 2022.04.28
3.6. รวบรวมการออกแบบทั้งหมด
คุณสามารถใช้คำสั่ง Start Compilation บนเมนู Processing ในซอฟต์แวร์ Intel Quartus Prime Pro Edition เพื่อคอมไพล์การออกแบบของคุณ

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 18

ส่งคำติชม

683074 | 2022.04.28 ส่งคำติชม

4. คำอธิบายการทำงาน

รูปที่ 5.

F-Tile Serial Lite IV Intel FPGA IP ประกอบด้วย MAC และ Ethernet PCS MAC สื่อสารกับ PCS แบบกำหนดเองผ่านอินเทอร์เฟซ MII

IP รองรับโหมดมอดูเลตสองโหมด:
· PAM4–ระบุจำนวนเลนสำหรับเลือก 1 ถึง 12 IP จะสร้างอินสแตนซ์สองช่องสัญญาณ PCS สำหรับแต่ละเลนเสมอในโหมดมอดูเลต PAM4
· NRZ–ระบุจำนวนเลนสำหรับเลือก 1 ถึง 16

แต่ละโหมดมอดูเลตรองรับโหมดข้อมูลสองโหมด:
· โหมดพื้นฐาน–นี่คือโหมดการสตรีมอย่างแท้จริงที่ข้อมูลจะถูกส่งโดยไม่มีการเริ่มต้นของแพ็กเก็ต รอบว่าง และการสิ้นสุดของแพ็กเก็ตเพื่อเพิ่มแบนด์วิดท์ IP ใช้ข้อมูลที่ถูกต้องเป็นครั้งแรกเป็นจุดเริ่มต้นของการระเบิด

การถ่ายโอนข้อมูลโหมดพื้นฐาน tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ลงทะเบียน ISO 9001: 2015

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 6.

· โหมดเต็ม– นี่คือการถ่ายโอนข้อมูลโหมดแพ็คเก็ต ในโหมดนี้ IP จะส่ง Burst และรอบการซิงค์ที่จุดเริ่มต้นและจุดสิ้นสุดของแพ็กเก็ตเป็นตัวคั่น

การถ่ายโอนข้อมูลแบบเต็มโหมด tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ข้อมูลที่เกี่ยวข้อง · F-Tile Serial Lite IV Intel FPGA IP Overview ในหน้า 6 · F-Tile Serial Lite IV Intel FPGA IP Designample คู่มือผู้ใช้

4.1. TX ดาต้าพาธ
เส้นทางข้อมูล TX ประกอบด้วยส่วนประกอบต่อไปนี้: · อะแดปเตอร์ MAC · บล็อกการแทรกคำควบคุม · CRC · ตัวเข้ารหัส MII · บล็อก PCS · บล็อก PMA

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 20

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28
รูปที่ 7 TX Datapath

จากตรรกะของผู้ใช้

เท็กซัสแมค

อินเตอร์เฟสสตรีมมิ่ง Avalon

อะแดปเตอร์ MAC

ควบคุมการแทรกคำ

ซีอาร์ซี

ตัวเข้ารหัส MII

อินเทอร์เฟซ MII PCS แบบกำหนดเอง
พีซีเอสและพม

อินเทอร์เฟซอนุกรม TX กับอุปกรณ์ FPGA อื่น ๆ

4.1.1. อะแดปเตอร์ TX MAC
อแด็ปเตอร์ TX MAC ควบคุมการส่งข้อมูลไปยังลอจิกผู้ใช้โดยใช้อินเทอร์เฟซการสตรีม Avalon® บล็อกนี้รองรับการส่งข้อมูลและการควบคุมโฟลว์ที่ผู้ใช้กำหนด

การถ่ายโอนข้อมูลที่ผู้ใช้กำหนด

ในโหมดเต็ม IP ให้สัญญาณ tx_is_usr_cmd ที่คุณสามารถใช้เพื่อเริ่มต้นวงจรข้อมูลที่ผู้ใช้กำหนด เช่น การส่ง XOFF/XON ไปยังลอจิกผู้ใช้ คุณสามารถเริ่มต้นรอบการส่งข้อมูลที่กำหนดโดยผู้ใช้โดยยืนยันสัญญาณนี้และถ่ายโอนข้อมูลโดยใช้ tx_avs_data พร้อมกับการยืนยันสัญญาณ tx_avs_startofpacket และ tx_avs_valid จากนั้นบล็อกจะยกเลิกการยืนยัน tx_avs_ready เป็นเวลาสองรอบ

บันทึก:

คุณลักษณะข้อมูลที่ผู้ใช้กำหนดเองมีเฉพาะในโหมดเต็มเท่านั้น

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 21

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 8.

การควบคุมการไหล

มีเงื่อนไขที่ TX MAC ไม่พร้อมที่จะรับข้อมูลจากลอจิกผู้ใช้ เช่น ในระหว่างกระบวนการจัดตำแหน่งลิงก์ใหม่ หรือเมื่อไม่มีข้อมูลสำหรับการส่งจากลอจิกผู้ใช้ เพื่อหลีกเลี่ยงการสูญเสียข้อมูลเนื่องจากเงื่อนไขเหล่านี้ IP จะใช้สัญญาณ tx_avs_ready เพื่อควบคุมการไหลของข้อมูลจากตรรกะของผู้ใช้ IP จะยกเลิกสัญญาณเมื่อเกิดเงื่อนไขต่อไปนี้:
· เมื่อยืนยัน tx_avs_startofpacket แล้ว tx_avs_ready จะถูกยกเลิกหนึ่งรอบสัญญาณนาฬิกา
· เมื่อยืนยัน tx_avs_endofpacket แล้ว tx_avs_ready จะถูกยกเลิกหนึ่งรอบสัญญาณนาฬิกา
· เมื่อมีการยืนยัน CW ที่จับคู่แล้ว tx_avs_ready จะถูกยกเลิกการยืนยันเป็นเวลาสองรอบนาฬิกา
· เมื่อการแทรกเครื่องหมายกำหนดตำแหน่ง RS-FEC เกิดขึ้นที่อินเทอร์เฟซ PCS แบบกำหนดเอง tx_avs_ready จะถูกยกเลิกการประกาศเป็นเวลาสี่รอบสัญญาณนาฬิกา
· ทุกๆ 17 รอบสัญญาณนาฬิกาอีเธอร์เน็ตคอร์ในโหมดมอดูเลต PAM4 และทุกๆ 33 รอบสัญญาณนาฬิกาอีเธอร์เน็ตคอร์ในโหมดมอดูเลต NRZ tx_avs_ready ถูกยกเลิกการประกาศสำหรับหนึ่งรอบสัญญาณนาฬิกา
· เมื่อตรรกะของผู้ใช้ยกเลิกการยืนยัน tx_avs_valid ระหว่างที่ไม่มีการส่งข้อมูล

แผนภาพเวลาต่อไปนี้คือตัวอย่างampไฟล์ของอะแดปเตอร์ TX MAC โดยใช้ tx_avs_ready สำหรับการควบคุมการไหลของข้อมูล

Flow Control พร้อม tx_avs_valid Deassertion และ START/END ที่จับคู่ CW

tx_core_clkout

tx_avs_valid tx_avs_data

ดี1 ดี2 ดี3

deasserts สัญญาณที่ถูกต้อง

D5 D6

tx_avs_ready tx_avs_startofpacket

พร้อมสัญญาณ deasserts สองรอบเพื่อใส่ END-STRT CW

tx_avs_endofpacket

usrif_data

ดี1 ดี2 ดี3

CW_data

DN สิ้นสุด STRT D0 D1 D2 D3 ว่างเปล่า D4

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 22

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 9.

การควบคุมการไหลด้วยการใส่เครื่องหมายจัดตำแหน่ง
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

ขนาด 0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

รูปที่ 10.

การควบคุมการไหลด้วย CW ที่จับคู่ START/END ตรงกับการแทรกเครื่องหมายจัดตำแหน่ง

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 สิ้นสุด STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 สิ้นสุด STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 สิ้นสุด STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 สิ้นสุด STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

สิ้นสุด STRT D0

i_sl_tx_mii_c[7:0]

ขนาด 0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. การแทรกคำควบคุม (CW)
F-Tile Serial Lite IV Intel FPGA IP สร้าง CW ตามสัญญาณอินพุตจากตรรกะของผู้ใช้ CWs ระบุตัวคั่นแพ็กเก็ต ข้อมูลสถานะการส่ง หรือข้อมูลผู้ใช้ไปยังบล็อก PCS และมาจากรหัสควบคุม XGMII
ตารางต่อไปนี้แสดงคำอธิบายของ CW ที่รองรับ:

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 23

4. คำอธิบายการทำงาน 683074 | 2022.04.28

ตารางที่ 11.
เริ่มจัดตำแหน่งสิ้นสุด

คำอธิบายของ CW ที่รองรับ

จำนวนคำ (1 คำ

= 64 บิต)

ใช่

ว่าง_CYC

ใช่

ว่างงาน

เลขที่

ข้อมูล

ใช่

ในวง

คำอธิบาย
เริ่มต้นของตัวคั่นข้อมูล จุดสิ้นสุดของตัวคั่นข้อมูล คำควบคุม (CW) สำหรับการจัดตำแหน่ง RX รอบว่างในการถ่ายโอนข้อมูล IDLE (นอกแบนด์) น้ำหนักบรรทุก

ตารางที่ 12. คำอธิบายฟิลด์ CW
ฟิลด์ RSVD num_valid_bytes_eob
ว่างเปล่า eop sop seop align CRC32 usr

คำอธิบาย
เขตสงวน. อาจใช้สำหรับการขยายในอนาคต เสมอกับ 0
จำนวนไบต์ที่ถูกต้องในคำสุดท้าย (64 บิต) นี่คือค่า 3 บิต · 3'b000: 8 ไบต์ · 3'b001: 1 ไบต์ · 3'b010: 2 ไบต์ · 3'b011: 3 ไบต์ · 3'b100: 4 ไบต์ · 3'b101: 5 ไบต์ · 3'b110: 6 ไบต์ · 3'b111: 7 ไบต์
จำนวนคำที่ไม่ถูกต้องเมื่อสิ้นสุดการระเบิด
ระบุอินเทอร์เฟซการสตรีม RX Avalon เพื่อยืนยันสัญญาณสิ้นสุดของแพ็กเก็ต
ระบุอินเทอร์เฟซการสตรีม RX Avalon เพื่อยืนยันสัญญาณเริ่มต้นของแพ็คเก็ต
ระบุอินเทอร์เฟซการสตรีม RX Avalon เพื่อยืนยันการเริ่มต้นของแพ็กเก็ตและจุดสิ้นสุดของแพ็กเก็ตในรอบเดียวกัน
ตรวจสอบการจัดตำแหน่ง RX
ค่าของ CRC ที่คำนวณได้
ระบุว่าคำควบคุม (CW) มีข้อมูลที่กำหนดโดยผู้ใช้

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 24

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

4.1.2.1. CW เริ่มต้นของการระเบิด

รูปที่ 11 รูปแบบ CW เริ่มต้นของการระเบิด

เริ่ม

63:56 น.

ตอบกลับ

55:48 น.

ตอบกลับ

47:40 น.

ตอบกลับ

ข้อมูล

39:32 31:24

อาร์เอสวีดี อาร์เอสวีดี

23:16 น.

สบ usr align=0 สบ

15:8 น.

ช่อง

7:0 น.

'hFB(เริ่ม)

ควบคุม 7:0

ตารางที่ 13.

ในโหมดเต็ม คุณสามารถแทรก START CW ได้โดยการยืนยันสัญญาณ tx_avs_startofpacket เมื่อคุณยืนยันเฉพาะสัญญาณ tx_avs_startofpacket บิต sop จะถูกตั้งค่า เมื่อคุณยืนยันทั้งสัญญาณ tx_avs_startofpacket และ tx_avs_endofpacket บิต seop จะถูกตั้งค่า

เริ่มค่าฟิลด์ CW
สบ/ซอบภาคสนาม
ยูเอสอาร์ (8)
จัดตำแหน่ง

ค่า

ขึ้นอยู่กับสัญญาณ tx_is_usr_cmd:

1: เมื่อ tx_is_usr_cmd = 1

0: เมื่อ tx_is_usr_cmd = 0

ในโหมดพื้นฐาน MAC จะส่ง START CW หลังจากยกเลิกการยืนยันการรีเซ็ตแล้ว หากไม่มีข้อมูล MAC จะส่ง EMPTY_CYC ที่จับคู่กับ END และ START CW อย่างต่อเนื่องจนกว่าคุณจะเริ่มส่งข้อมูล

4.1.2.2. CW สิ้นสุดการระเบิด

รูปที่ 12 รูปแบบ CW สิ้นสุดการระเบิด

จบ

63:56 น.

'เอชเอฟดี

55:48 น.

ซีอาร์ซี32[31:24]

47:40 น.

ซีอาร์ซี32[23:16]

ข้อมูล 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

ตอบกลับ

15:8 น.

ตอบกลับ

ว่างเปล่า

7:0 น.

ตอบกลับ

num_valid_bytes_eob

ควบคุม

7:0 น.

(8) สิ่งนี้รองรับเฉพาะในโหมดเต็มเท่านั้น
ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 25

4. คำอธิบายการทำงาน 683074 | 2022.04.28

ตารางที่ 14.

MAC จะแทรก END CW เมื่อมีการยืนยัน tx_avs_endofpacket END CW มีจำนวนไบต์ที่ถูกต้องที่คำข้อมูลสุดท้ายและข้อมูล CRC

ค่า CRC เป็นผลลัพธ์ CRC 32 บิตสำหรับข้อมูลระหว่าง START CW และ data word ก่อน END CW

ตารางต่อไปนี้แสดงค่าของฟิลด์ใน END CW

สิ้นสุดค่าฟิลด์ CW
ช่อง eop CRC32 num_valid_bytes_eob

ค่า 1
ค่าที่คำนวณ CRC32 จำนวนไบต์ที่ถูกต้องที่คำข้อมูลสุดท้าย

4.1.2.3. การจัดตำแหน่งที่จับคู่ CW

รูปที่ 13. รูปแบบการจัดตำแหน่งที่จับคู่ CW

จัด CW จับคู่กับ START/END

อินเทอร์เฟซ XGMII 64+8 บิต

เริ่ม

63:56 น.

ตอบกลับ

55:48 น.

ตอบกลับ

47:40 น.

ตอบกลับ

ข้อมูล

39:32 31:24

อาร์เอสวีดี อาร์เอสวีดี

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8 น.

ตอบกลับ

7:0 น.

'เอชเอฟบี

ควบคุม 7:0

อินเทอร์เฟซ XGMII 64+8 บิต

จบ

63:56 น.

'เอชเอฟดี

55:48 น.

ตอบกลับ

47:40 น.

ตอบกลับ

ข้อมูล

39:32 31:24

อาร์เอสวีดี อาร์เอสวีดี

23:16 eop=0 RSVD RSVD RSVD

ตอบกลับ

15:8 น.

ตอบกลับ

7:0 น.

ตอบกลับ

ควบคุม 7:0

ALIGN CW เป็น CW ที่จับคู่กับ START/END หรือ END/START CW คุณสามารถแทรก CW ที่จับคู่ ALIGN ได้โดยการยืนยันสัญญาณ tx_link_reinit ตั้งค่าตัวนับระยะเวลาการจัดตำแหน่ง หรือเริ่มต้นการรีเซ็ต เมื่อใส่ CW ที่จับคู่ ALIGN แล้ว ช่องจัดตำแหน่งจะถูกตั้งค่าเป็น 1 เพื่อเริ่มบล็อกการจัดตำแหน่งตัวรับเพื่อตรวจสอบการจัดตำแหน่งข้อมูลในทุกเลน

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 26

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

ตารางที่ 15.

จัดชิดค่าฟิลด์ CW
จัดแนวฟิลด์
ซอบ ซอบ ซอบ

มูลค่า 1 0 0 0 0

4.1.2.4. CW รอบเปล่า

รูปที่ 14 รูปแบบ CW รอบเปล่า

EMPTY_CYC จับคู่กับ END/START

อินเทอร์เฟซ XGMII 64+8 บิต

จบ

63:56 น.

'เอชเอฟดี

55:48 น.

ตอบกลับ

47:40 น.

ตอบกลับ

ข้อมูล

39:32 31:24

อาร์เอสวีดี อาร์เอสวีดี

23:16 eop=0 RSVD RSVD RSVD

ตอบกลับ

15:8 น.

ตอบกลับ

7:0 น.

ตอบกลับ

ควบคุม 7:0

อินเทอร์เฟซ XGMII 64+8 บิต

เริ่ม

63:56 น.

ตอบกลับ

55:48 น.

ตอบกลับ

47:40 น.

ตอบกลับ

ข้อมูล

39:32 31:24

อาร์เอสวีดี อาร์เอสวีดี

23:16 น.

สบ=0 usr=0 align=0 seop=0

15:8 น.

ตอบกลับ

7:0 น.

'เอชเอฟบี

ควบคุม 7:0

ตารางที่ 16.

เมื่อคุณยกเลิกการยืนยัน tx_avs_valid เป็นเวลาสองรอบนาฬิการะหว่างการระเบิด MAC จะแทรก EMPTY_CYC CW ที่จับคู่กับ END/START CW คุณสามารถใช้ CW นี้เมื่อไม่มีข้อมูลสำหรับการส่งชั่วขณะ

เมื่อคุณยกเลิกการยืนยัน tx_avs_valid หนึ่งรอบ IP จะยกเลิกการยืนยัน tx_avs_valid เป็นสองเท่าของระยะเวลาการยกเลิกการยืนยัน tx_avs_valid เพื่อสร้าง END/START CW หนึ่งคู่

ค่าฟิลด์ EMPTY_CYC CW
จัดแนวฟิลด์
อีโอพี

มูลค่า 0 0

ต่อเนื่อง…

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 27

4. คำอธิบายการทำงาน 683074 | 2022.04.28

ฟิลด์สบ usr seop

มูลค่า 0 0 0

4.1.2.5. ไม่ได้ใช้งาน CW

รูปที่ 15. รูปแบบ CW ที่ไม่ได้ใช้งาน

ไม่ได้ใช้งาน CW

63:56 น.

'h07

55:48 น.

'h07

47:40 น.

'h07

ข้อมูล

39:32 31:24

'h07 'h07

23:16 น.

'h07

15:8 น.

'h07

7:0 น.

'h07

ควบคุม 7:0

MAC ใส่ IDLE CW เมื่อไม่มีการส่งสัญญาณ ในช่วงเวลานี้ สัญญาณ tx_avs_valid ต่ำ
คุณสามารถใช้ IDLE CW ได้เมื่อการถ่ายโอนแบบต่อเนื่องเสร็จสิ้นหรือการส่งสัญญาณอยู่ในสถานะไม่ได้ใช้งาน

4.1.2.6. คำข้อมูล

คำข้อมูลคือเพย์โหลดของแพ็กเก็ต บิตควบคุม XGMII ถูกตั้งค่าเป็น 0 ในรูปแบบ data word

รูปที่ 16 รูปแบบ Data Word

อินเทอร์เฟซ XGMII 64+8 บิต

คำข้อมูล

63:56 น.

ข้อมูลผู้ใช้7

55:48 น.

ข้อมูลผู้ใช้6

47:40 น.

ข้อมูลผู้ใช้5

ข้อมูล

39:32 31:24

ข้อมูลผู้ใช้ 4 ข้อมูลผู้ใช้ 3

23:16 น.

ข้อมูลผู้ใช้2

15:8 น.

ข้อมูลผู้ใช้1

7:0 น.

ข้อมูลผู้ใช้0

ควบคุม 7:0

4.1.3. ทีเอ็กซ์ซีอาร์ซี
คุณสามารถเปิดใช้งานบล็อก TX CRC ได้โดยใช้พารามิเตอร์ Enable CRC ใน IP Parameter Editor ฟีเจอร์นี้รองรับทั้งโหมดพื้นฐานและโหมดเต็ม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 28

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

MAC เพิ่มค่า CRC ให้กับ END CW โดยยืนยันสัญญาณ tx_avs_endofpacket ในโหมด BASIC เฉพาะ ALIGN CW ที่จับคู่กับ END CW เท่านั้นที่มีฟิลด์ CRC ที่ถูกต้อง
อินเทอร์เฟซบล็อก TX CRC พร้อมบล็อก TX Control Word Insertion และ TX MII Encode บล็อก TX CRC คำนวณค่า CRC สำหรับข้อมูล 64 บิตต่อรอบโดยเริ่มจาก START CW ถึง END CW
คุณสามารถยืนยันสัญญาณ crc_error_inject เพื่อให้ข้อมูลเสียหายโดยเจตนาในเลนเฉพาะเพื่อสร้างข้อผิดพลาด CRC

4.1.4. ตัวเข้ารหัส TX MII

ตัวเข้ารหัส TX MII จัดการการส่งแพ็คเก็ตจาก MAC ไปยัง TX PCS

รูปต่อไปนี้แสดงรูปแบบข้อมูลบนบัส MII 8 บิตในโหมดมอดูเลต PAM4 START และ END CW ปรากฏขึ้นทุกๆ XNUMX เลน MII

รูปที่ 17 รูปแบบข้อมูล MII ของโหมดมอดูเลต PAM4

รอบที่ 1

รอบที่ 2

รอบที่ 3

รอบที่ 4

รอบที่ 5

SOP_CW

ข้อมูล_1

DATA_9 DATA_17

ว่างงาน

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW ว่าง
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

ว่างงาน

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

ไม่ได้ใช้งาน EOP_CW

รูปต่อไปนี้แสดงรูปแบบข้อมูลบนบัส MII 8 บิตในโหมดมอดูเลต NRZ เริ่มต้นและสิ้นสุด CW ปรากฏในทุก MII เลน

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 29

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 18 รูปแบบข้อมูล MII ของโหมดมอดูเลต NRZ

รอบที่ 1

รอบที่ 2

รอบที่ 3

SOP_CW

ข้อมูล_1

ข้อมูล_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

รอบที่ 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

รอบที่ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS และ PMA
F-Tile Serial Lite IV Intel FPGA IP กำหนดค่าตัวรับส่งสัญญาณ F-tile เป็นโหมด Ethernet PCS

4.2. RX ดาต้าพาธ
เส้นทางข้อมูล RX ประกอบด้วยส่วนประกอบต่อไปนี้: · บล็อก PMA · บล็อก PCS · ตัวถอดรหัส MII · CRC · บล็อกเดสก์คิว · บล็อกการลบ Control Word

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 30

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28
รูปที่ 19 RX Datapath

ถึงตรรกะผู้ใช้ Avalon Streaming Interface
อาร์เอ็กซ์ แมค
การลบคำควบคุม
โต๊ะ

ซีอาร์ซี

ตัวถอดรหัส MII

อินเทอร์เฟซ MII PCS แบบกำหนดเอง
พีซีเอสและพม

RX Serial Interface จากอุปกรณ์ FPGA อื่น
4.2.1. RX PCS และ PMA
F-Tile Serial Lite IV Intel FPGA IP กำหนดค่าตัวรับส่งสัญญาณ F-tile เป็นโหมด Ethernet PCS
4.2.2. ตัวถอดรหัส RX MII
บล็อกนี้ระบุว่าข้อมูลขาเข้ามีคำควบคุมและเครื่องหมายจัดตำแหน่งหรือไม่ ตัวถอดรหัส RX MII ส่งข้อมูลออกในรูปแบบที่ถูกต้อง 1 บิต ตัวบ่งชี้เครื่องหมาย 1 บิต ตัวบ่งชี้การควบคุม 1 บิต และข้อมูล 64 บิตต่อเลน
4.2.3. อาร์เอ็กซ์ ซีอาร์ซี
คุณสามารถเปิดใช้งานบล็อก TX CRC ได้โดยใช้พารามิเตอร์ Enable CRC ใน IP Parameter Editor ฟีเจอร์นี้รองรับทั้งโหมดพื้นฐานและโหมดเต็ม อินเทอร์เฟซบล็อก RX CRC พร้อมบล็อก RX Control Word Remove และ RX MII Decoder IP ยืนยันสัญญาณ rx_crc_error เมื่อเกิดข้อผิดพลาด CRC

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 31

4. คำอธิบายการทำงาน 683074 | 2022.04.28
IP จะยกเลิกการยืนยัน rx_crc_error ทุกครั้งที่มีการระเบิดใหม่ เป็นเอาต์พุตไปยังลอจิกผู้ใช้สำหรับการจัดการข้อผิดพลาดลอจิกของผู้ใช้
4.2.4. RX เดสกิว
บล็อก RX deskew ตรวจจับเครื่องหมายการจัดตำแหน่งสำหรับแต่ละเลน และจัดตำแหน่งข้อมูลใหม่ก่อนที่จะส่งไปยังบล็อกการลบ RX CW
คุณสามารถเลือกที่จะให้แกน IP จัดตำแหน่งข้อมูลสำหรับแต่ละเลนโดยอัตโนมัติเมื่อเกิดข้อผิดพลาดในการจัดตำแหน่งโดยการตั้งค่าพารามิเตอร์เปิดใช้งานการจัดตำแหน่งอัตโนมัติในตัวแก้ไขพารามิเตอร์ IP หากคุณปิดใช้งานคุณสมบัติการจัดตำแหน่งอัตโนมัติ คอร์ IP จะยืนยันสัญญาณ rx_error เพื่อระบุข้อผิดพลาดในการจัดตำแหน่ง คุณต้องยืนยัน rx_link_reinit เพื่อเริ่มต้นกระบวนการจัดเลนเมื่อเกิดข้อผิดพลาดในการจัดเลน
RX deskew ตรวจจับเครื่องหมายการจัดตำแหน่งตามเครื่องสถานะ แผนภาพต่อไปนี้แสดงสถานะในบล็อก RX deskew

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 32

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 20.

RX Deskew Lane Alignment State Machine พร้อม Flow Chart ที่เปิดใช้งานการจัดตำแหน่งอัตโนมัติ
เริ่ม

ว่างงาน

รีเซ็ต = 1 ใช่ ไม่ใช่

พีซีเอสทั้งหมด

เลขที่

พร้อมเลน?

ใช่

รอ

เครื่องหมายซิงค์ทั้งหมดไม่มี
ตรวจพบ?
ใช่
ALIGN

เลขที่
ใช่หมดเวลาหรือไม่

ใช่
สูญเสียการจัดตำแหน่ง?
ไม่มีที่สิ้นสุด

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 33

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 21.

RX Deskew Lane Alignment State Machine พร้อมผังงานปิดใช้งานการจัดตำแหน่งอัตโนมัติ
เริ่ม

ว่างงาน

รีเซ็ต = 1 ใช่ ไม่ใช่

พีซีเอสทั้งหมด

เลขที่

พร้อมเลน?

ใช่

ใช่
rx_link_reinit =1
ไม่มีข้อผิดพลาด

ไม่ ใช่ หมดเวลา?

รอ
ไม่มีเครื่องหมายซิงค์ทั้งหมด
ตรวจพบ?
ใช่ ALIGN

ใช่
สูญเสียการจัดตำแหน่ง?
เลขที่
จบ
1. กระบวนการจัดตำแหน่งเริ่มต้นด้วยสถานะว่าง บล็อกจะย้ายไปยังสถานะ WAIT เมื่อเลน PCS ทั้งหมดพร้อมและยกเลิกการประกาศ rx_link_reinit
2. ในสถานะ WAIT บล็อกจะตรวจสอบเครื่องหมายที่ตรวจพบทั้งหมดภายในรอบเดียวกัน หากเงื่อนไขนี้เป็นจริง บล็อกจะย้ายไปยังสถานะ ALIGNED
3. เมื่อบล็อกอยู่ในสถานะ ALIGNED แสดงว่าเลนอยู่ในแนวเดียวกัน ในสถานะนี้ บล็อกยังคงตรวจสอบการจัดเลนและตรวจสอบว่าเครื่องหมายทั้งหมดอยู่ในวงจรเดียวกันหรือไม่ หากไม่มีเครื่องหมายอย่างน้อยหนึ่งตัวในรอบเดียวกันและตั้งค่าพารามิเตอร์เปิดใช้งานการจัดตำแหน่งอัตโนมัติ บล็อกจะไปที่

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 34

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

สถานะ IDLE เพื่อเริ่มต้นกระบวนการจัดตำแหน่งอีกครั้ง หากไม่ได้ตั้งค่าเปิดใช้งานการจัดตำแหน่งอัตโนมัติและไม่มีเครื่องหมายอย่างน้อยหนึ่งตัวในรอบเดียวกัน บล็อกจะเข้าสู่สถานะ ERROR และรอให้ตรรกะของผู้ใช้ยืนยันสัญญาณ rx_link_reinit เพื่อเริ่มกระบวนการจัดตำแหน่งเลน

รูปที่ 22. การปรับเลนด้วยการเปิดใช้ Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

และ_all_markers

เดสกิวสเตท

อัลกเนด

ว่างงาน

รอ

อัลกเนด

AUTO_ALIGN = 1

รูปที่ 23. การปรับเลนโดยเปิดใช้งานการปรับตำแหน่งอัตโนมัติ ปิดใช้งาน rx_core_clk

rx_link_up

rx_link_reinit

และ_all_markers

เดสกิวสเตท

อัลกเนด

ข้อผิดพลาด

ว่างงาน

รอ

อัลกเนด

AUTO_ALIGN = 0
4.2.5. RX CW กำจัด
บล็อกนี้จะถอดรหัส CW และส่งข้อมูลไปยังลอจิกผู้ใช้โดยใช้อินเทอร์เฟซการสตรีม Avalon หลังจากลบ CW
เมื่อไม่มีข้อมูลที่ถูกต้อง บล็อกการลบ RX CW จะยกเลิกการยืนยันสัญญาณ rx_avs_valid
ในโหมด FULL หากมีการตั้งค่าบิตผู้ใช้ บล็อกนี้จะยืนยันสัญญาณ rx_is_usr_cmd และข้อมูลในรอบสัญญาณนาฬิกาแรกจะถูกใช้เป็นข้อมูลหรือคำสั่งที่ผู้ใช้กำหนด
เมื่อ rx_avs_ready deasserts และ rx_avs_valid asserts บล็อกการลบ RX CW จะสร้างเงื่อนไขข้อผิดพลาดให้กับตรรกะของผู้ใช้
สัญญาณสตรีมมิ่ง Avalon ที่เกี่ยวข้องกับบล็อกนี้มีดังนี้ · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 35

4. คำอธิบายการทำงาน 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ใช้ได้เฉพาะในโหมดเต็ม)
4.3. F-Tile Serial Lite IV สถาปัตยกรรมนาฬิกา Intel FPGA IP
F-Tile Serial Lite IV Intel FPGA IP มีอินพุตนาฬิกาสี่ช่องซึ่งสร้างนาฬิกาไปยังบล็อกต่างๆ: · นาฬิกาอ้างอิงตัวรับส่งสัญญาณ (xcvr_ref_clk)–นาฬิกาอินพุตจากนาฬิกาภายนอก
ชิปหรือออสซิลเลเตอร์ที่สร้างนาฬิกาสำหรับบล็อก PCS แบบกำหนดเองของ TX MAC, RX MAC และ TX และ RX อ้างอิงพารามิเตอร์สำหรับช่วงความถี่ที่รองรับ · TX core clock (tx_core_clk)–นาฬิกานี้ได้มาจากตัวรับส่งสัญญาณ PLL ที่ใช้สำหรับ TX MAC นาฬิกานี้ยังเป็นนาฬิกาเอาต์พุตจากตัวรับส่งสัญญาณ F-tile เพื่อเชื่อมต่อกับลอจิกผู้ใช้ TX · RX core clock (rx_core_clk)–นาฬิกานี้ได้มาจากตัวรับส่งสัญญาณ PLL ที่ใช้สำหรับ RX deskew FIFO และ RX MAC นาฬิกานี้ยังเป็นนาฬิกาเอาต์พุตจากตัวรับส่งสัญญาณ F-tile เพื่อเชื่อมต่อกับลอจิกผู้ใช้ RX · นาฬิกาสำหรับอินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณใหม่ (reconfig_clk)–นาฬิกาอินพุตจากวงจรนาฬิกาภายนอกหรือออสซิลเลเตอร์ซึ่งสร้างนาฬิกาสำหรับอินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณ F-tile ในเส้นทางข้อมูลทั้ง TX และ RX ความถี่สัญญาณนาฬิกาคือ 100 ถึง 162 MHz
แผนภาพบล็อกต่อไปนี้แสดง F-Tile Serial Lite IV Intel FPGA IP clock domains และการเชื่อมต่อภายใน IP

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 36

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 24.

F-Tile Serial Lite IV สถาปัตยกรรมนาฬิกา Intel FPGA IP

ออสซิลเลเตอร์

เอฟพีจีเอ1
F-Tile Serial Lite IV Intel FPGA IP Transceiver นาฬิกาอินเทอร์เฟซการกำหนดค่าใหม่
(reconfig_clk)

tx_core_clkout (เชื่อมต่อกับตรรกะของผู้ใช้)

tx_core_clk= clk_pll_div64[mid_ch]

เอฟพีจีเอ2

F-ไทล์ Serial Lite IV Intel FPGA IP

นาฬิกาอินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณใหม่

(reconfig_clk)

ออสซิลเลเตอร์

rx_core_clk= clk_pll_div64[มิด_ch]

rx_core_clkout (เชื่อมต่อกับตรรกะของผู้ใช้)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface ข้อมูล TX
เท็กซัสแมค

serial_link[n-1:0]

โต๊ะ

FIFO

Avalon สตรีมมิ่งอินเตอร์เฟส RX Data RX MAC

Avalon สตรีมมิ่งอินเตอร์เฟส RX ข้อมูล
อาร์เอ็กซ์ แมค

โต๊ะเขียนหนังสือ FIFO

rx_core_clkout (เชื่อมต่อกับตรรกะของผู้ใช้)

rx_core_clk= clk_pll_div64[มิด_ch]

พีซีแบบกำหนดเอง

serial_link[n-1:0]

เท็กซัสแมค

Avalon Streaming Interface ข้อมูล TX

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (เชื่อมต่อกับตรรกะของผู้ใช้)

นาฬิกาอ้างอิงตัวรับส่งสัญญาณ (xcvr_ref_clk)
นาฬิกาอ้างอิงตัวรับส่งสัญญาณ (xcvr_ref_clk)

ออสซิลเลเตอร์*

ตำนาน

อุปกรณ์ FPGA
โดเมนนาฬิกาหลัก TX
โดเมนนาฬิกาแกน RX
โดเมนนาฬิกาอ้างอิงตัวรับส่งสัญญาณ อุปกรณ์ภายนอก สัญญาณข้อมูล

4.4. รีเซ็ตและเริ่มต้นลิงก์
MAC, F-tile Hard IP และบล็อกการกำหนดค่าใหม่มีสัญญาณรีเซ็ตที่แตกต่างกัน: · บล็อก TX และ RX MAC ใช้สัญญาณรีเซ็ต tx_core_rst_n และ rx_core_rst_n · ไดรฟ์สัญญาณรีเซ็ต tx_pcs_fec_phy_reset_n และ rx_pcs_fec_phy_reset_n
ซอฟต์รีเซ็ตคอนโทรลเลอร์เพื่อรีเซ็ต F-tile Hard IP · บล็อกการกำหนดค่าใหม่ใช้สัญญาณรีเซ็ต reconfig_reset

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 37

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 25. รีเซ็ตสถาปัตยกรรม
Avalon Streaming Interface ข้อมูล TX
แม็ค
Avalon Streaming อินเทอร์เฟซ SYNC ข้อมูล RX

FPGA F-tile อนุกรม Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile ฮาร์ดไอพี

ข้อมูลอนุกรม TX ข้อมูลอนุกรม RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n รีคอนฟิก_รีเซ็ต

รีเซ็ตลอจิก
ข้อมูลที่เกี่ยวข้อง · แนวทางการรีเซ็ต ในหน้า 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example คู่มือผู้ใช้
4.4.1. TX รีเซ็ตและลำดับการเริ่มต้น
ลำดับการรีเซ็ต TX สำหรับ F-Tile Serial Lite IV Intel FPGA IP มีดังนี้: 1. ยืนยัน tx_pcs_fec_phy_reset_n, tx_core_rst_n และ reconfig_reset
พร้อมกันเพื่อรีเซ็ต F-tile hard IP, MAC และบล็อกการกำหนดค่าใหม่ ปล่อย tx_pcs_fec_phy_reset_n และรีเซ็ตการกำหนดค่าใหม่หลังจากรอ tx_reset_ack เพื่อให้แน่ใจว่าบล็อกถูกรีเซ็ตอย่างถูกต้อง 2. จากนั้น IP จะยืนยันสัญญาณ phy_tx_lanes_stable, tx_pll_locked และ phy_ehip_ready หลังจากรีเซ็ต tx_pcs_fec_phy_reset_n เพื่อระบุว่า TX PHY พร้อมสำหรับการส่งสัญญาณ 3. สัญญาณ tx_core_rst_n ยกเลิกการประกาศหลังจากสัญญาณ phy_ehip_ready สูงขึ้น 4. IP เริ่มส่งอักขระ IDLE บนอินเทอร์เฟซ MII เมื่อ MAC ไม่ได้รีเซ็ต ไม่มีข้อกำหนดสำหรับการจัดตำแหน่งและเอียงของเลน TX เนื่องจากเลนทั้งหมดใช้นาฬิกาเดียวกัน 5. ขณะส่งอักขระ IDLE MAC จะยืนยันสัญญาณ tx_link_up 6. จากนั้น MAC จะเริ่มส่งสัญญาณ ALIGN ที่จับคู่กับ START/END หรือ END/START CW ตามช่วงเวลาที่กำหนดเพื่อเริ่มกระบวนการจัดเลนของเครื่องรับที่เชื่อมต่อ

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 38

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 26.

TX Reset และ Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

รีคอนฟิก_รีเซ็ต

reconfig_sl_reset

tx_reset_ack

tx_pll _ล็อค

phy_tx_lanes_เสถียร

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX รีเซ็ตและลำดับการเริ่มต้น
ลำดับการรีเซ็ต RX สำหรับ F-Tile Serial Lite IV Intel FPGA IP เป็นดังนี้:
1. ยืนยัน rx_pcs_fec_phy_reset_n, rx_core_rst_n และ reconfig_reset พร้อมกันเพื่อรีเซ็ต F-tile hard IP, MAC และบล็อกการกำหนดค่าใหม่ ปล่อย rx_pcs_fec_phy_reset_n และรีเซ็ตการกำหนดค่าใหม่หลังจากรอ rx_reset_ack เพื่อให้แน่ใจว่าบล็อกถูกรีเซ็ตอย่างถูกต้อง
2. จากนั้น IP จะยืนยันสัญญาณ phy_rx_pcs_ready หลังจากปล่อยการรีเซ็ต PCS แบบกำหนดเอง เพื่อระบุว่า RX PHY พร้อมสำหรับการส่งสัญญาณ
3. สัญญาณ rx_core_rst_n ยกเลิกการยืนยันหลังจากสัญญาณ phy_rx_pcs_ready ขึ้นสูง
4. IP เริ่มกระบวนการจัดตำแหน่งเลนหลังจากปล่อย RX MAC รีเซ็ตและเมื่อได้รับ ALIGN ที่จับคู่กับ START/END หรือ END/START CW
5. บล็อก RX deskew ยืนยันสัญญาณ rx_link_up เมื่อการจัดตำแหน่งสำหรับเลนทั้งหมดเสร็จสิ้น
6. จากนั้น IP จะยืนยันสัญญาณ rx_link_up ไปยังลอจิกผู้ใช้เพื่อระบุว่าลิงก์ RX พร้อมที่จะเริ่มรับข้อมูล

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 39

4. คำอธิบายการทำงาน 683074 | 2022.04.28

รูปที่ 27 RX Reset และ Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

รีคอนฟิก_รีเซ็ต

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. อัตราการเชื่อมโยงและการคำนวณประสิทธิภาพแบนด์วิธ

การคำนวณประสิทธิภาพของแบนด์วิธ F-Tile Serial Lite IV Intel FPGA IP มีดังต่อไปนี้:

ประสิทธิภาพของแบนด์วิดท์ = raw_rate * 64/66 * (burst_size –burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

ตารางที่ 17. คำอธิบายตัวแปรประสิทธิภาพแบนด์วิธ

ตัวแปร

คำอธิบาย

raw_rateburst_size

นี่คืออัตราบิตที่ได้จากอินเทอร์เฟซแบบอนุกรม raw_rate = ความกว้าง SERDES * ความถี่สัญญาณนาฬิกาของตัวรับส่งสัญญาณ เช่นampไฟล์: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ค่าของขนาดระเบิด ในการคำนวณประสิทธิภาพแบนด์วิธเฉลี่ย ให้ใช้ค่าขนาดการระเบิดทั่วไป สำหรับอัตราสูงสุด ให้ใช้ค่าขนาดการระเบิดสูงสุด

ระเบิดขนาด_ovhd

ค่าโสหุ้ยขนาดระเบิด
ในโหมดเต็ม ค่า blurst_size_ovhd จะอ้างอิงถึง CW ที่จับคู่ START และ END
ในโหมดพื้นฐาน จะไม่มี blurst_size_ovhd เนื่องจากไม่มี START และ END ที่จับคู่ CW

align_marker_ช่วงเวลา

ค่าของช่วงเวลาที่ใส่เครื่องหมายจัดตำแหน่ง ค่าคือ 81920 รอบสัญญาณนาฬิกาสำหรับการคอมไพล์และ 1280 สำหรับการจำลองอย่างรวดเร็ว ค่านี้ได้มาจากฮาร์ดลอจิกของ PCS

align_marker_width srl4_align_ช่วงเวลา

จำนวนรอบสัญญาณนาฬิกาที่สัญญาณเครื่องหมายจัดตำแหน่งที่ถูกต้องมีค่าสูง
จำนวนรอบนาฬิการะหว่างเครื่องหมายจัดตำแหน่งสองตัว คุณสามารถตั้งค่านี้โดยใช้พารามิเตอร์ Alignment Period ใน IP Parameter Editor

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 40

ส่งคำติชม

4. คำอธิบายการทำงาน 683074 | 2022.04.28
การคำนวณอัตราลิงก์มีดังต่อไปนี้: อัตราที่มีประสิทธิภาพ = ประสิทธิภาพของแบนด์วิดธ์ * raw_rate คุณสามารถรับความถี่สัญญาณนาฬิกาสูงสุดของผู้ใช้ได้ด้วยสมการต่อไปนี้ การคำนวณความถี่สัญญาณนาฬิกาของผู้ใช้สูงสุดถือว่ามีการสตรีมข้อมูลอย่างต่อเนื่อง และไม่มีวงจร IDLE เกิดขึ้นที่ตรรกะของผู้ใช้ อัตรานี้มีความสำคัญเมื่อออกแบบลอจิกผู้ใช้ FIFO เพื่อหลีกเลี่ยง FIFO ที่มากเกินไป ความถี่สัญญาณนาฬิกาของผู้ใช้สูงสุด = อัตราที่มีประสิทธิภาพ / 64

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 41

683074 | 2022.04.28 ส่งคำติชม

5 พารามิเตอร์

ตารางที่ 18. คำอธิบายพารามิเตอร์ F-Tile Serial Lite IV Intel FPGA IP

พารามิเตอร์

ค่า

ค่าเริ่มต้น

คำอธิบาย

ตัวเลือกการออกแบบทั่วไป

ประเภทการปรับ PMA

· PAM4 · NRZ

แพม4

เลือกโหมดการมอดูเลต PCS

ประเภท พม

· FHT · FGT

เอฟจีที

เลือกประเภทตัวรับส่งสัญญาณ

อัตราข้อมูล PMA

· สำหรับโหมด PAM4:
— ประเภทตัวรับส่งสัญญาณ FGT: 20 Gbps 58 Gbps
— ประเภทตัวรับส่งสัญญาณ FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· สำหรับโหมด NRZ:
— ประเภทตัวรับส่งสัญญาณ FGT: 10 Gbps 28.05 Gbps
— ประเภทตัวรับส่งสัญญาณ FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ระบุอัตราข้อมูลที่มีประสิทธิภาพที่เอาต์พุตของตัวรับส่งสัญญาณที่รวมการส่งและค่าโสหุ้ยอื่นๆ ค่านี้คำนวณโดย IP โดยการปัดเศษขึ้นเป็นทศนิยม 1 ตำแหน่งในหน่วย Gbps

โหมด PMA

· ดูเพล็กซ์ · Tx · Rx

ดูเพล็กซ์

สำหรับประเภทตัวรับส่งสัญญาณ FHT ทิศทางที่รองรับเป็นแบบดูเพล็กซ์เท่านั้น สำหรับประเภทตัวรับส่งสัญญาณ FGT ทิศทางที่รองรับคือ Duplex, Tx และ Rx

จำนวนพม

· สำหรับโหมด PAM4:

เลน

— 1 ถึง 12

· สำหรับโหมด NRZ:

— 1 ถึง 16

เลือกจำนวนเลน สำหรับการออกแบบ Simplex จำนวนเลนที่รองรับคือ 1

ความถี่นาฬิกาอ้างอิง PLL

· สำหรับทรานซีฟเวอร์ประเภท FHT: 156.25 MHz
· สำหรับประเภทตัวรับส่งสัญญาณ FGT: 27.5 MHz 379.84375 MHz ขึ้นอยู่กับอัตราข้อมูลตัวรับส่งสัญญาณที่เลือก

· สำหรับทรานซีฟเวอร์ประเภท FHT: 156.25 MHz
· สำหรับประเภททรานซีฟเวอร์ FGT: 165 MHz

ระบุความถี่นาฬิกาอ้างอิงของตัวรับส่งสัญญาณ

ระบบ PLL

—

นาฬิกาอ้างอิง

ความถี่

170 เมกะเฮิรตซ์

ใช้ได้กับเครื่องรับส่งสัญญาณประเภท FHT เท่านั้น ระบุนาฬิกาอ้างอิง System PLL และจะใช้เป็นอินพุตของ F-Tile Reference และ System PLL Clocks Intel FPGA IP เพื่อสร้างนาฬิกา System PLL

ความถี่ของระบบ PLL
ระยะเวลาการจัดตำแหน่ง

— 128 65536

เปิดใช้งาน RS-FEC

เปิดใช้งาน

876.5625 MHz 128 เปิดใช้งาน

ระบุความถี่นาฬิการะบบ PLL
ระบุระยะเวลาเครื่องหมายการจัดตำแหน่ง ค่าต้องเป็น x2 เปิดเพื่อเปิดใช้งานคุณสมบัติ RS-FEC
ต่อเนื่อง…

ลงทะเบียน ISO 9001: 2015

5. พารามิเตอร์ 683074 | 2022.04.28

พารามิเตอร์

ค่า

ค่าเริ่มต้น

คำอธิบาย

ปิดการใช้งาน

สำหรับโหมดมอดูเลต PAM4 PCS RS-FEC จะเปิดใช้งานเสมอ

อินเทอร์เฟซผู้ใช้

โหมดสตรีมมิ่ง

· เต็ม · พื้นฐาน

เต็ม

เลือกการสตรีมข้อมูลสำหรับ IP

เต็ม: โหมดนี้จะส่งรอบการเริ่มต้นของแพ็คเก็ตและสิ้นสุดของแพ็คเก็ตภายในเฟรม

พื้นฐาน: นี่คือโหมดการสตรีมอย่างแท้จริงที่ข้อมูลจะถูกส่งโดยไม่มีจุดเริ่มต้นของแพ็กเก็ต ว่างเปล่า และสิ้นสุดแพ็กเก็ตเพื่อเพิ่มแบนด์วิดท์

เปิดใช้งานซีอาร์ซี

เปิดปิด

ปิดการใช้งาน

เปิดเพื่อเปิดใช้งานการตรวจหาและแก้ไขข้อผิดพลาด CRC

เปิดใช้งานการจัดตำแหน่งอัตโนมัติ

เปิดปิด

ปิดการใช้งาน

เปิดเพื่อเปิดใช้งานคุณสมบัติจัดเลนอัตโนมัติ

เปิดใช้งานจุดสิ้นสุดการแก้ไขข้อบกพร่อง

เปิดปิด

ปิดการใช้งาน

เมื่อเปิด F-Tile Serial Lite IV Intel FPGA IP จะมี Debug Endpoint ในตัวที่เชื่อมต่อภายในกับอินเทอร์เฟซที่แมปหน่วยความจำ Avalon IP สามารถทำการทดสอบและดีบักฟังก์ชันบางอย่างผ่าน JTAG โดยใช้คอนโซลระบบ ค่าเริ่มต้นคือ ปิด

การผสาน Simplex (การตั้งค่าพารามิเตอร์นี้จะใช้ได้เฉพาะเมื่อคุณเลือก FGT dual simplex design)

เปิดใช้งาน RSFEC บน Serial Lite IV Simplex IP อื่นที่วางอยู่ที่ช่อง FGT เดียวกัน

เปิดปิด

ปิดการใช้งาน

เปิดใช้ตัวเลือกนี้หากคุณต้องการการกำหนดค่าผสมโดยเปิดใช้งาน RS-FEC และปิดใช้งานสำหรับ F-Tile Serial Lite IV Intel FPGA IP ในการออกแบบ dual simplex สำหรับโหมดรับส่งสัญญาณ NRZ โดยที่ทั้ง TX และ RX ถูกวางไว้บน FGT เดียวกัน ช่องสัญญาณ

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 43

683074 | 2022.04.28 ส่งคำติชม

6. F-Tile Serial Lite IV สัญญาณอินเตอร์เฟส Intel FPGA IP

6.1. สัญญาณนาฬิกา

ตารางที่ 19. สัญญาณนาฬิกา

ชื่อ

ทิศทางความกว้าง

คำอธิบาย

tx_core_clkout

เอาต์พุต TX core clock สำหรับอินเทอร์เฟซ PCS แบบกำหนดเอง TX, TX MAC และลอจิกผู้ใช้

เส้นทางข้อมูล TX

นาฬิกานี้สร้างขึ้นจากบล็อก PCS แบบกำหนดเอง

rx_core_clout

เอาท์พุตนาฬิกาคอร์ RX สำหรับอินเทอร์เฟซ RX PCS แบบกำหนดเอง, RX deskew FIFO, RX MAC

และตรรกะของผู้ใช้ในดาต้าพาธ RX

นาฬิกานี้สร้างขึ้นจากบล็อก PCS แบบกำหนดเอง

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

นาฬิกาอ้างอิงตัวรับส่งสัญญาณอินพุต

เมื่อประเภทตัวรับส่งสัญญาณถูกตั้งค่าเป็น FGT ให้เชื่อมต่อนาฬิกานี้กับสัญญาณเอาต์พุต (out_refclk_fgt_0) ของ F-Tile Reference และ System PLL Clocks Intel FPGA IP เมื่อตั้งค่าประเภทตัวรับส่งสัญญาณเป็น FHT ให้เชื่อมต่อ

นาฬิกานี้ไปยังสัญญาณเอาต์พุต (out_fht_cmmpll_clk_0) ของ F-Tile Reference และ System PLL Clocks Intel FPGA IP

อ้างอิงพารามิเตอร์สำหรับช่วงความถี่ที่รองรับ

นาฬิกาอินพุตสำหรับอินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณใหม่

ความถี่สัญญาณนาฬิกาคือ 100 ถึง 162 MHz

เชื่อมต่อสัญญาณนาฬิกาอินพุตนี้กับวงจรนาฬิกาภายนอกหรือออสซิลเลเตอร์

นาฬิกาอินพุตสำหรับอินเทอร์เฟซการกำหนดค่าตัวรับส่งสัญญาณใหม่

ความถี่สัญญาณนาฬิกาคือ 100 ถึง 162 MHz

เชื่อมต่อสัญญาณนาฬิกาอินพุตนี้กับวงจรนาฬิกาภายนอกหรือออสซิลเลเตอร์

out_systempll_clk_ 1

ป้อนข้อมูล

นาฬิการะบบ PLL
เชื่อมต่อนาฬิกานี้กับสัญญาณเอาต์พุต (out_systempll_clk_0) ของ F-Tile Reference และ System PLL Clocks Intel FPGA IP

พารามิเตอร์ข้อมูลที่เกี่ยวข้องในหน้า 42

6.2. รีเซ็ตสัญญาณ

ตารางที่ 20. รีเซ็ตสัญญาณ

ชื่อ

ทิศทางความกว้าง

tx_core_rst_n

ป้อนข้อมูล

โดเมนนาฬิกาแบบอะซิงโครนัส

rx_core_rst_n

ป้อนข้อมูล

อะซิงโครนัส

tx_pcs_fec_phy_reset_n 1

ป้อนข้อมูล

อะซิงโครนัส

คำอธิบาย

สัญญาณรีเซ็ตที่ใช้งานต่ำ รีเซ็ต F-Tile Serial Lite IV TX MAC

สัญญาณรีเซ็ตที่ใช้งานต่ำ รีเซ็ต F-Tile Serial Lite IV RX MAC

สัญญาณรีเซ็ตที่ใช้งานต่ำ

ต่อเนื่อง…

ลงทะเบียน ISO 9001: 2015

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

ชื่อ

โดเมนนาฬิกาทิศทางความกว้าง

คำอธิบาย

รีเซ็ต F-Tile Serial Lite IV TX PCS แบบกำหนดเอง

rx_pcs_fec_phy_reset_n 1

ป้อนข้อมูล

อะซิงโครนัส

สัญญาณรีเซ็ตที่ใช้งานต่ำ รีเซ็ต F-Tile Serial Lite IV RX PCS แบบกำหนดเอง

รีคอนฟิก_รีเซ็ต

ป้อนข้อมูล

reconfig_clk สัญญาณรีเซ็ตที่ใช้งานสูง

รีเซ็ตบล็อกการกำหนดค่าอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ใหม่

reconfig_sl_reset

สัญญาณอินพุต reconfig_sl_clk Active-high reset

รีเซ็ตบล็อกการกำหนดค่าอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ใหม่

6.3. สัญญาณ MAC

ตารางที่ 21.

สัญญาณ TX MAC
ในตารางนี้ N แสดงถึงจำนวนเลนที่ตั้งค่าไว้ในตัวแก้ไขพารามิเตอร์ IP

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

tx_avs_ready

เอาต์พุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยัน แสดงว่า TX MAC พร้อมที่จะรับข้อมูล

tx_avs_data

· (64*N)*2 (โหมด PAM4)
· 64*N (โหมด NRZ)

ป้อนข้อมูล

tx_core_clkout สัญญาณสตรีมมิ่ง Avalon ข้อมูล TX

tx_avs_channel

อินพุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

หมายเลขช่องสัญญาณสำหรับการถ่ายโอนข้อมูลในรอบปัจจุบัน

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

tx_avs_valid

อินพุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยัน แสดงว่าสัญญาณข้อมูล TX ถูกต้อง

tx_avs_startofpacket

อินพุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยัน บ่งชี้การเริ่มต้นของแพ็กเก็ตข้อมูล TX

ยืนยันรอบสัญญาณนาฬิกาเดียวสำหรับแต่ละแพ็กเก็ต

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

tx_avs_endofpacket

อินพุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยัน บ่งชี้จุดสิ้นสุดของแพ็กเก็ตข้อมูล TX

ยืนยันรอบสัญญาณนาฬิกาเดียวสำหรับแต่ละแพ็กเก็ต

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

tx_avs_empty

อินพุต tx_core_clkout สัญญาณสตรีมมิ่ง Avalon

ระบุจำนวนคำที่ไม่ถูกต้องในการเผยแพร่ข้อมูล TX ครั้งสุดท้าย

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

tx_num_valid_bytes_eob

ป้อนข้อมูล

tx_core_clkout

ระบุจำนวนไบต์ที่ถูกต้องในคำสุดท้ายของการระเบิดครั้งสุดท้าย สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน
ต่อเนื่อง…

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

ชื่อ tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ความกว้าง 1
1 1
เลขที่ 5

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

ป้อนข้อมูล

tx_core_clkout

เมื่อถูกยืนยัน สัญญาณนี้จะเริ่มต้นวงจรข้อมูลที่ผู้ใช้กำหนด
ยืนยันสัญญาณนี้ที่รอบสัญญาณนาฬิกาเดียวกับการยืนยัน tx_startofpacket
สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

เอาต์พุต tx_core_clkout เมื่อยืนยัน แสดงว่าลิงก์ข้อมูล TX พร้อมสำหรับการส่งข้อมูล

เอาท์พุต

tx_core_clkout

เมื่อถูกยืนยัน สัญญาณนี้จะเริ่มต้นการจัดเลนใหม่
ยืนยันสัญญาณนี้สำหรับหนึ่งรอบสัญญาณนาฬิกาเพื่อเรียกให้ MAC ส่ง ALIGN CW

ป้อนข้อมูล

tx_core_clkout เมื่อยืนยันแล้ว MAC จะส่งข้อผิดพลาด CRC32 ไปยังเลนที่เลือก

เอาต์พุต tx_core_clkout ไม่ได้ใช้

แผนภาพเวลาต่อไปนี้แสดงตัวอย่างample ของ TX การส่งข้อมูล 10 คำจากลอจิกผู้ใช้ข้าม 10 TX อนุกรมเลน

รูปที่ 28.

แผนภาพกำหนดเวลาการส่งข้อมูล TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… น-10..

0,1,2,…,9

…N-10..

เลน 0

สตช. 0 10

N-10 ปลาย STRT 0

เลน 1

สตช. 1 11

N-9 ปลาย STRT 1

N-10 สิ้นสุดการไม่ได้ใช้งาน ไม่ได้ใช้งาน N-9 สิ้นสุดการไม่ได้ใช้งาน ไม่ได้ใช้งาน

เลน 9

สตช. 9 19

N-1 ปลาย STRT 9

N-1 สิ้นสุดการไม่ได้ใช้งาน ไม่ได้ใช้งาน

ตารางที่ 22.

สัญญาณ RX MAC
ในตารางนี้ N แสดงถึงจำนวนเลนที่ตั้งค่าไว้ในตัวแก้ไขพารามิเตอร์ IP

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

rx_avs_ready

อินพุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยัน แสดงว่าตรรกะของผู้ใช้พร้อมที่จะรับข้อมูล

rx_avs_data

(64*N)*2 (โหมด PAM4)
64*N (โหมด NRZ)

เอาท์พุต

rx_core_clkout สัญญาณสตรีมมิ่ง Avalon ข้อมูล RX

rx_avs_channel

เอาต์พุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

หมายเลขช่องสำหรับข้อมูลที่เป็น

ได้รับในรอบปัจจุบัน

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_avs_valid

เอาต์พุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

ต่อเนื่อง…

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 46

ส่งคำติชม

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

เมื่อยืนยัน แสดงว่าสัญญาณข้อมูล RX ถูกต้อง

rx_avs_startofpacket

เอาต์พุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยันแล้ว จะระบุการเริ่มต้นแพ็กเก็ตข้อมูล RX

ยืนยันรอบสัญญาณนาฬิกาเดียวสำหรับแต่ละแพ็กเก็ต

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_avs_endofpacket

เอาต์พุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

เมื่อยืนยันแล้ว จะระบุจุดสิ้นสุดของแพ็กเก็ตข้อมูล RX

ยืนยันรอบสัญญาณนาฬิกาเดียวสำหรับแต่ละแพ็กเก็ต

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_avs_empty

เอาต์พุต rx_core_clkout สัญญาณสตรีมมิ่ง Avalon

ระบุจำนวนคำที่ไม่ถูกต้องในการระเบิดครั้งสุดท้ายของข้อมูล RX

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_num_valid_bytes_eob

เอาท์พุต

rx_core_clkout ระบุจำนวนไบต์ที่ถูกต้องในคำสุดท้ายของการระเบิดครั้งสุดท้าย
สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_is_usr_cmd

เอาต์พุต rx_core_clkout เมื่อถูกยืนยัน สัญญาณนี้เริ่มต้นผู้ใช้-

รอบข้อมูลที่กำหนด

ยืนยันสัญญาณนี้ที่รอบสัญญาณนาฬิกาเดียวกับการยืนยัน tx_startofpacket

สัญญาณนี้ไม่สามารถใช้ได้ในโหมดพื้นฐาน

rx_link_up

เอาต์พุต rx_core_clkout เมื่อยืนยัน บ่งชี้ถึงลิงก์ข้อมูล RX

พร้อมสำหรับการรับข้อมูล

rx_link_reinit

อินพุต rx_core_clkout เมื่อถูกยืนยัน สัญญาณนี้จะเริ่มต้นเลน

จัดตำแหน่งใหม่

หากคุณปิดใช้งาน Auto Alignment ให้ส่งสัญญาณนี้เป็นเวลาหนึ่งรอบนาฬิกาเพื่อเรียกให้ MAC ปรับเลนใหม่ หากตั้งค่าเปิดใช้งานการปรับแนวอัตโนมัติ MAC จะจัดเลนใหม่โดยอัตโนมัติ

อย่ายืนยันสัญญาณนี้เมื่อเปิดใช้งานการจัดตำแหน่งอัตโนมัติถูกตั้งค่าไว้

rx_error

(N*2*2)+3 (โหมด PAM4)
(N*2)*3 (โหมด NRZ)

เอาท์พุต

rx_core_clout

เมื่อยืนยัน บ่งชี้ว่าเงื่อนไขข้อผิดพลาดเกิดขึ้นในพาธข้อมูล RX
· [(N*2+2):N+3] = ระบุข้อผิดพลาด PCS สำหรับเลนเฉพาะ
· [N+2] = ระบุข้อผิดพลาดในการจัดตำแหน่ง เริ่มต้นการจัดตำแหน่งเลนใหม่หากมีการยืนยันบิตนี้
· [N+1]= ระบุว่าข้อมูลถูกส่งต่อไปยังตรรกะของผู้ใช้เมื่อตรรกะของผู้ใช้ไม่พร้อม
· [N] = ระบุการสูญเสียการจัดตำแหน่ง
· [(N-1):0] = ระบุว่าข้อมูลมีข้อผิดพลาด CRC

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

6.4. สัญญาณการกำหนดค่าตัวรับส่งสัญญาณใหม่

ตารางที่ 23.

สัญญาณการกำหนดค่าใหม่ของ PCS
ในตารางนี้ N แสดงถึงจำนวนเลนที่ตั้งค่าไว้ในตัวแก้ไขพารามิเตอร์ IP

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

reconfig_sl_read

อินพุต reconfig_sl_ คำสั่งอ่านการกำหนดค่าใหม่ของ PCS

คล้าก

สัญญาณ

reconfig_sl_write

อินพุต reconfig_sl_ การเขียนการกำหนดค่าใหม่ของ PCS

คล้าก

สัญญาณคำสั่ง

reconfig_sl_address

14 บิต + clogb2N

ป้อนข้อมูล

reconfig_sl_clk

ระบุที่อยู่อินเทอร์เฟซที่แมปหน่วยความจำ Avalon การกำหนดค่า PCS ใหม่ในช่องที่เลือก
แต่ละเลนมี 14 บิตและบิตบนหมายถึงเลนออฟเซ็ต
Example สำหรับการออกแบบ NRZ/PAM4 4 เลน โดย reconfig_sl_address[13:0] อ้างถึงค่าที่อยู่:
· reconfig_sl_address[15:1 4] ตั้งเป็น 00 = ที่อยู่สำหรับเลน 0
· reconfig_sl_address[15:1 4] ตั้งเป็น 01 = ที่อยู่สำหรับเลน 1
· reconfig_sl_address[15:1 4] ตั้งเป็น 10 = ที่อยู่สำหรับเลน 2
· reconfig_sl_address[15:1 4] ตั้งเป็น 11 = ที่อยู่สำหรับเลน 3

reconfig_sl_readdata

เอาต์พุต reconfig_sl_ ระบุข้อมูลการกำหนดค่าใหม่ของ PCS

คล้าก

ให้อ่านเป็นวงจรพร้อมในก

เลนที่เลือก

reconfig_sl_waitrequest

เอาต์พุต reconfig_sl_ แสดงถึงการกำหนดค่า PCS ใหม่

คล้าก

อินเทอร์เฟซที่แมปหน่วยความจำ Avalon

สัญญาณรบกวนในเลนที่เลือก

reconfig_sl_writedata

อินพุต reconfig_sl_ ระบุข้อมูลการกำหนดค่าใหม่ของ PCS

คล้าก

ที่จะเขียนบนวงจรการเขียนใน

เลนที่เลือก

reconfig_sl_readdata_vali

เอาท์พุต

reconfig_sl_ ระบุการกำหนดค่า PCS ใหม่

คล้าก

ข้อมูลที่ได้รับถูกต้องในการเลือก

เลน

ตารางที่ 24.

สัญญาณการกำหนดค่าใหม่ของ F-Tile Hard IP
ในตารางนี้ N แสดงถึงจำนวนเลนที่ตั้งค่าไว้ในตัวแก้ไขพารามิเตอร์ IP

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

กำหนดค่าใหม่_อ่าน

อ่านการกำหนดค่า reconfig_clk PMA ใหม่อินพุต

สัญญาณคำสั่ง

กำหนดค่าใหม่_เขียน

อินพุต reconfig_clk การเขียนการกำหนดค่า PMA ใหม่

สัญญาณคำสั่ง

reconfig_address

18 บิต + clog2bN

ป้อนข้อมูล

reconfig_clk

ระบุที่อยู่อินเทอร์เฟซที่แมปหน่วยความจำ PMA Avalon ในเลนที่เลือก
ต่อเนื่อง…

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 48

ส่งคำติชม

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

ชื่อ
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

ความกว้าง
32 1 32 1

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

ในโหมด PAM4 ad NRZ ทั้งสองเลน แต่ละเลนมี 18 บิต และบิตบนที่เหลือหมายถึงเลนออฟเซ็ต
Example สำหรับการออกแบบ 4 เลน:
· reconfig_address[19:18] ตั้งเป็น 00 = ที่อยู่เลน 0
· reconfig_address[19:18] ตั้งเป็น 01 = ที่อยู่เลน 1
· reconfig_address[19:18] ตั้งเป็น 10 = ที่อยู่เลน 2
· reconfig_address[19:18] ตั้งเป็น 11 = ที่อยู่เลน 3

เอาท์พุต

reconfig_clk ระบุข้อมูล PMA ที่จะอ่านโดยรอบที่พร้อมในเลนที่เลือก

เอาท์พุต

reconfig_clk แสดงสัญญาณการหยุดชะงักของอินเตอร์เฟส PMA Avalon memorymapped ในเลนที่เลือก

ป้อนข้อมูล

reconfig_clk ระบุข้อมูล PMA ที่จะเขียนในรอบการเขียนในเลนที่เลือก

เอาท์พุต

reconfig_clk ระบุข้อมูลที่ได้รับการกำหนดค่าใหม่ PMA นั้นถูกต้องในเลนที่เลือก

6.5. สัญญาณ PMA

ตารางที่ 25.

สัญญาณ PMA
ในตารางนี้ N แสดงถึงจำนวนเลนที่ตั้งค่าไว้ในตัวแก้ไขพารามิเตอร์ IP

ชื่อ

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

phy_tx_lanes_เสถียร

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส เมื่อยืนยัน แสดงว่า TX datapath พร้อมที่จะส่งข้อมูล

tx_pll_locked

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส เมื่อยืนยัน แสดงว่า TX PLL ได้รับสถานะล็อกแล้ว

phy_ehip_ready

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส

เมื่อยืนยัน แสดงว่า PCS แบบกำหนดเองได้เสร็จสิ้นการเริ่มต้นภายในและพร้อมสำหรับการส่ง
สัญญาณนี้ยืนยันหลังจากยกเลิกการยืนยัน tx_pcs_fec_phy_reset_n และ tx_pcs_fec_phy_reset_nare

tx_serial_data

เอาต์พุต TX อนุกรมนาฬิกา TX พินอนุกรม

rx_serial_data

อินพุต RX อนุกรมนาฬิกา พินอนุกรม RX

phy_rx_block_lock

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส เมื่อยืนยัน แสดงว่าการจัดตำแหน่งบล็อก 66b เสร็จสมบูรณ์สำหรับเลน

rx_cdr_lock

N*2 (โหมด PAM4)

เอาท์พุต

อะซิงโครนัส

เมื่อยืนยัน แสดงว่านาฬิกาที่กู้คืนถูกล็อกไว้กับข้อมูล
ต่อเนื่อง…

ส่งคำติชม

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP สัญญาณอินเทอร์เฟซ 683074 | 2022.04.28

ชื่อ phy_rx_pcs_ready phy_rx_hi_ber

ความกว้าง

โดเมนนาฬิกาบอกทิศทาง

คำอธิบาย

N (โหมด NRZ)

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส

เมื่อยืนยัน แสดงว่าเลน RX ของช่องอีเทอร์เน็ตสอดคล้องกันและพร้อมที่จะรับข้อมูล

N*2 (โหมด PAM4)
N (โหมด NRZ)

เอาท์พุต

อะซิงโครนัส

เมื่อยืนยัน แสดงว่า RX PCS ของช่องอีเทอร์เน็ตที่เกี่ยวข้องอยู่ในสถานะ HI BER

F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP 50

ส่งคำติชม

683074 | 2022.04.28 ส่งคำติชม

7. การออกแบบด้วย F-Tile Serial Lite IV Intel FPGA IP

7.1. รีเซ็ตแนวทาง
ทำตามแนวทางการรีเซ็ตเหล่านี้เพื่อใช้การรีเซ็ตระดับระบบของคุณ
· ผูกสัญญาณ tx_pcs_fec_phy_reset_n และ rx_pcs_fec_phy_reset_n เข้าด้วยกันในระดับระบบเพื่อรีเซ็ต TX และ RX PCS พร้อมกัน
· ยืนยันสัญญาณ tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n และ reconfig_reset พร้อมกัน โปรดดูที่การรีเซ็ตและการเริ่มต้นลิงก์สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการรีเซ็ต IP และลำดับการเริ่มต้น
· ถือ tx_pcs_fec_phy_reset_n และ rx_pcs_fec_phy_reset_n สัญญาณต่ำ และ reconfig_reset สัญญาณสูง และรอ tx_reset_ack และ rx_reset_ack เพื่อรีเซ็ต F-tile hard IP และบล็อกการกำหนดค่าใหม่อย่างถูกต้อง
· เพื่อให้เกิดการเชื่อมโยงอย่างรวดเร็วระหว่างอุปกรณ์ FPGA ให้รีเซ็ต F-Tile Serial Lite IV Intel FPGA IP ที่เชื่อมต่อพร้อมกัน อ้างถึง F-Tile Serial Lite IV Intel FPGA IP Design Exampคู่มือผู้ใช้สำหรับข้อมูลเกี่ยวกับการตรวจสอบลิงค์ IP TX และ RX โดยใช้ชุดเครื่องมือ
ข้อมูลที่เกี่ยวข้อง
· รีเซ็ตและเริ่มต้นลิงก์ ในหน้า 37
· F-Tile Serial Lite IV การออกแบบ IP FPGA ของ Intel เช่นample คู่มือผู้ใช้

7.2. แนวทางการจัดการข้อผิดพลาด

ตารางต่อไปนี้แสดงแนวทางการจัดการข้อผิดพลาดสำหรับเงื่อนไขข้อผิดพลาดที่อาจเกิดขึ้นกับการออกแบบ F-Tile Serial Lite IV Intel FPGA IP

ตารางที่ 26. เงื่อนไขข้อผิดพลาดและแนวทางการจัดการ

เงื่อนไขข้อผิดพลาด
เลนตั้งแต่หนึ่งเลนขึ้นไปไม่สามารถสื่อสารได้หลังจากกรอบเวลาที่กำหนด

แนวปฏิบัติ
ใช้ระบบหมดเวลาเพื่อรีเซ็ตลิงก์ที่ระดับแอปพลิเคชัน

เลนจะสูญเสียการสื่อสารหลังจากสร้างการสื่อสารแล้ว
เลนขาดการสื่อสารในระหว่างขั้นตอนการเลื่อน

สิ่งนี้อาจเกิดขึ้นหลังจากหรือระหว่างขั้นตอนการถ่ายโอนข้อมูล ใช้การตรวจจับการสูญหายของลิงก์ที่ระดับแอปพลิเคชันและรีเซ็ตลิงก์
ใช้กระบวนการเริ่มต้นลิงก์ใหม่สำหรับเลนที่ผิดพลาด คุณต้องแน่ใจว่าการกำหนดเส้นทางบอร์ดไม่เกิน 320 UI

สูญเสียการจัดเลนหลังจากจัดเลนทั้งหมดแล้ว

สิ่งนี้อาจเกิดขึ้นหลังจากหรือระหว่างขั้นตอนการถ่ายโอนข้อมูล ใช้การตรวจจับการสูญเสียการจัดเลนที่ระดับแอปพลิเคชันเพื่อเริ่มต้นกระบวนการจัดเลนใหม่

ลงทะเบียน ISO 9001: 2015

683074 | 2022.04.28 ส่งคำติชม

8. คู่มือผู้ใช้ F-Tile Serial Lite IV Intel FPGA IP

เวอร์ชัน IP จะเหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุดถึง v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า คอร์ IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่

หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้

รุ่น Intel Quartus Prime
21.3

IP Core เวอร์ชัน 3.0.0

คู่มือผู้ใช้ F-Tile Serial Lite IV คู่มือผู้ใช้ Intel® FPGA IP

ลงทะเบียน ISO 9001: 2015

683074 | 2022.04.28 ส่งคำติชม

9. ประวัติการแก้ไขเอกสารสำหรับคู่มือผู้ใช้ F-Tile Serial Lite IV Intel FPGA IP

เอกสารเวอร์ชัน 2022.04.28
2021.11.16 2021.10.22 2021.08.18

รุ่น Intel Quartus Prime
22.1
21.3 21.3 21.2

ไอพีเวอร์ชั่น 5.0.0
3.0.0 3.0.0 2.0.0

การเปลี่ยนแปลง
· ตารางที่อัปเดต: คุณลักษณะ F-Tile Serial Lite IV ของ Intel FPGA IP — อัปเดตคำอธิบายการถ่ายโอนข้อมูลพร้อมการรองรับอัตรารับส่งสัญญาณ FHT เพิ่มเติม: 58G NRZ, 58G PAM4 และ 116G PAM4
· ตารางที่อัปเดต: F-Tile Serial Lite IV คำอธิบายพารามิเตอร์ IP ของ Intel FPGA — เพิ่มพารามิเตอร์ใหม่ · ความถี่นาฬิกาอ้างอิง PLL ของระบบ · เปิดใช้งานจุดสิ้นสุดการแก้ไขจุดบกพร่อง — อัปเดตค่าสำหรับอัตราข้อมูล PMA — อัปเดตการตั้งชื่อพารามิเตอร์ให้ตรงกับ GUI
· อัปเดตคำอธิบายสำหรับการถ่ายโอนข้อมูลในตาราง: F-Tile Serial Lite IV Intel FPGA IP Features
· เปลี่ยนชื่อตาราง IP เป็น F-Tile Serial Lite IV Intel FPGA IP Parameter Description ในส่วน Parameters เพื่อความชัดเจน
· ตารางที่อัปเดต: พารามิเตอร์ IP: — เพิ่มพารามิเตอร์ใหม่–เปิดใช้งาน RSFEC บน Serial Lite IV Simplex IP อื่นที่วางอยู่ที่ช่อง FGT เดียวกัน — อัปเดตค่าเริ่มต้นสำหรับความถี่สัญญาณนาฬิกาอ้างอิงของตัวรับส่งสัญญาณ
การเปิดตัวครั้งแรก

ลงทะเบียน ISO 9001: 2015

เอกสาร / แหล่งข้อมูล

	Intel F ไทล์ Serial Lite IV Intel FPGA IP [พีดีเอฟ] คู่มือการใช้งาน F ไทล์ Serial Lite IV Intel FPGA IP, F ไทล์ Serial Lite IV, Intel FPGA IP
	Intel F-Tile อนุกรม Lite IV Intel FPGA IP [พีดีเอฟ] คู่มือการใช้งาน F-Tile อนุกรม Lite IV Intel FPGA IP, อนุกรม Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP