intel AN 951 Stratix 10 IO Limited FPGA Design Guidelines
Pambuka
Dokumen iki nyedhiyakake pedoman desain khusus kanggo Intel® Stratix® 10 I/O Limited (IOL) FPGA sing ditunjuk kanthi urutan nomer bagean (OPN) sing diakhiri karo -NL. I/O Limited FPGAs mbatesi panggunaan transceiver supaya bandwidth agregat siji arah yaiku ≤499 Gbps lan panggunaan GPIO nganti ≤700 pin I/O. Pelanggan bisa nemokake piranti kasebut migunani yen watesan ekspor mbatesi panggunaan FPGA kanthi transceiver lan panggunaan I/O ing ndhuwur watesan kasebut. Kajaba kasebut, Intel Stratix 10 I/O Limited FPGAs tumindak identik karo standar Intel Stratix 10 FPGAs. Dokumen iki adhedhasar piranti lunak Intel Quartus® Prime versi 21.1.
Swaraview
FPGA Intel Stratix 10 I/O Limited (IOL) ditetepake kanthi urutan nomer bagean (OPN) sing diakhiri karo seselan -NL.
Piranti lunak Intel Quartus Prime duwe watesan ing Intel Stratix 10 IOL FPGA kanggo mbatesi panggunaan GPIO, LVDS, lan transceiver.
Tabel ing ngisor iki nuduhake dhukungan fitur kanggo FPGA Intel Stratix 10 IOL lan FPGA OPN standar Intel Stratix 10.
Tabel 1. Piranti Intel Stratix 10 I/O Limited lan Perbandingan Fitur Piranti Standar Intel Stratix 10:
| Fitur | Paramèter | Piranti standar | Piranti I/O Limited |
| Konfigurasi | Skema | Ndhukung kabeh skema tanpa fungsi utawa prabédan kinerja. | |
| Pemrograman file kompatibilitas | (1) | (1) | |
| GPIO lan LVDS | Panggunaan jumlah pin I/O maksimum (2)(3) | > 700 pin (4) | ≤700 pin |
| Transceiver | Panggunaan bandwidth maksimal (5) | > 499 Gbps | ≤499 Gbps |
| Konfigurasi ulang dinamis | ya wis | iya (6) | |
| Cathetan: 1. Waca ing Pedoman Konfigurasi Piranti topik kanggo rincian.
2. GPIO lan LVDS pin counts diwatesi kanggo 700 pin dening piranti lunak Intel Quartus Perdhana IOL watesan. Jumlah pin LVDS yaiku 2 pin saben pasangan. 3. I / O pin count kalebu tujuan umum I / O, LVDS I / O, lan vol dhuwurtage I/O. 4. Maksimum I / O kasedhiyan nomer pin gumantung pilihan paket piranti. 5. Kanggo rincian pitungan bandwidth piranti lunak Intel Quartus Prime, waca ing Bandwidth Transceiver Petungan topik. 6. Ngaktifake Dynamic Reconfiguration nyuda transceiver bandwidth maksimum saben piranti lunak Intel Quartus Prime Watesan IOL. Rujuk menyang Status Rekonfigurasi Dinamis bagean ing Transceiver Bandwidth Pitungan topik kanggo informasi luwih lengkap. |
|||
Kasedhiya Pilihan Piranti lan Urutan Nomer Part
Topik iki nggambarake pemetaan antarane opsi piranti sing kasedhiya lan kode pesenan sing cocog, lan nuduhake perbandingan antarane I / O Limited (IOL) lan kode pesenan standar.
Gambar 1. SampKode Pesenan lan Pilihan sing Kasedhiya kanggo Intel Stratix 10 FPGA kanthi Sufiks NL Opsional
Tabel ing ngisor iki nuduhake nomer bagean pesenan Intel Stratix 10 IOL FPGA (OPN) lan padha karo Intel Stratix 10 piranti standar OPN. Kanggo informasi babagan pesenan piranti sing ora kadhaptar ing tabel iki, hubungi wakil Intel.
Tabel 2. Intel Stratix 10 I/O Limited (IOL) FPGA OPN lan OPN FPGA Standar sing Setara
| Varian | Standar FPGA OPN | I/O Limited FPGA OPN |
| GX | 1SG040HH2F35I2VG | 1SG040HH2F35I2VGNL |
| 1SG065HH2F35I2LG | 1SG065HH2F35I2LGNL | |
| 1SG110HN2F43E2VG | 1SG110HN2F43E2VGNL | |
| 1SG110HN2F43I2VG | 1SG110HN2F43I2VGNL | |
| 1SG166HN2F43I2VG | 1SG166HN2F43I2VGNL | |
| 1SG280LN2F43I2LG | 1SG280LN2F43I2LGNL | |
| 1SG280HN2F43I2VG | 1SG280HN2F43I2VGNL | |
| 1SG280HN2F43I2LG | 1SG280HN2F43I2LGNL | |
| TX | 1ST040EH2F35I2LG | 1ST040EH2F35I2LGNL |
| 1ST110EN2F43I2VG | 1ST110EN2F43I2VGNL | |
| 1ST110EN2F43I2LG | 1ST110EN2F43I2LGNL | |
| DX | 1SD110PJ2F43E2VG | 1SD110PJ2F43E2VGNL |
Pedoman Piranti Lunak Intel Quartus Prime
Sampeyan kudu nggunakake piranti lunak Intel Quartus Prime Pro Edition versi 21.1 utawa luwih anyar kanggo nyusun rancangan sing ngarahake Intel Stratix 10 I/O Limited (IOL) FPGAs.
Topik ing ngisor iki menehi tuntunan kanggo migrasi desain Intel Quartus Prime antarane Intel Stratix 10 standar OPN FPGA lan Intel Stratix 10 IOL FPGA, lan kanggo kompatibilitas patch piranti lunak Intel Quartus Prime.
Migrasi Desain
Ana rong cara kanggo migrasi desain antarane standar Intel Stratix 10 FPGA lan Intel Stratix 10 I/O Limited (IOL) FPGA.
Cara Migrasi Desain 1: Ngganti OPN Piranti
- Ing piranti lunak Intel Quartus Prime, klik Tugas ➤ Piranti banjur pilih piranti sing ditargetake.
- Sampeyan duwe keluwesan kanggo ngganti lokasi lan pin assignments, yen pengin. Klik Ya yen dijaluk, supaya piranti lunak Intel Quartus Prime mbusak lokasi lan tugas I/O, utawa klik Ora kanggo njaga tugas sing wis ana.
Gambar 2. Kothak Dialog kanggo Mbusak Lokasi lan Tugas I/O
Cara Migrasi Desain 2: Gunakake Antarmuka Pangguna Migrasi
Antarmuka Pangguna Migrasi mbantu mriksa kompatibilitas piranti lan nyedhiyakake tabel perbandingan—bisa diakses saka Pin Migration View ing Pin Planner— nuduhake asil migrasi antarane piranti sing dipilih kanggo migrasi.
- Ing piranti lunak Intel Quartus Prime, klik Tugas ➤ Piranti.
- Klik tombol Migrasi Piranti ing sisih tengen ngisor jendhela Piranti.
Gambar 3. Exampsaka Kothak Dialog Piranti
- Ing kothak dialog Piranti Migrasi, pilih piranti migrasi sing kompatibel sing pengin ditargetake.
Gambar 4. Exampsaka Kotak Dialog Piranti Migrasi
- Migrasi Pin View kasedhiya ing Planner Pin, lan nggampangake comparison antarane piranti migrasi; menehi informasi ing ngisor iki:
- Nomer pin
- Piranti migrasi
- Pin finder
- Hasil migrasi
- Tampilake mung pin sing disorot
- Tampilake beda migrasi
- Ekspor
- Tampilake kolom
Bukak Pin Migration View ing Planner Pin, kanthi ngeklik View ➤ Jendela Pin Migrasi. Sampeyan bisa ngakses informasi rinci kanthi ngeklik-tengen pilihan sampeyan ing Migrasi Pin View.
Gambar 5. Example saka Migration Pin View
Kompatibilitas Patch Piranti Lunak Intel Quartus Prime
Piranti lunak Intel Quartus Prime kanggo Intel Stratix 10 FPGA kanthi OPN standar ora kompatibel karo FPGA Intel Stratix 10 I/O Limited (IOL), kajaba patch kasebut nemtokake dhukungan.
Kanggo njaluk patch lunak Intel Quartus Prime kanggo Intel Stratix 10 IOL FPGA, hubungi Dhukungan Intel Kula.
Pesen Kesalahan Piranti Lunak Intel Quartus Prime sing gegandhengan
Nalika nyusun desain sing ngarahake Intel Stratix 10 I/O Limited FPGAs, sampeyan bisa uga nemoni pesen kesalahan kompilasi kaya ing ngisor iki.
Tabel 3. Pesen Kesalahan Piranti Lunak Intel Quartus Prime sing gegandhengan
| Pesen Kesalahan Piranti Lunak Intel Quartus Prime | Referensi |
| Desain iki nggunakake piranti sing diwatesi maksimal 700 pangguna-IO. Saiki,Jumlah pin I/O> digunakake!” | Pesen kesalahan kanggo > 700 Pins Pemanfaatan |
| Piranti saikipiranti OPN> tingkat data ora bisa ngluwihi 499Gbps. Desain kang TX data- rate punikaTX kumulatif data-rate>, lan RX data-rate punikaTingkat data kumulatif RX>. | Pesen Kesalahan kanggo Desain Ngluwihi Transceiver Maksimum Bandwidth |
Pedoman piranti
FPGA Intel Stratix 10 I/O Limited (IOL) ndhukung skema konfigurasi piranti sing padha karo FPGA OPN standar Intel Stratix 10. Topik ing ngisor iki menehi pedoman kanggo ngatur fitur GPIO, LVDS, lan transceiver kanggo mesthekake kompilasi desain sukses ing Intel Stratix 10 IOL FPGA.
Pedoman Konfigurasi Piranti
FPGA Intel Stratix 10 I/O Limited (IOL) duwe ID piranti unik sing ngontrol perangkat kukuh piranti kanggo nyegah mbukak program sing ora sah files.
Pemrograman File Kompatibilitas
Tabel ing ngisor iki nuduhake pemrograman file kompatibilitas antarane piranti OPN standar lan piranti IOL OPN padha. Yen sampeyan target desain sing padha kanggo piranti OPN standar lan piranti IOL OPN sing kompatibel, sampeyan bisa milih kanggo ngumpulake desain mung nggunakake IOL OPN.
Tabel 4. Pemrograman File Kompatibilitas Antarane Intel Stratix 10 FPGA karo Standard OPN lan Intel Stratix 10 I/O Limited FPGA karo IOL OPN
| Piranti standar Intel Stratix 10 | Intel Stratix 10 I / O Piranti Limited | |
| Pemrograman file kui karo I / O Limited OPN | ya wis | ya wis |
| Pemrograman file kui karo OPN standar | ya wis | Ora |
Cara kanggo Ngenali OPN Piranti saka Pemrograman .SOF File
Langkah-langkah ing ngisor iki ngidini sampeyan nemtokake manawa .SOF diwenehi file target Intel Stratix 10 FPGA karo Standard OPN utawa Intel Stratix 10 FPGA karo IOL OPN.
- Pindhah menyang antarmuka baris perintah piranti lunak Intel Quartus Prime.
- Ngganti direktori kerja kanggo nemokake .SOF file: $cdfile_direktori>
- Ketik lan mbukak printah quartus_pfg: $ quartus_pfg -ifilejeneng> .sof
- Ing pesen sing ditampilake, goleki Piranti: .
Gambar ing ngisor iki nggambarake mantanample saka pesen lunak Intel Quartus Prime ditampilake. Nomer bagean saka target Intel Stratix 10 I/O Limited FPGA rampung karo NL.
Gambar 6. Example saka Intel Quartus Perdhana Software Message nuduhake IOL OPN ing .SOF File
Kanggo informasi babagan ID Piranti, deleng ID Piranti ing Intel Stratix 10 JTAG Boundary-Scan Testing Guide pangguna.
Informasi sing gegandhengan
Intel Stratix 10 J KabTAG Boundary-Scan Testing Guide pangguna
Pedoman GPIO lan LVDS
Topik ing ngisor iki nyedhiyakake perbandingan sumber input/output (I/O) lan pedoman migrasi desain.
I / O Resource Comparison antarane Standard OPN lan IOL OPN Piranti
Tabel ing ngisor iki mbandhingaké Intel Stratix 10 standar OPN lan Intel Stratix 10 I / O Limited (IOL) OPN FPGAs.
Tabel 5. Persamaan lan Bedane Antarane Intel Stratix 10 Standard OPN lan I/O Limited OPN FPGAs
| Item | Podho | Bedane |
| Fitur I/O | Fitur I / O padha. (1) | ora ana |
| Fungsi Pin | Kabeh fungsi pin kalebu daya lan konfigurasi pin sing diterangake ing Intel Stratix 10 piranti pin-metu files padha identik. (2) | ora ana |
| Limit Panggunaan I/O | Kanggo paket F35 & F43, total watesan panggunaan count I / O identik antarane piranti OPN lan IOL OPN standar, amarga loro-lorone mung duwe <700 pin I/O. | Kanggo paket F50, F55 & F74 (3) total I / O panggunaan diwatesi kanggo maksimum 700 pin kanggo IOL OPNs. Pin 700 I/O bisa dadi kombinasi pin sing didaftar ing pin-out file. Kanggo desain sing nggunakake luwih saka 700 pin ing piranti OPN standar, jumlah total I/O kudu dikurangi dadi
≤700 pas karo piranti IOL. |
| Cathetan: 1. Waca Intel Stratix 10 Tujuan Umum I/O Pandhuan pangguna kanggo informasi babagan Intel Stratix 10 I / fitur O.
2. Waca Intel® Stratix® 10 Piranti Pin-Out Files. 3. Intel Stratix 10 IOL FPGA karo opsi paket F50, F55 & F74 ora kasedhiya saiki. Kanggo informasi, hubungi wakil Intel. |
||
Migrasi Desain
Nalika migrasi desain saka count panggunaan I / O sing luwih gedhe menyang count panggunaan I / O sing luwih cilik, sampeyan kudu ngevaluasi total daya piranti lan owah-owahan sambungan pin.
Total Konsumsi Daya Piranti
Konsumsi daya piranti gumantung saka panggunaan I / O ing desain. Nalika panggunaan I / O diganti sawise migrasi desain saka OPN standar menyang piranti OPN I / O Limited (IOL), sampeyan kudu ngevaluasi konsumsi daya nggunakake Intel Quartus Prime Power Analyzer utawa Intel FPGA Power and Thermal Calculator, kanggo entuk estimasi daya sing akurat.
Kanggo informasi sing gegandhengan, waca:
- Intel® FPGA Power and Thermal Calculator User Guide
- Pandhuan Pangguna Intel® Quartus® Prime Pro Edition - Analisis Daya lan Optimasi
Sambungan Pin kanggo Pin sing Ora Digunakake
Yen ana I / O pin sing ora digunakake sawise migrasi desain saka OPN standar kanggo piranti IOL OPN, sampeyan kudu nyambungake pin sing ora digunakake minangka ditetepake ing piranti lunak Intel Quartus Prime. Langkah-langkah ing ngisor iki nggambarake proses iki:
- Ing Project Navigator ing piranti lunak Intel Quartus Prime, klik-tengen OPN, banjur klik Piranti.
Gambar 7. Mbukak kothak Dialog Piranti
- Ing kothak dialog Piranti, klik tombol Piranti lan Pin Pilihan.
Gambar 8. Tombol Pilihan Piranti lan Pin ing Kotak Dialog Piranti
- Navigasi menyang tab Pin sing ora digunakake ing wit Kategori ing sisih kiwa kothak dialog Pilihan Piranti lan Pin. Pilih setelan sing disenengi saka dhaptar gulung mudhun ing bagean Simpen kabeh pin sing ora digunakake.
Gambar 9. Kothak Dialog Pilihan Piranti lan Pin
Pesen kesalahan kanggo > 700 Pins Pemanfaatan
Nalika desain duwe panggunaan I / O ngluwihi 700 pin kanggo paket sing duwe luwih saka 700 I / O pin, piranti lunak Intel Quartus Prime pesen kesalahan nalika kompilasi.
Pesen kesalahan: Desain iki nggunakake piranti sing diwatesi maksimal 700 pangguna-IO. Saiki, lagi digunakake!”
Pedoman Transceiver
FPGAs Intel Stratix 10 I / O Limited (IOL) duwe watesan penempatan Intel Quartus Prime Fitter tambahan sing nyetel bandwidth transceiver maksimum ing 499 Gbps kanggo tingkat data accumulative TX lan tingkat data accumulative RX ing kabeh saluran transceiver sing digunakake ing desain. Pedoman penempatan ing Pandhuan Pangguna Transceiver L/H/E/P-Tile lan ing AN 778 ditrapake kanggo FPGA Intel Stratix 10 lan IOL Intel Stratix 10 standar.
Kanggo informasi sing gegandhengan, waca:
- L- lan H-Tile Transceiver PHY User Guide
- E-Tile Transceiver PHY User Guide
Intel FPGA P-Tile Avalon Streaming IP kanggo PCI Express Design Example Pandhuan pangguna - P-Tile Avalon® Intel® FPGA IP sing dipetakan memori kanggo PCI Express * Pandhuan pangguna
- AN 778: Panggunaan Transceiver Intel® Stratix® 10 L-Tile/H-Tile
Transceiver Bandwidth Pitungan
Tingkat data transceiver kanggo saben saluran sing ditrapake kanggo tingkat data kumulatif TX desain lan tingkat data kumulatif RX tundhuk karo rong konfigurasi IP PHY asli: mode modulasi sinyal, lan status konfigurasi ulang dinamis.
Mode Modulasi Sinyal
Kanthi gawan, IP PHY asli ngetrapake modulasi non-return-to-zero (NRZ) kanggo
sinyal listrik kajaba sampeyan milih Pulse-Amplitude Modulation 4-Level (PAM4) ing ETile.
L-Tile lan H-Tile duwe modulasi NRZ mung kanggo sinyal listrik. Nalika saluran nggunakake NRZ, Nilai tarif data counts minangka saluran siji; Nanging, nalika link nggunakake PAM4, Nilai tarif data counts minangka rong saluran nalika nggunakake rong saluran fisik.
ExampPitungan kanggo model panggunaan kanthi saluran siji 10 Gbps nggunakake NRZ lan siji link 56 Gbps nggunakake sinyal PAM4:
Bandwidth = (10Gbps x 1 saluran) + (56 Gbps x 2 saluran) = 122 Gbps
Status Rekonfigurasi Dinamis
Kanggo piranti L-Tile, H-Tile, lan E-Tile, tingkat data sing digunakake dening piranti lunak Intel Quartus Prime kanggo tingkat data TX lan RX tundhuk marang status fitur konfigurasi ulang dinamis transceiver. Yen sampeyan durung ngaktifake konfigurasi ulang dinamis, tingkat data ditemtokake dening atribut tingkat data sing disetel ing IP PHY asli. Yen sampeyan wis ngaktifake konfigurasi ulang dinamis, tingkat data ditetepake kanthi tingkat data maksimum saluran miturut spesifikasi transceiver paling cepet saka L-Tile, H-Tile, utawa E-Tile.
Bandwidth transceiver luwih suda miturut definisi ing ngisor iki:
- Kanggo piranti L-Tile, piranti lunak Intel Quartus Prime ngetrapake tingkat data maksimum saluran ing tingkat kacepetan transceiver 2, amarga L-Tile ora duwe tingkat kacepetan transceiver 1.
- Kanggo piranti H-Tile lan E-Tile, piranti lunak Intel Quartus Prime ngetrapake tingkat data maksimum saluran ing tingkat kacepetan transceiver 1, sanajan kelas kacepetan transceiver I/O Limited (IOL) OPN yaiku 2.
Tabel ing ngisor iki nggambarake example sing nggunakake 10 Gbps ing kabeh saluran, ing piranti L-Tile, H-Tile, utawa E-Tile.
Tabel 6. Tingkat Data Efektif saben Saluran kanggo Intel Quartus Prime Software Transceiver Bandwidth Pitungan karo Example saka 10Gbps Native PHY IP
| Status Rekonfigurasi Dinamis | |||||||
| Pateni | Aktifake | ||||||
| Lokasi Saluran | Tarif Data Terapan saben Saluran (Gbps) | Lokasi Saluran | Tarif Data Terapan saben Saluran (Gbps) | ||||
| L-Tile | H-Tile | E-Tile (NRZ/ PAM4) | L-Tile | H-Tile | E-Tile (NRZ/ PAM4) | ||
| 23 | 10 | 10 | 10 / 20 | 23 | 17.4 | 17.4 | 28.9 / 57.4 |
| 22 | 10 | 10 | 10 / 20 | 22 | 26.6 | 28.3 | 28.9 / 57.4 |
| 21 | 10 | 10 | 10 / 20 | 21 | 26.6 | 28.3 | 28.9 / 57.4 |
| 20 | 10 | 10 | 10 / 20 | 20 | 17.4 | 17.4 | 28.9 / 57.4 |
| 19 | 10 | 10 | 10 / 20 | 19 | 26.6 | 28.3 | 28.9 / 57.4 |
| 18 | 10 | 10 | 10 / 20 | 18 | 26.6 | 28.3 | 28.9 / 57.4 |
| 17 | 10 | 10 | 10 / 20 | 17 | 17.4 | 17.4 | 28.9 / 57.4 |
| 16 | 10 | 10 | 10 / 20 | 16 | 26.6 | 28.3 | 28.9 / 57.4 |
| 15 | 10 | 10 | 10 / 20 | 15 | 26.6 | 28.3 | 28.9 / 57.4 |
| 14 | 10 | 10 | 10 / 20 | 14 | 17.4 | 17.4 | 28.9 / 57.4 |
| 13 | 10 | 10 | 10 / 20 | 13 | 26.6 | 28.3 | 28.9 / 57.4 |
| 12 | 10 | 10 | 10 / 20 | 12 | 26.6 | 28.3 | 28.9 / 57.4 |
| 11 | 10 | 10 | 10 / 20 | 11 | 17.4 | 17.4 | 28.9 / 57.4 |
| 10 | 10 | 10 | 10 / 20 | 10 | 26.6 | 28.3 | 28.9 / 57.4 |
| 9 | 10 | 10 | 10 / 20 | 9 | 26.6 | 28.3 | 28.9 / 57.4 |
| 8 | 10 | 10 | 10 / 20 | 8 | 17.4 | 17.4 | 28.9 / 57.4 |
| terus… | |||||||
| Status Rekonfigurasi Dinamis | |||||||
| Pateni | Aktifake | ||||||
| Lokasi Saluran | Tarif Data Terapan saben Saluran (Gbps) | Lokasi Saluran | Tarif Data Terapan saben Saluran (Gbps) | ||||
| L-Tile | H-Tile | E-Tile (NRZ/ PAM4) | L-Tile | H-Tile | E-Tile (NRZ/ PAM4) | ||
| 7 | 10 | 10 | 10 / 20 | 7 | 26.6 | 28.3 | 28.9 / 57.4 |
| 6 | 10 | 10 | 10 / 20 | 6 | 26.6 | 28.3 | 28.9 / 57.4 |
| 5 | 10 | 10 | 10 / 20 | 5 | 17.4 | 17.4 | 28.9 / 57.4 |
| 4 | 10 | 10 | 10 / 20 | 4 | 26.6 | 28.3 | 28.9 / 57.4 |
| 3 | 10 | 10 | 10 / 20 | 3 | 26.6 | 28.3 | 28.9 / 57.4 |
| 2 | 10 | 10 | 10 / 20 | 2 | 17.4 | 17.4 | 28.9 / 57.4 |
| 1 | 10 | 10 | 10 / 20 | 1 | 26.6 | 28.3 | 28.9 / 57.4 |
| 0 | 10 | 10 | 10 / 20 | 0 | 26.6 | 28.3 | 28.9 / 57.4 |
Pesen kesalahan kanggo Desain Ngluwihi Maksimum Transceiver Bandwidth
Nalika desain ngluwihi bandwidth transceiver maksimum ≤499Gbps, Intel Quartus Prime Fitter ngetokake pesen kesalahan sajrone kompilasi. Sistem nampilake informasi sing ana hubungane karo kesalahan, langsung sadurunge pesen kesalahan. Pesen informasi part 1 dhaptar kabeh saluran RX lan TX lan tingkat data Applied dening Fitter ing pitungan bandwidth transceiver, karo siji baris pesen kanggo saben saluran TX lan RX. Pesen kasebut nemtokake manawa saluran kasebut ngidini fitur konfigurasi ulang dinamis transceiver. Ex ing ngisor ikiampilustrasi pesen informasi iki:
Pesen informasi part 2 nampilake tingkat data kumulatif TX lan tingkat data kumulatif RX sing ditrapake dening piranti lunak Intel Quartus Prime kanggo nemtokake manawa watesan bandwidth transceiver wis ngluwihi. Ex ing ngisor ikiampilustrasi pesen informasi iki:
Pesen kesalahan katon yen tingkat data kumulatif TX utawa RX saka desain saiki ngluwihi 499 Gbps.
Tokoh ing ngisor iki nuduhake examppesen informasi piranti lunak Intel Quartus Prime lan pesen kesalahan kanggo tarif data ing ngisor iki:
- Tingkat data kumulatif TX lan RX 498.998400 Gbps
- Tingkat data kumulatif TX lan RX 499.200000 Gbps
- Tingkat data kumulatif TX lan RX 1184.00000 Gbps
Gambar 10. ExampPesen Informasi Perangkat Lunak Intel Quartus Prime kanthi Tingkat Data Kumulatif TX lan RX 498.998400 Gbps, kanthi Transceiver Dynamic Reconfiguration Nonaktif
Gambar 11. ExampInformasi lan Pesen Kesalahan Piranti Lunak Intel Quartus Prime kanthi Tingkat Data Kumulatif TX lan RX 499.200000 Gbps, kanthi Transceiver Dynamic Reconfiguration Disabled
Gambar 12. ExampInformasi lan Pesen Kesalahan Piranti Lunak Intel Quartus Prime Kanthi Tingkat Data Kumulatif TX lan RX 1184.00000 Gbps, kanthi Transceiver Dynamic Reconfiguration Diaktifake
Riwayat Revisi Dokumen kanggo AN 951: Pedoman Desain FPGA Terbatas Intel Stratix 10 I/O
| Versi Dokumen | Versi Intel Quartus Prime | Owah-owahan |
| 2021.08.24 | 21.1 | Link ditambahake ing Pedoman Konfigurasi Piranti topik. |
| 2021.05.06 | 21.1 | Rilis wiwitan. |
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
Dokumen / Sumber Daya
 |
intel AN 951 Stratix 10 IO Limited FPGA Design Guidelines [pdf] Pandhuan pangguna AN 951 Stratix 10 Pedoman Desain FPGA Terbatas IO, Pedoman Desain FPGA Terbatas, Desain FPGA Terbatas IO, AN 951 Stratix 10, Desain FPGA |
