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MICROCHIP H.264 エンコーダ

MICROCHIP-H.264-エンコーダ

導入
H.264は、デジタルビデオの圧縮によく使われるビデオ圧縮規格です。MPEG-4 Part10またはAdvanced Video Coding (MPEG-4 AVC)とも呼ばれます。H.264は、ブロックサイズが16 x 16と定義され、マクロブロックと呼ばれるブロック単位のアプローチでビデオを圧縮します。この圧縮規格は、さまざまなプロをサポートしています。file圧縮率と実装の複雑さを定義する s があります。圧縮されるビデオ フレームは、I フレーム、P フレーム、および B フレームとして扱われます。I フレームは、フレーム内に含まれる情報を使用して圧縮が行われる、イントラコード化されたフレームです。I フレームをデコードするために他のフレームは必要ありません。AP フレームは、I フレームまたは P フレームである前のフレームに関する変更を使用して圧縮されます。B フレームの圧縮は、前のフレームと次のフレームの両方に関するモーションの変更を使用して行われます。

IフレームとPフレームの圧縮プロセスには4つの段階がある。tages:

  • イントラ/インター予測
  • 整数変換
  • 量子化
  • エントロピー符号化

H. 264 は次の XNUMX 種類のエンコーディングをサポートしています。

  • コンテキスト適応型可変長符号化 (CAVLC)
  • コンテキスト適応型バイナリ算術符号化 (CABAC)

H.264エンコーダの現在のバージョンはベースラインプロを実装していますfile エントロピー エンコーディングには CAVLC を使用します。また、H.264 エンコーダーは I フレームと P フレームのエンコーディングをサポートします。

図1. H.264エンコーダブロック図

MICROCHIP-H.264-エンコーダー-1

特徴

H. 264 エンコーダーには次の主な機能があります。

  • YCbCr 420ビデオ形式を圧縮します
  • YCbCr 422ビデオフォーマットを入力として受け入れます
  • 各コンポーネント(Y、Cb、およびCr)で8ビットをサポート
  • ITU-T H.264 Annex B準拠のNALバイトストリーム出力をサポート
  • スタンドアロン操作、CPU、またはプロセッサの支援なしで動作します。
  • ユーザーが設定可能な品質係数 (QP) をサポート
  • Pフレームカウント(PCOUNT)をサポート
  • スキップブロックのユーザー設定可能なしきい値をサポート
  • 1クロックあたり1ピクセルの速度での計算をサポート
  • 1080p 60 fps の解像度までの圧縮をサポート
  • DDRフレームバッファにアクセスするためにビデオアービタインターフェースを使用する
  • 最小の遅延(フルHDまたは252水平ラインで17µs)

サポートされている家族

H. 264 エンコーダーは次の製品ファミリをサポートしています。

  • PolarFire®SoC
  • ポーラファイア

ハードウェアの実装

このセクションでは、H.264 エンコーダのさまざまな内部モジュールについて説明します。H.264 エンコーダへのデータ入力は、YCbCr 422 形式のラスター スキャン イメージの形式である必要があります。H.264 エンコーダは、入力として 422 形式を使用し、420 ​​形式で圧縮を実行します。
次の図は、H.264 エンコーダのブロック図を示しています。

図 1-1. H.264 エンコーダ – モジュール

MICROCHIP-H.264-エンコーダー-2

  1. イントラ予測
    H.264 は、さまざまなイントラ予測モードを使用して、4 x 4 ブロック内の情報を削減します。IP 内のイントラ予測ブロックは、4 x 4 マトリックス サイズで DC 予測のみを使用します。DC コンポーネントは、隣接する上部と左の 4 x 4 ブロックから計算されます。
  2. 整数変換
    H.264は、整数変換に乗算または除算がないように、係数が整数変換行列と量子化行列に分散される整数離散コサイン変換を使用します。 整数変換stageは、シフトおよび追加操作を使用して変換を実装します。
  3. 量子化
    量子化は、整数変換の各出力に、QPユーザー入力値によって定義された所定の量子化値を乗算します。 QP値の範囲は0〜51です。51を超える値はclです。ampQP値が低いほど、圧縮率が低く、品質が高いことを示し、その逆も同様です。
  4. 動き推定
    動き予測は、前のフレームの 8 x 8 ブロック内で現在のフレームの 16 x 16 ブロックを検索し、動きベクトルを生成します。
  5. 動き補償
    動き補償は、動き推定ブロックから動きベクトルを取得し、前のフレーム内の対応する 8 x 8 ブロックを見つけます。
  6. CAVLC
    H.264 は、CAVLC と CABAC という XNUMX 種類のエントロピー エンコーディングを使用します。IP は、量子化された出力のエンコードに CAVLC を使用します。
  7. ヘッダージェネレーター
    ヘッダー生成ブロックは、ビデオ フレームのインスタンスに応じて、ブロック ヘッダー、スライス ヘッダー、シーケンス パラメータ セット (SPS)、ピクチャ パラメータ セット (PPS)、およびネットワーク抽象化レイヤー (NAL) ユニットを生成します。スキップ ブロック決定ロジックは、モーション ベクトル予測位置から、現在のフレームの 16 x 16 マクロ ブロックと前のフレームの 16 x 16 マクロ ブロックの絶対差の合計 (SAD) を計算します。スキップ ブロックは、SAD 値と SKIP_THRESHOLD 入力を使用して決定されます。
  8. H.264ストリームジェネレーター
    H.264ストリームジェネレータブロックは、CAVLC出力とヘッダーを組み合わせて、H.264標準形式に従ってエンコードされた出力を作成します。
  9. DDR 書き込みチャネルと読み取りチャネル
    H.264エンコーダでは、デコードされたフレームをインター予測に使用されるDDRメモリに保存する必要があります。
    IP は DDR 書き込みおよび読み取りチャネルを使用してビデオ アービタ IP に接続し、ビデオ アービタ IP は DDR コントローラ IP を介して DDR メモリと対話します。

入力と出力

このセクションでは、H.264 エンコーダーの入力と出力について説明します。

ポート
次の表は、H.264 エンコーダーの入力ポートと出力ポートの説明を示しています。

表 2-1. H.264 エンコーダの入力と出力

信号名 方向 説明
DDR_CLK_I 入力 1 DDRメモリコントローラクロック
PIX_CLK_I 入力 1 着信ピクセルがsである入力クロックamp導かれた
RESET_N 入力 1 設計へのアクティブロー非同期リセット信号
DATA_VALID_I 入力 1 入力ピクセルデータ有効信号
データ_Y_I 入力 8 8 形式の 422 ビット輝度ピクセル入力
データ_C_I 入力 8 8 形式の 422 ビット クロマ ピクセル入力
 

FRAME_START_I

 

入力

 

1

フレーム開始表示

この信号の立ち上がりエッジはフレームの開始と見なされます。

FRAME_END_I 入力 1 フレーム終了表示
 

DDR_FRAME_START_ADDR_I

 

入力

 

8

再構築されたフレームを保存するための DDR メモリ開始アドレス (LSB 24 ビットは 0)。H.264 IP は 4 つのフレームを保存し、64 MB の DDR メモリを使用します。
I_フレーム_フォース_I 入力 1 ユーザーはいつでも I フレームに強制することができます。これはパルス信号です。
 

カウント数

 

入力

 

8

I フレームあたりの P フレームの数 422 形式の値の範囲は 0 ~ 255 です。
 

 

QP

 

 

入力

 

 

6

H.264 量子化 422 形式の品質係数の値の範囲は 0 ~ 51 です。0 は最高品質と最低圧縮を表し、51 は最高圧縮を表します。
 

 

スキップしきい値

 

 

入力

 

 

12

スキップブロック決定のしきい値

この値は、スキップする16 x 16マクロブロックのSAD値を表します。範囲は0から1024で、典型的な値は

512. しきい値を高くすると、スキップ ブロックが増え、品質が低下します。

VRES_I 入力 16 入力画像の垂直解像度。 16の倍数である必要があります。
HRES_I 入力 16 入力画像の水平解像度。 16の倍数である必要があります。
DATA_VALID_O 出力 1 エンコードされたデータを示す信号は有効です。
 

データ_O

 

出力

 

16

NALユニット、スライスヘッダー、SPS、PPS、およびマクロブロックのエンコードされたデータを含むH.264エンコードされたデータ出力。
 

書き込み_チャネル_バス

 

 

ビデオアービター書き込みチャネルバスに接続する書き込みチャネルバス。これは

アービター インターフェイスにバス インターフェイスを選択した場合に使用できます。

 

READ_CHANNEL_BUS

 

 

ビデオアービターの読み取りチャネルバスに接続する読み取りチャネルバス。これは

アービター インターフェイスにバス インターフェイスを選択した場合に使用できます。

DDR 書き込みネイティブ IF—これらのポートは、アービター インターフェイスにネイティブ インターフェイスが選択されている場合に使用できます。
DDR_WRITE_ACK_I 入力 1 アービター書き込みチャネルからの書き込み確認応答。
DDR_書き込み完了 入力 1 アービターからの書き込み完了。
DDR_WRITE_REQ_O 出力 1 アービターへの書き込み要求。
DDR_WRITE_START_ADDR_O 出力 32 書き込みを行う必要がある DDR アドレス。
DDR_Wバーストサイズ_O 出力 8 DDR 書き込みバースト サイズ。
DDR_WDATA_VALID_O 出力 1 データはアービターにとって有効です。
DDR_WDATA_O 出力 DDR_AXI_データ幅 アービターへのデータ出力。
DDR ネイティブ IF 読み取り—これらのポートは、アービター インターフェイスにネイティブ インターフェイスが選択されている場合に使用できます。
DDR_READ_ACK_I 入力 1 アービター読み取りチャネルからの読み取り確認応答。
DDR_READ_DONE_I 入力 1 アービターからの読み取り完了。
DDR_RDATA_VALID_I 入力 1 アービターからの有効なデータ。
DDR_RDATA_I 入力 DDR_AXI_データ幅 アービターからのデータ入力。
DDR_READ_REQ_O 出力 1 アービターへの読み取り要求。
DDR_READ_START_ADDR_O 出力 32 読み取りを行う必要がある DDR アドレス。
DDR_RBURST_SIZE_O 出力 8 DDR 読み取りバースト サイズ。

クロック制約

H.264 エンコーダ IP は、PIX_CLK_I および DDR_CLK_I クロック入力を使用します。IP がクロック ドメイン クロッシング ロジックを実装する際、配置と配線にクロック グループ化制約を使用し、タイミングを検証します。

インストール手順

H. 264 エンコーダ コアは、Libero® SoC ソフトウェアの IP カタログにインストールする必要があります。これは、Libero SoC ソフトウェアの IP カタログ更新機能によって自動的に行われます。または、IP コアをカタログから手動でダウンロードすることもできます。IP コアが Libero SoC ソフトウェア IP カタログにインストールされると、SmartDesign 内でコアを構成、生成、インスタンス化して、Libero プロジェクトに含めることができます。

テストベンチ

H.264 エンコーダー IP の機能をチェックするためのテストベンチが提供されています。

  1. シミュレーション
    シミュレーションでは、YCbCr432形式の240×422画像を使用し、XNUMXつの files、それぞれYとCを入力として
    H.264を生成する file 2 つのフレームを含む形式です。次の手順では、テストベンチを使用してコアをシミュレートする方法について説明します。
    1. LiberoSoCカタログに移動> View > Windows > カタログの順に展開し、ソリューション - ビデオを展開します。H264_Encoder をダブルクリックし、[OK] をクリックします。MICROCHIP-H.264-エンコーダー-3
    2. H.264 エンコーダ IP シミュレーションに必要な SmartDesign を生成するには、Libero プロジェクト > スクリプトの実行をクリックします。スクリプトを参照します。 \コンポーネント\マイクロチップ\ソリューションコア\ H264_エンコーダ\ \scripts\H264_SD.tcl をクリックし、[実行] をクリックします。
      図5-2. スクリプトの実行MICROCHIP-H.264-エンコーダー-4
      デフォルトの AXI データ バス幅は 512 です。H.264 エンコーダー IP が 256/128 バス幅に構成されている場合は、引数フィールドに AXI_DATA_WIDTH:256 または AXI_DATA_WIDTH:128 と入力します。
      SmartDesign が表示されます。次の図を参照してください。
      図5-3. トップスマートデザインMICROCHIP-H.264-エンコーダー-5
    3. 上の Fileタブでシミュレーション > インポートをクリックします Files.
      図5-4。 輸入 FilesMICROCHIP-H.264-エンコーダー-6
    4. H264_sim_data_in_y.txt、H264_sim_data_in_c.txtをインポートします。 file およびH264_sim_refOut.txt file 次のパスから: ..\ \コンポーネント\マイクロチップ\ソリューションコア\ H264_エンコーダ\ \刺激。
    5. 別のものをインポートするには file、必要なものが含まれているフォルダを参照します file、[開く]をクリックします。 インポートされた file はシミュレーションの下にリストされています。次の図を参照してください。MICROCHIP-H.264-エンコーダー-7
    6. 刺激階層タブで、H264_Encoder_tb (H264_Encoder_tb.v) > プレシンセシスデザインのシミュレーション > インタラクティブに開くをクリックします。IP は 5 フレームにわたってシミュレーションされます。図 6-XNUMX. プレシンセシスデザインのシミュレーションMICROCHIP-H.264-エンコーダー-8
      ModelSimがテストベンチで開きます file 次の図に示すように。

MICROCHIP-H.264-エンコーダー-9

重要: DOで指定された実行時間制限によりシミュレーションが中断された場合 file、run-allコマンドを使用してシミュレーションを完了します。

リソースの利用

H. 264エンコーダはPolarFire SoC FPGA(MPFS250T-1FCG1152Iパッケージ)に実装されており、4:2:2sを使用して圧縮データを生成します。amp入力データのリング。

表6-1. H.264エンコーダのリソース使用率

リソース 使用法
4 つのルックアップ テーブル (LUT) 69092
D フリップフロップ (DFF) 65522
静的ランダムアクセスメモリ (LSRAM) 232
uSRAM 30
数学ブロック 19
インターフェイス4入力LUT 9396
インターフェイスDFF 9396

構成パラメータ

次の表は、H.264 エンコーダーのハードウェア実装で使用される一般的な構成パラメータの説明を示しています。これらのパラメータは、アプリケーションの要件に応じて異なる場合があります。

表 7-1. 設定パラメータ

名前 説明
DDR_AXI_データ幅 DDR AXIデータ幅を定義します。128、256、または512です。
アービターインターフェース ビデオアービターIPに接続するためのネイティブまたはバスインターフェースを選択するオプション

IP コンフィギュレータ
次の図は、H.264 エンコーダ IP コンフィギュレータを示しています。

図7-1. H.264エンコーダコンフィギュレータ

MICROCHIP-H.264-エンコーダー-10

ライセンス
H. 264 エンコーダーは、ライセンスに基づいてのみ暗号化された形式で提供されます。
暗号化された RTL ソース コードはライセンス ロックされており、別途購入する必要があります。Libero 設計スイートを使用して、フィールド プログラマブル ゲート アレイ (FPGA) シリコンのシミュレーション、合成、レイアウト、およびプログラミングを実行できます。
H.264 エンコーダーの機能を確認するために、評価ライセンスが無料で提供されます。評価ライセンスは、ハードウェアで XNUMX 時間使用すると期限切れになります。

改訂履歴

改訂履歴には、ドキュメントに実装された変更内容が記述されます。変更内容は、最新の出版物から順に改訂順にリストされます。

表 9-1. 改訂履歴

リビジョン 日付 説明
B 09/2022 • 更新しました 特徴 セクション。

• DATA_O出力信号の幅を8から16に更新しました。 表2-1.

• 更新しました 図7-1.

• 更新しました 8. ライセンス セクション。

• 更新しました 6. リソースの利用 セクション。

• 更新しました 図5-3.

A 07/2022 初回リリース。

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ドキュメント / リソース

MICROCHIP H.264 エンコーダ [pdf] ユーザーガイド
H.264 エンコーダー、H.264、エンコーダー

参考文献

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