MICROCHIP Codificatore H.264
Introduzione
H.264 è un popolare standard di compressione video per la compressione di video digitali. È anche noto come MPEG-4 Part10 o Advanced Video Coding (MPEG-4 AVC). H.264 utilizza un approccio a blocchi per comprimere il video in cui la dimensione del blocco è definita come 16 x 16 ed è chiamata blocco macro. Lo standard di compressione supporta vari profiles che definiscono il rapporto di compressione e la complessità dell'implementazione. I fotogrammi video, da comprimere, vengono trattati come fotogramma I, fotogramma P e fotogramma B. Un frame I è un frame intra-codificato in cui la compressione viene eseguita utilizzando le informazioni contenute all'interno del frame. Non sono necessari altri frame per decodificare un I frame. Il fotogramma AP viene compresso utilizzando le modifiche rispetto a un fotogramma precedente che può essere un fotogramma I o un fotogramma P. La compressione del fotogramma B viene eseguita utilizzando i cambiamenti di movimento rispetto sia a un fotogramma precedente che a un fotogramma successivo.
Il processo di compressione dei frame I e P ha quattro stages:
- Pronostico Intra/Inter
- Trasformazione intera
- Quantizzazione
- Codifica dell'entropia
H. 264 supporta due tipi di codifica:
- Codifica a lunghezza variabile adattiva al contesto (CAVLC)
- Codifica aritmetica binaria adattiva al contesto (CABAC)
L'attuale versione di H.264 Encoder implementa baseline profile e utilizza CAVLC per la codifica entropica. Inoltre, H.264 Encoder supporta la codifica dei frame I e P.
Figura 1. Diagramma a blocchi dell'encoder H.264
Caratteristiche
H. 264 Encoder ha le seguenti caratteristiche principali:
- Comprime il formato video YCbCr 420
- Accetta il formato video YCbCr 422 come input
- Supporta 8 bit per ogni componente (Y, Cb e Cr)
- Supporta l'output del flusso di byte NAL conforme a ITU-T H.264 Annex B
- Funziona senza funzionamento autonomo, CPU o assistenza del processore non richiesta
- Supporta il fattore di qualità (QP) configurabile dall'utente
- Supporta il numero di fotogrammi P (PCOUNT)
- Supporta il valore di soglia configurabile dall'utente per saltare il blocco
- Supporta il calcolo alla velocità di un pixel per clock
- Supporta la compressione fino alla risoluzione di 1080p 60 fps
- Utilizza l'interfaccia dell'arbitro video per l'accesso ai frame buffer DDR
- Latenza minima (252 µs per full HD o 17 linee orizzontali)
Famiglie supportate
H. 264 Encoder supporta le seguenti famiglie di prodotti:
- SoC PolarFire®
- Fuoco Polare
Implementazione hardware
Questa sezione descrive i diversi moduli interni dell'encoder H.264. I dati immessi nell'encoder H.264 devono essere sotto forma di un'immagine di scansione raster nel formato YCbCr 422. H.264 Encoder utilizza i formati 422 come input e implementa la compressione nei formati 420.
La figura seguente mostra il diagramma a blocchi dell'encoder H.264.
Figura 1-1. Codificatore H.264 – Moduli
- Previsione intra
H.264 utilizza varie modalità intra-predittive per ridurre le informazioni in un blocco 4 x 4. Il blocco intra-predizione nell'IP utilizza solo la previsione DC sulla dimensione della matrice 4 x 4. La componente DC è calcolata dai blocchi 4 x 4 adiacenti in alto e a sinistra. - Trasformazione intera
H.264 utilizza la trasformata coseno discreta intera in cui i coefficienti sono distribuiti attraverso la matrice di trasformata intera e la matrice di quantizzazione in modo tale che non vi siano moltiplicazioni o divisioni nella trasformata intera. La trasformata intera stage implementa la trasformazione utilizzando le operazioni di spostamento e aggiunta. - Quantizzazione
La quantizzazione moltiplica ogni output della trasformata intera con un valore di quantizzazione predeterminato definito dal valore di input dell'utente QP. L'intervallo del valore QP è compreso tra 0 e 51. Qualsiasi valore superiore a 51 è clamped a 51. Un valore QP inferiore denota una compressione inferiore e una qualità superiore e viceversa. - Stima del movimento
La stima del movimento cerca il blocco 8 x 8 del fotogramma corrente nel blocco 16 x 16 del fotogramma precedente e genera vettori di movimento. - Compensazione del movimento
La compensazione del movimento ottiene i vettori di movimento dal blocco Motion Estimation e trova il corrispondente blocco 8 x 8 nel fotogramma precedente. - CAVLC
H.264 utilizza due tipi di codifica entropica: CAVLC e CABAC. L'IP utilizza CAVLC per codificare l'output quantizzato. - Generatore di intestazioni
Il blocco del generatore di intestazione genera le intestazioni di blocco, le intestazioni di sezione, il set di parametri di sequenza (SPS), il set di parametri di immagine (PPS) e l'unità NAL (Network Abstraction Layer) a seconda dell'istanza del fotogramma video. La logica di decisione del blocco di salto calcola la somma della differenza assoluta (SAD) del macro blocco del fotogramma corrente 16 x 16 e del macro blocco del fotogramma precedente 16 x 16 dalla posizione prevista del vettore di movimento. Il blocco di salto viene deciso utilizzando il valore SAD e l'ingresso SKIP_THRESHOLD. - Generatore di flusso H.264
Il blocco generatore di flusso H.264 combina l'output CAVLC con le intestazioni per creare l'output codificato secondo il formato standard H.264. - Canale di scrittura DDR e canale di lettura
H.264 Encoder richiede che il frame decodificato sia archiviato nella memoria DDR, che viene utilizzata nella previsione Inter. IL
IP utilizza i canali di scrittura e lettura DDR per connettersi con l'IP Video Arbiter, che interagisce con la memoria DDR tramite l'IP del controller DDR.
Ingressi e uscite
Questa sezione descrive gli ingressi e le uscite dell'encoder H.264.
Porti
Le seguenti tabelle elencano la descrizione delle porte di ingresso e di uscita dell'encoder H.264.
Tabella 2-1. Ingressi e uscite dell'encoder H.264
| Nome del segnale | Direzione | Larghezza | Descrizione |
| DDR_CLK_I | Ingresso | 1 | Orologio del controller di memoria DDR |
| PIX_CLK_I | Ingresso | 1 | Input clock con cui i pixel in ingresso sono sampguidato |
| RESET_N | Ingresso | 1 | Attivo-basso Segnale di ripristino asincrono al progetto |
| DATA_VALID_I | Ingresso | 1 | Segnale di dati pixel di input valido |
| DATI_Y_I | Ingresso | 8 | Ingresso pixel Luma a 8 bit in formato 422 |
| DATI_C_I | Ingresso | 8 | Ingresso pixel Chroma a 8 bit in formato 422 |
| FRAME_START_I | Ingresso | 1 | Indicazione dell'inizio del fotogramma Il fronte di salita di questo segnale è considerato come inizio del frame. |
| FRAME_END_I | Ingresso | 1 | Indicazione di fine frame |
| DDR_FRAME_START_ADDR_I | Ingresso | 8 | Indirizzo iniziale della memoria DDR (LSB 24 bit sono 0) per memorizzare il frame ricostruito. L'IP H.264 memorizzerà 4 frame e utilizzerà 64 MB di memoria DDR. |
| I_FRAME_FORCE_I | Ingresso | 1 | L'utente può forzare l'inquadratura in qualsiasi momento. È un segnale di impulso. |
| PCOUNT_I | Ingresso | 8 | Numero di fotogrammi P per ogni fotogramma I Il valore del formato 422 varia da 0 a 255. |
|
QP |
Ingresso |
6 | Il fattore di qualità per la quantizzazione H.264 422 fornat va da 0 a 51 dove 0 rappresenta la qualità più alta e la compressione più bassa e 51 rappresenta la compressione più alta. |
|
SKIP_THREShold_I |
Ingresso |
12 | Soglia per la decisione di saltare il blocco Questo valore rappresenta il valore SAD del blocco Macro 16 x 16 da saltare. L'intervallo va da 0 a 1024, con un valore tipico di 512. Una soglia più alta produce più blocchi saltati e bassa qualità. |
| VRES_I | Ingresso | 16 | Risoluzione verticale dell'immagine in ingresso. Deve essere multiplo di 16. |
| HRES_I | Ingresso | 16 | Risoluzione orizzontale dell'immagine in ingresso. Deve essere multiplo di 16. |
| DATA_VALID_O | Produzione | 1 | Il segnale che indica i dati codificati è valido. |
| DATI_O | Produzione | 16 | Output di dati codificati H.264 che contiene unità NAL, intestazione slice, SPS, PPS e dati codificati di blocchi macro. |
| SCRIVI_CANALE_BUS | — | — | Bus del canale di scrittura da collegare al bus del canale di scrittura dell'arbitro video. Questo è disponibile quando l'interfaccia bus è selezionata per Arbiter Interface. |
| READ_CANALE_BUS | — | — | Leggi il bus del canale da collegare con l'arbitro video Leggi il bus del canale. Questo è disponibile quando l'interfaccia bus è selezionata per Arbiter Interface. |
| DDR Scrivi IF nativo—Queste porte sono disponibili quando l'interfaccia nativa è selezionata per Arbiter Interface. | |||
| DDR_WRITE_ACK_I | Ingresso | 1 | Scrivi il riconoscimento dal canale di scrittura dell'arbitro. |
| DDR_WRITE_DONE_I | Ingresso | 1 | Scrivi il completamento dall'arbitro. |
| DDR_WRITE_REQ_O | Produzione | 1 | Scrivere richiesta all'arbitro. |
| DDR_WRITE_START_ADDR_O | Produzione | 32 | Indirizzo DDR su cui scrivere. |
| DDR_WBURST_SIZE_O | Produzione | 8 | Dimensione del burst di scrittura DDR. |
| DDR_WDATA_VALID_O | Produzione | 1 | Dati validi per l'arbitro. |
| DDR_WDATA_O | Produzione | DDR_AXI_DATA_WIDTH | Output dei dati all'arbitro. |
| DDR Lettura nativa IF—Queste porte sono disponibili quando l'interfaccia nativa è selezionata per Arbiter Interface. | |||
| DDR_READ_ACK_I | Ingresso | 1 | Leggi il riconoscimento dal canale di lettura dell'arbitro. |
| DDR_READ_DONE_I | Ingresso | 1 | Leggi il completamento dall'arbitro. |
| DDR_RDATA_VALID_I | Ingresso | 1 | Dati validi dall'arbitro. |
| DDR_RDATA_I | Ingresso | DDR_AXI_DATA_WIDTH | Immissione dati dall'arbitro. |
| DDR_READ_REQ_O | Produzione | 1 | Leggi la richiesta all'arbitro. |
| DDR_READ_START_ADDR_O | Produzione | 32 | Indirizzo DDR da cui deve essere effettuata la lettura. |
| DDR_RBURST_SIZE_O | Produzione | 8 | Dimensione del burst di lettura DDR. |
Vincoli di orologio
L'IP dell'encoder H.264 utilizza gli ingressi di clock PIX_CLK_I e DDR_CLK_I. Utilizzare i vincoli di raggruppamento dell'orologio per la posizione e l'instradamento e verificare i tempi mentre l'IP implementa la logica di attraversamento del dominio dell'orologio.
Istruzioni per l'installazione
Il core dell'encoder H. 264 deve essere installato nel Catalogo IP del software SoC Libero®. Questo viene fatto automaticamente tramite la funzione di aggiornamento del catalogo IP nel software Libero SoC, oppure il core IP può essere scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software SoC Libero, il core può essere configurato, generato e istanziato all'interno di SmartDesign per l'inclusione nel progetto Libero.
Banco di prova
Testbench è fornito per verificare la funzionalità dell'IP dell'encoder H.264.
- Simulazione
La simulazione utilizza un'immagine 432 × 240 nel formato YCbCr422 rappresentata da due files, ciascuno per Y e C come input
e genera un H.264 file formato contenente due frame. I passaggi seguenti descrivono come simulare il core utilizzando il testbench.- Vai al Catalogo SoC Libero > View > Windows > Catalogo, quindi espandere Solutions-Video. Fare doppio clic su H264_Encoder, quindi fare clic su OK.
- Per generare lo SmartDesign richiesto per la simulazione IP dell'encoder H.264, fare clic su Progetto Libero > Esegui script. Passa allo script ..\ \component\Microchip\SolutionCore\ H264_Encoder\ \scripts\H264_SD.tcl, quindi fare clic su Esegui .
Figura 5-2. Esegui l'esecuzione dello script
La larghezza predefinita del bus dati AXI è 512. Se l'IP dell'encoder H.264 è configurato per larghezze bus 256/128, digitare AXI_DATA_WIDTH:256 o AXI_DATA_WIDTH:128 nel campo Argomenti.
Viene visualizzato lo SmartDesign. Vedere la figura seguente.
Figura 5-3. Il miglior design intelligente
- Sul Filescheda s, fare clic su simulazione > Importa Files.
Figura 5-4. Importare Files
- Importa H264_sim_data_in_y.txt, H264_sim_data_in_c.txt file e H264_sim_refOut.txt file dal seguente percorso: ..\ \component\Microchip\SolutionCore\ H264_Encoder\ \Stimolo.
- Per importare un diverso file, sfoglia la cartella che contiene il file richiesto filee fare clic su Apri. L'importato file è elencato in simulazione, vedere la figura seguente.
- Nella scheda Stimulus Hierarchy, fare clic su H264_Encoder_tb (H264_Encoder_tb. v) > Simulate Pre-Synth Design > Open Interactively. L'IP è simulato per due frame. Figura 5-6. Simulazione del progetto di pre-sintesi
ModelSim si apre con il banco di prova file come mostrato nella figura seguente.
- Vai al Catalogo SoC Libero > View > Windows > Catalogo, quindi espandere Solutions-Video. Fare doppio clic su H264_Encoder, quindi fare clic su OK.
Importante: Se la simulazione viene interrotta a causa del limite di tempo di esecuzione specificato nel DO file, utilizzare il comando run -all per completare la simulazione.
Utilizzo delle risorse
H. 264 Encoder è implementato nel PolarFire SoC FPGA (pacchetto MPFS250T-1FCG1152I) e genera dati compressi utilizzando 4:2:2 sampling dei dati di input.
Tabella 6-1. Utilizzo delle risorse per il codificatore H.264
| Risorsa | Utilizzo |
| 4 tabelle di ricerca (LUT) | 69092 |
| D Infradito (DFF) | 65522 |
| Memoria statica ad accesso casuale (LSRAM) | 232 |
| usRAM | 30 |
| Blocchi matematici | 19 |
| Interfaccia LUT a 4 ingressi | 9396 |
| DFF di interfaccia | 9396 |
Parametri di configurazione
Nella tabella seguente è riportata la descrizione dei parametri di configurazione generici utilizzati nell'implementazione hardware dell'H.264 Encoder, che possono variare in base ai requisiti dell'applicazione.
Tabella 7-1. Parametri di configurazione
| Nome | Descrizione |
| DDR_AXI_DATA_WIDTH | Definisce la larghezza dei dati DDR AXI. Può essere 128, 256 o 512 |
| ARBITER_INTERFACE | Opzione per selezionare l'interfaccia nativa o bus per la connessione con l'IP dell'arbitro video |
Configuratore IP
La figura seguente mostra il configuratore IP dell'encoder H.264.
Figura 7-1. Configuratore codificatore H.264
Licenza
H. 264 Encoder viene fornito in forma crittografata solo su licenza.
Il codice sorgente RTL crittografato è bloccato su licenza e deve essere acquistato separatamente. È possibile eseguire simulazioni, sintesi, layout e programmare il silicio FPGA (Field Programmable Gate Array) utilizzando la suite di progettazione Libero.
La licenza di valutazione è fornita gratuitamente per verificare le funzionalità dell'encoder H.264. La licenza di valutazione scade dopo un'ora di utilizzo sull'hardware.
Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Tabella 9-1. Cronologia delle revisioni
| Revisione | Data | Descrizione |
| B | 09/2022 | • Aggiornato Caratteristiche sezione. • Aggiornata la larghezza del segnale di uscita DATA_O da 8 a 16, vedere Tabella 2-1. • Aggiornato Figura 7-1. • Aggiornato 8. Licenza sezione. • Aggiornato 6. Utilizzo delle risorse sezione. • Aggiornato Figura 5-3. |
| A | 07/2022 | Versione iniziale. |
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Documenti / Risorse
 | MICROCHIP Codificatore H.264 [pdf] Guida utente Codificatore H.264, H.264, Codificatore |
