Intel Nios V Processor FPGA IP

Processore Nios® V Intel® FPGA IP Release Notes

U numeru di versione Intel® FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus® Prime. Un cambiamentu in:

• X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
• Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
• Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.

Information Related

• Manuale di riferimentu per u processore Nios V
  Fornisce infurmazioni nantu à i benchmarks di rendiment di u processore Nios V, l'architettura di u processore, u mudellu di prugrammazione è l'implementazione core (Guida d'utilizatore Intel Quartus Prime Pro Edition).
• Note di rilascio di Nios II è IP integrata
• Manuale di progettazione di processori integrati Nios V
  Descrive u modu più efficace di utilizà l'arnesi, raccomanda stili di cuncepimentu è pratiche per u sviluppu, debugging è ottimisazione di sistemi integrati cù u processore Nios® V è l'arnesi furniti da Intel (Guida d'utilizatore Intel Quartus Prime Pro Edition).
• Nios® V Processor Software Developer Handbook
  Descrive l'ambiente di sviluppu di u software di u processore Nios® V, l'arnesi chì sò dispunibili, è u prucessu di custruisce un software per eseguisce nantu à u processore Nios® V (Guida d'utilizatore Intel Quartus Prime Pro Edition).

Processeur Nios® V/m Intel FPGA IP (Intel Quartus Prime Pro Edition) Note di versione

Processore Nios® V/m Intel FPGA IP v22.4.0

Tabella 1. v22.4.0 2022.12.19

Version Intel Quartus Prime	Descrizzione	Impattu
22.4	Migratu u processore Nios® V example designs à l'Intel FPGA Design Store. Abilitatu Zephyr RTOS in u processore Nios V/m.	–

Nios V/m Processor Intel FPGA IP v22.3.0

Tabella 2. v22.3.0 2022.09.26

Version Intel Quartus Prime	Descrizzione	Impattu
22.3	A logica di prefetch rinfurzata. Aghjurnatu i seguenti numeri di rendiment è benchmark: - FMAX - Area - Dhrystone - Core Mark  Elimina l'eccezzioni Offset è i paràmetri di l'Agent d'eccezzioni da _hw. tcl. Nota: Affettatu solu a generazione BSP. Nisun impattu nantu à RTL o circuitu. Reset di debug cambiatu: - Aggiuntu u portu ndm_reset_in - Rinominatu dbg_reset à dbg_reset_out.	–

Nios V/m Processor Intel FPGA IP v21.3.0

Tabella 3. v21.3.0 2022.06.21

Version Intel Quartus Prime	Descrizzione	Impattu
22.2	Aggiunta una interfaccia di richiesta di reset Eliminati i segnali inutilizati chì anu causatu una interfaccia di latch Fixed u prublema di reset di debug: - Aghjurnatu u routing di ndmreset per impedisce u modulu di debug da resette.	–

Nios V/m Processor Intel FPGA IP v21.2.0

Tabella 4. v21.2.0 2022.04.04

Version Intel Quartus Prime	Descrizzione	Impattu
22.1	Aggiuntu novu disignu examples in l'editore di parametri core Intel FPGA IP Processor Nios V/m: — UC/TCP-IP IPerf Exampu Design — UC/TCP-IP Simple Socket Server Exampu Design	–
	Correzzione di bug: - Risoluzione di prublemi chì causanu accessi inaffidabili à i CSR MARCHID, MIMPID è MVENDORID. - A capacità di resettore attivata da u modulu di debug per permette à u core per esse resettatu attraversu un debugger. - Supportu attivatu per trigger. U core di u processore Nios V supporta 1 trigger. - Risolviu avvisi di sintesi è prublemi di lint. - Risolviu un prublema da a ROM di debug chì hà causatu una corruzzione in u vettore di ritornu. - Fixed un prublema chì impedisce l'accessu à GPR 31 da u modulu di debug.	–

Nios V/m Processor Intel FPGA IP v21.1.1

Tabella 5. v21.1.1 2021.12.13

Version Intel Quartus Prime	Descrizzione	Impattu
21.4	Correzzione di bug: - I registri di trigger accessibili ma i trigger ùn sò micca supportati u prublema risolta.	Eccezzioni d'istruzione illegale dumandata quandu accede à i registri di trigger.
	Aggiuntu novu Design Example in u Nios V/m Processor Intel FPGA IP core parameter editor. - GSFI Bootloader Exampu Design - SDM Bootloader Exampu Design	–

Nios V/m Processor Intel FPGA IP v21.1.0

Tabella 6. v21.1.0 2021.10.04

Version Intel Quartus Prime	Descrizzione	Impattu
21.3	Liberazione iniziale	–

Processore Nios V/m Intel FPGA IP (Intel Quartus Prime Standard Edition) Note di versione

Nios V/m Processor Intel FPGA IP v1.0.0

Tabella 7. v1.0.0 2022.10.31

Version Intel Quartus Prime	Descrizzione	Impattu
22.1 std	Liberazione iniziale.	–

Archivi

Intel Quartus Prime Pro Edition

Nios V Processor Reference Manual Archives

Per l'ultime versioni è precedenti di sta guida d'utilizatore, fate riferimentu à Riferimentu di Processor Nios® V Manuale. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.

Archivi di manuali di cuncepimentu di processori integrati Nios V

Per l'ultime versioni è precedenti di sta guida d'utilizatore, fate riferimentu à Manuale di cuncepimentu di processori integrati Nios® V. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.

E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.

Nios V Processor Software Developer Handbook Archives

Per l'ultime versioni è precedenti di sta guida d'utilizatore, fate riferimentu à Nios® V Processor Software Developer Handbook. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.

E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.

Intel Quartus Prime Standard Edition

Consultate e seguenti guide d'utilizatore per infurmazione nantu à u processore Nios V per l'Intel Quartus Prime Standard Edition.

Information Related

• Manuale di cuncepimentu di processori integrati Nios® V
  Descrive u modu più efficace di utilizà l'arnesi, raccomanda stili di cuncepimentu è pratiche per u sviluppu, debugging è ottimisazione di sistemi integrati utilizendu u processore Nios® V è l'arnesi furniti da Intel (Guida d'utilizatore Intel Quartus Prime Standard Edition).
• Manuale di riferimentu per u processore Nios® V
  Fornisce infurmazioni nantu à i benchmarks di rendiment di u processore Nios V, l'architettura di u processore, u mudellu di prugrammazione è l'implementazione core (Guida d'utilizatore Intel Quartus Prime Standard Edition).
• Nios® V Processor Software Developer Handbook
  Descrive l'ambiente di sviluppu di u software di u processore Nios® V, l'arnesi chì sò dispunibili, è u prucessu di custruisce un software per eseguisce nantu à u processore Nios® V (Guida d'utilizatore Intel Quartus Prime Standard Edition).

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
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Referenze

• Manuale d'usu