F Tile Serial Lite IV Intel FPGA IP User Guide

Mga sulod itago

1 F Tile Serial Lite IV Intel FPGA IP

2 Mga Dokumento / Mga Kapanguhaan

2.1 Mga pakisayran

3 May Kalabutan nga mga Post

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Gi-update alang sa Intel® Quartus® Prime Design Suite: 22.1 IP Bersyon: 5.0.0

Online nga Bersyon Ipadala ang Feedback

UG-20324

ID: 683074 Bersyon: 2022.04.28

Mga sulod
Mga sulod
1. Mahitungod sa F-Tile Serial Lite IV Intel® FPGA IP User Guide…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Impormasyon sa Pagpagawas……………………………………………………………………………………..7 2.2. Gisuportahan nga mga Feature……………………………………………………………………………….. 7 2.3. Ang lebel sa Pagsuporta sa Bersyon sa IP………………………………………………………………………………..8 2.4. Suporta sa Grado sa Bilis sa Device………………………………………………………………………………..8 2.5. Paggamit ug Latency sa Kapanguhaan……………………………………………………………………9 2.6. Bandwidth Efficiency ……………………………………………………………………………. 9
3. Pagsugod………………………………………………………………………………………………. 11 3.1. Pag-instalar ug Paglisensya sa Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Intel FPGA IP Evaluation Mode………………………………………………………………. 11 3.2. Pagtino sa IP Parameter ug Opsyon……………………………………………………………… 14 3.3. Namugna File Istruktura………………………………………………………………………… 14 3.4. Pag-simulate sa Intel FPGA IP Cores………………………………………………………………………… 16 3.4.1. Pag-simulate ug Pagpamatuod sa Disenyo…………………………………………………… 17 3.5. Pag-synthesize sa mga IP Core sa Ubang EDA Tools…………………………………………………………………. 17 3.6. Paghugpong sa Tibuok nga Disenyo…………………………………………………………………………..18
4. Functional nga Deskripsyon…………………………………………………………………………………….. 19 4.1. TX Datapath……………………………………………………………………………………..20 4.1.1. TX MAC Adapter………………………………………………………………………….. 21 4.1.2. Pagsulod sa Pulong sa Pagkontrol (CW)……………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………28 4.1.4. TX MII Encoder……………………………………………………………………………….29 4.1.5. TX PCS ug PMA………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………. 30 4.2.1. RX PCS ug PMA………………………………………………………………………….. 31 4.2.2. RX MII Decoder………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. Pagtangtang sa RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Reset ug Link Initialization……………………………………………………………………………..37 4.4.1. TX Reset ug Initialization Sequence……………………………………………………. 38 4.4.2. RX Reset ug Initialization Sequence…………………………………………………. 39 4.5. Link Rate ug Bandwidth Efficiency Calculation……………………………………………………………….. 40
5. Mga Parameter………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. Mga Signal sa Orasan…………………………………………………………………………………….44 6.2. I-reset ang mga Signal…………………………………………………………………………………… 44 6.3. Mga Signal sa MAC…………………………………………………………………………………….. 45 6.4. Transceiver Reconfiguration Signals……………………………………………………………… 48 6.5. Mga Senyales sa PMA…………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP User Guide 2

Ipadala ang Feedback

Mga sulod
7. Pagdesinyo gamit ang F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Reset Guidelines…………………………………………………………………………………….. 51 7.2. Error Handling Guidelines…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. Kasaysayan sa Pagbag-o sa Dokumento alang sa F-Tile Serial Lite IV Intel FPGA IP User Guide………53

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 3

683074 | 2022.04.28 Magpadala ug Feedback

1. Mahitungod sa F-Tile Serial Lite IV Intel® FPGA IP User Guide

Kini nga dokumento naghulagway sa mga bahin sa IP, paghulagway sa arkitektura, mga lakang sa paghimo, ug mga giya sa pagdesinyo sa F-Tile Serial Lite IV Intel® FPGA IP gamit ang F-tile transceiver sa Intel AgilexTM nga mga himan.

Gituyo nga Mamiminaw

Kini nga dokumento gituyo alang sa mosunod nga mga tiggamit:
· Disenyo sa mga arkitekto sa paghimo sa pagpili sa IP sa panahon sa lebel sa sistema sa pagplano sa yugto sa pagplano
· Mga tigdesinyo sa hardware kung gi-integrate ang IP sa ilang disenyo sa lebel sa sistema
· Mga inhenyero sa pag-validate sa panahon sa simulation sa lebel sa sistema ug mga yugto sa pag-validate sa hardware

May Kalabutan nga mga Dokumento

Ang mosunod nga talaan naglista sa ubang mga dokumento sa pakisayran nga may kalabutan sa F-Tile Serial Lite IV Intel FPGA IP.

Talaan 1.

May Kalabutan nga mga Dokumento

Reperensya

F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit

Intel Agilex Device Data Sheet

Deskripsyon
Kini nga dokumento naghatag og henerasyon, mga giya sa paggamit, ug functional nga paghulagway sa F-Tile Serial Lite IV Intel FPGA IP design examples sa Intel Agilex device.
Kini nga dokumento naghulagway sa electrical nga mga kinaiya, switching nga mga kinaiya, configuration specifications, ug timing alang sa Intel Agilex device.

Talaan 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acronym ug Glossary Acronym List
Acronym

Expansion Control Word Reed-Solomon Forward Error Correction Physical Medium Attachment Transmitter Receiver Pulse-Amplitude Modulation 4-Level Non-return-to-zero

nagpadayon…

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

ISO 9001:2015 Rehistrado

1. Mahitungod sa F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Acronym

Pagpalapad sa Pisikal nga Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 5

683074 | 2022.04.28 Magpadala ug Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Hulagway 1.

Ang F-Tile Serial Lite IV Intel FPGA IP angayan alang sa taas nga bandwidth nga komunikasyon sa datos alang sa chip-to-chip, board-to-board, ug backplane nga mga aplikasyon.

Ang F-Tile Serial Lite IV Intel FPGA IP naglakip sa media access control (MAC), physical coding sublayer (PCS), ug physical media attachment (PMA) blocks. Ang IP nagsuporta sa data transfer speeds nga hangtod sa 56 Gbps kada lane nga adunay maximum nga upat ka PAM4 lane o 28 Gbps kada lane nga adunay maximum nga 16 NRZ lane. Kini nga IP nagtanyag og taas nga bandwidth, ubos nga overhead nga mga frame, ubos nga I/O count, ug nagsuporta sa taas nga scalability sa duha ka gidaghanon sa mga lane ug speed. Kini nga IP dali usab nga ma-reconfigurable uban ang suporta sa usa ka halapad nga mga rate sa datos nga adunay Ethernet PCS mode sa F-tile transceiver.

Kini nga IP nagsuporta sa duha ka transmission mode:
· Basic mode–Kini usa ka lunsay nga streaming mode diin ang data ipadala nga walay startof-packet, walay sulod nga cycle, ug end-of-packet aron madugangan ang bandwidth. Gikuha sa IP ang unang balido nga datos isip pagsugod sa usa ka pagbuto.
· Full mode–Kini usa ka packet transfer mode. Sa kini nga mode, ang IP nagpadala usa ka pagbuto ug usa ka siklo sa pag-sync sa pagsugod ug katapusan sa usa ka pakete ingon mga delimiter.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n lanes bits (NRZ mode)/2*n lanes bits (PAM4 mode)

TX MAC

Adapter INSERT

MII ENCODE

Custom nga PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (PAM4 mode)/ n Lanes Bits (NRZ mode)
TX Serial Interface

Avalon Streaming Interface RX
64*n lanes bits (NRZ mode)/2*n lanes bits (PAM4 mode)

RX PCS

CW RMV

DESKEW

MII

& IALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4 mode)/ n Lanes Bits (NRZ mode) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

leyenda

Hinay nga lohika

Lisud nga lohika

ISO 9001:2015 Rehistrado

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Makahimo ka og F-Tile Serial Lite IV Intel FPGA IP design examples sa pagkat-on og dugang mahitungod sa mga bahin sa IP. Tan-awa ang F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit.
May Kalabutan nga Impormasyon · Functional nga Deskripsyon sa panid 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit

2.1. Pagpagawas sa Impormasyon

Ang mga bersyon sa Intel FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus® Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme.

Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:

· Ang X nagpakita og dakong rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
· Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
· Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.

Talaan 3.

F-Tile Serial Lite IV Intel FPGA IP Release Information

Butang IP Bersyon Intel Quartus Prime Version Release Petsa Ordering Code

5.0.0 22.1 2022.04.28 IP-SLITE4F

Deskripsyon

2.2. Gisuportahan nga mga Feature
Ang mosunod nga talaan naglista sa mga feature nga anaa sa F-Tile Serial Lite IV Intel FPGA IP:

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Talaan 4.

F-Tile Serial Lite IV Intel FPGA IP Features

Feature

Deskripsyon

Pagbalhin sa Data

· Para sa PAM4 mode:
— Ang FHT nagsuporta lamang sa 56.1, 58, ug 116 Gbps kada lane nga adunay maximum nga 4 lane.
— Ang FGT nagsuporta hangtod sa 58 Gbps matag lane nga adunay labing taas nga 12 ka lane.
Tan-awa ang Table 18 sa pahina 42 para sa dugang nga mga detalye sa gisuportahan nga transceiver data rates para sa PAM4 mode.
· Para sa NRZ mode:
— Ang FHT nagsuporta lamang sa 28.05 ug 58 Gbps kada lane nga adunay maximum nga 4 ka lane.
— Ang FGT nagsuporta hangtod sa 28.05 Gbps matag lane nga adunay labing taas nga 16 ka lane.
Tan-awa ang Talaan 18 sa pahina 42 para sa dugang nga mga detalye sa gisuportahan nga transceiver data rates para sa NRZ mode.
· Nagsuporta sa padayon nga streaming (Basic) o packet (Full) nga mga mode.
· Nagsuporta sa ubos nga overhead frame packets.
· Nagsuporta sa pagbalhin sa byte granularity alang sa matag gidak-on sa pagbuto.
· Nagsuporta sa gipasiugdahan sa user o awtomatikong pag-align sa lane.
· Nagsuporta sa programmable alignment nga panahon.

PCS

· Nagagamit ug gahi nga IP logic nga nag-interface sa Intel Agilex F-tile transceiver para sa soft logic resource reduction.
· Nagsuporta sa PAM4 modulation mode alang sa 100GBASE-KP4 nga detalye. Ang RS-FEC kanunay nga magamit sa kini nga modulasyon nga mode.
· Nagsuporta sa NRZ nga adunay opsyonal nga RS-FEC modulation mode.
· Nagsuporta sa 64b/66b encoding decoding.

Error Detection ug Pagdumala

· Nagsuporta sa pagsusi sa sayup sa CRC sa mga agianan sa datos sa TX ug RX. · Nagsuporta sa pagsusi sa sayup nga link sa RX. · Nagsuporta sa RX PCS error detection.

Mga Interface

· Nagsuporta lamang sa bug-os nga duplex packet transfer nga adunay independente nga mga link.
· Gigamit ang point-to-point interconnect sa daghang FPGA device nga adunay ubos nga transfer latency.
· Nagsuporta sa mga mando nga gitakda sa user.

2.3. Ang lebel sa Pagsuporta sa Bersyon sa IP

Ang Intel Quartus Prime software ug Intel FPGA device nga suporta alang sa F-Tile Serial Lite IV Intel FPGA IP mao ang mosunod:

Talaan 5.

Bersyon sa IP ug Level sa Suporta

Intel Quartus Prime 22.1

Device Intel Agilex F-tile transceiver

IP Bersyon Simulation Compilation Hardware Design

5.0.0

2.4. Suporta sa Speed Grade sa Device
Ang F-Tile Serial Lite IV Intel FPGA IP nagsuporta sa mosunod nga speed grades para sa Intel Agilex F-tile nga mga device: · Transceiver speed grade: -1, -2, ug -3 · Core speed grade: -1, -2, ug - 3

F-Tile Serial Lite IV Intel® FPGA IP User Guide 8

Ipadala ang Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

May Kalabutan nga Impormasyon
Intel Agilex Device Data Sheet Dugang impormasyon bahin sa gisuportahan nga rate sa datos sa Intel Agilex F-tile transceiver.

2.5. Paggamit sa Resource ug Latency

Ang mga kahinguhaan ug latency alang sa F-Tile Serial Lite IV Intel FPGA IP nakuha gikan sa Intel Quartus Prime Pro Edition software version 22.1.

Talaan 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
Ang pagsukod sa latency gibase sa round trip latency gikan sa TX core input ngadto sa RX core output.

Uri sa Transceiver

Variant

Gidaghanon sa Data Lane Mode RS-FEC ALM

Latency (TX core clock cycle)

FGT

28.05 Gbps NRZ 16

Panguna nga Bakol 21,691 65

Bug-os nga Bakol 22,135 65

Basic Enabled 21,915 189

Full Enabled 22,452 189

58 Gbps PAM4 12

Basic Enabled 28,206 146

Full Enabled 30,360 146

FHT

58 Gbps NRZ

Basic Enabled 15,793 146

Full Enabled 16,624 146

58 Gbps PAM4 4

Basic Enabled 15,771 154

Full Enabled 16,611 154

116 Gbps PAM4 4

Basic Enabled 21,605 128

Full Enabled 23,148 128

2.6. Bandwidth Efficiency

Talaan 7.

Bandwidth Efficiency

Mga Variable Transceiver mode

PAM4

Streaming mode RS-FEC

Bug-os nga Nahimo

Basic Nakapahimo

Serial interface bit rate sa Gbps (RAW_RATE)
Ang gidak-on sa pagbuto sa pagbalhin sa gidaghanon sa pulong (BURST_SIZE) (1)
Panahon sa pag-align sa siklo sa orasan (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Mga setting

NRZ

Puno

Nabaldado

Gipaandar

28.0

2,048

4,096

Panguna nga Nabalda 28.0

Gipaandar ang 28.0

4,194,304

4,096

4,096 nagpadayon…

(1) Ang BURST_SIZE para sa Basic nga mode nagkaduol sa infinity, busa daghan ang gigamit.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Mga variable

Mga setting

64/66b encode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead sa gidak-on sa pagbuto sa gidaghanon sa pulong (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Pananda sa pag-align 81,915 sa siklo sa orasan (ALIGN_MARKER_PERIOD)

81,915

81,916

Alignment marker gilapdon sa 5

siklo sa orasan

(ALIGN_MARKER_WIDTH)

Episyente sa bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Epektibo nga rate (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Pinakataas nga frequency sa orasan sa tiggamit (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Nalambigit nga Impormasyon Link Rate ug Bandwidth Efficiency Calculation sa pahina 40

(2) Sa Full mode, ang BURST_SIZE_OVHD nga gidak-on naglakip sa START/END nga gipares nga Control Words sa usa ka data stream.
(3) Alang sa Basic mode, ang BURST_SIZE_OVHD kay 0 tungod kay walay START/END atol sa streaming.
(4) Tan-awa ang Link Rate ug Bandwidth Efficiency Calculation para sa bandwidth efficiency calculation.
(5) Tan-awa ang Link Rate ug Bandwidth Efficiency Calculation para sa epektibong kalkulasyon sa rate.
(6) Tan-awa ang Link Rate ug Bandwidth Efficiency Calculation para sa maximum user clock frequency calculation.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 10

Ipadala ang Feedback

683074 | 2022.04.28 Magpadala ug Feedback

3. Pagsugod

3.1. Pag-instalar ug Paglisensya sa Intel FPGA IP Cores

Ang Intel Quartus Prime software installation naglakip sa Intel FPGA IP library. Kini nga librarya naghatag ug daghang mapuslanong IP cores para sa imong paggamit sa produksiyon nga wala magkinahanglan ug dugang nga lisensya. Ang ubang mga Intel FPGA IP cores nanginahanglan pagpalit ug bulag nga lisensya para sa paggamit sa produksiyon. Ang Intel FPGA IP Evaluation Mode nagtugot kanimo sa pagtimbang-timbang niining mga lisensyado nga Intel FPGA IP cores sa simulation ug hardware, sa dili pa modesisyon nga mopalit og hingpit nga produksyon nga IP core nga lisensya. Kinahanglan ka lang nga mopalit ug bug-os nga lisensya sa produksiyon para sa mga lisensyado nga Intel IP cores pagkahuman nimo makompleto ang pagsulay sa hardware ug andam nga gamiton ang IP sa produksiyon.

Ang Intel Quartus Prime software nag-install sa mga IP core sa mosunod nga mga lokasyon pinaagi sa default:

Hulagway 2.

Path sa Pag-install sa IP Core
intelFPGA(_pro) quartus – Naglangkob sa Intel Quartus Prime software ip – Naglangkob sa Intel FPGA IP library ug third-party IP cores altera – Naglangkob sa Intel FPGA IP library source code - Naglangkob sa gigikanan sa Intel FPGA IP files

Talaan 8.

Mga Lokasyon sa Pag-instalar sa IP Core

Lokasyon

Software

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platform nga Windows* Linux*

Mubo nga sulat:

Ang Intel Quartus Prime software wala nagsuporta sa mga luna sa agianan sa pag-instalar.

3.1.1. Intel FPGA IP Evaluation Mode
Ang libre nga Intel FPGA IP Evaluation Mode nagtugot kanimo sa pagtimbang-timbang sa mga lisensyado nga Intel FPGA IP cores sa simulation ug hardware sa dili pa mopalit. Ang Intel FPGA IP Evaluation Mode nagsuporta sa mosunod nga mga ebalwasyon nga walay dugang nga lisensya:
· I-simulate ang pamatasan sa usa ka lisensyado nga Intel FPGA IP core sa imong sistema. · I-verify ang pagpaandar, gidak-on, ug katulin sa IP core nga dali ug dali. · Paghimo og limitado nga oras nga pagprograma sa aparato files alang sa mga disenyo nga naglakip sa mga IP core. · Programa ang usa ka aparato gamit ang imong IP core ug pamatud-i ang imong disenyo sa hardware.

ISO 9001:2015 Rehistrado

3. Pagsugod
683074 | 2022.04.28
Ang Intel FPGA IP Evaluation Mode nagsuporta sa mosunod nga mga mode sa operasyon:
· Tethered–Gitugotan ang pagpadagan sa disenyo nga adunay lisensyado nga Intel FPGA IP hangtod sa hangtod nga adunay koneksyon tali sa imong board ug sa host computer. Ang tethered mode nagkinahanglan og serial joint test action group (JTAG) cable nga konektado tali sa JTAG port sa imong board ug sa host computer, nga nagpadagan sa Intel Quartus Prime Programmer sa gidugayon sa hardware evaluation period. Ang Programmer nanginahanglan lang og minimum nga pag-install sa Intel Quartus Prime software, ug wala magkinahanglan og lisensya sa Intel Quartus Prime. Gikontrol sa host computer ang oras sa pagtimbang-timbang pinaagi sa pagpadala usa ka periodic signal sa aparato pinaagi sa JTAG pantalan. Kung ang tanan nga lisensyado nga IP core sa disenyo nagsuporta sa tethered mode, ang oras sa pagtimbang modagan hangtod ang bisan unsang IP core evaluation matapos. Kung ang tanan nga mga IP core nagsuporta sa walay kinutuban nga oras sa pagtimbang-timbang, ang aparato dili mag-time out.
· Untethered–Gitugotan ang pagpadagan sa disenyo nga adunay lisensyado nga IP sa limitadong panahon. Ang IP core mobalik sa untethered mode kung ang device modiskonekta gikan sa host computer nga nagpadagan sa Intel Quartus Prime software. Ang IP core mubalik usab sa untethered mode kung ang bisan unsang laing lisensyado nga IP core sa disenyo dili mosuporta sa tethered mode.
Kung ang oras sa pagtimbang-timbang matapos alang sa bisan unsang lisensyado nga Intel FPGA IP sa disenyo, ang disenyo mohunong sa paglihok. Ang tanan nga mga IP core nga naggamit sa Intel FPGA IP Evaluation Mode dungan nga mag-time out kung ang bisan unsang IP core sa disenyo mo-time out. Kung ang oras sa pagtimbang-timbang matapos, kinahanglan nimo nga i-reprogram ang aparato sa FPGA sa dili pa ipadayon ang pag-verify sa hardware. Aron madugangan ang paggamit sa IP core para sa produksiyon, pagpalit og hingpit nga lisensya sa produksiyon para sa IP core.
Kinahanglan nimo nga paliton ang lisensya ug maghimo usa ka bug-os nga yawe sa lisensya sa produksiyon sa dili pa nimo mahimo ang usa ka wala’y pugong nga pagprograma sa aparato file. Atol sa Intel FPGA IP Evaluation Mode, ang Compiler nagmugna lang og time-limited device programming file ( _time_limited.sof) nga matapos sa takdang panahon.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 12

Ipadala ang Feedback

3. Pagsugod 683074 | 2022.04.28

Hulagway 3.

Intel FPGA IP Evaluation Mode Flow
I-install ang Intel Quartus Prime Software nga adunay Intel FPGA IP Library

I-parameter ug I-instantiate ang Licensed Intel FPGA IP Core

I-verify ang IP sa usa ka Gisuportahan nga Simulator

Pagtipon sa Disenyo sa Intel Quartus Prime Software

Paghimo ug Time-Limited Device Programming File

Programa ang Intel FPGA Device ug I-verify ang Operasyon sa Board
Walay IP nga Andam alang sa Paggamit sa Produksyon?
Oo Pagpalit ug Tibuok nga Produksyon
Lisensya sa IP

Mubo nga sulat:

Iapil ang Licensed IP sa Komersyal nga mga Produkto
Tan-awa ang matag giya sa user sa IP core alang sa mga lakang sa pag-parameter ug mga detalye sa pagpatuman.
Ang Intel naglisensya sa mga IP core sa usa ka per-seat, perpetual nga basehan. Ang bayad sa lisensya naglakip sa pagmentinar ug suporta sa unang tuig. Kinahanglan nimo nga bag-ohon ang kontrata sa pagpadayon aron makadawat mga update, pag-ayo sa bug, ug teknikal nga suporta lapas sa unang tuig. Kinahanglan ka nga mopalit ug bug-os nga lisensya sa produksiyon para sa Intel FPGA IP cores nga nanginahanglan ug lisensya sa produksiyon, sa dili pa magmugna og programming files nga imong magamit alang sa usa ka walay kinutuban nga panahon. Atol sa Intel FPGA IP Evaluation Mode, ang Compiler nagmugna lang og time-limited device programming file ( _time_limited.sof) nga mo-expire sa takdang panahon. Aron makuha ang imong mga yawe sa lisensya sa produksiyon, bisitaha ang Intel FPGA Self-Service Licensing Center.
Ang Intel FPGA Software License Agreements nagdumala sa pag-instalar ug paggamit sa mga lisensyado nga IP cores, ang Intel Quartus Prime design software, ug tanang walay lisensya nga IP cores.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 13

3. Pagsugod 683074 | 2022.04.28
May Kalabutan nga Impormasyon · Intel FPGA Licensing Support Center · Pasiuna sa Intel FPGA Software Installation and Licensing
3.2. Pagtino sa IP Parameter ug Opsyon
Ang IP parameter editor nagtugot kanimo nga dali nga ma-configure ang imong naandan nga pagbag-o sa IP. Gamita ang mosunod nga mga lakang aron ipiho ang mga opsyon sa IP ug mga parameter sa software sa Intel Quartus Prime Pro Edition.
1. Kung wala ka pa usa ka proyekto sa Intel Quartus Prime Pro Edition diin i-integrate ang imong F-Tile Serial Lite IV Intel FPGA IP, kinahanglan ka maghimo usa. a. Sa Intel Quartus Prime Pro Edition, i-klik File Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Quartus Prime, o File Buksan ang Proyekto aron maablihan ang naglungtad nga proyekto sa Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato. b. Ipiho ang pamilya sa device nga Intel Agilex ug pilia ang produksiyon nga F-tile device nga makatubag sa mga kinahanglanon sa speed grade para sa IP. c. I-klik ang Tapos.
2. Sa IP Catalog, pangitaa ug pilia ang F-Tile Serial Lite IV Intel FPGA IP. Ang Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong bag-ong custom IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
4. I-klik ang OK. Ang parameter editor makita. 5. Ipiho ang mga parametro para sa imong IP variation. Tan-awa ang seksyon sa Parameter alang sa
impormasyon mahitungod sa F-Tile Serial Lite IV Intel FPGA IP parameters. 6. Opsyonal, aron makamugna og simulation testbench o compilation ug hardware design
example, sunda ang mga instruksyon sa Design Example Giya sa Gumagamit. 7. I-klik Generate HDL. Ang Generation dialog box makita. 8. Ipiho ang output file generation options, ug dayon i-klik Generate. Ang kalainan sa IP
files makamugna sumala sa imong specifications. 9. I-klik ang Finish. Ang parameter editor midugang sa top-level .ip file ngadto sa kasamtangan
awtomatik nga proyekto. Kung giaghat ka nga mano-mano nga idugang ang .ip file sa proyekto, i-klik ang Project Add/Remove Files sa Project aron idugang ang file. 10. Human sa pagmugna ug pag-instantiate sa imong IP variation, paghimo ug tukma nga mga assignment sa pin aron sa pagkonektar sa mga pantalan ug pagtakda sa bisan unsa nga angay kada-instance RTL parameters.
May Kalabutan nga mga Parameter sa Impormasyon sa panid 42
3.3. Namugna File Istruktura
Ang Intel Quartus Prime Pro Edition software nagmugna sa mosunod nga IP output file istruktura.
Para sa impormasyon bahin sa file istruktura sa disenyo example, tan-awa ang F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 14

Ipadala ang Feedback

3. Pagsugod 683074 | 2022.04.28

Figure 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip – IP integration file

Pagbag-o sa IP files

_ Pagbag-o sa IP files

example_design

.cmp – deklarasyon sa sangkap sa VHDL file _bb.v – Verilog HDL black box EDA synthesis file _inst.v ug .vhd – Sample instantiation templates .xml- XML nga taho file

ExampAng lokasyon alang sa imong IP core design example files. Ang default nga lokasyon mao ang example_design, apan giaghat ka sa pagpiho sa laing dalan.

.qgsimc - Naglista sa mga parameter sa simulation aron suportahan ang incremental nga pagbag-o .qgsynthc – Naglista ug mga parameter sa synthesis aron suportahan ang incremental regeneration

.qip – Naglista sa IP synthesis files

_generation.rpt- IP generation report

.sopcinfo- Software tool-chain integration file .html- Koneksyon ug data sa memory map

.csv – Pin assignment file

.spd - Naghiusa sa indibidwal nga mga script sa simulation

sim Simulation files

synth IP synthesis files

.v Top-level nga simulation file

.v Top-level IP synthesis file

Mga script sa simulator

Subcore nga mga librarya

synth
Subcore synthesis files

sim
Subcore nga Simulation files

Talaan 9.

F-Tile Serial Lite IV Intel FPGA IP Generated Files

File Ngalan

Deskripsyon

.ip

Ang Sistema sa Platform Designer o top-level IP variation file. mao ang ngalan nga imong gihatag sa imong IP variation.

.cmp

Ang VHDL Component Declaration (.cmp) file usa ka text file nga adunay mga lokal nga generic ug mga kahulugan sa pantalan nga magamit nimo sa disenyo sa VHDL files.

.html

Usa ka taho nga adunay kasayuran sa koneksyon, usa ka mapa sa memorya nga nagpakita sa adres sa matag ulipon nga may kalabotan sa matag agalon diin kini konektado, ug mga buluhaton sa parameter.

_generation.rpt

IP o Platform Designer generation log file. Usa ka summary sa mga mensahe sa panahon sa IP generation.

.qgsimc

Naglista sa mga parameter sa simulation aron suportahan ang incremental nga pagbag-o.

.qgsynthc

Naglista sa mga parameter sa synthesis aron suportahan ang incremental nga pagbag-o.

.qip

Naglangkob sa tanang gikinahanglan nga impormasyon mahitungod sa IP component aron mahiusa ug matipon ang IP component sa Intel Quartus Prime software.
nagpadayon…

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 15

3. Pagsugod 683074 | 2022.04.28

File Ngalan .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.v o .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Deskripsyon
Gihulagway ang mga koneksyon ug IP component parameterization sa imong Platform Designer system. Mahimo nimong ma-parse ang mga sulud niini aron makakuha mga kinahanglanon kung maghimo ka mga driver sa software alang sa mga sangkap sa IP. Ang downstream nga mga himan sama sa Nios® II tool chain naggamit niini file. Ang .sopcinfo file ug ang sistema.h file namugna alang sa kadena sa himan sa Nios II naglakip sa impormasyon sa address map alang sa matag ulipon nga may kalabotan sa matag agalon nga nag-access sa ulipon. Ang lainlaing mga agalon mahimong adunay lahi nga mapa sa adres aron ma-access ang usa ka partikular nga sangkap sa ulipon.
Naglangkob sa kasayuran bahin sa kahimtang sa pag-upgrade sa sangkap sa IP.
Gikinahanglan nga input file alang sa ip-make-simscript aron makamugna og simulation scripts alang sa gisuportahan nga mga simulator. Ang .spd file adunay listahan sa files namugna alang sa simulation, uban sa impormasyon bahin sa mga panumduman nga mahimo nimong masugdan.
Mahimo nimong gamiton ang Verilog black-box (_bb.v) file isip usa ka walay sulod nga deklarasyon sa module para gamiton isip itom nga kahon.
HDL example instantiation template. Mahimo nimong kopyahon ug idikit ang mga sulud niini file sa imong HDL file aron i-instantiate ang IP variation.
Kung ang IP adunay impormasyon sa pagrehistro, .regmap file nagmugna. Ang .regmap file naghulagway sa impormasyon sa mapa sa rehistro sa mga interface sa agalon ug ulipon. Kini file komplemento sa .sopcinfo file pinaagi sa paghatag ug mas detalyado nga impormasyon sa rehistro bahin sa sistema. Kini makahimo sa pagpakita sa rehistro views ug user customizable statistics sa System Console.
Gitugotan ang hard processor system (HPS) System Debug nga mga himan sa view ang mga mapa sa rehistro sa mga peripheral nga konektado sa HPS sa usa ka sistema sa Platform Designer. Atol sa synthesis, ang .svd files alang sa mga interface sa ulipon nga makita sa System Console masters gitipigan sa .sof file sa seksyon sa debug. Gibasa sa System Console kini nga seksyon, nga mahimong pangutana sa Tigdesinyo sa Platform alang sa impormasyon sa mapa sa pagrehistro. Alang sa mga ulipon sa sistema, ang Platform Designer maka-access sa mga rehistro pinaagi sa ngalan.
HDL files nga instantiate matag submodule o bata IP alang sa synthesis o simulation.
Naglangkob sa usa ka ModelSim*/QuestaSim* script nga msim_setup.tcl aron i-set up ug ipadagan ang usa ka simulation.
Naglangkob sa usa ka script sa kabhang nga vcs_setup.sh aron i-set up ug ipadagan ang usa ka VCS* simulation. Naglangkob sa usa ka shell script vcsmx_setup.sh ug synopsys_sim.setup file sa pag-set up ug pagpadagan og VCS MX simulation.
Naglangkob sa usa ka shell script xcelium_setup.sh ug uban pang setup files sa pag-set up ug pagpadagan sa Xcelium* simulation.
Naglangkob sa HDL files alang sa IP submodules.
Alang sa matag namugna nga direktoryo sa IP sa bata, ang Tigdesinyo sa Platform nagmugna og synth/ ug sim/ mga sub-direktoryo.

3.4. Pag-simulate sa Intel FPGA IP Cores
Ang Intel Quartus Prime software nagsuporta sa IP core RTL simulation sa piho nga EDA simulators. Ang henerasyon sa IP opsyonal nga nagmugna og simulation files, lakip ang functional simulation model, bisan unsang testbench (o example design), ug mga script sa pag-setup sa simulator nga piho sa vendor alang sa matag IP core. Mahimo nimong gamiton ang functional simulation model ug bisan unsang testbench o exampAng disenyo alang sa simulation. Ang output sa IP generation mahimo usab nga maglakip sa mga script sa pag-compile ug pagpadagan sa bisan unsang testbench. Ang mga script naglista sa tanan nga mga modelo o librarya nga imong gikinahanglan aron ma-simulate ang imong IP core.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 16

Ipadala ang Feedback

3. Pagsugod 683074 | 2022.04.28

Ang Intel Quartus Prime software naghatag og integrasyon sa daghang mga simulator ug nagsuporta sa daghang simulation flows, lakip ang imong kaugalingong scripted ug custom simulation flows. Bisan asa nga dagan ang imong pilion, ang IP core simulation naglakip sa mosunod nga mga lakang:
1. Paghimo IP HDL, testbench (o example design), ug simulator setup script files.
2. I-set up ang imong simulator environment ug bisan unsang simulation scripts.
3. Pag-compile sa simulation model nga mga librarya.
4. Padagana ang imong simulator.

3.4.1. Pag-simulate ug Pagpamatuod sa Disenyo

Sa kasagaran, ang editor sa parameter nagmugna og mga script nga espesipiko sa simulator nga adunay mga sugo aron sa pag-compile, pagdetalye, ug pag-simulate sa Intel FPGA IP nga mga modelo ug simulation model library. files. Mahimo nimong kopyahon ang mga sugo sa imong simulation testbench script, o i-edit kini files aron idugang ang mga sugo alang sa pag-compile, pagdetalye, ug pag-simulate sa imong disenyo ug testbench.

Talaan 10. Intel FPGA IP Core Simulation Scripts

Simulator

File Direktoryo

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Pag-synthesize sa mga IP Core sa Ubang EDA Tools
Opsyonal, gamita ang lain nga gisuportahan nga himan sa EDA aron ma-synthesize ang usa ka disenyo nga naglakip sa Intel FPGA IP cores. Kung makamugna ka sa IP core synthesis files alang sa paggamit sa ikatulong partido nga EDA synthesis nga mga himan, makahimo ka og usa ka lugar ug timing nga pagtantiya sa netlist. Aron mahimo ang henerasyon, i-on ang Paghimo sa timing ug mga banabana sa kapanguhaan alang sa mga himan sa pag-synthesis sa ikatulong partido sa EDA kung i-customize ang imong IP nga variation.
Ang lugar ug timing nga pagtantiya sa netlist naghulagway sa IP core connectivity ug architecture, apan wala naglakip sa mga detalye mahitungod sa tinuod nga gamit. Kini nga impormasyon makapahimo sa pipila ka mga third-party nga himan sa synthesis aron mas maayo nga magreport sa lugar ug mga banabana sa panahon. Dugang pa, ang mga himan sa synthesis mahimong magamit ang kasayuran sa oras aron makab-ot ang mga pag-optimize nga gimaneho sa oras ug mapaayo ang kalidad sa mga resulta.
Ang Intel Quartus Prime software nagmugna sa _syn.v netlist file sa Verilog HDL format, bisan unsa pa ang output file format nga imong gitakda. Kung gamiton nimo kini nga netlist alang sa synthesis, kinahanglan nimo nga ilakip ang IP core wrapper file .v o .vhd sa imong Intel Quartus Prime nga proyekto.

(7) Kon wala ka mag-set up sa EDA tool option–nga makapahimo kanimo sa pagsugod sa mga third-party EDA simulators gikan sa Intel Quartus Prime software–padagan kini nga script sa ModelSim o QuestaSim simulator Tcl console (dili sa Intel Quartus Prime software Tcl console) aron malikayan ang bisan unsang mga sayup.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 17

3. Pagsugod 683074 | 2022.04.28
3.6. Paghugpong sa Bug-os nga Disenyo
Mahimo nimong gamiton ang Start Compilation command sa Processing menu sa Intel Quartus Prime Pro Edition software aron ma-compile ang imong desinyo.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 18

Ipadala ang Feedback

683074 | 2022.04.28 Magpadala ug Feedback

4. Functional nga Deskripsyon

Hulagway 5.

Ang F-Tile Serial Lite IV Intel FPGA IP naglangkob sa MAC ug Ethernet PCS. Ang MAC nakigsulti sa naandan nga PCS pinaagi sa mga interface sa MII.

Gisuportahan sa IP ang duha nga mga mode sa modulasyon:
· PAM4–Naghatag og 1 ngadto sa 12 ka gidaghanon sa mga lane para sa pagpili. Ang IP kanunay nga nag-instantiate sa duha ka mga channel sa PCS alang sa matag lane sa PAM4 modulation mode.
· NRZ–Naghatag og 1 ngadto sa 16 ka gidaghanon sa mga lane para sa pagpili.

Ang matag modulation mode nagsuporta sa duha ka data mode:
· Basic mode–Kini usa ka lunsay nga streaming mode diin ang data ipadala nga walay startof-packet, walay sulod nga cycle, ug end-of-packet aron madugangan ang bandwidth. Gikuha sa IP ang unang balido nga datos isip pagsugod sa usa ka pagbuto.

Basic Mode Data Transfer tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Rehistrado

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 6.

· Full mode–Kini ang packet mode data transfer. Sa kini nga mode, ang IP nagpadala usa ka pagbuto ug usa ka siklo sa pag-sync sa pagsugod ug katapusan sa usa ka pakete ingon mga delimiter.

Tibuok Mode nga Pagbalhin sa Data tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

May Kalabutan nga Impormasyon · F-Tile Serial Lite IV Intel FPGA IP Overview sa panid 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit

4.1. TX Datapath
Ang TX datapath naglangkob sa mosunod nga mga component: · MAC adapter · Control word insertion block · CRC · MII encoder · PCS block · PMA block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 20

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28
Hulagway 7. TX Datapath

Gikan sa user logic

TX MAC

Avalon Streaming Interface

MAC Adapter

Pagkontrol sa Pagsulud sa Pulong

CRC

MII Encoder

MII Interface Custom PCS
PCS ug PMA

TX Serial Interface Sa Ubang FPGA Device

4.1.1. TX MAC Adapter
Ang TX MAC adapter nagkontrolar sa pagpasa sa data ngadto sa user logic gamit ang Avalon® streaming interface. Gisuportahan niini nga bloke ang pagpasa sa kasayuran nga gitakda sa tiggamit ug pagkontrol sa dagan.

Pagbalhin sa Impormasyon nga Gitakda sa Gumagamit

Sa Full mode, ang IP naghatag ug tx_is_usr_cmd signal nga imong magamit sa pagsugod sa siklo sa impormasyon nga gitakda sa user sama sa XOFF/XON transmission ngadto sa user logic. Mahimo nimong sugdan ang siklo sa pagpasa sa impormasyon nga gitakda sa tiggamit pinaagi sa pagpahayag niini nga signal ug pagbalhin sa impormasyon gamit ang tx_avs_data uban sa pagpahayag sa tx_avs_startofpacket ug tx_avs_valid nga mga signal. Ang block unya deasserts ang tx_avs_ready para sa duha ka cycle.

Mubo nga sulat:

Ang bahin sa impormasyon nga gitakda sa user anaa lamang sa Full mode.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 21

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 8.

Pagkontrol sa Agos

Adunay mga kondisyon diin ang TX MAC dili andam sa pagdawat sa datos gikan sa user logic sama sa panahon sa link re-alignment process o kung walay data nga magamit alang sa transmission gikan sa user logic. Aron malikayan ang pagkawala sa datos tungod niini nga mga kondisyon, ang IP naggamit sa tx_avs_ready signal aron makontrol ang dagan sa datos gikan sa lohika sa user. Ang IP deasserts sa signal sa diha nga ang mosunod nga mga kahimtang mahitabo:
· Sa diha nga ang tx_avs_startofpacket gipahayag, ang tx_avs_ready na-deasserted para sa usa ka clock cycle.
· Sa diha nga ang tx_avs_endofpacket gipahayag, ang tx_avs_ready gi-deasserted alang sa usa ka clock cycle.
· Kung ang bisan unsang gipares nga mga CW gipahayag nga tx_avs_ready na-deasserted sa duha ka mga siklo sa orasan.
· Sa diha nga ang RS-FEC alignment marker insertion mahitabo sa custom PCS interface, ang tx_avs_ready ma-deasserted sa upat ka clock cycles.
· Matag 17 Ethernet core clock cycles sa PAM4 modulation mode ug matag 33 Ethernet core clock cycles sa NRZ modulation mode. Ang tx_avs_ready na-deasserted para sa usa ka clock cycle.
· Sa diha nga ang user logic deasserts tx_avs_valid sa panahon nga walay data transmission.

Ang mosunod nga timing diagram kay examples sa TX MAC adapter gamit ang tx_avs_ready para sa data flow control.

Pagkontrol sa Pag-agos nga adunay tx_avs_valid Deassertion ug START/END Gipares nga mga CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Balido nga signal deasserts

D5 D6

tx_avs_ready tx_avs_startofpacket

Andam nga signal deassers alang sa duha ka cycle sa pagsal-ot sa END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN KATAPUSAN STRT D0 D1 D2 D3 bakante D4

F-Tile Serial Lite IV Intel® FPGA IP User Guide 22

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 9.

Pagkontrol sa Pag-agos gamit ang Alignment Marker Insertion
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Hulagway 10.

Pagkontrol sa Pag-agos sa START/END Paired CWs Nahiuyon sa Alignment Marker Insertion

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KATAPUSAN STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KATAPUSAN STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KATAPUSAN STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KATAPUSAN STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

KATAPUSAN STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Pagsulod sa Pulong sa Pagkontrol (CW).
Ang F-Tile Serial Lite IV Intel FPGA IP nagtukod ug mga CW base sa input signal gikan sa user logic. Ang CWs nagpaila sa packet delimiters, transmission status information o user data ngadto sa PCS block ug kini gikan sa XGMII control codes.
Ang mosunod nga talaan nagpakita sa deskripsyon sa gisuportahan nga mga CW:

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 23

4. Functional nga Deskripsyon 683074 | 2022.04.28

Talaan 11.
SUGOD KATAPUSAN PAG-ALIGN

Deskripsyon sa Gisuportahan nga mga CW

Gidaghanon sa mga Pulong (1 pulong

= 64 ka gamay)

EMPTY_CYC

IDLE

Dili

DATA

In-band

Deskripsyon
Pagsugod sa data delimiter. Katapusan sa data delimiter. Kontrol nga pulong (CW) alang sa pag-align sa RX. Walay sulod nga siklo sa usa ka pagbalhin sa datos. IDLE (wala sa banda). Payload.

Talaan 12. CW Field Description
Field RSVD num_valid_bytes_eob
BAWAS nga eop sop seop i-align ang CRC32 usr

Deskripsyon
Gireserba nga uma. Mahimong gamiton alang sa umaabot nga extension. Gihigot sa 0.
Gidaghanon sa balido nga byte sa katapusang pulong (64-bit). Kini usa ka 3bit nga kantidad. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Gidaghanon sa dili balido nga mga pulong sa katapusan sa usa ka pagbuto.
Nagpakita sa RX Avalon streaming interface aron ipahayag ang usa ka end-of-packet signal.
Nagpakita sa RX Avalon streaming interface aron ipahayag ang usa ka signal sa pagsugod-sa-packet.
Nagpakita sa RX Avalon streaming interface aron ipahayag ang usa ka start-of-packet ug usa ka end-of-packet sa parehas nga cycle.
Susiha ang RX alignment.
Ang mga kantidad sa nakalkula nga CRC.
Nagpakita nga ang control word (CW) naglangkob sa impormasyon nga gitakda sa user.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 24

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

4.1.2.1. Pagsugod-sa-pagbuto CW

Hulagway 11. Start-of-burst CW Format

SUGOD

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

channel

7:0

'hFB(SUGOD)

kontrol 7:0

Talaan 13.

Sa Full mode, mahimo nimong isulod ang START CW pinaagi sa pag-insister sa tx_avs_startofpacket signal. Kung ang tx_avs_startofpacket signal lang ang imong i-insert, ang sop bit gitakda. Kung imong ipahayag ang tx_avs_startofpacket ug tx_avs_endofpacket nga mga signal, ang seop bit gitakda.

SUGOD CW Field Values
Field sop/seop
usr (8)
align

Bili

Depende sa tx_is_usr_cmd signal:

1: Kung ang tx_is_usr_cmd = 1

0: Kung ang tx_is_usr_cmd = 0

Sa Basic mode, ang MAC nagpadala ug START CW human ma-deasserted ang reset. Kung walay data nga magamit, ang MAC padayon nga magpadala og EMPTY_CYC nga gipares sa END ug START CWs hangtod nga magsugod ka sa pagpadala og data.

4.1.2.2. Katapusan sa pagbuto CW

Hulagway 12. Katapusan sa pagbuto nga CW Format

KATAPUSAN

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

datos 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

haw-ang

7:0

RSVD

num_valid_bytes_eob

kontrol

7:0

(8) Kini gisuportahan lamang sa Full mode.
Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 25

4. Functional nga Deskripsyon 683074 | 2022.04.28

Talaan 14.

Ang MAC nagsal-ot sa END CW kung ang tx_avs_endofpacket gipahayag. Ang END CW naglangkob sa gidaghanon sa mga balido nga byte sa katapusang pulong sa datos ug sa impormasyon sa CRC.

Ang bili sa CRC kay 32-bit nga resulta sa CRC para sa datos tali sa START CW ug sa data word sa wala pa ang END CW.

Ang mosunod nga talaan nagpakita sa mga bili sa mga natad sa END CW.

KATAPUSAN CW Field Values
Field eop CRC32 num_valid_bytes_eob

Bili 1
CRC32 nakalkula nga kantidad. Gidaghanon sa balido nga byte sa kataposang pulong sa datos.

4.1.2.3. Alignment Pares CW

Hulagway 13. Alignment Paired CW Format

I-ALIGN CW Pares sa START/END

64+8bits XGMII Interface

SUGOD

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

64+8bits XGMII Interface

KATAPUSAN

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

Ang ALIGN CW usa ka gipares nga CW nga adunay START/END o END/START CWs. Mahimo nimong i-insert ang ALIGN nga gipares nga CW pinaagi sa pagpahayag sa tx_link_reinit signal, pagtakda sa Alignment Period counter, o pagsugod og reset. Kung ang ALIGN gipares nga CW gisal-ot, ang align field gibutang sa 1 aron masugdan ang receiver alignment block aron masusi ang data alignment sa tanang lane.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 26

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Talaan 15.

I-ALIGN ang CW Field Values
Pag-align sa field
eop sop usr seop

Bili 1 0 0 0 0

4.1.2.4. Walay sulod nga siklo CW

Hulagway 14. Empty-cycle CW Format

EMPTY_CYC Ipares sa END/START

64+8bits XGMII Interface

KATAPUSAN

63:56

'hFD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

64+8bits XGMII Interface

SUGOD

63:56

RSVD

55:48

RSVD

47:40

RSVD

datos

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

Talaan 16.

Kung imong gi-deassert ang tx_avs_valid para sa duha ka cycle sa orasan sa panahon sa pagbuto, ang MAC magsal-ot ug EMPTY_CYC CW nga gipares sa END/START CWs. Mahimo nimong gamiton kini nga CW kung wala’y datos nga magamit alang sa transmission sa makadiyot.

Kung imong gi-deassert ang tx_avs_valid sa usa ka cycle, ang IP mag-deasser sa tx_avs_valid sa kaduha sa panahon sa tx_avs_valid deassertion aron makamugna og usa ka parisan sa END/START CWs.

EMPTY_CYC CW Field Values
Pag-align sa field
eop

Halaga 0 0

nagpadayon…

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 27

4. Functional nga Deskripsyon 683074 | 2022.04.28

Field sop usr seop

Bili 0 0 0

4.1.2.5. Idle CW

Hulagway 15. Idle CW Format

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

datos

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrol 7:0

Gisulod sa MAC ang IDLE CW kung walay transmission. Atol niini nga panahon, ang tx_avs_valid signal ubos.
Mahimo nimong gamiton ang IDLE CW kung nahuman na ang usa ka pagbalhin sa pagbuto o ang transmission naa sa usa ka idle nga kahimtang.

4.1.2.6. Pulong sa Data

Ang data nga pulong mao ang payload sa usa ka pakete. Ang XGMII control bits tanan gibutang sa 0 sa data word format.

Hulagway 16. Data Word Format

64+8 bits XGMII Interface

DATA NGA PULONG

63:56

data sa tiggamit 7

55:48

data sa tiggamit 6

47:40

data sa tiggamit 5

datos

39:32 31:24

datos sa tiggamit 4 data sa tiggamit 3

23:16

data sa tiggamit 2

15:8

data sa tiggamit 1

7:0

data sa tiggamit 0

kontrol 7:0

4.1.3. TX CRC
Mahimo nimong palihokon ang TX CRC block gamit ang Enable CRC parameter sa IP Parameter Editor. Kini nga feature gisuportahan sa Basic ug Full modes.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 28

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Gidugang sa MAC ang kantidad sa CRC sa END CW pinaagi sa pagpahayag sa tx_avs_endofpacket signal. Sa BASIC mode, ang ALIGN CW ra nga gipares sa END CW ang adunay balido nga CRC field.
Ang TX CRC block nag-interface sa TX Control Word Insertion ug TX MII Encode block. Ang TX CRC block nag-compute sa CRC value para sa 64-bit value kada-cycle data sugod sa START CW hangtod sa END CW.
Mahimo nimong ipahayag ang signal sa crc_error_inject aron tinuyo nga madaot ang datos sa usa ka piho nga linya aron makahimo mga sayup sa CRC.

4.1.4. TX MII Encoder

Ang TX MII encoder nagdumala sa packet transmission gikan sa MAC ngadto sa TX PCS.

Ang mosunod nga numero nagpakita sa data pattern sa 8-bit MII bus sa PAM4 modulation mode. Ang START ug END CW makita kausa sa matag duha ka MII lane.

Figure 17. PAM4 Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

CYCLE 4

CYCLE 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Ang mosunod nga numero nagpakita sa data pattern sa 8-bit MII bus sa NRZ modulation mode. Ang START ug END CW makita sa matag MII lane.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 29

4. Functional nga Deskripsyon 683074 | 2022.04.28

Figure 18. NRZ Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ug PMA
Ang F-Tile Serial Lite IV Intel FPGA IP nag-configure sa F-tile transceiver sa Ethernet PCS mode.

4.2. RX Datapath
Ang RX datapath naglangkob sa mosunod nga mga sangkap: · PMA block · PCS block · MII decoder · CRC · Deskew block · Control Word removal block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 30

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28
Hulagway 19. RX Datapath

Sa user logic Avalon Streaming Interface
RX MAC
Kontrola ang Pagtangtang sa Pulong
Deskew

CRC

MII Decoder

MII Interface Custom PCS
PCS ug PMA

RX Serial Interface Gikan sa Ubang FPGA Device
4.2.1. RX PCS ug PMA
Ang F-Tile Serial Lite IV Intel FPGA IP nag-configure sa F-tile transceiver sa Ethernet PCS mode.
4.2.2. RX MII Decoder
Kini nga block nagpaila kung ang umaabot nga data adunay sulud nga kontrol nga pulong ug mga marka sa pag-align. Ang RX MII decoder nagpagawas ug datos sa porma sa 1-bit valid, 1-bit marker indicator, 1bit control indicator, ug 64-bit data kada lane.
4.2.3. RX CRC
Mahimo nimong palihokon ang TX CRC block gamit ang Enable CRC parameter sa IP Parameter Editor. Kini nga feature gisuportahan sa Basic ug Full modes. Ang RX CRC block interface sa RX Control Word Removal ug RX MII Decoder blocks. Ang IP nagpahayag sa rx_crc_error signal kung adunay usa ka sayup sa CRC.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 31

4. Functional nga Deskripsyon 683074 | 2022.04.28
Ang IP nagwagtang sa rx_crc_error sa matag bag-ong pagbuto. Kini usa ka output sa user logic alang sa user logic error handling.
4.2.4. RX Deskew
Ang RX deskew block nakamatikod sa alignment marker alang sa matag lane ug nag-align pag-usab sa datos sa dili pa kini ipadala ngadto sa RX CW removal block.
Mahimo nimong pilion nga tugotan ang IP core nga i-align ang data alang sa matag lane nga awtomatiko kung adunay usa ka sayup sa pag-align nga mahitabo pinaagi sa pag-set sa Enable Auto Alignment parameter sa IP parameter Editor. Kung imong gi-disable ang feature sa automatic alignment, ang IP core nag-insister sa rx_error signal aron ipaila ang alignment error. Kinahanglan nimong ipahayag ang rx_link_reinit aron masugdan ang proseso sa pag-align sa lane kung mahitabo ang sayup sa pag-align sa lane.
Ang RX deskew nakamatikod sa alignment marker base sa state machine. Ang mosunod nga diagram nagpakita sa mga estado sa RX deskew block.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 32

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 20.

RX Deskew Lane Alignment State Machine nga adunay Auto Alignment Enabled Flow Chart
Pagsugod

IDLE

Reset = 1 oo dili

Tanang PCS

dili

andam na ang mga lane?

HULAT

Tanan nga sync marker no
nakit-an?
oo
GIGAMIT

dili
oo nga timeout?

oo
Nawala ang pag-align?
walay Katapusan

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 33

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 21.

RX Deskew Lane Alignment State Machine nga adunay Auto Alignment Disabled Flow Chart
Pagsugod

IDLE

Reset = 1 oo dili

Tanang PCS

dili

andam na ang mga lane?

oo
rx_link_reinit =1
walay ERROR

dili oo Timeout?

HULAT
walay Tanang sync marker
nakit-an?
oo ALGN

oo
Nawala ang pag-align?
dili
Katapusan
1. Ang proseso sa paglinya magsugod sa IDLE nga estado. Ang block mobalhin ngadto sa WAIT state kung andam na ang tanang PCS lane ug ang rx_link_reinit gi-deasserted.
2. Sa WAIT nga estado, ang block nagsusi sa tanan nga namatikdan nga mga marker gipahayag sulod sa samang siklo. Kung tinuod kini nga kondisyon, ang block mobalhin sa ALIGNED nga estado.
3. Kung ang block naa sa ALIGNED nga estado, kini nagpakita nga ang mga lane naa sa linya. Niini nga estado, ang block nagpadayon sa pag-monitor sa pag-align sa lane ug pagsusi kung ang tanan nga mga marker anaa ba sulod sa samang siklo. Kung ang labing menos usa ka marker wala sa parehas nga siklo ug ang Enable Auto Alignment parameter gitakda, ang block moadto sa

F-Tile Serial Lite IV Intel® FPGA IP User Guide 34

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

IDLE nga estado aron masugdan pag-usab ang proseso sa paglinya. Kung ang Enable Auto Alignment wala gitakda ug labing menos usa ka marker ang wala sa parehas nga cycle, ang block moadto sa ERROR state ug maghulat sa user logic nga ipahayag ang rx_link_reinit signal aron masugdan ang proseso sa pag-align sa lane.

Figure 22. Lane Realignment uban sa Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

ug_all_markers

Estado sa Deskew

ALGNED

IDLE

HULAT

ALGNED

AUTO_ALIGN = 1

Figure 23. Lane Realignment uban sa Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

ug_all_markers

Estado sa Deskew

ALGNED

SAYOP

IDLE

HULAT

ALGNED

AUTO_ALIGN = 0
4.2.5. Pagtangtang sa RX CW
Kini nga block nag-decode sa mga CW ug nagpadala sa datos sa user logic gamit ang Avalon streaming interface human sa pagtangtang sa mga CW.
Kung walay balido nga datos nga magamit, ang RX CW removal block magwagtang sa rx_avs_valid signal.
Sa FULL mode, kung ang user bit gitakda, kini nga block nagpahayag sa rx_is_usr_cmd signal ug ang data sa unang clock cycle gigamit isip user-defined nga impormasyon o command.
Kung ang rx_avs_ready deasserts ug rx_avs_valid asserts, ang RX CW removal block makamugna og error condition sa user logic.
Ang Avalon streaming signal nga may kalabutan niini nga block mao ang mosunod: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 35

4. Functional nga Deskripsyon 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (anaa ra sa Full mode)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
Ang F-Tile Serial Lite IV Intel FPGA IP adunay upat ka clock inputs nga makamugna og mga orasan sa lain-laing mga block: · Transceiver reference clock (xcvr_ref_clk)–Input clock gikan sa external clock
chips o oscillators nga nagpatunghag mga orasan para sa TX MAC, RX MAC, ug TX ug RX custom PCS blocks. Tan-awa ang Parameter para sa gisuportahan nga frequency range. · TX core clock (tx_core_clk)–Kini nga orasan gikan sa transceiver PLL gigamit para sa TX MAC. Kini nga orasan usa usab ka output nga orasan gikan sa F-tile transceiver aron makonektar sa TX user logic. · RX core clock (rx_core_clk)–Kini nga orasan gikuha gikan sa transceiver PLL gigamit alang sa RX deskew FIFO ug RX MAC. Kini nga orasan usa usab ka output nga orasan gikan sa F-tile transceiver aron makonektar sa RX user logic. · Orasan para sa transceiver reconfiguration interface (reconfig_clk)–input clock gikan sa external clock circuits o oscillators nga nagpatunghag mga orasan para sa F-tile transceiver reconfiguration interface sa TX ug RX datapaths. Ang frequency sa orasan mao ang 100 hangtod 162 MHz.
Ang mosunod nga block diagram nagpakita sa F-Tile Serial Lite IV Intel FPGA IP clock domains ug ang mga koneksyon sulod sa IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 36

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (pagkonektar sa user logic)

tx_core_clk= clk_pll_div64[tunga-tunga_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[tunga-tunga_ch]

rx_core_clkout (pagkonektar sa user logic)

clk_pll_div64[tunga_tunga_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (pagkonektar sa user logic)

rx_core_clk= clk_pll_div64[tunga-tunga_ch]

Custom nga PCS

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[tunga-tunga_ch]

tx_core_clkout (pagkonektar sa user logic)

Transceiver Ref Clock (xcvr_ref_clk)
Transceiver Ref Clock (xcvr_ref_clk)

Oscillator*

leyenda

FPGA device
TX core clock domain
RX core clock domain
Transceiver reference clock domain External device Data signal

4.4. Reset ug Link Initialization
Ang MAC, F-tile Hard IP, ug reconfiguration blocks adunay lain-laing reset signal: · TX ug RX MAC blocks naggamit ug tx_core_rst_n ug rx_core_rst_n reset signal. · tx_pcs_fec_phy_reset_n ug rx_pcs_fec_phy_reset_n reset signal drive
ang soft reset controller aron i-reset ang F-tile Hard IP. · Ang reconfiguration block naggamit sa reconfig_reset reset signal.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 37

4. Functional nga Deskripsyon 683074 | 2022.04.28

Figure 25. I-reset ang Arkitektura
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Gahi nga IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ig-uli ang Logic
May Kalabutan nga Impormasyon · Reset Guidelines sa pahina 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit
4.4.1. TX Reset ug Initialization Sequence
Ang TX reset sequence para sa F-Tile Serial Lite IV Intel FPGA IP mao ang mosunod: 1. Ipahayag ang tx_pcs_fec_phy_reset_n, tx_core_rst_n, ug reconfig_reset
dungan nga i-reset ang F-tile hard IP, MAC, ug reconfiguration blocks. Ipagawas ang tx_pcs_fec_phy_reset_n ug i-reset ang reconfiguration human maghulat sa tx_reset_ack aron masiguro nga ang mga bloke husto nga gi-reset. 2. Ang IP dayon ipahayag ang phy_tx_lanes_stable, tx_pll_locked, ug phy_ehip_ready nga mga signal human mapagawas ang tx_pcs_fec_phy_reset_n reset, aron ipakita nga ang TX PHY andam na alang sa transmission. 3. Ang tx_core_rst_n nga signal mawala human ang phy_ehip_ready signal motaas. 4. Ang IP magsugod sa pagpadala sa IDLE nga mga karakter sa MII interface sa higayon nga ang MAC wala na sa pag-reset. Walay kinahanglanon alang sa TX lane alignment ug skewing tungod kay ang tanang lane naggamit sa samang orasan. 5. Samtang nagpadala sa IDLE nga mga karakter, ang MAC nagpahayag sa tx_link_up signal. 6. Ang MAC dayon magsugod sa pagpasa sa ALIGN nga gipares sa START/END o END/START CW sa usa ka fixed interval aron masugdan ang lane alignment process sa konektado nga receiver.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 38

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28

Hulagway 26.

TX Reset ug Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_andam na

tx_li nk_up

7
5 6 8

4.4.2. RX Reset ug Initialization Sequence
Ang RX reset sequence para sa F-Tile Serial Lite IV Intel FPGA IP mao ang mosunod:
1. Ipahayag ang rx_pcs_fec_phy_reset_n, rx_core_rst_n, ug reconfig_reset dungan sa pag-reset sa F-tile hard IP, MAC, ug reconfiguration blocks. Ipagawas ang rx_pcs_fec_phy_reset_n ug reconfiguration reset human maghulat sa rx_reset_ack aron masiguro nga ang mga bloke husto nga gi-reset.
2. Ang IP dayon ipahayag ang phy_rx_pcs_ready signal human mapagawas ang custom PCS reset, aron ipakita nga ang RX PHY andam na alang sa transmission.
3. Ang rx_core_rst_n signal deasserts human sa phy_rx_pcs_ready signal motaas.
4. Ang IP magsugod sa proseso sa pag-align sa lane human ma-release ang RX MAC reset ug sa pagdawat sa ALIGN gipares sa START/END o END/START CW.
5. Ang RX deskew block mopahayag sa rx_link_up nga signal sa higayon nga makompleto na ang paglinya sa tanang lane.
6. Ang IP dayon ipahayag ang rx_link_up signal sa user logic aron ipakita nga ang RX link andam na sa pagsugod sa pagdawat sa datos.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 39

4. Functional nga Deskripsyon 683074 | 2022.04.28

Figure 27. RX Reset ug Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_andam na

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Link Rate ug Bandwidth Efficiency Calculation

Ang F-Tile Serial Lite IV Intel FPGA IP bandwidth efficiency kalkulasyon mao ang ubos:

Bandwidth efficiency = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Talaan 17. Deskripsyon sa Bandwidth Efficiency Variables

Variable

Deskripsyon

raw_rate burst_size

Kini ang bit rate nga nakab-ot sa serial interface. raw_rate = SERDES gilapdon * transceiver clock frequency Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Bili sa gidak-on sa pagbuto. Aron makalkulo ang kasagaran nga kahusayan sa bandwidth, gamita ang sagad nga kantidad sa gidak-on sa pagbuto. Para sa maximum rate, gamita ang maximum burst size value.

burst_size_ovhd

Ang gidak-on sa pagbuto sa overhead nga bili.
Sa Full mode, ang burst_size_ovhd value nagtumong sa START ug END nga gipares nga CWs.
Sa Basic mode, walay burst_size_ovhd tungod kay walay START ug END nga gipares nga CWs.

align_marker_period

Ang bili sa panahon diin gisal-ot ang usa ka alignment marker. Ang kantidad mao ang 81920 nga siklo sa orasan alang sa pagtipon ug 1280 alang sa paspas nga simulation. Kini nga kantidad nakuha gikan sa PCS hard logic.

align_marker_width srl4_align_period

Ang gidaghanon sa mga siklo sa orasan diin ang usa ka balido nga alignment marker signal gipataas.
Ang gidaghanon sa mga siklo sa orasan tali sa duha ka alignment marker. Mahimo nimong itakda kini nga kantidad gamit ang parameter sa Alignment Period sa IP Parameter Editor.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 40

Ipadala ang Feedback

4. Functional nga Deskripsyon 683074 | 2022.04.28
Ang kalkulasyon sa link rate kay sa ubos: Effective rate = bandwidth efficiency * raw_rate Makuha nimo ang maximum user clock frequency sa mosunod nga equation. Ang labing kadaghan nga kalkulasyon sa frequency sa orasan sa gumagamit nag-angkon nga padayon nga streaming sa datos ug wala’y siklo sa IDLE nga mahitabo sa lohika sa gumagamit. Importante kini nga rate sa pagdesinyo sa user logic nga FIFO aron malikayan ang pag-awas sa FIFO. Pinakataas nga frequency sa orasan sa tiggamit = epektibo nga rate / 64

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 41

683074 | 2022.04.28 Magpadala ug Feedback

5. Mga Parameter

Talaan 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon

Parameter

Bili

Default

Deskripsyon

Kinatibuk-ang mga Opsyon sa Disenyo

PMA modulasyon nga tipo

· PAM4 · NRZ

PAM4

Pilia ang PCS modulation mode.

Type sa PMA

· FHT · FGT

FGT

Gipili ang tipo sa transceiver.

PMA data rate

· Para sa PAM4 mode:
— FGT transceiver type: 20 Gbps 58 Gbps
— FHT transceiver type: 56.1 Gbps, 58 Gbps, 116 Gbps
· Para sa NRZ mode:
— FGT transceiver type: 10 Gbps 28.05 Gbps
— FHT transceiver type: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Gipiho ang epektibo nga rate sa datos sa output sa transceiver nga naglakip sa transmission ug uban pang mga overhead. Ang bili kay kalkulado sa IP pinaagi sa pag-round up ngadto sa 1 decimal place sa Gbps unit.

PMA mode

· Duplex · Tx · Rx

Duplex

Para sa FHT transceiver type, ang suportadong direksyon kay duplex lang. Alang sa FGT transceiver type, ang gisuportahan nga direksyon mao ang Duplex, Tx, ug Rx.

Numero sa PMA

· Para sa PAM4 mode:

mga lane

- 1 hangtod 12

· Para sa NRZ mode:

- 1 hangtod 16

Pilia ang gidaghanon sa mga lane. Para sa simplex nga disenyo, ang gisuportahan nga gidaghanon sa mga lane kay 1.

PLL reference clock frequency

· Para sa FHT transceiver type: 156.25 MHz
· Para sa FGT transceiver type: 27.5 MHz 379.84375 MHz, depende sa pinili nga transceiver data rate.

· Para sa FHT transceiver type: 156.25 MHz
· Para sa FGT transceiver type: 165 MHz

Gipiho ang reperensiya nga frequency sa orasan sa transceiver.

Sistema PLL

—

reperensya nga orasan

frequency

170 ,XNUMX MHz

Anaa ra alang sa FHT transceiver type. Gipiho ang System PLL reference clock ug gamiton isip input sa F-Tile Reference ug System PLL Clock Intel FPGA IP aron makamugna sa System PLL clock.

Sistema PLL frequency
Panahon sa Pag-align

— 128 65536

I-enable ang RS-FEC

Makapahimo

876.5625 MHz 128 Enable

Gipiho ang System PLL clock frequency.
Gipiho ang panahon sa pag-align sa marka. Ang bili kinahanglan nga x2. I-on aron mahimo ang bahin sa RS-FEC.
nagpadayon…

ISO 9001:2015 Rehistrado

5. Parameter 683074 | 2022.04.28

Parameter

Bili

Default

Deskripsyon

Pag-disable

Alang sa PAM4 PCS modulation mode, ang RS-FEC kanunay nga gipalihok.

Interface sa Gumagamit

Streaming mode

· TINUOD · BASIC

Puno

Pilia ang data streaming alang sa IP.

Puno: Kini nga mode nagpadala sa pagsugod-sa-packet ug katapusan-sa-packet cycle sulod sa usa ka frame.

Basic: Kini usa ka lunsay nga streaming mode diin ang data gipadala nga walay start-of-packet, walay sulod, ug end-of-packet aron madugangan ang bandwidth.

I-enable ang CRC

Pagpalihok sa Dili Paglihok

Pag-disable

I-on aron ma-enable ang CRC error detection ug correction.

I-enable ang auto alignment

Pagpalihok sa Dili Paglihok

Pag-disable

I-on aron ma-enable ang feature sa automatic lane alignment.

I-enable ang debug endpoint

Pagpalihok sa Dili Paglihok

Pag-disable

Kung ON, ang F-Tile Serial Lite IV Intel FPGA IP naglakip sa usa ka embedded Debug Endpoint nga internally nagkonektar sa Avalon memory-mapped interface. Ang IP makahimo sa pipila ka mga pagsulay ug debug functions pinaagi sa JTAG gamit ang System Console. Ang default nga bili kay Off.

Simplex Merging (Kini nga setting sa parameter magamit ra kung imong pilion ang FGT dual simplex nga disenyo.)

Gi-enable ang RSFEC sa laing Serial Lite IV Simplex IP nga gibutang sa samang FGT channel(s)

Pagpalihok sa Dili Paglihok

Pag-disable

I-on kini nga opsyon kung kinahanglan nimo ang usa ka sagol nga configuration nga adunay RS-FEC nga naka-enable ug disabled para sa F-Tile Serial Lite IV Intel FPGA IP sa usa ka dual simplex nga disenyo alang sa NRZ transceiver mode, diin ang TX ug RX gibutang sa parehas nga FGT (mga) channel.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 43

683074 | 2022.04.28 Magpadala ug Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Mga Signal sa Orasan

Talaan 19. Mga Signal sa Orasan

Ngalan

Lapad nga Direksyon

Deskripsyon

tx_core_clkout

Output TX core clock para sa TX custom PCS interface, TX MAC ug user logics in

ang TX datapath.

Kini nga orasan gihimo gikan sa naandan nga PCS block.

rx_core_clkout

Output RX core clock alang sa RX custom PCS interface, RX deskew FIFO, RX MAC

ug user logics sa RX datapath.

Kini nga orasan gihimo gikan sa naandan nga PCS block.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Input Transceiver reference nga orasan.

Kung ang tipo sa transceiver gibutang sa FGT, ikonektar kini nga orasan sa output signal (out_refclk_fgt_0) sa F-Tile Reference ug System PLL Clocks Intel FPGA IP. Kung ang tipo sa transceiver gibutang sa FHT, sumpay

kini nga orasan sa output signal (out_fht_cmmpll_clk_0) sa F-Tile Reference ug System PLL Clocks Intel FPGA IP.

Tan-awa ang Parameter para sa gisuportahan nga frequency range.

Input Input clock para sa transceiver reconfiguration interface.

Ang frequency sa orasan mao ang 100 hangtod 162 MHz.

Ikonektar kini nga signal sa input nga orasan sa mga eksternal nga sirkito sa orasan o mga oscillator.

Input Input clock para sa transceiver reconfiguration interface.

Ang frequency sa orasan mao ang 100 hangtod 162 MHz.

Ikonektar kini nga signal sa input nga orasan sa mga eksternal nga sirkito sa orasan o mga oscillator.

out_systempll_clk_ 1

Input

Sistema sa PLL nga orasan.
Ikonektar kini nga orasan sa output signal (out_systempll_clk_0) sa F-Tile Reference ug System PLL Clocks Intel FPGA IP.

May Kalabutan nga mga Parameter sa Impormasyon sa panid 42

6.2. I-reset ang mga Signal

Talaan 20. I-reset ang mga Signal

Ngalan

Lapad nga Direksyon

tx_core_rst_n

Input

Asynchronous nga Domain sa Orasan

rx_core_rst_n

Input

Asynchronous nga

tx_pcs_fec_phy_reset_n 1

Input

Asynchronous nga

Deskripsyon

Aktibo-ubos nga reset signal. I-reset ang F-Tile Serial Lite IV TX MAC.

Aktibo-ubos nga reset signal. I-reset ang F-Tile Serial Lite IV RX MAC.

Aktibo-ubos nga reset signal.

nagpadayon…

ISO 9001:2015 Rehistrado

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ngalan

Lapad sa Direksyon sa Orasan Domain

Deskripsyon

I-reset ang F-Tile Serial Lite IV TX custom PCS.

rx_pcs_fec_phy_reset_n 1

Input

Asynchronous nga

Aktibo-ubos nga reset signal. I-reset ang F-Tile Serial Lite IV RX custom PCS.

reconfig_reset

Input

reconfig_clk Aktibo-taas nga reset signal.

I-reset ang Avalon memory-mapped interface reconfiguration block.

reconfig_sl_reset

Input reconfig_sl_clk Aktibo-taas nga reset signal.

I-reset ang Avalon memory-mapped interface reconfiguration block.

6.3. Mga signal sa MAC

Talaan 21.

Mga signal sa TX MAC
Niini nga lamesa, ang N nagrepresentar sa gidaghanon sa mga lane nga gitakda sa IP parameter editor.

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

tx_avs_ready

Output tx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpakita nga ang TX MAC andam nga modawat sa datos.

tx_avs_data

· (64*N)*2 (PAM4 mode)
· 64*N (NRZ mode)

Input

tx_core_clkout Avalon streaming signal. TX nga datos.

tx_avs_channel

Input tx_core_clkout Avalon streaming signal.

Ang numero sa channel alang sa data nga gibalhin sa kasamtangan nga siklo.

Kini nga signal dili magamit sa Basic mode.

tx_avs_valid

Input tx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpaila nga balido ang signal sa datos sa TX.

tx_avs_startofpacket

Input tx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpaila sa pagsugod sa usa ka pakete sa datos sa TX.

Ipahayag alang lamang sa usa ka siklo sa orasan alang sa matag pakete.

Kini nga signal dili magamit sa Basic mode.

tx_avs_endofpacket

Input tx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpaila sa katapusan sa usa ka pakete sa datos sa TX.

Ipahayag alang lamang sa usa ka siklo sa orasan alang sa matag pakete.

Kini nga signal dili magamit sa Basic mode.

tx_avs_empty

Input tx_core_clkout Avalon streaming signal.

Nagpakita sa gidaghanon sa dili balido nga mga pulong sa katapusang pagbuto sa TX data.

Kini nga signal dili magamit sa Basic mode.

tx_num_valid_bytes_eob

Input

tx_core_clkout

Nagpakita sa gidaghanon sa mga balido nga byte sa katapusang pulong sa katapusang pagbuto. Kini nga signal dili magamit sa Basic mode.
nagpadayon…

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ngalan tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lapad 1
1 1
N 5

Domain sa Orasan sa Direksyon

Deskripsyon

Input

tx_core_clkout

Kung gipahayag, kini nga signal nagsugod sa usa ka siklo sa kasayuran nga gitakda sa tiggamit.
Ihatag kini nga signal sa parehas nga siklo sa orasan sama sa pagpahayag sa tx_startofpacket.
Kini nga signal dili magamit sa Basic mode.

Output tx_core_clkout Kung gipahayag, nagpakita nga ang TX data link andam na alang sa data transmission.

Output

tx_core_clkout

Kung gipahayag, kini nga signal nagsugod sa pag-align sa mga lane.
Ihatag kini nga signal alang sa usa ka siklo sa orasan aron ma-trigger ang MAC nga ipadala ang ALIGN CW.

Input

tx_core_clkout Kung gipahayag, ang MAC nag-inject sa usa ka sayup nga CRC32 sa pinili nga mga agianan.

Output tx_core_clkout Wala gigamit.

Ang mosunod nga timing diagram nagpakita sa example sa TX data transmissions sa 10 ka pulong gikan sa user logic sa tibuok 10 TX serial lane.

Hulagway 28.

TX Data Transmission Timing Diagram
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…, 9

… N-10..

Lane 0

…………

STRT 0 10

N-10 KATAPUSAN STRT 0

Lane 1

…………

STRT 1 11

N-9 KATAPUSAN STRT 1

N-10 KATAPUSAN IDLE IDLE N-9 KATAPUSAN IDLE IDLE

Lane 9

…………

STRT 9 19

N-1 KATAPUSAN STRT 9

N-1 KATAPUSAN IDLE IDLE

Talaan 22.

Mga signal sa RX MAC
Niini nga lamesa, ang N nagrepresentar sa gidaghanon sa mga lane nga gitakda sa IP parameter editor.

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

rx_avs_ready

Input rx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpakita nga ang lohika sa gumagamit andam nga modawat sa datos.

rx_avs_data

(64*N)*2 (PAM4 mode)
64*N (NRZ mode)

Output

rx_core_clkout Avalon streaming signal. RX nga datos.

rx_avs_channel

Output rx_core_clkout Avalon streaming signal.

Ang numero sa channel alang sa datos

nadawat sa kasamtangan nga cycle.

Kini nga signal dili magamit sa Basic mode.

rx_avs_valid

Output rx_core_clkout Avalon streaming signal.

nagpadayon…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 46

Ipadala ang Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

Kung gipahayag, nagpakita nga balido ang signal sa datos sa RX.

rx_avs_startofpacket

Output rx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpaila sa pagsugod sa usa ka pakete sa datos sa RX.

Ipahayag alang lamang sa usa ka siklo sa orasan alang sa matag pakete.

Kini nga signal dili magamit sa Basic mode.

rx_avs_endofpacket

Output rx_core_clkout Avalon streaming signal.

Kung gipahayag, nagpaila sa katapusan sa usa ka pakete sa datos sa RX.

Ipahayag alang lamang sa usa ka siklo sa orasan alang sa matag pakete.

Kini nga signal dili magamit sa Basic mode.

rx_avs_empty

Output rx_core_clkout Avalon streaming signal.

Nagpakita sa gidaghanon sa dili balido nga mga pulong sa katapusang pagbuto sa RX data.

Kini nga signal dili magamit sa Basic mode.

rx_num_valid_bytes_eob

Output

rx_core_clkout Nagpakita sa gidaghanon sa mga balido nga byte sa katapusang pulong sa katapusang pagbuto.
Kini nga signal dili magamit sa Basic mode.

rx_is_usr_cmd

Output rx_core_clkout Kung gipahayag, kini nga signal magsugod sa usa ka user-

gitakda nga siklo sa impormasyon.

Ihatag kini nga signal sa parehas nga siklo sa orasan sama sa pagpahayag sa tx_startofpacket.

Kini nga signal dili magamit sa Basic mode.

rx_link_up

Output rx_core_clkout Kung gipahayag, nagpakita sa RX data link

andam na alang sa pagdawat sa datos.

rx_link_reinit

Input rx_core_clkout Kung gipahayag, kini nga signal magsugod sa mga agianan

re-alignment.

Kung imong gi-disable ang Enable Auto Alignment, iduso kini nga signal para sa usa ka clock cycle aron ma-trigger ang MAC sa pag-align sa mga lane. Kung gitakda ang Enable Auto Alignment, awtomatiko nga i-align sa MAC ang mga lane.

Ayaw ipahayag kini nga signal kung ang Enable Auto Alignment gitakda.

rx_error

(N*2*2)+3 (PAM4 mode)
(N*2)*3 (NRZ mode)

Output

rx_core_clkout

Kung gipahayag, nagpaila sa mga kahimtang sa sayup nga nahitabo sa RX datapath.
· [(N*2+2):N+3] = Nagpakita sa PCS error para sa piho nga lane.
· [N+2] = Nagpakita sa sayop sa paglinya. I-reinitialize ang pag-align sa lane kung kini nga gamay gipahayag.
· [N+1]= Nagpaila nga ang datos gipasa ngadto sa user logic kung ang user logic dili pa andam.
· [N] = Nagpakita sa pagkawala sa paglinya.
· [(N-1):0] = Nagpaila nga ang datos adunay CRC error.

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Mga Signal sa Pag-reconfigure sa Transceiver

Talaan 23.

Mga Signal sa Pag-reconfigure sa PCS
Niini nga lamesa, ang N nagrepresentar sa gidaghanon sa mga lane nga gitakda sa IP parameter editor.

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

reconfig_sl_read

Input reconfig_sl_ PCS reconfiguration read command

clk

mga signal.

reconfig_sl_write

Input reconfig_sl_ PCS reconfiguration pagsulat

clk

mga signal sa sugo.

reconfig_sl_address

14 bits + clogb2N

Input

reconfig_sl_ clk

Gipiho ang PCS reconfiguration Avalon memory-mapped interface address sa usa ka pinili nga lane.
Ang matag lane adunay 14 bits ug ang ibabaw nga bits nagtumong sa lane offset.
Example, alang sa 4-lane nga NRZ/PAM4 nga disenyo, nga adunay reconfig_sl_address [13:0] nga nagtumong sa bili sa address:
· reconfig_sl_address[15:1 4] gibutang sa 00 = adres para sa lane 0.
· reconfig_sl_address[15:1 4] gibutang sa 01 = adres para sa lane 1.
· reconfig_sl_address[15:1 4] gibutang sa 10 = adres para sa lane 2.
· reconfig_sl_address[15:1 4] gibutang sa 11 = adres para sa lane 3.

reconfig_sl_readdata

Output reconfig_sl_ Nagtino sa PCS reconfiguration data

clk

nga basahon pinaagi sa usa ka andam nga siklo sa a

pinili nga lane.

reconfig_sl_waitrequest

Output reconfig_sl_ Nagrepresentar sa PCS reconfiguration

clk

Avalon memory-mapped nga interface

stalling signal sa usa ka pinili nga lane.

reconfig_sl_writedata

Input reconfig_sl_ Nagtino sa PCS reconfiguration data

clk

nga isulat sa usa ka pagsulat cycle sa a

pinili nga lane.

reconfig_sl_readdata_vali

Output

reconfig_sl_ Nagtino sa PCS reconfiguration

clk

ang nadawat nga datos balido sa usa ka pinili

lane.

Talaan 24.

F-Tile Hard IP Reconfiguration Signals
Niini nga lamesa, ang N nagrepresentar sa gidaghanon sa mga lane nga gitakda sa IP parameter editor.

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

reconfig_read

Input reconfig_clk PMA reconfiguration gibasa

mga signal sa sugo.

reconfig_write

Input reconfig_clk PMA reconfiguration pagsulat

mga signal sa sugo.

reconfig_address

18 bits + clog2bN

Input

reconfig_clk

Nagtino sa PMA Avalon memorymapped interface address sa usa ka pinili nga lane.
nagpadayon…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 48

Ipadala ang Feedback

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ngalan
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lapad
32 1 32 1

Domain sa Orasan sa Direksyon

Deskripsyon

Sa duha ka PAM4 ad NRZ modes, ang matag lane adunay 18 bits ug ang nahabilin nga upper bits nagtumong sa lane offset.
Example, alang sa 4-lane nga disenyo:
· reconfig_address[19:18] gibutang sa 00 = adres para sa lane 0.
· reconfig_address[19:18] gibutang sa 01 = adres para sa lane 1.
· reconfig_address[19:18] gibutang sa 10 = adres para sa lane 2.
· reconfig_address[19:18] gibutang sa 11 = adres para sa lane 3.

Output

reconfig_clk Nagtino sa PMA data nga basahon sa usa ka andam nga cycle sa usa ka pinili nga lane.

Output

reconfig_clk Nagrepresentar sa PMA Avalon memorymapped interface stalling signal sa usa ka pinili nga lane.

Input

reconfig_clk Nagtino sa PMA data nga isulat sa usa ka pagsulat cycle sa usa ka pinili nga lane.

Output

reconfig_clk Nagtino sa PMA reconfiguration nadawat data balido sa usa ka pinili nga lane.

6.5. Mga signal sa PMA

Talaan 25.

Mga signal sa PMA
Niini nga lamesa, ang N nagrepresentar sa gidaghanon sa mga lane nga gitakda sa IP parameter editor.

Ngalan

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

phy_tx_lanes_stable

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kung gipahayag, nagpaila nga ang TX datapath andam na magpadala data.

tx_pll_locked

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kung gipahayag, nagpakita nga ang TX PLL nakab-ot ang kahimtang sa lock.

phy_ehip_andam na

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous nga

Kung gipahayag, nagpakita nga ang naandan nga PCS nakakompleto sa internal nga pagsugod ug andam na alang sa transmission.
Kini nga signal nag-ingon human ang tx_pcs_fec_phy_reset_n ug ang tx_pcs_fec_phy_reset_nare gi-deasserted.

tx_serial_data

Output TX serial clock TX serial pins.

rx_serial_data

Pagsulod sa RX serial clock RX serial pins.

phy_rx_block_lock

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous Kung gipahayag, nagpakita nga ang 66b block alignment nahuman na para sa mga lane.

rx_cdr_lock

N*2 (PAM4 mode)

Output

Asynchronous nga

Kung gipahayag, nagpakita nga ang nabawi nga mga orasan gi-lock sa datos.
nagpadayon…

Ipadala ang Feedback

F-Tile Serial Lite IV Intel® FPGA IP User Guide 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ngalan phy_rx_pcs_ready phy_rx_hi_ber

Lapad

Domain sa Orasan sa Direksyon

Deskripsyon

N (NRZ mode)

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous nga

Kung gipahayag, nagpakita nga ang RX lane sa katugbang nga channel sa Ethernet hingpit nga nahanay ug andam nga makadawat mga datos.

N*2 (PAM4 mode)
N (NRZ mode)

Output

Asynchronous nga

Kung gipahayag, nagpakita nga ang RX PCS sa katugbang nga Ethernet channel naa sa kahimtang sa HI BER.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 50

Ipadala ang Feedback

683074 | 2022.04.28 Magpadala ug Feedback

7. Pagdesinyo gamit ang F-Tile Serial Lite IV Intel FPGA IP

7.1. I-reset ang mga Giya
Sunda kini nga mga giya sa pag-reset aron ipatuman ang imong pag-reset sa lebel sa sistema.
· Ihigot ang tx_pcs_fec_phy_reset_n ug rx_pcs_fec_phy_reset_n signal sa lebel sa sistema aron dungan nga ma-reset ang TX ug RX PCS.
· Ipahayag ang tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, ug reconfig_reset signal sa samang higayon. Tan-awa ang Reset ug Link Initialization para sa dugang nga impormasyon bahin sa IP reset ug initialization sequences.
· Hupti ang tx_pcs_fec_phy_reset_n, ug ang rx_pcs_fec_phy_reset_n signal ubos, ug reconfig_reset ang signal taas ug hulata ang tx_reset_ack ug rx_reset_ack nga hustong i-reset ang F-tile hard IP ug ang reconfiguration blocks.
· Aron makab-ot ang paspas nga link-up tali sa FPGA device, i-reset ang konektado nga F-Tile Serial Lite IV Intel FPGA IPs sa samang higayon. Tan-awa ang F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit alang sa kasayuran bahin sa pagmonitor sa IP TX ug RX link gamit ang toolkit.
May Kalabutan nga Impormasyon
· Reset ug Link Initialization sa pahina 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Giya sa Gumagamit

7.2. Error Handling Guidelines

Ang mosunod nga talaan naglista sa mga giya sa pagdumala sa sayop alang sa mga kahimtang sa sayop nga mahimong mahitabo sa F-Tile Serial Lite IV Intel FPGA IP nga disenyo.

Talaan 26. Sayop nga Kondisyon ug Mga Giya sa Pagdumala

Sayop nga Kondisyon
Ang usa o daghan pang mga lane dili makatukod og komunikasyon human sa gihatag nga time frame.

Mga giya
Ipatuman ang usa ka time-out nga sistema aron i-reset ang link sa lebel sa aplikasyon.

Ang usa ka lane nawad-an sa komunikasyon pagkahuman natukod ang komunikasyon.
Ang usa ka lane mawad-an sa komunikasyon sa panahon sa proseso sa deskew.

Mahimong mahitabo kini pagkahuman o sa panahon sa mga hugna sa pagbalhin sa datos. Pag-implementar og link loss detection sa lebel sa aplikasyon ug i-reset ang link.
Ipatuman ang proseso sa pag-reinitialization sa link para sa sayop nga lane. Kinahanglan nimong sigurohon nga ang pag-ruta sa board dili molapas sa 320 UI.

Loss lane alignment human ma-align ang tanang lane.

Mahimong mahitabo kini pagkahuman o sa panahon sa mga hugna sa pagbalhin sa datos. Ipatuman ang usa ka lane alignment loss detection sa lebel sa aplikasyon aron ma-restart ang proseso sa lane alignment.

ISO 9001:2015 Rehistrado

683074 | 2022.04.28 Magpadala ug Feedback

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme.

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

Intel Quartus Prime nga Bersyon
21.3

IP Core nga Bersyon 3.0.0

Giya sa Gumagamit F-Tile Serial Lite IV Giya sa Gumagamit sa Intel® FPGA IP

ISO 9001:2015 Rehistrado

683074 | 2022.04.28 Magpadala ug Feedback

9. Kasaysayan sa Pagbag-o sa Dokumento alang sa F-Tile Serial Lite IV Intel FPGA IP User Guide

Bersyon sa Dokumento 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime nga Bersyon
22.1
21.3 21.3 21.2

IP Bersyon 5.0.0
3.0.0 3.0.0 2.0.0

Mga kausaban
· Gi-update nga Talaan: F-Tile Serial Lite IV Intel FPGA IP Features — Gi-update nga Deskripsyon sa Pagbalhin sa Data nga adunay dugang nga suporta sa rate sa FHT transceiver: 58G NRZ, 58G PAM4, ug 116G PAM4
· Gi-update nga Talaan: F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon — Gidugang bag-ong parameter · System PLL reference clock frequency · I-enable ang debug endpoint — Gi-update ang Values para sa PMA data rate — Gi-update nga pagngalan sa parameter aron mohaum sa GUI
· Gi-update ang paghulagway alang sa pagbalhin sa datos sa Talaan: F-Tile Serial Lite IV Intel FPGA IP Features.
· Giusab ang ngalan sa table name IP ngadto sa F-Tile Serial Lite IV Intel FPGA IP Parameter Deskripsyon sa Parameters section para sa katin-aw.
· Gi-update nga Talaan: Mga parameter sa IP: — Gidugang ang bag-ong parameter–Gipaandar ang RSFEC sa lain nga Serial Lite IV Simplex IP nga gibutang sa parehas nga (mga) channel sa FGT. - Gi-update ang default nga mga kantidad alang sa frequency sa orasan sa Reperensya sa Transceiver.
Inisyal nga pagpagawas.

ISO 9001:2015 Rehistrado

Mga Dokumento / Mga Kapanguhaan

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Giya sa Gumagamit F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Giya sa Gumagamit F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Mga pakisayran

Manwal sa Gumagamit

F Tile Serial Lite IV Intel FPGA IP

Mga Dokumento / Mga Kapanguhaan

Mga pakisayran

Pagbilin ug komento

Cancel reply