VHDLwhiz UART Idanwo Interface monomono olumulo Afowoyi

Ọja yi faye gba o lati se ina aṣa atọkun fun kika ati kikọ FPGA Forukọsilẹ iye lilo UART. Module VHDL ti ipilẹṣẹ ati iwe afọwọkọ Python pese agbara lati ṣe ajọṣepọ pẹlu awọn oriṣi awọn iforukọsilẹ ninu apẹrẹ FPGA rẹ.

Awọn ibeere

Python 3 onitumọ
pyserial package

Ilana

Ọja naa nlo ilana fifisilẹ data pẹlu awọn ohun kikọ iṣakoso mẹrin:

Orukọ: KA_REQ, Iye: 0x0A - Aṣẹ lati ọdọ agbalejo si FPGA lati bẹrẹ ilana kikọ kan lati firanṣẹ gbogbo awọn iforukọsilẹ pada lori UART
Orukọ: START_KỌ, Iye: 0x0B - Ṣe samisi ibẹrẹ ti ọna kikọ ni ọna mejeeji

Orukọ: END_KỌ, Iye: 0x0C - Ṣamisi ipari ti ọkọọkan kikọ ni ọna mejeeji
Orukọ: SA, Iye: 0x0D – Ohun kikọ abayo ti a lo fun salọ awọn ọrọ iṣakoso

Awọn ilana Lilo ọja

Ṣiṣe awọn iwe afọwọkọ

Lati lo ọja naa, rii daju pe o ti fi Python 3 sori ẹrọ ati package Pyserial. Ṣiṣe awọn iwe afọwọkọ nipasẹ Python 3 onitumọ.

Ti o npese Aṣa atọkun

Lo iwe afọwọkọ gen_uart_regs.py lati ṣe ina awọn atọkun aṣa fun kika ati kikọ awọn iye iforukọsilẹ FPGA. O le pato awọn tiwqn ti input ki o si wu awọn iforukọsilẹ ati awọn iru nigba ti o npese awọn o wu files.

Ibaṣepọ pẹlu Awọn iforukọsilẹ

O le ka lati tabi kọ si nọmba awọn iforukọsilẹ eyikeyi ninu apẹrẹ FPGA rẹ nipa lilo module VHDL ti ipilẹṣẹ ati iwe afọwọkọ Python. Awọn iforukọsilẹ wiwọle le ni awọn oriṣi bii std_logic, std_logic_vector, fowo si, tabi ti ko fowo si.

Iwe-aṣẹ

Iwe-aṣẹ MIT ni wiwa awọn ibeere aṣẹ lori ara koodu orisun ati awọn ofin lilo. Tọkasi LICENSE.txt file ninu Zip file fun awọn alaye.

Changelog

Awọn ayipada wọnyi tọka si iṣẹ akanṣe files, ati pe iwe-ipamọ yii ti ni imudojuiwọn ni ibamu

Ẹya	Awọn akiyesi
1.0.0	Itusilẹ akọkọ
1.0.1	Ti o wa titi sonu «ara» itọkasi kokoro nigba akowọle bi uart_regs.py bi Python module. Iyipada kikọ kuna atẹjade si imukuro si yago fun titẹ sita si console nigbati o nṣiṣẹ bi module ti a ko wọle.
1.0.2	Fix fun Vivado [Synth 8-248] aṣiṣe nigba ti ko si jade mode regs.
1.0.3	Ṣe atunṣe ikilọ Vivado Linter: Iforukọsilẹ ti mu ṣiṣẹ nipasẹ atunto amuṣiṣẹpọ
1.0.4	Ṣe atunṣe ọran igun nigbati o ngba ọrọ aiṣedeede pẹlu iwa abayo bi baiti to kẹhin. Ọrọ ti o tẹle yoo tun padanu nitori a ko ko recv_data_prev_is_escape kuro nigbati a ba pada si IDLE. Iwe afọwọkọ gen_uart_regs.py bayi ngbanilaaye awọn orukọ reg alailẹgbẹ nikan.

Apejuwe

Iwe yi apejuwe awọn wọnyi files ati awọn folda:
gen_uart_regs.py

ipilẹṣẹ / uart_regs.vhd
ipilẹṣẹ/uart_regs.py
ipilẹṣẹ/instantiation_template.vho
rtl/uart_regs_backend.vhd
rtl/uart_rx.vhd
rtl/uart_tx.vhd
demo/latice_icestick/
demo/xilinx_arty_a7_35/
demo/xilinx_arty_s7_50/
Iwe afọwọkọ gen_uart_regs.py ati atilẹyin VHDL files ni yi ise agbese gba o laaye lati se ina aṣa atọkun fun kika ati kikọ FPGA Forukọsilẹ iye ti awọn orisirisi orisi ati widths lilo UART.
O le lo module VHDL ti ipilẹṣẹ ati iwe afọwọkọ Python lati ka lati tabi kọ si nọmba awọn iforukọsilẹ eyikeyi ninu apẹrẹ rẹ. Awọn iforukọsilẹ UART ti o wa ni wiwọle le ni awọn oriṣi std_logic, std_logic_vector, fowo si, tabi aifọwọsi.
O le pinnu lori akojọpọ kongẹ ti titẹ sii ati awọn iforukọsilẹ iṣelọpọ ati awọn oriṣi nigbati o ba n ṣe iṣelọpọ files lilo gen_uart_regs.py akosile.
Awọn iwe afọwọkọ Python ni a ṣẹda ni apakan pẹlu iranlọwọ ti ohun elo itetisi atọwọda ChatGPT, lakoko ti koodu VHDL jẹ iṣẹ ọwọ.

Awọn ibeere

Awọn iwe afọwọkọ ninu iṣẹ akanṣe yii gbọdọ wa ni ṣiṣe nipasẹ olutumọ Python 3 ati package Pyserial gbọdọ wa ni fi sori ẹrọ.
O le fi pyserial sori ẹrọ nipasẹ Pip nipa lilo aṣẹ yii: pip fi pyserial sori ẹrọ

Ilana

VHDL naa files ati Python iwe afọwọkọ lo a data-fireemu bèèrè pẹlu mẹrin Iṣakoso

Oruko	Iye	Ọrọìwòye
KA_REQ	0x0A	Paṣẹ lati ọdọ agbalejo si FPGA lati bẹrẹ kikọ kan ọkọọkan lati firanṣẹ gbogbo awọn iforukọsilẹ pada lori UART
START_KỌ	0x0B	Ṣe samisi ibẹrẹ ti ọkọọkan kikọ ninu boya itọsọna
END_KỌ	0x0C	Ṣe aami ipari ti ọkọọkan kikọ ni ọna mejeeji
SAA	0x0D	Ohun kikọ abayo ti a lo fun yiyọ kuro ninu eyikeyi awọn ọrọ iṣakoso, pẹlu kikọ ESCAPE funrararẹ, nigbati wọn han bi data laarin awọn ami START_WRITE ati END_WRITE.

Eyikeyi baiti READ_REQ ti ko ni idiwọ ti a firanṣẹ si FPGA jẹ itọnisọna lati firanṣẹ gbogbo awọn iforukọsilẹ UART-iwọle (awọn igbewọle ati awọn abajade) pada si agbalejo lori UART. Aṣẹ yii maa n funni nipasẹ iwe afọwọkọ uart_regs.py nikan.
Ni gbigba aṣẹ yii, FPGA yoo dahun nipa fifiranṣẹ akoonu ti gbogbo awọn iforukọsilẹ pada si agbalejo naa. Ni akọkọ, awọn ifihan agbara titẹ sii, lẹhinna awọn ifihan agbara iṣẹjade. Ti awọn ipari wọn ko ba fi kun si ọpọ ti 8 die-die, awọn ege kekere ti baiti to kẹhin yoo jẹ awọn odo fifẹ.
Ilana kikọ nigbagbogbo bẹrẹ pẹlu START_WRITE baiti o si pari pẹlu END_WRITE baiti. Eyikeyi awọn baiti laarin awọn wọnyi ni a gba pe o jẹ awọn baiti data. Ti eyikeyi awọn baiti data ba ni iye kanna bi ohun kikọ iṣakoso, baiti data gbọdọ salọ. Eyi tumọ si fifiranṣẹ afikun ohun kikọ ESCAPE ṣaaju ki o to baiti data lati fihan pe o jẹ data gangan.
Ti START_WRITE ti ko ba bọla de ibikibi ninu ṣiṣan awọn baiti, a kà a si ibẹrẹ ti ọna kikọ. Module uart_regs_backend nlo alaye yii lati tun muuṣiṣẹpọ ti ibaraẹnisọrọ ba jade ni amuṣiṣẹpọ.

gen_uart_regs.py

Eyi ni iwe afọwọkọ ti o gbọdọ bẹrẹ pẹlu lati ṣe ina wiwo naa. Ni isalẹ ni sikirinifoto ti akojọ iranlọwọ ti o le gba nipa ṣiṣiṣẹ: python gen_uart_regs.py -h
Lati ṣe agbejade wiwo aṣa, o gbọdọ ṣiṣe iwe afọwọkọ pẹlu ọkọọkan awọn iforukọsilẹ iṣakoso UART ti o fẹ ti a ṣe akojọ si bi awọn ariyanjiyan. Awọn oriṣi to wa ni std_logic, std_logic_vector, ti ko fowo si, ati fowo si.
Ipo aiyipada (itọsọna) wa ninu ati pe iru aiyipada jẹ std_logic_vector ayafi ti iforukọsilẹ jẹ ti ipari: 1. Lẹhinna, yoo jẹ aiyipada si std_logic.

Nitorinaa, ti o ba fẹ ṣẹda ifihan agbara titẹ sii std_logic, o le lo eyikeyi ninu awọn ariyanjiyan wọnyi:
my_sl=1
my_sl=1: sinu

my_sl=1:ninu:std_logic
Gbogbo awọn iyatọ ti o wa loke yoo ja si ni iwe afọwọkọ ti n ṣe ifihan agbara wiwọle UART yii:
Jẹ ki a ṣiṣẹ iwe afọwọkọ pẹlu awọn ariyanjiyan lati ṣe agbekalẹ wiwo pẹlu ọpọlọpọ awọn iforukọsilẹ ti awọn itọnisọna oriṣiriṣi, awọn ipari, ati awọn oriṣi

Ti ipilẹṣẹ files

Ṣiṣe aṣeyọri ti iwe afọwọkọ gen_uart_regs.py yoo gbejade folda ti o wu jade ti a npè ni ti ipilẹṣẹ pẹlu awọn mẹta files akojọ si isalẹ. Ti wọn ba wa tẹlẹ, wọn yoo kọkọ kọ.
ipilẹṣẹ / uart_regs.vhd

ipilẹṣẹ/uart_regs.py
ipilẹṣẹ/instantiation_template.vho
uart_regs.vhd

Eleyi jẹ aṣa ni wiwo module ti ipilẹṣẹ nipasẹ awọn akosile. O nilo lati ṣe lẹsẹkẹsẹ ni apẹrẹ rẹ, nibiti o ti le wọle si awọn iforukọsilẹ ti o fẹ ṣakoso nipa lilo UART.
Ohun gbogbo ti o wa loke apakan “- UART wiwọle awọn iforukọsilẹ” yoo jẹ aami fun gbogbo module uart_regs, lakoko ti akopọ ti awọn ifihan agbara ibudo ni isalẹ ila yẹn da lori awọn ariyanjiyan ti a fi fun iwe afọwọkọ monomono.
Atokọ ti o wa ni isalẹ fihan nkan fun uart_regs module ti o waye lati ipilẹṣẹ aṣẹ example han ninu gen_uart_regs.py secti

O ko nilo lati muuṣiṣẹpọ ifihan agbara uart_rx, nitori iyẹn ni a mu ninu uart_rx. module.
Nigbati module ba gba ibeere kika, yoo gba awọn iye ti gbogbo titẹ sii ati awọn ifihan agbara jade laarin akoko aago lọwọlọwọ. Aworan aworan lẹsẹkẹsẹ ni a firanṣẹ si agbalejo lori UART.
Nigbati kikọ kan ba ṣẹlẹ, gbogbo awọn iforukọsilẹ iṣẹjade ti ni imudojuiwọn pẹlu awọn iye tuntun laarin iwọn aago kanna. Ko ṣee ṣe lati yi awọn iye ifihan agbara jade lọkọọkan.

Sibẹsibẹ, iwe afọwọkọ uart_regs.py gba olumulo laaye lati ṣe imudojuiwọn awọn abajade ti o yan nikan nipa kika akọkọ pada awọn iye lọwọlọwọ ti gbogbo awọn iforukọsilẹ. Lẹhinna o kọ gbogbo awọn iye pada, pẹlu awọn imudojuiwọn.
uart_regs.py
Ti ipilẹṣẹ / uart_regs.py file ti ipilẹṣẹ pọ pẹlu uart_regs VHDL module ati ki o ni awọn aṣa Forukọsilẹ alaye ninu awọn akọsori ti awọn file. Pẹlu iwe afọwọkọ yii, o le ka lati tabi kọ si awọn iforukọsilẹ aṣa rẹ pẹlu irọrun.

Akojọ iranlọwọ

Tẹ Python uart_regs.py -h lati tẹ akojọ iranlọwọ:

Ṣiṣeto ibudo UART

Iwe afọwọkọ naa ni awọn aṣayan lati ṣeto ibudo UART nipa lilo yipada -c. Eyi ṣiṣẹ lori Windows ati Lainos. Ṣeto si ọkan ninu awọn ebute oko oju omi ti o wa ti a ṣe akojọ si akojọ aṣayan iranlọwọ. Lati ṣeto ibudo aiyipada, o tun le ṣatunkọ oniyipada UART_PORT ni iwe afọwọkọ uart_regs.py.

Awọn iforukọsilẹ akojọ

Alaye nipa maapu iforukọsilẹ ni a gbe sinu akọsori ti iwe afọwọkọ uart_regs.py nipasẹ iwe afọwọkọ gen_uart_regs.py. O le ṣe atokọ awọn iforukọsilẹ ti o wa pẹlu -l yipada, bi a ti rii ni isalẹ. Eyi jẹ aṣẹ agbegbe ati pe kii yoo ṣe ajọṣepọ pẹlu FPGA ibi-afẹde

Kikọ si awọn iforukọsilẹ

O le kọ si eyikeyi awọn iforukọsilẹ ipo jade nipa lilo -w yipada. Pese orukọ iforukọsilẹ ti o tẹle pẹlu “=” ati iye ti a fun bi alakomeji, hexadecimal, tabi iye eleemewa, bi a ṣe han ni isalẹ.
Ṣe akiyesi pe imuse VHDL nilo iwe afọwọkọ lati kọ gbogbo awọn iforukọsilẹ iṣẹjade nigbakanna. Nitorinaa, ti o ko ba ṣalaye akojọpọ pipe ti awọn iforukọsilẹ iṣelọpọ, iwe afọwọkọ naa yoo kọkọ ṣe kika lati FPGA ibi-afẹde ati lẹhinna lo awọn iye wọnyẹn fun awọn ti o padanu. Abajade yoo jẹ pe awọn iforukọsilẹ pato nikan yipada
Nigbati o ba ṣe kikọ, gbogbo awọn iforukọsilẹ pato yoo yipada lakoko akoko aago kanna, kii ṣe ni kete ti wọn ti gba lori UART.

Awọn iforukọsilẹ kika

Lo iyipada -r lati ka gbogbo awọn iye iforukọsilẹ, bi a ṣe han ni isalẹ. Awọn iye ti o samisi ni ofeefee jẹ awọn ti a yipada ninu kikọ iṣaaju tẹlẹample
Gbogbo kika n fihan aworan ifaworanhan lojukanna ti gbogbo igbewọle ati awọn iforukọsilẹ iṣelọpọ. Gbogbo won ni sampmu nigba kanna aago ọmọ

N ṣatunṣe aṣiṣe

Lo -d yipada pẹlu eyikeyi awọn iyipada miiran ti o ba nilo lati ṣatunṣe ilana ibaraẹnisọrọ naa. Nigbana ni, awọn akosile yoo tẹ sita jade gbogbo rán ati ki o gba awọn baiti ati tag wọn ti wọn ba jẹ awọn ohun kikọ iṣakoso, bi a ṣe han ni isalẹ.

Lilo wiwo ni awọn iwe afọwọkọ Python miiran

Iwe afọwọkọ uart_regs.py ni kilasi UartRegs kan ti o le ni rọọrun lo bi wiwo ibaraẹnisọrọ ni awọn iwe afọwọkọ aṣa aṣa Python miiran. Nìkan gbe kilasi wọle, ṣẹda ohun kan ninu rẹ, ki o bẹrẹ lilo awọn ọna, bi a ṣe han ni isalẹ.

Tọkasi awọn docstrings ninu koodu Python fun ọna ati awọn apejuwe ati awọn iru iye ipadabọ.

instantiation_template.vho

Awọn instantiation awoṣe ti wa ni ti ipilẹṣẹ pẹlú pẹlu uart_regs module fun wewewe rẹ. Lati ṣafipamọ akoko ifaminsi, o le daakọ ifẹsẹmulẹ module ati awọn ikede ifihan agbara sinu apẹrẹ rẹ.

RTL aimi files

O nilo lati ni awọn wọnyi files ninu iṣẹ akanṣe VHDL rẹ ki wọn ṣe akopọ sinu ile-ikawe kanna gẹgẹbi module uart_regs:
rtl/uart_regs_backend.vhd

rtl/uart_rx.vhd
rtl/uart_tx.vhd
Module uart_regs_backend ṣe imuse awọn ẹrọ ipinlẹ-ipari ti o wa ninu ati jade data iforukọsilẹ. O nlo uart_rx ati awọn modulu uart_tx lati mu ibaraẹnisọrọ UART pẹlu agbalejo naa.

Ririnkiri ise agbese

Awọn iṣẹ akanṣe demo mẹta wa ninu Zip file. Wọn jẹ ki o ṣakoso awọn agbeegbe lori awọn igbimọ oriṣiriṣi bii diẹ ti o tobi ju, awọn iforukọsilẹ inu.
Awọn folda demo pẹlu uart_regs.vhd ti ipilẹṣẹ tẹlẹ ati uart_regs.py files ṣe pataki fun awọn aṣa wọnyẹn.

Lattice iCEstick

Awọn demo/icecube2_icestick folda ni a Forukọsilẹ wiwọle demo imuse fun Lattice iCEstick FPGA igbimọ.
Lati ṣiṣẹ nipasẹ ilana imuse, ṣii demo/latice_icestick/icecube2_proj/uart_regs_sbt.project file ninu sọfitiwia apẹrẹ Lattice iCEcube2.
Lẹhin ikojọpọ iṣẹ akanṣe ni iCEcube2 GUI, tẹ Awọn irinṣẹ → Ṣiṣe Gbogbo lati ṣe ipilẹṣẹ bitmap siseto file.

O le lo ohun elo Lattice Diamond Programmer Standalone lati tunto FPGA pẹlu bitmap ti ipilẹṣẹ file. Nigbati olupilẹṣẹ Diamond ṣii, tẹ Ṣii iṣẹ akanṣe pirogirama ti o wa tẹlẹ ninu apoti ifọrọranṣẹ kaabo.
Yan ise agbese file ri ninu awọn Zip: demo/latice_icestick/diamond_programmer_project.xcf ki o si tẹ O dara.
Lẹhin ti awọn fifuye ise agbese, tẹ awọn aami mẹta ninu awọn File Orukọ orukọ, bi a ṣe han loke. Lọ kiri lori ayelujara lati yan bitmap naa file ti o ti ipilẹṣẹ ni iCEcube2

demo/latice_icestick/icecube2_proj/uart_regs_Implmnt/sbt/awọn igbejade/bitmap/top_icestick_bitmap.bin
Nikẹhin, pẹlu iCEstick ọkọ ti o ṣafọ sinu ibudo USB kan lori kọnputa rẹ, yan Apẹrẹ → Eto lati ṣe eto filasi SPI ati tunto FPGA naa.
O le ni bayi tẹsiwaju lati ka ati kọ awọn iforukọsilẹ nipasẹ lilo demo/latice_icestick/uart_regs.py script bi a ti ṣalaye ninu apakan uart_regs.py.

Xilinx Digilent Arty A7-35T

O le wa imuse demo fun Artix-7 35T Arty FPGA ohun elo igbelewọn ninu demo/arty_a7_35 folda.
Ṣii Vivado ki o lilö kiri si ohun ti o jade files lilo Tcl console ri ni isalẹ ti GUI ni wiwo. Tẹ aṣẹ yii lati tẹ folda iṣẹ akanṣe demo sii:

cd / demo/arty_a7_35/vivado_proj/
Ṣiṣẹda create_vivado_proj.tcl Tcl iwe afọwọkọ lati tun ṣe iṣẹ akanṣe Vivado naa:
orisun ./create_vivado_proj.tcl

Tẹ Ina Bitstream ni ẹgbẹ ẹgbẹ lati ṣiṣẹ nipasẹ gbogbo awọn igbesẹ imuse ati ṣe ipilẹṣẹ bitstream siseto file.
Lakotan, tẹ Ṣii Oluṣakoso Hardware ati ṣe eto FPGA nipasẹ GUI.
O le ni bayi tẹsiwaju lati ka ati kọ awọn iforukọsilẹ nipasẹ lilo demo/arty_a7_35/uart_regs.py iwe afọwọkọ bi a ti ṣalaye ninu apakan uart_regs.py.

Xilinx Digilent Arty S7-50

O le wa imuse demo fun Arty S7: Spartan-7 FPGA idagbasoke igbimọ ninu demo/arty_s7_50 folda.
Ṣii Vivado ki o lilö kiri si ohun ti o jade files lilo Tcl console ri ni isalẹ ti GUI ni wiwo. Tẹ aṣẹ yii lati tẹ folda iṣẹ akanṣe demo sii:

cd / demo/arty_s7_50/vivado_proj/
Ṣiṣẹda create_vivado_proj.tcl Tcl iwe afọwọkọ lati tun ṣe iṣẹ akanṣe Vivado naa:
orisun ./create_vivado_proj.tcl

Tẹ Ina Bitstream ni ẹgbẹ ẹgbẹ lati ṣiṣẹ nipasẹ gbogbo awọn igbesẹ imuse ati ṣe ipilẹṣẹ bitstream siseto file.
Lakotan, tẹ Ṣii Oluṣakoso Hardware ati ṣe eto FPGA nipasẹ GUI.
O le ni bayi tẹsiwaju lati ka ati kọ awọn iforukọsilẹ nipasẹ lilo demo/arty_s7_50/uart_regs.py iwe afọwọkọ bi a ti ṣalaye ninu apakan uart_regs.py.

imuse

Ko si awọn ibeere imuse kan pato.

Awọn ihamọ

Ko si awọn ihamọ akoko kan pato ti a nilo fun apẹrẹ yii nitori wiwo UART lọra ati pe o ṣe itọju bi wiwo asynchronous.

Iṣagbewọle uart_rx si module uart_regs ti wa ni mimuuṣiṣẹpọ laarin module uart_rx. Nitorinaa, ko nilo lati muuṣiṣẹpọ ni module oke-ipele.

Awọn oran ti a mọ

O le nilo lati tun module naa ṣaaju ki o to ṣee lo, da lori boya faaji FPGA rẹ ṣe atilẹyin awọn iye iforukọsilẹ aiyipada.

Alaye diẹ sii

Aṣẹ-lori-ara VHDLwhiz.com

FAQs

Q: Kini idi ti olupilẹṣẹ wiwo idanwo UART?

A: Olupilẹṣẹ wiwo idanwo UART ngbanilaaye fun ṣiṣẹda awọn atọkun aṣa lati ṣe ajọṣepọ pẹlu awọn iye iforukọsilẹ FPGA nipa lilo ibaraẹnisọrọ UART.

Q: Bawo ni MO ṣe fi package Pyserial sori ẹrọ?

A: O le fi Pyserial sori ẹrọ nipasẹ Pip nipa lilo aṣẹ: pip install pyserial

Awọn iwe aṣẹ / Awọn orisun

VHDLwhiz UART igbeyewo Interface monomono [pdf] Afowoyi olumulo
UART igbeyewo Interface monomono, igbeyewo Interface monomono, Interface monomono, monomono

Awọn itọkasi

Itọsọna olumulo

VHDLwhiz UART igbeyewo Interface monomono

ọja Alaye