VHDLwhiz UART टेस्ट इंटरफ़ेस जेनरेटर उपयोगकर्ता मैनुअल

यह उत्पाद आपको UART का उपयोग करके FPGA रजिस्टर मानों को पढ़ने और लिखने के लिए कस्टम इंटरफ़ेस बनाने की अनुमति देता है। उत्पन्न VHDL मॉड्यूल और पायथन स्क्रिप्ट आपके FPGA डिज़ाइन में विभिन्न प्रकार के रजिस्टरों के साथ बातचीत करने की क्षमता प्रदान करते हैं।

आवश्यकताएं

पायथन 3 इंटरप्रेटर
पाइसरियल पैकेज

शिष्टाचार

उत्पाद चार नियंत्रण वर्णों के साथ डेटा फ़्रेमिंग प्रोटोकॉल का उपयोग करता है:

नाम: READ_आवश्यकता, कीमत: 0x0A – होस्ट से FPGA को कमांड, सभी रजिस्टरों को UART पर वापस भेजने के लिए एक लेखन अनुक्रम आरंभ करने के लिए
नाम: प्रारंभ_लिखें, कीमत: 0x0B – किसी भी दिशा में लेखन अनुक्रम की शुरुआत को चिह्नित करता है

नाम: अंत_लिखें, कीमत: 0x0C – किसी भी दिशा में लेखन अनुक्रम के अंत को चिह्नित करता है
नाम: पलायन, कीमत: 0x0D – नियंत्रण शब्दों से बचने के लिए प्रयुक्त एस्केप वर्ण

उत्पाद उपयोग निर्देश

स्क्रिप्ट चलाना

उत्पाद का उपयोग करने के लिए, सुनिश्चित करें कि आपके पास Python 3 और Pyserial पैकेज स्थापित है। स्क्रिप्ट को Python 3 इंटरप्रेटर के माध्यम से चलाएँ।

कस्टम इंटरफेस उत्पन्न करना

FPGA रजिस्टर मानों को पढ़ने और लिखने के लिए कस्टम इंटरफ़ेस बनाने के लिए gen_uart_regs.py स्क्रिप्ट का उपयोग करें। आउटपुट बनाते समय आप इनपुट और आउटपुट रजिस्टरों और प्रकारों की संरचना निर्दिष्ट कर सकते हैं files.

रजिस्टरों के साथ बातचीत

आप जेनरेट किए गए VHDL मॉड्यूल और पायथन स्क्रिप्ट का उपयोग करके अपने FPGA डिज़ाइन में किसी भी संख्या में रजिस्टरों को पढ़ या लिख सकते हैं। सुलभ रजिस्टरों में std_logic, std_logic_vector, signed, या unsigned जैसे प्रकार हो सकते हैं।

लाइसेंस

एमआईटी लाइसेंस स्रोत कोड की कॉपीराइट आवश्यकताओं और उपयोग की शर्तों को कवर करता है। LICENSE.txt देखें file ज़िप में file जानकारी के लिए।

बदलाव का

ये परिवर्तन परियोजना से संबंधित हैं files, और यह दस्तावेज़ तदनुसार अद्यतन किया गया है

संस्करण	टिप्पणी
1.0.0	प्रारंभिक रिहाई
1.0.1	पाइथन मॉड्यूल के रूप में uart_regs.py के रूप में आयात करते समय गुम «स्वयं» संदर्भ बग को ठीक किया गया। लेखन विफल प्रिंटआउट को अपवाद में बदल दिया गया आयातित मॉड्यूल के रूप में चलते समय कंसोल पर प्रिंट करने से बचें।
1.0.2	जब कोई आउट मोड रेग्स नहीं होते तो विवाडो [सिंथ 8-248] त्रुटि के लिए फिक्स।
1.0.3	विवाडो लिंटर चेतावनी को ठीक करें: रजिस्टर द्वारा संचालित सक्षम है तुल्यकालिक रीसेट
1.0.4	एस्केप कैरेक्टर को अंतिम बाइट के रूप में रखने वाले विकृत शब्द को प्राप्त करते समय कॉर्नर केस को ठीक करें। अगला शब्द भी खो जाएगा क्योंकि हमने IDLE पर वापस लौटते समय recv_data_prev_is_escape को साफ़ नहीं किया था। gen_uart_regs.py स्क्रिप्ट अब केवल अद्वितीय reg नामों की अनुमति देती है।

विवरण

यह दस्तावेज़ निम्नलिखित का वर्णन करता है fileएस और फ़ोल्डर्स:
gen_uart_regs.py

उत्पन्न / uart_regs.vhd
उत्पन्न / uart_regs.py
उत्पन्न /instantiation_template.vho
rtl/uart_regs_backend.vhd
rtl/uart_rx.vhd
rtl/uart_tx.vhd
डेमो/जाली_आइसस्टिक/
डेमो/xilinx_arty_a7_35/
डेमो/xilinx_arty_s7_50/
gen_uart_regs.py स्क्रिप्ट और सहायक VHDL fileइस परियोजना में s आपको UART का उपयोग करके विभिन्न प्रकार और चौड़ाई के FPGA रजिस्टर मूल्यों को पढ़ने और लिखने के लिए कस्टम इंटरफेस उत्पन्न करने की अनुमति देता है।
आप अपने डिज़ाइन में किसी भी संख्या में रजिस्टरों को पढ़ने या लिखने के लिए जेनरेट किए गए VHDL मॉड्यूल और पायथन स्क्रिप्ट का उपयोग कर सकते हैं। UART सुलभ रजिस्टरों में std_logic, std_logic_vector, signed, या unsigned प्रकार हो सकते हैं।
आउटपुट तैयार करते समय आप इनपुट और आउटपुट रजिस्टरों और प्रकारों की सटीक संरचना पर निर्णय ले सकते हैं filegen_uart_regs.py स्क्रिप्ट का उपयोग कर रहा हूँ।
पायथन स्क्रिप्ट आंशिक रूप से चैटजीपीटी कृत्रिम बुद्धिमत्ता उपकरण की मदद से बनाई गई थी, जबकि वीएचडीएल कोड हस्तनिर्मित है।

आवश्यकताएं

इस परियोजना में स्क्रिप्ट को पायथन 3 इंटरप्रेटर के माध्यम से चलाया जाना चाहिए और Pyserial पैकेज स्थापित होना चाहिए।
आप इस कमांड का उपयोग करके Pip के माध्यम से pyserial स्थापित कर सकते हैं: pip install pyserial

शिष्टाचार

वीएचडीएल files और पायथन स्क्रिप्ट चार नियंत्रण के साथ एक डेटा-फ़्रेमिंग प्रोटोकॉल का उपयोग करते हैं

नाम	कीमत	टिप्पणी
READ_आवश्यकता	0x0ए	होस्ट से FPGA तक लेखन आरंभ करने का आदेश सभी रजिस्टरों को UART पर वापस भेजने का अनुक्रम
प्रारंभ_लेखन	0x0B	किसी भी लेखन अनुक्रम की शुरुआत को चिह्नित करता है दिशा
अंत_लेखन	0x0C	किसी भी दिशा में लेखन अनुक्रम के अंत को चिह्नित करता है
पलायन	0x0डी	एस्केप वर्ण का उपयोग किसी भी नियंत्रण शब्द को एस्केप करने के लिए किया जाता है, जिसमें ESCAPE वर्ण भी शामिल है, जब वे START_WRITE और END_WRITE मार्करों के बीच डेटा के रूप में दिखाई देते हैं।

FPGA को भेजा गया कोई भी अनएस्केप किया गया READ_REQ बाइट, UART के ज़रिए होस्ट को वापस अपने सभी UART-एक्सेसिबल रजिस्टर (इनपुट और आउटपुट) भेजने का निर्देश है। यह कमांड आमतौर पर केवल uart_regs.py स्क्रिप्ट द्वारा जारी किया जाता है।
यह आदेश प्राप्त करने पर, FPGA सभी रजिस्टरों की सामग्री को होस्ट को वापस भेजकर प्रतिक्रिया देगा। सबसे पहले, इनपुट सिग्नल, फिर आउटपुट सिग्नल। यदि उनकी लंबाई 8 बिट्स के गुणक में नहीं जुड़ती है, तो अंतिम बाइट के निचले बिट्स को पैडेड जीरो माना जाएगा।
लेखन अनुक्रम हमेशा START_WRITE बाइट से शुरू होता है और END_WRITE बाइट के साथ समाप्त होता है। उनके बीच के किसी भी बाइट को डेटा बाइट माना जाता है। यदि किसी डेटा बाइट का मान कंट्रोल कैरेक्टर के समान है, तो डेटा बाइट को एस्केप किया जाना चाहिए। इसका मतलब है कि डेटा बाइट से पहले एक अतिरिक्त ESCAPE कैरेक्टर भेजना ताकि यह संकेत मिले कि यह वास्तव में डेटा है।
यदि बाइट्स की स्ट्रीम में कहीं भी कोई अनएस्केप किया गया START_WRITE आता है, तो इसे लेखन अनुक्रम की शुरुआत माना जाता है। uart_regs_backend मॉड्यूल इस जानकारी का उपयोग संचार के सिंक से बाहर होने की स्थिति में पुनः सिंक्रोनाइज़ करने के लिए करता है।

gen_uart_regs.py

यह वह स्क्रिप्ट है जिससे आपको इंटरफ़ेस जेनरेट करना शुरू करना होगा। नीचे हेल्प मेनू का स्क्रीनशॉट दिया गया है जिसे आप चलाकर प्राप्त कर सकते हैं: python gen_uart_regs.py -h
कस्टम इंटरफ़ेस बनाने के लिए, आपको अपने इच्छित UART नियंत्रणीय रजिस्टरों में से प्रत्येक को तर्क के रूप में सूचीबद्ध करके स्क्रिप्ट को चलाना होगा। उपलब्ध प्रकार std_logic, std_logic_vector, unsigned, और signed हैं।
डिफ़ॉल्ट मोड (दिशा) in है और डिफ़ॉल्ट प्रकार std_logic_vector है जब तक कि रजिस्टर की लंबाई 1 न हो। तब, यह डिफ़ॉल्ट रूप से std_logic हो जाएगा।

इस प्रकार, यदि आप std_logic इनपुट सिग्नल बनाना चाहते हैं, तो आप इनमें से किसी भी तर्क का उपयोग कर सकते हैं:
my_sl=1
my_sl=1:in

my_sl=1:in:std_logic
उपरोक्त सभी प्रकारों के परिणामस्वरूप स्क्रिप्ट इस UART-सुलभ सिग्नल को उत्पन्न करेगी:
आइए विभिन्न दिशाओं, लम्बाइयों और प्रकारों के कई रजिस्टरों के साथ एक इंटरफ़ेस उत्पन्न करने के लिए तर्कों के साथ स्क्रिप्ट चलाएं

जनरेट किया गया files

gen_uart_regs.py स्क्रिप्ट के सफल रन से तीन नामों से उत्पन्न एक आउटपुट फ़ोल्डर तैयार होगा fileनीचे सूचीबद्ध हैं। यदि वे पहले से मौजूद हैं, तो उन्हें अधिलेखित कर दिया जाएगा।
उत्पन्न / uart_regs.vhd

उत्पन्न / uart_regs.py
उत्पन्न /instantiation_template.vho
uart_regs.vhd

यह स्क्रिप्ट द्वारा जेनरेट किया गया कस्टम इंटरफ़ेस मॉड्यूल है। आपको इसे अपने डिज़ाइन में इंस्टेंटिएट करना होगा, जहाँ यह उन रजिस्टरों तक पहुँच सकता है जिन्हें आप UART का उपयोग करके नियंत्रित करना चाहते हैं।
“- UART सुलभ रजिस्टर” अनुभाग के ऊपर की सभी चीजें प्रत्येक uart_regs मॉड्यूल के लिए समान होंगी, जबकि उस पंक्ति के नीचे पोर्ट सिग्नल की संरचना जनरेटर स्क्रिप्ट को दिए गए तर्कों पर निर्भर करती है।
नीचे दी गई सूची generate कमांड ex से उत्पन्न uart_regs मॉड्यूल के लिए इकाई दिखाती हैampइसे gen_uart_regs.py अनुभाग में दिखाया गया है

आपको uart_rx सिग्नल को सिंक्रनाइज़ करने की आवश्यकता नहीं है, क्योंकि इसे uart_rx. मॉड्यूल में नियंत्रित किया जाता है।
जब मॉड्यूल को रीड रिक्वेस्ट प्राप्त होती है, तो यह वर्तमान क्लॉक साइकिल के भीतर सभी इनपुट और आउटपुट सिग्नल के मानों को कैप्चर करेगा। फिर तत्काल स्नैपशॉट UART के माध्यम से होस्ट को भेजा जाता है।
जब कोई लेखन होता है, तो सभी आउटपुट रजिस्टर उसी क्लॉक चक्र के भीतर नए मानों के साथ अपडेट हो जाते हैं। आउटपुट सिग्नल मानों को व्यक्तिगत रूप से बदलना संभव नहीं है।

हालाँकि, uart_regs.py स्क्रिप्ट उपयोगकर्ता को सभी रजिस्टरों के मौजूदा मानों को पहले पढ़कर केवल चयनित आउटपुट को अपडेट करने की अनुमति देती है। फिर यह अपडेट किए गए मानों सहित सभी मानों को वापस लिख देता है।
uart_regs.py
उत्पन्न/uart_regs.py file uart_regs VHDL मॉड्यूल के साथ मिलकर तैयार किया जाता है और हेडर में कस्टम रजिस्टर जानकारी शामिल होती है fileइस स्क्रिप्ट के साथ, आप आसानी से अपने कस्टम रजिस्टरों को पढ़ या लिख सकते हैं।

सहायता मेनू

सहायता मेनू प्रिंट करने के लिए python uart_regs.py -h टाइप करें:

UART पोर्ट सेट करना

स्क्रिप्ट में -c स्विच का उपयोग करके UART पोर्ट सेट करने के विकल्प हैं। यह विंडोज और लिनक्स पर काम करता है। इसे हेल्प मेनू में सूचीबद्ध उपलब्ध पोर्ट में से किसी एक पर सेट करें। डिफ़ॉल्ट पोर्ट सेट करने के लिए, आप uart_regs.py स्क्रिप्ट में UART_PORT वैरिएबल को भी संपादित कर सकते हैं।

रजिस्टरों की सूची बनाना

रजिस्टर मैपिंग के बारे में जानकारी uart_regs.py स्क्रिप्ट के हेडर में gen_uart_regs.py स्क्रिप्ट द्वारा रखी जाती है। आप -l स्विच के साथ उपलब्ध रजिस्टरों को सूचीबद्ध कर सकते हैं, जैसा कि नीचे देखा गया है। यह एक स्थानीय कमांड है और लक्ष्य FPGA के साथ इंटरैक्ट नहीं करेगा

रजिस्टरों में लिखना

आप -w स्विच का उपयोग करके किसी भी आउट मोड रजिस्टर में लिख सकते हैं। रजिस्टर नाम के बाद “=" और बाइनरी, हेक्साडेसिमल या दशमलव मान के रूप में दिया गया मान प्रदान करें, जैसा कि नीचे दिखाया गया है।
ध्यान दें कि VHDL कार्यान्वयन के लिए स्क्रिप्ट को सभी आउटपुट रजिस्टरों को एक साथ लिखने की आवश्यकता होती है। इसलिए, यदि आप आउटपुट रजिस्टरों का पूरा सेट निर्दिष्ट नहीं करते हैं, तो स्क्रिप्ट पहले लक्ष्य FPGA से रीड करेगी और फिर उन मानों का उपयोग गायब लोगों के लिए करेगी। परिणाम यह होगा कि केवल निर्दिष्ट रजिस्टर ही बदलेंगे
जब आप लेखन करते हैं, तो सभी निर्दिष्ट रजिस्टर उसी क्लॉक चक्र के दौरान बदल जाएंगे, न कि जैसे ही वे UART पर प्राप्त होते हैं।

रजिस्टर पढ़ना

सभी रजिस्टर मानों को पढ़ने के लिए -r स्विच का उपयोग करें, जैसा कि नीचे दिखाया गया है। पीले रंग से चिह्नित मान वे हैं जिन्हें हमने पिछले लेखन प्रयोग में बदला थाample
हर रीड सभी इनपुट और आउटपुट रजिस्टरों का एक तात्कालिक स्नैपशॉट दिखाता है। वे सभी एस हैंampएक ही घड़ी चक्र के दौरान नेतृत्व किया

डिबगिंग

यदि आपको संचार प्रोटोकॉल को डीबग करने की आवश्यकता है, तो किसी भी अन्य स्विच के साथ -d स्विच का उपयोग करें। फिर, स्क्रिप्ट सभी भेजे गए और प्राप्त बाइट्स को प्रिंट करेगी और tag यदि वे नियंत्रण वर्ण हैं, तो उन्हें चुनें, जैसा कि नीचे दिखाया गया है।

अन्य पायथन स्क्रिप्ट में इंटरफ़ेस का उपयोग करना

uart_regs.py स्क्रिप्ट में एक UartRegs क्लास है जिसे आप अन्य कस्टम पायथन स्क्रिप्ट में संचार इंटरफ़ेस के रूप में आसानी से उपयोग कर सकते हैं। बस क्लास को आयात करें, उसका एक ऑब्जेक्ट बनाएँ, और नीचे दिखाए अनुसार विधियों का उपयोग करना शुरू करें।

विधि और विवरण तथा वापसी मान प्रकारों के लिए पायथन कोड में डॉकस्ट्रिंग देखें।

इन्स्टेन्शियेशन_टेम्प्लेट.vho

आपकी सुविधा के लिए uart_regs मॉड्यूल के साथ इंस्टेंटिएशन टेम्प्लेट तैयार किया गया है। कोडिंग समय बचाने के लिए, आप मॉड्यूल इंस्टेंटिएशन और सिग्नल घोषणाओं को अपने डिज़ाइन में कॉपी कर सकते हैं।

स्थैतिक आरटीएल files

आपको निम्नलिखित को शामिल करना होगा fileअपने VHDL प्रोजेक्ट में s को इस प्रकार संकलित करें कि वे uart_regs मॉड्यूल के समान लाइब्रेरी में संकलित हो जाएं:
rtl/uart_regs_backend.vhd

rtl/uart_rx.vhd
rtl/uart_tx.vhd
uart_regs_backend मॉड्यूल परिमित-स्थिति मशीनों को लागू करता है जो रजिस्टर डेटा को क्लॉक इन और आउट करते हैं। यह होस्ट के साथ UART संचार को संभालने के लिए uart_rx और uart_tx मॉड्यूल का उपयोग करता है।

डेमो प्रोजेक्ट्स

ज़िप में तीन डेमो प्रोजेक्ट शामिल हैं fileवे आपको विभिन्न बोर्डों के बाह्य उपकरणों के साथ-साथ कुछ बड़े, आंतरिक रजिस्टरों को भी नियंत्रित करने देते हैं।
डेमो फ़ोल्डरों में पूर्व-निर्मित uart_regs.vhd और uart_regs.py शामिल हैं fileयह विशेष रूप से उन डिज़ाइनों के लिए बनाया गया है।

जाली iCEstick

डेमो/आइसक्यूब2_आइसस्टिक फ़ोल्डर में लैटिस आईसीईस्टिक एफपीजीए बोर्ड के लिए रजिस्टर एक्सेस डेमो कार्यान्वयन शामिल है।
कार्यान्वयन प्रक्रिया को चलाने के लिए, demo/lattice_icestick/icecube2_proj/uart_regs_sbt.project खोलें file लैटिस iCEcube2 डिजाइन सॉफ्टवेयर में।
iCEcube2 GUI में प्रोजेक्ट लोड करने के बाद, प्रोग्रामिंग बिटमैप बनाने के लिए Tools→Run All पर क्लिक करें file.

आप उत्पन्न बिटमैप के साथ FPGA को कॉन्फ़िगर करने के लिए लैटिस डायमंड प्रोग्रामर स्टैंडअलोन टूल का उपयोग कर सकते हैं fileजब डायमंड प्रोग्रामर खुले, तो स्वागत संवाद बॉक्स में मौजूदा प्रोग्रामर प्रोजेक्ट खोलें पर क्लिक करें।
प्रोजेक्ट चुनें file ज़िप में पाया गया: demo/lattice_icestick/diamond_programmer_project.xcf और OK पर क्लिक करें।
प्रोजेक्ट लोड होने के बाद, तीन बिंदुओं पर क्लिक करें File कॉलम का नाम, जैसा कि ऊपर दिखाया गया है। बिटमैप चुनने के लिए ब्राउज़ करें file जो आपने iCEcube2 में उत्पन्न किया

डेमो/lattice_icestick/icecube2_proj/uart_regs_Implmnt/sbt/outputs/bitmap/top_icestick_bitmap.bin
अंत में, अपने कंप्यूटर पर USB पोर्ट में iCEstick बोर्ड को प्लग करके, SPI फ्लैश को प्रोग्राम करने और FPGA को कॉन्फ़िगर करने के लिए डिज़ाइन → प्रोग्राम का चयन करें।
अब आप uart_regs.py अनुभाग में वर्णित demo/lattice_icestick/uart_regs.py स्क्रिप्ट का उपयोग करके रजिस्टरों को पढ़ने और लिखने के लिए आगे बढ़ सकते हैं।

ज़िलिनक्स डिजिलेंट आर्टी A7-35T

आप Artix-7 35T आर्टी FPGA मूल्यांकन किट के लिए डेमो कार्यान्वयन demo/arty_a7_35 फ़ोल्डर में पा सकते हैं।
विवाडो खोलें और निकाले गए फ़ाइल तक नेविगेट करें fileGUI इंटरफ़ेस के निचले भाग में पाए जाने वाले Tcl कंसोल का उपयोग करके डेमो प्रोजेक्ट फ़ोल्डर में प्रवेश करने के लिए यह कमांड टाइप करें:

सीडी /डेमो/arty_a7_35/vivado_proj/
विवाडो परियोजना को पुन: उत्पन्न करने के लिए create_vivado_proj.tcl Tcl स्क्रिप्ट निष्पादित करें:
स्रोत ./create_vivado_proj.tcl

सभी कार्यान्वयन चरणों को चलाने और प्रोग्रामिंग बिटस्ट्रीम उत्पन्न करने के लिए साइडबार में जेनरेट बिटस्ट्रीम पर क्लिक करें file.
अंत में, ओपन हार्डवेयर मैनेजर पर क्लिक करें और GUI के माध्यम से FPGA को प्रोग्राम करें।
अब आप uart_regs.py अनुभाग में वर्णित demo/arty_a7_35/uart_regs.py स्क्रिप्ट का उपयोग करके रजिस्टरों को पढ़ने और लिखने के लिए आगे बढ़ सकते हैं।

ज़िलिनक्स डिजिलेंट आर्टी S7-50

आप Arty S7: Spartan-7 FPGA विकास बोर्ड के लिए डेमो कार्यान्वयन demo/arty_s7_50 फ़ोल्डर में पा सकते हैं।
विवाडो खोलें और निकाले गए फ़ाइल तक नेविगेट करें fileGUI इंटरफ़ेस के निचले भाग में पाए जाने वाले Tcl कंसोल का उपयोग करके डेमो प्रोजेक्ट फ़ोल्डर में प्रवेश करने के लिए यह कमांड टाइप करें:

सीडी /डेमो/arty_s7_50/vivado_proj/
विवाडो परियोजना को पुन: उत्पन्न करने के लिए create_vivado_proj.tcl Tcl स्क्रिप्ट निष्पादित करें:
स्रोत ./create_vivado_proj.tcl

सभी कार्यान्वयन चरणों को चलाने और प्रोग्रामिंग बिटस्ट्रीम उत्पन्न करने के लिए साइडबार में जेनरेट बिटस्ट्रीम पर क्लिक करें file.
अंत में, ओपन हार्डवेयर मैनेजर पर क्लिक करें और GUI के माध्यम से FPGA को प्रोग्राम करें।
अब आप uart_regs.py अनुभाग में वर्णित demo/arty_s7_50/uart_regs.py स्क्रिप्ट का उपयोग करके रजिस्टरों को पढ़ने और लिखने के लिए आगे बढ़ सकते हैं।

कार्यान्वयन

इसके कार्यान्वयन हेतु कोई विशिष्ट आवश्यकताएं नहीं हैं।

प्रतिबंध

इस डिज़ाइन के लिए किसी विशिष्ट समय-सीमा की आवश्यकता नहीं है, क्योंकि UART इंटरफ़ेस धीमा है और इसे एसिंक्रोनस इंटरफ़ेस के रूप में माना जाता है।

uart_regs मॉड्यूल में uart_rx इनपुट uart_rx मॉड्यूल के भीतर सिंक्रोनाइज़ किया जाता है। इसलिए, इसे शीर्ष-स्तरीय मॉड्यूल में सिंक्रोनाइज़ करने की आवश्यकता नहीं है।

ज्ञात मुद्दे

आपका FPGA आर्किटेक्चर डिफ़ॉल्ट रजिस्टर मानों का समर्थन करता है या नहीं, इस पर निर्भर करते हुए, आपको मॉड्यूल का उपयोग करने से पहले उसे रीसेट करना पड़ सकता है।

और जानकारी

कॉपीराइट VHDLwhiz.com

पूछे जाने वाले प्रश्न

प्रश्न: UART परीक्षण इंटरफ़ेस जनरेटर का उद्देश्य क्या है?

उत्तर: UART परीक्षण इंटरफ़ेस जनरेटर, UART संचार का उपयोग करके FPGA रजिस्टर मानों के साथ बातचीत करने के लिए कस्टम इंटरफेस के निर्माण की अनुमति देता है।

प्रश्न: मैं Pyserial पैकेज कैसे स्थापित करूं?

उत्तर: आप निम्न कमांड का उपयोग करके Pip के माध्यम से Pyserial स्थापित कर सकते हैं: pip install pyserial

दस्तावेज़ / संसाधन

VHDLwhiz UART टेस्ट इंटरफ़ेस जेनरेटर [पीडीएफ] उपयोगकर्ता पुस्तिका
UART टेस्ट इंटरफ़ेस जनरेटर, टेस्ट इंटरफ़ेस जनरेटर, इंटरफ़ेस जनरेटर, जनरेटर

संदर्भ

उपयोगकर्ता पुस्तिका

VHDLwhiz UART टेस्ट इंटरफ़ेस जेनरेटर

उत्पाद की जानकारी