Intel Interlaken насли 2-юми Agilex 7 FPGA IP Design Example
Маълумот оид ба маҳсулот
Асоси Interlaken (Насли 2-юм) FPGA IP хусусияти Intel Agilex 7 FPGA мебошад. Он озмоишгоҳи моделиронӣ ва тарроҳии сахтафзорро пешкаш мекунадample, ки таҳия ва санҷиши сахтафзорро дастгирӣ мекунад. Дизайн собиқample инчунин барои хусусияти Interlaken Look-side дастрас аст. Ядрои IP режими NRZ ва PAM4-ро барои дастгоҳҳои E-tile дастгирӣ мекунад ва тарроҳии собиқро тавлид мекунадamples барои ҳама комбинатсияҳои дастгирӣшудаи шумораи хатҳо ва суръати маълумот.
Талаботи сахтафзор ва нармафзор
Тарҳрезии асосии IP Interlaken (Насли 2-юм).ample маҷмӯаи рушди Intel Agilex 7 F-Series Transceiver-SoC-ро талаб мекунад. Лутфан барои маълумоти бештар ба Дастури корбарии маҷмӯаи таҳия муроҷиат кунед.
Сохтори директория
Интерлакен тавлидшуда (Насли 2-юм) собиқample design директорияҳои зеринро дар бар мегирад:
- example_design: Асосиро дар бар мегирад files барои тарҳрезӣ собиқampле.
- ilk_uflex: Дар бар мегирад fileс вобаста ба параметри ҳолати Interlaken Look-side.
- ila_uflex: Дар бар мегирад fileс вобаста ба варианти ҳолати Interlaken Look-side (танҳо ҳангоми интихобшуда тавлид мешавад).
Дастурҳои истифодаи маҳсулот
Барои истифодаи тарҳи асосии Interlaken (Насли 2-юм) FPGA IP, собиқample, ин қадамҳоро иҷро кунед:
- Боварӣ ҳосил кунед, ки шумо маҷмӯаи рушди Intel Agilex 7 F-Series Transceiver-SoC доред.
- Тарҳрезии собиқро тартиб диҳедampбо истифода аз симулятор.
- Барои тасдиқи тарҳ моделсозии функсионалӣ анҷом диҳед.
- Эҷоди тарҳрезии собиқampбо истифода аз муҳаррири параметр.
- Тарҳрезии собиқро тартиб диҳедampбо истифода аз Quartus Prime.
- Барои тасдиқи тарҳ озмоиши сахтафзорро анҷом диҳед.
Шарҳ: Варианти режими Interlaken Look-aside барои интихоб дар муҳаррири параметрҳои IP дастрас аст. Агар интихоб карда шавад, иловагӣ files дар директорияи "ila_uflex" тавлид мешавад.
Дастури оғози зуд
- Асоси Interlaken (Насли 2-юм) FPGA IP як озмоишгоҳи симулятсия ва тарҳи сахтафзори собиқро таъмин мекунад.ample, ки таҳия ва санҷиши сахтафзорро дастгирӣ мекунад.
- Вақте ки шумо тарроҳии собиқро тавлид мекунедample, муҳаррири параметр ба таври худкор эҷод fileбарои тақлид, тартиб додан ва озмоиши тарҳ дар сахтафзор зарур аст.
- Дизайн собиқample инчунин барои хусусияти Interlaken Look-Aside дастрас аст.
- Testbench ва тарҳрезии собиқample режими NRZ ва PAM4-ро барои дастгоҳҳои E-tile дастгирӣ мекунад.
- Асоси Interlaken (Насли 2-юм) FPGA IP тарҳрезии собиқро тавлид мекунадamples барои ҳама комбинатсияҳои дастгирӣшудаи шумораи хатҳо ва суръати маълумот.
Расми 1. Қадамҳои рушд барои тарҳрезӣ Example
Тарҳрезии асосии IP Interlaken (Насли 2-юм).ample хусусиятҳои зеринро дастгирӣ мекунад:
- Ҳолати бозгашти силсилавии TX ба RX дохилӣ
- Ба таври худкор бастаҳои андозаи собит тавлид мекунад
- Имкониятҳои асосии тафтиши бастаҳо
- Имконияти истифодаи консоли система барои аз нав танзимкунии тарроҳӣ бо мақсади санҷиши дубора
- Мутобиқсозии PMA
Корпоратсияи Intel. Ҳамаи ҳуқуқ маҳфуз аст. Intel, логотипи Intel ва дигар тамғаҳои Intel тамғаҳои тиҷоратии Intel Corporation ё филиалҳои он мебошанд. Intel иҷрои маҳсулоти FPGA ва нимноқилҳои худро мувофиқи мушаххасоти ҷорӣ мутобиқи кафолати стандартии Intel кафолат медиҳад, аммо ҳуқуқ дорад, ки дар вақти дилхоҳ бидуни огоҳӣ ба ҳама гуна маҳсулот ва хидматҳо тағйирот ворид кунад. Intel ҳеҷ гуна масъулият ё масъулиятеро, ки аз барнома ё истифодаи ҳама гуна маълумот, маҳсулот ё хидмати дар ин ҷо тавсифшуда бармеояд, ба дӯш намегирад, ба истиснои ҳолатҳое, ки Intel дар шакли хаттӣ розӣ шудааст. Ба муштариёни Intel тавсия дода мешавад, ки пеш аз такя ба ягон маълумоти нашршуда ва пеш аз фармоиш додани маҳсулот ё хидматҳо версияи охирини мушаххасоти дастгоҳро дастрас кунанд. * Дигар номҳо ва брендҳо метавонанд ҳамчун моликияти дигарон даъво карда шаванд.
Расми 2. Диаграммаи блоки сатҳи баланд барои тарҳрезии Interlaken (насли 2-юм) Example
Маълумоти марбут
- Дастури корбар Interlaken (Насли 2-юм) FPGA IP
- Interlaken (Насли 2) Intel FPGA IP Release Notes
Таҷҳизот ва нармафзор
Талаботи сахтафзор ва нармафзор
Барои санҷидани собиқampтарҳрезӣ кунед, сахтафзор ва нармафзори зеринро истифода баред:
- Нармафзори Intel® Quartus® Prime Pro Edition
- Консоли система
- Симуляторҳои дастгирӣшаванда:
- Siemens* EDA ModelSim* SE ё QuestaSim*
- Синопсис* VCS*
- Cadence* Xcelium*
- Маҷмӯаи рушди Intel Agilex® 7 F-Series Transceiver-SoC (AGFB014R24A2E2V)
Маълумоти марбут
Дастури корбар барои Intel Agilex 7 F-Series Transceiver-SoC Development Kit
Сохтори директория
Тарҳрезии асосии IP Interlaken (Насли 2-юм).ample file директорияҳо дорои зерини тавлидшуда мебошанд files барои тарҳрезӣ собиқampле.
Расми 3. Сохтори директорияи Интерлакен тавлидшуда (насли 2-юм) Мисample Design
Конфигуратсияи сахтафзор, моделиронӣ ва санҷиш fileҳо ҷойгир шудаандample_installation_dir>/uflex_ilk_0_example_design.
Ҷадвали 1. Interlaken (Насли 2) IP Core Hardware Design Example File Тавсифҳо Инҳо fileс дарample_installation_dir>/uflex_ilk_0_example_design/ мисолampфеҳристи le_design/quartus.
| File Номҳо | Тавсифи |
| example_design.qpf | Лоиҳаи Intel Quartus Prime file. |
| example_design.qsf | Танзимоти лоиҳаи Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Маҳдудияти тарҳрезии Synopsys file. Шумо метавонед барои тарҳи худ нусхабардорӣ ва тағир диҳед. |
| sysconsole_testbench.tcl | Асосӣ file барои дастрасӣ ба Console System |
Ҷадвали 2. Interlaken (Насли 2) IP Core Testbench File Тавсифи
Ин file дарample_installation_dir>/uflex_ilk_0_example_design/ мисолampфеҳристи le_design/rtl.
| File Ном | Тавсифи |
| top_tb.sv | Санҷиши сатҳи олӣ file. |
Ҷадвали 3. Interlaken (Насли 2-юм) Скриптҳои IP Core Testbench
Инхо fileс дарample_installation_dir>/uflex_ilk_0_example_design/ мисолampфеҳристи le_design/testbench.
| File Ном | Тавсифи |
| vcstest.sh | Скрипти VCS барои идора кардани testbench. |
| vlog_pro.do | Скрипти ModelSim SE ё QuestaSim барои идора кардани санҷиш. |
| xcelium.sh | Скрипти Xcelium барои идора кардани testbench. |
Тарҳрезии сахтафзор Example Компонентҳо
- собиқampтарҳи le система ва соатҳои истинод ба PLL ва ҷузъҳои тарроҳии заруриро мепайвандад. собиқampтарроҳии le ядрои IP-ро дар реҷаи бозгашти дохилӣ танзим мекунад ва бастаҳоро дар интерфейси интиқоли маълумот корбари IP TX TX тавлид мекунад. Ядрои IP ин бастаҳоро дар роҳи бозгашти дохилӣ тавассути интиқолдиҳанда мефиристад.
- Пас аз он ки қабулкунандаи асосии IP бастаҳоро дар роҳи бозгашт қабул кунад, он коркард мекунад
- Бастаҳои Interlaken ва онҳоро дар интерфейси интиқоли додаҳои корбари RX интиқол медиҳад. собиқample design месанҷад, ки бастаҳои қабулшуда ва интиқолшуда мувофиқат мекунанд.
- Таҷҳизоти собиқampтарҳи le дар бар мегирад PLLs беруна. Шумо метавонед матни равшанро тафтиш кунед fileс ба view sampрамзи le, ки як усули имконпазирро барои пайваст кардани PLL-ҳои беруна ба Interlaken (Насли 2-юм) FPGA IP амалӣ мекунад.
- Тарҳрезии сахтафзори Interlaken (Насли 2-юм) собиқample ҷузъҳои зеринро дар бар мегирад:
- Interlaken (Насли 2-юм) FPGA IP
- Генератори бастаҳо ва санҷиши бастаҳо
- JTAG контроллере, ки бо Консоли Система муошират мекунад. Шумо бо мантиқи муштарӣ тавассути Console System муошират мекунед.
Расми 4. Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими E-tile NRZ
Тарҳрезии сахтафзори Interlaken (Насли 2-юм) собиқample, ки вариантҳои режими E-tile PAM4-ро ҳадаф қарор медиҳад, соати иловагии mac_clkin, ки IO PLL тавлид мекунад, талаб мекунад. Ин PLL бояд ҳамон соати истинодро истифода барад, ки pll_ref_clk -ро меронад.
Расми 5. Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими E-tile PAM4
Барои вариантҳои режими E-tile PAM4, вақте ки шумо Каналҳои интиқоли истифоданашударо барои параметри PAM4 фаъол мекунед, порти соати истинод илова карда мешавад (pll_ref_clk [1]). Ин порт бояд дар ҳамон басомаде, ки дар муҳаррири параметрҳои IP муайян шудааст (басомади соати истинод барои каналҳои ҳифзшуда) ронда шавад. Нигоҳ доштани каналҳои интиқоли истифоданашуда барои PAM4 ихтиёрӣ аст. Пин ва маҳдудиятҳои марбут ба ин соат дар QSF ҳангоми интихоби маҷмӯаи таҳияи Intel Stratix® 10 ё Intel Agilex 7 барои тавлиди тарроҳӣ намоён мешаванд.
Шарҳ: Барои тарҳрезӣ, масаланample simulation, testbench ҳамеша басомади якхеларо барои pll_ref_clk [0] ва pll_ref_clk [1] муайян мекунад.
Маълумоти марбут
Дастури корбар барои Intel Agilex 7 F-Series Transceiver-SoC Development Kit
Эҷоди Дизайн
Расми 6. Тартиб
Барои тавлиди сахтафзори собиқ ин қадамҳоро иҷро кунедampтарроҳӣ ва озмоишӣ:
- Дар нармафзори Intel Quartus Prime Pro Edition, клик кунед File ➤ Ёвари лоиҳаи нав барои сохтани лоиҳаи нави Intel Quartus Prime ё клик кунед File ➤ Лоиҳаи кушода барои кушодани лоиҳаи мавҷудаи Intel Quartus Prime. Устод аз шумо хоҳиш мекунад, ки дастгоҳро муайян кунед.
- Оилаи дастгоҳи Intel Agilex 7-ро муайян кунед ва дастгоҳро барои тарҳи худ интихоб кунед.
- Дар Каталоги IP, ҷойгир кунед ва ду маротиба клик кунед Interlaken (Насли 2) Intel FPGA IP. Равзанаи нави IP Variant пайдо мешавад.
- Номи сатҳи болоро муайян кунед барои варианти IP фармоишии шумо. Муҳаррири параметр танзимоти варианти IP-ро дар a file ном .ip.
- OK-ро пахш кунед. Муҳаррири параметр пайдо мешавад.
Расми 7. Example Design Tab дар Interlaken (Насли 2-юм) Муҳаррири параметрҳои Intel FPGA IP
- Дар ҷадвали IP, параметрҳои варианти асосии IP-и худро муайян кунед.
- Дар ҷадвали Мутобиқсозии PMA, параметрҳои мутобиқсозии PMA-ро муайян кунед, агар шумо ният доред, ки мутобиқсозии PMA-ро барои вариантҳои дастгоҳи электронии худ истифода баред. Ин қадам ихтиёрӣ аст:
- Опсияи фаъолсозии сарбории нармафзори IP-ро интихоб кунед.
- Шарҳ: Вақте ки мутобиқсозии PMA фаъол аст, шумо бояд опсияи Enable Native PHY Debug Master Endpoint (NPDME) -ро дар ҷадвали IP фаъол созед.
- Барои мутобиқсозии PMA танзимоти пешакии мутобиқсозии PMA-ро интихоб кунед Параметри интихоб кунед.
- Барои бор кардани параметрҳои мутобиқсозии ибтидоӣ ва давомдор, PMA Adaptation Preload -ро клик кунед.
- Шумораи конфигуратсияҳои PMA-ро муайян кунед, то вақте ки конфигуратсияҳои сершумори PMA бо истифода аз шумораи параметри конфигуратсияи PMA фаъол карда шаванд.
- Бо истифода аз конфигуратсияи PMA-ро барои бор кардан ё захира кардан интихоб кунед.
- Барои бор кардани танзимоти конфигуратсияи интихобшудаи PMA-ро аз конфигуратсияи интихобшудаи PMA пахш кунед.
- Барои маълумоти бештар дар бораи параметрҳои мутобиқсозии PMA, ба E-tile муроҷиат кунед
Дастури корбари Transceiver PHY.
- Дар бораи ExampДар ҷадвали тарроҳӣ, опсияи Simulation-ро барои тавлиди тестӣ интихоб кунед ва опсияи Синтезро барои тавлиди сахтафзори собиқ интихоб кунед.ampтарҳрезӣ.
- Шарҳ: Шумо бояд ақаллан яке аз имконоти Simulation ё Synthesis-ро интихоб кунед, ки Example Design Files.
- Барои формати тавлидшудаи HDL, Verilog ё VHDL-ро интихоб кунед.
- Барои маҷмӯаи рушди Ҳадаф варианти мувофиқро интихоб кунед.
- Шарҳ: Опсияи Intel Agilex 7 F-Series Transceiver SoC Development Kit танҳо вақте дастрас аст, ки лоиҳаи шумо номи дастгоҳи Intel Agilex 7-ро аз AGFA012 ё AGFA014 оғоз кунад. Вақте ки шумо имконоти Маҷмӯаи рушдро интихоб мекунед, таъиноти пинҳо мувофиқи рақами қисми дастгоҳи Intel Agilex 7 Development Kit AGFB014R24A2E2V муқаррар карда мешаванд ва метавонанд аз дастгоҳи интихобкардаи шумо фарқ кунанд. Агар шумо ният доред, ки тарроҳиро дар сахтафзор дар PCB-и дигар санҷед, "Ҳеҷ" -ро интихоб кунед ва дар .qsf таъиноти пинҳои мувофиқро иҷро кунед. file.
- Эҷоди Ex-ро клик кунедample Design. Интихоби Example Равзанаи Design Directory пайдо мешавад.
- Агар шумо хоҳед, ки тарҳи пешро тағир диҳедample роҳ ё номи директория аз пешфарзҳои намоишшуда (uflex_ilk_0_example_design), ба роҳи нав паймоиш кунед ва тарҳи навро чоп кунедampноми директория.
- OK-ро пахш кунед.
- Дастури корбар барои Intel Agilex 7 F-Series Transceiver-SoC Development Kit
- Дастури корбари E-tile Transceiver PHY
Тақлиди тарҳрезӣ Example Testbench
Ба тарҳрезии сахтафзори Interlaken (Насли 2-юм) муроҷиат кунедample Блоки сатҳи баланд барои вариантҳои режими E-tile NRZ ва Interlaken (насли 2) тарҳрезии сахтафзор собиқample Блоки сатҳи баланд барои E-tile PAM4 Mode Variations диаграммаҳои блоки testbench моделиронӣ.
Расми 8. Тартиб
Барои тақлид кардани панели тестӣ ин қадамҳоро иҷро кунед:
- Дар сатри фармон, ба феҳристи симулятсияи testbench гузаред. Директория астample_installation_dir>/example_design/ testbench барои дастгоҳҳои Intel Agilex 7.
- Скрипти симулятсияро барои симулятори дастгирӣшавандаи интихобкардаатон иҷро кунед. Скрипт testbench-ро дар симулятор тартиб медиҳад ва идора мекунад. Скрипти шумо бояд тафтиш кунад, ки ҳисобҳои SOP ва EOP пас аз анҷоми симулятсия мувофиқат мекунанд. Ба ҷадвали Қадамҳо барои иҷро кардани симулятсия муроҷиат кунед.
Ҷадвали 4. Қадамҳо барои иҷро кардани симулятсия
| Симулятор | Дастурҳо |
| ModelSim SE ё QuestaSim | Дар сатри фармон, -do vlog_pro.do -ро нависед
Агар шумо хоҳед, ки бидуни омӯзонидани GUI ModelSim тақлид кунед, vsim -c -do vlog_pro.do нависед. |
| VCS | Дар сатри фармон, sh vcstest.sh -ро нависед |
| Xcelium | Дар сатри фармон, sh xcelium.sh -ро нависед |
Натиҷаҳоро таҳлил кунед. Моделсозии бомуваффақият бастаҳоро мефиристад ва қабул мекунад ва "Test PASSED" -ро нишон медиҳад.
Санҷиш барои тарҳрезии собиқampле вазифахои зеринро ичро мекунад:
- Interlaken (Насли 2-юм) Intel FPGA IP-ро ба вуҷуд меорад.
- Ҳолати PHY-ро чоп мекунад.
- Синхронизатсияи метафрама (SYNC_LOCK) ва сарҳадҳои калима (блок) (WORD_LOCK) -ро месанҷад.
- Интизор меравад, ки хатҳои алоҳида қулф ва мувофиқ карда шаванд.
- Интиқоли пакетҳоро оғоз мекунад.
- Омори бастаҳоро тафтиш мекунад:
- Хатогиҳои CRC24
- SOPs
- EOPs
Сample баромади бомуваффақияти санҷиши моделиронӣ дар реҷаи Interlaken нишон медиҳад:
Шарҳ: Тарҳрезии Interlaken собиқample simulation testbench 100 баста мефиристад ва 100 баста мегирад. Сampбаромади le санҷиши бомуваффақияти моделиронӣ дар режими Интерлакенро нишон медиҳад:
Шарҳ: Миқдори бастаҳо (SOPs ва EOPs) дар ҳар як хат дар тарҳрезии Interlaken Lookaside фарқ мекунад.ampмоделиронӣ сampбаромад.
Маълумоти марбут
Тарҳрезии сахтафзор Example Компонентҳо дар саҳифаи 6
Тартиб додан ва танзим кардани тарроҳии Example дар сахтафзор
Расми 9. Тартиб
Барои тартиб додан ва иҷро кардани санҷиши намоишӣ дар сахтафзор собиқampтарҳрезӣ кунед, ин қадамҳоро иҷро кунед:
- Боварӣ ҳосил кунед, ки сахтафзор собиқampнасли тарроҳии le анҷом ёфт.
- Дар нармафзори Intel Quartus Prime Pro Edition, лоиҳаи Intel Quartus Prime -ро кушоедample_installation_dir>/example_design/quartus/ собиқample_design.qpf>.
- Дар менюи коркард, Оғоз кардани тартибро клик кунед.
- Баъди бомуваффакият тартиб додани .соф file дар феҳристи муайянкардаи шумо дастрас аст. Барои барномарезии сахтафзори собиқ ин қадамҳоро иҷро кунедampтарроҳӣ дар дастгоҳи Intel Agilex 7:
- а. Маҷмӯаи рушди Intel Agilex 7 F-Series Transceiver-SoC -ро ба компютери мизбон пайваст кунед.
- б. Замимаи назорати соатро, ки як қисми маҷмӯаи таҳия мебошад, оғоз кунед ва басомадҳои навро барои тарҳрезии собиқ муқаррар кунедampле. Дар зер танзими басомад дар барномаи назорати соат оварда шудааст:
- • Si5338 (U37), CLK1- 100 МГс
- • Si5338 (U36), CLK2- 153.6 МГс
- • Si549 (Y2), OUT- Ба арзиши pll_ref_clk (1) мувофиқи талаботи тарроҳии худ таъин кунед.
- в. Дар менюи Tools, Барномасозро клик кунед.
- г. Дар Барномасоз, Танзимоти сахтафзорро клик кунед.
- д. Дастгоҳи барномасозиро интихоб кунед.
- f. Маҷмӯаи рушди Intel Agilex 7 F-Series Transceiver-SoC-ро интихоб кунед ва илова кунед, ки сессияи Intel Quartus Prime-и шумо метавонад ба он пайваст шавад.
- г. Боварӣ ҳосил кунед, ки режим ба J муқаррар карда шудаастTAG.
- ч. Дастгоҳи Intel Agilex 7-ро интихоб кунед ва Иловаи дастгоҳро пахш кунед. Барномасоз диаграммаи блоки пайвастҳои байни дастгоҳҳоро дар тахтаи шумо нишон медиҳад.
- i. Дар саф бо .sof-и худ, қуттии .sof-ро тафтиш кунед.
- j. Қуттии сутуни Барнома/Танзимотро санҷед.
- к. Оғозро пахш кунед.
Маълумоти марбут
- Барномасозии дастгоҳҳои Intel FPGA дар саҳифаи 0
- Таҳлил ва ислоҳи тарҳҳо бо консоли система
- Дастури корбар барои Intel Agilex 7 F-Series Transceiver-SoC Development Kit
Озмоиши тарҳрезии сахтафзор Example
Пас аз тартиб додани тарҳи асосии Interlaken (Насли 2) Intel FPGA IP, собиқampва дастгоҳи худро танзим кунед, шумо метавонед Консоли Системаро барои барномарезии асосии IP ва регистрҳои аслии Native PHY IP-и он истифода баред.
Ин қадамҳоро иҷро кунед, то консоли системаро ба кор баред ва тарроҳии сахтафзорро санҷедampле:
- Дар нармафзори Intel Quartus Prime Pro Edition, дар менюи Асбобҳо, Асбобҳои ислоҳи система ➤ Console System -ро клик кунед.
- Баample_installation_dir>масampфеҳристи le_design/ hwtest.
- Барои кушодани пайвастшавӣ ба ҶTAG устод, фармони зеринро нависед: source sysconsole_testbench.tcl
- Шумо метавонед реҷаи бозгашти силсилавии дохилиро бо тарҳи зерини собиқ фаъол созедampфармон медиҳад:
- а. stat: Маълумоти умумиро чоп мекунад.
- б. sys_reset: Системаро аз нав танзим мекунад.
- в. loop_on: Бозгашти силсилавии дохилиро фаъол мекунад.
- г. run_example_design: Тарҳрезии собиқро иҷро мекунадampле.
- Шарҳ: Шумо бояд пеш аз run_ex фармони loop_on -ро иҷро кунедampфармони le_design. run_example_design фармонҳои зеринро бо пайдарпай иҷро мекунад: sys_reset->stat->gen_on->stat->gen_off.
- Шарҳ: Вақте, ки шумо опсияи нармафзори IP-ро фаъол созед, run_exampФармони le_design калибровкаи мутобиқсозии ибтидоиро дар тарафи RX тавассути иҷро кардани фармони run_load_PMA_configuration иҷро мекунад.
- Шумо метавонед реҷаи бозгашти силсилавии дохилиро бо тарҳи зерини собиқ хомӯш кунедampфармон:
- а. loop_off: Бозгашти силсилавии дохилиро хомӯш мекунад.
- Шумо метавонед асосии IP-ро бо тарҳи иловагии зерин барномарезӣ кунедampфармон медиҳад:
- а. gen_on: Генератори бастаҳоро фаъол мекунад.
- б. gen_off: Генератори бастаҳоро хомӯш мекунад.
- в. run_test_loop: Санҷишро барои маротиба барои вариантҳои E-tile NRZ ва PAM4.
- г. clear_err: Ҳама битҳои хатогиҳои часпандро тоза мекунад.
- д. танзими_санҷиш : Санҷишро барои кор дар реҷаи мушаххас насб мекунад.
- f. get_test_mode: Ҳолати санҷиши ҷорӣро чоп мекунад.
- г. андоза_таркиш : Андозаи таркишро бо байт муқаррар мекунад.
- ч. get_burst_size: Маълумоти андозаи таркишро чоп мекунад.
Санҷиши бомуваффақият паёми HW_TEST:PASS-ро чоп мекунад. Дар зер меъёрҳои гузариш барои озмоиши санҷишӣ оварда шудаанд:
- Барои CRC32, CRC24 ва checker ягон хатогӣ вуҷуд надорад.
- SOP-ҳои интиқолшуда ва EOP-ҳо бояд бо қабулшуда мувофиқ бошанд.
Сampбаромади le санҷиши бомуваффақиятро дар реҷаи Interlaken нишон медиҳад:
Санҷиши муваффақ чопи HW_TEST : Паёми PASS. Дар зер меъёрҳои гузариш барои озмоиши санҷишӣ оварда шудаанд:
- Барои CRC32, CRC24 ва checker ягон хатогӣ вуҷуд надорад.
- SOP-ҳои интиқолшуда ва EOP-ҳо бояд бо қабулшуда мувофиқ бошанд.
Сampбаромади le санҷиши бомуваффақиятро дар режими Interlaken Lookaside нишон медиҳад:
Дизайн Example Тавсифи
Дизайн собиқample функсияҳои асосии Interlaken IP-ро нишон медиҳад.
Маълумоти марбут
Дастури корбар Interlaken (Насли 2-юм) FPGA IP
Дизайн Exampрафтор
Барои санҷидани тарроҳӣ дар сахтафзор, фармонҳои зеринро дар Консоли Система ворид кунед:
- Сарчашмаи танзимот file:
- % сарчашмаample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
- Санҷишро иҷро кунед:
- % run_example_design
- Тарҳрезии сахтафзори Interlaken (Насли 2-юм) собиқample қадамҳои зеринро анҷом медиҳад:
- а. IP-и Interlaken (Насли 2-юм) аз нав барқарор мекунад.
- б. IP-и Interlaken (Насли 2-юм) -ро дар реҷаи бозгашти дохилӣ танзим мекунад.
- в. Ҷараёни бастаҳои Interlakenро бо маълумоти пешакӣ муайяншуда дар боркаш ба интерфейси интиқоли додаҳои корбари TX аз ядрои IP мефиристад.
- г. Бастаҳои қабулшударо тафтиш мекунад ва дар бораи ҳолат хабар медиҳад. Санҷиши бастаҳо ба тарҳи сахтафзор дохил карда шудаастample имкониятҳои асосии санҷиши бастаҳои зеринро пешниҳод мекунад:
- Санҷиш мекунад, ки пайдарпаии бастаи интиқол дуруст аст.
- Санҷиш мекунад, ки маълумоти гирифташуда ба арзишҳои пешбинишуда мувофиқат мекунад, тавассути таъмини ҳисобҳои оғози баста (SOP) ва охири баста (EOP) ҳангоми интиқол ва қабули маълумот мувофиқат мекунад.
Сигналҳои интерфейс
Ҷадвали 5. Дизайн Example сигналҳои интерфейс
| Номи порт | Самт | Паҳно (бит) | Тавсифи |
|
mgmt_clk |
Вуруд |
1 |
Вуруди соати система. Басомади соат бояд 100 МГс бошад. |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
Вуруд |
1/2 |
Соатҳои истинод ба интиқолдиҳанда. RX CDR PLL-ро меронад. |
| идома дод… | |||
| Номи порт | Самт | Паҳно (бит) | Тавсифи |
| pll_ref_clk[1] танҳо ҳангоми фаъол кардани шумо дастрас аст Нигоҳ доштани истифоданашуда
Шарҳ: каналҳои интиқолдиҳанда барои PAM4 параметр дар режими E-tile PAM4 вариантҳои IP. |
|||
| rx_pin | Вуруд | Шумораи роҳҳо | Қабулкунандаи SERDES pin маълумот. |
| tx_pin | Натиҷа | Шумораи роҳҳо | Интиқоли PIN маълумот SERDES. |
|
rx_pin_n |
Вуруд |
Шумораи роҳҳо |
Қабулкунандаи SERDES pin маълумот.
Ин сигнал танҳо дар вариантҳои дастгоҳи E-tile PAM4 дастрас аст. |
|
tx_pin_n |
Натиҷа |
Шумораи роҳҳо |
Интиқоли PIN маълумот SERDES.
Ин сигнал танҳо дар вариантҳои дастгоҳи E-tile PAM4 дастрас аст. |
|
mac_clk_pll_ref |
Вуруд |
1 |
Ин сигнал бояд аз ҷониби PLL ронда шавад ва бояд ҳамон манбаи соатеро, ки pll_ref_clk-ро меронад, истифода барад.
Ин сигнал танҳо дар вариантҳои дастгоҳи E-tile PAM4 дастрас аст. |
| usr_pb_reset_n | Вуруд | 1 | Бозсозии система. |
Маълумоти марбут
Сигналҳои интерфейс
Харитаи бақайдгирӣ
Шарҳ: • Тарҳрезӣ Exampсуроғаи реестри le бо 0x20** оғоз мешавад, дар ҳоле ки суроғаи реестри асосии Interlaken IP аз 0x10** оғоз мешавад.
- Рамзи дастрасӣ: RO - Танҳо барои хондан ва RW - Хондан/навиштан.
- Консоли система тарҳи собиқро мехонадample ҳолати санҷишро дар экран сабт мекунад ва гузориш медиҳад.
Ҷадвали 6. Дизайн Example Харитаи бақайдгирии Interlaken Design Example
| Офсет | Ном | Дастрасӣ | Тавсифи |
| 8'00 | Захира карда шудааст | ||
| 8'01 | Захира карда шудааст | ||
|
8'02 |
Бозсозии системаи PLL |
RO |
Битҳои зерин дархости аз нав барқароркунии PLL-и система ва арзиши фаъолро нишон медиҳанд:
• Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | Хатти RX мувофиқ карда шудааст | RO | Ҳамоҳангсозии хатти RX-ро нишон медиҳад. |
|
8'04 |
WORD баста шуд |
RO |
[NUM_LANES–1:0] – Муайянкунии сарҳадҳои калима (блок). |
| идома дод… | |||
Вақте ки шумо имкони нигоҳ доштани каналҳои интиқоли истифоданашударо барои параметри PAM4 фаъол мекунед, барои нигоҳ доштани канали ғуломии истифоданашудаи PAM4 порти соати истинод илова карда мешавад.
| Офсет | Ном | Дастрасӣ | Тавсифи |
| 8'05 | Синхронизатсия қулф шудааст | RO | [NUM_LANES–1:0] - Синхронизатсияи метафрам. |
| 8'06 — 8'09 | Шумораи хатогиҳои CRC32 | RO | Шумораи хатогиҳои CRC32 -ро нишон медиҳад. |
| 8'h0A | Шумораи хатогиҳои CRC24 | RO | Шумораи хатогиҳои CRC24 -ро нишон медиҳад. |
|
8'h0B |
Сигнали обхезӣ/азобӣ |
RO |
Битҳои зерин нишон медиҳанд:
• Бит [3] – сигнали пастшавии TX • Бит [2] – сигнали фаромадани TX • Бит [1] – сигнали фаромадани RX |
| 8'h0C | Ҳисоби SOP | RO | Шумораи SOP-ро нишон медиҳад. |
| 8'h0D | Шумораи EOP | RO | Шумораи EOP-ро нишон медиҳад |
|
8'h0E |
Шумораи хатогиҳо |
RO |
Шумораи хатогиҳои зеринро нишон медиҳад:
• Аз байн рафтани хатсайрҳо • Калимаи назорати ғайриқонунӣ • Намунаи чаҳорчӯбаи ғайриқонунӣ • Нишондиҳандаи SOP ё EOP мавҷуд нест |
| 8'h0F | send_data_mm_clk | RW | Барои фаъол кардани сигнали генератор аз 1 то бит [0] нависед. |
|
8'10 |
Хатогии тафтишкунанда |
Хатогии чекро нишон медиҳад. (Хатои маълумоти SOP, хатои рақами канал ва хатои маълумоти PLD) | |
| 8'11 | Қулфи системаи PLL | RO | Бит [0] нишонаи қулфи PLL-ро нишон медиҳад. |
|
8'14 |
Ҳисоби SOP TX |
RO |
Шумораи SOP-ро, ки аз ҷониби генератори бастаҳо тавлид шудааст, нишон медиҳад. |
|
8'15 |
Шумораи EOP TX |
RO |
Шумораи EOP-ро, ки аз ҷониби генератори бастаҳо тавлид шудааст, нишон медиҳад. |
| 8'16 | Бастаи доимӣ | RW | Барои фаъол кардани бастаи муттасил аз 1 то бит [0] нависед. |
| 8'39 | Шумораи хатогиҳои ECC | RO | Шумораи хатогиҳои ECC-ро нишон медиҳад. |
| 8'40 | ECC шумори хатогиҳоро ислоҳ кард | RO | Шумораи хатогиҳои ислоҳшудаи ECC-ро нишон медиҳад. |
Дизайн Example Харитаи бақайдгирӣ барои Interlaken Look-Aside Design Example
Ҳангоми тавлиди тарҳи собиқ ин харитаи феҳристро истифода баредample бо Enable Interlaken параметри режими Look-side-ро фаъол кунед.
| Офсет | Ном | Дастрасӣ | Тавсифи |
| 8'00 | Захира карда шудааст | ||
| 8'01 | Барқароркунии ҳисобкунак | RO | 1 то бит [0] нависед, то ҳисобкунаки TX ва RX-ро тоза кунед. |
|
8'02 |
Бозсозии системаи PLL |
RO |
Битҳои зерин дархости аз нав барқароркунии PLL-и система ва арзиши фаъолро нишон медиҳанд:
• Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | Хатти RX мувофиқ карда шудааст | RO | Ҳамоҳангсозии хатти RX-ро нишон медиҳад. |
|
8'04 |
WORD баста шуд |
RO |
[NUM_LANES–1:0] – Муайянкунии сарҳадҳои калима (блок). |
| 8'05 | Синхронизатсия қулф шудааст | RO | [NUM_LANES–1:0] - Синхронизатсияи метафрам. |
| 8'06 — 8'09 | Шумораи хатогиҳои CRC32 | RO | Шумораи хатогиҳои CRC32 -ро нишон медиҳад. |
| 8'h0A | Шумораи хатогиҳои CRC24 | RO | Шумораи хатогиҳои CRC24 -ро нишон медиҳад. |
| идома дод… | |||
| Офсет | Ном | Дастрасӣ | Тавсифи |
| 8'h0B | Захира карда шудааст | ||
| 8'h0C | Ҳисоби SOP | RO | Шумораи SOP-ро нишон медиҳад. |
| 8'h0D | Шумораи EOP | RO | Шумораи EOP-ро нишон медиҳад |
|
8'h0E |
Шумораи хатогиҳо |
RO |
Шумораи хатогиҳои зеринро нишон медиҳад:
• Аз байн рафтани хатсайрҳо • Калимаи назорати ғайриқонунӣ • Намунаи чаҳорчӯбаи ғайриқонунӣ • Нишондиҳандаи SOP ё EOP мавҷуд нест |
| 8'h0F | send_data_mm_clk | RW | Барои фаъол кардани сигнали генератор аз 1 то бит [0] нависед. |
|
8'10 |
Хатогии тафтишкунанда |
RO |
Хатогии чекро нишон медиҳад. (Хатои маълумоти SOP, хатои рақами канал ва хатои маълумоти PLD) |
| 8'11 | Қулфи системаи PLL | RO | Бит [0] нишонаи қулфи PLL-ро нишон медиҳад. |
| 8'13 | Ҳисоби таъхир | RO | Шумораи таъхирро нишон медиҳад. |
|
8'14 |
Ҳисоби SOP TX |
RO |
Шумораи SOP-ро, ки аз ҷониби генератори бастаҳо тавлид шудааст, нишон медиҳад. |
|
8'15 |
Шумораи EOP TX |
RO |
Шумораи EOP-ро, ки аз ҷониби генератори бастаҳо тавлид шудааст, нишон медиҳад. |
| 8'16 | Бастаи доимӣ | RO | Барои фаъол кардани бастаи муттасил аз 1 то бит [0] нависед. |
| 8'17 | Ҳисобкунакҳои TX ва RX баробаранд | RW | Нишон медиҳад, ки ҳисобкунакҳои TX ва RX баробаранд. |
| 8'23 | Вақти таъхирро фаъол созед | WO | 1 то бит [0] нависед, то андозагирии таъхирро фаъол созед. |
| 8'24 | Вақти таъхир омода аст | RO | Нишон медиҳад, ки андозагирии таъхир омода аст. |
Interlaken (Насли 2-юм) Intel Agilex 7 FPGA IP Design Example Архивҳои Дастури корбар
- Барои версияҳои охирин ва қаблии ин дастури корбар, ба Interlaken муроҷиат кунед (2
- Насли) Intel Agilex 7 FPGA IP Design Example версияи HTML дастури корбар. Версияро интихоб кунед ва Зеркашӣ кунед. Агар версияи IP ё нармафзор дар рӯйхат набошад, дастури корбар барои версияи пешинаи IP ё нармафзор татбиқ мешавад.
- Версияҳои IP бо версияҳои нармафзори Intel Quartus Prime Design Suite то v19.1 якхелаанд. Аз нармафзори Intel Quartus Prime Design Suite версияи 19.2 ё дертар, ядроҳои IP дорои нақшаи нави версияи IP мебошанд.
Таърихи бознигарии ҳуҷҷатҳо барои Interlaken (насли 2) Intel Agilex 7 FPGA IP Design ExampДастури корбар
| Версияи ҳуҷҷат | Версияи Intel Quartus Prime | IPVersion | Тағйирот |
| 2023.06.26 | 23.2 | 21.1.1 | • Дастгирии VHDL барои синтез ва модели моделиронӣ илова карда шуд.
• Номи оилаи маҳсулот ба "Intel Agilex 7" нав карда шуд. |
| 2022.08.03 | 21.3 | 20.0.1 | Дастгоҳи OPN-ро барои маҷмӯаи таҳияи Intel Agilex F-Series Transceiver-SoC ислоҳ кард. |
| 2021.10.04 | 21.3 | 20.0.1 | • Дастгирии иловашуда барои симулятор QuestaSim.
• Дастгирии NCSim симулятор хориҷ карда шуд. |
| 2021.02.24 | 20.4 | 20.0.1 | • Маълумот дар бораи нигоҳ доштани канали интиқоли истифоданашуда барои PAM4 дар қисмат: Тарҳрезии сахтафзор Example Компонентҳо.
• Тавсифи сигнали pll_ref_clk[1] дар бахш илова карда шуд: Сигналҳои интерфейс. |
| 2020.12.14 | 20.4 | 20.0.0 | • Таҷдидшуда сample баромади санҷиши сахтафзор барои режими Interlaken ва Interlaken Ҳолати назар канор дар фасли Озмоиши тарҳрезии сахтафзор Example.
• Харитаи феҳристи навшуда барои Interlaken Design Look-Aside exampдар бахш Харитаи бақайдгирӣ. • Меъёрҳои гузариш барои санҷиши бомуваффақияти сахтафзор дар бахш илова карда шуд Озмоиши тарҳрезии сахтафзор Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Фармони ислоҳшуда барои иҷро кардани калибровкаи мутобиқсозии ибтидоӣ дар тарафи RX дар Озмоиши тарҳрезии сахтафзор Example ҷудокунӣ. |
| 2020.06.22 | 20.2 | 19.3.0 | • Тарҳрезии собиқample барои ҳолати Interlaken Looking дастрас аст.
• Санҷиши сахтафзори тарҳрезии собиқample барои вариантҳои дастгоҳи Intel Agilex дастрас аст. • Илова карда шуд Расм: Диаграммаи блоки сатҳи баланд барои тарҳрезии Интерлакен (насли 2-юм).ample. • Фаслҳои зерин нав карда шуданд: — Талаботи сахтафзор ва нармафзор — Сохтори директория • Рақамҳои зерин барои дохил кардани навсозии марбут ба Interlaken Look-Aside тағир дода шуданд: — Тасвири: Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими электронии NRZ — Тасвири: Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими электронии PAM4 • Навсозӣ Тасвир: Муҳаррири параметрҳои IP. |
| идома дод… | |||
| Версияи ҳуҷҷат | Версияи Intel Quartus Prime | IPVersion | Тағйирот |
| • Маълумот дар бораи танзимоти басомад дар барномаи назорати соат дар қисмат илова карда шудааст Тартиб додан ва танзим кардани тарроҳии Example дар сахтафзор.
• Натоиҷи озмоиши иловашуда барои Interlaken Look- дар бахшҳои зерин: — Тақлиди тарҳрезӣ Example Testbench — Озмоиши тарҳрезии сахтафзор Example • Илова кардани сигналҳои нав дар Сигналҳои интерфейс ҷудокунӣ: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Иловаи харитаи феҳристи барои Interlaken Look-як тарҳи собиқampле дар бахш: Харитаи бақайдгирӣ. |
|||
| 2019.09.30 | 19.3 | 19.2.1 | Clk100 хориҷ карда шуд. mgmt_clk ҳамчун соати истинод ба IO PLL дар зерин хизмат мекунад:
• Тасвири: Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими E-tile NRZ. • Тасвири: Interlaken (Насли 2-юм) Тарҳрезии сахтафзор Example Диаграммаи блоки сатҳи баланд барои вариантҳои режими E-tile PAM4. |
| 2019.07.01 | 19.2 | 19.2 | Нашри аввал. |
Interlaken (Насли 2-юм) Intel Agilex® 7 FPGA IP Design ExampДастури корбар
Ҳуҷҷатҳо / Сарчашмаҳо
 |
Intel Interlaken насли 2-юми Agilex 7 FPGA IP Design Example [pdf] Дастури корбар Interlaken насли 2-юми Agilex 7 FPGA IP Design Example, Interlaken, Насли 2-юми Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example |