Intel Interlaken 2-a Generacio Agilex 7 FPGA IP Design Example

Produktaj Informoj

La Interlaken (dua Generacio) FPGA IP-kerno estas trajto de la Intel Agilex 2 FPGA. Ĝi disponigas simulan testbenkon kaj hardvardezajnon ekzample kiu subtenas kompilon kaj aparatartestadon. La dezajno ekzample estas ankaŭ disponebla por la funkcio Interlaken-Aparte. La IP-kerno subtenas NRZ kaj PAM4-reĝimon por E-kahelaj aparatoj kaj generas dezajnon ekzamples por ĉiuj subtenataj kombinaĵoj de nombro da lenoj kaj datumkurzoj.

Postuloj pri aparataro kaj programaro
La Interlaken (dua Generacio) IP-kerndezajno ekzample postulas la Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Bonvolu raporti al la Uzantgvidilo de la disvolva kompleto por pliaj informoj.

Dosierujo Strukturo
La generita Interlaken (2a Generacio) ekzampLa dezajno inkluzivas la jenajn dosierujojn:

• example_design: Enhavas la ĉefan files por la dezajno ekzample.
• ilk_uflex: Enhavas files rilataj al la opcio de Interlaken Rigardu flanken.
• ila_uflex: Enhavas files rilataj al la opcio Interlaken-Aparte-reĝimo (generita nur kiam elektita).

Produktaj Uzado-Instrukcioj

Por uzi la Interlaken (dua Generacio) FPGA IP-kerndezajnon ekzample, sekvu ĉi tiujn paŝojn:

1. Certigu, ke vi havas la Intel Agilex 7 F-Series Transceiver-SoC Development Kit.
2. Kompilu la dezajnon ekzample uzante simulilon.
3. Faru funkcian simuladon por kontroli la dezajnon.
4. Generu la dezajnon ekzample uzante la parametran redaktilon.
5. Kompilu la dezajnon ekzample uzante Quartus Prime.
6. Faru aparatan testadon por validigi la dezajnon.

Notu: La opcio de Interlaken-Aparte-reĝimo disponeblas por elekto en la IP-parametro-redaktilo. Se elektita, plia files estos generitaj en la dosierujo "ila_uflex".

Rapida Komenca Gvidilo

• La Interlaken (dua Generacio) FPGA IP-kerno disponigas simulan testbenkon kaj hardvardezajnon ekzample kiu subtenas kompilon kaj aparatartestadon.
• Kiam vi generas la dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
• La dezajno ekzample estas ankaŭ havebla por Interlaken-flanken-trajto.
• La testbenko kaj dezajno ekzample subtenas NRZ kaj PAM4-reĝimon por E-kahelaj aparatoj.
• La Interlaken (dua Generacio) FPGA IP-kerno generas dezajnon ekzamples por ĉiuj subtenataj kombinaĵoj de nombro da lenoj kaj datumkurzoj.

Figuro 1. Evolupaŝoj por la Dezajno Ekzample

La Interlaken (dua Generacio) IP-kerndezajno ekzampLe subtenas la sekvajn funkciojn:

• Interna TX al RX seria loopback reĝimo
• Aŭtomate generas fiksgrandajn pakaĵojn
• Bazaj pakaj kontrolaj kapabloj
• Kapablo uzi Sistemkonzolon por restarigi la dezajnon por retesta celo
• PMA-adaptado

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

Figuro 2. Altnivela Blokdiagramo por Interlaken (2-a Generacio) Dezajno Ekzample

Rilataj Informoj

• Interlaken (dua Generacio) FPGA IP Uzantgvidilo
• Interlaken (dua generacio) Intel FPGA IP Eldonnotoj

Aparataro kaj Programaro

Postuloj pri aparataro kaj programaro
Por testi la eksample dezajno, uzu la sekvan aparataron kaj programaron:

• Programaro Intel® Quartus® Prime Pro Edition
• Sistemkonzolo
• Subtenataj simuliloj:
  • Siemens* EDA ModelSim* SE aŭ QuestaSim*
  • Sinopsio* VCS*
  • Kadenco* Xcelium*
• Disvolva ilaro Intel Agilex® 7 F-Seria Transceiver-SoC (AGFB014R24A2E2V)

Rilataj Informoj
Intel Agilex 7 F-Series Transceiver-SoC Development Kit User Guide
Dosierujo Strukturo
La Interlaken (dua Generacio) IP-kerndezajno ekzample file dosierujoj enhavas la jenajn generitajn files por la dezajno ekzample.

Figuro 3. Adresa Strukturo de la Generita Interlaken (2a Generacio) Ekzample Dezajno

La aparatara agordo, simulado kaj testo files troviĝas enample_installation_dir>/uflex_ilk_0_example_design.
Tabelo 1. Interlaken (dua generacio) IP Core Hardware Design Example File Priskriboj Ĉi tiuj files estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/quartus.

File Nomoj	Priskribo
example_design.qpf	Projekto Intel Quartus Prime file.
example_design.qsf	Projektaj agordoj de Intel Quartus Prime file
example_design.sdc jtag_tempigo_ŝablono.sdc	Synopsys Dezajna Limigo file. Vi povas kopii kaj modifi por via propra dezajno.
sysconsole_testbench.tcl	Ĉefa file por aliri Sistemkonzolon

Tabelo 2. Interlaken (dua generacio) IP Core Testbench File Priskribo
Ĉi tio file estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/rtl.

File Nomo	Priskribo
supro_tb.sv	Altnivela testbenko file.

Tabelo 3. Interlaken (2-a Generacio) IP Core Testbench Scripts
Ĉi tiuj files estas en laample_installation_dir>/uflex_ilk_0_example_design/ ekzampdosierujo le_design/testbench.

File Nomo	Priskribo
vcstest.sh	La VCS-skripto por ruli la testbenkon.
vlog_pro.do	La ModelSim SE aŭ QuestaSim-skripto por ruli la testbenkon.
xcelium.sh	La Xcelium-skripto por ruli la testbenkon.

Aparataro Dezajno Ekzample Komponantoj

• La eksampla dezajno ligas sistemon kaj PLL-referenchorloĝojn kaj postulatajn dezajnkomponentojn. La eksampLe-dezajno agordas la IP-kernon en interna loopback-reĝimo kaj generas pakaĵetojn sur la IP-kerna TX uzanttransiga interfaco. La IP-kerno sendas ĉi tiujn pakaĵetojn sur la internan loopback vojon tra la dissendilo.
• Post kiam la IP-kernricevilo ricevas la pakaĵetojn sur la loopback vojo, ĝi prilaboras la
• Interlaken pakas kaj transdonas ilin sur la interfaco de transigo de datumoj de uzanto de RX. La eksampla dezajno kontrolas, ke la pakaĵoj ricevitaj kaj elsenditaj kongruas.
• La aparataro ekzampla dezajno inkluzivas eksterajn PLL-ojn. Vi povas ekzameni la klaran tekston files al view sample-kodo kiu efektivigas unu eblan metodon por konekti eksterajn PLL-ojn al la Interlaken (dua Generacio) FPGA IP.
• La Interlaken (dua generacio) hardvardezajno ekzample inkluzivas la jenajn komponentojn:
  • Interlaken (dua generacio) FPGA IP
  • Paka Generatoro kaj Paka Kontrolilo
  • JTAG regilo kiu komunikas kun System Console. Vi komunikas kun la klienta logiko per la Sistema Konzolo.

Figuro 4. Interlaken (dua generacio) Hardware Design Example Altnivela Blokdiagramo por E-kahelo NRZ-Reĝimo Varioj

La Interlaken (dua generacio) hardvardezajno ekzample kiu celas E-kahelon PAM4-reĝimvarioj postulas kroman horloĝon mac_clkin kiun la IO PLL generas. Ĉi tiu PLL devas uzi la saman referenchorloĝon kiu stiras la pll_ref_clk.
Figuro 5. Interlaken (dua generacio) Hardware Design Example Altnivela Blokdiagramo por E-kahelo PAM4-Reĝimo Varioj

Por E-kahelo PAM4-reĝimvarioj, kiam vi ebligas la Parametron Konservi neuzatajn transceiper-kanalojn por PAM4, plia referenca horloĝa haveno estas aldonita (pll_ref_clk [1]). Ĉi tiu haveno devas esti veturita je la sama frekvenco kiel difinita en la IP-parametro-redaktilo (Referenca horloĝfrekvenco por konservitaj kanaloj). La Preserve neuzataj dissendilkanaloj por PAM4 estas laŭvolaj. La pinglo kaj rilataj limoj asignitaj al ĉi tiu horloĝo estas videblaj en la QSF kiam vi elektas Intel Stratix® 10 aŭ Intel Agilex 7-disvolva kompleto por dezajnogenerado.
Notu: Por dezajno ekzample simulado, la testbenko ĉiam difinas saman frekvencon por pll_ref_clk[0] kaj pll_ref_clk[1].
Rilataj Informoj
Intel Agilex 7 F-Series Transceiver-SoC Development Kit User Guide

Generante la Dezajnon
Figuro 6. Proceduro

Sekvu ĉi tiujn paŝojn por generi la aparataron ekzampla dezajno kaj testbenko:

1. En la programaro Intel Quartus Prime Pro Edition, alklaku File ➤ Nova Projekta Sorĉisto por krei novan projekton Intel Quartus Prime, aŭ alklaku File ➤ Malfermu Projekton por malfermi ekzistantan projekton Intel Quartus Prime. La sorĉisto petas vin specifi aparaton.
2. Indiku la aparatan familion Intel Agilex 7 kaj elektu aparaton por via dezajno.
3. En la IP Katalogo, lokalizu kaj duoble alklaku Interlaken (2a Generacio) Intel FPGA IP. La Nova IP-Variant-fenestro aperas.
4. Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
5. Klaku OK. La parametra redaktilo aperas.
   Figuro 7. Example Design Tab en la Interlaken (2-a Generacio) Intel FPGA IP Parameter Editor
6. Sur la IP-langeto, specifu la parametrojn por via IP-kernvario.
7. Sur la langeto PMA-Adapto, specifu la PMA-adaptajn parametrojn se vi planas uzi PMA-adapton por viaj variaĵoj pri E-kahelo. Ĉi tiu paŝo estas laŭvola:
   • Elektu Ebligu adaptan ŝarĝon molan IP-opcion.
   • Notu: Vi devas ebligi la opcion Enable Native PHY Debug Master Endpoint (NPDME) sur la IP-langeto kiam PMA-adapto estas ebligita.
   • Elektu PMA-adaptan antaŭfiksitan por PMA-adaptado Elektu parametron.
   • Alklaku PMA Adaptation Preload por ŝargi la komencajn kaj kontinuajn adaptajn parametrojn.
   • Specifu la nombron da PMA-agordoj por subteni kiam pluraj PMA-agordoj estas ebligitaj per Nombro de PMA-agorda parametro.
   • Elektu kiun PMA-agordon ŝargi aŭ stoki per Elektu PMA-agordon por ŝargi aŭ stoki.
   • Klaku Ŝarĝi adapton de elektita PMA-agordo por ŝargi la elektitajn PMA-agordojn.
   • Por pliaj informoj pri la adaptaj parametroj de PMA, raportu al la E-kahelo
     Transceiver PHY Uzantgvidilo.
8. Sur la Eksampla langeto Dezajno, elektu la opcion Simulado por generi la testbenkon, kaj elektu la opcion Sintezo por generi la aparataron eksampdezajno.
   • Notu: Vi devas elekti almenaŭ unu el la Simulado aŭ Sintezo-opcioj generi la Eksample Dezajno Files.
9. Por Generated HDL Format, elektu Verilog aŭ VHDL.
10. Por Target Development Kit elektu la taŭgan opcion.
    • Notu: La opcio Intel Agilex 7 F-Series Transceiver SoC Development Kit estas disponebla nur kiam via projekto specifas Intel Agilex 7-aparatan nomon komencante per AGFA012 aŭ AGFA014. Kiam vi elektas la opcion de Disvolva Ilaro, la pinglaj asignoj estas fiksitaj laŭ la parto de la aparato Intel Agilex 7 Development Kit AGFB014R24A2E2V kaj eble diferencas de via elektita aparato. Se vi intencas testi la dezajnon sur aparataro sur malsama PCB, elektu la opcion Neniu kaj faru la taŭgajn pintajn taskojn en la .qsf. file.
11. Klaku Generi Ekzample Dezajno. La Elektita Ekzampla fenestro de Design Directory aperas.
12. Se vi volas modifi la dezajnon ekzample-dosierujo vojo aŭ nomo de la defaŭltaj montrataj (uflex_ilk_0_example_design), foliumu al la nova vojo kaj tajpu la novan dezajnon ekzample dosierujo nomo.
13. Klaku OK.

Rilataj Informoj

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit User Guide
• E-kahelo Transceiver PHY Uzantgvidilo

Simulante la Dezajnon Ekzample Testbench
Vidu al Interlaken (2a Generacio) Hardware Design Example Altnivela Bloko por E-kahelo NRZ Mode Variations kaj Interlaken (2-a Generacio) Hardware Design Example Altnivela Bloko por E-kahelo PAM4 Mode Variations blokdiagramoj de la simulada testbenko.
Figuro 8. Proceduro

Sekvu ĉi tiujn paŝojn por simuli la testbenkon:

1. Ĉe la komanda prompto, ŝanĝu al la testbenka simuladosierujo. La dosierujo estasample_instalado_dir>/ekzample_design/ testbench por Intel Agilex 7-aparatoj.
2. Rulu la simulan skripton por la subtenata simulilo de via elekto. La skripto kompilas kaj funkciigas la testbenkon en la simulilo. Via skripto devus kontroli, ke la SOP kaj EOP-kalkuloj kongruas post kiam simulado estas kompleta. Vidu al la tabelo Paŝoj por Ruli Simuladon.

Tabelo 4. Paŝoj por Ruli Simuladon

Simulilo	Instrukcioj
ModelSim SE aŭ QuestaSim	En la komandlinio, tajpu -do vlog_pro.do Se vi preferas simuli sen aperigi la ModelSim GUI, tajpu vsim -c -do vlog_pro.do
VCS	En la komandlinio, tajpu sh vcstest.sh
Xcelium	En la komandlinio, tajpu sh xcelium.sh

Analizu la rezultojn. Sukcesa simulado sendas kaj ricevas pakaĵojn, kaj montras "Test PASSED".
La testbenko por la dezajno ekzample plenumas la sekvajn taskojn:

• Instancias la Intel FPGA IP de Interlaken (dua generacio).
• Presas PHY-statuson.
• Kontrolas metakadran sinkronigon (SYNC_LOCK) kaj vortajn (blokajn) limojn (WORD_LOCK).
• Atendas ke individuaj lenoj estos ŝlositaj kaj vicigitaj.
• Komencas elsendi pakaĵojn.
• Kontrolas pakajn statistikojn:
  • CRC24-eraroj
  • SOPoj
  • EOPoj

La sekva sampla eligo ilustras sukcesan simulan teston en Interlaken-reĝimo:

Notu: La Interlaken-dezajno ekzample simulation testbench sendas 100 pakaĵetojn kaj ricevas 100 pakaĵetojn. La sekva sampla eligo ilustras sukcesan simulan teston en Interlaken-Aparte-reĝimo:

Notu: La nombro da pakaĵetoj (SOPoj kaj EOPoj) varias je leno en Interlaken Lookaside-dezajno eksample simulation sample eligo.
Rilataj Informoj
Aparataro Dezajno Ekzample Komponantoj sur paĝo 6

Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro
Figuro 9. Proceduro

Por kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:

1. Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
2. En la programaro Intel Quartus Prime Pro Edition, malfermu la projekton Intel Quartus Primeample_instalado_dir>/ekzample_design/quartus/ ekzample_design.qpf>.
3. En la Pretigo-menuo, alklaku Komencu Kompiladon.
4. Post sukcesa kompilo, .sof file disponeblas en via specifita dosierujo. Sekvu ĉi tiujn paŝojn por programi la aparataron ekzampla dezajno sur la Intel Agilex 7-aparato:
   • a. Konektu Intel Agilex 7 F-Series Transceiver-SoC Development Kit al la gastiga komputilo.
   • b. Lanĉu la aplikaĵon Clock Control, kiu estas parto de la evolukompleto, kaj starigu novajn frekvencojn por la dezajno ekzample. Malsupre estas la frekvenca agordo en la aplikaĵo Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Agordu al la valoro de pll_ref_clk(1) laŭ via desegna postulo.
   • c. En la menuo Iloj, alklaku Programisto.
   • d. En la Programisto, alklaku Aparataro-Agordo.
   • e. Elektu programan aparaton.
   • f. Elektu kaj aldonu la Intel Agilex 7 F-Series Transceiver-SoC Development Kit al kiu via Intel Quartus Prime-sesio povas konektiĝi.
   • g. Certigu, ke Reĝimo estas agordita al JTAG.
   • h. Elektu la Intel Agilex 7-aparaton kaj alklaku Aldoni Aparato. La Programisto montras blokdiagramon de la konektoj inter la aparatoj sur via tabulo.
   • mi. En la vico kun via .sof, marku la skatolon por la .sof.
   • j. Marku la skatolon en la kolumno Programo/Agordu.
   • k. Klaku Komencu.

Rilataj Informoj

• Programado de Intel FPGA-Aparatoj sur paĝo 0
• Analizado kaj Sencimigado de Desegnoj kun Sistema Konzolo
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit User Guide

Testante la Aparataro-Dezajno Ekzample
Post kiam vi kompilas la Interlaken (2a Generacio) Intel FPGA IP-kerndezajno ekzample kaj agordi vian aparaton, vi povas uzi la Sistemkonzolon por programi la IP-kernon kaj ĝiajn enigitajn Denaskajn PHY IP-kernregistrojn.

Sekvu ĉi tiujn paŝojn por aperigi la Sistemkonzolon kaj testi la aparatan dezajnon ekzample:

1. En la programaro Intel Quartus Prime Pro Edition, en la menuo Iloj, alklaku Sistemajn Sencimigajn Ilojn ➤ Sistemkonzolo.
2. Ŝanĝu al laample_instalado_dir>ekzample_design/ hwtest dosierujo.
3. Por malfermi ligon al la JTAG majstro, tajpu la jenan komandon: source sysconsole_testbench.tcl
4. Vi povas ŝalti internan serian loopback-reĝimon kun la sekva dezajno ekzample ordonas:
   • a. stat: Presas ĝeneralajn statusajn informojn.
   • b. sys_reset: Rekomencigas la sistemon.
   • c. loop_on: Ŝaltas internan serian loopback.
   • d. run_example_design: Rulas la dezajnon ekzample.
   • Notu: Vi devas ruli komandon loop_on antaŭ run_example_design komando. La run_example_design rulas la jenajn komandojn en sinsekvo: sys_reset->stat->gen_on->stat->gen_off.
   • Notu: Kiam vi elektas la opcion Ebligi adaptan ŝarĝon mola IP, la run_example_design-komando plenumas la komencan adaptan kalibradon ĉe RX-flanko rulante la komandon run_load_PMA_configuration.
5. Vi povas malŝalti internan serian loopback-reĝimon kun la sekva dezajno ekzample komando:
   • a. loop_off: Malŝaltas internan serian loopback.
6. Vi povas programi la IP-kernon kun la sekva aldona dezajno ekzample ordonas:
   • a. gen_on: Ebligas pakgeneratoron.
   • b. gen_off: Malŝaltas pakgeneratoron.
   • c. run_test_loop: Rulas la teston por fojojn por E-kahelo NRZ kaj PAM4 varioj.
   • d. clear_err: Forigas ĉiujn gluajn erarbitojn.
   • e. set_test_mode : Agordas teston por funkcii en specifa reĝimo.
   • f. get_test_mode: Presas la nunan testreĝimon.
   • g. starigis_grandecon : Agordas krevan grandecon en bajtoj.
   • h. get_burst_size: Presas informojn pri kreva grandeco.

La sukcesa testo presas mesaĝon HW_TEST:PASS. Malsupre estas la trapasaj kriterioj por provkuro:

• Neniuj eraroj por CRC32, CRC24, kaj kontrolilo.
• Transdonitaj SOPoj kaj EOPoj devus kongrui kun ricevitaj.

La sekva sampla eligo ilustras sukcesan provon en Interlaken-reĝimo:

La sukcesa testo presas HW_TEST : PASI-mesaĝon. Malsupre estas la trapasaj kriterioj por provkuro:

• Neniuj eraroj por CRC32, CRC24, kaj kontrolilo.
• Transdonitaj SOPoj kaj EOPoj devus kongrui kun ricevitaj.

La sekva sampla eligo ilustras sukcesan provon en Interlaken Lookaside-reĝimo:

Dezajno Ekzample Priskribo

La dezajno ekzample montras la funkciojn de la Interlaken IP-kerno.

Rilataj Informoj
Interlaken (dua Generacio) FPGA IP Uzantgvidilo

Dezajno Ekzample Konduto
Por testi la dezajnon en aparataro, tajpu la jenajn komandojn en la Sistemkonzolo::

1. Fonto de la aranĝo file:
   • % fontoample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Rulu la teston:
   • % run_example_design
3. La Interlaken (dua generacio) hardvardezajno ekzample kompletigas la sekvajn paŝojn:
   • a. Restarigas la IP de Interlaken (2a Generacio).
   • b. Agordas la IP de Interlaken (2a Generacio) en interna loopback-reĝimo.
   • c. Sendas fluon de Interlaken-pakaĵetoj kun antaŭdifinitaj datumoj en la utila ŝarĝo al la TX-uzanttransiga interfaco de la IP-kerno.
   • d. Kontrolas la ricevitajn pakaĵojn kaj raportas la staton. La paka kontrolilo inkluzivita en la aparataro-dezajno ekzampleo provizas la jenajn bazajn pakaĵkontrolajn kapablojn:
     • Kontrolas ke la elsendita paka sekvenco estas ĝusta.
     • Kontrolas ke la ricevitaj datenoj kongruas kun la atendataj valoroj certigante kaj la komenco de pakaĵeto (SOP) kaj fino de pakaĵeto (EOP) nombraj vicigas dum datenoj estas elsenditaj kaj ricevitaj.

Interfaco Signaloj
Tabelo 5. Dezajno Ekzample Interfaco Signaloj

Haveno Nomo	Direkto	Larĝo (Bitoj)	Priskribo
mgmt_clk	Enigo	1	Enigo de la sistema horloĝo. Horloĝfrekvenco devas esti 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Enigo	1/2	Transceptora referenca horloĝo. Veturas la RX CDR PLL.
daŭrigis…

Haveno Nomo	Direkto	Larĝo (Bitoj)	Priskribo
			pll_ref_clk[1] disponeblas nur kiam vi ebligas Konservu neuzatan Notu: radioriceviloj por PAM4 parametro en E-kahelo PAM4-reĝimo IP-varioj.
rx_pin	Enigo	Nombro de lenoj	Ricevilo SERDES-datumpinglo.
tx_pin	Eligo	Nombro de lenoj	Transsendu datumojn de SERDES.
rx_pin_n	Enigo	Nombro de lenoj	Ricevilo SERDES-datumpinglo. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj.
tx_pin_n	Eligo	Nombro de lenoj	Transsendu datumojn de SERDES. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj.
mac_clk_pll_ref	Enigo	1	Ĉi tiu signalo devas esti pelita de PLL kaj devas uzi la saman horloĝfonton kiu veturas la pll_ref_clk. Ĉi tiu signalo disponeblas nur en E-kahelo PAM4-reĝima aparatvarioj.
usr_pb_reset_n	Enigo	1	Sistemo rekomencigita.

Rilataj Informoj
Interfaco Signaloj

Registri Mapon
Notu: • Dezajno Ekzample registradreso komenciĝas per 0x20** dum la Interlaken IP-kernregistradreso komenciĝas per 0x10**.

• Alirkodo: RO—Nur Legado, kaj RW—Legado/Skribu.
• Sistemkonzolo legas la dezajnon ekzample registras kaj raportas la testan staton sur la ekrano.

Tabelo 6. Dezajno Ekzample Register Map for Interlaken Design Example

Ofseto	Nomo	Aliro	Priskribo
8'h00	Rezervita
8'h01	Rezervita
8'h02	Sistemo PLL rekomencigita	RO	La sekvaj bitoj indikas peton pri rekomencigo de la sistemo PLL kaj ebliga valoro: • Bito [0] – sys_pll_rst_req • Bito [1] – sys_pll_rst_en
8'h03	RX-leno vicigita	RO	Indikas la RX-lenan paraleligon.
8'h04	VORTO ŝlosita	RO	[NUM_LANES–1:0] – Identigo pri vorto (bloko) limoj.
daŭrigis…

Kiam vi ebligas Konservu neuzatajn dissendilkanalojn por la parametro PAM4, plia referenca horloĝa haveno estas aldonita por konservi la neuzatan sklavan kanalon PAM4.

Ofseto	Nomo	Aliro	Priskribo
8'h05	Sinkronigo ŝlosita	RO	[NUM_LANES–1:0] – Metaframa sinkronigo.
8'h06 – 8'h09	CRC32-erarokalkulo	RO	Indikas la erarkalkulon de CRC32.
8'h0A	CRC24-erarokalkulo	RO	Indikas la erarkalkulon de CRC24.
8'h0B	Superfluo/Subfluo signalo	RO	Sekvaj bitoj indikas: • Bito [3] – TX subflua signalo • Bito [2] – TX superflua signalo • Bito [1] – RX-superflua signalo
8'h0C	SOP-kalkulo	RO	Indikas la nombron da SOP.
8'h0D	EOP-kalkulo	RO	Indikas la nombron da EOP
8'h0E	Erarkalkulo	RO	Indikas la nombron da jenaj eraroj: • Perdo de laŭliniigo • Kontraŭleĝa kontrolvorto • Kontraŭleĝa kadra ŝablono • Mankas SOP aŭ EOP-indikilo
8'h0F	send_data_mm_clk	RW	Skribu 1 al bito [0] por ebligi la generatoran signalon.
8'h10	Kontrolilo-eraro		Indikas la kontrolilan eraron. (SOP-dateneraro, Kanala numero-eraro kaj PLD-dateneraro)
8'h11	Sistemo PLL-ŝlosilo	RO	Bito [0] indikas PLL-ŝlosindikon.
8'h14	TX SOP-kalkulo	RO	Indikas nombron da SOP generita de la pakaĵetgeneratoro.
8'h15	TX EOP-kalkulo	RO	Indikas nombron da EOP generita de la pakaĵetgeneratoro.
8'h16	Daŭra pako	RW	Skribu 1 al bito [0] por ebligi la kontinuan pakaĵon.
8'h39	ECC-erarokalkulo	RO	Indikas nombron da ECC-eraroj.
8'h40	ECC korektis erarkalkulon	RO	Indikas nombron da korektitaj ECC-eraroj.

Dezajno Ekzample Register Map for Interlaken Look-aside Design Example
Uzu ĉi tiun registran mapon kiam vi generas la dezajnon ekzample kun Enable Interlaken Look-side-reĝimo parametro ŝaltita.

Ofseto	Nomo	Aliro	Priskribo
8'h00	Rezervita
8'h01	Nombrilo	RO	Skribu 1 al bito [0] por malbari TX kaj RX-nombrilon egalan biton.
8'h02	Sistemo PLL rekomencigita	RO	La sekvaj bitoj indikas peton pri rekomencigo de la sistemo PLL kaj ebliga valoro: • Bito [0] – sys_pll_rst_req • Bito [1] – sys_pll_rst_en
8'h03	RX-leno vicigita	RO	Indikas la RX-lenan paraleligon.
8'h04	VORTO ŝlosita	RO	[NUM_LANES–1:0] – Identigo pri vorto (bloko) limoj.
8'h05	Sinkronigo ŝlosita	RO	[NUM_LANES–1:0] – Metaframa sinkronigo.
8'h06 – 8'h09	CRC32-erarokalkulo	RO	Indikas la erarkalkulon de CRC32.
8'h0A	CRC24-erarokalkulo	RO	Indikas la erarkalkulon de CRC24.
daŭrigis…

Ofseto	Nomo	Aliro	Priskribo
8'h0B	Rezervita
8'h0C	SOP-kalkulo	RO	Indikas la nombron da SOP.
8'h0D	EOP-kalkulo	RO	Indikas la nombron da EOP
8'h0E	Erarkalkulo	RO	Indikas la nombron da jenaj eraroj: • Perdo de laŭliniigo • Kontraŭleĝa kontrolvorto • Kontraŭleĝa kadra ŝablono • Mankas SOP aŭ EOP-indikilo
8'h0F	send_data_mm_clk	RW	Skribu 1 al bito [0] por ebligi la generatoran signalon.
8'h10	Kontrolilo-eraro	RO	Indikas la kontrolilan eraron. (SOP-dateneraro, Kanala numero-eraro kaj PLD-dateneraro)
8'h11	Sistemo PLL-ŝlosilo	RO	Bito [0] indikas PLL-ŝlosindikon.
8'h13	Latencia kalkulo	RO	Indikas nombron da latenteco.
8'h14	TX SOP-kalkulo	RO	Indikas nombron da SOP generita de la pakaĵetgeneratoro.
8'h15	TX EOP-kalkulo	RO	Indikas nombron da EOP generita de la pakaĵetgeneratoro.
8'h16	Daŭra pako	RO	Skribu 1 al bito [0] por ebligi la kontinuan pakaĵon.
8'h17	TX kaj RX nombrilo egalas	RW	Indikas TX kaj RX-nombrilo estas egalaj.
8'h23	Ebligu latentecon	WO	Skribu 1 al bito [0] por ebligi latencmezuradon.
8'h24	Latencia preta	RO	Indikas latencia mezurado estas preta.

Interlaken (dua generacio) Intel Agilex 2 FPGA IP Design Example Arkivoj de Uzantgvidilo

• Por la plej novaj kaj antaŭaj versioj de ĉi tiu uzantgvidilo, raportu al la Interlaken (2a
• Generacio) Intel Agilex 7 FPGA IP Design Example User Guide HTML-versio. Elektu la version kaj alklaku Elŝuti. Se IP aŭ programara versio ne estas listigita, validas la uzantgvidilo por la antaŭa IP aŭ programara versio.
• IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon.

Dokumenta Reviziohistorio por Interlaken (dua generacio) Intel Agilex 2 FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2023.06.26	23.2	21.1.1	• Aldonita VHDL subteno por sintezo kaj simulado modelo. • Ĝisdatigita produkta familia nomo al "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Korektis la aparaton OPN por la Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Aldonita subteno por QuestaSim-simulilo. • Forigita subteno por NCSim-simulilo.
2021.02.24	20.4	20.0.1	• Aldonitaj informoj pri konservado de la neuzata transceptorkanalo por PAM4 en sekcio: Aparataro Dezajno Ekzample Komponantoj. • Aldonita la pll_ref_clk[1] signala priskribo en sekcio: Interfaco Signaloj.
2020.12.14	20.4	20.0.0	• Ĝisdatigita sampla aparataro-testproduktaĵo por Interlaken-reĝimo kaj Interlaken-flanken-reĝimo en sekcio Testante la Aparataro-Dezajno Ekzample. • Ĝisdatigita registromapo por Interlaken Look-side-dezajno ekzample en sekcio Registri Mapon. • Aldonita preterpasanta kriterioj por sukcesa aparataro testo kuras en sekcio Testante la Aparataro-Dezajno Ekzample.
2020.10.16	20.2	19.3.0	Korektita komando por ruli la komencan adaptan kalibradon ĉe RX-flanko enen Testante la Aparataro-Dezajno Ekzample sekcio.
2020.06.22	20.2	19.3.0	• La dezajno ekzample estas disponebla por Interlaken Rigardu-flanken reĝimo. • Testado de aparataro de la dezajno ekzample estas disponebla por varioj de aparatoj Intel Agilex. • Aldonita Figuro: Altnivela Blokdiagramo por Interlaken (2a Generacio) Dezajno Ekzample. • Ĝisdatigitaj sekvaj sekcioj: —   Postuloj pri aparataro kaj programaro —   Dosierujo Strukturo • Modifis la sekvajn figurojn por inkluzivi Interlaken-flanken-rilatan ĝisdatigon: —   Figuro: Interlaken (2-a Generacio) Hardware Design Example Altnivela Blokdiagramo por E- tile NRZ-Reĝimo Varioj —   Figuro: Interlaken (2-a Generacio) Hardware Design Example Altnivela Blokdiagramo por E- tile PAM4-Reĝimo-Varioj • Ĝisdatigita Figuro: IP Parametro Redaktilo.
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Aldonita informo pri la frekvencaj agordoj en la horloĝa kontrolo aplikaĵo en sekcio Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro. • Aldonitaj provaj eligoj por la Interlaken-Aparte en la sekvaj sekcioj: —   Simulante la Dezajnon Ekzample Testbench —   Testante la Aparataro-Dezajno Ekzample • Aldonita sekvaj novaj signaloj en Interfaco Signaloj sekcio: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Aldonita registromapo por Interlaken Look-side-dezajno ekzample in sekcio: Registru Mapo.
2019.09.30	19.3	19.2.1	Forigita clk100. La mgmt_clk funkcias kiel referenca horloĝo al la IO PLL en la sekvanta: •    Figuro: Interlaken (2-a Generacio) Hardware Design Example Altnivela Blokdiagramo por E-kahelo NRZ-Reĝimo Varioj. •    Figuro: Interlaken (2-a Generacio) Hardware Design Example Altnivela Blokdiagramo por E-kahelo PAM4-Reĝimo Varioj.
2019.07.01	19.2	19.2	Komenca eldono.

Interlaken (dua generacio) Intel Agilex® 2 FPGA IP Design Example Uzantgvidilo

Dokumentoj/Rimedoj

Intel Interlaken 2-a Generacio Agilex 7 FPGA IP Design Example [pdf] Uzantogvidilo Interlaken 2-a Generacio Agilex 7 FPGA IP Design Example, Interlaken, 2-a Generacio Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Referencoj

• Uzanto Manlibro