સામગ્રી છુપાવો
1 Intel Interlaken 2જી જનરેશન Agilex 7 FPGA IP ડિઝાઇન Example
2 ઉત્પાદન માહિતી
3 ઉત્પાદન વપરાશ સૂચનાઓ
4 ઝડપી પ્રારંભ માર્ગદર્શિકા
5 હાર્ડવેર અને સોફ્ટવેર
6 સંબંધિત માહિતી
7 ડિઝાઇન Exampલે વર્ણન
8 દસ્તાવેજો / સંસાધનો
8.1 સંદર્ભો

ઇન્ટેલ-લોગો

Intel Interlaken 2જી જનરેશન Agilex 7 FPGA IP ડિઝાઇન Example

Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Example-ઉત્પાદન

ઉત્પાદન માહિતી

ઇન્ટરલેકન (2જી જનરેશન) FPGA IP કોર એ Intel Agilex 7 FPGA નું લક્ષણ છે. તે સિમ્યુલેશન ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન એક્સ પ્રદાન કરે છેample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે. ડિઝાઇન ભૂતપૂર્વample ઇન્ટરલેકન લુક-એસાઇડ સુવિધા માટે પણ ઉપલબ્ધ છે. IP કોર ઇ-ટાઇલ ઉપકરણો માટે NRZ અને PAM4 મોડને સપોર્ટ કરે છે અને ડિઝાઇન એક્સ જનરેટ કરે છેampલેન અને ડેટા દરોની સંખ્યાના તમામ સમર્થિત સંયોજનો માટે.

હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ઇન્ટરલેકન (2જી જનરેશન) IP કોર ડિઝાઇન ભૂતપૂર્વample માટે Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટની જરૂર છે. વધુ માહિતી માટે કૃપા કરીને વિકાસ કીટની વપરાશકર્તા માર્ગદર્શિકાનો સંદર્ભ લો.

ડિરેક્ટરી માળખું
જનરેટ કરેલ ઇન્ટરલેકન (2જી જનરેશન) ભૂતપૂર્વample ડિઝાઇનમાં નીચેની ડિરેક્ટરીઓ શામેલ છે:

  • example_design: મુખ્ય સમાવે છે fileડિઝાઇન ભૂતપૂર્વ માટે sample
  • ilk_uflex: સમાવે છે fileઇન્ટરલેકન લુક-સાઇડ મોડ વિકલ્પ સાથે સંબંધિત છે.
  • ila_uflex: સમાવે છે fileઇન્ટરલેકન લુક-એસાઇડ મોડ વિકલ્પ સાથે સંબંધિત છે (ફક્ત પસંદ કરવામાં આવે ત્યારે જ જનરેટ થાય છે).

ઉત્પાદન વપરાશ સૂચનાઓ

ઇન્ટરલેકન (2જી જનરેશન) FPGA IP કોર ડિઝાઇનનો ઉપયોગ કરવા માટે example, આ પગલાં અનુસરો:

  1. ખાતરી કરો કે તમારી પાસે Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ છે.
  2. ડિઝાઇન એક્સ કમ્પાઇલ કરોampસિમ્યુલેટરનો ઉપયોગ કરીને.
  3. ડિઝાઇનને ચકાસવા માટે કાર્યાત્મક સિમ્યુલેશન કરો.
  4. ડિઝાઇન ભૂતપૂર્વ બનાવોampપેરામીટર એડિટરનો ઉપયોગ કરીને le.
  5. ડિઝાઇન એક્સ કમ્પાઇલ કરોampક્વાર્ટસ પ્રાઇમનો ઉપયોગ કરીને.
  6. ડિઝાઇનને માન્ય કરવા માટે હાર્ડવેર પરીક્ષણ કરો.

નોંધ: ઇન્ટરલેકન લુક-એસાઇડ મોડ વિકલ્પ IP પેરામીટર એડિટરમાં પસંદગી માટે ઉપલબ્ધ છે. જો પસંદ કરેલ હોય, તો વધારાના files "ila_uflex" ડિરેક્ટરીમાં જનરેટ થશે.

ઝડપી પ્રારંભ માર્ગદર્શિકા

  • ઇન્ટરલેકન (2જી જનરેશન) એફપીજીએ આઇપી કોર સિમ્યુલેશન ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન એક્સ પ્રદાન કરે છેample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે.
  • જ્યારે તમે ડિઝાઇન ભૂતપૂર્વample, પરિમાણ સંપાદક આપમેળે બનાવે છે fileહાર્ડવેરમાં ડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે.
  • ડિઝાઇન ભૂતપૂર્વample ઇન્ટરલેકન લુક-સાઇડ ફીચર માટે પણ ઉપલબ્ધ છે.
  • ટેસ્ટબેન્ચ અને ડિઝાઇન ભૂતપૂર્વample ઇ-ટાઇલ ઉપકરણો માટે NRZ અને PAM4 મોડને સપોર્ટ કરે છે.
  • ઇન્ટરલેકન (2જી જનરેશન) FPGA IP કોર ડિઝાઇન એક્સ જનરેટ કરે છેampલેન અને ડેટા દરોની સંખ્યાના તમામ સમર્થિત સંયોજનો માટે.

આકૃતિ 1. ડિઝાઇન માટે વિકાસનાં પગલાં ઉદાampleIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (1)

ઇન્ટરલેકન (2જી જનરેશન) IP કોર ડિઝાઇન ભૂતપૂર્વample નીચેની સુવિધાઓને સપોર્ટ કરે છે:

  • આંતરિક TX થી RX સીરીયલ લૂપબેક મોડ
  • આપમેળે નિશ્ચિત કદના પેકેટો જનરેટ કરે છે
  • મૂળભૂત પેકેટ ચકાસણી ક્ષમતાઓ
  • પુનઃ-પરીક્ષણ હેતુ માટે ડિઝાઇનને રીસેટ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરવાની ક્ષમતા
  • PMA અનુકૂલન

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

આકૃતિ 2. ઇન્ટરલેકન (2જી જનરેશન) ડિઝાઇન માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ Example

સંબંધિત માહિતી

  • ઇન્ટરલેકન (2જી જનરેશન) FPGA IP વપરાશકર્તા માર્ગદર્શિકા
  • ઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ FPGA IP પ્રકાશન નોંધો

હાર્ડવેર અને સોફ્ટવેર

હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ભૂતપૂર્વ ચકાસવા માટેampલે ડિઝાઇન, નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરો:

  • Intel® Quartus® Prime Pro Edition સોફ્ટવેર
  • સિસ્ટમ કન્સોલ
  • સપોર્ટેડ સિમ્યુલેટર:
    • સિમેન્સ* EDA મોડલસિમ* SE અથવા QuestaSim*
    • સિનોપ્સી* VCS*
    • કેડન્સ* એક્સેલિયમ*
  • Intel Agilex® 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ (AGFB014R24A2E2V)

સંબંધિત માહિતી
Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ વપરાશકર્તા માર્ગદર્શિકા
ડિરેક્ટરી માળખું
ઇન્ટરલેકન (2જી જનરેશન) IP કોર ડિઝાઇન ભૂતપૂર્વample file ડિરેક્ટરીઓમાં નીચેના જનરેટ થાય છે fileડિઝાઇન ભૂતપૂર્વ માટે sample

આકૃતિ 3. જનરેટેડ ઈન્ટરલેકન (2જી જનરેશન)ની ડિરેક્ટરી સ્ટ્રક્ચર એક્સampલે ડિઝાઇનIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (3)

હાર્ડવેર રૂપરેખાંકન, સિમ્યુલેશન અને પરીક્ષણ files માં સ્થિત છેample_installation_dir>/uflex_ilk_0_example_ડિઝાઇન.
કોષ્ટક 1. ઇન્ટરલેકન (2જી જનરેશન) IP કોર હાર્ડવેર ડિઝાઇન એક્સample File વર્ણનો આ files માં છેample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus ડિરેક્ટરી.

File નામો વર્ણન
example_design.qpf ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ file.
example_design.qsf ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સેટિંગ્સ file
example_design.sdc જેtag_timing_template.sdc સિનોપ્સિસ ડિઝાઇન અવરોધ file. તમે તમારી પોતાની ડિઝાઇન માટે કૉપિ અને સંશોધિત કરી શકો છો.
sysconsole_testbench.tcl મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે

કોષ્ટક 2. ઇન્ટરલેકન (2જી જનરેશન) IP કોર ટેસ્ટબેન્ચ File વર્ણન
આ file માં છેample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl ડિરેક્ટરી.

File નામ વર્ણન
top_tb.sv ટોપ લેવલ ટેસ્ટબેન્ચ file.

કોષ્ટક 3. ઇન્ટરલેકન (2જી જનરેશન) IP કોર ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ
આ files માં છેample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench ડિરેક્ટરી.

File નામ વર્ણન
vcstest.sh ટેસ્ટબેન્ચ ચલાવવા માટે VCS સ્ક્રિપ્ટ.
vlog_pro.do ટેસ્ટબેન્ચ ચલાવવા માટે મોડલસિમ SE અથવા QuestaSim સ્ક્રિપ્ટ.
xcelium.sh ટેસ્ટબેન્ચ ચલાવવા માટે Xcelium સ્ક્રિપ્ટ.

હાર્ડવેર ડિઝાઇન Exampલે ઘટકો

  • માજીample ડિઝાઇન સિસ્ટમ અને PLL સંદર્ભ ઘડિયાળો અને જરૂરી ડિઝાઇન ઘટકોને જોડે છે. માજીample ડિઝાઇન આંતરિક લૂપબેક મોડમાં IP કોરને ગોઠવે છે અને IP કોર TX વપરાશકર્તા ડેટા ટ્રાન્સફર ઇન્ટરફેસ પર પેકેટો જનરેટ કરે છે. IP કોર આ પેકેટોને ટ્રાન્સસીવર દ્વારા આંતરિક લૂપબેક પાથ પર મોકલે છે.
  • IP કોર રીસીવર લૂપબેક પાથ પર પેકેટો મેળવે તે પછી, તે પ્રક્રિયા કરે છે
  • ઇન્ટરલેકન પેકેટો અને તેમને RX વપરાશકર્તા ડેટા ટ્રાન્સફર ઇન્ટરફેસ પર પ્રસારિત કરે છે. માજીampલે ડિઝાઈન તપાસે છે કે પેકેટો મેળવે છે અને પ્રસારિત કરે છે.
  • હાર્ડવેર ભૂતપૂર્વample ડિઝાઇનમાં બાહ્ય PLL નો સમાવેશ થાય છે. તમે સ્પષ્ટ લખાણ ચકાસી શકો છો files થી view sample કોડ કે જે બાહ્ય PLL ને ઇન્ટરલેકન (2જી જનરેશન) FPGA IP સાથે જોડવા માટે એક સંભવિત પદ્ધતિનો અમલ કરે છે.
  • ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:
    • ઇન્ટરલેકન (2જી જનરેશન) FPGA IP
    • પેકેટ જનરેટર અને પેકેટ તપાસનાર
    • JTAG નિયંત્રક કે જે સિસ્ટમ કન્સોલ સાથે વાતચીત કરે છે. તમે સિસ્ટમ કન્સોલ દ્વારા ક્લાયન્ટ લોજિક સાથે વાતચીત કરો છો.

આકૃતિ 4. ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampઇ-ટાઇલ NRZ મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (4)

ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample જે ઇ-ટાઇલ PAM4 મોડ ભિન્નતાને લક્ષ્ય બનાવે છે તેને વધારાની ઘડિયાળ mac_clkinની જરૂર છે જે IO PLL જનરેટ કરે છે. આ PLL એ જ સંદર્ભ ઘડિયાળનો ઉપયોગ કરવો જોઈએ જે pll_ref_clk ચલાવે છે.
આકૃતિ 5. ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampe-ટાઈલ PAM4 મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (5)

ઇ-ટાઇલ PAM4 મોડ ભિન્નતા માટે, જ્યારે તમે PAM4 પરિમાણ માટે બિનઉપયોગી ટ્રાન્સસીવર ચેનલોને સાચવો સક્ષમ કરો છો, ત્યારે વધારાના સંદર્ભ ઘડિયાળ પોર્ટ ઉમેરવામાં આવે છે (pll_ref_clk [1]). આ પોર્ટ IP પેરામીટર એડિટરમાં વ્યાખ્યાયિત કરેલ સમાન આવર્તન પર ચલાવવામાં આવવું જોઈએ (સંરક્ષિત ચેનલો માટે સંદર્ભ ઘડિયાળ આવર્તન). PAM4 માટે બિનઉપયોગી ટ્રાન્સસીવર ચેનલોને સાચવો વૈકલ્પિક છે. જ્યારે તમે ડિઝાઇન જનરેશન માટે Intel Stratix® 10 અથવા Intel Agilex 7 ડેવલપમેન્ટ કીટ પસંદ કરો છો ત્યારે આ ઘડિયાળને સોંપેલ પિન અને સંબંધિત અવરોધો QSFમાં દેખાય છે.
નોંધ: ડિઝાઇન માટે ભૂતપૂર્વample simulation, testbench હંમેશા pll_ref_clk[0] અને pll_ref_clk[1] માટે સમાન આવર્તન વ્યાખ્યાયિત કરે છે.
સંબંધિત માહિતી
Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ વપરાશકર્તા માર્ગદર્શિકા

ડિઝાઇન જનરેટ કરી રહ્યા છીએ
આકૃતિ 6. પ્રક્રિયાIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (6)

હાર્ડવેર એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોampલે ડિઝાઇન અને ટેસ્ટબેન્ચ:

  1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, ક્લિક કરો File ➤ નવો ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે નવો પ્રોજેક્ટ વિઝાર્ડ, અથવા ક્લિક કરો File ➤ હાલના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે.
  2. ઉપકરણ કુટુંબ Intel Agilex 7 નો ઉલ્લેખ કરો અને તમારી ડિઝાઇન માટે ઉપકરણ પસંદ કરો.
  3. IP કેટલોગમાં, ઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ FPGA IP શોધો અને ડબલ-ક્લિક કરો. નવી IP વેરિઅન્ટ વિન્ડો દેખાય છે.
  4. ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો તમારી કસ્ટમ IP વિવિધતા માટે. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip.
  5. OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
    આકૃતિ 7. Exampઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ એફપીજીએ આઇપી પેરામીટર એડિટરમાં લે ડિઝાઇન ટેબIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (7)
  6. IP ટેબ પર, તમારા IP કોર ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો.
  7. PMA અનુકૂલન ટેબ પર, PMA અનુકૂલન પરિમાણોનો ઉલ્લેખ કરો જો તમે તમારા ઇ-ટાઇલ ઉપકરણની વિવિધતાઓ માટે PMA અનુકૂલનનો ઉપયોગ કરવાની યોજના ઘડી રહ્યા હોવ. આ પગલું વૈકલ્પિક છે:
    • અનુકૂલન લોડ સોફ્ટ IP વિકલ્પ સક્ષમ કરો પસંદ કરો.
    • નોંધ: જ્યારે PMA અનુકૂલન સક્ષમ હોય ત્યારે તમારે IP ટેબ પર નેટિવ PHY ડીબગ માસ્ટર એન્ડપોઇન્ટ (NPDME) વિકલ્પને સક્ષમ કરવું આવશ્યક છે.
    • PMA અનુકૂલન માટે PMA અનુકૂલન પ્રીસેટ પસંદ કરો પરિમાણ પસંદ કરો.
    • પ્રારંભિક અને સતત અનુકૂલન પરિમાણો લોડ કરવા માટે PMA અનુકૂલન પ્રીલોડ પર ક્લિક કરો.
    • PMA રૂપરેખાંકન પરિમાણની સંખ્યાનો ઉપયોગ કરીને જ્યારે બહુવિધ PMA રૂપરેખાંકનો સક્ષમ હોય ત્યારે સમર્થન આપવા માટે PMA રૂપરેખાંકનોની સંખ્યાનો ઉલ્લેખ કરો.
    • લોડ અથવા સ્ટોર કરવા માટે PMA રૂપરેખાંકન પસંદ કરો નો ઉપયોગ કરીને કયું PMA રૂપરેખાંકન લોડ કરવું અથવા સંગ્રહિત કરવું તે પસંદ કરો.
    • પસંદ કરેલ PMA રૂપરેખાંકન સેટિંગ્સ લોડ કરવા માટે પસંદ કરેલ PMA રૂપરેખાંકનમાંથી લોડ અનુકૂલન પર ક્લિક કરો.
    • PMA અનુકૂલન પરિમાણો વિશે વધુ માહિતી માટે, E-tile નો સંદર્ભ લો
      ટ્રાન્સસીવર PHY વપરાશકર્તા માર્ગદર્શિકા.
  8. ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ, ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પ પસંદ કરો અને હાર્ડવેર એક્સ જનરેટ કરવા માટે સિન્થેસિસ વિકલ્પ પસંદ કરો.ampલે ડિઝાઇન.
    • નોંધ: તમારે સિમ્યુલેશન અથવા સિન્થેસિસ વિકલ્પોમાંથી ઓછામાં ઓછું એક પસંદ કરવું આવશ્યક છેampલે ડિઝાઇન Files.
  9. જનરેટેડ એચડીએલ ફોર્મેટ માટે, વેરિલોગ અથવા વીએચડીએલ પસંદ કરો.
  10. ટાર્ગેટ ડેવલપમેન્ટ કિટ માટે યોગ્ય વિકલ્પ પસંદ કરો.
    • નોંધ: Intel Agilex 7 F-Series Transceiver SoC ડેવલપમેન્ટ કિટ વિકલ્પ ત્યારે જ ઉપલબ્ધ છે જ્યારે તમારો પ્રોજેક્ટ AGFA7 અથવા AGFA012 થી શરૂ થતા Intel Agilex 014 ઉપકરણના નામનો ઉલ્લેખ કરે. જ્યારે તમે ડેવલપમેન્ટ કિટ વિકલ્પ પસંદ કરો છો, ત્યારે પિન અસાઇનમેન્ટ્સ Intel Agilex 7 ડેવલપમેન્ટ કિટ ઉપકરણ ભાગ નંબર AGFB014R24A2E2V અનુસાર સેટ કરવામાં આવે છે અને તે તમારા પસંદ કરેલા ઉપકરણથી અલગ હોઈ શકે છે. જો તમે અલગ PCB પર હાર્ડવેર પર ડિઝાઇનનું પરીક્ષણ કરવાનો ઇરાદો ધરાવો છો, તો કંઈ નહીં વિકલ્પ પસંદ કરો અને .qsf માં યોગ્ય પિન સોંપણીઓ કરો. file.
  11. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
  12. જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો ભૂતપૂર્વample ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (uflex_ilk_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ.
  13. OK પર ક્લિક કરો.

સંબંધિત માહિતી

  • Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ વપરાશકર્તા માર્ગદર્શિકા
  • ઇ-ટાઇલ ટ્રાન્સસીવર PHY વપરાશકર્તા માર્ગદર્શિકા

ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ
ઈન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇનનો સંદર્ભ લોampઇ-ટાઇલ NRZ મોડ ભિન્નતા અને ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન એક્સ માટે ઉચ્ચ સ્તરીય બ્લોકampe-ટાઈલ PAM4 મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક સિમ્યુલેશન ટેસ્ટબેન્ચના બ્લોક ડાયાગ્રામ.
આકૃતિ 8. પ્રક્રિયાIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (8)

ટેસ્ટબેન્ચનું અનુકરણ કરવા માટે આ પગલાં અનુસરો:

  1. આદેશ પ્રોમ્પ્ટ પર, ટેસ્ટબેન્ચ સિમ્યુલેશન ડિરેક્ટરીમાં બદલો. ડિરેક્ટરી છેample_installation_dir>/example_design/ Intel Agilex 7 ઉપકરણો માટે ટેસ્ટબેન્ચ.
  2. તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે. તમારી સ્ક્રિપ્ટે તપાસ કરવી જોઈએ કે સિમ્યુલેશન પૂર્ણ થયા પછી SOP અને EOP ગણતરીઓ મેળ ખાય છે. કોષ્ટકનો સંદર્ભ લો સિમ્યુલેશન ચલાવવાનાં પગલાં.

કોષ્ટક 4. સિમ્યુલેશન ચલાવવાનાં પગલાં

સિમ્યુલેટર સૂચનાઓ
ModelSim SE અથવા QuestaSim આદેશ વાક્યમાં, -do vlog_pro.do લખો

જો તમે મોડલસિમ GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો vsim -c -do vlog_pro.do લખો.
વીસીએસ આદેશ વાક્યમાં, sh vcstest.sh લખો
એક્સેલિયમ આદેશ વાક્યમાં, sh xcelium.sh લખો

પરિણામોનું વિશ્લેષણ કરો. સફળ સિમ્યુલેશન પેકેટો મોકલે છે અને મેળવે છે, અને "ટેસ્ટ પાસ કરેલ" દર્શાવે છે.
ડિઝાઇન માટે ટેસ્ટબેન્ચ ભૂતપૂર્વample નીચેના કાર્યો પૂર્ણ કરે છે:

  • ઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ એફપીજીએ આઇપીને ત્વરિત કરે છે.
  • PHY સ્થિતિ છાપે છે.
  • મેટાફ્રેમ સિંક્રનાઇઝેશન (SYNC_LOCK) અને શબ્દ (બ્લોક) સીમાઓ (WORD_LOCK) તપાસે છે.
  • વ્યક્તિગત લેન લૉક અને સંરેખિત થવાની રાહ જુએ છે.
  • પેકેટો પ્રસારિત કરવાનું શરૂ કરે છે.
  • પેકેટના આંકડા તપાસે છે:
    • CRC24 ભૂલો
    • SOPs
    • EOPs

નીચેના એસample આઉટપુટ ઇન્ટરલેકન મોડમાં સફળ સિમ્યુલેશન પરીક્ષણનું વર્ણન કરે છે:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (9)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (10)

નોંધ: ઇન્ટરલેકન ડિઝાઇન ભૂતપૂર્વample simulation testbench 100 પેકેટ મોકલે છે અને 100 પેકેટ મેળવે છે. નીચેના એસample આઉટપુટ ઇન્ટરલેકન લુક-સાઇડ મોડમાં સફળ સિમ્યુલેશન પરીક્ષણનું વર્ણન કરે છે:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (11)

નોંધ: પેકેટોની સંખ્યા (SOPs અને EOPs) ઈન્ટરલેકન લુકસાઈડ ડિઝાઈનમાં પ્રતિ લેન બદલાય છેampલે સિમ્યુલેશન એસample આઉટપુટ.
સંબંધિત માહિતી
હાર્ડવેર ડિઝાઇન Example ઘટકો પૃષ્ઠ 6 પર

ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં
આકૃતિ 9. પ્રક્રિયાIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (12)

હાર્ડવેર એક્સ પર પ્રદર્શન પરીક્ષણ કમ્પાઇલ અને ચલાવવા માટેampડિઝાઇન માટે, આ પગલાં અનુસરો:

  1. ખાતરી કરો કે હાર્ડવેર exampલે ડિઝાઇન જનરેશન પૂર્ણ થયું.
  2. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Intel Quartus Prime પ્રોજેક્ટ ખોલોample_installation_dir>/example_design/quartus/ example_design.qpf>.
  3. પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.
  4. સફળ સંકલન પછી, a .sof file તમારી નિર્દિષ્ટ ડિરેક્ટરીમાં ઉપલબ્ધ છે. હાર્ડવેર એક્સ પ્રોગ્રામ કરવા માટે આ પગલાં અનુસરોampIntel Agilex 7 ઉપકરણ પર le ડિઝાઇન:
    • a Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટને હોસ્ટ કમ્પ્યુટર સાથે કનેક્ટ કરો.
    • b ક્લોક કંટ્રોલ એપ્લિકેશન લોંચ કરો, જે ડેવલપમેન્ટ કીટનો ભાગ છે અને ડિઝાઇન એક્સ માટે નવી ફ્રીક્વન્સી સેટ કરો.ample નીચે ઘડિયાળ નિયંત્રણ એપ્લિકેશનમાં આવર્તન સેટિંગ છે:
    • • Si5338 (U37), CLK1- 100 MHz
    • • Si5338 (U36), CLK2- 153.6 MHz
    • • Si549 (Y2), OUT- તમારી ડિઝાઇન જરૂરિયાત મુજબ pll_ref_clk(1) ની કિંમત પર સેટ કરો.
    • c ટૂલ્સ મેનૂ પર, પ્રોગ્રામર પર ક્લિક કરો.
    • ડી. પ્રોગ્રામરમાં, હાર્ડવેર સેટઅપ પર ક્લિક કરો.
    • ઇ. પ્રોગ્રામિંગ ઉપકરણ પસંદ કરો.
    • f Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ પસંદ કરો અને ઉમેરો કે જેની સાથે તમારું Intel Quartus Prime સેશન કનેક્ટ થઈ શકે.
    • g ખાતરી કરો કે મોડ J પર સેટ છેTAG.
    • h Intel Agilex 7 ઉપકરણ પસંદ કરો અને ઉપકરણ ઉમેરો ક્લિક કરો. પ્રોગ્રામર તમારા બોર્ડ પરના ઉપકરણો વચ્ચેના જોડાણોનો બ્લોક ડાયાગ્રામ દર્શાવે છે.
    • i તમારા .sof સાથેની પંક્તિમાં, .sof માટે બોક્સને ચેક કરો.
    • j પ્રોગ્રામ/કોન્ફિગર કોલમમાં બોક્સને ચેક કરો.
    • k પ્રારંભ પર ક્લિક કરો.

સંબંધિત માહિતી

  • પૃષ્ઠ 0 પર પ્રોગ્રામિંગ Intel FPGA ઉપકરણો
  • સિસ્ટમ કન્સોલ સાથે ડિઝાઇનનું વિશ્લેષણ અને ડિબગીંગ
  • Intel Agilex 7 F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ વપરાશકર્તા માર્ગદર્શિકા

હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample
તમે ઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ એફપીજીએ આઇપી કોર ડિઝાઇનનું કમ્પાઇલ કર્યા પછીample અને તમારા ઉપકરણને ગોઠવો, તમે IP કોર અને તેના એમ્બેડેડ નેટિવ PHY IP કોર રજિસ્ટરને પ્રોગ્રામ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરી શકો છો.

સિસ્ટમ કન્સોલ લાવવા અને હાર્ડવેર ડિઝાઇન એક્સનું પરીક્ષણ કરવા માટે આ પગલાં અનુસરોampલે:

  1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, Tools મેનુ પર, System Debugging Tools ➤ System Console પર ક્લિક કરો.
  2. માં બદલોample_installation_dir>example_design/ hwtest ડિરેક્ટરી.
  3. જે માટે કનેક્શન ખોલવા માટેTAG master, નીચેનો આદેશ લખો: source sysconsole_testbench.tcl
  4. તમે નીચેની ડિઝાઇન એક્સ સાથે આંતરિક સીરીયલ લૂપબેક મોડ ચાલુ કરી શકો છોample આદેશો:
    • a સ્ટેટ: સામાન્ય સ્થિતિ માહિતી છાપે છે.
    • b sys_reset: સિસ્ટમ રીસેટ કરે છે.
    • c લૂપ_ઓન: આંતરિક સીરીયલ લૂપબેક ચાલુ કરે છે.
    • ડી. run_example_design: ડિઝાઇન એક્સ ચલાવે છેample
    • નોંધ: રન_એક્સ પહેલાં તમારે લૂપ_ઓન આદેશ ચલાવવો આવશ્યક છેample_design આદેશ. રન_એક્સample_design નીચેના આદેશોને ક્રમમાં ચલાવે છે: sys_reset->stat->gen_on->stat->gen_off.
    • નોંધ: જ્યારે તમે અનુકૂલન લોડને સક્ષમ કરો સોફ્ટ IP વિકલ્પ પસંદ કરો છો, રન_એક્સample_design આદેશ run_load_PMA_configuration આદેશ ચલાવીને RX બાજુ પર પ્રારંભિક અનુકૂલન માપાંકન કરે છે.
  5. તમે નીચેની ડિઝાઇન એક્સ સાથે આંતરિક સીરીયલ લૂપબેક મોડને બંધ કરી શકો છોampઆદેશ:
    • a loop_off: આંતરિક સીરીયલ લૂપબેક બંધ કરે છે.
  6. તમે નીચેની વધારાની ડિઝાઇન એક્સ સાથે IP કોરને પ્રોગ્રામ કરી શકો છોample આદેશો:
    • a gen_on: પેકેટ જનરેટરને સક્ષમ કરે છે.
    • b gen_off: પેકેટ જનરેટરને અક્ષમ કરે છે.
    • c રન_ટેસ્ટ_લૂપ: માટે ટેસ્ટ ચલાવે છે ઇ-ટાઇલ NRZ અને PAM4 ભિન્નતા માટે સમય.
    • ડી. clear_err: બધા સ્ટીકી એરર બિટ્સ સાફ કરે છે.
    • ઇ. સેટ_ટેસ્ટ_મોડ : ચોક્કસ મોડમાં ચલાવવા માટે ટેસ્ટ સેટ કરે છે.
    • f get_test_mode: વર્તમાન પરીક્ષણ મોડને છાપે છે.
    • g સેટ_બર્સ્ટ_સાઇઝ : બર્સ્ટ સાઇઝને બાઇટ્સમાં સેટ કરે છે.
    • h get_burst_size: પ્રિન્ટ બર્સ્ટ સાઇઝની માહિતી.

સફળ પરીક્ષણ HW_TEST:PASS સંદેશ છાપે છે. નીચે ટેસ્ટ રન માટે પાસ થવાના માપદંડો છે:

  • CRC32, CRC24 અને ચેકર માટે કોઈ ભૂલો નથી.
  • પ્રસારિત SOPs અને EOPs મેળવેલ સાથે મેળ ખાતા હોવા જોઈએ.

નીચેના એસample આઉટપુટ ઇન્ટરલેકન મોડમાં સફળ પરીક્ષણનું વર્ણન કરે છે:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (13)

સફળ પરીક્ષણ HW_TEST : PASS સંદેશને છાપે છે. નીચે ટેસ્ટ રન માટે પાસ થવાના માપદંડો છે:

  • CRC32, CRC24 અને ચેકર માટે કોઈ ભૂલો નથી.
  • પ્રસારિત SOPs અને EOPs મેળવેલ સાથે મેળ ખાતા હોવા જોઈએ.

નીચેના એસample આઉટપુટ ઇન્ટરલેકન લુકસાઇડ મોડમાં સફળ પરીક્ષણનું વર્ણન કરે છે:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (14)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-ડિઝાઇન-Exampલે-ફિગ-1 (15)

ડિઝાઇન Exampલે વર્ણન

ડિઝાઇન ભૂતપૂર્વample ઇન્ટરલેકન IP કોરની કાર્યક્ષમતા દર્શાવે છે.

સંબંધિત માહિતી
ઇન્ટરલેકન (2જી જનરેશન) FPGA IP વપરાશકર્તા માર્ગદર્શિકા

ડિઝાઇન Example વર્તન
હાર્ડવેરમાં ડિઝાઇનને ચકાસવા માટે, સિસ્ટમ કન્સોલમાં નીચેના આદેશો ટાઇપ કરો:

  1. સેટઅપનો સ્ત્રોત file:
    • % સ્ત્રોતample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. પરીક્ષણ ચલાવો:
    • % રન_એક્સample_ડિઝાઇન
  3. ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample નીચેના પગલાંઓ પૂર્ણ કરે છે:
    • a ઇન્ટરલેકન (2જી જનરેશન) આઇપી રીસેટ કરે છે.
    • b ઇન્ટરલેકન (2જી જનરેશન) IP ને આંતરિક લૂપબેક મોડમાં ગોઠવે છે.
    • c આઇપી કોરના TX વપરાશકર્તા ડેટા ટ્રાન્સફર ઇન્ટરફેસને પેલોડમાં પૂર્વવ્યાખ્યાયિત ડેટા સાથે ઇન્ટરલેકન પેકેટોનો પ્રવાહ મોકલે છે.
    • ડી. પ્રાપ્ત પેકેટો તપાસે છે અને સ્થિતિની જાણ કરે છે. હાર્ડવેર ડિઝાઇનમાં સામેલ પેકેટ ચેકર એક્સample નીચેની મૂળભૂત પેકેટ ચકાસણી ક્ષમતાઓ પૂરી પાડે છે:
      • ચકાસે છે કે ટ્રાન્સમિટેડ પેકેટ ક્રમ સાચો છે.
      • જ્યારે ડેટા ટ્રાન્સમિટ અને પ્રાપ્ત થઈ રહ્યો હોય ત્યારે પેકેટની શરૂઆત (SOP) અને પેકેટની સમાપ્તિ (EOP) ગણતરીઓ સંરેખિત થાય છે તેની ખાતરી કરીને પ્રાપ્ત ડેટા અપેક્ષિત મૂલ્યો સાથે મેળ ખાય છે કે કેમ તે તપાસે છે.

ઈન્ટરફેસ સિગ્નલો
કોષ્ટક 5. ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો

પોર્ટ નામ દિશા પહોળાઈ (બિટ્સ) વર્ણન
 

mgmt_clk

  

ઇનપુટ

  

1

 સિસ્ટમ ઘડિયાળ ઇનપુટ. ઘડિયાળની આવર્તન 100 MHz હોવી જોઈએ.
pll_ref_clk /

pll_ref_clk[1:0](2)

  

ઇનપુટ

  

1/2

 ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ. RX CDR PLL ચલાવે છે.
ચાલુ રાખ્યું…
પોર્ટ નામ દિશા પહોળાઈ (બિટ્સ) વર્ણન
      pll_ref_clk[1] ત્યારે જ ઉપલબ્ધ છે જ્યારે તમે સક્ષમ કરો છો ન વપરાયેલ સાચવો

નોંધ: PAM4 માટે ટ્રાન્સસીવર ચેનલો ઇ-ટાઇલ PAM4 મોડ IP ભિન્નતામાં પરિમાણ.
rx_pin ઇનપુટ લેનની સંખ્યા રીસીવર SERDES ડેટા પિન.
tx_pin આઉટપુટ લેનની સંખ્યા SERDES ડેટા પિન ટ્રાન્સમિટ કરો.
 

rx_pin_n

  

ઇનપુટ

  

લેનની સંખ્યા

 રીસીવર SERDES ડેટા પિન.

આ સિગ્નલ માત્ર E-tile PAM4 મોડ ઉપકરણ વૈવિધ્યમાં ઉપલબ્ધ છે.
 

tx_pin_n

  

આઉટપુટ

  

લેનની સંખ્યા

 SERDES ડેટા પિન ટ્રાન્સમિટ કરો.

આ સિગ્નલ માત્ર E-tile PAM4 મોડ ઉપકરણ વૈવિધ્યમાં ઉપલબ્ધ છે.
 

 

mac_clk_pll_ref

  

 

ઇનપુટ

  

 

1

 આ સિગ્નલ PLL દ્વારા સંચાલિત હોવું જોઈએ અને તે જ ઘડિયાળ સ્ત્રોતનો ઉપયોગ કરવો જોઈએ જે pll_ref_clk ચલાવે છે.

આ સિગ્નલ માત્ર E-tile PAM4 મોડ ઉપકરણ વૈવિધ્યમાં ઉપલબ્ધ છે.
usr_pb_reset_n ઇનપુટ 1 સિસ્ટમ રીસેટ.

સંબંધિત માહિતી
ઈન્ટરફેસ સિગ્નલો

નકશો નોંધણી કરો
નોંધ: • ડિઝાઇન એક્સample રજિસ્ટર સરનામું 0x20** થી શરૂ થાય છે જ્યારે ઇન્ટરલેકન IP કોર રજિસ્ટર સરનામું 0x10** થી શરૂ થાય છે.

  • એક્સેસ કોડ: RO—ફક્ત વાંચો, અને RW—વાંચો/લખો.
  • સિસ્ટમ કન્સોલ ડિઝાઇન એક્સ વાંચે છેample રજીસ્ટર કરે છે અને સ્ક્રીન પર પરીક્ષણ સ્થિતિનો અહેવાલ આપે છે.

કોષ્ટક 6. ડિઝાઇન Exampલે નોંધણી કરો ઇન્ટરલેકન ડિઝાઇન એક્સ માટે નકશોample

ઓફસેટ નામ એક્સેસ વર્ણન
8'h00 આરક્ષિત
8'h01 આરક્ષિત
 

 

8'h02

  

 

સિસ્ટમ PLL રીસેટ

  

 

RO

 નીચેના બિટ્સ સિસ્ટમ PLL રીસેટ વિનંતી સૂચવે છે અને મૂલ્યને સક્ષમ કરે છે:

• બીટ [0] – sys_pll_rst_req

• બીટ [1] – sys_pll_rst_en
8'h03 RX લેન સંરેખિત RO RX લેન ગોઠવણી સૂચવે છે.
 

8'h04

  

WORD લૉક

  

RO

 [NUM_LANES–1:0] – શબ્દ (બ્લોક) સીમાઓ ઓળખ.
ચાલુ રાખ્યું…

જ્યારે તમે PAM4 પેરામીટર માટે બિનઉપયોગી ટ્રાન્સસીવર ચેનલોને સાચવો સક્ષમ કરો છો, ત્યારે નહિ વપરાયેલ PAM4 સ્લેવ ચેનલને સાચવવા માટે વધારાના સંદર્ભ ઘડિયાળ પોર્ટ ઉમેરવામાં આવે છે.

ઓફસેટ નામ એક્સેસ વર્ણન
8'h05 સમન્વયન લૉક કર્યું RO [NUM_LANES–1:0] – મેટાફ્રેમ સિંક્રોનાઇઝેશન.
8'h06 - 8'h09 CRC32 ભૂલની સંખ્યા RO CRC32 ભૂલની ગણતરી સૂચવે છે.
8'h0A CRC24 ભૂલની સંખ્યા RO CRC24 ભૂલની ગણતરી સૂચવે છે.
 

 

8'h0B

  

 

ઓવરફ્લો/અંડરફ્લો સિગ્નલ

  

 

RO

 નીચેના બિટ્સ સૂચવે છે:

• બીટ [3] - TX અંડરફ્લો સિગ્નલ

• બીટ [2] – TX ઓવરફ્લો સિગ્નલ

• બીટ [1] – RX ઓવરફ્લો સિગ્નલ
8'h0C SOP ગણતરી RO SOP ની સંખ્યા દર્શાવે છે.
8'h0D EOP ગણતરી RO EOP ની સંખ્યા દર્શાવે છે
 

 

8'h0E

  

 

ભૂલની ગણતરી

  

 

RO

 નીચેની ભૂલોની સંખ્યા સૂચવે છે:

• લેન ગોઠવણીની ખોટ

• ગેરકાયદે નિયંત્રણ શબ્દ

• ગેરકાયદે ફ્રેમિંગ પેટર્ન

• SOP અથવા EOP સૂચક ખૂટે છે
8'h0F મોકલો_ડેટા_mm_clk RW જનરેટર સિગ્નલને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો.
 

8'h10

  

તપાસનાર ભૂલ

   તપાસનારની ભૂલ સૂચવે છે. (SOP ડેટા એરર, ચેનલ નંબર એરર અને PLD ડેટા એરર)
8'h11 સિસ્ટમ PLL લોક RO બીટ [0] પીએલએલ લોક સંકેત સૂચવે છે.
 

8'h14

  

TX SOP ગણતરી

  

RO

 પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ SOP ની સંખ્યા દર્શાવે છે.
 

8'h15

  

TX EOP ગણતરી

  

RO

 પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ EOP ની સંખ્યા દર્શાવે છે.
8'h16 સતત પેકેટ RW સતત પેકેટને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો.
8'h39 ECC ભૂલની સંખ્યા RO ECC ભૂલોની સંખ્યા દર્શાવે છે.
8'h40 ECC એ ભૂલની ગણતરી સુધારી RO સુધારેલ ECC ભૂલોની સંખ્યા દર્શાવે છે.

ડિઝાઇન Exampઇન્ટરલેકન લુક-સાઇડ ડિઝાઇન એક્સ માટે નોંધણી નકશોample
જ્યારે તમે ડિઝાઇન એક્સ જનરેટ કરો ત્યારે આ રજિસ્ટર મેપનો ઉપયોગ કરોampઇન્ટરલેકન લુક-સાઇડ મોડ પેરામીટર ચાલુ સાથે સક્ષમ કરો.

ઓફસેટ નામ એક્સેસ વર્ણન
8'h00 આરક્ષિત
8'h01 કાઉન્ટર રીસેટ RO TX અને RX કાઉન્ટર સમાન બીટને સાફ કરવા માટે 1 થી bit [0] લખો.
 

 

8'h02

  

 

સિસ્ટમ PLL રીસેટ

  

 

RO

 નીચેના બિટ્સ સિસ્ટમ PLL રીસેટ વિનંતી સૂચવે છે અને મૂલ્યને સક્ષમ કરે છે:

• બીટ [0] – sys_pll_rst_req

• બીટ [1] – sys_pll_rst_en
8'h03 RX લેન સંરેખિત RO RX લેન ગોઠવણી સૂચવે છે.
 

8'h04

  

WORD લૉક

  

RO

 [NUM_LANES–1:0] – શબ્દ (બ્લોક) સીમાઓ ઓળખ.
8'h05 સમન્વયન લૉક કર્યું RO [NUM_LANES–1:0] – મેટાફ્રેમ સિંક્રોનાઇઝેશન.
8'h06 - 8'h09 CRC32 ભૂલની સંખ્યા RO CRC32 ભૂલની ગણતરી સૂચવે છે.
8'h0A CRC24 ભૂલની સંખ્યા RO CRC24 ભૂલની ગણતરી સૂચવે છે.
ચાલુ રાખ્યું…
ઓફસેટ નામ એક્સેસ વર્ણન
8'h0B આરક્ષિત
8'h0C SOP ગણતરી RO SOP ની સંખ્યા દર્શાવે છે.
8'h0D EOP ગણતરી RO EOP ની સંખ્યા દર્શાવે છે
 

 

8'h0E

  

 

ભૂલની ગણતરી

  

 

RO

 નીચેની ભૂલોની સંખ્યા સૂચવે છે:

• લેન ગોઠવણીની ખોટ

• ગેરકાયદે નિયંત્રણ શબ્દ

• ગેરકાયદે ફ્રેમિંગ પેટર્ન

• SOP અથવા EOP સૂચક ખૂટે છે
8'h0F મોકલો_ડેટા_mm_clk RW જનરેટર સિગ્નલને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો.
 

8'h10

  

તપાસનાર ભૂલ

  

RO

 તપાસનારની ભૂલ સૂચવે છે. (SOP ડેટા એરર, ચેનલ નંબર એરર અને PLD ડેટા એરર)
8'h11 સિસ્ટમ PLL લોક RO બીટ [0] પીએલએલ લોક સંકેત સૂચવે છે.
8'h13 વિલંબની સંખ્યા RO લેટન્સીની સંખ્યા દર્શાવે છે.
 

8'h14

  

TX SOP ગણતરી

  

RO

 પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ SOP ની સંખ્યા દર્શાવે છે.
 

8'h15

  

TX EOP ગણતરી

  

RO

 પેકેટ જનરેટર દ્વારા જનરેટ કરાયેલ EOP ની સંખ્યા દર્શાવે છે.
8'h16 સતત પેકેટ RO સતત પેકેટને સક્ષમ કરવા માટે 1 થી બીટ [0] લખો.
8'h17 TX અને RX કાઉન્ટર સમાન RW સૂચવે છે કે TX અને RX કાઉન્ટર સમાન છે.
8'h23 લેટન્સી સક્ષમ કરો WO લેટન્સી માપન સક્ષમ કરવા માટે 1 થી બીટ [0] લખો.
8'h24 લેટન્સી તૈયાર છે RO સૂચવે છે કે લેટન્સી માપન તૈયાર છે.

ઇન્ટરલેકન (2જી જનરેશન) Intel Agilex 7 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

  • આ વપરાશકર્તા માર્ગદર્શિકાના નવીનતમ અને પહેલાનાં સંસ્કરણો માટે, ઇન્ટરલેકન (2જી
  • જનરેશન) Intel Agilex 7 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા HTML સંસ્કરણ. સંસ્કરણ પસંદ કરો અને ડાઉનલોડ પર ક્લિક કરો. જો IP અથવા સૉફ્ટવેર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP અથવા સૉફ્ટવેર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.
  • IP સંસ્કરણો v19.1 સુધીના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સૉફ્ટવેર સંસ્કરણો જેવા જ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર વર્ઝન 19.2 અથવા પછીના વર્ઝનમાંથી, IP કોરો પાસે નવી IP વર્ઝનિંગ સ્કીમ છે.

ઇન્ટરલેકન (2જી જનરેશન) ઇન્ટેલ એજિલેક્સ 7 FPGA IP ડિઝાઇન એક્સ માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન IP સંસ્કરણ ફેરફારો
2023.06.26 23.2 21.1.1 • સિન્થેસિસ અને સિમ્યુલેશન મોડલ માટે VHDL સપોર્ટ ઉમેરાયો.

• ઉત્પાદનના કુટુંબનું નામ "Intel Agilex 7" માં અપડેટ કર્યું.
2022.08.03 21.3 20.0.1 Intel Agilex F-Series Transceiver-SoC ડેવલપમેન્ટ કિટ માટે ઉપકરણ OPN સુધાર્યું.
2021.10.04 21.3 20.0.1 • QuestaSim સિમ્યુલેટર માટે ઉમેરાયેલ સપોર્ટ.

• NCSim સિમ્યુલેટર માટે સપોર્ટ દૂર કર્યો.
2021.02.24 20.4 20.0.1 • વિભાગમાં PAM4 માટે બિનઉપયોગી ટ્રાન્સસીવર ચેનલને સાચવવા વિશેની માહિતી ઉમેરવામાં આવી છે: હાર્ડવેર ડિઝાઇન Exampલે ઘટકો.

• વિભાગમાં pll_ref_clk[1] સિગ્નલ વર્ણન ઉમેર્યું: ઈન્ટરફેસ સિગ્નલો.
2020.12.14 20.4 20.0.0 • અપડેટ કરેલ એસampવિભાગમાં ઇન્ટરલેકન મોડ અને ઇન્ટરલેકન લુક-સાઇડ મોડ માટે હાર્ડવેર ટેસ્ટ આઉટપુટ હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample.

• ઇન્ટરલેકન લુક-સાઇડ ડિઝાઇન એક્સ માટે અપડેટ કરેલ રજિસ્ટર નકશોampવિભાગમાં લે નકશો નોંધણી કરો.

• વિભાગમાં સફળ હાર્ડવેર ટેસ્ટ ચલાવવા માટે પાસ થવાનો માપદંડ ઉમેર્યો હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample.
2020.10.16 20.2 19.3.0 આરએક્સ બાજુમાં પ્રારંભિક અનુકૂલન માપાંકન ચલાવવા માટેનો આદેશ સુધારેલ છે હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample વિભાગ
2020.06.22 20.2 19.3.0 • ડિઝાઇન ભૂતપૂર્વample ઇન્ટરલેકન લુક-એસાઇડ મોડ માટે ઉપલબ્ધ છે.

• ડિઝાઇનનું હાર્ડવેર પરીક્ષણ ભૂતપૂર્વample Intel Agilex ઉપકરણ વિવિધતાઓ માટે ઉપલબ્ધ છે.

• ઉમેરાયેલ આકૃતિ: ઇન્ટરલેકન (2જી જનરેશન) ડિઝાઇન માટે ઉચ્ચ-સ્તરની બ્લોક ડાયાગ્રામ Example.

• નીચેના વિભાગોને અપડેટ કર્યા:

—   હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો

—   ડિરેક્ટરી માળખું

• ઇન્ટરલેકન લુક-સાઇડ સંબંધિત અપડેટને સમાવવા માટે નીચેના આંકડાઓમાં ફેરફાર કર્યા છે:

—   આકૃતિ: ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampઇ-ટાઇલ NRZ મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ

—   આકૃતિ: ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampe-ટાઈલ PAM4 મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ

• અપડેટ કરેલ આકૃતિ: IP પરિમાણ સંપાદક.
ચાલુ રાખ્યું…
દસ્તાવેજ સંસ્કરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન IP સંસ્કરણ ફેરફારો
      • વિભાગમાં ઘડિયાળ નિયંત્રણ એપ્લિકેશનમાં આવર્તન સેટિંગ્સ વિશેની માહિતી ઉમેરવામાં આવી છે ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં.

• નીચેના વિભાગોમાં ઇન્ટરલેકન લુક માટે ટેસ્ટ રન આઉટપુટ ઉમેરવામાં આવ્યા છે:

—   ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ

—   હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરી રહ્યું છેample

• માં નીચેના નવા સિગ્નલો ઉમેર્યા ઈન્ટરફેસ સિગ્નલો

વિભાગ:

— mgmt_clk

— rx_pin_n

— tx_pin_n

— mac_clk_pll_ref

• ઇન્ટરલેકન લુક-સાઇડ ડિઝાઇન એક્સ માટે રજિસ્ટર નકશો ઉમેર્યોampલે ઇન વિભાગ: નોંધણી નકશો.
2019.09.30 19.3 19.2.1 clk100 દૂર કર્યું. mgmt_clk નીચેનામાં IO PLL માટે સંદર્ભ ઘડિયાળ તરીકે સેવા આપે છે:

•    આકૃતિ: ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampઇ-ટાઇલ NRZ મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ.

•    આકૃતિ: ઇન્ટરલેકન (2જી જનરેશન) હાર્ડવેર ડિઝાઇન Exampe-ટાઈલ PAM4 મોડ ભિન્નતા માટે ઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ.
2019.07.01 19.2 19.2 પ્રારંભિક પ્રકાશન.

ઇન્ટરલેકન (2જી જનરેશન) Intel Agilex® 7 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજો / સંસાધનો

Intel Interlaken 2જી જનરેશન Agilex 7 FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
ઇન્ટરલેકન 2જી જનરેશન એજિલેક્સ 7 એફપીજીએ આઇપી ડિઝાઇન એક્સample, Interlaken, 2જી જનરેશન Agilex 7 FPGA IP ડિઝાઇન Example, FPGA IP ડિઝાઇન Example, IP ડિઝાઇન Example, ડિઝાઇન Example

સંદર્ભો

એક ટિપ્પણી મૂકો

તમારું ઇમેઇલ સરનામું પ્રકાશિત કરવામાં આવશે નહીં. જરૂરી ક્ષેત્રો ચિહ્નિત થયેલ છે *