Intel Interlaken 2-ci Nəsil Agilex 7 FPGA IP Dizaynı Example

Məhsul haqqında məlumat

Interlaken (2-ci Nəsil) FPGA IP nüvəsi Intel Agilex 7 FPGA-nın xüsusiyyətidir. Bu simulyasiya test masası və hardware dizaynını təmin edirampkompilyasiya və aparat testini dəstəkləyən le. Dizayn keçmişample həm də İnterlaken kənara baxmaq xüsusiyyəti üçün mövcuddur. IP nüvəsi E-kafel cihazları üçün NRZ və PAM4 rejimini dəstəkləyir və məsələn, dizayn yaradırampzolaqların sayı və məlumat sürətinin dəstəklənən bütün birləşmələri üçün.

Aparat və Proqram Tələbləri
Interlaken (2-ci Nəsil) IP əsas dizaynı, keçmişample Intel Agilex 7 F-Series Transceiver-SoC Development Kit tələb edir. Əlavə məlumat üçün inkişaf dəstinin İstifadəçi Təlimatına baxın.

Kataloq strukturu
Yaradılmış Interlaken (2-ci Nəsil) example dizayn aşağıdakı kataloqları ehtiva edir:

• example_dizayn: Əsas ehtiva edir files dizayn üçün keçmişample.
• ilk_uflex: ehtiva edir files İnterlaken Kənara Baxış rejimi seçimi ilə bağlıdır.
• ila_uflex: ehtiva edir files İnterlaken Kənara Baxış rejimi seçimi ilə əlaqədardır (yalnız seçildikdə yaradılır).

Məhsuldan İstifadə Təlimatları

Interlaken (2-ci Nəsil) FPGA IP əsas dizaynını istifadə etmək üçün, məsələnample, bu addımları izləyin:

1. Sizdə Intel Agilex 7 F-Series Transceiver-SoC İnkişaf Dəsti olduğundan əmin olun.
2. Dizaynı tərtib edinampsimulyatordan istifadə etməklə.
3. Dizaynı yoxlamaq üçün funksional simulyasiya edin.
4. Dizaynı yaradın exampParametr redaktorundan istifadə etməklə.
5. Dizaynı tərtib edinampQuartus Prime istifadə edir.
6. Dizaynı təsdiqləmək üçün aparat testini həyata keçirin.

Qeyd: İnterlaken Kənara Baxış rejimi seçimi IP parametr redaktorunda seçim üçün mövcuddur. Seçilmişsə, əlavə files “ila_uflex” kataloqunda yaradılacaq.

Tez Başlanğıc Bələdçisi

• Interlaken (2-ci Nəsil) FPGA IP nüvəsi simulyasiya testi və aparat dizaynını təmin edir.ampkompilyasiya və aparat testini dəstəkləyən le.
• Dizaynı yaratdığınız zaman example, parametr redaktoru avtomatik olaraq yaradır fileTəchizatda dizaynı simulyasiya etmək, tərtib etmək və sınaqdan keçirmək üçün lazımdır.
• Dizayn keçmişample həm də İnterlaken kənara baxmaq xüsusiyyəti üçün mövcuddur.
• Testbench və dizayn keçmişample E-kafel cihazları üçün NRZ və PAM4 rejimini dəstəkləyir.
• Interlaken (2-ci Nəsil) FPGA IP nüvəsi, məsələn, dizayn yaradırampzolaqların sayı və məlumat sürətinin dəstəklənən bütün birləşmələri üçün.

Şəkil 1. Dizayn üçün İnkişaf Addımları Example

Interlaken (2-ci Nəsil) IP əsas dizaynı, keçmişample aşağıdakı xüsusiyyətləri dəstəkləyir:

• Daxili TX-dən RX-ə serial geri dönmə rejimi
• Sabit ölçülü paketləri avtomatik olaraq yaradır
• Əsas paket yoxlama imkanları
• Yenidən sınaq məqsədi ilə dizaynı sıfırlamaq üçün Sistem Konsolundan istifadə etmək imkanı
• PMA uyğunlaşması

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

Şəkil 2. Interlaken (2-ci Nəsil) Dizaynı üçün Yüksək Səviyyəli Blok Diaqramı Example

Əlaqədar Məlumat

• Interlaken (2-ci Nəsil) FPGA IP İstifadəçi Təlimatı
• Interlaken (2-ci Nəsil) Intel FPGA IP Buraxılış Qeydləri

Aparat və Proqram təminatı

Aparat və Proqram Tələbləri
Keçmişi sınamaq üçünampdizayn üçün aşağıdakı aparat və proqram təminatından istifadə edin:

• Intel® Quartus® Prime Pro Edition proqramı
• Sistem Konsolu
• Dəstəklənən simulyatorlar:
  • Siemens* EDA ModelSim* SE və ya QuestaSim*
  • Sinopsis* VCS*
  • Cadence* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC İnkişaf Dəsti (AGFB014R24A2E2V)

Əlaqədar Məlumat
Intel Agilex 7 F-Series Transceiver-SoC Development Kit İstifadəçi Təlimatı
Kataloq strukturu
Interlaken (2-ci Nəsil) IP əsas dizaynı, keçmişample file kataloqlar yaradılan aşağıdakıları ehtiva edir files dizayn üçün keçmişample.

Şəkil 3. Yaradılmış İnterlakenin Kataloq Strukturu (2-ci Nəsil) Example Dizayn

Aparat konfiqurasiyası, simulyasiya və sınaq files-də yerləşirample_installation_dir>/uflex_ilk_0_example_dizayn.
Cədvəl 1. Interlaken (2-ci Nəsil) IP Əsas Avadanlıq Dizaynı Example File Təsvirlər Bunlar files varample_installation_dir>/uflex_ilk_0_example_dizayn/ məsample_design/quartus kataloqu.

File Adlar	Təsvir
example_design.qpf	Intel Quartus Prime layihəsi file.
example_design.qsf	Intel Quartus Prime layihə parametrləri file
example_design.sdc jtag_timing_template.sdc	Synopsys Dizayn Məhdudiyyəti file. Öz dizaynınız üçün kopyalaya və dəyişdirə bilərsiniz.
sysconsole_testbench.tcl	Əsas file Sistem Konsoluna daxil olmaq üçün

Cədvəl 2. Interlaken (2-ci Nəsil) IP Core Testbench File Təsvir
Bu file içərisindədirample_installation_dir>/uflex_ilk_0_example_dizayn/ məsample_design/rtl kataloqu.

File ad	Təsvir
top_tb.sv	Ən yüksək səviyyəli test masası file.

Cədvəl 3. Interlaken (2-ci Nəsil) IP Core Testbench Skriptləri
Bunlar files varample_installation_dir>/uflex_ilk_0_example_dizayn/ məsample_design/testbench kataloqu.

File ad	Təsvir
vcstest.sh	Testbench-i işə salmaq üçün VCS skripti.
vlog_pro.do	Testbench-i işə salmaq üçün ModelSim SE və ya QuestaSim skripti.
xcelium.sh	Testbench-i idarə etmək üçün Xcelium skripti.

Hardware Design Example Komponentlər

• keçmişample dizayn sistem və PLL istinad saatlarını və tələb olunan dizayn komponentlərini birləşdirir. keçmişample dizayn IP nüvəsini daxili geri dönmə rejimində konfiqurasiya edir və IP nüvəsi TX istifadəçi məlumat ötürmə interfeysində paketlər yaradır. IP nüvəsi bu paketləri qəbuledici vasitəsilə daxili geri dönmə yoluna göndərir.
• İP nüvəsi qəbuledicisi geri döngə yolunda paketləri qəbul etdikdən sonra, onu emal edir
• Interlaken paketləri və onları RX istifadəçi məlumat ötürmə interfeysində ötürür. keçmişample dizayn qəbul edilən və ötürülən paketlərin uyğunluğunu yoxlayır.
• Aparat məsələnample dizayn xarici PLL-ləri əhatə edir. Aydın mətni yoxlaya bilərsiniz files üçün view sampXarici PLL-ləri Interlaken (2-ci Nəsil) FPGA IP-yə qoşmaq üçün mümkün üsullardan birini həyata keçirən kod.
• Interlaken (2-ci Nəsil) aparat dizaynı, keçmişample aşağıdakı komponentləri ehtiva edir:
  • Interlaken (2-ci Nəsil) FPGA IP
  • Paket Generatoru və Paket Yoxlayıcısı
  • JTAG Sistem Konsolu ilə əlaqə saxlayan nəzarətçi. Siz Sistem Konsolu vasitəsilə müştəri məntiqi ilə əlaqə saxlayırsınız.

Şəkil 4. Interlaken (2-ci Nəsil) Hardware Design Example E-kafel NRZ Modu Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı

Interlaken (2-ci Nəsil) aparat dizaynı, keçmişampE-kafel PAM4 rejimi variasiyalarını hədəfləyən le, IO PLL-nin yaratdığı əlavə mac_clkin saatını tələb edir. Bu PLL pll_ref_clk-i idarə edən eyni istinad saatından istifadə etməlidir.
Şəkil 5. Interlaken (2-ci Nəsil) Hardware Design Example E-kafel PAM4 Modu Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı

E-kafel PAM4 rejimi variasiyaları üçün PAM4 parametri üçün İstifadə edilməmiş ötürücü kanalları qoruyun funksiyasını aktivləşdirdiyiniz zaman əlavə istinad saat portu əlavə edilir (pll_ref_clk [1]). Bu port IP parametr redaktorunda müəyyən edilən eyni tezlikdə idarə edilməlidir (saxlanılan kanallar üçün istinad tezliyi). PAM4 üçün istifadə olunmamış qəbuledici kanalları qoruyun isteğe bağlıdır. Dizayn yaratmaq üçün Intel Stratix® 10 və ya Intel Agilex 7 inkişaf dəstini seçdiyiniz zaman bu saata təyin edilmiş pin və əlaqəli məhdudiyyətlər QSF-də görünür.
Qeyd: Dizayn üçün məsələnampSimulyasiya zamanı testbench həmişə pll_ref_clk[0] və pll_ref_clk[1] üçün eyni tezliyi müəyyən edir.
Əlaqədar Məlumat
Intel Agilex 7 F-Series Transceiver-SoC Development Kit İstifadəçi Təlimatı

Dizaynın yaradılması
Şəkil 6. Prosedur

Əvvəlki hardware yaratmaq üçün bu addımları izləyinampdizayn və sınaq masası:

1. Intel Quartus Prime Pro Edition proqramında klikləyin File ➤ Yeni Intel Quartus Prime layihəsi yaratmaq üçün Yeni Layihə Sihirbazı və ya klikləyin File ➤ Mövcud Intel Quartus Prime layihəsini açmaq üçün Layihəni açın. Sehrbaz sizə cihazı təyin etməyi təklif edir.
2. Intel Agilex 7 cihaz ailəsini göstərin və dizaynınız üçün cihazı seçin.
3. IP Kataloqda Interlaken (2-ci Nəsil) Intel FPGA IP-ni tapın və iki dəfə klikləyin. Yeni IP Variant pəncərəsi görünür.
4. Üst səviyyəli ad təyin edin fərdi IP dəyişikliyiniz üçün. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .ip.
5. OK düyməsini basın. Parametr redaktoru görünür.
   Şəkil 7. Example Design Tab İnterlaken (2-ci Nəsil) Intel FPGA IP Parametr Redaktoru
6. IP nişanında, IP əsas variasiyanız üçün parametrləri təyin edin.
7. PMA Adaptasiyası sekmesinde, E-kafel cihaz varyasyonlarınız üçün PMA adaptasiyasından istifadə etməyi planlaşdırırsınızsa, PMA uyğunlaşma parametrlərini təyin edin. Bu addım isteğe bağlıdır:
   • Enable Adaptation load soft IP seçimini seçin.
   • Qeyd: PMA uyğunlaşması aktiv olduqda IP nişanında Doğma PHY Debug Master Endpoint (NPDME) seçimini aktivləşdirməlisiniz.
   • PMA adaptasiyası üçün PMA uyğunlaşma əvvəlcədən təyinini seçin Parametr seçin.
   • İlkin və davamlı uyğunlaşma parametrlərini yükləmək üçün PMA Adaptation Preload düyməsini klikləyin.
   • PMA konfiqurasiyasının sayı parametrindən istifadə edərək çoxsaylı PMA konfiqurasiyaları işə salındıqda dəstəklənəcək PMA konfiqurasiyalarının sayını təyin edin.
   • Yükləmək və ya saxlamaq üçün PMA konfiqurasiyasından istifadə edərək hansı PMA konfiqurasiyasının yüklənəcəyini və ya saxlanacağını seçin.
   • Seçilmiş PMA konfiqurasiya parametrlərini yükləmək üçün seçilmiş PMA konfiqurasiyasından uyğunlaşmanı yükləyin üzərinə klikləyin.
   • PMA uyğunlaşma parametrləri haqqında ətraflı məlumat üçün E-kafel-ə baxın
     Transceiver PHY İstifadəçi Təlimatı.
8. Ex-dəample Dizayn sekmesinde, test masasını yaratmaq üçün Simulyasiya seçimini seçin və köhnə avadanlıq yaratmaq üçün Sintez seçimini seçin.ample dizayn.
   • Qeyd: Siz Simulyasiya və ya Sintez seçimlərindən ən azı birini seçməlisiniz Example Dizayn Files.
9. Yaradılmış HDL Format üçün Verilog və ya VHDL seçin.
10. Hədəf İnkişaf Kiti üçün uyğun variantı seçin.
    • Qeyd: Intel Agilex 7 F-Series Transceiver SoC Development Kit seçimi yalnız layihəniz AGFA7 və ya AGFA012 ilə başlayan Intel Agilex 014 cihazının adını təyin etdikdə mümkündür. Siz İnkişaf Dəsti seçimini seçdiyiniz zaman pin təyinatları Intel Agilex 7 İnkişaf Dəsti cihazının hissə nömrəsi AGFB014R24A2E2V-ə uyğun olaraq təyin edilir və seçdiyiniz cihazdan fərqli ola bilər. Dizaynı başqa bir PCB-də aparat üzərində sınaqdan keçirmək niyyətindəsinizsə, Yox seçimini seçin və .qsf-də müvafiq pin təyinatlarını edin. file.
11. Klikləyin Ex Yaratample Dizayn. Seçilmiş Example Design Directory pəncərəsi görünür.
12. Dizaynı dəyişdirmək istəyirsinizsə, example kataloq yolu və ya göstərilən standartlardan adı (uflex_ilk_0_example_design), yeni yola göz atın və yeni dizaynı yazın example kataloq adı.
13. OK düyməsini basın.

Əlaqədar Məlumat

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit İstifadəçi Təlimatı
• E-kafel Transceiver PHY İstifadəçi Təlimatı

Dizaynın Simulyasiyası Example Testbench
Interlaken (2-ci Nəsil) Avadanlıq Dizaynına baxın Example E-kafel NRZ Modu Variasiyaları və Interlaken (2-ci Nəsil) Avadanlıq Dizaynı üçün Yüksək Səviyyəli Blokample E-kafel PAM4 Mode Variasiyaları üçün Yüksək Səviyyə Bloku Simulyasiya test masasının blok diaqramları.
Şəkil 8. Prosedur

Test masasını simulyasiya etmək üçün bu addımları yerinə yetirin:

1. Komanda sorğusunda testbench simulyasiya qovluğuna keçin. Kataloqdurample_installation_dir>/exampIntel Agilex 7 cihazları üçün le_design/ testbench.
2. Seçdiyiniz dəstəklənən simulyator üçün simulyasiya skriptini işə salın. Skript simulyatorda test masasını tərtib edir və işlədir. Skriptiniz simulyasiya tamamlandıqdan sonra SOP və EOP saylarının uyğunluğunu yoxlamalıdır. Simulyasiyanın icrası üçün addımlar cədvəlinə baxın.

Cədvəl 4. Simulyasiyanı işə salmaq üçün addımlar

Simulyator	Təlimatlar
ModelSim SE və ya QuestaSim	Komanda xəttində -do vlog_pro.do yazın ModelSim GUI-ni təqdim etmədən simulyasiya etməyə üstünlük verirsinizsə, vsim -c -do vlog_pro.do yazın.
VCS	Komanda xəttində sh vcstest.sh yazın
Xcelium	Komanda xəttində sh xcelium.sh yazın

Nəticələri təhlil edin. Uğurlu simulyasiya paketləri göndərir və qəbul edir və “TEST KEÇİLDİ” yazısını göstərir.
Dizayn üçün sınaq masası example aşağıdakı vəzifələri yerinə yetirir:

• Interlaken (2-ci Nəsil) Intel FPGA IP-ni yaradır.
• PHY statusunu çap edir.
• Metaframe sinxronizasiyasını (SYNC_LOCK) və söz (blok) sərhədlərini (WORD_LOCK) yoxlayır.
• Ayrı-ayrı zolaqların kilidlənməsini və hizalanmasını gözləyir.
• Paketləri ötürməyə başlayır.
• Paket statistikasını yoxlayır:
  • CRC24 səhvləri
  • SOPs
  • EOPs

Aşağıdakı sample çıxışı İnterlaken rejimində uğurlu simulyasiya testini göstərir:

Qeyd: Interlaken dizaynı keçmişample simulation testbench 100 paket göndərir və 100 paket qəbul edir. Aşağıdakı sample çıxışı İnterlaken Baxış rejimində uğurlu simulyasiya testini göstərir:

Qeyd: Paketlərin sayı (SOP və EOP) Interlaken Lookaside dizaynında hər zolağa dəyişir.ample simulyasiya sample çıxış.
Əlaqədar Məlumat
Hardware Design Example Komponentlər səhifə 6

Dizaynın tərtibi və konfiqurasiyası ExampAvadanlıqda
Şəkil 9. Prosedur

Aparatda nümayiş testini tərtib etmək və işə salmaq üçün, exampdizayn üçün bu addımları izləyin:

1. hardware example dizayn generasiyası tamamlandı.
2. Intel Quartus Prime Pro Edition proqramında Intel Quartus Prime layihəsini açınample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Qenerasiya menyusunda Kompilyasiyaya Başla üzərinə klikləyin.
4. Uğurlu tərtibdən sonra, a .sof file qeyd etdiyiniz kataloqda mövcuddur. Avadanlığı proqramlaşdırmaq üçün bu addımları yerinə yetirinampIntel Agilex 7 cihazında dizayn:
   • a. Intel Agilex 7 F-Series Transceiver-SoC Development Kit-i əsas kompüterə qoşun.
   • b. İnkişaf dəstinin bir hissəsi olan Clock Control tətbiqini işə salın və keçmiş dizayn üçün yeni tezliklər təyin edin.ample. Aşağıda Clock Control proqramında tezlik parametrləri verilmişdir:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Dizayn tələbinizə uyğun olaraq pll_ref_clk(1) dəyərini təyin edin.
   • c. Alətlər menyusunda Proqramçı üzərinə klikləyin.
   • d. Proqramçıda Hardware Setup düyməsini klikləyin.
   • e. Proqramlaşdırma cihazını seçin.
   • f. Intel Quartus Prime sessiyanızın qoşula biləcəyi Intel Agilex 7 F-Series Transceiver-SoC İnkişaf Dəstini seçin və əlavə edin.
   • g. Rejimin J olaraq təyin olunduğundan əmin olunTAG.
   • h. Intel Agilex 7 cihazını seçin və Cihaz əlavə et düyməsini basın. Proqramçı lövhənizdəki cihazlar arasında əlaqənin blok diaqramını göstərir.
   • i. .sof ilə cərgədə .sof üçün qutuyu işarələyin.
   • j. Proqram/Konfiqurasiya sütununda qutuyu yoxlayın.
   • k. Start klikləyin.

Əlaqədar Məlumat

• Intel FPGA Cihazlarının Proqramlaşdırılması səhifə 0
• Sistem Konsolu ilə Dizaynların Təhlili və Sazlanması
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit İstifadəçi Təlimatı

Avadanlıq Dizaynının Test Edilməsi Example
Interlaken (2-ci Nəsil) Intel FPGA IP əsas dizaynını tərtib etdikdən sonra məsələnampvə cihazınızı konfiqurasiya etsəniz, IP nüvəsini və onun daxili Native PHY IP əsas registrlərini proqramlaşdırmaq üçün Sistem Konsolundan istifadə edə bilərsiniz.

Sistem Konsolunu açmaq və aparat dizaynını sınaqdan keçirmək üçün bu addımları yerinə yetirinample:

1. Intel Quartus Prime Pro Edition proqramında Alətlər menyusunda Sistem Sazlama Alətləri ➤ Sistem Konsolu seçiminə klikləyin.
2. -a dəyişinample_installation_dir>məsample_design/ hwtest kataloqu.
3. J ilə əlaqə açmaq üçünTAG master, aşağıdakı əmri yazın: source sysconsole_testbench.tcl
4. Aşağıdakı dizaynla daxili serial geri dönmə rejimini yandıra bilərsinizampəmrlər:
   • a. stat: Ümumi status məlumatını çap edir.
   • b. sys_reset: Sistemi sıfırlayır.
   • c. loop_on: Daxili serial geri dönməni yandırır.
   • d. run_example_design: Eski dizaynı işlədirample.
   • Qeyd: run_ex-dən əvvəl loop_on əmrini işlətməlisinizample_design əmri. run_example_design aşağıdakı əmrləri ardıcıllıqla yerinə yetirir: sys_reset->stat->gen_on->stat->gen_off.
   • Qeyd: Enable Adaptation load soft IP seçimini seçdiyiniz zaman run_example_design əmri run_load_PMA_configuration əmrini işlətməklə RX tərəfində ilkin uyğunlaşma kalibrləməsini həyata keçirir.
5. Aşağıdakı dizaynla daxili serial geri dönmə rejimini söndürə bilərsinizampəmr edin:
   • a. loop_off: Daxili serial geri dönüşü söndürür.
6. Siz IP nüvəsini aşağıdakı əlavə dizaynla proqramlaşdıra bilərsinizampəmrlər:
   • a. gen_on: Paket generatorunu aktivləşdirir.
   • b. gen_off: Paket generatorunu söndürür.
   • c. run_test_loop: Testi həyata keçirir E-kafel NRZ və PAM4 varyasyonları üçün vaxt.
   • d. clear_err: Bütün yapışqan xəta bitlərini təmizləyir.
   • e. test_rejimini təyin edin : Müəyyən rejimdə işləmək üçün testi qurur.
   • f. get_test_mode: Cari test rejimini çap edir.
   • g. partlayış_ölçüsü : Burst ölçüsünü baytlarla təyin edir.
   • h. get_burst_size: Burst ölçüsü məlumatını çap edir.

Uğurlu test HW_TEST:PASS mesajını çap edir. Aşağıda sınaq imtahanı üçün keçid meyarları verilmişdir:

• CRC32, CRC24 və yoxlayıcı üçün xəta yoxdur.
• Göndərilən SOP-lar və EOP-lar qəbul edilənlərlə uyğun olmalıdır.

Aşağıdakı sample çıxışı İnterlaken rejimində uğurlu sınaq işini göstərir:

Uğurlu test HW_TEST : PASS mesajını çap edir. Aşağıda sınaq imtahanı üçün keçid meyarları verilmişdir:

• CRC32, CRC24 və yoxlayıcı üçün xəta yoxdur.
• Göndərilən SOP-lar və EOP-lar qəbul edilənlərlə uyğun olmalıdır.

Aşağıdakı sample çıxışı İnterlaken Lookaside rejimində uğurlu sınaq işini göstərir:

Dizayn Example Təsviri

Dizayn keçmişample Interlaken IP nüvəsinin funksiyalarını nümayiş etdirir.

Əlaqədar Məlumat
Interlaken (2-ci Nəsil) FPGA IP İstifadəçi Təlimatı

Dizayn Example Davranış
Dizaynı aparatda yoxlamaq üçün Sistem Konsolunda aşağıdakı əmrləri yazın:

1. Quraşdırma mənbəyi file:
   • % mənbəample>uflex_ilk_0_example_dizayn/məsample_design/hwtest/ sysconsole_testbench.tcl
2. Testi həyata keçirin:
   • % run_example_dizayn
3. Interlaken (2-ci Nəsil) aparat dizaynı, keçmişample aşağıdakı addımları tamamlayır:
   • a. Interlaken (2-ci Nəsil) IP-ni sıfırlayır.
   • b. Interlaken (2-ci Nəsil) IP-ni daxili geri dönmə rejimində konfiqurasiya edir.
   • c. IP nüvəsinin TX istifadəçi məlumat ötürmə interfeysinə faydalı yükdə əvvəlcədən təyin edilmiş məlumatlarla Interlaken paketlərinin axını göndərir.
   • d. Qəbul edilən paketləri yoxlayır və statusu bildirir. Paket yoxlayıcısı hardware dizaynına daxil edilmişdir, example aşağıdakı əsas paket yoxlama imkanlarını təmin edir:
     • Göndərilən paket ardıcıllığının düzgün olduğunu yoxlayır.
     • Məlumatların ötürülməsi və qəbulu zamanı həm paketin başlanğıcı (SOP) və həm də paketin sonu (EOP) saylarının uyğunlaşdırılmasını təmin etməklə alınan məlumatların gözlənilən dəyərlərə uyğun olduğunu yoxlayır.

İnterfeys siqnalları
Cədvəl 5. Dizayn Example İnterfeys siqnalları

Port Adı	İstiqamət	En (bit)	Təsvir
mgmt_clk	Giriş	1	Sistem saatı girişi. Saat tezliyi 100 MHz olmalıdır.
pll_ref_clk / pll_ref_clk[1:0](2)	Giriş	1/2	Transceiver istinad saatı. RX CDR PLL-ni idarə edir.
davam etdi...

Port Adı	İstiqamət	En (bit)	Təsvir
			pll_ref_clk[1] yalnız siz aktivləşdirdiyiniz zaman mövcuddur İstifadə olunmayanları qoruyun Qeyd: PAM4 üçün ötürücü kanallar E-kafel PAM4 rejimində IP varyasyonlarında parametr.
rx_pin	Giriş	Zolaqların sayı	Qəbuledici SERDES məlumat pin.
tx_pin	Çıxış	Zolaqların sayı	SERDES məlumat pinini ötürün.
rx_pin_n	Giriş	Zolaqların sayı	Qəbuledici SERDES məlumat pin. Bu siqnal yalnız E-kafel PAM4 rejimi cihaz varyasyonlarında mövcuddur.
tx_pin_n	Çıxış	Zolaqların sayı	SERDES məlumat pinini ötürün. Bu siqnal yalnız E-kafel PAM4 rejimi cihaz varyasyonlarında mövcuddur.
mac_clk_pll_ref	Giriş	1	Bu siqnal PLL tərəfindən idarə olunmalıdır və pll_ref_clk-i idarə edən eyni saat mənbəyindən istifadə etməlidir. Bu siqnal yalnız E-kafel PAM4 rejimi cihaz varyasyonlarında mövcuddur.
usr_pb_reset_n	Giriş	1	Sistem sıfırlanması.

Əlaqədar Məlumat
İnterfeys siqnalları

Qeydiyyat xəritəsi
Qeyd: • Dizayn Example registr ünvanı 0x20** ilə başlayır, Interlaken IP əsas registr ünvanı isə 0x10** ilə başlayır.

• Giriş kodu: RO - Yalnız oxumaq və RW - Oxu/Yaz.
• Sistem konsolu əvvəlki dizaynı oxuyurample qeydiyyatdan keçir və ekranda test statusunu bildirir.

Cədvəl 6. Dizayn Example Interlaken Design Ex üçün Xəritəni Qeydiyyatdan keçirinample

Ofset	ad	Giriş	Təsvir
8:00	Qorunur
8:01	Qorunur
8:02	Sistemin PLL sıfırlanması	RO	Aşağıdakı bitlər sistemin PLL sıfırlama tələbini və aktiv dəyərini göstərir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_az
8:03	RX zolağı düzləndi	RO	RX zolağının düzülməsini göstərir.
8:04	WORD kilidlənib	RO	[NUM_LANES–1:0] – Söz (blok) sərhədlərinin identifikasiyası.
davam etdi...

PAM4 parametri üçün İstifadə edilməmiş ötürücü kanalları qoruyun funksiyasını aktivləşdirdiyiniz zaman istifadə olunmamış PAM4 kölə kanalını qorumaq üçün əlavə istinad saat portu əlavə edilir.

Ofset	ad	Giriş	Təsvir
8:05	Sinxronizasiya kilidlənib	RO	[NUM_LANES–1:0] – Metaframe sinxronizasiyası.
8'h06 - 8'h09	CRC32 xəta sayı	RO	CRC32 xəta sayını göstərir.
8'h0A	CRC24 xəta sayı	RO	CRC24 xəta sayını göstərir.
8'h0B	Daşmaq/Açmaq siqnalı	RO	Aşağıdakı bitlər göstərir: • Bit [3] – TX aşağı axın siqnalı • Bit [2] – TX daşması siqnalı • Bit [1] – RX daşqın siqnalı
8'h0C	SOP sayı	RO	SOP sayını göstərir.
8'h0D	EOP sayı	RO	EOP sayını göstərir
8'h0E	Xəta sayı	RO	Aşağıdakı səhvlərin sayını göstərir: • Zolaqların düzülməsinin itirilməsi • Qanunsuz nəzarət sözü • Qanunsuz çərçivə nümunəsi • Çatışmayan SOP və ya EOP göstəricisi
8'saat 0F	göndərmə_məlumat_mm_clk	RW	Generator siqnalını aktivləşdirmək üçün 1-dən bitə [0] yazın.
8:10	Yoxlama xətası		Yoxlama xətasını göstərir. (SOP məlumat xətası, Kanal nömrəsi xətası və PLD məlumat xətası)
8:11	Sistem PLL kilidi	RO	Bit [0] PLL kilid göstəricisini göstərir.
8:14	TX SOP sayı	RO	Paket generatoru tərəfindən yaradılan SOP sayını göstərir.
8:15	TX EOP sayı	RO	Paket generatoru tərəfindən yaradılan EOP sayını göstərir.
8:16	Davamlı paket	RW	Davamlı paketi aktivləşdirmək üçün 1-dən bitə [0] yazın.
8:39	ECC xətalarının sayı	RO	ECC səhvlərinin sayını göstərir.
8:40	ECC səhv sayının düzəldilməsi	RO	Düzəliş edilmiş ECC xətalarının sayını göstərir.

Dizayn Example Qeydiyyatdan keçin Interlaken Dizaynı Example
Eski dizaynı yaratdığınız zaman bu reyestr xəritəsindən istifadə edinample Enable Interlaken Baxış rejimi parametri yandırılmışdır.

Ofset	ad	Giriş	Təsvir
8:00	Qorunur
8:01	Counter sıfırlama	RO	TX və RX sayğacının bərabər bitini təmizləmək üçün 1-dən bitə [0] yazın.
8:02	Sistemin PLL sıfırlanması	RO	Aşağıdakı bitlər sistemin PLL sıfırlama tələbini və aktiv dəyərini göstərir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_az
8:03	RX zolağı düzləndi	RO	RX zolağının düzülməsini göstərir.
8:04	WORD kilidlənib	RO	[NUM_LANES–1:0] – Söz (blok) sərhədlərinin identifikasiyası.
8:05	Sinxronizasiya kilidlənib	RO	[NUM_LANES–1:0] – Metaframe sinxronizasiyası.
8'h06 - 8'h09	CRC32 xəta sayı	RO	CRC32 xəta sayını göstərir.
8'h0A	CRC24 xəta sayı	RO	CRC24 xəta sayını göstərir.
davam etdi...

Ofset	ad	Giriş	Təsvir
8'h0B	Qorunur
8'h0C	SOP sayı	RO	SOP sayını göstərir.
8'h0D	EOP sayı	RO	EOP sayını göstərir
8'h0E	Xəta sayı	RO	Aşağıdakı səhvlərin sayını göstərir: • Zolaqların düzülməsinin itirilməsi • Qanunsuz nəzarət sözü • Qanunsuz çərçivə nümunəsi • Çatışmayan SOP və ya EOP göstəricisi
8'saat 0F	göndərmə_məlumat_mm_clk	RW	Generator siqnalını aktivləşdirmək üçün 1-dən bitə [0] yazın.
8:10	Yoxlama xətası	RO	Yoxlama xətasını göstərir. (SOP məlumat xətası, Kanal nömrəsi xətası və PLD məlumat xətası)
8:11	Sistem PLL kilidi	RO	Bit [0] PLL kilid göstəricisini göstərir.
8:13	Gecikmə sayı	RO	Gecikmə sayını göstərir.
8:14	TX SOP sayı	RO	Paket generatoru tərəfindən yaradılan SOP sayını göstərir.
8:15	TX EOP sayı	RO	Paket generatoru tərəfindən yaradılan EOP sayını göstərir.
8:16	Davamlı paket	RO	Davamlı paketi aktivləşdirmək üçün 1-dən bitə [0] yazın.
8:17	TX və RX sayğacı bərabərdir	RW	TX və RX sayğacının bərabər olduğunu göstərir.
8:23	Gecikməni aktivləşdirin	WO	Gecikmənin ölçülməsini aktivləşdirmək üçün 1-dən bitə [0] yazın.
8:24	Gecikmə hazırdır	RO	Gecikmə ölçmələrinin hazır olduğunu göstərir.

Interlaken (2-ci Nəsil) Intel Agilex 7 FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri

• Bu istifadəçi təlimatının ən son və əvvəlki versiyaları üçün Interlaken-ə baxın (2
• Nəsil) Intel Agilex 7 FPGA IP Design Exampİstifadəçi Təlimatının HTML versiyası. Versiyanı seçin və Yükləyin düyməsini basın. Əgər IP və ya proqram versiyası siyahıda yoxdursa, əvvəlki IP və ya proqram versiyası üçün istifadəçi təlimatı tətbiq edilir.
• IP versiyaları Intel Quartus Prime Design Suite proqram təminatının v19.1-ə qədər versiyaları ilə eynidir. Intel Quartus Prime Design Suite proqram təminatının 19.2 və ya daha sonrakı versiyasından IP nüvələrində yeni IP versiya sxemi var.

Interlaken (2-ci Nəsil) Intel Agilex 7 FPGA IP Design Ex üçün Sənəd Təftiş Tarixçəsiampİstifadəçi Təlimatı

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2023.06.26	23.2	21.1.1	• Sintez və simulyasiya modeli üçün əlavə VHDL dəstəyi. • Məhsul ailəsinin adı “Intel Agilex 7” olaraq yeniləndi.
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC İnkişaf Dəsti üçün cihazın OPN-ini düzəltdi.
2021.10.04	21.3	20.0.1	• QuestaSim simulyatoru üçün əlavə dəstək. • NCSim simulyatoru üçün dəstək silindi.
2021.02.24	20.4	20.0.1	• Bölmədə PAM4 üçün istifadə olunmamış qəbuledici kanalın qorunması haqqında məlumat əlavə edilib: Hardware Design Example Komponentlər. • Bölmədə pll_ref_clk[1] siqnal təsviri əlavə edildi: İnterfeys siqnalları.
2020.12.14	20.4	20.0.0	• Yenilənmiş sampbölməsində Interlaken rejimi və Interlaken Baxış rejimi üçün aparat testi çıxışı Avadanlıq Dizaynının Test Edilməsi Example. • Interlaken üçün yenilənmiş reyestr xəritəsi, məsələn, kənara baxampbölməsində Qeydiyyat xəritəsi. • Bölmədə uğurlu aparat testi üçün keçid meyarları əlavə edildi Avadanlıq Dizaynının Test Edilməsi Example.
2020.10.16	20.2	19.3.0	RX tərəfində ilkin uyğunlaşma kalibrləməsini işə salmaq üçün düzəliş edilmiş əmr Avadanlıq Dizaynının Test Edilməsi Example bölmə.
2020.06.22	20.2	19.3.0	• Dizayn example İnterlaken kənara baxmaq rejimi üçün mövcuddur. • Dizaynın aparat testi, keçmişample Intel Agilex cihaz varyasyonları üçün mövcuddur. • Əlavə edilib Şəkil: Interlaken (2-ci Nəsil) Dizaynı üçün Yüksək Səviyyəli Blok Diaqram Example. • Aşağıdakı bölmələr yeniləndi: —   Aparat və Proqram Tələbləri —   Kataloq strukturu • Aşağıdakı rəqəmlərə İnterlaken Baxışla əlaqəli yeniləməni daxil etmək üçün dəyişdirildi: —   Şəkil: Interlaken (2-ci Nəsil) Hardware Design Example Elektron NRZ Rejim Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı —   Şəkil: Interlaken (2-ci Nəsil) Hardware Design Example Elektron PAM4 Rejim Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı • Yenilənib Şəkil: IP Parametr Redaktoru.
davam etdi...

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
			• Bölmədə saata nəzarət proqramında tezlik parametrləri haqqında məlumat əlavə edilib Dizaynın tərtibi və konfiqurasiyası ExampAvadanlıqda. • Aşağıdakı bölmələrdə İnterlaken Baxışı üçün sınaq çıxışları əlavə edildi: —   Dizaynın Simulyasiyası Example Testbench —   Avadanlıq Dizaynının Test Edilməsi Example • Aşağıdakı yeni siqnallar əlavə edildi İnterfeys siqnalları bölmə: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Interlaken üçün reyestr xəritəsi əlavə edildiample daxil bölmə: Qeydiyyat xəritəsi.
2019.09.30	19.3	19.2.1	Clk100 silindi. mgmt_clk aşağıdakı hallarda IO PLL-ə istinad saatı kimi xidmət edir: •    Şəkil: Interlaken (2-ci Nəsil) Hardware Design Example E-kafel NRZ Modu Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı. •    Şəkil: Interlaken (2-ci Nəsil) Hardware Design Example E-kafel PAM4 Modu Variasiyaları üçün Yüksək Səviyyəli Blok Diaqramı.
2019.07.01	19.2	19.2	İlkin buraxılış.

Interlaken (2-ci Nəsil) Intel Agilex® 7 FPGA IP Design Exampİstifadəçi Təlimatı

Sənədlər / Resurslar

Intel Interlaken 2-ci Nəsil Agilex 7 FPGA IP Dizaynı Example [pdf] İstifadəçi təlimatı Interlaken 2-ci Nəsil Agilex 7 FPGA IP Design Example, Interlaken, 2-ci Nəsil Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

İstinadlar

• İstifadəçi təlimatı