F Tile Serial Lite IV Intel FPGA IP uporabniški priročnik

Vsebina skriti

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP uporabniški priročnik
Posodobljeno za Intel® Quartus® Prime Design Suite: 22.1 Različica IP: 5.0.0

Spletna različica Pošlji povratne informacije

UG-20324

ID: 683074 Različica: 2022.04.28

Vsebina
Vsebina
1. O uporabniškem priročniku F-Tile Serial Lite IV Intel® FPGA IP……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Informacije o izdaji…………………………………………………………………………………..7 2.2. Podprte funkcije…………………………………………………………………………………….. 7 2.3. Raven podpore za različico IP……………………………………………………………………………..8 2.4. Podpora za hitrost naprave………………………………………………………………………..8 2.5. Uporaba virov in zamuda ………………………………………………………………… 9 2.6. Učinkovitost pasovne širine……………………………………………………………………………………. 9
3. Začetek…………………………………………………………………………………………………. 11 3.1. Namestitev in licenciranje jeder Intel FPGA IP……………………………………………………… 11 3.1.1. Način ocenjevanja Intel FPGA IP……………………………………………………………. 11 3.2. Določanje IP parametrov in možnosti………………………………………………………… 14 3.3. Ustvarjeno File Struktura…………………………………………………………………………… 14 3.4. Simulacija jeder Intel FPGA IP…………………………………………………………………… 16 3.4.1. Simulacija in preverjanje načrta…………………………………………………….. 17 3.5. Sintetiziranje jeder IP v drugih orodjih EDA…………………………………………………………. 17 3.6. Sestavljanje celotne zasnove……………………………………………………………………………..18
4. Funkcionalni opis…………………………………………………………………………………….. 19 4.1. Podatkovna pot TX…………………………………………………………………………………………..20 4.1.1. TX MAC adapter………………………………………………………………………….. 21 4.1.2. Vstavljanje kontrolne besede (CW)……………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. Kodirnik TX MII…………………………………………………………………………….29 4.1.5. TX PCS in PMA………………………………………………………………………….. 30 4.2. Podatkovna pot RX……………………………………………………………………………………………. 30 4.2.1. RX PCS in PMA………………………………………………………………………….. 31 4.2.2. Dekoder RX MII……………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. Odstranitev RX CW……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Ponastavitev in inicializacija povezave………………………………………………………………………..37 4.4.1. Ponastavitev TX in zaporedje inicializacije…………………………………………………. 38 4.4.2. Ponastavitev RX in zaporedje inicializacije……………………………………………………. 39 4.5. Hitrost povezave in izračun učinkovitosti pasovne širine………………………………………………….. 40
5. Parametri………………………………………………………………………………………………………. 42
6. Signali vmesnika IP Intel FPGA F-Tile Serial Lite IV…………………………………………….. 44 6.1. Urni signali……………………………………………………………………………………….44 6.2. Reset Signals………………………………………………………………………………………… 44 6.3. Signali MAC……………………………………………………………………………………….. 45 6.4. Signali rekonfiguracije oddajnika……………………………………………………………… 48 6.5. Signali PMA………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 2

Pošlji povratne informacije

Vsebina
7. Oblikovanje s programom F-Tile Serial Lite IV Intel FPGA IP………………………………………………… 51 7.1. Smernice za ponastavitev…………………………………………………………………………………….. 51 7.2. Smernice za ravnanje z napakami……………………………………………………………………………..51
8. Arhiv uporabniškega priročnika za F-Tile Serial Lite IV Intel FPGA IP……………………………………………. 52 9. Zgodovina revizij dokumenta za F-Tile Serial Lite IV Intel FPGA IP uporabniški priročnik………53

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 3

683074 | 2022.04.28 Pošlji povratne informacije

1. O uporabniškem priročniku F-Tile Serial Lite IV Intel® FPGA IP

Ta dokument opisuje funkcije IP, opis arhitekture, korake za ustvarjanje in smernice za oblikovanje F-Tile Serial Lite IV Intel® FPGA IP z uporabo oddajnikov F-tile v napravah Intel AgilexTM.

Predvideno občinstvo

Ta dokument je namenjen naslednjim uporabnikom:
· Načrtujte arhitekte za izbiro IP med fazo načrtovanja načrtovanja na ravni sistema
· Oblikovalci strojne opreme pri integraciji IP-ja v svojo zasnovo na sistemski ravni
· Inženirji validacije med fazami simulacije na sistemski ravni in validacije strojne opreme

Sorodni dokumenti

Naslednja tabela navaja druge referenčne dokumente, ki so povezani z F-Tile Serial Lite IV Intel FPGA IP.

Tabela 1.

Sorodni dokumenti

Referenca

F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik

Podatkovni list naprave Intel Agilex

Opis
Ta dokument zagotavlja ustvarjanje, smernice za uporabo in funkcionalni opis F-Tile Serial Lite IV Intel FPGA IP design exampv napravah Intel Agilex.
Ta dokument opisuje električne značilnosti, preklopne značilnosti, specifikacije konfiguracije in časovni razpored za naprave Intel Agilex.

Tabela 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimi in glosar Seznam akronimov
akronim

Razširitev Control Word Reed-Solomon Forward Error Correction Fizični medij Priključek Oddajnik Sprejemnik Pulse-AmpModulacija litude 4-stopenjska brez vrnitve na ničlo

nadaljevanje ...

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

ISO 9001:2015 Registriran

1. O F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 683074 | 2022.04.28

PCS MII XGMII

akronim

Razširitveni podsloj fizičnega kodiranja Vmesnik, neodvisen od medija 10-gigabitni vmesnik, neodvisen od medija

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 5

683074 | 2022.04.28 Pošlji povratne informacije

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Slika 1.

F-Tile Serial Lite IV Intel FPGA IP je primeren za podatkovno komunikacijo z visoko pasovno širino za aplikacije čip-čip, plošča-plošča in hrbtna plošča.

F-Tile Serial Lite IV Intel FPGA IP vključuje nadzor dostopa do medijev (MAC), fizično kodirno podplast (PCS) in bloke fizične medijske priloge (PMA). IP podpira hitrosti prenosa podatkov do 56 Gbps na pas z največ štirimi pasovi PAM4 ali 28 Gbps na pas z največ 16 pasovi NRZ. Ta IP ponuja visoko pasovno širino, nizke okvirje, majhno število V/I in podpira visoko razširljivost pri številu pasov in hitrosti. Ta IP je prav tako enostavno rekonfigurirati s podporo širokega razpona podatkovnih hitrosti z načinom Ethernet PCS sprejemno-sprejemne enote F-tile.

Ta IP podpira dva načina prenosa:
· Osnovni način–To je čisti pretočni način, kjer se podatki pošiljajo brez začetka paketa, praznega cikla in konca paketa, da se poveča pasovna širina. IP vzame prve veljavne podatke kot začetek izbruha.
· Polni način–To je način paketnega prenosa. V tem načinu IP pošlje izbruh in sinhronizacijski cikel na začetku in koncu paketa kot ločila.

Visokoravni blokovni diagram F-Tile Serial Lite IV

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bitov pasov (način NRZ)/ 2*n bitov pasov (način PAM4)

TX MAC

Adapter INSERT

MII KODIRAJ

PCS po meri

TX PCS

TX MII

EMIB KODIRANJE ŠKRAMBLER FEC

TX PMA

n Lanes Bits (način PAM4)/ n Lanes Bits (način NRZ)
TX serijski vmesnik

Avalon Streaming Interface RX
64*n bitov pasov (način NRZ)/ 2*n bitov pasov (način PAM4)

RX PCS

CW RMV

DESKEW

MII

& PORAVNAJ DEKODIRAJ

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n bitov pasov (način PAM4)/n bitov pasov (način NRZ) serijski vmesnik RX
Avalon Memory-Mapped Interface Register Config

Legenda

Mehka logika

Trda logika

ISO 9001:2015 Registriran

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Ustvarite lahko F-Tile Serial Lite IV Intel FPGA IP design exampče želite izvedeti več o funkcijah IP. Glejte F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik.
Povezane informacije · Opis funkcij na strani 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik

2.1. Informacije o izdaji

Različice Intel FPGA IP se ujemajo z različicami programske opreme Intel Quartus® Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ima Intel FPGA IP novo shemo za urejanje različic.

Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:

· X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
· Y označuje, da IP vključuje nove funkcije. Ponovno ustvarite svoj IP, da vključite te nove funkcije.
· Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.

Tabela 3.

Informacije o izdaji F-Tile Serial Lite IV Intel FPGA IP

Postavka Različica IP Intel Quartus Prime Datum izdaje Koda za naročanje

5.0.0 22.1 2022.04.28 IP-SLITE4F

Opis

2.2. Podprte funkcije
Naslednja tabela navaja funkcije, ki so na voljo v F-Tile Serial Lite IV Intel FPGA IP:

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabela 4.

Funkcije F-Tile Serial Lite IV Intel FPGA IP

Funkcija

Opis

Prenos podatkov

· Za način PAM4:
— FHT podpira samo 56.1, 58 in 116 Gbps na pas z največ 4 pasovi.
— FGT podpira do 58 Gbps na pas z največ 12 pasovi.
Glejte tabelo 18 na strani 42 za več podrobnosti o podprtih hitrostih prenosa podatkov za način PAM4.
· Za način NRZ:
— FHT podpira samo 28.05 in 58 Gbps na pas z največ 4 pasovi.
— FGT podpira do 28.05 Gbps na pas z največ 16 pasovi.
Glejte tabelo 18 na strani 42 za več podrobnosti o podprtih hitrostih prenosa podatkov za način NRZ.
· Podpira načine neprekinjenega pretakanja (Basic) ali paketne (Full).
· Podpira nizke okvirne pakete.
· Podpira prenos razdrobljenosti bajtov za vsako velikost izbruha.
· Podpira samodejno poravnavo voznega pasu, ki jo sproži uporabnik.
· Podpira programabilno obdobje poravnave.

PCS

· Uporablja trdo logiko IP, ki je povezana z oddajniki-sprejemniki Intel Agilex F-tile za zmanjšanje virov mehke logike.
· Podpira način modulacije PAM4 za specifikacijo 100GBASE-KP4. RS-FEC je v tem načinu modulacije vedno omogočen.
· Podpira NRZ z izbirnim načinom modulacije RS-FEC.
· Podpira 64b/66b kodiranje dekodiranje.

Odkrivanje in obravnavanje napak

· Podpira preverjanje napak CRC na podatkovnih poteh TX in RX. · Podpira preverjanje napak povezave RX. · Podpira zaznavanje napak RX PCS.

Vmesniki

· Podpira le dupleksni prenos paketov z neodvisnimi povezavami.
· Uporablja povezavo od točke do točke za več naprav FPGA z nizko zakasnitvijo prenosa.
· Podpira uporabniško določene ukaze.

2.3. Raven podpore za različico IP

Podpora programske opreme Intel Quartus Prime in naprave Intel FPGA za F-Tile Serial Lite IV Intel FPGA IP je naslednja:

Tabela 5.

Različica IP in raven podpore

Intel Quartus Prime 22.1

Oddajno-sprejemniki naprave Intel Agilex F-tile

Oblikovanje strojne opreme za kompilacijo različice IP

5.0.0

2.4. Podpora za hitrost naprave
F-Tile Serial Lite IV Intel FPGA IP podpira naslednje stopnje hitrosti za naprave Intel Agilex F-tile: · Stopnja hitrosti oddajnika: -1, -2 in -3 · Stopnja hitrosti jedra: -1, -2 in - 3

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 8

Pošlji povratne informacije

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Povezane informacije
Podatkovni list naprave Intel Agilex Več informacij o podprti hitrosti prenosa podatkov v oddajno-sprejemnih enotah Intel Agilex F-tile.

2.5. Uporaba virov in zakasnitev

Viri in zakasnitev za F-Tile Serial Lite IV Intel FPGA IP so bili pridobljeni iz programske opreme Intel Quartus Prime Pro Edition različice 22.1.

Tabela 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
Merjenje zakasnitve temelji na zakasnitvi povratnega potovanja od jedrnega vhoda TX do jedrnega izhoda RX.

Vrsta oddajnika

Različica

Število podatkovnih pasov Način RS-FEC ALM

Zakasnitev (ciklus jedra TX)

FGT

28.05 Gbps NRZ 16

Osnovno onemogočeno 21,691 65

Popolnoma onemogočeno 22,135 65

Osnovno omogočeno 21,915 189

Polno omogočeno 22,452 189

58 Gbps PAM4 12

Osnovno omogočeno 28,206 146

Polno omogočeno 30,360 146

FHT

58 Gbps NRZ

Osnovno omogočeno 15,793 146

Polno omogočeno 16,624 146

58 Gbps PAM4 4

Osnovno omogočeno 15,771 154

Polno omogočeno 16,611 154

116 Gbps PAM4 4

Osnovno omogočeno 21,605 128

Polno omogočeno 23,148 128

2.6. Učinkovitost pasovne širine

Tabela 7.

Učinkovitost pasovne širine

Spremenljivke Način oddajnika

PAM4

Pretočni način RS-FEC

Polno omogočeno

Osnovno omogočeno

Bitna hitrost serijskega vmesnika v Gbps (RAW_RATE)
Rafalna velikost prenosa v številu besed (BURST_SIZE) (1)
Obdobje poravnave v taktu (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

nastavitve

NRZ

Polno

Onemogočen

Omogočeno

28.0

2,048

4,096

Osnovno onemogočeno 28.0

Omogočeno 28.0

4,194,304

4,096

4,096 nadaljevanje ...

(1) BURST_SIZE za osnovni način se približuje neskončnosti, zato se uporablja veliko število.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Spremenljivke

nastavitve

64/66b kodiranje

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Nadgradnja velikosti niza v številu besed (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Perioda markerja poravnave 81,915 v taktu (ALIGN_MARKER_PERIOD)

81,915

81,916

Širina oznake za poravnavo v 5

urni cikel

(ALIGN_MARKER_WIDTH)

Učinkovitost pasovne širine (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektivna hitrost (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Največja uporabniška taktna frekvenca (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Povezane informacije Hitrost povezave in izračun učinkovitosti pasovne širine na strani 40

(2) V polnem načinu velikost BURST_SIZE_OVHD vključuje START/END seznanjene kontrolne besede v podatkovnem toku.
(3) Za osnovni način je BURST_SIZE_OVHD 0, ker med pretakanjem ni START/END.
(4) Za izračun učinkovitosti pasovne širine glejte Hitrost povezave in izračun učinkovitosti pasovne širine.
(5) Glejte Hitrost povezave in Izračun učinkovitosti pasovne širine za izračun efektivne hitrosti.
(6) Glejte Hitrost povezave in Izračun učinkovitosti pasovne širine za izračun največje uporabniške taktne frekvence.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 10

Pošlji povratne informacije

683074 | 2022.04.28 Pošlji povratne informacije

3. Kako začeti

3.1. Namestitev in licenciranje jeder Intel FPGA IP

Namestitev programske opreme Intel Quartus Prime vključuje knjižnico IP Intel FPGA. Ta knjižnica ponuja veliko uporabnih jeder IP za vašo produkcijsko uporabo brez potrebe po dodatni licenci. Nekatera jedra Intel FPGA IP zahtevajo nakup ločene licence za produkcijsko uporabo. Način ocenjevanja Intel FPGA IP vam omogoča, da ocenite ta licencirana jedra IP Intel FPGA v simulaciji in strojni opremi, preden se odločite za nakup licence za polno proizvodno jedro IP. Polno produkcijsko licenco za licencirana jedra Intel IP morate kupiti šele, ko dokončate testiranje strojne opreme in ste pripravljeni na uporabo IP-ja v produkciji.

Programska oprema Intel Quartus Prime privzeto namesti jedra IP na naslednje lokacije:

Slika 2.

Namestitvena pot jedra IP
intelFPGA(_pro) quartus – Vsebuje programsko opremo Intel Quartus Prime ip – Vsebuje knjižnico IP Intel FPGA in jedra IP drugih proizvajalcev altera – Vsebuje izvorno kodo knjižnice IP Intel FPGA – Vsebuje izvor IP Intel FPGA files

Tabela 8.

Lokacije namestitve jedra IP

Lokacija

Programska oprema

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Opomba:

Programska oprema Intel Quartus Prime ne podpira presledkov v namestitveni poti.

3.1.1. Intel FPGA način ocenjevanja IP
Brezplačni način ocenjevanja Intel FPGA IP vam omogoča, da pred nakupom ocenite licenčna jedra Intel FPGA IP v simulaciji in strojni opremi. Intel FPGA IP Evaluation Mode podpira naslednje ocene brez dodatne licence:
· Simulirajte obnašanje licenčnega IP jedra Intel FPGA v vašem sistemu. · Hitro in enostavno preverite funkcionalnost, velikost in hitrost jedra IP. · Ustvarite časovno omejeno programiranje naprave files za modele, ki vključujejo jedra IP. · Programirajte napravo z vašim jedrom IP in preverite svojo zasnovo v strojni opremi.

ISO 9001:2015 Registriran

3. Kako začeti
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode podpira naslednje načine delovanja:
· Tethered–Omogoča zasnovo, ki vsebuje licenčni Intel FPGA IP za nedoločen čas s povezavo med vašo ploščo in gostiteljskim računalnikom. Privezani način zahteva serijsko skupno testno akcijsko skupino (JTAG) kabel, povezan med JTAG vrata na vaši plošči in gostiteljski računalnik, na katerem se izvaja programer Intel Quartus Prime v času ocenjevalnega obdobja strojne opreme. Programer zahteva le minimalno namestitev programske opreme Intel Quartus Prime in ne potrebuje licence Intel Quartus Prime. Gostiteljski računalnik nadzoruje čas vrednotenja tako, da pošilja periodični signal napravi prek JTAG pristanišče. Če vsa licencirana jedra IP v zasnovi podpirajo privezani način, čas ocenjevanja teče, dokler ne poteče katera koli ocena jedra IP. Če vsa jedra IP podpirajo neomejen čas ocenjevanja, naprava ne poteče.
· Nevezano–omogoča izvajanje zasnove, ki vsebuje licenčni IP za omejen čas. Jedro IP se vrne v odvezani način, če naprava prekine povezavo z gostiteljskim računalnikom, v katerem se izvaja programska oprema Intel Quartus Prime. Jedro IP se prav tako vrne v neprivezan način, če katero koli drugo licenčno jedro IP v načrtu ne podpira privezanega načina.
Ko poteče ocenjevalni čas za kateri koli licenčni Intel FPGA IP v zasnovi, zasnova preneha delovati. Vsa jedra IP, ki uporabljajo način ocenjevanja IP Intel FPGA, potečejo hkrati, ko poteče katero koli jedro IP v načrtu. Ko se ocenjevalni čas izteče, morate pred nadaljevanjem preverjanja strojne opreme ponovno programirati napravo FPGA. Če želite razširiti uporabo jedra IP za produkcijo, kupite polno produkcijsko licenco za jedro IP.
Preden lahko ustvarite neomejeno programiranje naprave, morate kupiti licenco in ustvariti celoten proizvodni licenčni ključ file. Med načinom Intel FPGA IP Evaluation Mode prevajalnik generira samo časovno omejeno programiranje naprave file ( _time_limited.sof), ki poteče ob časovni omejitvi.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 12

Pošlji povratne informacije

3. Kako začeti 683074 | 2022.04.28

Slika 3.

Intel FPGA IP Evaluation Mode Flow
Namestite programsko opremo Intel Quartus Prime s knjižnico IP Intel FPGA

Parametrirajte in ustvarite licenčni Intel FPGA IP Core

Preverite IP v podprtem simulatorju

Prevedite načrt v programsko opremo Intel Quartus Prime

Ustvarite časovno omejeno programiranje naprave File

Programirajte napravo Intel FPGA in preverite delovanje na plošči
Nobenega IP-ja, pripravljenega za produkcijsko uporabo?
Da, kupite celotno proizvodnjo
IP licenca

Opomba:

V komercialne izdelke vključite licenčni IP
Oglejte si uporabniški priročnik za vsako jedro IP za korake parametrizacije in podrobnosti o izvedbi.
Intel licencira jedra IP za posamezen sedež, trajno. Licenčnina vključuje prvoletno vzdrževanje in podporo. Pogodbo o vzdrževanju morate obnoviti, če želite prejemati posodobitve, popravke napak in tehnično podporo po prvem letu. Pred generiranjem programiranja morate kupiti polno proizvodno licenco za jedra Intel FPGA IP, ki zahtevajo proizvodno licenco fileki jih lahko uporabljate neomejeno časa. Med načinom Intel FPGA IP Evaluation Mode prevajalnik generira samo časovno omejeno programiranje naprave file ( _time_limited.sof), ki poteče ob časovni omejitvi. Za pridobitev proizvodnih licenčnih ključev obiščite Intel FPGA Self-Service Licensing Center.
Licenčne pogodbe za programsko opremo Intel FPGA urejajo namestitev in uporabo licenciranih jeder IP, programske opreme za načrtovanje Intel Quartus Prime in vseh nelicenciranih jeder IP.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 13

3. Kako začeti 683074 | 2022.04.28
Sorodne informacije · Center za podporo licenciranju Intel FPGA · Uvod v namestitev in licenciranje programske opreme Intel FPGA
3.2. Določanje parametrov in možnosti IP
Urejevalnik parametrov IP vam omogoča hitro konfiguracijo vaše različice IP po meri. Z naslednjimi koraki določite možnosti in parametre IP v programski opremi Intel Quartus Prime Pro Edition.
1. Če še nimate projekta Intel Quartus Prime Pro Edition, v katerega bi integrirali svoj F-Tile Serial Lite IV Intel FPGA IP, ga morate ustvariti. a. V Intel Quartus Prime Pro Edition kliknite File New Project Wizard za ustvarjanje novega projekta Quartus Prime, oz File Odpri projekt, da odprete obstoječi projekt Quartus Prime. Čarovnik vas pozove, da določite napravo. b. Določite družino naprav Intel Agilex in izberite produkcijsko napravo F-tile, ki izpolnjuje zahteve glede stopnje hitrosti za IP. c. Kliknite Dokončaj.
2. V katalogu IP poiščite in izberite F-Tile Serial Lite IV Intel FPGA IP. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za vašo novo različico IP-ja po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
4. Kliknite V redu. Prikaže se urejevalnik parametrov. 5. Določite parametre za svojo različico IP. Glejte razdelek Parameter za
informacije o parametrih IP F-Tile Serial Lite IV Intel FPGA. 6. Izbirno, za ustvarjanje simulacijske preskusne naprave ali kompilacije in zasnove strojne opreme
example, sledite navodilom v Design Example Uporabniški priročnik. 7. Kliknite Ustvari HDL. Prikaže se pogovorno okno Generiranje. 8. Določite izhod file možnosti generiranja in nato kliknite Generiraj. Različica IP
fileustvarimo po vaših specifikacijah. 9. Kliknite Dokončaj. Urejevalnik parametrov doda .ip najvišje ravni file do toka
projekt samodejno. Če ste pozvani, da ročno dodate datoteko .ip file v projekt kliknite Dodaj/odstrani projekt Files v projektu, da dodate file. 10. Po generiranju in instanciranju vaše različice IP naredite ustrezne dodelitve pinov za povezovalna vrata in nastavite vse ustrezne parametre RTL za vsak primerek.
Parametri povezanih informacij na strani 42
3.3. Ustvarjeno File Struktura
Programska oprema Intel Quartus Prime Pro Edition ustvari naslednji izhod IP file struktura.
Za informacije o file struktura zasnove nprample, glejte F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 14

Pošlji povratne informacije

3. Kako začeti 683074 | 2022.04.28

Slika 4. Ustvarjen IP F-Tile Serial Lite IV Intel FPGA Files
.ip – IP integracija file

Variacija IP files

_ Variacija IP files

example_design

.cmp – deklaracija komponente VHDL file _bb.v – Verilog HDL črna skrinjica EDA sinteza file _inst.v in .vhd – Sample instanciacijske predloge .xml- XML poročilo file

Example lokacija za vašo zasnovo jedra IP nprample files. Privzeta lokacija je example_design, vendar ste pozvani, da podate drugo pot.

.qgsimc – navaja parametre simulacije za podporo postopne regeneracije .qgsynthc – navaja parametre sinteze za podporo postopne regeneracije

.qip – Navede sintezo IP files

_generation.rpt- poročilo o generiranju IP-ja

.sopcinfo- Integracija verige programskih orodij file .html- Podatki o povezavi in pomnilniški mapi

.csv – dodelitev pinov file

.spd – združuje posamezne simulacijske skripte

simulacija files

synth IP sinteza files

.v Simulacija najvišje ravni file

.v Sinteza IP najvišje ravni file

Skripte simulatorja

Podjedrne knjižnice

sint
Sinteza podjedra files

sim
Simulacija podjedra files

Tabela 9.

F-Tile Serial Lite IV Intel FPGA IP Generated Files

File Ime

Opis

.ip

Sistem Platform Designer ali različica IP najvišje ravni file. je ime, ki ga daste svoji različici IP.

.cmp

Deklaracija komponente VHDL (.cmp) file je besedilo file ki vsebuje lokalne generične definicije in definicije vrat, ki jih lahko uporabite pri oblikovanju VHDL files.

.html

Poročilo, ki vsebuje informacije o povezavi, zemljevid pomnilnika, ki prikazuje naslov vsakega podrejenega glede na vsako glavno enoto, s katero je povezan, in dodelitve parametrov.

_generation.rpt

Dnevnik generiranja IP ali Platform Designer file. Povzetek sporočil med ustvarjanjem IP-ja.

.qgsimc

Navaja parametre simulacije za podporo postopne regeneracije.

.qgsynthc

Navaja parametre sinteze za podporo postopne regeneracije.

.qip

Vsebuje vse potrebne informacije o komponenti IP za integracijo in prevajanje komponente IP v programsko opremo Intel Quartus Prime.
nadaljevanje ...

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 15

3. Kako začeti 683074 | 2022.04.28

File Ime .sopcinfo
.csv .spd _bb.v _inst.v ali _inst.vhd .regmap
.svd
.v oz .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Opis
Opisuje povezave in parametre IP komponent v vašem sistemu Platform Designer. Njegovo vsebino lahko razčlenite, da dobite zahteve, ko razvijate gonilnike programske opreme za komponente IP. To uporabljajo naslednja orodja, kot je orodna veriga Nios® II file. .sopcinfo file in sistem.h file ustvarjeni za verigo orodij Nios II vključujejo informacije o zemljevidu naslovov za vsako podrejeno enoto glede na vsako glavno enoto, ki dostopa do podrejene enote. Različne glavne enote imajo lahko različne naslove za dostop do določene podrejene komponente.
Vsebuje informacije o statusu nadgradnje komponente IP.
Obvezen vnos file za ip-make-simscript za ustvarjanje simulacijskih skriptov za podprte simulatorje. .spd file vsebuje seznam fileustvarjene za simulacijo, skupaj z informacijami o pomnilnikih, ki jih lahko inicializirate.
Uporabite lahko črno skrinjico Verilog (_bb.v) file kot prazno deklaracijo modula za uporabo kot črno skrinjico.
HDL example instanciacijska predloga. Vsebino tega lahko kopirate in prilepite file v vaš HDL file za instanciranje različice IP.
Če IP vsebuje podatke o registru, .regmap file ustvarja. .regmap file opisuje informacije o zemljevidu registra glavnega in podrejenega vmesnika. to file dopolnjuje .sopcinfo file z zagotavljanjem podrobnejših registrskih informacij o sistemu. To omogoča prikaz registra views in uporabniško prilagodljivo statistiko v sistemski konzoli.
Omogoča orodjem za odpravljanje napak sistema s trdim procesorjem (HPS). view mape registrov perifernih naprav, povezanih s HPS v sistemu Platform Designer. Med sintezo se datoteka .svd files za podrejene vmesnike, vidne glavnim sistemskim konzolam, so shranjeni v .sof file v razdelku za odpravljanje napak. Sistemska konzola prebere ta razdelek, ki ga lahko Platform Designer poizveduje za podatke zemljevida registra. Za podrejene sisteme lahko Platform Designer dostopa do registrov po imenu.
HDL fileki instancirajo vsak podmodul ali podrejeni IP za sintezo ali simulacijo.
Vsebuje skript ModelSim*/QuestaSim* msim_setup.tcl za nastavitev in zagon simulacije.
Vsebuje lupinski skript vcs_setup.sh za nastavitev in zagon simulacije VCS*. Vsebuje lupinski skript vcsmx_setup.sh in synopsys_sim.setup file za nastavitev in zagon simulacije VCS MX.
Vsebuje lupinski skript xcelium_setup.sh in druge nastavitve files za nastavitev in zagon simulacije Xcelium*.
Vsebuje HDL files za podmodule IP.
Za vsak ustvarjen podrejeni imenik IP, Platform Designer ustvari podimenika synth/ in sim/.

3.4. Simulacija jeder IP Intel FPGA
Programska oprema Intel Quartus Prime podpira simulacijo RTL jedra IP v posebnih simulatorjih EDA. Generacija IP po želji ustvari simulacijo files, vključno s funkcionalnim simulacijskim modelom, katero koli preskusno napravo (ali nprample design) in skripte za nastavitev simulatorja, specifične za prodajalca, za vsako jedro IP. Uporabite lahko funkcionalni simulacijski model in katero koli preskusno napravo ali example design za simulacijo. Izhodni podatki za generiranje IP-ja lahko vključujejo tudi skripte za prevajanje in izvajanje katere koli preskusne naprave. Skripti navajajo vse modele ali knjižnice, ki jih potrebujete za simulacijo jedra IP.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 16

Pošlji povratne informacije

3. Kako začeti 683074 | 2022.04.28

Programska oprema Intel Quartus Prime zagotavlja integracijo s številnimi simulatorji in podpira več simulacijskih tokov, vključno z lastnimi skriptnimi in prilagojenimi simulacijskimi tokovi. Ne glede na to, kateri tok izberete, simulacija jedra IP vključuje naslednje korake:
1. Ustvarite IP HDL, preskusno napravo (ali nprample design) in skript za nastavitev simulatorja files.
2. Nastavite okolje simulatorja in morebitne simulacijske skripte.
3. Sestavite knjižnice simulacijskih modelov.
4. Zaženite simulator.

3.4.1. Simulacija in preverjanje načrta

Urejevalnik parametrov privzeto ustvari skripte, specifične za simulator, ki vsebujejo ukaze za prevajanje, izdelavo in simulacijo modelov Intel FPGA IP in knjižnice simulacijskih modelov files. Ukaze lahko kopirate v skript preskusnega orodja za simulacijo ali jih uredite files za dodajanje ukazov za prevajanje, izdelavo in simulacijo vaše zasnove in preskusne naprave.

Tabela 10. Intel FPGA IP Core simulacijski skripti

Simulator

File Imenik

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetiziranje jeder IP v drugih orodjih EDA
Po želji uporabite drugo podprto orodje EDA za sintezo zasnove, ki vključuje jedra IP Intel FPGA. Ko ustvarite sintezo jedra IP files za uporabo z orodji za sintezo EDA drugih proizvajalcev, lahko ustvarite seznam povezav za oceno območja in časa. Če želite omogočiti generiranje, pri prilagajanju vaše različice IP vklopite možnost Ustvari ocene časa in virov za orodja za sintezo EDA tretjih oseb.
Seznam omrežij za oceno območja in časa opisuje povezljivost in arhitekturo jedra IP, vendar ne vključuje podrobnosti o resnični funkcionalnosti. Te informacije omogočajo določenim sinteznim orodjem tretjih oseb boljše ocene območja in časa poročanja. Poleg tega lahko orodja za sintezo uporabijo informacije o časovnem razporedu za doseganje časovno usmerjenih optimizacij in izboljšanje kakovosti rezultatov.
Programska oprema Intel Quartus Prime ustvari _syn.v seznam omrežij file v formatu Verilog HDL, ne glede na izhod file format, ki ga določite. Če uporabljate ta netlist za sintezo, morate vključiti jedrni ovoj IP file .v oz .vhd v vašem projektu Intel Quartus Prime.

(7) Če niste nastavili možnosti orodja EDA – ki vam omogoča zagon simulatorjev EDA drugih proizvajalcev iz programske opreme Intel Quartus Prime – zaženite ta skript v konzoli Tcl simulatorja ModelSim ali QuestaSim (ne v programski opremi Intel Quartus Prime Konzola Tcl), da se izognete morebitnim napakam.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 17

3. Kako začeti 683074 | 2022.04.28
3.6. Sestavljanje celotne zasnove
Za prevajanje načrta lahko uporabite ukaz Start Compilation v meniju Processing v programski opremi Intel Quartus Prime Pro Edition.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 18

Pošlji povratne informacije

683074 | 2022.04.28 Pošlji povratne informacije

4. Funkcionalni opis

Slika 5.

F-Tile Serial Lite IV Intel FPGA IP je sestavljen iz MAC in Ethernet PCS. MAC komunicira s prilagojenim PCS prek vmesnikov MII.

IP podpira dva načina modulacije:
· PAM4–Zagotavlja od 1 do 12 stezov za izbiro. IP vedno ustvari dva kanala PCS za vsako stezo v načinu modulacije PAM4.
· NRZ–Zagotavlja od 1 do 16 število stez za izbiro.

Vsak modulacijski način podpira dva podatkovna načina:
· Osnovni način–To je čisti pretočni način, kjer se podatki pošiljajo brez začetka paketa, praznega cikla in konca paketa, da se poveča pasovna širina. IP vzame prve veljavne podatke kot začetek izbruha.

Prenos podatkov v osnovnem načinu tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Registriran

4. Funkcionalni opis 683074 | 2022.04.28

Slika 6.

· Polni način–To je paketni prenos podatkov. V tem načinu IP pošlje izbruh in sinhronizacijski cikel na začetku in koncu paketa kot ločila.

Polni način prenosa podatkov tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Povezane informacije · F-Tile Serial Lite IV Intel FPGA IP Overview na strani 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik

4.1. Podatkovna pot TX
Podatkovna pot TX je sestavljena iz naslednjih komponent: · MAC adapter · Blok za vstavljanje krmilne besede · CRC · MII kodirnik · PCS blok · PMA blok

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 20

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Slika 7. Podatkovna pot TX

Iz uporabniške logike

TX MAC

Avalon pretočni vmesnik

MAC adapter

Vstavljanje kontrolnih besed

CRC

MII kodirnik

MII vmesnik Custom PCS
PCS in PMA

Serijski vmesnik TX do druge naprave FPGA

4.1.1. TX MAC adapter
Adapter TX MAC nadzoruje prenos podatkov v uporabniško logiko z uporabo pretočnega vmesnika Avalon®. Ta blok podpira uporabniško definiran prenos informacij in nadzor pretoka.

Prenos uporabniško določenih informacij

V polnem načinu IP zagotavlja signal tx_is_usr_cmd, ki ga lahko uporabite za sprožitev uporabniško definiranega informacijskega cikla, kot je prenos XOFF/XON uporabniški logiki. Uporabniško definiran cikel prenosa informacij lahko sprožite tako, da potrdite ta signal in prenesete informacije z uporabo tx_avs_data skupaj s potrditvijo signalov tx_avs_startofpacket in tx_avs_valid. Blok nato razveljavi tx_avs_ready za dva cikla.

Opomba:

Funkcija uporabniško določenih informacij je na voljo samo v polnem načinu.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 21

4. Funkcionalni opis 683074 | 2022.04.28

Slika 8.

Nadzor pretoka

Obstajajo pogoji, ko TX MAC ni pripravljen za sprejem podatkov iz uporabniške logike, na primer med postopkom ponovne poravnave povezave ali ko ni podatkov, ki bi bili na voljo za prenos iz uporabniške logike. Da bi se izognili izgubi podatkov zaradi teh pogojev, IP uporablja signal tx_avs_ready za nadzor pretoka podatkov iz uporabniške logike. IP razveljavi signal, ko nastopijo naslednji pogoji:
· Ko je tx_avs_startofpacket uveljavljen, je tx_avs_ready uveljavljen za en takt.
· Ko je tx_avs_endofpacket uveljavljen, je tx_avs_ready uveljavljen za en takt.
· Ko je uveljavljen kateri koli seznanjen CW, se tx_avs_ready uveljavi za dva takta.
· Ko pride do vstavitve markerja za poravnavo RS-FEC na vmesniku PCS po meri, se tx_avs_ready odstrani za štiri taktne cikle.
· Vsakih 17 taktov jedra Ethernet v načinu modulacije PAM4 in vsakih 33 taktov jedra Ethernet v načinu modulacije NRZ. tx_avs_ready je razveljavljen za en takt.
· Ko uporabniška logika razveljavi tx_avs_valid, ko ni prenosa podatkov.

Naslednji časovni diagrami so nprampdatoteke adapterja TX MAC z uporabo tx_avs_ready za nadzor pretoka podatkov.

Nadzor pretoka s tx_avs_valid deassertion in START/END seznanjenimi CW-ji

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Veljaven signal razveljavi

D5 D6

tx_avs_ready tx_avs_startofpacket

Signal pripravljenosti odklopi za dva cikla, da vstavi END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_podatki

DN KONEC STRT D0 D1 D2 D3 PRAZNO D4

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 22

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 9.

Nadzor pretoka z vstavljanjem označevalca poravnave
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_podatki CW_podatki CRC_podatki MII_podatki

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_veljaven

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Slika 10.

Nadzor pretoka s seznanjenimi CW-ji START/END sovpada z vstavitvijo označevalca poravnave

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

CW_podatki

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

CRC_podatki

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

MII_podatki

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KONEC STRT D0

i_sl_tx_mii_veljaven

i_sl_tx_mii_d[63:0]

DN-1

KONEC STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Vstavljanje kontrolne besede (CW).
F-Tile Serial Lite IV Intel FPGA IP gradi CW-je na podlagi vhodnih signalov iz uporabniške logike. CW-ji označujejo ločila paketov, informacije o statusu prenosa ali uporabniške podatke bloku PCS in so izpeljani iz kontrolnih kod XGMII.
Naslednja tabela prikazuje opis podprtih CW-jev:

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 23

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 11.
ZAČETEK KONEC PORAVNAVANJE

Opis podprtih CW-jev

Število besed (1 beseda

= 64 bitov)

EMPTY_CYC

PRAZNEGA DELA

št

PODATKI

Znotrajpasovni

Opis
Začetek ločila podatkov. Ločilo za konec podatkov. Kontrolna beseda (CW) za RX poravnavo. Prazen cikel v prenosu podatkov. IDLE (zunaj pasu). Tovor.

Tabela 12. Opis polja CW
Polje RSVD num_valid_bytes_eob
PRAZNO eop sop seop poravnava CRC32 usr

Opis
Rezervirano polje. Lahko se uporablja za prihodnjo razširitev. Vezano na 0.
Število veljavnih bajtov v zadnji besedi (64-bitno). To je 3-bitna vrednost. · 3'b000: 8 bajtov · 3'b001: 1 bajt · 3'b010: 2 bajta · 3'b011: 3 bajti · 3'b100: 4 bajti · 3'b101: 5 bajtov · 3'b110: 6 bajtov · 3'b111: 7 bajtov
Število neveljavnih besed na koncu niza.
Označuje pretočni vmesnik RX Avalon za uveljavljanje signala konca paketa.
Označuje pretočni vmesnik RX Avalon za uveljavitev signala začetka paketa.
Označuje pretočni vmesnik RX Avalon za uveljavitev začetka paketa in konca paketa v istem ciklu.
Preverite poravnavo RX.
Vrednosti izračunanega CRC.
Označuje, da kontrolna beseda (CW) vsebuje uporabniško določene informacije.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 24

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

4.1.2.1. Začetek rafala CW

Slika 11. Format CW začetka rafala

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podatke

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(ZAČETEK)

kontrola 7:0

Tabela 13.

V polnem načinu lahko vstavite START CW tako, da potrdite signal tx_avs_startofpacket. Ko potrdite samo signal tx_avs_startofpacket, je bit sop nastavljen. Ko uveljavite oba signala tx_avs_startofpacket in tx_avs_endofpacket, je nastavljen bit seop.

Vrednosti polja START CW
Field sop/seop
usr (8)
poravnati

Vrednost

Odvisno od signala tx_is_usr_cmd:

1: Ko je tx_is_usr_cmd = 1

0: Ko je tx_is_usr_cmd = 0

V osnovnem načinu MAC pošlje START CW po preklicu ponastavitve. Če podatki niso na voljo, MAC nenehno pošilja EMPTY_CYC v paru z END in START CW, dokler ne začnete pošiljati podatkov.

4.1.2.2. Konec niza CW

Slika 12. Konec rafalnega CW formata

KONEC

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

podatek 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

PRAZNO

7:0

RSVD

num_valid_bytes_eob

nadzor

7:0

(8) To je podprto samo v polnem načinu.
Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 25

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 14.

MAC vstavi END CW, ko je uveljavljen tx_avs_endofpacket. END CW vsebuje število veljavnih bajtov pri zadnji podatkovni besedi in informacijo CRC.

Vrednost CRC je 32-bitni rezultat CRC za podatke med START CW in podatkovno besedo pred END CW.

Naslednja tabela prikazuje vrednosti polj v END CW.

END CW Vrednosti polja
Polje eop CRC32 num_valid_bytes_eob

Vrednost 1
Izračunana vrednost CRC32. Število veljavnih bajtov pri zadnji podatkovni besedi.

4.1.2.3. Poravnava v paru CW

Slika 13. Format seznanjene CW poravnave

ALIGN CW Seznani z START/END

64+8-bitni vmesnik XGMII

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podatke

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

64+8-bitni vmesnik XGMII

KONEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

podatke

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

ALIGN CW je seznanjen CW s START/END ali END/START CW. ALIGN seznanjeni CW lahko vstavite tako, da uveljavite signal tx_link_reinit, nastavite števec obdobja poravnave ali sprožite ponastavitev. Ko je vstavljen ALIGN seznanjen CW, je polje za poravnavo nastavljeno na 1, da sproži blok za poravnavo sprejemnika za preverjanje poravnave podatkov po vseh pasovih.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 26

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 15.

PORAVNAJ CW vrednosti polja
Poravnajte polje
eop sop usr seop

Vrednost 1 0 0 0 0

4.1.2.4. Prazen cikel CW

Slika 14. CW format praznega cikla

EMPTY_CYC Seznani z END/START

64+8-bitni vmesnik XGMII

KONEC

63:56

'hFD

55:48

RSVD

47:40

RSVD

podatke

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

64+8-bitni vmesnik XGMII

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podatke

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

Tabela 16.

Ko razveljavite tx_avs_valid za dva urna cikla med rafalom, MAC vstavi EMPTY_CYC CW v paru z END/START CW. Ta CW lahko uporabite, ko trenutno ni na voljo podatkov za prenos.

Ko razveljavite tx_avs_valid za en cikel, IP razveljavi tx_avs_valid za dvakrat daljše obdobje razveljavitve tx_avs_valid, da ustvari par END/START CW-jev.

EMPTY_CYC CW vrednosti polja
Poravnajte polje
eop

Vrednost 0 0

nadaljevanje ...

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 27

4. Funkcionalni opis 683074 | 2022.04.28

Polje sop usr seop

Vrednost 0 0 0

4.1.2.5. Nedejaven CW

Slika 15. Format CW v mirovanju

PROSTI CW

63:56

'h07

55:48

'h07

47:40

'h07

podatke

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrola 7:0

MAC vstavi IDLE CW, ko ni prenosa. V tem obdobju je signal tx_avs_valid nizek.
IDLE CW lahko uporabite, ko je rafalni prenos končan ali ko je prenos v stanju mirovanja.

4.1.2.6. Podatkovna beseda

Podatkovna beseda je koristni tovor paketa. Vsi kontrolni biti XGMII so nastavljeni na 0 v formatu podatkovne besede.

Slika 16. Format podatkovne besede

64+8-bitni vmesnik XGMII

PODATKOVNA BESEDA

63:56

uporabniški podatki 7

55:48

uporabniški podatki 6

47:40

uporabniški podatki 5

podatke

39:32 31:24

uporabniški podatki 4 uporabniški podatki 3

23:16

uporabniški podatki 2

15:8

uporabniški podatki 1

7:0

uporabniški podatki 0

kontrola 7:0

4.1.3. TX CRC
Blok TX CRC lahko omogočite s parametrom Enable CRC v urejevalniku parametrov IP. Ta funkcija je podprta v osnovnem in polnem načinu.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 28

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

MAC doda vrednost CRC END CW tako, da potrdi signal tx_avs_endofpacket. V načinu BASIC samo ALIGN CW, ki je seznanjen s END CW, vsebuje veljavno polje CRC.
Blok TX CRC je povezan z blokom TX Control Word Insertion in TX MII Encode. Blok TX CRC izračuna vrednost CRC za podatke 64-bitne vrednosti na cikel, začenši od START CW do END CW.
Lahko potrdite signal crc_error_inject, da namerno poškodujete podatke na določenem pasu in ustvarite napake CRC.

4.1.4. Kodirnik TX MII

Kodirnik TX MII upravlja paketni prenos od MAC do TX PCS.

Naslednja slika prikazuje podatkovni vzorec na 8-bitnem vodilu MII v načinu modulacije PAM4. START in END CW se prikažeta enkrat na vsaki dve stezi MII.

Slika 17. Podatkovni vzorec MII načina modulacije PAM4

CIKLUS 1

CIKLUS 2

CIKLUS 3

CIKLUS 4

CIKLUS 5

SOP_CW

DATA_1

PODATKI_9 PODATKI_17

PRAZNEGA DELA

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

PRAZNEGA DELA

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

PODATKI_7 PODATKI_8

PODATKI_15 PODATKI_16

PODATKI_23 PODATKI_24

IDLE EOP_CW

Naslednja slika prikazuje podatkovni vzorec na 8-bitnem vodilu MII v načinu modulacije NRZ. START in END CW se pojavita na vsaki stezi MII.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 29

4. Funkcionalni opis 683074 | 2022.04.28

Slika 18. Podatkovni vzorec MII načina modulacije NRZ

CIKLUS 1

CIKLUS 2

CIKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

PODATKI_2 PODATKI_10

SOP_CW SOP_CW

PODATKI_3 PODATKI_4

PODATKI_11 PODATKI_12

SOP_CW

PODATKI_5 PODATKI_13

SOP_CW

PODATKI_6 PODATKI_14

SOP_CW

PODATKI_7 PODATKI_15

SOP_CW

PODATKI_8 PODATKI_16

4. CIKLES DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CIKEL 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS in PMA
F-Tile Serial Lite IV Intel FPGA IP konfigurira oddajnik-sprejemnik F-tile v način Ethernet PCS.

4.2. RX podatkovna pot
Podatkovna pot RX je sestavljena iz naslednjih komponent: · PMA blok · PCS blok · MII dekoder · CRC · Deskew blok · Blok za odstranjevanje nadzorne besede

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 30

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Slika 19. Podatkovna pot RX

Za uporabniško logiko Avalon Streaming Interface
RX MAC
Nadzorna odstranitev besed
Deskew

CRC

MII dekoder

MII vmesnik Custom PCS
PCS in PMA

Serijski vmesnik RX iz druge naprave FPGA
4.2.1. RX PCS in PMA
F-Tile Serial Lite IV Intel FPGA IP konfigurira oddajnik-sprejemnik F-tile v način Ethernet PCS.
4.2.2. RX MII dekoder
Ta blok identificira, ali vhodni podatki vsebujejo kontrolno besedo in oznake za poravnavo. Dekoder RX MII oddaja podatke v obliki 1-bitnega veljavnega, 1-bitnega indikatorja markerja, 1-bitnega kontrolnega indikatorja in 64-bitnih podatkov na pas.
4.2.3. RX CRC
Blok TX CRC lahko omogočite s parametrom Enable CRC v urejevalniku parametrov IP. Ta funkcija je podprta v osnovnem in polnem načinu. Blok RX CRC je povezan z blokoma RX Control Word Removal in RX MII Decoder. IP potrdi signal rx_crc_error, ko pride do napake CRC.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 31

4. Funkcionalni opis 683074 | 2022.04.28
IP razveljavi rx_crc_error ob vsakem novem izbruhu. Je izhod v uporabniško logiko za obravnavanje napak uporabniške logike.
4.2.4. RX Deskew
RX deskew block zazna poravnalne označevalce za vsak pas in znova poravna podatke, preden jih pošlje bloku za odstranjevanje RX CW.
Izberete lahko, da dovolite jedru IP, da samodejno poravna podatke za vsak pas, ko pride do napake pri poravnavi, tako da v urejevalniku IP parametrov nastavite parameter Omogoči samodejno poravnavo. Če onemogočite funkcijo samodejne poravnave, jedro IP potrdi signal rx_error, ki nakazuje napako pri poravnavi. Morate uveljavljati rx_link_reinit, da začnete postopek poravnave voznega pasu, ko pride do napake pri poravnavi voznega pasu.
RX deskew zazna oznake poravnave na podlagi stanja stroja. Naslednji diagram prikazuje stanja v bloku izravnave RX.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 32

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 20.

RX Deskew Lane Alignment State Machine z omogočeno samodejno poravnavo Diagram poteka
Začetek

PRAZNEGA DELA

Ponastavitev = 1 da ne

Vsi PCS

št

steze pripravljene?

POČAKAJ

Vsi sinhronizacijski markerji št
odkrito?
ja
ALIGN

št
da Časovna omejitev?

ja
Izguba poravnave?
brez konca

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 33

4. Funkcionalni opis 683074 | 2022.04.28

Slika 21.

RX Deskew Lane Alignment State Machine z diagramom poteka za onemogočeno samodejno poravnavo
Začetek

PRAZNEGA DELA

Ponastavitev = 1 da ne

Vsi PCS

št

steze pripravljene?

ja
rx_link_reinit =1
ni NAPAKE

ne da Časovna omejitev?

POČAKAJ
ne Vse oznake za sinhronizacijo
odkrito?
da PORAVNAJTE

ja
Izguba poravnave?
št
Konec
1. Postopek poravnave se začne s stanjem IDLE. Blok se premakne v stanje WAIT, ko so vsi pasovi PCS pripravljeni in je rx_link_reinit razveljavljen.
2. V stanju ČAKANJA blok preveri, ali so vsi odkriti markerji uveljavljeni v istem ciklu. Če je ta pogoj resničen, se blok premakne v stanje ALIGNED.
3. Ko je blok v stanju PORAVNA, to pomeni, da so pasovi poravnani. V tem stanju blok še naprej spremlja poravnavo voznega pasu in preverja, ali so prisotni vsi markerji v istem ciklu. Če vsaj en marker ni prisoten v istem ciklu in je nastavljen parameter Enable Auto Alignment, gre blok v

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 34

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

stanje IDLE za ponovno inicializacijo postopka poravnave. Če možnost Omogoči samodejno poravnavo ni nastavljena in vsaj en marker ni prisoten v istem ciklu, preide blok v stanje NAPAKA in počaka, da uporabniška logika potrdi signal rx_link_reinit, da sproži postopek poravnave voznega pasu.

Slika 22. Preusmeritev voznega pasu z omogočeno samodejno poravnavo rx_core_clk

rx_link_up

rx_link_reinit

in_vsi_označevalci

Deskew State

PORAVNANO

PRAZNEGA DELA

POČAKAJ

PORAVNANO

SAMODEJNO_PORAVNAVANJE = 1

Slika 23. Preusmeritev voznega pasu z onemogočeno možnostjo »Omogoči samodejno poravnavo« rx_core_clk

rx_link_up

rx_link_reinit

in_vsi_označevalci

Deskew State

PORAVNANO

NAPAKA

PRAZNEGA DELA

POČAKAJ

PORAVNANO

SAMODEJNO_PORAVNAVANJE = 0
4.2.5. Odstranitev RX CW
Ta blok dekodira CW-je in pošlje podatke uporabniški logiki z uporabo pretočnega vmesnika Avalon po odstranitvi CW-jev.
Ko ni na voljo nobenih veljavnih podatkov, blok za odstranitev RX CW razveljavi signal rx_avs_valid.
V načinu FULL, če je uporabniški bit nastavljen, ta blok potrdi signal rx_is_usr_cmd in podatki v prvem taktu se uporabijo kot uporabniško definirane informacije ali ukaz.
Ko rx_avs_ready razveljavi in rx_avs_valid potrdi, blok za odstranitev RX CW ustvari stanje napake za uporabniško logiko.
Pretočni signali Avalon, povezani s tem blokom, so naslednji: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 35

4. Funkcionalni opis 683074 | 2022.04.28
· rx_avs_veljaven
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (na voljo samo v polnem načinu)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
F-Tile Serial Lite IV Intel FPGA IP ima štiri vhode za uro, ki ustvarjajo ure za različne bloke: · Referenčna ura oddajnika (xcvr_ref_clk)–vhodna ura iz zunanje ure
čipov ali oscilatorjev, ki generirajo ure za TX MAC, RX MAC ter bloke PCS po meri TX in RX. Za podprto frekvenčno območje glejte Parametri. · Jedrna ura TX (tx_core_clk)–Ta ura izhaja iz PLL oddajnika in se uporablja za TX MAC. Ta ura je tudi izhodna ura iz sprejemnika-sprejemnika F-ploščice za povezavo z uporabniško logiko TX. · Jedrna ura RX (rx_core_clk)–Ta ura izhaja iz PLL sprejemnika-sprejemnika in se uporablja za RX deskew FIFO in RX MAC. Ta ura je tudi izhodna ura iz sprejemnika-sprejemnika F-ploščic za povezavo z uporabniško logiko RX. · Ura za vmesnik za rekonfiguracijo oddajnika-sprejemnika (reconfig_clk)–vhodna ura iz zunanjih časovnih vezij ali oscilatorjev, ki ustvarja ure za vmesnik za rekonfiguracijo oddajnika-sprejemnika F-ploščice v podatkovnih poteh TX in RX. Taktna frekvenca je od 100 do 162 MHz.
Naslednji blokovni diagram prikazuje domene ure F-Tile Serial Lite IV Intel FPGA IP in povezave znotraj IP-ja.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 36

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscilator

FPGA1
F-Tile Serial Lite IV Ura vmesnika za rekonfiguracijo oddajnika Intel FPGA IP
(reconfig_clk)

tx_core_clkout (povezava z uporabniško logiko)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Ura vmesnika za rekonfiguracijo oddajnika

(reconfig_clk)

Oscilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (povezava z uporabniško logiko)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serijska_povezava[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Popravi FIFO

rx_core_clkout (povezava z uporabniško logiko)

rx_core_clk= clk_pll_div64[mid_ch]

PCS po meri

serijska_povezava[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (povezava z uporabniško logiko)

Referenčna ura oddajnika (xcvr_ref_clk)
Referenčna ura oddajnika (xcvr_ref_clk)

Oscilator*

Legenda

FPGA naprava
Domena jedrne ure TX
Domena jedrne ure RX
Domena referenčne ure sprejemnika-sprejemnika Zunanja naprava Podatkovni signali

4.4. Ponastavitev in inicializacija povezave
MAC, F-tile Hard IP in rekonfiguracijski bloki imajo različne signale za ponastavitev: · Bloka MAC TX in RX uporabljata signala za ponastavitev tx_core_rst_n in rx_core_rst_n. · pogon signalov za ponastavitev tx_pcs_fec_phy_reset_n in rx_pcs_fec_phy_reset_n
krmilnik za mehko ponastavitev za ponastavitev trdega IP-ja F-tile. · Rekonfiguracijski blok uporablja ponastavitveni signal reconfig_reset.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 37

4. Funkcionalni opis 683074 | 2022.04.28

Slika 25. Ponastavi arhitekturo
Avalon Streaming Interface TX Data
MAC
Podatki RX vmesnika Avalon Streaming SYNC

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX serijski podatki RX serijski podatki

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ponastavi logiko
Povezane informacije · Smernice za ponastavitev na strani 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik
4.4.1. Ponastavitev TX in zaporedje inicializacije
Zaporedje ponastavitve TX za F-Tile Serial Lite IV Intel FPGA IP je naslednje: 1. Uveljavi tx_pcs_fec_phy_reset_n, tx_core_rst_n in reconfig_reset
istočasno za ponastavitev trdih IP, MAC in rekonfiguracijskih blokov ploščice F. Sprostite tx_pcs_fec_phy_reset_n in ponovno konfiguracijo ponastavite po čakanju na tx_reset_ack, da zagotovite, da so bloki pravilno ponastavljeni. 2. IP nato potrdi signale phy_tx_lanes_stable, tx_pll_locked in phy_ehip_ready po sprostitvi ponastavitve tx_pcs_fec_phy_reset_n, da nakaže, da je TX PHY pripravljen za prenos. 3. Signal tx_core_rst_n ugasne, ko signal phy_ehip_ready postane visok. 4. IP začne oddajati znake IDLE na vmesniku MII, ko MAC ni ponastavljen. Ni zahteve za poravnavo pasov TX in nagib, ker vsi pasovi uporabljajo isto uro. 5. Med oddajanjem znakov IDLE MAC potrdi signal tx_link_up. 6. MAC nato začne oddajati ALIGN v paru z START/END ali END/START CW v določenem intervalu, da sproži postopek poravnave voznega pasu povezanega sprejemnika.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 38

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 26.

Časovni diagram ponastavitve TX in inicializacije
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _zaklenjeno

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Ponastavitev RX in zaporedje inicializacije
Zaporedje ponastavitve RX za F-Tile Serial Lite IV Intel FPGA IP je naslednje:
1. Istočasno potrdite rx_pcs_fec_phy_reset_n, rx_core_rst_n in reconfig_reset, da ponastavite trdi IP, MAC in rekonfiguracijske bloke ploščice F. Sprostite rx_pcs_fec_phy_reset_n in ponovno konfiguracijo ponastavite po čakanju na rx_reset_ack, da zagotovite pravilno ponastavitev blokov.
2. IP nato potrdi signal phy_rx_pcs_ready po sprostitvi ponastavitve PCS po meri, da nakaže, da je RX PHY pripravljen za prenos.
3. Signal rx_core_rst_n se umakne, ko signal phy_rx_pcs_ready postane visok.
4. IP začne postopek poravnave voznega pasu po sprostitvi ponastavitve RX MAC in po prejemu ALIGN v paru s START/END ali END/START CW.
5. Blok RX deskew potrdi signal rx_link_up, ko je poravnava za vse pasove končana.
6. IP nato potrdi signal rx_link_up uporabniški logiki, da pokaže, da je povezava RX pripravljena za začetek sprejema podatkov.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 39

4. Funkcionalni opis 683074 | 2022.04.28

Slika 27. Časovni diagram ponastavitve RX in inicializacije
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Hitrost povezave in izračun učinkovitosti pasovne širine

Izračun učinkovitosti pasovne širine IP F-Tile Serial Lite IV Intel FPGA je naslednji:

Učinkovitost pasovne širine = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabela 17. Opis spremenljivk učinkovitosti pasovne širine

Spremenljivka

Opis

raw_rate burst_size

To je bitna hitrost, ki jo doseže serijski vmesnik. raw_rate = širina SERDES * taktna frekvenca oddajnikaample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Vrednost velikosti izbruha. Za izračun povprečne učinkovitosti pasovne širine uporabite skupno vrednost velikosti izbruha. Za največjo hitrost uporabite vrednost največje velikosti izbruha.

velikost_poka_ovhd

Splošna vrednost velikosti izbruha.
V polnem načinu se vrednost burst_size_ovhd nanaša na seznanjena CW-ja START in END.
V osnovnem načinu ni burst_size_ovhd, ker ni seznanjenih CW-jev START in END.

align_marker_period

Vrednost obdobja, kjer je vstavljen marker za poravnavo. Vrednost je 81920 taktov za kompilacijo in 1280 za hitro simulacijo. Ta vrednost je pridobljena iz trde logike PCS.

align_marker_width srl4_align_period

Število taktnih ciklov, pri katerih je veljaven signal markerja poravnave visok.
Število taktov med dvema označevalcema poravnave. To vrednost lahko nastavite s parametrom Obdobje poravnave v urejevalniku parametrov IP.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 40

Pošlji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Izračuni hitrosti povezave so naslednji: Efektivna hitrost = učinkovitost pasovne širine * raw_rate Največjo uporabniško taktno frekvenco lahko dobite z naslednjo enačbo. Izračun največje uporabniške taktne frekvence predvideva neprekinjeno pretakanje podatkov in v uporabniški logiki ne pride do cikla IDLE. Ta stopnja je pomembna pri načrtovanju uporabniške logike FIFO, da se izognete prelivanju FIFO. Največja uporabniška taktna frekvenca = efektivna hitrost / 64

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 41

683074 | 2022.04.28 Pošlji povratne informacije

5. Parametri

Tabela 18. Opis parametra F-Tile Serial Lite IV Intel FPGA IP

Parameter

Vrednost

Privzeto

Opis

Splošne možnosti oblikovanja

Vrsta modulacije PMA

· PAM4 · NRZ

PAM4

Izberite način modulacije PCS.

Vrsta PMA

· FHT · FGT

FGT

Izbere vrsto oddajnika.

hitrost prenosa podatkov PMA

· Za način PAM4:
— Tip oddajnika FGT: 20 Gbps 58 Gbps
— Vrsta oddajnika/sprejemnika FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Za način NRZ:
— Tip oddajnika FGT: 10 Gbps 28.05 Gbps
— Vrsta oddajnika/sprejemnika FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Določa efektivno hitrost prenosa podatkov na izhodu oddajnika-sprejemnika, ki vključuje prenos in druge režijske stroške. Vrednost izračuna IP z zaokroževanjem na 1 decimalno mesto v enoti Gbps.

način PMA

· Duplex · Tx · Rx

Duplex

Za vrsto oddajnika FHT je podprta smer samo dupleks. Za tip oddajnika FGT je podprta smer Duplex, Tx in Rx.

Število PMA

· Za način PAM4:

steze

- od 1 do 12

· Za način NRZ:

- od 1 do 16

Izberite število pasov. Pri enostavni zasnovi je podprto število pasov 1.

Referenčna urna frekvenca PLL

· Za tip oddajnika FHT: 156.25 MHz
· Za vrsto oddajnika/sprejemnika FGT: 27.5 MHz 379.84375 MHz, odvisno od izbrane hitrosti prenosa podatkov.

· Za tip oddajnika FHT: 156.25 MHz
· Za vrsto oddajnika FGT: 165 MHz

Določa referenčno taktno frekvenco oddajnika-sprejemnika.

Sistem PLL

—

referenčna ura

pogostost

170 MHz

Na voljo samo za vrsto oddajnika/sprejemnika FHT. Podaja sistemsko referenčno uro PLL in bo uporabljen kot vhod za referenčne F-ploščice in sistemske ure PLL Intel FPGA IP za generiranje sistemske ure PLL.

Sistemska frekvenca PLL
Obdobje usklajevanja

— 128 65536

Omogoči RS-FEC

Omogoči

876.5625 MHz 128 Omogoči

Določa taktno frekvenco sistema PLL.
Podaja obdobje markerja poravnave. Vrednost mora biti x2. Vklopite, da omogočite funkcijo RS-FEC.
nadaljevanje ...

ISO 9001:2015 Registriran

5. Parametri 683074 | 2022.04.28

Parameter

Vrednost

Privzeto

Opis

Onemogoči

Za način modulacije PAM4 PCS je RS-FEC vedno omogočen.

Uporabniški vmesnik

Pretočni način

· POLNO · OSNOVNO

Polno

Izberite pretakanje podatkov za IP.

Polno: Ta način pošilja cikel začetka in konca paketa znotraj okvira.

Osnovno: to je čisti pretočni način, kjer se podatki pošiljajo brez začetka paketa, praznega in konca paketa, da se poveča pasovna širina.

Omogoči CRC

Omogoči onemogoči

Onemogoči

Vklopite, da omogočite zaznavanje in popravljanje napak CRC.

Omogoči samodejno poravnavo

Omogoči onemogoči

Onemogoči

Vklopite, da omogočite funkcijo samodejne poravnave voznega pasu.

Omogoči končno točko za odpravljanje napak

Omogoči onemogoči

Onemogoči

Ko je VKLOPLJEN, F-Tile Serial Lite IV Intel FPGA IP vključuje vdelano končno točko za odpravljanje napak, ki se interno povezuje z vmesnikom Avalon, preslikanim v pomnilnik. IP lahko izvaja določene teste in funkcije za odpravljanje napak prek JTAG z uporabo sistemske konzole. Privzeta vrednost je Off.

Simpleksno združevanje (Ta nastavitev parametra je na voljo le, če izberete zasnovo FGT dual simplex.)

RSFEC omogočen na drugem IP-ju Serial Lite IV Simplex, nameščenem na istem kanalu(-ih) FGT

Omogoči onemogoči

Onemogoči

Vklopite to možnost, če potrebujete kombinacijo konfiguracije z omogočenim in onemogočenim RS-FEC za F-Tile Serial Lite IV Intel FPGA IP v dvojni enostavni zasnovi za način oddajnika-sprejemnika NRZ, kjer sta TX in RX nameščena na isti FGT kanal(i).

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 43

683074 | 2022.04.28 Pošlji povratne informacije

6. Signali vmesnika IP Intel FPGA F-Tile Serial Lite IV

6.1. Urni signali

Tabela 19. Signali ure

Ime

Smer širine

Opis

tx_core_clkout

Izhodna ura jedra TX za vmesnik PCS po meri TX, TX MAC in uporabniško logiko

podatkovno pot TX.

Ta ura je ustvarjena iz bloka PCS po meri.

rx_core_clkout

Izhodna ura jedra RX za vmesnik PCS po meri RX, RX deskew FIFO, RX MAC

in uporabniške logike v podatkovni poti RX.

Ta ura je ustvarjena iz bloka PCS po meri.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Referenčna ura vhodnega oddajnika.

Ko je vrsta sprejemnika in oddajnika nastavljena na FGT, povežite to uro z izhodnim signalom (out_refclk_fgt_0) F-Tile Reference in sistemskih taktov PLL Intel FPGA IP. Ko je vrsta oddajnika nastavljena na FHT, povežite

to uro na izhodni signal (out_fht_cmmpll_clk_0) referenčnih F-ploščic in sistemskih taktov PLL Intel FPGA IP.

Za podprto frekvenčno območje glejte Parametri.

Vhod Vhodna ura za vmesnik za rekonfiguracijo oddajnika.

Taktna frekvenca je od 100 do 162 MHz.

Priključite ta vhodni signal ure na zunanja vezja ure ali oscilatorje.

Vhod Vhodna ura za vmesnik za rekonfiguracijo oddajnika.

Taktna frekvenca je od 100 do 162 MHz.

Priključite ta vhodni signal ure na zunanja vezja ure ali oscilatorje.

out_systempll_clk_ 1

Vnos

Sistemska ura PLL.
Povežite to uro z izhodnim signalom (out_systempll_clk_0) F-Tile Reference in sistemske ure PLL Intel FPGA IP.

Parametri povezanih informacij na strani 42

6.2. Ponastavi signale

Tabela 20. Signali ponastavitve

Ime

Smer širine

tx_core_rst_n

Vnos

Asinhrona domena ure

rx_core_rst_n

Vnos

Asinhrono

tx_pcs_fec_phy_reset_n 1

Vnos

Asinhrono

Opis

Aktivno nizek signal ponastavitve. Ponastavi F-Tile Serial Lite IV TX MAC.

Aktivno nizek signal ponastavitve. Ponastavi F-Tile Serial Lite IV RX MAC.

Aktivno nizek signal ponastavitve.

nadaljevanje ...

ISO 9001:2015 Registriran

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

Ime

Domena ure širine smeri

Opis

Ponastavi F-Tile Serial Lite IV TX PCS po meri.

rx_pcs_fec_phy_reset_n 1

Vnos

Asinhrono

Aktivno nizek signal ponastavitve. Ponastavi osebni računalnik po meri F-Tile Serial Lite IV RX.

reconfig_reset

Vnos

reconfig_clk Active-high reset signal.

Ponastavi blok rekonfiguracije vmesnika, preslikanega v pomnilnik Avalon.

reconfig_sl_reset

Vhod reconfig_sl_clk Active-high reset signal.

Ponastavi blok rekonfiguracije vmesnika, preslikanega v pomnilnik Avalon.

6.3. MAC signali

Tabela 21.

Signali TX MAC
V tej tabeli N predstavlja število stez, nastavljenih v urejevalniku parametrov IP.

Ime

širina

Domena ure smeri

Opis

tx_avs_ready

Izhod tx_core_clkout Avalon pretočni signal.

Ko je potrjeno, pomeni, da je TX MAC pripravljen za sprejem podatkov.

tx_avs_data

· (64*N)*2 (način PAM4)
· 64*N (način NRZ)

Vnos

tx_core_clkout Avalon pretočni signal. podatki TX.

tx_avs_channel

Vhodni tx_core_clkout Avalon pretočni signal.

Številka kanala za podatke, ki se prenašajo v trenutnem ciklu.

Ta signal ni na voljo v osnovnem načinu.

tx_avs_valid

Vhodni tx_core_clkout Avalon pretočni signal.

Ko je potrjeno, pomeni, da je podatkovni signal TX veljaven.

tx_avs_startofpacket

Vhodni tx_core_clkout Avalon pretočni signal.

Ko je uveljavljen, označuje začetek podatkovnega paketa TX.

Uveljavite samo en takt za vsak paket.

Ta signal ni na voljo v osnovnem načinu.

tx_avs_endofpacket

Vhodni tx_core_clkout Avalon pretočni signal.

Ko je uveljavljen, označuje konec podatkovnega paketa TX.

Uveljavite samo en takt za vsak paket.

Ta signal ni na voljo v osnovnem načinu.

tx_avs_empty

Vhodni tx_core_clkout Avalon pretočni signal.

Označuje število neveljavnih besed v končnem nizu podatkov TX.

Ta signal ni na voljo v osnovnem načinu.

tx_num_valid_bytes_eob

Vnos

tx_core_clkout

Označuje število veljavnih bajtov v zadnji besedi končnega niza. Ta signal ni na voljo v osnovnem načinu.
nadaljevanje ...

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 45

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

Ime tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Širina 1
1 1
N 5

Domena ure smeri

Opis

Vnos

tx_core_clkout

Ko je ta signal uveljavljen, sproži uporabniško določen informacijski cikel.
Uveljavite ta signal v istem taktu kot tx_startofpacket trditev.
Ta signal ni na voljo v osnovnem načinu.

Izhod tx_core_clkout Ko je uveljavljen, označuje, da je podatkovna povezava TX pripravljena za prenos podatkov.

Izhod

tx_core_clkout

Ko je ta signal aktiviran, sproži prerazporeditev pasov.
Uveljavite ta signal za en takt, da sprožite MAC, da pošlje ALIGN CW.

Vnos

tx_core_clkout Ko je uveljavljen, MAC v izbrane steze vbrizga napako CRC32.

Izhod tx_core_clkout Ni uporabljen.

Naslednji časovni diagram prikazuje exampprenos podatkov TX 10 besed iz uporabniške logike po 10 serijskih stezah TX.

Slika 28.

Časovni diagram prenosa podatkov TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

pas 0

…………

STRT 0 10

N-10 KONEC STRT 0

pas 1

…………

STRT 1 11

N-9 KONEC STRT 1

N-10 KONEC PRAZNEGA PROSTOGA PROSTOGA N-9 KONEC PRAZNEGA PROSTOGA

pas 9

…………

STRT 9 19

N-1 KONEC STRT 9

N-1 KONEC PR

Tabela 22.

RX MAC signali
V tej tabeli N predstavlja število stez, nastavljenih v urejevalniku parametrov IP.

Ime

širina

Domena ure smeri

Opis

rx_avs_ready

Vhodni signal rx_core_clkout Avalon.

Ko je potrjeno, pomeni, da je uporabniška logika pripravljena na sprejem podatkov.

rx_avs_data

(64*N)*2 (način PAM4)
64*N (način NRZ)

Izhod

rx_core_clkout Avalon pretočni signal. RX podatki.

rx_avs_kanal

Izhod rx_core_clkout Avalon pretočni signal.

Številka kanala za podatke

prejeli v trenutnem ciklu.

Ta signal ni na voljo v osnovnem načinu.

rx_avs_veljaven

Izhod rx_core_clkout Avalon pretočni signal.

nadaljevanje ...

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 46

Pošlji povratne informacije

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

Ime

širina

Domena ure smeri

Opis

Ko je potrjeno, pomeni, da je podatkovni signal RX veljaven.

rx_avs_startofpacket

Izhod rx_core_clkout Avalon pretočni signal.

Ko je uveljavljen, označuje začetek podatkovnega paketa RX.

Uveljavite samo en takt za vsak paket.

Ta signal ni na voljo v osnovnem načinu.

rx_avs_endofpacket

Izhod rx_core_clkout Avalon pretočni signal.

Ko je uveljavljen, označuje konec podatkovnega paketa RX.

Uveljavite samo en takt za vsak paket.

Ta signal ni na voljo v osnovnem načinu.

rx_avs_prazen

Izhod rx_core_clkout Avalon pretočni signal.

Označuje število neveljavnih besed v končnem nizu podatkov RX.

Ta signal ni na voljo v osnovnem načinu.

rx_num_valid_bytes_eob

Izhod

rx_core_clkout Označuje število veljavnih bajtov v zadnji besedi končnega niza.
Ta signal ni na voljo v osnovnem načinu.

rx_is_usr_cmd

Izhod rx_core_clkout Ko je uveljavljen, ta signal sproži uporabniško

definiran informacijski cikel.

Uveljavite ta signal v istem taktu kot tx_startofpacket trditev.

Ta signal ni na voljo v osnovnem načinu.

rx_link_up

Izhod rx_core_clkout Ko je uveljavljen, označuje podatkovno povezavo RX

je pripravljen za sprejem podatkov.

rx_link_reinit

Input rx_core_clkout Ko je uveljavljen, ta signal sproži pasove

ponovno poravnavo.

Če onemogočite možnost Omogoči samodejno poravnavo, aktivirajte ta signal za en cikel ure, da sprožite MAC, da ponovno poravna pasove. Če je nastavljena možnost Enable Auto Alignment, MAC samodejno ponovno poravna pasove.

Ne uveljavljajte tega signala, ko je nastavljena možnost Omogoči samodejno poravnavo.

rx_error

(N*2*2)+3 (način PAM4)
(N*2)*3 (način NRZ)

Izhod

rx_core_clkout

Ko je uveljavljeno, označuje, da se na podatkovni poti RX pojavljajo napake.
· [(N*2+2):N+3] = Označuje napako PCS za določen pas.
· [N+2] = Označuje napako pri poravnavi. Ponovno inicializirajte poravnavo voznega pasu, če je ta bit uveljavljen.
· [N+1]= Označuje, da se podatki posredujejo uporabniški logiki, ko uporabniška logika ni pripravljena.
· [N] = Označuje izgubo poravnave.
· [(N-1):0] = Označuje, da podatki vsebujejo napako CRC.

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 47

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

6.4. Signali za rekonfiguracijo oddajnika

Tabela 23.

Signali za rekonfiguracijo PCS
V tej tabeli N predstavlja število stez, nastavljenih v urejevalniku parametrov IP.

Ime

širina

Domena ure smeri

Opis

reconfig_sl_read

Vnesite reconfig_sl_ ukaz za branje rekonfiguracije PCS

clk

signali.

reconfig_sl_write

Vnos reconfig_sl_ Pisanje rekonfiguracije PCS

clk

ukazni signali.

reconfig_sl_address

14 bitov + clogb2N

Vnos

reconfig_sl_ clk

Določa rekonfiguracijo PCS Avalon pomnilniško preslikan naslov vmesnika v izbranem pasu.
Vsaka steza ima 14 bitov in zgornji biti se nanašajo na odmik steze.
Example, za 4-pasovno zasnovo NRZ/PAM4, pri čemer se reconfig_sl_address[13:0] nanaša na vrednost naslova:
· reconfig_sl_address[15:1 4] nastavljen na 00 = naslov za pas 0.
· reconfig_sl_address[15:1 4] nastavljen na 01 = naslov za pas 1.
· reconfig_sl_address[15:1 4] nastavljen na 10 = naslov za pas 2.
· reconfig_sl_address[15:1 4] nastavljen na 11 = naslov za pas 3.

reconfig_sl_readdata

Izhod reconfig_sl_ Podaja podatke o ponovni konfiguraciji PCS

clk

ki ga bere pripravljen cikel v a

izbrani pas.

reconfig_sl_waitrequest

Izhod reconfig_sl_ Predstavlja ponovno konfiguracijo PCS

clk

Avalon spominsko preslikan vmesnik

signal za zastoje na izbranem pasu.

reconfig_sl_writedata

Vnos reconfig_sl_ Podaja podatke o ponovni konfiguraciji PCS

clk

zapisati v ciklu pisanja v a

izbrani pas.

reconfig_sl_readdata_vali

Izhod

reconfig_sl_ Podaja ponovno konfiguracijo PCS

clk

prejeti podatki veljajo v izbranem

vozni pas.

Tabela 24.

Signali za rekonfiguracijo trdega IP-ja F-Tile
V tej tabeli N predstavlja število stez, nastavljenih v urejevalniku parametrov IP.

Ime

širina

Domena ure smeri

Opis

reconfig_read

Vnos reconfig_clk Branje rekonfiguracije PMA

ukazni signali.

reconfig_write

Vnos reconfig_clk PMA rekonfiguracija pisanje

ukazni signali.

reconfig_address

18 bitov + clog2bN

Vnos

reconfig_clk

Podaja naslov vmesnika s pomnilniško preslikavo PMA Avalon v izbranem pasu.
nadaljevanje ...

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 48

Pošlji povratne informacije

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

Ime
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

širina
32 1 32 1

Domena ure smeri

Opis

V obeh načinih PAM4 in NRZ ima vsak pas 18 bitov, preostali zgornji biti pa se nanašajo na odmik voznega pasu.
Example, za 4-pasovno zasnovo:
· reconfig_address[19:18] nastavljen na 00 = naslov za pas 0.
· reconfig_address[19:18] nastavljen na 01 = naslov za pas 1.
· reconfig_address[19:18] nastavljen na 10 = naslov za pas 2.
· reconfig_address[19:18] nastavljen na 11 = naslov za pas 3.

Izhod

reconfig_clk Podaja podatke PMA, ki naj jih prebere pripravljen cikel na izbranem pasu.

Izhod

reconfig_clk Predstavlja signal zastoja PMA Avalon memorymapped vmesnika na izbranem pasu.

Vnos

reconfig_clk Podaja podatke PMA, ki naj bodo zapisani v ciklu pisanja v izbranem pasu.

Izhod

reconfig_clk Določa, da so prejeti podatki o rekonfiguraciji PMA veljavni na izbranem pasu.

6.5. PMA signali

Tabela 25.

PMA signali
V tej tabeli N predstavlja število stez, nastavljenih v urejevalniku parametrov IP.

Ime

širina

Domena ure smeri

Opis

phy_tx_lanes_stable

N*2 (način PAM4)
N (način NRZ)

Izhod

Asynchronous Ko je potrjeno, pomeni, da je podatkovna pot TX pripravljena za pošiljanje podatkov.

tx_pll_locked

N*2 (način PAM4)
N (način NRZ)

Izhod

Asynchronous (Asinhrono) Ko je potrjeno, pomeni, da je TX PLL dosegel status zaklepanja.

phy_ehip_ready

N*2 (način PAM4)
N (način NRZ)

Izhod

Asinhrono

Ko je potrjeno, pomeni, da je PCS po meri zaključil notranjo inicializacijo in pripravljen za prenos.
Ta signal se potrdi po preklicu tx_pcs_fec_phy_reset_n in tx_pcs_fec_phy_reset_nare.

tx_serijski_podatki

Izhodna TX serijska ura TX serijski zatiči.

rx_serijski_podatki

Vhodna serijska ura RX serijski zatiči RX.

phy_rx_block_lock

N*2 (način PAM4)
N (način NRZ)

Izhod

Asinhrono Ko je potrjeno, označuje, da je poravnava bloka 66b za pasove končana.

rx_cdr_lock

N*2 (način PAM4)

Izhod

Asinhrono

Ko je potrjeno, pomeni, da so obnovljene ure zaklenjene na podatke.
nadaljevanje ...

Pošlji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 49

6. F-Tile Serial Lite IV Intel FPGA IP vmesnik signali 683074 | 2022.04.28

Ime phy_rx_pcs_ready phy_rx_hi_ber

širina

Domena ure smeri

Opis

N (način NRZ)

N*2 (način PAM4)
N (način NRZ)

Izhod

Asinhrono

Ko je potrjeno, pomeni, da so pasovi RX ustreznega kanala Ethernet popolnoma poravnani in pripravljeni za sprejem podatkov.

N*2 (način PAM4)
N (način NRZ)

Izhod

Asinhrono

Ko je potrjeno, označuje, da je RX PCS ustreznega kanala Ethernet v stanju HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik 50

Pošlji povratne informacije

683074 | 2022.04.28 Pošlji povratne informacije

7. Oblikovanje s F-Tile Serial Lite IV Intel FPGA IP

7.1. Ponastavi smernice
Upoštevajte te smernice za ponastavitev, da izvedete ponastavitev na sistemski ravni.
· Povežite signala tx_pcs_fec_phy_reset_n in rx_pcs_fec_phy_reset_n skupaj na sistemski ravni, da istočasno ponastavite PCS TX in RX.
· Istočasno potrdi signale tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n in reconfig_reset. Glejte Ponastavitev in inicializacija povezave za več informacij o zaporedjih ponastavitve in inicializacije IP.
· Zadržite signala tx_pcs_fec_phy_reset_n in rx_pcs_fec_phy_reset_n nizko, signal reconfig_reset pa visok ter počakajte, da tx_reset_ack in rx_reset_ack pravilno ponastavita trdi IP F-ploščice in bloke ponovne konfiguracije.
· Če želite doseči hitro povezavo med napravami FPGA, istočasno ponastavite povezane IP-je F-Tile Serial Lite IV Intel FPGA. Glejte F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik za informacije o spremljanju povezave IP TX in RX z uporabo orodja.
Povezane informacije
· Ponastavitev in inicializacija povezave na strani 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Uporabniški priročnik

7.2. Smernice za ravnanje z napakami

Naslednja tabela navaja smernice za obravnavo napak za napake, ki se lahko pojavijo pri zasnovi F-Tile Serial Lite IV Intel FPGA IP.

Tabela 26. Navodila za stanje napake in ravnanje

Stanje napake
Eden ali več pasov ne more vzpostaviti komunikacije po določenem časovnem okviru.

Smernice
Izvedite sistem časovne omejitve za ponastavitev povezave na ravni aplikacije.

Vozni pas izgubi komunikacijo po vzpostavitvi komunikacije.
Vozni pas med postopkom poravnave izgubi komunikacijo.

To se lahko zgodi po ali med fazami prenosa podatkov. Izvedite zaznavanje izgube povezave na ravni aplikacije in ponastavite povezavo.
Izvedite postopek ponovne inicializacije povezave za napačni pas. Zagotoviti morate, da usmerjanje plošče ne presega 320 UI.

Izguba poravnave voznega pasu, potem ko so vsi pasovi poravnani.

To se lahko zgodi po ali med fazami prenosa podatkov. Izvedite zaznavanje izgube poravnave voznega pasu na ravni aplikacije, da znova zaženete postopek poravnave voznega pasu.

ISO 9001:2015 Registriran

683074 | 2022.04.28 Pošlji povratne informacije

8. Arhiv uporabniškega priročnika za F-Tile Serial Lite IV Intel FPGA IP

Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica Intel Quartus Prime
21.3

IP Core različica 3.0.0

Uporabniški priročnik F-Tile Serial Lite IV Intel® FPGA IP Uporabniški priročnik

ISO 9001:2015 Registriran

683074 | 2022.04.28 Pošlji povratne informacije

9. Zgodovina revizij dokumenta za uporabniški priročnik F-Tile Serial Lite IV Intel FPGA IP

Različica dokumenta 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Različica Intel Quartus Prime
22.1
21.3 21.3 21.2

IP različica 5.0.0
3.0.0 3.0.0 2.0.0

Spremembe
· Posodobljena tabela: Funkcije F-Tile Serial Lite IV Intel FPGA IP — posodobljen opis prenosa podatkov z dodatno podporo za hitrost oddajnika FHT: 58G NRZ, 58G PAM4 in 116G PAM4
· Posodobljena tabela: F-Tile Serial Lite IV Intel FPGA IP Parameter Description — Dodan nov parameter · System PLL referenčna taktna frekvenca · Omogoči končno točko odpravljanja napak — Posodobljene vrednosti za hitrost prenosa podatkov PMA — Posodobljeno poimenovanje parametrov, da se ujema z GUI
· Posodobljen opis za prenos podatkov v tabeli: Funkcije F-Tile Serial Lite IV Intel FPGA IP.
· Preimenovano ime tabele IP v F-Tile Serial Lite IV Intel FPGA IP Opis parametrov v razdelku Parametri zaradi jasnosti.
· Posodobljena tabela: Parametri IP: — Dodan nov parameter – RSFEC omogočen na drugem IP-ju Serial Lite IV Simplex, nameščenem na istem kanalu(-ih) FGT. — Posodobljene privzete vrednosti za referenčno taktno frekvenco oddajnika.
Začetna izdaja.

ISO 9001:2015 Registriran

Dokumenti / Viri

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Uporabniški priročnik F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Uporabniški priročnik F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP