F Tile Serial Lite IV Intel FPGA IP පරිශීලක මාර්ගෝපදේශය

අන්තර්ගතය සඟවන්න

F ටයිල් Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය
Intel® Quartus® Prime Design Suite සඳහා යාවත්කාලීන කරන ලදී: 22.1 IP අනුවාදය: 5.0.0

සබැඳි අනුවාදය ප්‍රතිපෝෂණ යවන්න

UG-20324

ID: 683074 අනුවාදය: 2022.04.28

අන්තර්ගතය
අන්තර්ගතය
1. F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය ගැන ………………………………………… 4
2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view……………………………………………………. 6 2.1. මුදා හැරීමේ තොරතුරු ………………………………………………………………………………………… 7 2.2. සහය දක්වන විශේෂාංග ……………………………………………………………………………… 7 2.3. IP අනුවාද ආධාරක මට්ටම ……………………………………………………………………………… 8 2.4. උපාංග වේග ශ්‍රේණියේ සහාය ……………………………………………………………………………… 8 2.5. සම්පත් භාවිතය සහ ප්‍රමාදය ……………………………………………………………… 9 2.6. කලාප පළල කාර්යක්ෂමතාව …………………………………………………………………… 9
3. ආරම්භ කිරීම …………………………………………………………………………. 11 3.1. Intel FPGA IP Cores ස්ථාපනය කිරීම සහ බලපත්‍ර ලබා දීම………………………………………… 11 3.1.1. Intel FPGA IP ඇගයීම් මාදිලිය…………………………………………………… 11 3.2. IP පරාමිතීන් සහ විකල්ප නියම කිරීම …………………………………………………… 14 3.3. උත්පාදනය කරන ලදී File ව්‍යුහය…………………………………………………………………… 14 3.4. Intel FPGA IP Cores අනුකරණය කිරීම…………………………………………………………………… 16 3.4.1. නිර්මාණය අනුකරණය කිරීම සහ සත්‍යාපනය කිරීම……………………………………………… 17 3.5. අනෙකුත් EDA මෙවලම්වල IP Cores සංස්ලේෂණය කිරීම ………………………………………………………… 17 3.6. සම්පූර්ණ නිර්මාණය සම්පාදනය කිරීම ………………………………………………………………………………………… 18
4. ක්‍රියාකාරී විස්තරය………………………………………………………………………………………… 19 4.1. TX දත්ත පත්‍රය …………………………………………………………………………………………………… 20 4.1.1. TX MAC ඇඩැප්ටරය …………………………………………………………………… 21 4.1.2. පාලන වචනය (CW) ඇතුලත් කිරීම ……………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………… 28 4.1.4. TX MII කේතකය……………………………………………………………………………… 29 4.1.5. TX PCS සහ PMA…………………………………………………………………… 30 4.2. RX Datapath……………………………………………………………… 30 4.2.1. RX PCS සහ PMA …………………………………………………………………… 31 4.2.2. RX MII විකේතකය ………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………… 31 4.2.4. RX Deskew……………………………………………………………………………… 32 4.2.5. RX CW ඉවත් කිරීම ………………………………………………………………………… 35 4.3. F-Tile Serial Lite IV Intel FPGA IP ඔරලෝසු ගෘහ නිර්මාණ ශිල්පය …………………………………………. 36 4.4. නැවත සකසන්න සහ සම්බන්ධ කිරීම ආරම්භ කිරීම……………………………………………………………………………… 37 4.4.1. TX යළි පිහිටුවීම සහ ආරම්භ කිරීමේ අනුපිළිවෙල ……………………………………………. 38 4.4.2. RX යළි පිහිටුවීම සහ ආරම්භ කිරීමේ අනුපිළිවෙල ……………………………………………. 39 4.5. සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම ………………………………………………………… 40
5. පරාමිති…………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා ……………………………………………… 44 6.1. ඔරලෝසු සංඥා …………………………………………………………………………………………………… 44 6.2. සංඥා නැවත සකසන්න………………………………………………………………………………………… 44 6.3. MAC සංඥා ………………………………………………………………………………………… 45 6.4. සම්ප්‍රේෂක ප්‍රතිසංවිධාන සංඥා ……………………………………………………………… 48 6.5. PMA සංඥා ………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 2

ප්‍රතිපෝෂණ යවන්න

අන්තර්ගතය
7. F-Tile Serial Lite IV Intel FPGA IP සමඟ සැලසුම් කිරීම …………………………………………………… 51 7.1. මාර්ගෝපදේශ නැවත සකසන්න………………………………………………………………………………………… මාර්ගෝපදේශ හැසිරවීමේ දෝෂය…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP පරිශීලක මාර්ගෝපදේශ ලේඛනාගාරය …………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP පරිශීලක මාර්ගෝපදේශය සඳහා ලේඛන සංශෝධන ඉතිහාසය…….53

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 3

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

1. F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය ගැන

මෙම ලේඛනය IP විශේෂාංග, ගෘහ නිර්මාණ විස්තරය, උත්පාදනය කිරීමට පියවර සහ Intel Agilex TM උපාංගවල F-ටයිල් සම්ප්‍රේෂක භාවිතා කරමින් F-Tile Serial Lite IV Intel® FPGA IP සැලසුම් කිරීමට මාර්ගෝපදේශ විස්තර කරයි.

අපේක්ෂිත ප්‍රේක්ෂකයින්

මෙම ලේඛනය පහත පරිශීලකයින් සඳහා අදහස් කෙරේ:
· පද්ධති මට්ටමේ සැලසුම් සැලසුම් අදියරේදී IP තේරීම සිදු කිරීමට ගෘහ නිර්මාණ ශිල්පීන් සැලසුම් කරන්න
· දෘඪාංග නිර්මාණකරුවන් ඔවුන්ගේ පද්ධති මට්ටමේ සැලසුමට IP අනුකලනය කරන විට
· පද්ධති මට්ටමේ සමාකරණ සහ දෘඪාංග වලංගු කිරීමේ අදියර තුළ වලංගුකරණ ඉංජිනේරුවන්

අදාළ ලියකියවිලි

පහත වගුවේ F-Tile Serial Lite IV Intel FPGA IP සම්බන්ධ අනෙකුත් යොමු ලේඛන ලැයිස්තුගත කරයි.

වගුව 1.

අදාළ ලියකියවිලි

යොමුව

F-Tile Serial Lite IV Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය

Intel Agilex උපාංග දත්ත පත්‍රිකාව

විස්තරය
මෙම ලේඛනය F-Tile Serial Lite IV Intel FPGA IP නිර්මාණයේ උත්පාදනය, භාවිත මාර්ගෝපදේශ සහ ක්‍රියාකාරී විස්තරය සපයයිampIntel Agilex උපාංග වල les.
මෙම ලේඛනය Intel Agilex උපාංග සඳහා විදුලි ලක්ෂණ, මාරු කිරීමේ ලක්ෂණ, වින්‍යාස පිරිවිතර සහ වේලාව විස්තර කරයි.

වගුව 2.
CW RS-FEC PMA TX RX PAM4 NRZ

කෙටි යෙදුම් සහ පාරිභාෂික වචන ලැයිස්තුව
කෙටි යෙදුම

ප්‍රසාරණ පාලන වර්ඩ් රීඩ්-සොලමන් ඉදිරි දෝෂ නිවැරදි කිරීම භෞතික මධ්‍යම ඇමුණුම් සම්ප්‍රේෂක ග්‍රාහක ස්පන්දනය-Amplitude Modulation 4-මට්ටම-බිංදුවට ආපසු නොයෑම

දිගටම…

ඉන්ටෙල් සංස්ථාව. සියලුම හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය සහ අනෙකුත් Intel සලකුණු Intel Corporation හෝ එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල ක්‍රියාකාරීත්වය Intel හි සම්මත වගකීම් වලට අනුකූලව වත්මන් පිරිවිතරයන්ට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම භාණ්ඩයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ. *අනෙකුත් නම් සහ වෙළඳ නාම වෙනත් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.

ISO 9001:2015 ලියාපදිංචි කර ඇත

1. F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 683074 ගැන | 2022.04.28

PCS MII XGMII

කෙටි යෙදුම

ප්‍රසාරණය භෞතික කේතීකරණ උපස්ථරය මාධ්‍ය ස්වාධීන අතුරුමුහුණත 10 Gigabit මාධ්‍ය ස්වාධීන අතුරුමුහුණත

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 5

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view

රූපය 1.

F-Tile Serial Lite IV Intel FPGA IP chip-to-chip, Board-to-board, සහ backplane යෙදුම් සඳහා ඉහළ කලාප පළල දත්ත සන්නිවේදනය සඳහා සුදුසු වේ.

F-Tile Serial Lite IV Intel FPGA IP මාධ්‍ය ප්‍රවේශ පාලනය (MAC), භෞතික කේතීකරණ උපස්ථරය (PCS) සහ භෞතික මාධ්‍ය ඇමුණුම් (PMA) අවහිර කිරීම් ඇතුළත් වේ. IP උපරිම වශයෙන් PAM56 මංතීරු හතරක් සමඟ එක් මංතීරුවකට 4 Gbps දක්වා දත්ත හුවමාරු වේගයකට හෝ උපරිම NRZ මංතීරු 28ක් සහිත මංතීරුවකට 16 Gbps දක්වා සහය දක්වයි. මෙම IP මඟින් ඉහළ කලාප පළලක්, අඩු උඩිස් රාමු, අඩු I/O සංඛ්‍යාවක් ලබා දෙන අතර මංතීරු සහ වේගය යන දෙකෙහිම ඉහළ පරිමාණයට සහය දක්වයි. F-ටයිල් සම්ප්‍රේෂකයේ Ethernet PCS මාදිලිය සමඟින් පුළුල් පරාසයක දත්ත අනුපාතවල සහය ඇතිව මෙම IP පහසුවෙන් නැවත සකස් කළ හැක.

මෙම IP සම්ප්‍රේෂණ ක්‍රම දෙකකට සහය දක්වයි:
· මූලික ප්‍රකාරය–මෙය ආරම්භක පැකට්ටුව, හිස් චක්‍රය සහ පැකේජයේ කෙළවර නොමැතිව දත්ත යවන පිරිසිදු ප්‍රවාහ මාදිලියකි කලාප පළල වැඩි කිරීම. IP පළමු වලංගු දත්ත පිපිරීමක ආරම්භය ලෙස ගනී.
· සම්පූර්ණ මාදිලිය - මෙය පැකට් මාරු කිරීමේ මාදිලියකි. මෙම මාදිලියේදී, IP විසින් පැකට්ටුවක ආරම්භයේ සහ අවසානයේ පරිසීමක ලෙස පිපිරීමක් සහ සමමුහුර්ත චක්‍රයක් යවයි.

F-Tile Serial Lite IV ඉහළ මට්ටමේ බ්ලොක් රූප සටහන

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n මංතීරු බිටු (NRZ මාදිලිය)/ 2*n මංතීරු බිටු (PAM4 මාදිලිය)

TX MAC

ඇඩැප්ටරය ඇතුල් කරන්න

MII සංකේතනය

අභිරුචි PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n මංතීරු බිටු (PAM4 මාදිලිය)/ n මංතීරු බිටු (NRZ මාදිලිය)
TX අනුක්‍රමික අතුරුමුහුණත

Avalon Streaming අතුරුමුහුණත RX
64*n මංතීරු බිටු (NRZ මාදිලිය)/ 2*n මංතීරු බිටු (PAM4 මාදිලිය)

RX PCS

CW RMV

ඩෙස්ක්ව

MII

සහ විකේතනය පෙළගස්වන්න

RX MII

EMIB

බ්ලොක් සමමුහුර්තකරණය සහ FEC DESCRAMBLER විකේතනය කරන්න

RX PMA

CSR

2n Lanes Bits (PAM4 මාදිලිය)/ n Lanes Bits (NRZ මාදිලිය) RX අනුක්‍රමික අතුරුමුහුණත
Avalon Memory-Mapped Interface Register Config

පුරාවෘත්තය

මෘදු තර්කනය

දැඩි තර්කනය

ISO 9001:2015 ලියාපදිංචි කර ඇත

2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view 683074 | 2022.04.28

ඔබට F-Tile Serial Lite IV Intel FPGA IP නිර්මාණය උත්පාදනය කළ හැකampIP විශේෂාංග ගැන වැඩිදුර ඉගෙන ගැනීමට les. F-Tile Serial Lite IV Intel FPGA IP Design Ex වෙත යොමු වන්නample පරිශීලක මාර්ගෝපදේශය.
අදාළ තොරතුරු · 19 පිටුවේ ක්‍රියාකාරී විස්තරය · F-Tile Serial Lite IV Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය

2.1. තොරතුරු නිකුත් කිරීම

Intel FPGA IP අනුවාද v19.1 දක්වා Intel Quartus® Prime Design Suite මෘදුකාංග අනුවාදවලට ගැලපේ. ඉන්ටෙල් ක්වාටස් ප්‍රයිම් ඩිසයින් සූට් මෘදුකාංග අනුවාදය 19.2 සිට, ඉන්ටෙල් එෆ්පීජීඒ අයිපී නව අනුවාද ක්‍රමයක් ඇත.

එක් එක් Intel Quartus Prime මෘදුකාංග අනුවාදය සමඟ Intel FPGA IP අනුවාදය (XYZ) අංකය වෙනස් විය හැක. වෙනසක්:

· X IP හි ප්රධාන සංශෝධනයක් දක්වයි. ඔබ Intel Quartus Prime මෘදුකාංගය යාවත්කාලීන කරන්නේ නම්, ඔබ IP නැවත උත්පාදනය කළ යුතුය.
· Y මඟින් IP නව විශේෂාංග ඇතුළත් වේ. මෙම නව විශේෂාංග ඇතුළත් කිරීමට ඔබේ IP නැවත උත්පාදනය කරන්න.
· Z IP හි සුළු වෙනස්කම් ඇතුළත් වේ. මෙම වෙනස්කම් ඇතුළත් කිරීමට ඔබගේ IP නැවත උත්පාදනය කරන්න.

වගුව 3.

F-Tile Serial Lite IV Intel FPGA IP නිකුත් කිරීමේ තොරතුරු

අයිතම IP අනුවාදය Intel Quartus Prime අනුවාදය නිකුත් කිරීමේ දින ඇණවුම් කේතය

5.0.0 22.1 2022.04.28 IP-SLITE4F

විස්තරය

2.2 සහාය දක්වන විශේෂාංග
පහත වගුව F-Tile Serial Lite IV Intel FPGA IP හි ඇති විශේෂාංග ලැයිස්තුගත කරයි:

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 7

2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view 683074 | 2022.04.28

වගුව 4.

F-Tile Serial Lite IV Intel FPGA IP විශේෂාංග

විශේෂාංගය

විස්තරය

දත්ත හුවමාරුව

· PAM4 මාදිලිය සඳහා:
— FHT සහාය දක්වන්නේ උපරිම මංතීරු 56.1ක් සහිත මංතීරුවකට 58, 116, සහ 4 Gbps පමණි.
— FGT උපරිම මංතීරු 58ක් සමඟ එක් මංතීරුවකට 12 Gbps දක්වා සහය දක්වයි.
PAM18 මාදිලිය සඳහා සහය දක්වන සම්ප්‍රේෂක දත්ත අනුපාත පිළිබඳ වැඩි විස්තර සඳහා 42 පිටුවේ 4 වගුව බලන්න.
· NRZ මාදිලිය සඳහා:
— FHT සහාය දක්වන්නේ උපරිම මංතීරු 28.05ක් සහිත මංතීරුවකට 58 සහ 4 Gbps පමණි.
— FGT උපරිම මංතීරු 28.05ක් සමඟ එක් මංතීරුවකට 16 Gbps දක්වා සහය දක්වයි.
NRZ මාදිලිය සඳහා සහය දක්වන සම්ප්‍රේෂක දත්ත අනුපාත පිළිබඳ වැඩි විස්තර සඳහා 18 පිටුවේ 42 වගුව බලන්න.
· අඛණ්ඩ ප්‍රවාහ (මූලික) හෝ පැකට් (සම්පූර්ණ) මාදිලි සඳහා සහය දක්වයි.
· අඩු උඩිස් රාමු පැකට් සඳහා සහය දක්වයි.
· සෑම පිපිරුම් ප්‍රමාණයකටම බයිට් කැටිති මාරු කිරීමට සහය දක්වයි.
· පරිශීලක-ආරම්භක හෝ ස්වයංක්‍රීය මංතීරු පෙළගැස්ම සඳහා සහය දක්වයි.
· වැඩසටහන්ගත කළ හැකි පෙළගැස්වීමේ කාලය සඳහා සහය දක්වයි.

PCS

· මෘදු තාර්කික සම්පත් අඩු කිරීම සඳහා Intel Agilex F-tile transceivers සමඟ අතුරු මුහුණත් කරන දෘඪ IP තර්කනය භාවිතා කරයි.
· 4GBASE-KP100 පිරිවිතර සඳහා PAM4 මොඩියුලේෂන් මාදිලියට සහය දක්වයි. මෙම මොඩියුලේෂන් මාදිලියේදී RS-FEC සැමවිටම සක්‍රීය වේ.
· විකල්ප RS-FEC මොඩියුලේෂන් මාදිලිය සමඟ NRZ සඳහා සහය දක්වයි.
· 64b/66b කේතන විකේතනය සඳහා සහය දක්වයි.

දෝෂ හඳුනා ගැනීම සහ හැසිරවීම

· TX සහ RX දත්ත මාර්ගවල CRC දෝෂ පරීක්ෂා කිරීම සඳහා සහය දක්වයි. · RX සම්බන්ධක දෝෂ පරීක්ෂා කිරීම සඳහා සහය දක්වයි. · RX PCS දෝෂ හඳුනාගැනීම සඳහා සහය දක්වයි.

අතුරුමුහුණත්

· ස්වාධීන සබැඳි සහිත සම්පූර්ණ ඩුප්ලෙක්ස් පැකට් හුවමාරුවට පමණක් සහය දක්වයි.
· අඩු හුවමාරු ප්‍රමාදයක් සහිත බහු FPGA උපාංග වෙත ලක්ෂ්‍යයෙන්-ලක්ෂ්‍ය අන්තර් සම්බන්ධතාවක් භාවිත කරයි.
· පරිශීලක නිර්වචනය කරන ලද විධාන සඳහා සහය දක්වයි.

2.3 IP අනුවාද ආධාරක මට්ටම

F-Tile Serial Lite IV Intel FPGA IP සඳහා Intel Quartus Prime මෘදුකාංගය සහ Intel FPGA උපාංග සහාය පහත පරිදි වේ:

වගුව 5.

IP අනුවාදය සහ ආධාරක මට්ටම

Intel Quartus Prime 22.1

උපාංගය Intel Agilex F-tile transceivers

IP අනුවාද සමාකරණ සම්පාදනය දෘඪාංග නිර්මාණය

5.0.0

2.4 උපාංග වේග ශ්‍රේණියේ සහාය
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-tile උපාංග සඳහා පහත සඳහන් වේග ශ්‍රේණි සඳහා සහය දක්වයි: · Transceiver වේග ශ්‍රේණිය: -1, -2, සහ -3 · මූලික වේග ශ්‍රේණිය: -1, -2, සහ - 3

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 8

ප්‍රතිපෝෂණ යවන්න

2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view 683074 | 2022.04.28

අදාළ තොරතුරු
Intel Agilex උපාංග දත්ත පත්‍රිකාව Intel Agilex F-tile transceivers හි සහය දක්වන දත්ත අනුපාතය පිළිබඳ වැඩි විස්තර.

2.5 සම්පත් භාවිතය සහ ප්‍රමාදය

F-Tile Serial Lite IV Intel FPGA IP සඳහා සම්පත් සහ ප්‍රමාදය Intel Quartus Prime Pro සංස්කරණ මෘදුකාංග අනුවාදය 22.1 වෙතින් ලබා ගන්නා ලදී.

වගුව 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP සම්පත් භාවිතය
ප්‍රමාදය මැනීම පදනම් වන්නේ TX මූලික ආදානයේ සිට RX හර ප්‍රතිදානය දක්වා වට සංචාර ප්‍රමාදය මතය.

සම්ප්රේෂක වර්ගය

ප්රභේදය

දත්ත මංතීරු මාදිලි ගණන RS-FEC ALM

ප්‍රමාදය (TX හර ඔරලෝසු චක්‍රය)

එෆ්ජීටී

28.05 Gbps NRZ 16

මූලික ආබාධිත 21,691 65

සම්පූර්ණ ආබාධිත 22,135 65

මූලික සක්රිය 21,915 189

සම්පූර්ණ සක්‍රීය 22,452 189

58 Gbps PAM4 12

මූලික සක්රිය 28,206 146

සම්පූර්ණ සක්‍රීය 30,360 146

එෆ්එච්ටී

58 Gbps NRZ

මූලික සක්රිය 15,793 146

සම්පූර්ණ සක්‍රීය 16,624 146

58 Gbps PAM4 4

මූලික සක්රිය 15,771 154

සම්පූර්ණ සක්‍රීය 16,611 154

116 Gbps PAM4 4

මූලික සක්රිය 21,605 128

සම්පූර්ණ සක්‍රීය 23,148 128

2.6 කලාප පළල කාර්යක්ෂමතාව

වගුව 7.

කලාප පළල කාර්යක්ෂමතාව

විචල්‍ය සම්ප්‍රේෂක මාදිලිය

PAM4

ප්‍රවාහ මාදිලිය RS-FEC

සම්පුර්ණයෙන්ම සක්‍රීය කර ඇත

මූලික සක්රිය කර ඇත

Gbps (RAW_RATE) හි අනුක්‍රමික අතුරුමුහුණත් බිට් අනුපාතය
වචන ගණනකින් හුවමාරුවක පිපිරුම් ප්‍රමාණය (BURST_SIZE) (1)
ඔරලෝසු චක්‍රයේ පෙළගැස්වීමේ කාලය (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

සැකසීම්

NRZ

සම්පූර්ණයි

ආබාධිතයි

සබල කර ඇත

28.0

2,048

4,096

මූලික ආබාධිත 28.0

සක්රිය කර ඇත 28.0

4,194,304

4,096

4,096 දිගටම…

(1) මූලික මාදිලිය සඳහා BURST_SIZE අනන්තය කරා ළඟා වන බැවින් විශාල සංඛ්‍යාවක් භාවිතා වේ.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 9

2. F-Tile Serial Lite IV Intel FPGA IP අවසන්view 683074 | 2022.04.28

විචල්යයන්

සැකසීම්

64/66b සංකේතනය

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

වචන ගණනින් (BURST_SIZE_OVHD) පිපිරුම් ප්‍රමාණයක උඩින්

2 (2)

0 (3)

2 (2)

0 (3)

ඔරලෝසු චක්‍රයේ (ALIGN_MARKER_PERIOD) පෙළගැස්වීමේ සලකුණු කාල සීමාව 81,915

81,915

81,916

5 හි පෙළගැස්වීමේ සලකුණු පළල

ඔරලෝසු චක්රය

(ALIGN_MARKER_WIDTH)

කලාප පළල කාර්යක්ෂමතාව (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ඵලදායී අනුපාතය (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

උපරිම පරිශීලක ඔරලෝසු සංඛ්‍යාතය (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

අදාළ තොරතුරු සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම 40 පිටුවේ

(2) සම්පූර්ණ ප්‍රකාරයේදී, BURST_SIZE_OVHD ප්‍රමාණය දත්ත ප්‍රවාහයක START/END යුගල කළ පාලන වචන ඇතුළත් වේ.
(3) මූලික මාදිලිය සඳහා, ප්‍රවාහයේදී START/END නොමැති නිසා BURST_SIZE_OVHD 0 වේ.
(4) කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම සඳහා සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතා ගණනය කිරීම බලන්න.
(5) ඵලදායී අනුපාත ගණනය කිරීම සඳහා සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතා ගණනය කිරීම වෙත යොමු වන්න.
(6) උපරිම පරිශීලක ඔරලෝසු සංඛ්‍යාත ගණනය කිරීම සඳහා සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතා ගණනය බලන්න.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 10

ප්‍රතිපෝෂණ යවන්න

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

3. ආරම්භ කිරීම

3.1 Intel FPGA IP Cores ස්ථාපනය කිරීම සහ බලපත්‍ර ලබා දීම

Intel Quartus Prime මෘදුකාංග ස්ථාපනයට Intel FPGA IP පුස්තකාලය ඇතුළත් වේ. මෙම පුස්තකාලය අමතර බලපත්‍රයක් අවශ්‍ය නොවී ඔබේ නිෂ්පාදන භාවිතය සඳහා බොහෝ ප්‍රයෝජනවත් IP හරයන් සපයයි. සමහර Intel FPGA IP cores නිෂ්පාදන භාවිතය සඳහා වෙනම බලපත්‍රයක් මිලදී ගැනීමට අවශ්‍ය වේ. Intel FPGA IP ඇගයීම් මාදිලිය මඟින් සම්පූර්ණ නිෂ්පාදන IP core බලපත්‍රයක් මිලදී ගැනීමට තීරණය කිරීමට පෙර මෙම බලපත්‍රලාභී Intel FPGA IP මධ්‍ය අනුකරණය සහ දෘඪාංග ඇගයීමට ඉඩ සලසයි. ඔබ බලපත්‍රලාභී Intel IP මධ්‍යයන් සඳහා සම්පූර්ණ නිෂ්පාදන බලපත්‍රයක් මිලදී ගැනීමට අවශ්‍ය වන්නේ ඔබ දෘඩාංග පරීක්ෂාව සම්පූර්ණ කර නිෂ්පාදනයේදී IP භාවිතා කිරීමට සූදානම් වූ පසුව පමණි.

Intel Quartus Prime මෘදුකාංගය පෙරනිමියෙන් පහත ස්ථාන වල IP cores ස්ථාපනය කරයි:

රූපය 2.

IP Core ස්ථාපන මාර්ගය
intelFPGA(_pro) quartus – Intel Quartus Prime මෘදුකාංගය ip අඩංගු වේ – Intel FPGA IP පුස්තකාලය සහ තෙවන පාර්ශවීය IP cores altera අඩංගු වේ – Intel FPGA IP පුස්තකාල මූල කේතය අඩංගු වේ - Intel FPGA IP මූලාශ්‍රය අඩංගු වේ files

වගුව 8.

IP Core ස්ථාපන ස්ථාන

ස්ථානය

මෘදුකාංග

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro සංස්කරණය

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro සංස්කරණය

වේදිකා වින්ඩෝස්* ලිනක්ස්*

සටහන:

Intel Quartus Prime මෘදුකාංගය ස්ථාපන මාර්ගයේ ඉඩ සඳහා සහය නොදක්වයි.

3.1.1. Intel FPGA IP ඇගයීම් මාදිලිය
නොමිලේ Intel FPGA IP ඇගයීම් ප්‍රකාරය ඔබට මිලදී ගැනීමට පෙර බලපත්‍රලාභී Intel FPGA IP මධ්‍ය අනුකරණය සහ දෘඪාංග ඇගයීමට ඉඩ සලසයි. Intel FPGA IP ඇගයීම් මාදිලිය අතිරේක බලපත්‍රයක් නොමැතිව පහත ඇගයීම් සඳහා සහය දක්වයි:
ඔබේ පද්ධතියේ බලපත්‍රලාභී Intel FPGA IP හරයක හැසිරීම අනුකරණය කරන්න. · IP හරයේ ක්‍රියාකාරීත්වය, ප්‍රමාණය සහ වේගය ඉක්මනින් සහ පහසුවෙන් තහවුරු කරන්න. · කාල සීමා සහිත උපාංග ක්‍රමලේඛනය ජනනය කරන්න fileIP cores ඇතුළත් මෝස්තර සඳහා s. · ඔබගේ IP හරය සහිත උපාංගයක් ක්‍රමලේඛනය කර දෘඪාංගයේ ඔබගේ සැලසුම සත්‍යාපනය කරන්න.

ISO 9001:2015 ලියාපදිංචි කර ඇත

3. ආරම්භ කිරීම
683074 | 2022.04.28
Intel FPGA IP ඇගයීම් මාදිලිය පහත මෙහෙයුම් මාතයන් සඳහා සහය දක්වයි:
· Tethered – බලපත්‍රලාභී Intel FPGA IP අඩංගු සැලසුම ඔබේ පුවරුව සහ සත්කාරක පරිගණකය අතර සම්බන්ධතාවයක් සමඟ දින නියමයක් නොමැතිව ධාවනය කිරීමට ඉඩ දෙයි. ටෙදර්ඩ් මාදිලියට අනුක්‍රමික ඒකාබද්ධ පරීක්ෂණ ක්‍රියා කණ්ඩායමක් අවශ්‍ය වේ (JTAG) J අතර සම්බන්ධ වූ කේබලයTAG දෘඪාංග ඇගයුම් කාල සීමාව සඳහා Intel Quartus Prime Programmer ක්‍රියාත්මක වන ඔබේ පුවරුව සහ සත්කාරක පරිගණකයේ වරාය. ක්‍රමලේඛකයාට අවශ්‍ය වන්නේ Intel Quartus Prime මෘදුකාංගයේ අවම ස්ථාපනයක් පමණක් වන අතර, Intel Quartus Prime බලපත්‍රයක් අවශ්‍ය නොවේ. ධාරක පරිගණකය J හරහා උපාංගය වෙත ආවර්තිතා සංඥාවක් යැවීමෙන් ඇගයීමේ කාලය පාලනය කරයිTAG වරාය. සැලසුම්කරණයේ ඇති සියලුම බලපත්‍රලාභී IP මධ්‍ය ටෙදර්ඩ් මාදිලියට සහය දක්වන්නේ නම්, ඕනෑම IP හර ඇගයීමක් කල් ඉකුත් වන තෙක් ඇගයීමේ කාලය ක්‍රියාත්මක වේ. සියලුම IP හරයන් අසීමිත ඇගයීම් කාලය සඳහා සහය දක්වන්නේ නම්, උපාංගය කල් ඉකුත් නොවේ.
· Untethered – බලපත්‍රලාභී IP අඩංගු සැලසුම සීමිත කාලයක් සඳහා ධාවනය කිරීමට ඉඩ දෙයි. Intel Quartus Prime මෘදුකාංගය ක්‍රියාත්මක වන සත්කාරක පරිගණකයෙන් උපාංගය විසන්ධි වුවහොත් IP හරය untethered මාදිලියට ප්‍රතිවර්තනය වේ. සැලසුමේ ඇති වෙනත් බලපත්‍රලාභී IP හරයක් ටෙදර් මාදිලියට සහය නොදක්වන්නේ නම් IP හරය ද සම්බන්ධ නොකළ ප්‍රකාරයට ප්‍රතිවර්තනය වේ.
සැලසුමේ ඕනෑම බලපත්‍රලාභී Intel FPGA IP සඳහා ඇගයීම් කාලය කල් ඉකුත් වූ විට, සැලසුම ක්‍රියාත්මක වීම නතර වේ. Intel FPGA IP ඇගයීම් මාදිලිය භාවිතා කරන සියලුම IP මධ්‍යයන් සැලසුම් කිරීමේදී ඕනෑම IP හරයක් අවසන් වන විට එකවර කාලය අවසන් වේ. ඇගයීම් කාලය කල් ඉකුත් වූ විට, දෘඪාංග සත්‍යාපනය දිගටම කරගෙන යාමට පෙර ඔබ FPGA උපාංගය නැවත ක්‍රමලේඛනය කළ යුතුය. නිෂ්පාදනය සඳහා IP හරය භාවිතා කිරීම දීර්ඝ කිරීම සඳහා, IP හරය සඳහා සම්පූර්ණ නිෂ්පාදන බලපත්‍රයක් මිලදී ගන්න.
ඔබට සීමා රහිත උපාංග ක්‍රමලේඛනයක් උත්පාදනය කිරීමට පෙර ඔබ බලපත්‍රය මිලදී ගෙන සම්පූර්ණ නිෂ්පාදන බලපත්‍ර යතුරක් ජනනය කළ යුතුය file. Intel FPGA IP ඇගයීම් ප්‍රකාරයේදී, සම්පාදකය ජනනය කරන්නේ කාල සීමා සහිත උපාංග ක්‍රමලේඛනයක් පමණි. file ( _time_limited.sof) කාල සීමාවේදී කල් ඉකුත් වේ.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 12

ප්‍රතිපෝෂණ යවන්න

3. ආරම්භ කිරීම 683074 | 2022.04.28

රූපය 3.

Intel FPGA IP ඇගයීම් මාදිලියේ ප්‍රවාහය
Intel FPGA IP පුස්තකාලය සමඟ Intel Quartus Prime මෘදුකාංගය ස්ථාපනය කරන්න

බලපත්‍රලාභී Intel FPGA IP Core පරාමිතිකරණය සහ ඉක්මන් කිරීම

සහය දක්වන සිමියුලේටරයක IP සත්‍යාපනය කරන්න

Intel Quartus Prime මෘදුකාංගයේ නිර්මාණය සම්පාදනය කරන්න

කාල සීමා සහිත උපාංග ක්‍රමලේඛනයක් ජනනය කරන්න File

Intel FPGA උපාංගය වැඩසටහන්ගත කර පුවරුවේ ක්‍රියාකාරිත්වය තහවුරු කරන්න
නිෂ්පාදන භාවිතය සඳහා IP සූදානම් නැත?
ඔව් සම්පූර්ණ නිෂ්පාදනයක් මිලදී ගන්න
IP බලපත්රය

සටහන:

වාණිජ නිෂ්පාදනවල බලපත්‍රලාභී IP ඇතුළත් කරන්න
පරාමිතිකරණ පියවර සහ ක්‍රියාත්මක කිරීමේ විස්තර සඳහා එක් එක් IP හරයේ පරිශීලක මාර්ගෝපදේශය වෙත යොමු වන්න.
ඉන්ටෙල් IP මධ්‍යයන් සඳහා එක් ආසනයකට, සදාකාලික පදනමක් මත බලපත්‍ර ලබා දෙයි. බලපත්ර ගාස්තුවට පළමු වසර නඩත්තු කිරීම සහ සහාය ඇතුළත් වේ. පළමු වසරෙන් ඔබ්බට යාවත්කාලීන කිරීම්, දෝෂ නිවැරදි කිරීම් සහ තාක්ෂණික සහාය ලබා ගැනීමට ඔබ නඩත්තු කොන්ත්‍රාත්තුව අලුත් කළ යුතුය. ක්‍රමලේඛනය උත්පාදනය කිරීමට පෙර, නිෂ්පාදන බලපත්‍රයක් අවශ්‍ය වන Intel FPGA IP මධ්‍ය සඳහා ඔබ සම්පූර්ණ නිෂ්පාදන බලපත්‍රයක් මිලදී ගත යුතුය. fileඔබට අසීමිත කාලයක් සඳහා භාවිතා කළ හැකිය. Intel FPGA IP ඇගයීම් ප්‍රකාරයේදී, සම්පාදකය ජනනය කරන්නේ කාල සීමා සහිත උපාංග ක්‍රමලේඛනයක් පමණි. file ( _time_limited.sof) කාල සීමාවේදී කල් ඉකුත් වේ. ඔබේ නිෂ්පාදන බලපත්‍ර යතුරු ලබා ගැනීමට, Intel FPGA ස්වයං සේවා බලපත්‍ර මධ්‍යස්ථානය වෙත පිවිසෙන්න.
Intel FPGA මෘදුකාංග බලපත්‍ර ගිවිසුම් බලපත්‍රලාභී IP මධ්‍යයන්, Intel Quartus Prime නිර්මාණ මෘදුකාංගය සහ සියලුම බලපත්‍ර රහිත IP මධ්‍ය ස්ථාපනය සහ භාවිතය පාලනය කරයි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 13

3. ආරම්භ කිරීම 683074 | 2022.04.28
අදාළ තොරතුරු · Intel FPGA බලපත්‍ර ආධාරක මධ්‍යස්ථානය · Intel FPGA මෘදුකාංග ස්ථාපනය සහ බලපත්‍ර ලබා දීම
3.2 IP පරාමිතීන් සහ විකල්ප නියම කිරීම
IP පරාමිති සංස්කාරකය මඟින් ඔබේ අභිරුචි IP විචලනය ඉක්මනින් වින්‍යාස කිරීමට ඔබට ඉඩ සලසයි. Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගයේ IP විකල්ප සහ පරාමිතීන් සඳහන් කිරීමට පහත පියවර භාවිතා කරන්න.
1. ඔබට දැනටමත් ඔබේ F-Tile Serial Lite IV Intel FPGA IP ඒකාබද්ධ කිරීමට Intel Quartus Prime Pro සංස්කරණ ව්‍යාපෘතියක් නොමැති නම්, ඔබ එකක් සෑදිය යුතුය. ඒ. Intel Quartus Prime Pro සංස්කරණයේ, ක්ලික් කරන්න File නව Quartus Prime ව්‍යාපෘතියක් නිර්මාණය කිරීමට නව ව්‍යාපෘති විශාරද, හෝ File පවතින Quartus Prime ව්‍යාපෘතියක් විවෘත කිරීමට ව්‍යාපෘතිය විවෘත කරන්න. විශාරද උපාංගයක් සඳහන් කිරීමට ඔබෙන් විමසයි. බී. උපාංග පවුල Intel Agilex සඳහන් කරන්න සහ IP සඳහා වේග ශ්‍රේණියේ අවශ්‍යතා සපුරාලන නිෂ්පාදන F-ටයිල් උපාංගයක් තෝරන්න. c. Finish ක්ලික් කරන්න.
2. IP නාමාවලියෙහි, F-Tile Serial Lite IV Intel FPGA IP සොයාගෙන තෝරන්න. නව IP විචලනය කවුළුව දිස්වේ.
3. ඔබගේ නව අභිරුචි IP විචලනය සඳහා ඉහළ මට්ටමේ නමක් සඳහන් කරන්න. පරාමිති සංස්කාරකය IP විචල්‍ය සැකසුම් a හි සුරකියි file නම් කර ඇත .ip.
4. හරි ක්ලික් කරන්න. පරාමිති සංස්කාරකය දිස්වේ. 5. ඔබගේ IP විචලනය සඳහා පරාමිතීන් සඳහන් කරන්න. සඳහා පරාමිති අංශය වෙත යොමු වන්න
F-Tile Serial Lite IV Intel FPGA IP පරාමිතීන් පිළිබඳ තොරතුරු. 6. විකල්ප වශයෙන්, සමාකරණ පරීක්ෂණ බංකුවක් හෝ සම්පාදනය සහ දෘඪාංග නිර්මාණයක් ජනනය කිරීමට
example, Design Ex හි උපදෙස් අනුගමනය කරන්නample පරිශීලක මාර්ගෝපදේශය. 7. Generate HDL ක්ලික් කරන්න. Generation සංවාද කොටුව දිස්වේ. 8. ප්‍රතිදානය සඳහන් කරන්න file උත්පාදන විකල්ප, ඉන්පසු උත්පාදනය ක්ලික් කරන්න. IP විචලනය
fileඔබගේ පිරිවිතරයන්ට අනුව උත්පාදනය කරන්න. 9. Finish ක්ලික් කරන්න. පරාමිති සංස්කාරකය ඉහළ මට්ටමේ .ip එකතු කරයි file ධාරාවට
ස්වයංක්‍රීයව ව්‍යාපෘතිය. .ip අතින් එකතු කිරීමට ඔබෙන් විමසන්නේ නම් file ව්‍යාපෘතියට, Project Add/Remove ක්ලික් කරන්න Fileඑකතු කිරීමට ව්‍යාපෘතියේ s file. 10. ඔබගේ IP විචලනය උත්පාදනය කර ක්ෂණිකව ලබා දීමෙන් පසු, තොට සම්බන්ධ කිරීමට සුදුසු පින් පැවරුම් සිදු කරන්න සහ ඕනෑම සුදුසු එක්-උදාහරණ RTL පරාමිති සකසන්න.
42 පිටුවේ අදාළ තොරතුරු පරාමිතීන්
3.3 උත්පාදනය කරන ලදී File ව්යුහය
Intel Quartus Prime Pro සංස්කරණ මෘදුකාංගය පහත IP ප්‍රතිදානය ජනනය කරයි file ව්යුහය.
පිළිබඳ තොරතුරු සඳහා file නිර්මාණයේ ව්යුහය example, F-Tile Serial Lite IV Intel FPGA IP Design Ex වෙත යොමු වන්නample පරිශීලක මාර්ගෝපදේශය.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 14

ප්‍රතිපෝෂණ යවන්න

3. ආරම්භ කිරීම 683074 | 2022.04.28

රූපය 4. F-Tile Serial Lite IV Intel FPGA IP ජනනය කරන ලදී Files
.ip - IP ඒකාබද්ධ කිරීම file

IP විචලනය files

_ IP විචලනය files

example_design

.cmp - VHDL සංරචක ප්රකාශය file _bb.v – Verilog HDL කළු පෙට්ටිය EDA සංස්ලේෂණය file _inst.v සහ .vhd – Sample ක්ෂණික සැකිලි .xml- XML වාර්තාව file

Exampඔබගේ IP මූලික නිර්මාණය සඳහා le ස්ථානය example files. පෙරනිමි ස්ථානය උදා වේample_design, නමුත් වෙනත් මාර්ගයක් සඳහන් කිරීමට ඔබෙන් විමසනු ඇත.

.qgsimc - වර්ධක පුනර්ජනනයට සහාය වීම සඳහා අනුකරණ පරාමිතීන් ලැයිස්තුගත කරයි .qgsynthc - වර්ධක පුනර්ජනනයට සහාය වීම සඳහා සංශ්ලේෂණ පරාමිතීන් ලැයිස්තුගත කරයි

.qip - IP සංස්ලේෂණය ලැයිස්තුගත කරයි files

_generation.rpt- IP උත්පාදන වාර්තාව

.sopcinfo- මෘදුකාංග මෙවලම් දාම ඒකාබද්ධ කිරීම file .html- සම්බන්ධතා සහ මතක සිතියම් දත්ත

.csv – පින් පැවරුම file

.spd - තනි සමාකරණ ස්ක්‍රිප්ට් ඒකාබද්ධ කරයි

සිම් සිමියුලේෂන් files

synth IP සංස්ලේෂණය files

.v ඉහළ මට්ටමේ අනුකරණය file

.v ඉහළ මට්ටමේ IP සංස්ලේෂණය file

සිමියුලේටර් ස්ක්‍රිප්ට්

සබ්කෝර් පුස්තකාල

සින්ත්
උපකෝර් සංස්ලේෂණය files

සිම්
සබ්කෝර් සිමියුලේෂන් files

වගුව 9.

F-Tile Serial Lite IV Intel FPGA IP ජනනය කරන ලදී Files

File නම

විස්තරය

.ip

Platform Designer පද්ධතිය හෝ ඉහළ මට්ටමේ IP විචලනය file. ඔබ ඔබේ IP විචලනය ලබා දෙන නම වේ.

.cmp

VHDL සංරචක ප්‍රකාශය (.cmp) file පාඨයකි file VHDL නිර්මාණයේදී ඔබට භාවිතා කළ හැකි දේශීය සාමාන්‍ය සහ වරාය අර්ථ දැක්වීම් අඩංගු වේ files.

.html

සම්බන්ධතා තොරතුරු අඩංගු වාර්තාවක්, එය සම්බන්ධ කර ඇති එක් එක් ස්වාමියා සම්බන්ධයෙන් එක් එක් වහලෙකුගේ ලිපිනය පෙන්වන මතක සිතියමක් සහ පරාමිති පැවරුම්.

_generation.rpt

IP හෝ Platform Designer උත්පාදන ලොගය file. IP උත්පාදනය අතරතුර පණිවිඩවල සාරාංශයක්.

.qgsimc

වර්ධක පුනර්ජනනයට සහාය වීම සඳහා අනුකරණ පරාමිතීන් ලැයිස්තුගත කරයි.

.qgsynthc

වර්ධක පුනර්ජනනයට සහාය වීම සඳහා සංශ්ලේෂණ පරාමිතීන් ලැයිස්තුගත කරයි.

.qip

Intel Quartus Prime මෘදුකාංගයේ IP සංරචකය ඒකාබද්ධ කිරීමට සහ සම්පාදනය කිරීමට IP සංරචකය පිළිබඳ අවශ්‍ය සියලු තොරතුරු අඩංගු වේ.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 15

3. ආරම්භ කිරීම 683074 | 2022.04.28

File නම .sopcinfo
.csv .spd _bb.v _inst.v හෝ _inst.vhd .regmap
.svd
.v හෝ .vhd උපදේශක/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

විස්තරය
ඔබගේ Platform Designer පද්ධතියේ සම්බන්ධතා සහ IP සංරචක පරාමිතිකරණයන් විස්තර කරයි. ඔබ IP සංරචක සඳහා මෘදුකාංග ධාවක සංවර්ධනය කරන විට අවශ්‍යතා ලබා ගැනීමට ඔබට එහි අන්තර්ගතය විග්‍රහ කළ හැක. Nios® II මෙවලම් දාමය වැනි පහළ මෙවලම් මෙය භාවිතා කරයි file. .sopcinfo file සහ පද්ධතිය.එච් file Nios II මෙවලම් දාමය සඳහා ජනනය කරන ලද දාසයාට ප්‍රවේශ වන එක් එක් ස්වාමියාට සාපේක්ෂව එක් එක් වහලෙකු සඳහා ලිපින සිතියම් තොරතුරු ඇතුළත් වේ. විශේෂිත වහල් සංරචකයකට ප්‍රවේශ වීමට විවිධ ස්වාමිවරුන්ට වෙනස් ලිපින සිතියමක් තිබිය හැක.
IP සංරචකයේ යාවත්කාලීන තත්ත්වය පිළිබඳ තොරතුරු අඩංගු වේ.
අවශ්‍ය ආදානය file ip-make-simscript සඳහා සහය දක්වන සිමියුලේටර් සඳහා simulation scripts උත්පාදනය කිරීමට. .spd file ලැයිස්තුවක් අඩංගු වේ fileඔබට ආරම්භ කළ හැකි මතකයන් පිළිබඳ තොරතුරු සමඟින්, අනුකරණය සඳහා ජනනය කරන ලද s.
ඔබට Verilog කළු පෙට්ටිය (_bb.v) භාවිතා කළ හැක. file කළු පෙට්ටියක් ලෙස භාවිතා කිරීම සඳහා හිස් මොඩියුල ප්රකාශයක් ලෙස.
HDL හිටපුample ක්ෂණික සැකිල්ල. මේකේ තියෙන දේවල් copy paste කරන්න පුළුවන් file ඔබගේ HDL වෙත file IP විචලනය ක්ෂණික කිරීමට.
IP ලියාපදිංචි තොරතුරු අඩංගු නම්, .regmap file උත්පාදනය කරයි. .regmap file මාස්ටර් සහ ස්ලේව් අතුරුමුහුණත් වල ලියාපදිංචි සිතියම් තොරතුරු විස්තර කරයි. මේ file .sopcinfo සම්පූර්ණ කරයි file පද්ධතිය පිළිබඳ වඩාත් සවිස්තරාත්මක ලියාපදිංචි තොරතුරු සැපයීමෙන්. මෙය ලියාපදිංචි සංදර්ශකය සක්රීය කරයි viewපද්ධති කොන්සෝලය තුළ s සහ පරිශීලක අභිරුචිකරණය කළ හැකි සංඛ්‍යාලේඛන.
දෘඪ ප්‍රොසෙසර් පද්ධති (HPS) පද්ධති නිදොස් කිරීමේ මෙවලම් වලට ඉඩ දෙන්න view Platform Designer පද්ධතියක HPS වෙත සම්බන්ධ කර ඇති පර්යන්තවල ලියාපදිංචි සිතියම්. සංශ්ලේෂණය අතරතුර, .svd fileපද්ධති කොන්සෝල ප්‍රධානීන්ට පෙනෙන වහල් අතුරුමුහුණත් සඳහා s .sof හි ගබඩා කර ඇත file දෝශ නිරාකරණ කොටසේ. පද්ධති කොන්සෝලය මෙම කොටස කියවයි, වේදිකා නිර්මාණකරුට ලියාපදිංචි සිතියම් තොරතුරු සඳහා විමසිය හැක. පද්ධති වහලුන් සඳහා, වේදිකා නිර්මාණකරුට නම අනුව රෙජිස්ටර් වෙත ප්‍රවේශ විය හැක.
HDL fileසංශ්ලේෂණය හෝ අනුකරණය සඳහා එක් එක් උප මොඩියුලය හෝ ළමා IP ක්ෂණිකව ලබා දෙන s.
සමාකරණයක් පිහිටුවීමට සහ ධාවනය කිරීමට ModelSim*/QuestaSim* ස්ක්‍රිප්ට් msim_setup.tcl අඩංගු වේ.
VCS* සමාකරණයක් පිහිටුවීමට සහ ධාවනය කිරීමට shell script vcs_setup.sh අඩංගු වේ. shell script vcsmx_setup.sh සහ synopsys_sim.setup අඩංගු වේ file VCS MX අනුකරණයක් සැකසීමට සහ ධාවනය කිරීමට.
ෂෙල් ස්ක්‍රිප්ට් xcelium_setup.sh සහ වෙනත් සැකසුම අඩංගු වේ fileXcelium* සමාකරණය සැකසීමට සහ ධාවනය කිරීමට s.
HDL අඩංගු වේ fileIP උපමොඩියුල සඳහා s.
ජනනය කරන ලද සෑම ළමා IP නාමාවලියක් සඳහාම, Platform Designer විසින් synth/ සහ sim/ උප බහලුම් ජනනය කරයි.

3.4 Intel FPGA IP Cores අනුකරණය කිරීම
Intel Quartus Prime මෘදුකාංගය විශේෂිත EDA සිමියුලේටර් වල IP core RTL සමාකරණයට සහය දක්වයි. IP උත්පාදනය විකල්ප වශයෙන් සමාකරණ නිර්මාණය කරයි files, ක්‍රියාකාරී සමාකරණ ආකෘතිය ඇතුළුව, ඕනෑම පරීක්ෂණ බංකුවක් (හෝ උදාample design), සහ එක් එක් IP හරය සඳහා විකුණුම්කරු-විශේෂිත සිමියුලේටර් සැකසුම් ස්ක්‍රිප්ට්. ඔබට ක්‍රියාකාරී සමාකරණ ආකෘතිය සහ ඕනෑම testbench හෝ ex භාවිතා කළ හැකampඅනුකරණය සඳහා නිර්මාණය. IP උත්පාදන ප්‍රතිදානය ඕනෑම ටෙස්ට් බංකුවක් සම්පාදනය කිරීමට සහ ක්‍රියාත්මක කිරීමට ස්ක්‍රිප්ට් ද ඇතුළත් විය හැකිය. ඔබගේ IP හරය අනුකරණය කිරීමට ඔබට අවශ්‍ය සියලුම මාදිලි හෝ පුස්තකාල scripts ලැයිස්තුගත කරයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 16

ප්‍රතිපෝෂණ යවන්න

3. ආරම්භ කිරීම 683074 | 2022.04.28

Intel Quartus Prime මෘදුකාංගය බොහෝ සිමියුලේටර් සමඟ ඒකාබද්ධ කිරීම සපයන අතර ඔබේම ස්ක්‍රිප්ටඩ් සහ අභිරුචි සමාකරණ ප්‍රවාහයන් ඇතුළුව බහු සමාකරණ ප්‍රවාහයන්ට සහය දක්වයි. ඔබ තෝරා ගන්නා ප්‍රවාහය කුමක් වුවත්, IP core සමාකරණයට පහත පියවර ඇතුළත් වේ:
1. IP HDL, testbench (හෝ උදාample නිර්මාණය), සහ සිමියුලේටර් සැකසුම් ස්ක්‍රිප්ට් files.
2. ඔබේ සිමියුලේටර් පරිසරය සහ ඕනෑම සමාකරණ ස්ක්‍රිප්ට් සකසන්න.
3. සමාකරණ ආකෘති පුස්තකාල සම්පාදනය කරන්න.
4. ඔබේ සිමියුලේටරය ධාවනය කරන්න.

3.4.1. නිර්මාණය අනුකරණය කිරීම සහ සත්‍යාපනය කිරීම

පෙරනිමියෙන්, පරාමිති සංස්කාරකය Intel FPGA IP ආකෘති සහ සමාකරණ ආකෘති පුස්තකාලය සම්පාදනය කිරීමට, විස්තාරණය කිරීමට සහ අනුකරණය කිරීමට විධාන අඩංගු සිමියුලේටරයට විශේෂිත ස්ක්‍රිප්ට් ජනනය කරයි. files. ඔබට විධාන ඔබේ simulation testbench ස්ක්‍රිප්ටයට පිටපත් කිරීමට හෝ මේවා සංස්කරණය කිරීමට හැකිය fileඔබේ සැලසුම සහ පරීක්ෂණ බංකුව සම්පාදනය කිරීම, විස්තාරණය කිරීම සහ අනුකරණය කිරීම සඳහා විධාන එක් කිරීමට s.

වගුව 10. Intel FPGA IP Core Simulation Scripts

සිමියුලේටරය

File නාමාවලිය

ModelSim

_sim/උපදේශක

ක්වෙස්ටාසිම්

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

ස්ක්‍රිප්ට් msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5 වෙනත් EDA මෙවලම්වල IP Cores සංස්ලේෂණය කිරීම
විකල්පයක් ලෙස, Intel FPGA IP මධ්‍යයන් ඇතුළත් සැලසුමක් සංස්ලේෂණය කිරීමට වෙනත් සහාය දක්වන EDA මෙවලමක් භාවිතා කරන්න. ඔබ IP මූලික සංස්ලේෂණය උත්පාදනය කරන විට fileතුන්වන පාර්ශ්ව EDA සංස්ලේෂණ මෙවලම් සමඟ භාවිතා කිරීම සඳහා, ඔබට ප්‍රදේශයක් සහ කාල ඇස්තමේන්තු ජාල ලැයිස්තුවක් සෑදිය හැක. උත්පාදනය සබල කිරීමට, ඔබේ IP විචලනය අභිරුචිකරණය කරන විට තුන්වන පාර්ශ්ව EDA සංස්ලේෂණ මෙවලම් සඳහා කාලය සහ සම්පත් ඇස්තමේන්තු සාදන්න සක්‍රීය කරන්න.
ප්‍රදේශය සහ කාල ඇස්තමේන්තු නෙට්ලිස්ට් IP මූලික සම්බන්ධතාව සහ ගෘහ නිර්මාණ ශිල්පය විස්තර කරයි, නමුත් සත්‍ය ක්‍රියාකාරීත්වය පිළිබඳ විස්තර ඇතුළත් නොවේ. මෙම තොරතුරු ප්‍රදේශය සහ කාල ඇස්තමේන්තු වඩා හොඳින් වාර්තා කිරීමට ඇතැම් තෙවන පාර්ශවීය සංස්ලේෂණ මෙවලම් සබල කරයි. ඊට අමතරව, සංස්ලේෂණ මෙවලම් මඟින් කාල නියමය මත පදනම් වූ ප්‍රශස්තකරණයන් සාක්ෂාත් කර ගැනීමට සහ ප්‍රතිඵලවල ගුණාත්මකභාවය වැඩි දියුණු කිරීමට කාල තොරතුරු භාවිතා කළ හැක.
Intel Quartus Prime මෘදුකාංගය ජනනය කරයි _syn.v ජාල ලැයිස්තුව file ප්‍රතිදානය නොසලකා Verilog HDL ආකෘතියෙන් file ඔබ සඳහන් කරන ආකෘතිය. ඔබ සංස්ලේෂණය සඳහා මෙම netlist භාවිතා කරන්නේ නම්, ඔබ IP core wrapper එක ඇතුළත් කළ යුතුය file .v හෝ ඔබේ Intel Quartus Prime ව්‍යාපෘතියේ .vhd.

(7) ඔබ Intel Quartus Prime මෘදුකාංගයෙන් තෙවන පාර්ශ්ව EDA සිමියුලේටර් ආරම්භ කිරීමට ඔබට හැකි වන EDA මෙවලම් විකල්පය සකසා නොමැති නම් - මෙම ස්ක්‍රිප්ට් ModelSim හෝ QuestaSim සිමියුලේටර් Tcl කොන්සෝලය තුළ ධාවනය කරන්න (Intel Quartus Prime මෘදුකාංගයේ නොවේ. Tcl කොන්සෝලය) කිසියම් දෝෂයක් වළක්වා ගැනීමට.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 17

3. ආරම්භ කිරීම 683074 | 2022.04.28
3.6 සම්පූර්ණ නිර්මාණය සම්පාදනය කිරීම
Intel Quartus Prime Pro Edition මෘදුකාංගයේ Processing මෙනුවේ Start Compilation විධානය භාවිතා කර ඔබේ නිර්මාණය සම්පාදනය කළ හැක.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 18

ප්‍රතිපෝෂණ යවන්න

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

4. ක්රියාකාරී විස්තරය

රූපය 5.

F-Tile Serial Lite IV Intel FPGA IP MAC සහ Ethernet PCS වලින් සමන්විත වේ. MAC අභිරුචි PCS සමඟ MII අතුරුමුහුණත් හරහා සන්නිවේදනය කරයි.

IP මොඩියුලේෂන් ආකාර දෙකකට සහය දක්වයි:
· PAM4–තෝරා ගැනීම සඳහා මංතීරු 1 සිට 12 දක්වා සපයයි. IP සෑම විටම PAM4 මොඩියුලේෂන් මාදිලියේ එක් එක් මංතීරුව සඳහා PCS නාලිකා දෙකක් ලබා දෙයි.
· NRZ–තෝරා ගැනීම සඳහා මංතීරු 1 සිට 16 දක්වා සපයයි.

සෑම මොඩියුලේෂන් මාදිලියක්ම දත්ත ආකාර දෙකකට සහය දක්වයි:
· මූලික ප්‍රකාරය–මෙය ආරම්භක පැකට්ටුව, හිස් චක්‍රය සහ පැකේජයේ කෙළවර නොමැතිව දත්ත යවන පිරිසිදු ප්‍රවාහ මාදිලියකි කලාප පළල වැඩි කිරීම. IP පළමු වලංගු දත්ත පිපිරීමක ආරම්භය ලෙස ගනී.

මූලික ප්‍රකාර දත්ත හුවමාරුව tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 ලියාපදිංචි කර ඇත

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 6.

· සම්පූර්ණ මාදිලිය–මෙය පැකට් මාදිලියේ දත්ත හුවමාරුවයි. මෙම මාදිලියේදී, IP විසින් පැකට්ටුවක ආරම්භයේ සහ අවසානයේ පරිසීමක ලෙස පිපිරීමක් සහ සමමුහුර්ත චක්‍රයක් යවයි.

සම්පූර්ණ මාදිලියේ දත්ත හුවමාරුව tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

අදාළ තොරතුරු · F-Tile Serial Lite IV Intel FPGA IP අවසන්view 6 පිටුවේ · F-Tile Serial Lite IV Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය

4.1 TX Datapath
TX දත්ත මාර්ගය පහත සඳහන් සංරචක වලින් සමන්විත වේ: · MAC ඇඩැප්ටරය · පාලන වචන ඇතුළත් කිරීමේ වාරණ · CRC · MII කේතකය · PCS අවහිරය · PMA අවහිර කිරීම

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 20

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28
රූපය 7. TX දත්ත පත්‍රය

පරිශීලක තර්කයෙන්

TX MAC

Avalon Streaming අතුරුමුහුණත

MAC ඇඩැප්ටරය

වචන ඇතුළත් කිරීම පාලනය කරන්න

CRC

MII කේතකය

MII අතුරුමුහුණත අභිරුචි PCS
PCS සහ PMA

TX අනුක්‍රමික අතුරුමුහුණත වෙනත් FPGA උපාංග වෙත

4.1.1. TX MAC ඇඩැප්ටරය
TX MAC ඇඩැප්ටරය Avalon® ප්‍රවාහ අතුරුමුහුණත භාවිතයෙන් පරිශීලක තර්කනයට දත්ත සම්ප්‍රේෂණය පාලනය කරයි. මෙම කොටස පරිශීලක-නිර්වචනය කරන ලද තොරතුරු සම්ප්රේෂණය සහ ප්රවාහ පාලනය සඳහා සහය දක්වයි.

පරිශීලක අර්ථ දක්වා ඇති තොරතුරු මාරු කිරීම

සම්පූර්ණ ප්‍රකාරයේදී, පරිශීලක තර්කනයට XOFF/XON සම්ප්‍රේෂණය වැනි පරිශීලක-නිර්වචනය කළ තොරතුරු චක්‍රය ආරම්භ කිරීමට ඔබට භාවිත කළ හැකි tx_is_usr_cmd සංඥාව IP මඟින් සපයයි. ඔබට මෙම සංඥාව ප්‍රකාශ කිරීමෙන් පරිශීලක-නිර්වචනය කළ තොරතුරු සම්ප්‍රේෂණ චක්‍රය ආරම්භ කළ හැකි අතර tx_avs_startofpacket සහ tx_avs_valid සංඥා වල ප්‍රකාශය සමඟින් tx_avs_data භාවිතයෙන් තොරතුරු මාරු කළ හැක. බ්ලොක් එක චක්‍ර දෙකක් සඳහා tx_avs_ready අක්‍රිය කරයි.

සටහන:

පරිශීලක-නිර්වචනය කළ තොරතුරු විශේෂාංගය ලබා ගත හැක්කේ සම්පූර්ණ මාදිලියේ පමණි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 21

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 8.

ප්රවාහ පාලනය

සබැඳි නැවත පෙළගැස්වීමේ ක්‍රියාවලියේදී හෝ පරිශීලක තර්කයෙන් සම්ප්‍රේෂණය සඳහා දත්ත නොමැති විට වැනි පරිශීලක තර්කයෙන් දත්ත ලබා ගැනීමට TX MAC සූදානම් නැති කොන්දේසි තිබේ. මෙම තත්වයන් හේතුවෙන් දත්ත අහිමි වීම වළක්වා ගැනීම සඳහා, පරිශීලක තර්කයෙන් දත්ත ප්රවාහය පාලනය කිරීමට IP tx_avs_ready සංඥාව භාවිතා කරයි. පහත කොන්දේසි ඇති වූ විට IP සංඥාව අක්‍රිය කරයි:
· tx_avs_startofpacket ප්‍රකාශ කළ විට, tx_avs_ready එක ඔරලෝසු චක්‍රයක් සඳහා ප්‍රතික්ෂේප වේ.
· tx_avs_endofpacket ප්‍රකාශ කළ විට, tx_avs_ready එක ඔරලෝසු චක්‍රයක් සඳහා ප්‍රතික්ෂේප වේ.
· ඕනෑම යුගල CWs තහවුරු කරන විට tx_avs_ready ඔරලෝසු චක්‍ර දෙකක් සඳහා ප්‍රතික්ෂේප වේ.
· අභිරුචි PCS අතුරුමුහුණතෙහි RS-FEC පෙළගැස්වීමේ සලකුණු ඇතුළත් කිරීම සිදු වූ විට, tx_avs_ready ඔරලෝසු චක්‍ර හතරක් සඳහා අක්‍රිය වේ.
· PAM17 මොඩියුලේෂන් මාදිලියේ සෑම ඊතර්නෙට් කෝර් ඔරලෝසු චක්‍ර 4ක් සහ NRZ මොඩියුලේෂන් මාදිලියේ සෑම ඊතර්නෙට් කෝර් ඔරලෝසු චක්‍ර 33ක්ම. tx_avs_ready එක ඔරලෝසු චක්‍රයක් සඳහා අක්‍රිය කර ඇත.
· දත්ත සම්ප්‍රේෂණයක් නොමැති විට පරිශීලක තර්කනය tx_avs_valid අවලංගු කරන විට.

පහත කාලසටහන් සටහන උදාampදත්ත ප්රවාහ පාලනය සඳහා tx_avs_ready භාවිතා කරමින් TX MAC ඇඩැප්ටරයේ les.

tx_avs_valid Deassertion සහ START/END යුගල CWs සමඟ ප්‍රවාහ පාලනය

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

වලංගු සංඥා අවපාතයන්

ඩී 5 ඩී 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW ඇතුළු කිරීමට චක්‍ර දෙකක් සඳහා සූදානම් සංඥා අක්‍රිය කරයි

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 EMPTY D4

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 22

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 9.

පෙළගැස්වීමේ සලකුණු ඇතුළත් කිරීම සමඟ ප්‍රවාහ පාලනය
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN ඩීඑන්

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ඩීඑන් -1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

රූපය 10.

START/END යුගල CWs සමඟ ප්‍රවාහ පාලනය පෙළගැස්වීමේ සලකුණු ඇතුළත් කිරීම සමඟ සමපාත වේ

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_සුදානම්

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_දත්ත

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_දත්ත

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ඩීඑන් -1

STRT D0 අවසන් කරන්න

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. පාලන වචනය (CW) ඇතුළත් කිරීම
F-Tile Serial Lite IV Intel FPGA IP පරිශීලක තර්කයෙන් ලැබෙන ආදාන සංඥා මත පදනම්ව CWs ගොඩනඟයි. CWs මඟින් පැකට් පරිසීමක, සම්ප්‍රේෂණ තත්ව තොරතුරු හෝ පරිශීලක දත්ත PCS බ්ලොක් වෙත දක්වන අතර ඒවා XGMII පාලන කේත වලින් ව්‍යුත්පන්න වේ.
පහත වගුව සහාය දක්වන CWs පිළිබඳ විස්තරය පෙන්වයි:

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 23

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

වගුව 11.
START END ALIGN

සහාය දක්වන CWs පිළිබඳ විස්තරය

වචන ගණන (වචන 1

= බිටු 64)

ඔව්

EMPTY_CYC

ඔව්

IDLE

නැත

දත්ත

ඔව්

සංගීත කණ්ඩායම තුළ

විස්තරය
දත්ත පරිසීමකයේ ආරම්භය. දත්ත පරිසීමකයේ අවසානය. RX පෙළගැස්ම සඳහා පාලන වචනය (CW). දත්ත හුවමාරුවක හිස් චක්‍රය. IDLE (බෑන්ඩ් පිටත). ගෙවීම.

වගුව 12. CW ක්ෂේත්ර විස්තරය
ක්ෂේත්‍ර RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

විස්තරය
වෙන් කළ ක්ෂේත්රය. අනාගත දිගුව සඳහා භාවිතා කළ හැක. 0 ට බැඳී ඇත.
අවසාන වචනයේ (64-bit) වලංගු බයිට් ගණන. මේක 3bit අගයක්. 3'b000: 8 bytes · 3'b001: 1 bytes · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: බයිට් 7
පිපිරීමක් අවසානයේ වලංගු නොවන වචන ගණන.
පැකට්ටුවේ අවසාන සංඥාවක් තහවුරු කිරීමට RX Avalon ප්‍රවාහ අතුරුමුහුණත දක්වයි.
පැකට්ටුවේ ආරම්භක සංඥාවක් තහවුරු කිරීමට RX Avalon ප්‍රවාහ අතුරුමුහුණත දක්වයි.
එකම චක්‍රයේ ආරම්භක පැකට්ටුවක් සහ පැකට්ටුවක් අවසන් කිරීමට RX Avalon ප්‍රවාහ අතුරුමුහුණත දක්වයි.
RX පෙළගැස්ම පරීක්ෂා කරන්න.
ගණනය කළ CRC හි අගයන්.
පාලන වචනයේ (CW) පරිශීලක අර්ථ දක්වා ඇති තොරතුරු අඩංගු බව පෙන්නුම් කරයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 24

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

4.1.2.1. පිපිරීමේ ආරම්භය CW

රූපය 11. පිපිරුම් ආරම්භයේ CW ආකෘතිය

ආරම්භ කරන්න

63:56

ආර්එස්වීඩී

55:48

ආර්එස්වීඩී

47:40

ආර්එස්වීඩී

දත්ත

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

නාලිකාව

7:0

'hFB(START)

පාලනය 7:0

වගුව 13.

සම්පූර්ණ ප්‍රකාරයේදී, ඔබට tx_avs_startofpacket සංඥාව තහවුරු කිරීමෙන් START CW ඇතුළු කළ හැක. ඔබ tx_avs_startofpacket සංඥාව පමණක් තහවුරු කරන විට, sop bit එක සකසා ඇත. ඔබ tx_avs_startofpacket සහ tx_avs_endofpacket සංඥා දෙකම තහවුරු කරන විට, seop බිට් එක සකසා ඇත.

සීඩබ්ලිව් ක්ෂේත්‍ර අගයන් ආරම්භ කරන්න
Field sop/seop
usr (8)
පෙළගස්වන්න

වටිනාකම

tx_is_usr_cmd සංඥාව මත පදනම්ව:

1: tx_is_usr_cmd = 1 විට

0: tx_is_usr_cmd = 0 විට

මූලික ප්‍රකාරයේදී, යළි පිහිටුවීම අක්‍රිය වූ පසු MAC START CW යවයි. දත්ත නොමැති නම්, ඔබ දත්ත යැවීම ආරම්භ කරන තෙක් MAC එක දිගටම EMPTY_CYC END සහ START CW සමඟ යුගල කරයි.

4.1.2.2. පිපිරුම් අවසානය CW

Figure 12. End-of-burst CW ආකෘතිය

අවසන්

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

දත්ත 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

ආර්එස්වීඩී

15:8

ආර්එස්වීඩී

හිස්

7:0

ආර්එස්වීඩී

num_valid_bytes_eob

පාලනය

7:0

(8) මෙය සම්පූර්ණ ප්‍රකාරයේදී පමණක් සහය දක්වයි.
ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 25

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

වගුව 14.

tx_avs_endofpacket තහවුරු කළ විට MAC END CW ඇතුල් කරයි. END CW හි අවසාන දත්ත වචනයේ වලංගු බයිට් ගණන සහ CRC තොරතුරු අඩංගු වේ.

CRC අගය යනු START CW සහ END CW ට පෙර දත්ත වචනය අතර දත්ත සඳහා 32-bit CRC ප්‍රතිඵලයකි.

පහත වගුවේ දැක්වෙන්නේ END CW හි ඇති ක්ෂේත්‍රවල අගයන්ය.

END CW ක්ෂේත්‍ර අගයන්
ක්ෂේත්‍ර eop CRC32 num_valid_bytes_eob

අගය 1
CRC32 ගණනය කළ අගය. අවසාන දත්ත වචනයේ වලංගු බයිට් ගණන.

4.1.2.3. පෙළගැස්ම යුගල CW

රූපය 13. පෙළගැස්වීමේ යුගල CW ආකෘතිය

CW යුගලය START/END සමඟ පෙළගස්වන්න

64+8bits XGMII අතුරුමුහුණත

ආරම්භ කරන්න

63:56

ආර්එස්වීඩී

55:48

ආර්එස්වීඩී

47:40

ආර්එස්වීඩී

දත්ත

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

ආර්එස්වීඩී

7:0

'hFB

පාලනය 7:0

64+8bits XGMII අතුරුමුහුණත

අවසන්

63:56

'hFD

55:48

ආර්එස්වීඩී

47:40

ආර්එස්වීඩී

දත්ත

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

ආර්එස්වීඩී

15:8

ආර්එස්වීඩී

7:0

ආර්එස්වීඩී

පාලනය 7:0

ALIGN CW යනු START/END හෝ END/START CWs සමඟ යුගල කළ CW වේ. ඔබට tx_link_reinit සංඥාව ප්‍රකාශ කිරීමෙන්, පෙළගැස්වීමේ කාල සීමාව සැකසීමෙන් හෝ යළි පිහිටුවීමක් ආරම්භ කිරීමෙන් ALIGN යුගල කළ CW ඇතුළත් කළ හැක. ALIGN යුගල CW ඇතුළු කළ විට, සියලුම මංතීරු හරහා දත්ත පෙළගැස්ම පරීක්ෂා කිරීම සඳහා ග්‍රාහක පෙළගැස්වීමේ වාරණ ආරම්භ කිරීමට පෙළගැස්වීමේ ක්ෂේත්‍රය 1 ට සකසා ඇත.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 26

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

වගුව 15.

CW ක්ෂේත්‍ර අගයන් ALIGN කරන්න
ක්ෂේත්‍ර පෙළගැස්වීම
eop sop usr seop

අගය 1 0 0 0 0

4.1.2.4. හිස් චක්‍ර CW

රූපය 14. හිස් චක්‍ර CW ආකෘතිය

END/START සමඟ EMPTY_CYC යුගල කරන්න

64+8bits XGMII අතුරුමුහුණත

අවසන්

63:56

'hFD

55:48

ආර්එස්වීඩී

47:40

ආර්එස්වීඩී

දත්ත

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

ආර්එස්වීඩී

15:8

ආර්එස්වීඩී

7:0

ආර්එස්වීඩී

පාලනය 7:0

64+8bits XGMII අතුරුමුහුණත

ආරම්භ කරන්න

63:56

ආර්එස්වීඩී

55:48

ආර්එස්වීඩී

47:40

ආර්එස්වීඩී

දත්ත

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

ආර්එස්වීඩී

7:0

'hFB

පාලනය 7:0

වගුව 16.

ඔබ පිපිරීමක් අතරතුර ඔරලෝසු චක්‍ර දෙකක් සඳහා tx_avs_valid ඉවත් කළ විට, MAC විසින් END/START CWs සමඟ යුගල කළ EMPTY_CYC CW ඇතුළත් කරයි. මොහොතකට සම්ප්‍රේෂණය සඳහා දත්ත නොමැති විට ඔබට මෙම CW භාවිතා කළ හැක.

ඔබ එක් චක්‍රයක් සඳහා tx_avs_valid ඉවත් කරන විට, IP END/START CW යුගලයක් උත්පාදනය කිරීම සඳහා tx_avs_valid deassertion කාලය මෙන් දෙගුණයක් සඳහා tx_avs_valid ඉවත් කරයි.

EMPTY_CYC CW ක්ෂේත්‍ර අගයන්
ක්ෂේත්‍ර පෙළගැස්වීම
eop

අගය 0 0

දිගටම…

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 27

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

Field sop usr seop

අගය 0 0 0

4.1.2.5. Idle CW

රූපය 15. Idle CW ආකෘතිය

IDLE CW

63:56

h07

55:48

h07

47:40

h07

දත්ත

39:32 31:24

'h07'h07

23:16

h07

15:8

h07

7:0

h07

පාලනය 7:0

සම්ප්‍රේෂණය නොමැති විට MAC IDLE CW ඇතුළු කරයි. මෙම කාල සීමාව තුළ, tx_avs_valid සංඥාව අඩු වේ.
පිපිරුම් හුවමාරුවක් සම්පූර්ණ වූ විට හෝ සම්ප්‍රේෂණය අක්‍රිය තත්ත්වයක පවතින විට ඔබට IDLE CW භාවිත කළ හැක.

4.1.2.6. දත්ත වචනය

දත්ත වචනය යනු පැකට්ටුවක ගෙවීමයි. XGMII පාලන බිටු සියල්ලම දත්ත වචන ආකෘතියෙන් 0 ලෙස සකසා ඇත.

රූපය 16. දත්ත වචන ආකෘතිය

64+8 බිටු XGMII අතුරුමුහුණත

දත්ත වචනය

63:56

පරිශීලක දත්ත 7

55:48

පරිශීලක දත්ත 6

47:40

පරිශීලක දත්ත 5

දත්ත

39:32 31:24

පරිශීලක දත්ත 4 පරිශීලක දත්ත 3

23:16

පරිශීලක දත්ත 2

15:8

පරිශීලක දත්ත 1

7:0

පරිශීලක දත්ත 0

පාලනය 7:0

4.1.3. TX CRC
IP පරාමිති සංස්කාරකයේ ඇති Enable CRC පරාමිතිය භාවිතයෙන් ඔබට TX CRC වාරණ සක්‍රීය කළ හැක. මෙම විශේෂාංගය මූලික සහ සම්පූර්ණ ආකාර දෙකෙහිම සහය දක්වයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 28

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

MAC විසින් tx_avs_endofpacket සංඥාව තහවුරු කිරීම මගින් END CW වෙත CRC අගය එක් කරයි. මූලික මාදිලියේදී, END CW සමඟ යුගල කළ ALIGN CW පමණක් වලංගු CRC ක්ෂේත්‍රයක් අඩංගු වේ.
TX CRC වාරණ TX Control Word Insertion සහ TX MII Encode block සමඟ අතුරු මුහුණත් කරයි. TX CRC බ්ලොක් එක START CW සිට END CW දක්වා චක්‍රයකට බිට් 64 අගයක් සඳහා CRC අගය ගණනය කරයි.
CRC දෝෂ ඇති කිරීම සඳහා නිශ්චිත මංතීරුවක දත්ත හිතාමතාම දූෂිත කිරීමට ඔබට crc_error_inject සංඥාව තහවුරු කළ හැක.

4.1.4. TX MII කේතකය

TX MII කේතකය MAC සිට TX PCS දක්වා පැකට් සම්ප්‍රේෂණය හසුරුවයි.

පහත රූපයේ දැක්වෙන්නේ PAM8 මොඩියුලේෂන් මාදිලියේ 4-bit MII බසයේ දත්ත රටාවයි. START සහ END CW සෑම MII මංතීරු දෙකකට වරක් දිස්වේ.

රූපය 17. PAM4 මොඩියුලේෂන් මාදිලිය MII දත්ත රටාව

චක්රය 1

චක්රය 2

චක්රය 3

චක්රය 4

චක්රය 5

SOP_CW

දත්ත_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

පහත රූපයේ දැක්වෙන්නේ NRZ මොඩියුලේෂන් මාදිලියේ 8-bit MII බසයේ දත්ත රටාවයි. සෑම MII මංතීරුවකම START සහ END CW දිස්වේ.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 29

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 18. NRZ මොඩියුලේෂන් මාදිලිය MII දත්ත රටාව

චක්රය 1

චක්රය 2

චක්රය 3

SOP_CW

දත්ත_1

දත්ත_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5 TX PCS සහ PMA
F-Tile Serial Lite IV Intel FPGA IP මඟින් F-ටයිල් සම්ප්‍රේෂකය Ethernet PCS මාදිලියට වින්‍යාස කරයි.

4.2 RX Datapath
RX දත්ත මාර්ගය පහත සඳහන් සංරචක වලින් සමන්විත වේ: · PMA block · PCS block · MII විකේතකය · CRC · Deskew වාරණ · පාලන වචන ඉවත් කිරීමේ වාරණ

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 30

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28
Figure 19. RX Datapath

පරිශීලක තර්කනයට Avalon Streaming අතුරුමුහුණත
RX MAC
වචන ඉවත් කිරීම පාලනය කරන්න
ඩෙස්ක්ව්

CRC

MII විකේතකය

MII අතුරුමුහුණත අභිරුචි PCS
PCS සහ PMA

අනෙකුත් FPGA උපාංග වෙතින් RX අනුක්‍රමික අතුරුමුහුණත
4.2.1. RX PCS සහ PMA
F-Tile Serial Lite IV Intel FPGA IP මඟින් F-ටයිල් සම්ප්‍රේෂකය Ethernet PCS මාදිලියට වින්‍යාස කරයි.
4.2.2. RX MII විකේතකය
එන දත්තවල පාලන වචන සහ පෙළගැස්වීමේ සලකුණු තිබේදැයි මෙම අවහිර කිරීම හඳුනා ගනී. RX MII විකේතකය 1-bit වලංගු, 1-bit සලකුණු දර්ශකය, 1bit පාලන දර්ශකය සහ එක් මංතීරුවකට 64-bit දත්ත ආකාරයෙන් දත්ත ප්‍රතිදානය කරයි.
4.2.3. RX CRC
IP පරාමිති සංස්කාරකයේ ඇති Enable CRC පරාමිතිය භාවිතයෙන් ඔබට TX CRC වාරණ සක්‍රීය කළ හැක. මෙම විශේෂාංගය මූලික සහ සම්පූර්ණ ආකාර දෙකෙහිම සහය දක්වයි. RX CRC බ්ලොක් RX Control Word Removal සහ RX MII විකේතක බ්ලොක් සමඟ අතුරුමුහුණත් කරයි. CRC දෝෂයක් සිදු වූ විට IP rx_crc_error සංඥාව තහවුරු කරයි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 31

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28
IP සෑම නව පිපිරීමකදීම rx_crc_error ඉවත් කරයි. එය පරිශීලක තාර්කික දෝෂ හැසිරවීම සඳහා පරිශීලක තර්කනයට ප්‍රතිදානයකි.
4.2.4. RX Deskew
RX deskew block එක එක් එක් මංතීරුව සඳහා පෙළගැස්වීමේ සලකුණු හඳුනාගෙන RX CW ඉවත් කිරීමේ කොටස වෙත යැවීමට පෙර දත්ත නැවත පෙළගස්වයි.
IP පරාමිති සංස්කාරකයේ සක්‍රීය ස්වයංක්‍රීය පෙළගැස්ම පරාමිතිය සැකසීමෙන් පෙළගැස්වීමේ දෝෂයක් ඇති වූ විට එක් එක් මංතීරුව සඳහා දත්ත ස්වයංක්‍රීයව පෙළගැස්වීමට IP හරයට ඉඩ දීමට ඔබට තෝරා ගත හැකිය. ඔබ ස්වයංක්‍රීය පෙළගැස්වීමේ විශේෂාංගය අක්‍රිය කළහොත්, IP හරය පෙළගැස්වීමේ දෝෂයක් දැක්වීමට rx_error සංඥාව තහවුරු කරයි. මංතීරු පෙළගැස්වීමේ දෝෂයක් ඇති වූ විට මංතීරු පෙළගැස්වීමේ ක්‍රියාවලිය ආරම්භ කිරීමට ඔබ rx_link_reinit තහවුරු කළ යුතුය.
RX deskew රාජ්‍ය යන්ත්‍රයක් මත පදනම්ව පෙළගැස්වීමේ සලකුණු හඳුනා ගනී. පහත රූප සටහන RX deskew block හි ඇති අවස්ථා පෙන්වයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 32

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 20.

RX Deskew Lane Alignment State Machine with Auto Alignment Enabled Flow Chart
ආරම්භ කරන්න

IDLE

යළි පිහිටුවීම = 1 ඔව් නැත

සියලුම PCS

නැත

මංතීරු සූදානම්ද?

ඔව්

ඉන්න

සියලුම සමමුහුර්ත සලකුණු අංක
අනාවරණය කර ගත්තාද?
ඔව්
පෙළගස්වන්න

නැත
ඔව් කල් ඉකුත් වෙලාද?

ඔව්
පෙළගැස්ම නැති වී තිබේද?
අවසානයක් නැත

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 33

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 21.

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Flow Chart
ආරම්භ කරන්න

IDLE

යළි පිහිටුවීම = 1 ඔව් නැත

සියලුම PCS

නැත

මංතීරු සූදානම්ද?

ඔව්

ඔව්
rx_link_reinit =1
දෝෂයක් නැත

නෑ ඔව් කල් ඉකුත් වෙලාද?

ඉන්න
සියලුම සමමුහුර්ත සලකුණු නොමැත
අනාවරණය කර ගත්තාද?
ඔව් ALIGN

ඔව්
පෙළගැස්ම නැති වී තිබේද?
නැත
අවසානය
1. පෙළගැස්වීමේ ක්‍රියාවලිය IDLE තත්වයෙන් ආරම්භ වේ. සියලුම PCS මංතීරු සුදානම් වූ විට සහ rx_link_reinit අක්‍රිය වූ විට බ්ලොක් එක WAIT තත්ත්වයට ගමන් කරයි.
2. WAIT තත්වයේදී, බ්ලොක් එක එකම චක්‍රය තුළ තහවුරු කර ඇති සියලුම හඳුනාගත් සලකුණු පරීක්ෂා කරයි. මෙම කොන්දේසිය සත්‍ය නම්, බ්ලොක් එක ALIGNED තත්වයට ගමන් කරයි.
3. බ්ලොක් එක ALIGNED තත්ත්‍වයේ ඇති විට, මංතීරු පෙළගස්වා ඇති බව පෙන්නුම් කරයි. මෙම තත්ත්වය තුළ, අවහිරය මංතීරු පෙළගැස්ම අධීක්‍ෂණය කිරීම සහ එකම චක්‍රය තුළ සියලුම සලකුණු තිබේදැයි පරීක්ෂා කිරීම දිගටම කරගෙන යයි. එකම චක්‍රයේ අවම වශයෙන් එක් සලකුණු කාරකයක් හෝ නොමැති නම් සහ සක්‍රීය ස්වයංක්‍රීය පෙළගැස්වීමේ පරාමිතිය සකසා ඇත්නම්, අවහිර කිරීම

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 34

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

පෙළගැස්වීමේ ක්‍රියාවලිය නැවත ආරම්භ කිරීමට IDLE තත්වය. සක්‍රීය ස්වයංක්‍රීය පෙළගැස්ම සකසා නොමැති නම් සහ එම චක්‍රයේ අවම වශයෙන් එක් සලකුණු කාරකයක්වත් නොමැති නම්, අවහිරය ERROR තත්ත්වයට ගොස් මංතීරු පෙළගැස්වීමේ ක්‍රියාවලිය ආරම්භ කිරීමට පරිශීලක තර්කනය rx_link_reinit සංඥාව තහවුරු කරන තෙක් බලා සිටී.

රූපය 22. සක්‍රීය ස්වයංක්‍රීය පෙළගැස්ම සක්‍රීය කර ඇති මංතීරු නැවත සකස් කිරීම rx_core_clk

rx_link_up

rx_link_reinit

සහ_සියලු_සලකුණු

ඩෙස්ක්ව් ප්රාන්තය

ALGNED

IDLE

ඉන්න

ALGNED

AUTO_ALIGN = 1

රූපය 23. ස්වයංක්‍රීය පෙළගැස්ම සක්‍රීය කිරීම සමඟ මංතීරු නැවත සකස් කිරීම Disabled rx_core_clk

rx_link_up

rx_link_reinit

සහ_සියලු_සලකුණු

ඩෙස්ක්ව් ප්රාන්තය

ALGNED

දෝෂයකි

IDLE

ඉන්න

ALGNED

AUTO_ALIGN = 0
4.2.5 RX CW ඉවත් කිරීම
මෙම අවහිර කිරීම CWs විකේතනය කර CWs ඉවත් කිරීමෙන් පසු Avalon streaming අතුරුමුහුණත භාවිතයෙන් පරිශීලක තර්කනය වෙත දත්ත යවයි.
වලංගු දත්ත නොමැති විට, RX CW ඉවත් කිරීමේ අවහිරය rx_avs_valid සංඥාව විසන්ධි කරයි.
සම්පූර්ණ ප්‍රකාරයේදී, පරිශීලක බිට් සකසා ඇත්නම්, මෙම බ්ලොක් එක rx_is_usr_cmd සංඥාව තහවුරු කරන අතර පළමු ඔරලෝසු චක්‍රයේ දත්ත පරිශීලක අර්ථ දක්වා ඇති තොරතුරු හෝ විධානය ලෙස භාවිතා කරයි.
rx_avs_ready deasserts සහ rx_avs_valid asserts විට, RX CW ඉවත් කිරීමේ වාරණ පරිශීලක තර්කනයට දෝෂ තත්වයක් ජනනය කරයි.
මෙම අවහිර කිරීමට අදාළ Avalon streaming signals පහත පරිදි වේ: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 35

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (සම්පූර්ණ මාදිලියේ පමණක් තිබේ)
4.3 F-Tile Serial Lite IV Intel FPGA IP ඔරලෝසු ගෘහ නිර්මාණ ශිල්පය
F-Tile Serial Lite IV Intel FPGA IP සතුව ඔරලෝසු ආදාන හතරක් ඇති අතර ඒවා විවිධ කොටස් වලට ඔරලෝසු ජනනය කරයි: · Transceiver reference clock (xcvr_ref_clk) - බාහිර ඔරලෝසුවෙන් ආදාන ඔරලෝසුව
TX MAC, RX MAC, සහ TX සහ RX අභිරුචි PCS කුට්ටි සඳහා ඔරලෝසු ජනනය කරන චිප්ස් හෝ ඔස්කිලේටර්. සහාය දක්වන සංඛ්‍යාත පරාසය සඳහා පරාමිති වෙත යොමු වන්න. · TX core clock (tx_core_clk)-මෙම ඔරලෝසුව ට්‍රාන්ස්සීවර් PLL වෙතින් ව්‍යුත්පන්න වී ඇත TX MAC සඳහා භාවිතා වේ. මෙම ඔරලෝසුව TX පරිශීලක තර්කනයට සම්බන්ධ කිරීම සඳහා F-ටයිල් සම්ප්‍රේෂකයේ ප්‍රතිදාන ඔරලෝසුවකි. · RX core clock (rx_core_clk)-මෙම ඔරලෝසුව PLL සම්ප්‍රේෂකයෙන් ව්‍යුත්පන්න වී ඇත RX deskew FIFO සහ RX MAC සඳහා භාවිතා වේ. මෙම ඔරලෝසුව RX පරිශීලක තර්කනයට සම්බන්ධ කිරීම සඳහා F-ටයිල් සම්ප්‍රේෂකයේ ප්‍රතිදාන ඔරලෝසුවකි. · Transceiver reconfiguration අතුරුමුහුණත සඳහා ඔරලෝසුව (reconfig_clk) – TX සහ RX දත්තපත්‍ර දෙකෙහිම F-ටයිල් සම්ප්‍රේෂක ප්‍රතිසංවිධාන අතුරුමුහුණත සඳහා ඔරලෝසු ජනනය කරන බාහිර ඔරලෝසු පරිපථ හෝ ඔස්කිලේටර් වලින් ආදාන ඔරලෝසුව. ඔරලෝසු සංඛ්යාතය 100 සිට 162 MHz වේ.
පහත බ්ලොක් රූප සටහන F-Tile Serial Lite IV Intel FPGA IP ඔරලෝසු වසම් සහ IP තුළ ඇති සම්බන්ධතා පෙන්වයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 36

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 24.

F-Tile Serial Lite IV Intel FPGA IP ඔරලෝසු ගෘහ නිර්මාණ ශිල්පය

ඔසිලේටරය

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (පරිශීලක තර්කයට සම්බන්ධ වන්න)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

ඔසිලේටරය

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (පරිශීලක තර්කයට සම්බන්ධ වන්න)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming අතුරුමුහුණත TX දත්ත
TX MAC

අනුක්‍රමික_සබැඳිය[n-1:0]

ඩෙස්ක්ව්

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming අතුරුමුහුණත RX දත්ත
RX MAC

Deskew FIFO

rx_core_clkout (පරිශීලක තර්කයට සම්බන්ධ වන්න)

rx_core_clk= clk_pll_div64[mid_ch]

අභිරුචි PCS

අනුක්‍රමික_සබැඳිය[n-1:0]

TX MAC

Avalon Streaming අතුරුමුහුණත TX දත්ත

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (පරිශීලක තර්කයට සම්බන්ධ වන්න)

Transceiver Ref ඔරලෝසුව (xcvr_ref_clk)
Transceiver Ref ඔරලෝසුව (xcvr_ref_clk)

දෝලනය*

පුරාවෘත්තය

FPGA උපාංගය
TX core ඔරලෝසු වසම
RX core ඔරලෝසු වසම
Transceiver reference clock domain බාහිර උපාංග දත්ත සංඥා

4.4 නැවත සකස් කිරීම සහ සම්බන්ධ කිරීම ආරම්භ කිරීම
MAC, F-tile Hard IP, සහ reconfiguration blocks විවිධ reset signals ඇත: · TX සහ RX MAC blocks tx_core_rst_n සහ rx_core_rst_n යළි පිහිටුවීමේ සංඥා භාවිතා කරයි. · tx_pcs_fec_phy_reset_n සහ rx_pcs_fec_phy_reset_n යළි පිහිටුවීමේ සංඥා ධාවකය
F-tile Hard IP නැවත සැකසීමට මෘදු යළි පිහිටුවීමේ පාලකය. · Reconfigration block කිරීම reconfig_reset reset signal භාවිතා කරයි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 37

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 25. ගෘහ නිර්මාණ ශිල්පය යළි පිහිටුවන්න
Avalon Streaming අතුරුමුහුණත TX දත්ත
MAC
Avalon Streaming SYNC අතුරුමුහුණත RX දත්ත

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ටයිල් දෘඪ IP

TX අනුක්‍රමික දත්ත RX අනුක්‍රමික දත්ත

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

තර්කනය නැවත සකසන්න
අදාළ තොරතුරු · 51 පිටුවේ මාර්ගෝපදේශ යළි පිහිටුවන්න · F-Tile Serial Lite IV Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය
4.4.1. TX යළි පිහිටුවීම සහ ආරම්භක අනුපිළිවෙල
F-Tile Serial Lite IV Intel FPGA IP සඳහා TX යළි පිහිටුවීමේ අනුපිළිවෙල පහත පරිදි වේ: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n, සහ reconfig_reset තහවුරු කරන්න.
F-ටයිල් දෘඪ IP, MAC, සහ නැවත සකස් කිරීමේ කොටස් නැවත සැකසීමට සමගාමීව. tx_pcs_fec_phy_reset_n මුදා හරින්න සහ tx_reset_ack සඳහා රැඳී සිටීමෙන් පසු නැවත වින්‍යාස කිරීම නැවත සකස් කර අවහිර කිරීම් නිසියාකාරව නැවත සකස් කර ඇති බව සහතික කරන්න. 2. TX PHY සම්ප්‍රේෂණයට සුදානම් බව දැක්වීමට, tx_pcs_fec_phy_reset_n යළි පිහිටුවීමෙන් පසු IP phy_tx_lanes_stable, tx_pll_locked, සහ phy_ehip_ready සංඥා තහවුරු කරයි. 3. phy_ehip_ready සංඥාව ඉහළට ගිය පසු tx_core_rst_n සංඥාව අක්‍රිය වේ. 4. MAC යලි පිහිටුවීමෙන් ඉවත් වූ පසු IP MII අතුරුමුහුණත මත IDLE අක්ෂර සම්ප්‍රේෂණය කිරීම ආරම්භ කරයි. සියලුම මංතීරු එකම ඔරලෝසුව භාවිතා කරන බැවින් TX මංතීරු පෙළගැස්වීම සහ ඇලවීම සඳහා අවශ්‍යතාවයක් නොමැත. 5. IDLE අක්ෂර සම්ප්‍රේෂණය කරන අතරතුර, MAC tx_link_up සංඥාව තහවුරු කරයි. 6. MAC පසුව සම්බන්ධිත ග්‍රාහකයේ මංතීරු පෙළගැස්වීමේ ක්‍රියාවලිය ආරම්භ කිරීම සඳහා ස්ථාවර කාල පරතරයකින් START/END හෝ END/START CW සමඟ යුගලනය කරන ලද ALIGN සම්ප්‍රේෂණය කිරීම ආරම්භ කරයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 38

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

රූපය 26.

TX Reset සහ Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_සුදානම්

tx_li nk_up

7
5 6 8

4.4.2. RX Reset සහ Initialization අනුපිළිවෙල
F-Tile Serial Lite IV Intel FPGA IP සඳහා RX යළි පිහිටුවීමේ අනුපිළිවෙල පහත පරිදි වේ:
1. F-ටයිල් දෘඪ IP, MAC, සහ ප්‍රතිමානකරන කුට්ටි යලි සැකසීමට rx_pcs_fec_phy_reset_n, rx_core_rst_n, සහ reconfig_reset එකවරම තහවුරු කරන්න. rx_pcs_fec_phy_reset_n මුදා හරින්න සහ බ්ලොක් නිසියාකාරව නැවත සකස් කර ඇති බව සහතික කිරීම සඳහා rx_reset_ack රැඳී සිටීමෙන් පසුව නැවත වින්‍යාස කිරීම යළි පිහිටුවීම.
2. RX PHY සම්ප්‍රේෂණයට සුදානම් බව දැක්වීමට අභිරුචි PCS යළි පිහිටුවීමෙන් පසුව IP phy_rx_pcs_ready සංඥාව තහවුරු කරයි.
3. phy_rx_pcs_ready සංඥාව ඉහළට ගිය පසු rx_core_rst_n සංඥාව අක්‍රිය වේ.
4. RX MAC යළි පිහිටුවීම මුදා හැරීමෙන් පසුව සහ START/END හෝ END/START CW සමඟ යුගල කර ALIGN ලැබීමෙන් පසු IP මංතීරු පෙළගැස්වීමේ ක්‍රියාවලිය ආරම්භ කරයි.
5. සියලුම මංතීරු සඳහා පෙළගැස්ම සම්පූර්ණ වූ පසු RX deskew block එක rx_link_up සංඥාව තහවුරු කරයි.
6. RX සබැඳිය දත්ත පිළිගැනීම ආරම්භ කිරීමට සුදානම් බව දැක්වීමට IP විසින් පරිශීලක තර්කනය වෙත rx_link_up සංඥාව තහවුරු කරයි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 39

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28

Figure 27. RX Reset සහ Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_සුදානම්

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 සබැඳි අනුපාතය සහ කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම

F-Tile Serial Lite IV Intel FPGA IP කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම පහත පරිදි වේ:

කලාප පළල කාර්යක්ෂමතාව = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) /

වගුව 17. කලාප පළල කාර්යක්ෂමතා විචල්ය විස්තරය

විචල්ය

විස්තරය

අමු_අනුපාත පිපිරුම්_ප්‍රමාණය

අනුක්‍රමික අතුරුමුහුණත මගින් ලබා ගන්නා ලද බිට් අනුපාතය මෙයයි. raw_rate = SERDES පළල * සම්ප්‍රේෂක ඔරලෝසු සංඛ්‍යාතය Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
පිපිරුම් ප්රමාණයේ අගය. සාමාන්‍ය කලාප පළල කාර්යක්ෂමතාව ගණනය කිරීම සඳහා, පොදු පිපිරුම් ප්‍රමාණයේ අගය භාවිතා කරන්න. උපරිම අනුපාතය සඳහා, උපරිම පිපිරුම් ප්රමාණයේ අගය භාවිතා කරන්න.

burst_size_ovhd

පිපිරුම් ප්‍රමාණයේ උඩිස් අගය.
සම්පූර්ණ ප්‍රකාරයේදී, burst_size_ovhd අගය START සහ END යුගල CWs වෙත යොමු වේ.
මූලික මාදිලියේ, START සහ END යුගල CWs නොමැති නිසා burst_size_ovhd නොමැත.

align_marker_period

පෙළගැස්වීමේ සලකුණක් ඇතුළත් කර ඇති කාල සීමාවේ අගය. අගය සම්පාදනය සඳහා ඔරලෝසු චක්‍රය 81920 සහ වේගවත් අනුකරණය සඳහා 1280 වේ. මෙම අගය PCS දෘඪ තර්කයෙන් ලබා ගනී.

align_marker_width srl4_align_period

වලංගු පෙළගැස්වීමේ සලකුණු සංඥාවක් ඉහළ මට්ටමක පවතින ඔරලෝසු චක්‍ර ගණන.
පෙළගැස්වීමේ සලකුණු දෙකක් අතර ඔරලෝසු චක්‍ර ගණන. IP පරාමිති සංස්කාරකයේ ඇති Alignment Period පරාමිතිය භාවිතයෙන් ඔබට මෙම අගය සැකසිය හැක.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 40

ප්‍රතිපෝෂණ යවන්න

4. ක්‍රියාකාරී විස්තරය 683074 | 2022.04.28
සබැඳි අනුපාත ගණනය කිරීම් පහත පරිදි වේ: ඵලදායී අනුපාතය = කලාප පළල කාර්යක්ෂමතාව * raw_rate පහත සමීකරණය සමඟ ඔබට උපරිම පරිශීලක ඔරලෝසු සංඛ්‍යාතය ලබා ගත හැක. උපරිම පරිශීලක ඔරලෝසු සංඛ්‍යාත ගණනය කිරීම අඛණ්ඩ දත්ත ප්‍රවාහයක් උපකල්පනය කරන අතර පරිශීලක තර්කනයේදී IDLE චක්‍රයක් සිදු නොවේ. FIFO පිටාර ගැලීම වළක්වා ගැනීම සඳහා පරිශීලක තර්කනය FIFO නිර්මාණය කිරීමේදී මෙම අනුපාතය වැදගත් වේ. උපරිම පරිශීලක ඔරලෝසු සංඛ්‍යාතය = ඵලදායී අනුපාතය / 64

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 41

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

5. පරාමිතීන්

වගුව 18. F-Tile Serial Lite IV Intel FPGA IP පරාමිතිය විස්තරය

පරාමිතිය

වටිනාකම

පෙරනිමිය

විස්තරය

සාමාන්ය නිර්මාණ විකල්ප

PMA මොඩියුලේෂන් වර්ගය

· PAM4 · NRZ

PAM4

PCS මොඩියුලේෂන් මාදිලිය තෝරන්න.

PMA වර්ගය

· FHT · FGT

එෆ්ජීටී

සම්ප්‍රේෂක වර්ගය තෝරනවා.

PMA දත්ත අනුපාතය

· PAM4 මාදිලිය සඳහා:
- FGT සම්ප්‍රේෂක වර්ගය: 20 Gbps 58 Gbps
- FHT සම්ප්‍රේෂක වර්ගය: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ මාදිලිය සඳහා:
- FGT සම්ප්‍රේෂක වර්ගය: 10 Gbps 28.05 Gbps
- FHT සම්ප්‍රේෂක වර්ගය: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

සම්ප්‍රේෂණය සහ අනෙකුත් උඩිස් කාර්යන් ඇතුළත් ට්‍රාන්ස්සීවරයේ ප්‍රතිදානයේ ඵලදායී දත්ත අනුපාතය සඳහන් කරයි. Gbps ඒකකයේ 1 දශම ස්ථානයක් දක්වා වට කිරීමෙන් අගය IP මගින් ගණනය කෙරේ.

PMA මාදිලිය

· ඩුප්ලෙක්ස් · Tx · Rx

ද්විත්ව

FHT සම්ප්‍රේෂක වර්ගය සඳහා, සහාය දක්වන දිශාව duplex පමණි. FGT සම්ප්‍රේෂක වර්ගය සඳහා, සහාය දක්වන දිශාව Duplex, Tx සහ Rx වේ.

PMA සංඛ්යාව

· PAM4 මාදිලිය සඳහා:

මංතීරු

- 1 සිට 12 දක්වා

· NRZ මාදිලිය සඳහා:

- 1 සිට 16 දක්වා

මංතීරු ගණන තෝරන්න. සිම්ප්ලෙක්ස් නිර්මාණය සඳහා, සහාය දක්වන මංතීරු ගණන 1 වේ.

PLL යොමු ඔරලෝසු සංඛ්‍යාතය

· FHT සම්ප්‍රේෂක වර්ගය සඳහා: 156.25 MHz
· FGT සම්ප්‍රේෂක වර්ගය සඳහා: 27.5 MHz 379.84375 MHz, තෝරාගත් සම්ප්‍රේෂක දත්ත අනුපාතය මත පදනම්ව.

· FHT සම්ප්‍රේෂක වර්ගය සඳහා: 156.25 MHz
· FGT සම්ප්‍රේෂක වර්ගය සඳහා: 165 MHz

සම්ප්‍රේෂකයේ සමුද්දේශ ඔරලෝසු සංඛ්‍යාතය නියම කරයි.

පද්ධතිය PLL

—

යොමු ඔරලෝසුව

සංඛ්යාතය

170 MHz

FHT සම්ප්‍රේෂක වර්ගය සඳහා පමණක් පවතී. System PLL සමුද්දේශ ඔරලෝසුව සඳහන් කරන අතර පද්ධති PLL ඔරලෝසුව ජනනය කිරීමට F-Tile Reference සහ System PLL Clocks Intel FPGA IP ආදානය ලෙස භාවිතා කරනු ඇත.

පද්ධති PLL සංඛ්යාතය
පෙළගැස්වීමේ කාලය

- 128 65536

RS-FEC සබල කරන්න

සබල කරන්න

876.5625 MHz 128 සබල කරන්න

System PLL ඔරලෝසු සංඛ්‍යාතය නියම කරයි.
පෙළගැස්වීමේ සලකුණු කාල සීමාව නියම කරයි. අගය x2 විය යුතුය. RS-FEC විශේෂාංගය සබල කිරීමට ක්‍රියාත්මක කරන්න.
දිගටම…

ISO 9001:2015 ලියාපදිංචි කර ඇත

5. පරාමිති 683074 | 2022.04.28

පරාමිතිය

වටිනාකම

පෙරනිමිය

විස්තරය

අක්රිය කරන්න

PAM4 PCS මොඩියුලේෂන් මාදිලිය සඳහා, RS-FEC සැමවිටම සක්‍රීය වේ.

පරිශීලක අතුරුමුහුණත

ප්‍රවාහ මාදිලිය

· සම්පූර්ණ · මූලික

සම්පූර්ණයි

IP සඳහා දත්ත ප්රවාහය තෝරන්න.

සම්පූර්ණ: මෙම මාදිලිය රාමුවක් තුළ පැකට්ටුවේ ආරම්භක සහ පැකට්ටුවේ අවසානය චක්‍රයක් යවයි.

මූලික: මෙය කලාප පළල වැඩි කිරීම සඳහා ආරම්භක පැකට්ටුවක්, හිස් සහ පැකට්ටුවක් නොමැතිව දත්ත යවන පිරිසිදු ප්‍රවාහ මාදිලියකි.

CRC සබල කරන්න

අක්‍රීය කරන්න සබල කරන්න

අක්රිය කරන්න

CRC දෝෂ හඳුනාගැනීම සහ නිවැරදි කිරීම සබල කිරීමට ක්‍රියාත්මක කරන්න.

ස්වයංක්‍රීය පෙළගැස්ම සබල කරන්න

අක්‍රීය කරන්න සබල කරන්න

අක්රිය කරන්න

ස්වයංක්‍රීය මංතීරු පෙළගැස්වීමේ විශේෂාංගය සබල කිරීමට ක්‍රියාත්මක කරන්න.

නිදොස් කිරීමේ අන්ත ලක්ෂ්‍යය සක්‍රීය කරන්න

අක්‍රීය කරන්න සබල කරන්න

අක්රිය කරන්න

සක්‍රිය විට, F-Tile Serial Lite IV Intel FPGA IP හි Avalon මතක සිතියම්ගත අතුරුමුහුණතට අභ්‍යන්තරව සම්බන්ධ වන කාවැද්දූ දෝශ නිරාකරණ අන්ත ලක්ෂ්‍යයක් ඇතුළත් වේ. IP හට J හරහා ඇතැම් පරීක්ෂණ සහ නිදොස් කිරීමේ කාර්යයන් සිදු කළ හැකTAG පද්ධති කොන්සෝලය භාවිතයෙන්. පෙරනිමි අගය අක්‍රියයි.

සිම්ප්ලෙක්ස් ඒකාබද්ධ කිරීම (මෙම පරාමිති සැකසුම ලබා ගත හැක්කේ ඔබ FGT ද්විත්ව සරල මෝස්තරය තෝරා ගත් විට පමණි.)

RSFEC අනෙක් Serial Lite IV Simplex IP මත සක්‍රීය කර ඇත්තේ එකම FGT නාලිකාවේ (ය)

අක්‍රීය කරන්න සබල කරන්න

අක්රිය කරන්න

TX සහ RX යන දෙකම එකම FGT මත තබා ඇති NRZ සම්ප්‍රේෂක මාදිලිය සඳහා ද්විත්ව සරල සැලසුමක F-Tile Serial Lite IV Intel FPGA IP සඳහා RS-FEC සක්‍රීය සහ අක්‍රිය කර ඇති වින්‍යාස මිශ්‍රණයක් ඔබට අවශ්‍ය නම් මෙම විකල්පය ක්‍රියාත්මක කරන්න. නාලිකාව(ය)

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 43

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා

6.1 ඔරලෝසු සංඥා

වගුව 19. ඔරලෝසු සංඥා

නම

පළල දිශාව

විස්තරය

tx_core_clkout

TX අභිරුචි PCS අතුරුමුහුණත, TX MAC සහ පරිශීලක තර්ක සඳහා TX හර ඔරලෝසුව ප්‍රතිදානය කරන්න

TX දත්ත මාර්ගය.

මෙම ඔරලෝසුව අභිරුචි PCS බ්ලොක් එකෙන් ජනනය කර ඇත.

rx_core_clkout

RX අභිරුචි PCS අතුරුමුහුණත සඳහා RX core ඔරලෝසුව ප්‍රතිදානය කරන්න, RX deskew FIFO, RX MAC

සහ RX දත්ත මාවතේ පරිශීලක තර්ක.

මෙම ඔරලෝසුව අභිරුචි PCS බ්ලොක් එකෙන් ජනනය කර ඇත.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ආදාන සම්ප්‍රේෂක යොමු ඔරලෝසුව.

සම්ප්‍රේෂක වර්ගය FGT ලෙස සකසා ඇති විට, මෙම ඔරලෝසුව F-Tile Reference සහ System PLL Clocks Intel FPGA IP හි ප්‍රතිදාන සංඥාව (out_refclk_fgt_0) වෙත සම්බන්ධ කරන්න. සම්ප්‍රේෂක වර්ගය FHT ලෙස සකසා ඇති විට, සම්බන්ධ කරන්න

මෙම ඔරලෝසුව F-Tile Reference සහ System PLL Clocks Intel FPGA IP හි ප්‍රතිදාන සංඥාව (out_fht_cmmpll_clk_0) වෙත.

සහාය දක්වන සංඛ්‍යාත පරාසය සඳහා පරාමිති වෙත යොමු වන්න.

සම්ප්‍රේෂක ප්‍රතිසංවිධාන අතුරුමුහුණත සඳහා ආදාන ඔරලෝසුව.

ඔරලෝසු සංඛ්යාතය 100 සිට 162 MHz වේ.

මෙම ආදාන ඔරලෝසු සංඥාව බාහිර ඔරලෝසු පරිපථ හෝ ඔස්කිලේටර් වෙත සම්බන්ධ කරන්න.

සම්ප්‍රේෂක ප්‍රතිසංවිධාන අතුරුමුහුණත සඳහා ආදාන ඔරලෝසුව.

ඔරලෝසු සංඛ්යාතය 100 සිට 162 MHz වේ.

මෙම ආදාන ඔරලෝසු සංඥාව බාහිර ඔරලෝසු පරිපථ හෝ ඔස්කිලේටර් වෙත සම්බන්ධ කරන්න.

out_systemll_clk_ 1

ආදානය

පද්ධති PLL ඔරලෝසුව.
F-Tile Reference සහ System PLL Clocks Intel FPGA IP හි ප්‍රතිදාන සංඥාව (out_systempll_clk_0) වෙත මෙම ඔරලෝසුව සම්බන්ධ කරන්න.

42 පිටුවේ අදාළ තොරතුරු පරාමිතීන්

6.2 සංඥා යළි පිහිටුවන්න

වගුව 20. සංඥා යළි පිහිටුවන්න

නම

පළල දිශාව

tx_core_rst_n

ආදානය

Clock Domain Asynchronous

rx_core_rst_n

ආදානය

අසමමිතික

tx_pcs_fec_phy_reset_n 1

ආදානය

අසමමිතික

විස්තරය

ක්රියාකාරී-අඩු යළි පිහිටුවීමේ සංඥාව. F-Tile Serial Lite IV TX MAC නැවත සකසයි.

ක්රියාකාරී-අඩු යළි පිහිටුවීමේ සංඥාව. F-Tile Serial Lite IV RX MAC නැවත සකසයි.

ක්රියාකාරී-අඩු යළි පිහිටුවීමේ සංඥාව.

දිගටම…

ISO 9001:2015 ලියාපදිංචි කර ඇත

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

නම

පළල දිශාව ඔරලෝසු වසම

විස්තරය

F-Tile Serial Lite IV TX අභිරුචි PCS යළි සකසයි.

rx_pcs_fec_phy_reset_n 1

ආදානය

අසමමිතික

ක්රියාකාරී-අඩු යළි පිහිටුවීමේ සංඥාව. F-Tile Serial Lite IV RX අභිරුචි PCS නැවත සකසයි.

reconfig_reset

ආදානය

reconfig_clk සක්‍රිය-ඉහළ යළි පිහිටුවීමේ සංඥාව.

Avalon මතක සිතියම්ගත අතුරුමුහුණත නැවත වින්‍යාස කිරීමේ වාරණ නැවත සකසයි.

reconfig_sl_reset

reconfig_sl_clk සක්‍රිය-ඉහළ යළි පිහිටුවීමේ සංඥාව ආදානය කරන්න.

Avalon මතක සිතියම්ගත අතුරුමුහුණත නැවත වින්‍යාස කිරීමේ වාරණ නැවත සකසයි.

6.3 MAC සංඥා

වගුව 21.

TX MAC සංඥා
මෙම වගුවේ, N IP පරාමිති සංස්කාරකයේ පිහිටුවා ඇති මංතීරු ගණන නියෝජනය කරයි.

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

tx_avs_සුදානම්

ප්‍රතිදානය tx_core_clkout Avalon streaming signal.

ප්‍රකාශ කළ විට, TX MAC දත්ත පිළිගැනීමට සූදානම් බව පෙන්නුම් කරයි.

tx_avs_data

· (64*N)*2 (PAM4 මාදිලිය)
· 64*N (NRZ මාදිලිය)

ආදානය

tx_core_clkout Avalon streaming signal. TX දත්ත.

tx_avs_channel

tx_core_clkout Avalon streaming signal ආදානය කරන්න.

වත්මන් චක්රය මත දත්ත මාරු කිරීම සඳහා නාලිකා අංකය.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

tx_avs_වලංගු

tx_core_clkout Avalon streaming signal ආදානය කරන්න.

තහවුරු කරන විට, TX දත්ත සංඥාව වලංගු බව පෙන්නුම් කරයි.

tx_avs_startofpacket

tx_core_clkout Avalon streaming signal ආදානය කරන්න.

ප්‍රකාශ කළ විට, TX දත්ත පැකට්ටුවක ආරම්භය පෙන්නුම් කරයි.

සෑම පැකට්ටුවක් සඳහාම තනි ඔරලෝසු චක්‍රයක් පමණක් ප්‍රකාශ කරන්න.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

tx_avs_endofpacket

tx_core_clkout Avalon streaming signal ආදානය කරන්න.

ප්‍රකාශ කළ විට, TX දත්ත පැකට්ටුවක අවසානය පෙන්නුම් කරයි.

සෑම පැකට්ටුවක් සඳහාම තනි ඔරලෝසු චක්‍රයක් පමණක් ප්‍රකාශ කරන්න.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

tx_avs_හිස්

tx_core_clkout Avalon streaming signal ආදානය කරන්න.

TX දත්තවල අවසාන පිපිරීමේ වලංගු නොවන වචන ගණන දක්වයි.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

tx_num_valid_bytes_eob

ආදානය

tx_core_clkout

අවසාන පිපිරීමේ අවසාන වචනයේ වලංගු බයිට් ගණන දක්වයි. මෙම සංඥාව මූලික මාදිලියේ නොමැත.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 45

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

නම tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

පළල 1
1 1
එන් 5

දිශාව ඔරලෝසු වසම

විස්තරය

ආදානය

tx_core_clkout

ප්‍රකාශ කළ විට, මෙම සංඥාව පරිශීලක නිර්වචනය කළ තොරතුරු චක්‍රයක් ආරම්භ කරයි.
මෙම සංඥාව tx_startofpacket ප්‍රකාශය ලෙස එකම ඔරලෝසු චක්‍රයේම තහවුරු කරන්න.
මෙම සංඥාව මූලික මාදිලියේ නොමැත.

ප්‍රතිදානය tx_core_clkout තහවුරු කළ විට, TX දත්ත සබැඳිය දත්ත සම්ප්‍රේෂණය සඳහා සූදානම් බව පෙන්නුම් කරයි.

ප්රතිදානය

tx_core_clkout

ප්‍රකාශ කළ විට, මෙම සංඥාව මංතීරු නැවත පෙළගැස්වීම ආරම්භ කරයි.
ALIGN CW යැවීමට MAC ක්‍රියාරම්භ කිරීමට එක් ඔරලෝසු චක්‍රයක් සඳහා මෙම සංඥාව තහවුරු කරන්න.

ආදානය

tx_core_clkout තහවුරු කළ විට, MAC විසින් තෝරාගත් මංතීරුවලට CRC32 දෝෂයක් එන්නත් කරයි.

ප්‍රතිදානය tx_core_clkout භාවිතා නොවේ.

පහත කාලසටහන් රූප සටහනේ හිටපු කෙනෙක් පෙන්වයිampTX අනුක්‍රමික මංතීරු 10ක් හරහා පරිශීලක තර්කයෙන් වචන 10ක TX දත්ත සම්ප්‍රේෂණය.

රූපය 28.

TX දත්ත සම්ප්‍රේෂණ කාල සටහන
tx_core_clkout

tx_avs_වලංගු

tx_avs_සුදානම්

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11...19 ..... N-10..

0,1,2,...,9

… N-10..

පටුමග 0

…………

STRT 0 10

N-10 END STRT 0

පටුමග 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

පටුමග 9

…………

STRT 9 19

N-1 END STRT 9

N-1 අවසන් IDLE IDLE

වගුව 22.

RX MAC සංඥා
මෙම වගුවේ, N IP පරාමිති සංස්කාරකයේ පිහිටුවා ඇති මංතීරු ගණන නියෝජනය කරයි.

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

rx_avs_සුදානම්

rx_core_clkout Avalon streaming signal ආදානය කරන්න.

ප්‍රකාශ කළ විට, පරිශීලක තර්කනය දත්ත පිළිගැනීමට සූදානම් බව පෙන්නුම් කරයි.

rx_avs_data

(64*N)*2 (PAM4 මාදිලිය)
64*N (NRZ මාදිලිය)

ප්රතිදානය

rx_core_clkout Avalon streaming signal. RX දත්ත.

rx_avs_channel

ප්‍රතිදානය rx_core_clkout Avalon streaming signal.

දත්ත සඳහා නාලිකා අංකය

වත්මන් චක්රය මත ලැබී ඇත.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_avs_වලංගු

ප්‍රතිදානය rx_core_clkout Avalon streaming signal.

දිගටම…

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 46

ප්‍රතිපෝෂණ යවන්න

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

තහවුරු කරන විට, RX දත්ත සංඥාව වලංගු බව පෙන්නුම් කරයි.

rx_avs_startofpacket

ප්‍රතිදානය rx_core_clkout Avalon streaming signal.

තහවුරු කළ විට, RX දත්ත පැකට්ටුවක ආරම්භය පෙන්නුම් කරයි.

සෑම පැකට්ටුවක් සඳහාම තනි ඔරලෝසු චක්‍රයක් පමණක් ප්‍රකාශ කරන්න.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_avs_endofpacket

ප්‍රතිදානය rx_core_clkout Avalon streaming signal.

ප්‍රකාශ කළ විට, RX දත්ත පැකට්ටුවක අවසානය පෙන්නුම් කරයි.

සෑම පැකට්ටුවක් සඳහාම තනි ඔරලෝසු චක්‍රයක් පමණක් ප්‍රකාශ කරන්න.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_avs_හිස්

ප්‍රතිදානය rx_core_clkout Avalon streaming signal.

RX දත්තවල අවසාන පිපිරීමේ වලංගු නොවන වචන ගණන දක්වයි.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_num_valid_bytes_eob

ප්රතිදානය

rx_core_clkout අවසාන පිපිරුමේ අවසාන වචනයේ වලංගු බයිට් ගණන දක්වයි.
මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_is_usr_cmd

ප්‍රතිදානය rx_core_clkout ප්‍රකාශ කළ විට, මෙම සංඥාව පරිශීලකයෙකු ආරම්භ කරයි-

අර්ථ දක්වා ඇති තොරතුරු චක්රය.

මෙම සංඥාව tx_startofpacket ප්‍රකාශය ලෙස එකම ඔරලෝසු චක්‍රයේම තහවුරු කරන්න.

මෙම සංඥාව මූලික මාදිලියේ නොමැත.

rx_link_up

ප්‍රතිදානය rx_core_clkout තහවුරු කළ විට, RX දත්ත සබැඳිය දක්වයි

දත්ත පිළිගැනීම සඳහා සූදානම් වේ.

rx_link_reinit

ආදානය rx_core_clkout තහවුරු කරන විට, මෙම සංඥාව මංතීරු ආරම්භ කරයි

නැවත පෙළගැස්වීම.

ඔබ ස්වයංක්‍රීය පෙළගැස්ම සක්‍රීය කිරීම අක්‍රිය කළහොත්, මංතීරු නැවත පෙළගැස්වීමට MAC ක්‍රියාරම්භ කිරීමට එක් ඔරලෝසු චක්‍රයක් සඳහා මෙම සංඥාව තහවුරු කරන්න. සක්‍රීය ස්වයංක්‍රීය පෙළගැස්ම සකසා ඇත්නම්, MAC ස්වයංක්‍රීයව මංතීරු නැවත පෙළගස්වයි.

Enable Auto Alignment සකසා ඇති විට මෙම සංඥාව තහවුරු නොකරන්න.

rx_error

(N*2*2)+3 (PAM4 මාදිලිය)
(N*2)*3 (NRZ මාදිලිය)

ප්රතිදානය

rx_core_clkout

ප්‍රකාශ කළ විට, RX දත්ත පත්‍රයේ ඇති දෝෂ තත්ත්වයන් පෙන්නුම් කරයි.
· [(N*2+2):N+3] = නිශ්චිත මංතීරුව සඳහා PCS දෝෂයක් දක්වයි.
· [N+2] = පෙළගැස්වීමේ දෝෂයක් දක්වයි. මෙම ටික ප්‍රකාශ කරන්නේ නම් මංතීරු පෙළගැස්ම නැවත ආරම්භ කරන්න.
· [N+1]= පරිශීලක තර්කනය සුදානම් නැති විට දත්ත පරිශීලක තර්කනය වෙත යොමු කරන බව දක්වයි.
· [N] = පෙළගැස්ම නැතිවීම පෙන්නුම් කරයි.
· [(N-1):0] = දත්තවල CRC දෝෂයක් ඇති බව පෙන්නුම් කරයි.

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 47

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

6.4 Transceiver Reconfiguration Signals

වගුව 23.

PCS Reconfiguration Signals
මෙම වගුවේ, N IP පරාමිති සංස්කාරකයේ පිහිටුවා ඇති මංතීරු ගණන නියෝජනය කරයි.

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

reconfig_sl_read

ආදාන reconfig_sl_ PCS reconfiguration read විධානය

clk

සංඥා.

reconfig_sl_write

ආදානය reconfig_sl_ PCS නැවත සකස් කිරීම ලිවීම

clk

විධාන සංඥා.

reconfig_sl_address

බිටු 14 + clogb2N

ආදානය

reconfig_sl_ clk

තෝරාගත් මංතීරුවක PCS ප්‍රතිසංවිධානය Avalon මතක සිතියම්ගත අතුරුමුහුණත් ලිපිනය සඳහන් කරයි.
සෑම මංතීරුවකම බිටු 14 ක් ඇති අතර ඉහළ බිටු මංතීරු ඕෆ්සෙට් වෙත යොමු කරයි.
Example, reconfig_sl_address[4:4] සමඟ ලිපින අගයට යොමු කරමින්, 13-lane NRZ/PAM0 සැලසුමක් සඳහා:
· reconfig_sl_address[15:1 4] 00 ලෙස සකසා ඇත = මංතීරුව 0 සඳහා ලිපිනය.
· reconfig_sl_address[15:1 4] 01 ලෙස සකසා ඇත = මංතීරුව 1 සඳහා ලිපිනය.
· reconfig_sl_address[15:1 4] 10 ලෙස සකසා ඇත = මංතීරුව 2 සඳහා ලිපිනය.
· reconfig_sl_address[15:1 4] 11 ලෙස සකසා ඇත = මංතීරුව 3 සඳහා ලිපිනය.

reconfig_sl_readdata

ප්‍රතිදානය reconfig_sl_ PCS ප්‍රතිසංවිධාන දත්ත නියම කරයි

clk

a හි සූදානම් චක්‍රයක් මගින් කියවිය යුතුය

තෝරාගත් මංතීරුව.

reconfig_sl_waitrequest

ප්රතිදානය reconfig_sl_ PCS නැවත සකස් කිරීම නියෝජනය කරයි

clk

Avalon මතක සිතියම්ගත අතුරු මුහුණත

තෝරාගත් මංතීරුවක සංඥාව නතර කිරීම.

reconfig_sl_writeddata

ආදාන reconfig_sl_ PCS නැවත වින්‍යාස කිරීමේ දත්ත නියම කරයි

clk

a හි ලිවීමේ චක්‍රයක් මත ලිවිය යුතුය

තෝරාගත් මංතීරුව.

reconfig_sl_readdata_vali

ප්රතිදානය

reconfig_sl_ PCS නැවත සකස් කිරීම නියම කරයි

clk

ලැබුණු දත්ත තෝරාගත් එකක වලංගු වේ

මංතීරුව.

වගුව 24.

F-Tile Hard IP Reconfiguration Signals
මෙම වගුවේ, N IP පරාමිති සංස්කාරකයේ පිහිටුවා ඇති මංතීරු ගණන නියෝජනය කරයි.

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

reconfig_read

ආදානය reconfig_clk PMA ප්‍රතිසංවිධානය කියවා ඇත

විධාන සංඥා.

reconfig_write

ආදානය reconfig_clk PMA නැවත සකස් කිරීම ලිවීම

විධාන සංඥා.

reconfig_address

බිටු 18 + clog2bN

ආදානය

reconfig_clk

තෝරාගත් මංතීරුවක PMA Avalon මතක සිතියම්ගත අතුරුමුහුණත් ලිපිනය සඳහන් කරයි.
දිගටම…

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 48

ප්‍රතිපෝෂණ යවන්න

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

නම
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

පළල
32 1 32 1

දිශාව ඔරලෝසු වසම

විස්තරය

PAM4 දැන්වීම් NRZ මාදිලි දෙකෙහිම, සෑම මංතීරුවකම බිටු 18ක් ඇති අතර ඉතිරි ඉහළ බිටු මංතීරු ඕෆ්සෙට් වෙත යොමු කරයි.
Example, මංතීරු 4 ක සැලසුමක් සඳහා:
· reconfig_address[19:18] 00 ලෙස සකසා ඇත = මංතීරුව 0 සඳහා ලිපිනය.
· reconfig_address[19:18] 01 ලෙස සකසා ඇත = මංතීරුව 1 සඳහා ලිපිනය.
· reconfig_address[19:18] 10 ලෙස සකසා ඇත = මංතීරුව 2 සඳහා ලිපිනය.
· reconfig_address[19:18] 11 ලෙස සකසා ඇත = මංතීරුව 3 සඳහා ලිපිනය.

ප්රතිදානය

reconfig_clk තෝරාගත් මංතීරුවක සූදානම් චක්‍රයක් මඟින් කියවිය යුතු PMA දත්ත නියම කරයි.

ප්රතිදානය

reconfig_clk තෝරන ලද මංතීරුවක PMA Avalon memorymapped අතුරුමුහුණත නැවතීමේ සංඥාව නියෝජනය කරයි.

ආදානය

reconfig_clk තෝරාගත් මංතීරුවක ලිවීමේ චක්‍රයක ලිවිය යුතු PMA දත්ත නියම කරයි.

ප්රතිදානය

reconfig_clk PMA ප්‍රතිනිර්මාණය නිශ්චය කරයි ලැබුණු දත්ත තෝරාගත් මංතීරුවක වලංගු වේ.

6.5 PMA සංඥා

වගුව 25.

PMA සංඥා
මෙම වගුවේ, N IP පරාමිති සංස්කාරකයේ පිහිටුවා ඇති මංතීරු ගණන නියෝජනය කරයි.

නම

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

phy_tx_lanes_stable

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

Asynchronous ප්‍රකාශ කළ විට, TX දත්ත මාර්ගය දත්ත යැවීමට සූදානම් බව පෙන්නුම් කරයි.

tx_pll_locked

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

අසමමුහුර්ත බව ප්‍රකාශ කළ විට, TX PLL අගුලු දැමීමේ තත්ත්වය ලබා ඇති බව පෙන්නුම් කරයි.

phy_ehip_සුදානම්

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

අසමමිතික

ප්‍රකාශ කරන විට, අභිරුචි PCS අභ්‍යන්තර ආරම්භය සම්පූර්ණ කර සම්ප්‍රේෂණයට සූදානම් බව පෙන්නුම් කරයි.
මෙම සංඥාව tx_pcs_fec_phy_reset_n සහ tx_pcs_fec_phy_reset_nare deasserted පසු තහවුරු කරයි.

tx_serial_data

TX අනුක්‍රමික ඔරලෝසුව TX අනුක්‍රමික කටු ප්‍රතිදානය කරන්න.

rx_serial_data

RX අනුක්‍රමික ඔරලෝසු RX අනුක්‍රමික කටු ආදානය කරන්න.

phy_rx_block_lock

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

අසමමුහුර්ත ලෙස ප්‍රකාශ කළ විට, මංතීරු සඳහා 66b වාරණ පෙළගැස්ම සම්පූර්ණ කර ඇති බව පෙන්නුම් කරයි.

rx_cdr_lock

N*2 (PAM4 මාදිලිය)

ප්රතිදානය

අසමමිතික

ප්‍රකාශ කළ විට, ප්‍රතිසාධනය කරන ලද ඔරලෝසු දත්තවලට අගුලු දමා ඇති බව පෙන්නුම් කරයි.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 49

6. F-Tile Serial Lite IV Intel FPGA IP අතුරුමුහුණත් සංඥා 683074 | 2022.04.28

නම phy_rx_pcs_ready phy_rx_hi_ber

පළල

දිශාව ඔරලෝසු වසම

විස්තරය

N (NRZ මාදිලිය)

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

අසමමිතික

ප්‍රකාශ කළ විට, අනුරූප ඊතර්නෙට් නාලිකාවේ RX මංතීරු සම්පූර්ණයෙන්ම පෙළගස්වා දත්ත ලබා ගැනීමට සූදානම් බව පෙන්නුම් කරයි.

N*2 (PAM4 මාදිලිය)
N (NRZ මාදිලිය)

ප්රතිදානය

අසමමිතික

ප්‍රකාශ කළ විට, අනුරූප ඊතර්නෙට් නාලිකාවේ RX PCS HI BER තත්ත්වයක පවතින බව පෙන්නුම් කරයි.

F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය 50

ප්‍රතිපෝෂණ යවන්න

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

7. F-Tile Serial Lite IV Intel FPGA IP සමඟින් නිර්මාණය කිරීම

7.1 මාර්ගෝපදේශ නැවත සකසන්න
ඔබේ පද්ධති මට්ටමේ යළි පිහිටුවීම ක්‍රියාත්මක කිරීමට මෙම යළි පිහිටුවීමේ මාර්ගෝපදේශ අනුගමනය කරන්න.
· TX සහ RX PCS එකවර නැවත සැකසීමට tx_pcs_fec_phy_reset_n සහ rx_pcs_fec_phy_reset_n සංඥා පද්ධති මට්ටමින් එකට බැඳ තබන්න.
· tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, සහ reconfig_reset සංඥා එකවර තහවුරු කරන්න. IP යළි පිහිටුවීම සහ ආරම්භක අනුපිළිවෙල පිළිබඳ වැඩි විස්තර සඳහා යළි පිහිටුවීම සහ සබැඳි ආරම්භ කිරීම වෙත යොමු වන්න.
· tx_pcs_fec_phy_reset_n, සහ rx_pcs_fec_phy_reset_n සංඥා අඩුවෙන් තබාගෙන, සහ reconfig_reset සංඥාව ඉහළ මට්ටමක තබාගෙන F-ටයිල් දෘඪ IP සහ නැවත වින්‍යාස කිරීමේ වාරණ නිසියාකාරව යළි සැකසීමට tx_reset_ack සහ rx_reset_ack එනතෙක් රැඳී සිටින්න.
· FPGA උපාංග අතර වේගවත් සම්බන්ධයක් ලබා ගැනීම සඳහා, සම්බන්ධිත F-Tile Serial Lite IV Intel FPGA IP එකවරම නැවත සකසන්න. F-Tile Serial Lite IV Intel FPGA IP Design Ex වෙත යොමු වන්නampමෙවලම් කට්ටලය භාවිතයෙන් IP TX සහ RX සබැඳිය නිරීක්ෂණය කිරීම පිළිබඳ තොරතුරු සඳහා le පරිශීලක මාර්ගෝපදේශය.
අදාළ තොරතුරු
37 පිටුවේ නැවත සකසන්න සහ සබැඳි ආරම්භය
· F-Tile Serial Lite IV Intel FPGA IP Design Example පරිශීලක මාර්ගෝපදේශය

7.2 මාර්ගෝපදේශ හැසිරවීමේ දෝෂයකි

පහත වගුවේ F-Tile Serial Lite IV Intel FPGA IP සැලසුම සමඟ ඇති විය හැකි දෝෂ තත්වයන් සඳහා දෝෂ හැසිරවීමේ මාර්ගෝපදේශ ලැයිස්තුගත කරයි.

වගුව 26. දෝෂ තත්ත්වය සහ හැසිරවීමේ මාර්ගෝපදේශ

දෝෂ තත්ත්වය
දී ඇති කාල රාමුවකට පසු මංතීරු එකක් හෝ කිහිපයක් සන්නිවේදනය ස්ථාපිත කළ නොහැක.

මාර්ගෝපදේශ
යෙදුම් මට්ටමින් සබැඳිය නැවත සැකසීමට කල් ඉකුත් වීමේ පද්ධතියක් ක්‍රියාත්මක කරන්න.

සන්නිවේදනය ස්ථාපිත කිරීමෙන් පසු මංතීරුවක සන්නිවේදනය අහිමි වේ.
deskew ක්‍රියාවලියේදී මංතීරුවකට සන්නිවේදනය අහිමි වේ.

මෙය දත්ත හුවමාරු අදියරෙන් පසුව හෝ අතරතුර සිදු විය හැක. යෙදුම් මට්ටමින් සබැඳි අස්ථාන හඳුනාගැනීමක් ක්‍රියාත්මක කර සබැඳිය යළි පිහිටුවන්න.
දෝෂ සහිත මංතීරුව සඳහා සබැඳි නැවත ආරම්භ කිරීමේ ක්‍රියාවලිය ක්‍රියාත්මක කරන්න. පුවරු මාර්ගගත කිරීම UI 320 නොඉක්මවන බවට ඔබ සහතික විය යුතුය.

සියලුම මංතීරු පෙළගස්වා ඇති පසු අහිමි මංතීරු පෙළගැස්ම.

මෙය දත්ත හුවමාරු අදියරෙන් පසුව හෝ අතරතුර සිදු විය හැක. මංතීරු පෙළගැස්වීමේ ක්‍රියාවලිය නැවත ආරම්භ කිරීම සඳහා යෙදුම් මට්ටමින් මංතීරු පෙළගැස්වීමේ පාඩු හඳුනාගැනීමක් ක්‍රියාත්මක කරන්න.

ISO 9001:2015 ලියාපදිංචි කර ඇත

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

8. F-Tile Serial Lite IV Intel FPGA IP පරිශීලක මාර්ගෝපදේශ සංරක්ෂිතය

IP අනුවාද v19.1 දක්වා Intel Quartus Prime Design Suite මෘදුකාංග අනුවාදවලට සමාන වේ. Intel Quartus Prime Design Suite මෘදුකාංග අනුවාදය 19.2 හෝ ඊට පසු, IP cores නව IP අනුවාද ක්‍රමයක් ඇත.

IP මූලික අනුවාදයක් ලැයිස්තුගත කර නොමැති නම්, පෙර IP core අනුවාදය සඳහා පරිශීලක මාර්ගෝපදේශය අදාළ වේ.

Intel Quartus Prime අනුවාදය
21.3

IP Core අනුවාදය 3.0.0

පරිශීලක මාර්ගෝපදේශය F-Tile Serial Lite IV Intel® FPGA IP පරිශීලක මාර්ගෝපදේශය

ISO 9001:2015 ලියාපදිංචි කර ඇත

683074 | 2022.04.28 ප්‍රතිපෝෂණ යවන්න

9. F-Tile Serial Lite IV Intel FPGA IP පරිශීලක මාර්ගෝපදේශය සඳහා ලේඛන සංශෝධන ඉතිහාසය

ලේඛන අනුවාදය 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime අනුවාදය
22.1
21.3 21.3 21.2

IP අනුවාදය 5.0.0
3.0.0 3.0.0 2.0.0

වෙනස්කම්
යාවත්කාලීන කළ වගුව: F-Tile Serial Lite IV Intel FPGA IP විශේෂාංග - අතිරේක FHT සම්ප්‍රේෂක අනුපාත සහාය සමඟ යාවත්කාලීන දත්ත හුවමාරු විස්තරය: 58G NRZ, 58G PAM4, සහ 116G PAM4
· යාවත්කාලීන කළ වගුව: F-Tile Serial Lite IV Intel FPGA IP පරාමිතිය විස්තරය — නව පරාමිතිය එකතු කරන ලදි · System PLL සමුද්දේශ ඔරලෝසු සංඛ්‍යාතය · දෝශ නිරාකරණ අවසන් ලක්ෂ්‍යය සක්‍රීය කරන්න — PMA දත්ත අනුපාතය සඳහා අගයන් යාවත්කාලීන කරන ලදි — GUI ට ගැලපෙන පරිදි පරාමිති නම් කිරීම යාවත්කාලීන කරන ලදි
· වගුවේ දත්ත හුවමාරුව සඳහා විස්තරය යාවත්කාලීන කරන ලදී: F-Tile Serial Lite IV Intel FPGA IP විශේෂාංග.
· වගු නාමය IP සිට F-Tile Serial Lite IV Intel FPGA IP පරාමිති විස්තරය ලෙස පරාමිති කොටසේ පැහැදිලි කිරීම සඳහා නැවත නම් කරන ලදී.
යාවත්කාලීන කළ වගුව: IP පරාමිති: — නව පරාමිතියක් එක් කරන ලදී-RSFEC සක්‍රීය කර ඇති අනෙකුත් Serial Lite IV Simplex IP එකම FGT නාලිකාවේ (ය) තබා ඇත. — Transceiver යොමු ඔරලෝසු සංඛ්‍යාතය සඳහා පෙරනිමි අගයන් යාවත්කාලීන කරන ලදී.
මුල් නිකුතුව.

ISO 9001:2015 ලියාපදිංචි කර ඇත

ලේඛන / සම්පත්

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] පරිශීලක මාර්ගෝපදේශය F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] පරිශීලක මාර්ගෝපදේශය F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP