F ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા

સામગ્રી છુપાવો

F ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા
Intel® Quartus® Prime Design Suite માટે અપડેટ કરેલ: 22.1 IP સંસ્કરણ: 5.0.0

ઓનલાઈન સંસ્કરણ પ્રતિસાદ મોકલો

UG-20324

ID: 683074 સંસ્કરણ: 2022.04.28

સામગ્રી
સામગ્રી
1. F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા વિશે……………………………………….. 4
2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview…………………………………………………………. 6 2.1. પ્રકાશન માહિતી…………………………………………………………………………………..7 2.2. સપોર્ટેડ ફીચર્સ ………………………………………………………………………………….. 7 2.3. IP વર્ઝન સપોર્ટ લેવલ………………………………………………………………………………..8 2.4. ઉપકરણ સ્પીડ ગ્રેડ સપોર્ટ………………………………………………………………………………..8 2.5. સંસાધનનો ઉપયોગ અને વિલંબ ……………………………………………………………………9 2.6. બેન્ડવિડ્થ કાર્યક્ષમતા …………………………………………………………………………. 9
3. પ્રારંભ કરવું………………………………………………………………………………………. 11 3.1. ઇન્ટેલ એફપીજીએ આઇપી કોરોને ઇન્સ્ટોલ અને લાઇસન્સ આપવું……………………………………………………… 11 3.1.1. ઇન્ટેલ FPGA IP મૂલ્યાંકન મોડ…………………………………………………………. 11 3.2. IP પરિમાણો અને વિકલ્પોનો ઉલ્લેખ કરવો……………………………………………………………… 14 3.3. જનરેટ કર્યું File માળખું……………………………………………………………………………… 14 3.4. Intel FPGA IP કોરોનું સિમ્યુલેટીંગ…………………………………………………………………………… 16 3.4.1. ડિઝાઇનનું અનુકરણ અને ચકાસણી………………………………………………….. 17 3.5. અન્ય EDA ટૂલ્સમાં IP કોરોનું સંશ્લેષણ ………………………………………………………. 17 3.6. સંપૂર્ણ ડિઝાઇનનું સંકલન કરવું…………………………………………………………………………..18
4. કાર્યાત્મક વર્ણન……………………………………………………………………………….. 19 4.1. TX ડેટાપથ…………………………………………………………………………………………..20 4.1.1. TX MAC એડેપ્ટર………………………………………………………………….. 21 4.1.2. કંટ્રોલ વર્ડ (CW) નિવેશ……………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII એન્કોડર……………………………………………………………………………….29 4.1.5. TX PCS અને PMA………………………………………………………………….. 30 4.2. આરએક્સ ડેટાપથ…………………………………………………………………………………………. 30 4.2.1. RX PCS અને PMA………………………………………………………………….. 31 4.2.2. RX MII ડીકોડર…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX ડેસ્ક્યુ………………………………………………………………………………….32 4.2.5. RX CW દૂર કરવું……………………………………………………………………………………35 4.3. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ક્લોક આર્કિટેક્ચર…………………………………………. 36 4.4. રીસેટ કરો અને લિંક ઇનિશિયલાઇઝેશન………………………………………………………………………..37 4.4.1. TX રીસેટ અને પ્રારંભ ક્રમ…………………………………………………. 38 4.4.2. RX રીસેટ અને પ્રારંભ ક્રમ…………………………………………………. 39 4.5. લિંક રેટ અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરી……………………………………………….. 40
5. પરિમાણો………………………………………………………………………………………………. 42
6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ……………………………………………….. 44 6.1. ઘડિયાળના સંકેતો………………………………………………………………………………………………….44 6.2. સિગ્નલ રીસેટ કરો……………………………………………………………………………………………… 44 6.3. MAC સિગ્નલ્સ ……………………………………………………………………………………………….. 45 6.4. ટ્રાન્સસીવર પુનઃરૂપરેખાંકન સંકેતો……………………………………………………………… 48 6.5. પીએમએ સિગ્નલ્સ……………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 2

પ્રતિસાદ મોકલો

સામગ્રી
7. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી સાથે ડિઝાઇનિંગ……………………………………………………… 51 7.1. માર્ગદર્શિકા રીસેટ કરો……………………………………………………………………………………….. 51 7.2. ભૂલ હેન્ડલિંગ માર્ગદર્શિકા…………………………………………………………………………..51
8. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી યુઝર ગાઇડ આર્કાઇવ્સ…………………………………………. 52 9. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી વપરાશકર્તા માર્ગદર્શિકા માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ………53

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 3

683074 | 2022.04.28 પ્રતિસાદ મોકલો

1. F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા વિશે

આ દસ્તાવેજ Intel AgilexTM ઉપકરણોમાં F-ટાઈલ ટ્રાન્સસીવરનો ઉપયોગ કરીને F-Tile Serial Lite IV Intel® FPGA IP ને ડિઝાઇન કરવા માટે IP સુવિધાઓ, આર્કિટેક્ચર વર્ણન, જનરેટ કરવાના પગલાં અને માર્ગદર્શિકાનું વર્ણન કરે છે.

ઇચ્છિત પ્રેક્ષકો

આ દસ્તાવેજ નીચેના વપરાશકર્તાઓ માટે બનાવાયેલ છે:
સિસ્ટમ-સ્તરના ડિઝાઇન આયોજન તબક્કા દરમિયાન આઇપી પસંદગી કરવા માટે ડિઝાઇન આર્કિટેક્ટ્સ
હાર્ડવેર ડિઝાઇનર્સ જ્યારે IP ને તેમની સિસ્ટમ-સ્તરની ડિઝાઇનમાં એકીકૃત કરે છે
· સિસ્ટમ-લેવલ સિમ્યુલેશન અને હાર્ડવેર માન્યતા તબક્કાઓ દરમિયાન માન્યતા ઇજનેરો

સંબંધિત દસ્તાવેજો

નીચેનું કોષ્ટક અન્ય સંદર્ભ દસ્તાવેજોની યાદી આપે છે જે F-Tile Serial Lite IV Intel FPGA IP થી સંબંધિત છે.

કોષ્ટક 1.

સંબંધિત દસ્તાવેજો

સંદર્ભ

F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

Intel Agilex ઉપકરણ ડેટા શીટ

વર્ણન
આ દસ્તાવેજ F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇનનું જનરેશન, ઉપયોગ માર્ગદર્શિકા અને કાર્યાત્મક વર્ણન પ્રદાન કરે છે.ampIntel Agilex ઉપકરણોમાં લેસ.
આ દસ્તાવેજ Intel Agilex ઉપકરણો માટે ઇલેક્ટ્રિકલ લાક્ષણિકતાઓ, સ્વિચિંગ લાક્ષણિકતાઓ, રૂપરેખાંકન વિશિષ્ટતાઓ અને સમયનું વર્ણન કરે છે.

કોષ્ટક 2.
CW RS-FEC PMA TX RX PAM4 NRZ

એક્રોનિમ્સ અને ગ્લોસરી એક્રોનિમ લિસ્ટ
ટૂંકાક્ષર

વિસ્તરણ નિયંત્રણ વર્ડ રીડ-સોલોમન ફોરવર્ડ ભૂલ સુધારણા ભૌતિક માધ્યમ જોડાણ ટ્રાન્સમીટર રીસીવર પલ્સ-Ampલિટ્યુડ મોડ્યુલેશન 4-લેવલ નોન-રીટર્ન-ટુ-ઝીરો

ચાલુ રાખ્યું…

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

ISO 9001:2015 નોંધાયેલ

1. F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 683074 વિશે | 2022.04.28

PCS MII XGMII

ટૂંકાક્ષર

વિસ્તરણ ભૌતિક કોડિંગ સબલેયર મીડિયા સ્વતંત્ર ઇન્ટરફેસ 10 ગીગાબીટ મીડિયા સ્વતંત્ર ઇન્ટરફેસ

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 5

683074 | 2022.04.28 પ્રતિસાદ મોકલો

2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview

આકૃતિ 1.

F-Tile Serial Lite IV Intel FPGA IP ચિપ-ટુ-ચિપ, બોર્ડ-ટુ-બોર્ડ અને બેકપ્લેન એપ્લિકેશન્સ માટે ઉચ્ચ બેન્ડવિડ્થ ડેટા કમ્યુનિકેશન માટે યોગ્ય છે.

F-Tile Serial Lite IV Intel FPGA IP માં મીડિયા એક્સેસ કંટ્રોલ (MAC), ફિઝિકલ કોડિંગ સબલેયર (PCS), અને ફિઝિકલ મીડિયા એટેચમેન્ટ (PMA) બ્લોક્સ સામેલ છે. IP મહત્તમ ચાર PAM56 લેન સાથે 4 Gbps પ્રતિ લેન અથવા મહત્તમ 28 NRZ લેન સાથે 16 Gbps પ્રતિ લેન સુધીની ડેટા ટ્રાન્સફર ઝડપને સપોર્ટ કરે છે. આ IP ઉચ્ચ બેન્ડવિડ્થ, નીચી ઓવરહેડ ફ્રેમ્સ, ઓછી I/O કાઉન્ટ ઓફર કરે છે અને લેન અને સ્પીડ બંનેની સંખ્યામાં ઉચ્ચ માપનીયતાને સપોર્ટ કરે છે. એફ-ટાઈલ ટ્રાન્સસીવરના ઈથરનેટ પીસીએસ મોડ સાથે ડેટા દરોની વિશાળ શ્રેણીના સમર્થન સાથે આ આઈપી સરળતાથી પુનઃરૂપરેખાંકિત કરી શકાય છે.

આ IP બે ટ્રાન્સમિશન મોડને સપોર્ટ કરે છે:
· મૂળભૂત મોડ–આ એક શુદ્ધ સ્ટ્રીમિંગ મોડ છે જ્યાં બેન્ડવિડ્થ વધારવા માટે સ્ટાર્ટઓફ-પેકેટ, ખાલી ચક્ર અને પેકેટના અંત વિના ડેટા મોકલવામાં આવે છે. વિસ્ફોટની શરૂઆત તરીકે IP પ્રથમ માન્ય ડેટા લે છે.
· પૂર્ણ મોડ-આ એક પેકેટ ટ્રાન્સફર મોડ છે. આ મોડમાં, IP સીમાંક તરીકે પેકેટની શરૂઆતમાં અને અંતમાં વિસ્ફોટ અને સમન્વયન ચક્ર મોકલે છે.

એફ-ટાઇલ સીરીયલ લાઇટ IV હાઇ લેવલ બ્લોક ડાયાગ્રામ

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ TX

એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP
MAC TX
TX USRIF_CTRL

64*n લેન બિટ્સ (NRZ મોડ)/ 2*n લેન બિટ્સ (PAM4 મોડ)

TX MAC

એડેપ્ટર INSERT

MII એન્કોડ

કસ્ટમ PCS

TX PCS

TX MII

EMIB એન્કોડ સ્ક્રેમ્બલર FEC

TX PMA

n લેન્સ બિટ્સ (PAM4 મોડ)/ n લેન્સ બિટ્સ (NRZ મોડ)
TX સીરીયલ ઈન્ટરફેસ

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ RX
64*n લેન બિટ્સ (NRZ મોડ)/ 2*n લેન બિટ્સ (PAM4 મોડ)

આરએક્સ પીસીએસ

CW RMV

ડેસ્ક્યુ

MII

અને ડીકોડને સંરેખિત કરો

RX MII

EMIB

ડીકોડ બ્લોક સિંક અને FEC DESCRAMBLER

RX PMA

સીએસઆર

2n લેન્સ બિટ્સ (PAM4 મોડ)/ n લેન્સ બિટ્સ (NRZ મોડ) RX સીરીયલ ઈન્ટરફેસ
એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ રજીસ્ટર રૂપરેખા

દંતકથા

નરમ તર્ક

સખત તર્ક

ISO 9001:2015 નોંધાયેલ

2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview 683074 | 2022.04.28

તમે F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન એક્સ જનરેટ કરી શકો છોampIP સુવિધાઓ વિશે વધુ જાણવા માટે. F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન Ex નો સંદર્ભ લોample વપરાશકર્તા માર્ગદર્શિકા.
સંબંધિત માહિતી · કાર્યાત્મક વર્ણન પૃષ્ઠ 19 પર · F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા

2.1. માહિતી પ્રકાશિત કરો

Intel FPGA IP વર્ઝન v19.1 સુધી Intel Quartus® Prime Design Suite સોફ્ટવેર વર્ઝન સાથે મેળ ખાય છે. Intel Quartus Prime Design Suite સોફ્ટવેર વર્ઝન 19.2 માં શરૂ કરીને, Intel FPGA IP પાસે નવી વર્ઝનિંગ સ્કીમ છે.

Intel FPGA IP વર્ઝન (XYZ) નંબર દરેક Intel Quartus Prime સોફ્ટવેર વર્ઝન સાથે બદલાઈ શકે છે. આમાં ફેરફાર:

· X એ IP નું મુખ્ય પુનરાવર્તન સૂચવે છે. જો તમે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરને અપડેટ કરો છો, તો તમારે IP ફરીથી જનરેટ કરવો આવશ્યક છે.
· Y સૂચવે છે કે IP માં નવી સુવિધાઓ શામેલ છે. આ નવી સુવિધાઓનો સમાવેશ કરવા માટે તમારા IP ને ફરીથી બનાવો.
· Z સૂચવે છે કે IP માં નાના ફેરફારો શામેલ છે. આ ફેરફારોનો સમાવેશ કરવા માટે તમારા IP ને ફરીથી બનાવો.

કોષ્ટક 3.

F-Tile Serial Lite IV Intel FPGA IP પ્રકાશન માહિતી

આઇટમ આઇપી વર્ઝન ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન પ્રકાશન તારીખ ઓર્ડરિંગ કોડ

5.0.0 22.1 2022.04.28 IP-SLITE4F

વર્ણન

2.2. સપોર્ટેડ ફીચર્સ
નીચેનું કોષ્ટક F-Tile Serial Lite IV Intel FPGA IP માં ઉપલબ્ધ સુવિધાઓની યાદી આપે છે:

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 7

2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview 683074 | 2022.04.28

કોષ્ટક 4.

એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી સુવિધાઓ

લક્ષણ

વર્ણન

ડેટા ટ્રાન્સફર

· PAM4 મોડ માટે:
— FHT મહત્તમ 56.1 લેન સાથે માત્ર 58, 116, અને 4 Gbps પ્રતિ લેનને સપોર્ટ કરે છે.
— FGT મહત્તમ 58 લેન સાથે 12 Gbps પ્રતિ લેન સુધી સપોર્ટ કરે છે.
PAM18 મોડ માટે સમર્થિત ટ્રાન્સસીવર ડેટા દરો પર વધુ વિગતો માટે પૃષ્ઠ 42 પર કોષ્ટક 4 નો સંદર્ભ લો.
· NRZ મોડ માટે:
— FHT મહત્તમ 28.05 લેન સાથે માત્ર 58 અને 4 Gbps પ્રતિ લેનને સપોર્ટ કરે છે.
— FGT મહત્તમ 28.05 લેન સાથે 16 Gbps પ્રતિ લેન સુધી સપોર્ટ કરે છે.
NRZ મોડ માટે સમર્થિત ટ્રાન્સસીવર ડેટા રેટ વિશે વધુ વિગતો માટે પૃષ્ઠ 18 પર કોષ્ટક 42 નો સંદર્ભ લો.
· સતત સ્ટ્રીમિંગ (બેઝિક) અથવા પેકેટ (પૂર્ણ) મોડને સપોર્ટ કરે છે.
લો ઓવરહેડ ફ્રેમ પેકેટને સપોર્ટ કરે છે.
· દરેક બર્સ્ટ સાઇઝ માટે બાઇટ ગ્રેન્યુલારિટી ટ્રાન્સફરને સપોર્ટ કરે છે.
· વપરાશકર્તા દ્વારા શરૂ કરાયેલ અથવા સ્વચાલિત લેન ગોઠવણીને સપોર્ટ કરે છે.
· પ્રોગ્રામેબલ ગોઠવણી સમયગાળાને સપોર્ટ કરે છે.

પીસીએસ

· હાર્ડ આઇપી લોજિકનો ઉપયોગ કરે છે જે સોફ્ટ લોજિક રિસોર્સ રિડક્શન માટે ઇન્ટેલ એજિલેક્સ એફ-ટાઇલ ટ્રાન્સસીવર્સ સાથે ઇન્ટરફેસ કરે છે.
· 4GBASE-KP100 સ્પષ્ટીકરણ માટે PAM4 મોડ્યુલેશન મોડને સપોર્ટ કરે છે. આ મોડ્યુલેશન મોડમાં RS-FEC હંમેશા સક્ષમ હોય છે.
· વૈકલ્પિક RS-FEC મોડ્યુલેશન મોડ સાથે NRZ ને સપોર્ટ કરે છે.
· 64b/66b એન્કોડિંગ ડીકોડિંગને સપોર્ટ કરે છે.

ભૂલ શોધ અને હેન્ડલિંગ

· TX અને RX ડેટા પાથ પર CRC એરર ચેકિંગને સપોર્ટ કરે છે. · RX લિંક ભૂલ ચકાસણીને સપોર્ટ કરે છે. · RX PCS ભૂલ શોધને સપોર્ટ કરે છે.

ઇન્ટરફેસ

· સ્વતંત્ર લિંક્સ સાથે માત્ર સંપૂર્ણ ડુપ્લેક્સ પેકેટ ટ્રાન્સફરને સપોર્ટ કરે છે.
· ઓછા ટ્રાન્સફર લેટન્સી સાથે બહુવિધ FPGA ઉપકરણો સાથે પોઇન્ટ-ટુ-પોઇન્ટ ઇન્ટરકનેક્ટનો ઉપયોગ કરે છે.
· વપરાશકર્તા દ્વારા નિર્ધારિત આદેશોને સપોર્ટ કરે છે.

2.3. IP સંસ્કરણ સપોર્ટ લેવલ

F-Tile Serial Lite IV Intel FPGA IP માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર અને ઇન્ટેલ FPGA ઉપકરણ સપોર્ટ નીચે મુજબ છે:

કોષ્ટક 5.

IP સંસ્કરણ અને સપોર્ટ લેવલ

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ 22.1

ઉપકરણ ઇન્ટેલ એજિલેક્સ એફ-ટાઇલ ટ્રાન્સસીવર્સ

આઇપી વર્ઝન સિમ્યુલેશન કમ્પાઇલેશન હાર્ડવેર ડિઝાઇન

5.0.0

2.4. ઉપકરણ સ્પીડ ગ્રેડ સપોર્ટ
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-tile ઉપકરણો માટે નીચેના સ્પીડ ગ્રેડને સપોર્ટ કરે છે: · ટ્રાન્સસીવર સ્પીડ ગ્રેડ: -1, -2, અને -3 · કોર સ્પીડ ગ્રેડ: -1, -2, અને - 3

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 8

પ્રતિસાદ મોકલો

2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview 683074 | 2022.04.28

સંબંધિત માહિતી
Intel Agilex ઉપકરણ ડેટા શીટ Intel Agilex F-tile transceivers માં સપોર્ટેડ ડેટા રેટ વિશે વધુ માહિતી.

2.5. સંસાધનનો ઉપયોગ અને લેટન્સી

F-Tile Serial Lite IV Intel FPGA IP માટે સંસાધનો અને લેટન્સી ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન 22.1 માંથી મેળવવામાં આવી હતી.

કોષ્ટક 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP રિસોર્સ યુટિલાઇઝેશન
લેટન્સી માપન TX કોર ઇનપુટથી RX કોર આઉટપુટ સુધીની રાઉન્ડ ટ્રીપ લેટન્સી પર આધારિત છે.

ટ્રાન્સસીવર પ્રકાર

વેરિઅન્ટ

ડેટા લેન્સ મોડ RS-FEC ALM ની સંખ્યા

લેટન્સી (TX કોર ઘડિયાળ ચક્ર)

એફજીટી

28.05 Gbps NRZ 16

મૂળભૂત અક્ષમ 21,691 65

સંપૂર્ણ અક્ષમ 22,135 65

મૂળભૂત સક્ષમ 21,915 189

પૂર્ણ સક્ષમ 22,452 189

58 Gbps PAM4 12

મૂળભૂત સક્ષમ 28,206 146

પૂર્ણ સક્ષમ 30,360 146

એફએચટી

58 Gbps NRZ

મૂળભૂત સક્ષમ 15,793 146

પૂર્ણ સક્ષમ 16,624 146

58 Gbps PAM4 4

મૂળભૂત સક્ષમ 15,771 154

પૂર્ણ સક્ષમ 16,611 154

116 Gbps PAM4 4

મૂળભૂત સક્ષમ 21,605 128

પૂર્ણ સક્ષમ 23,148 128

2.6. બેન્ડવિડ્થ કાર્યક્ષમતા

કોષ્ટક 7.

બેન્ડવિડ્થ કાર્યક્ષમતા

વેરિયેબલ્સ ટ્રાન્સસીવર મોડ

PAM4

સ્ટ્રીમિંગ મોડ RS-FEC

પૂર્ણ સક્ષમ

મૂળભૂત સક્ષમ

Gbps માં સીરીયલ ઈન્ટરફેસ બીટ રેટ (RAW_RATE)
શબ્દની સંખ્યામાં સ્થાનાંતરણનું બર્સ્ટ કદ (BURST_SIZE) (1)
ઘડિયાળ ચક્રમાં સંરેખણ અવધિ (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

સેટિંગ્સ

NRZ

સંપૂર્ણ

અક્ષમ

સક્ષમ

28.0

2,048

4,096

મૂળભૂત અક્ષમ 28.0

28.0 સક્ષમ

4,194,304

4,096

4,096 ચાલુ...

(1) મૂળભૂત મોડ માટે BURST_SIZE અનંતતા સુધી પહોંચે છે, તેથી મોટી સંખ્યામાં ઉપયોગ થાય છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 9

2. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઓવરview 683074 | 2022.04.28

ચલો

સેટિંગ્સ

64/66b એન્કોડ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

શબ્દની સંખ્યામાં બર્સ્ટ સાઇઝનું ઓવરહેડ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

ઘડિયાળ ચક્રમાં સંરેખણ માર્કર સમયગાળો 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

5 માં સંરેખણ માર્કર પહોળાઈ

ઘડિયાળ ચક્ર

(ALIGN_MARKER_WIDTH)

બેન્ડવિડ્થ કાર્યક્ષમતા (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

અસરકારક દર (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

મહત્તમ વપરાશકર્તા ઘડિયાળ આવર્તન (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

પૃષ્ઠ 40 પર સંબંધિત માહિતી લિંક દર અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરી

(2) પૂર્ણ મોડમાં, BURST_SIZE_OVHD કદ ડેટા સ્ટ્રીમમાં START/END જોડી કંટ્રોલ વર્ડ્સનો સમાવેશ કરે છે.
(3) મૂળભૂત મોડ માટે, BURST_SIZE_OVHD 0 છે કારણ કે સ્ટ્રીમિંગ દરમિયાન કોઈ START/END નથી.
(4) બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરી માટે લિંક રેટ અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરીનો સંદર્ભ લો.
(5) અસરકારક દરની ગણતરી માટે લિંક રેટ અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરીનો સંદર્ભ લો.
(6) મહત્તમ વપરાશકર્તા ઘડિયાળ આવર્તન ગણતરી માટે લિંક રેટ અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરીનો સંદર્ભ લો.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 10

પ્રતિસાદ મોકલો

683074 | 2022.04.28 પ્રતિસાદ મોકલો

3. શરૂઆત કરવી

3.1. ઇન્ટેલ એફપીજીએ આઇપી કોરોને ઇન્સ્ટોલ અને લાઇસન્સ આપવું

Intel Quartus Prime સોફ્ટવેર ઇન્સ્ટોલેશનમાં Intel FPGA IP લાઇબ્રેરીનો સમાવેશ થાય છે. આ લાઇબ્રેરી વધારાના લાયસન્સની જરૂરિયાત વિના તમારા ઉત્પાદન ઉપયોગ માટે ઘણા ઉપયોગી IP કોરો પ્રદાન કરે છે. કેટલાક Intel FPGA IP કોરોને ઉત્પાદન ઉપયોગ માટે અલગ લાયસન્સ ખરીદવાની જરૂર છે. Intel FPGA IP મૂલ્યાંકન મોડ તમને સંપૂર્ણ ઉત્પાદન IP કોર લાઇસન્સ ખરીદવાનું નક્કી કરતાં પહેલાં, સિમ્યુલેશન અને હાર્ડવેરમાં આ લાઇસન્સ પ્રાપ્ત ઇન્ટેલ FPGA IP કોરોનું મૂલ્યાંકન કરવાની મંજૂરી આપે છે. તમે હાર્ડવેર પરીક્ષણ પૂર્ણ કર્યા પછી અને ઉત્પાદનમાં IP નો ઉપયોગ કરવા માટે તૈયાર હોવ તે પછી તમારે ફક્ત લાઇસન્સ પ્રાપ્ત ઇન્ટેલ IP કોરો માટે સંપૂર્ણ ઉત્પાદન લાઇસન્સ ખરીદવાની જરૂર છે.

Intel Quartus Prime સોફ્ટવેર મૂળભૂત રીતે નીચેના સ્થળોએ IP કોરોને ઇન્સ્ટોલ કરે છે:

આકૃતિ 2.

IP કોર ઇન્સ્ટોલેશન પાથ
intelFPGA(_pro) ક્વાર્ટસ - ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર આઇપી સમાવે છે - ઇન્ટેલ એફપીજીએ આઇપી લાઇબ્રેરી અને તૃતીય-પક્ષ આઇપી કોરો અલ્ટેરા ધરાવે છે - ઇન્ટેલ એફપીજીએ આઇપી લાઇબ્રેરી સ્રોત કોડ ધરાવે છે - Intel FPGA IP સ્ત્રોત સમાવે છે files

કોષ્ટક 8.

IP કોર ઇન્સ્ટોલેશન સ્થાનો

સ્થાન

સોફ્ટવેર

:intelFPGA_proquartusipaltera

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન

:/intelFPGA_pro/quartus/ip/altera ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન

પ્લેટફોર્મ વિન્ડોઝ* લિનક્સ*

નોંધ:

Intel Quartus Prime સોફ્ટવેર ઇન્સ્ટોલેશન પાથમાં સ્પેસને સપોર્ટ કરતું નથી.

3.1.1. ઇન્ટેલ FPGA IP મૂલ્યાંકન મોડ
મફત Intel FPGA IP મૂલ્યાંકન મોડ તમને ખરીદી પહેલાં સિમ્યુલેશન અને હાર્ડવેરમાં લાઇસન્સ પ્રાપ્ત Intel FPGA IP કોરોનું મૂલ્યાંકન કરવાની મંજૂરી આપે છે. Intel FPGA IP મૂલ્યાંકન મોડ વધારાના લાઇસન્સ વિના નીચેના મૂલ્યાંકનને સમર્થન આપે છે:
તમારી સિસ્ટમમાં લાઇસન્સ પ્રાપ્ત ઇન્ટેલ FPGA IP કોરની વર્તણૂકનું અનુકરણ કરો. · IP કોરની કાર્યક્ષમતા, કદ અને ઝડપને ઝડપથી અને સરળતાથી ચકાસો. · સમય-મર્યાદિત ઉપકરણ પ્રોગ્રામિંગ જનરેટ કરો files ડિઝાઇન માટે કે જેમાં IP કોરોનો સમાવેશ થાય છે. તમારા IP કોર સાથે ઉપકરણને પ્રોગ્રામ કરો અને તમારી ડિઝાઇનને હાર્ડવેરમાં ચકાસો.

ISO 9001:2015 નોંધાયેલ

3. શરૂઆત કરવી
683074 | 2022.04.28
Intel FPGA IP મૂલ્યાંકન મોડ નીચેના ઓપરેશન મોડ્સને સપોર્ટ કરે છે:
· ટેથર્ડ– તમારા બોર્ડ અને હોસ્ટ કોમ્પ્યુટર વચ્ચેના જોડાણ સાથે અનિશ્ચિત સમય માટે લાઇસન્સ પ્રાપ્ત ઇન્ટેલ FPGA IP ધરાવતી ડિઝાઇનને ચલાવવાની મંજૂરી આપે છે. ટેથર્ડ મોડને સીરીયલ સંયુક્ત પરીક્ષણ ક્રિયા જૂથની જરૂર છે (જેTAG) J વચ્ચે જોડાયેલ કેબલTAG તમારા બોર્ડ અને હોસ્ટ કમ્પ્યુટર પર પોર્ટ, જે હાર્ડવેર મૂલ્યાંકન સમયગાળાની અવધિ માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોગ્રામર ચલાવે છે. પ્રોગ્રામરને માત્ર ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેરનું ન્યૂનતમ ઇન્સ્ટોલેશન જરૂરી છે, અને તેને ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ લાયસન્સની જરૂર નથી. યજમાન કમ્પ્યુટર J મારફતે ઉપકરણને સામયિક સિગ્નલ મોકલીને મૂલ્યાંકન સમયને નિયંત્રિત કરે છેTAG બંદર જો ડિઝાઇનમાં તમામ લાઇસેંસ પ્રાપ્ત આઇપી કોરો ટેથર્ડ મોડને સમર્થન આપે છે, તો મૂલ્યાંકનનો સમય કોઈપણ IP કોર મૂલ્યાંકન સમાપ્ત થાય ત્યાં સુધી ચાલે છે. જો તમામ IP કોરો અમર્યાદિત મૂલ્યાંકન સમયને સમર્થન આપે છે, તો ઉપકરણ સમય સમાપ્ત થતું નથી.
· અનટેથર્ડ- મર્યાદિત સમય માટે લાઇસન્સ પ્રાપ્ત IP ધરાવતી ડિઝાઇનને ચલાવવાની મંજૂરી આપે છે. જો ઉપકરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ચલાવતા હોસ્ટ કોમ્પ્યુટરથી ડિસ્કનેક્ટ થઈ જાય તો IP કોર અનટેથર્ડ મોડમાં પાછો ફરે છે. જો ડિઝાઇનમાં કોઈપણ અન્ય લાઇસન્સ પ્રાપ્ત IP કોર ટિથર્ડ મોડને સપોર્ટ કરતું નથી તો IP કોર પણ અનટેથર્ડ મોડમાં પાછો ફરે છે.
જ્યારે ડિઝાઇનમાં કોઈપણ લાઇસન્સ પ્રાપ્ત Intel FPGA IP માટે મૂલ્યાંકનનો સમય સમાપ્ત થાય છે, ત્યારે ડિઝાઇન કાર્ય કરવાનું બંધ કરે છે. બધા IP કોરો કે જેઓ Intel FPGA IP મૂલ્યાંકન મોડનો ઉપયોગ કરે છે જ્યારે ડિઝાઇનમાં કોઈપણ IP કોરનો સમય સમાપ્ત થાય ત્યારે એકસાથે સમય સમાપ્ત થાય છે. જ્યારે મૂલ્યાંકનનો સમય સમાપ્ત થાય છે, ત્યારે તમારે હાર્ડવેર ચકાસણી ચાલુ રાખતા પહેલા FPGA ઉપકરણને ફરીથી પ્રોગ્રામ કરવું આવશ્યક છે. ઉત્પાદન માટે IP કોરનો ઉપયોગ વધારવા માટે, IP કોર માટે સંપૂર્ણ ઉત્પાદન લાઇસન્સ ખરીદો.
તમે અપ્રતિબંધિત ઉપકરણ પ્રોગ્રામિંગ જનરેટ કરી શકો તે પહેલાં તમારે લાઇસન્સ ખરીદવું અને સંપૂર્ણ ઉત્પાદન લાઇસન્સ કી જનરેટ કરવી આવશ્યક છે file. Intel FPGA IP મૂલ્યાંકન મોડ દરમિયાન, કમ્પાઈલર માત્ર સમય-મર્યાદિત ઉપકરણ પ્રોગ્રામિંગ જનરેટ કરે છે file ( _time_limited.sof) જે સમય મર્યાદા પર સમાપ્ત થાય છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 12

પ્રતિસાદ મોકલો

3. શરૂઆત કરવી 683074 | 2022.04.28

આકૃતિ 3.

ઇન્ટેલ FPGA IP મૂલ્યાંકન મોડ ફ્લો
Intel FPGA IP લાઇબ્રેરી સાથે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ઇન્સ્ટોલ કરો

લાઇસેંસ પ્રાપ્ત ઇન્ટેલ FPGA IP કોરને પેરામીટરાઇઝ કરો અને ઇન્સ્ટન્ટ કરો

સપોર્ટેડ સિમ્યુલેટરમાં IP ને ચકાસો

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં ડિઝાઇન કમ્પાઇલ કરો

સમય-મર્યાદિત ઉપકરણ પ્રોગ્રામિંગ બનાવો File

ઇન્ટેલ એફપીજીએ ઉપકરણને પ્રોગ્રામ કરો અને બોર્ડ પર ઑપરેશન ચકાસો
ઉત્પાદન ઉપયોગ માટે કોઈ IP તૈયાર નથી?
હા સંપૂર્ણ ઉત્પાદન ખરીદો
IP લાઇસન્સ

નોંધ:

વાણિજ્યિક ઉત્પાદનોમાં લાઇસેંસ પ્રાપ્ત IP શામેલ કરો
પરિમાણીકરણના પગલાં અને અમલીકરણ વિગતો માટે દરેક IP કોરની વપરાશકર્તા માર્ગદર્શિકાનો સંદર્ભ લો.
ઇન્ટેલ પ્રતિ-સીટ પર, કાયમી ધોરણે IP કોરને લાઇસન્સ આપે છે. લાઇસન્સ ફીમાં પ્રથમ વર્ષની જાળવણી અને સહાયનો સમાવેશ થાય છે. તમારે અપડેટ્સ, બગ ફિક્સેસ અને ટેક્નિકલ સપોર્ટ પ્રાપ્ત કરવા માટે જાળવણી કરારને પ્રથમ વર્ષ પછી રિન્યૂ કરવો આવશ્યક છે. પ્રોગ્રામિંગ જનરેટ કરતા પહેલા તમારે Intel FPGA IP કોરો માટે સંપૂર્ણ ઉત્પાદન લાઇસન્સ ખરીદવું આવશ્યક છે જેને ઉત્પાદન લાયસન્સની જરૂર હોય છે. fileજેનો તમે અમર્યાદિત સમય માટે ઉપયોગ કરી શકો છો. Intel FPGA IP મૂલ્યાંકન મોડ દરમિયાન, કમ્પાઈલર માત્ર સમય-મર્યાદિત ઉપકરણ પ્રોગ્રામિંગ જનરેટ કરે છે file ( _time_limited.sof) જે સમય મર્યાદા પર સમાપ્ત થાય છે. તમારી પ્રોડક્શન લાઇસન્સ કી મેળવવા માટે, Intel FPGA સેલ્ફ-સર્વિસ લાઇસન્સિંગ સેન્ટરની મુલાકાત લો.
ઇન્ટેલ એફપીજીએ સોફ્ટવેર લાયસન્સ એગ્રીમેન્ટ્સ લાયસન્સવાળા આઇપી કોરો, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સોફ્ટવેર અને તમામ લાઇસન્સ વિનાના આઇપી કોરોના ઇન્સ્ટોલેશન અને ઉપયોગનું સંચાલન કરે છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 13

3. શરૂઆત કરવી 683074 | 2022.04.28
સંબંધિત માહિતી · ઇન્ટેલ એફપીજીએ લાઇસન્સિંગ સપોર્ટ સેન્ટર · ઇન્ટેલ એફપીજીએ સોફ્ટવેર ઇન્સ્ટોલેશન અને લાઇસન્સિંગનો પરિચય
3.2. IP પરિમાણો અને વિકલ્પોનો ઉલ્લેખ કરવો
IP પરિમાણ સંપાદક તમને તમારી કસ્ટમ IP વિવિધતાને ઝડપથી ગોઠવવાની મંજૂરી આપે છે. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં IP વિકલ્પો અને પરિમાણોનો ઉલ્લેખ કરવા માટે નીચેના પગલાંઓનો ઉપયોગ કરો.
1. જો તમારી પાસે પહેલેથી ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન પ્રોજેક્ટ નથી જેમાં તમારા F-Tile Serial Lite IV Intel FPGA IP ને એકીકૃત કરવા માટે, તમારે એક બનાવવો આવશ્યક છે. a Intel Quartus Prime Pro આવૃત્તિમાં, ક્લિક કરો File નવો પ્રોજેક્ટ વિઝાર્ડ નવો ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે, અથવા File હાલના ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે. b ઉપકરણ કુટુંબ Intel Agilex નો ઉલ્લેખ કરો અને ઉત્પાદન F-ટાઈલ ઉપકરણ પસંદ કરો જે IP માટે સ્પીડ ગ્રેડની જરૂરિયાતોને પૂર્ણ કરે છે. c સમાપ્ત ક્લિક કરો.
2. IP કેટલોગમાં, F-Tile Serial Lite IV Intel FPGA IP શોધો અને પસંદ કરો. નવી IP ભિન્નતા વિન્ડો દેખાય છે.
3. તમારા નવા કસ્ટમ IP ભિન્નતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip.
4. ઠીક ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે. 5. તમારા IP વિવિધતા માટે પરિમાણો સ્પષ્ટ કરો. માટે પરિમાણ વિભાગનો સંદર્ભ લો
F-Tile Serial Lite IV Intel FPGA IP પરિમાણો વિશે માહિતી. 6. વૈકલ્પિક રીતે, સિમ્યુલેશન ટેસ્ટબેન્ચ અથવા સંકલન અને હાર્ડવેર ડિઝાઇન બનાવવા માટે
example, ડિઝાઇન Ex માં સૂચનાઓનું પાલન કરોample વપરાશકર્તા માર્ગદર્શિકા. 7. જનરેટ એચડીએલ પર ક્લિક કરો. જનરેશન ડાયલોગ બોક્સ દેખાય છે. 8. આઉટપુટ સ્પષ્ટ કરો file જનરેશન વિકલ્પો, અને પછી જનરેટ પર ક્લિક કરો. IP વિવિધતા
files તમારા સ્પષ્ટીકરણો અનુસાર પેદા કરે છે. 9. સમાપ્ત ક્લિક કરો. પેરામીટર એડિટર ટોપ લેવલ .ip ઉમેરે છે file વર્તમાન તરફ
આપમેળે પ્રોજેક્ટ. જો તમને મેન્યુઅલી .ip ઉમેરવા માટે સંકેત આપવામાં આવે file પ્રોજેક્ટ માટે, પ્રોજેક્ટ ઉમેરો/દૂર કરો પર ક્લિક કરો Files ઉમેરવા માટે પ્રોજેક્ટમાં file. 10. તમારા IP ભિન્નતાને જનરેટ અને ઇન્સ્ટન્ટ કર્યા પછી, પોર્ટ્સને કનેક્ટ કરવા માટે યોગ્ય પિન અસાઇનમેન્ટ કરો અને કોઈપણ યોગ્ય પ્રતિ-ઇન્સ્ટન્સ RTL પેરામીટર સેટ કરો.
પૃષ્ઠ 42 પર સંબંધિત માહિતી પરિમાણો
3.3. જનરેટ કર્યું File માળખું
Intel Quartus Prime Pro Edition સોફ્ટવેર નીચેના IP આઉટપુટને જનરેટ કરે છે file માળખું
વિશે માહિતી માટે file ડિઝાઇનનું માળખું example, F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન Ex નો સંદર્ભ લોample વપરાશકર્તા માર્ગદર્શિકા.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 14

પ્રતિસાદ મોકલો

3. શરૂઆત કરવી 683074 | 2022.04.28

આકૃતિ 4. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી જનરેટ Files
.ip - IP એકીકરણ file

IP વિવિધતા files

_ IP વિવિધતા files

example_ડિઝાઇન

.cmp – VHDL ઘટક ઘોષણા file _bb.v - વેરીલોગ HDL બ્લેક બોક્સ EDA સંશ્લેષણ file _inst.v અને .vhd – એસample instantiation નમૂનાઓ .xml- XML રિપોર્ટ file

Exampતમારા IP કોર ડિઝાઇન ભૂતપૂર્વ માટે le સ્થાનample files ડિફૉલ્ટ સ્થાન ભૂતપૂર્વ છેample_design, પરંતુ તમને એક અલગ પાથનો ઉલ્લેખ કરવા માટે સંકેત આપવામાં આવે છે.

.qgsimc – ઇન્ક્રીમેન્ટલ રિજનરેશનને ટેકો આપવા માટે સિમ્યુલેશન પેરામીટર્સની યાદી આપે છે .qgsynthc - વધારાના પુનર્જીવનને સમર્થન આપવા માટે સંશ્લેષણ પરિમાણોની યાદી આપે છે

.qip - IP સંશ્લેષણની યાદી આપે છે files

_generation.rpt- IP જનરેશન રિપોર્ટ

.sopcinfo- સોફ્ટવેર ટૂલ-ચેઈન એકીકરણ file .html- કનેક્શન અને મેમરી મેપ ડેટા

.csv - સોંપણી પિન કરો file

.spd - વ્યક્તિગત સિમ્યુલેશન સ્ક્રિપ્ટોને જોડે છે

સિમ સિમ્યુલેશન files

સિન્થ આઇપી સંશ્લેષણ files

.v ટોપ-લેવલ સિમ્યુલેશન file

.v ટોચના સ્તરના IP સંશ્લેષણ file

સિમ્યુલેટર સ્ક્રિપ્ટો

સબકોર પુસ્તકાલયો

સિન્થ
સબકોર સંશ્લેષણ files

સિમ
સબકોર સિમ્યુલેશન files

કોષ્ટક 9.

F-Tile Serial Lite IV Intel FPGA IP જનરેટ કર્યું Files

File નામ

વર્ણન

.ip

પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ અથવા ઉચ્ચ-સ્તરની IP વિવિધતા file. તે નામ છે જે તમે તમારી IP ભિન્નતા આપો છો.

.cmp

VHDL ઘટક ઘોષણા (.cmp) file એક ટેક્સ્ટ છે file જે સ્થાનિક સામાન્ય અને પોર્ટ વ્યાખ્યાઓ ધરાવે છે જેનો તમે VHDL ડિઝાઇનમાં ઉપયોગ કરી શકો છો files.

.html

એક અહેવાલ જેમાં કનેક્શન માહિતી, દરેક ગુલામનું સરનામું દર્શાવતો મેમરી નકશો જે દરેક માસ્ટર સાથે જોડાયેલ છે અને પેરામીટર સોંપણીઓ ધરાવે છે.

_generation.rpt

IP અથવા પ્લેટફોર્મ ડિઝાઇનર જનરેશન લોગ file. IP જનરેશન દરમિયાન સંદેશાઓનો સારાંશ.

.qgsimc

ઇન્ક્રીમેન્ટલ રિજનરેશનને ટેકો આપવા માટે સિમ્યુલેશન પેરામીટર્સની યાદી આપે છે.

.qgsynthc

વધારાના પુનર્જીવનને સમર્થન આપવા માટે સંશ્લેષણ પરિમાણોની યાદી આપે છે.

.qip

Intel Quartus Prime સોફ્ટવેરમાં IP ઘટકને એકીકૃત કરવા અને કમ્પાઇલ કરવા માટે IP ઘટક વિશેની તમામ જરૂરી માહિતી ધરાવે છે.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 15

3. શરૂઆત કરવી 683074 | 2022.04.28

File નામ .sopcinfo
.csv .spd _bb.v _inst.v અથવા _inst.vhd .regmap
.svd
.v અથવા .vhd માર્ગદર્શક/ સિનોપ્સી/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

વર્ણન
તમારી પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમમાં કનેક્શન્સ અને IP ઘટક પેરામીટરાઇઝેશનનું વર્ણન કરે છે. જ્યારે તમે IP ઘટકો માટે સૉફ્ટવેર ડ્રાઇવરો વિકસાવો ત્યારે જરૂરિયાતો મેળવવા માટે તમે તેની સામગ્રીઓનું વિશ્લેષણ કરી શકો છો. ડાઉનસ્ટ્રીમ ટૂલ્સ જેમ કે Nios® II ટૂલ ચેઇન આનો ઉપયોગ કરે છે file. આ .sopcinfo file અને સિસ્ટમ.એચ file Nios II ટૂલ ચેઇન માટે જનરેટ થયેલ દરેક ગુલામ કે જે સ્લેવને એક્સેસ કરે છે તેના સંબંધમાં દરેક ગુલામ માટે સરનામાં નકશાની માહિતીનો સમાવેશ થાય છે. ચોક્કસ સ્લેવ ઘટકને ઍક્સેસ કરવા માટે જુદા જુદા માસ્ટર પાસે અલગ સરનામું નકશો હોઈ શકે છે.
IP ઘટકની અપગ્રેડ સ્થિતિ વિશેની માહિતી સમાવે છે.
જરૂરી ઇનપુટ file સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટો બનાવવા માટે ip-make-simscript માટે. આ .spd file ની યાદી સમાવે છે files સિમ્યુલેશન માટે જનરેટ કરવામાં આવે છે, તે યાદો વિશેની માહિતી સાથે જે તમે પ્રારંભ કરી શકો છો.
તમે વેરિલોગ બ્લેક-બોક્સ (_bb.v) નો ઉપયોગ કરી શકો છો file બ્લેક બોક્સ તરીકે ઉપયોગ માટે ખાલી મોડ્યુલ ઘોષણા તરીકે.
એચડીએલ ભૂતપૂર્વample instantiation ટેમ્પલેટ. તમે આની સામગ્રીને કોપી અને પેસ્ટ કરી શકો છો file તમારા HDL માં file IP ભિન્નતા સ્થાપિત કરવા માટે.
જો IP રજિસ્ટર માહિતી ધરાવે છે, .regmap file પેદા કરે છે. આ .regmap file માસ્ટર અને સ્લેવ ઈન્ટરફેસની રજીસ્ટર મેપ માહિતીનું વર્ણન કરે છે. આ file .sopcinfo ને પૂરક બનાવે છે file સિસ્ટમ વિશે વધુ વિગતવાર રજિસ્ટર માહિતી પ્રદાન કરીને. આ રજીસ્ટર પ્રદર્શનને સક્ષમ કરે છે views અને સિસ્ટમ કન્સોલમાં વપરાશકર્તા વૈવિધ્યપૂર્ણ આંકડા.
હાર્ડ પ્રોસેસર સિસ્ટમ (HPS) સિસ્ટમ ડીબગ ટૂલ્સને મંજૂરી આપે છે view પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમમાં HPS સાથે જોડાયેલા પેરિફેરલ્સના રજિસ્ટર નકશા. સંશ્લેષણ દરમિયાન, .svd fileસિસ્ટમ કન્સોલ માસ્ટર્સ માટે દૃશ્યમાન સ્લેવ ઇન્ટરફેસ માટે s .sof માં સંગ્રહિત છે. file ડીબગ વિભાગમાં. સિસ્ટમ કન્સોલ આ વિભાગને વાંચે છે, જે પ્લેટફોર્મ ડિઝાઇનર રજિસ્ટર નકશાની માહિતી માટે ક્વેરી કરી શકે છે. સિસ્ટમ સ્લેવ્સ માટે, પ્લેટફોર્મ ડિઝાઇનર નામ દ્વારા રજિસ્ટર ઍક્સેસ કરી શકે છે.
એચડીએલ files જે સંશ્લેષણ અથવા સિમ્યુલેશન માટે દરેક સબમોડ્યુલ અથવા ચાઇલ્ડ IP ને ઇન્સ્ટન્ટ કરે છે.
સિમ્યુલેશન સેટ કરવા અને ચલાવવા માટે એક ModelSim*/QuestaSim* સ્ક્રિપ્ટ msim_setup.tcl સમાવે છે.
VCS* સિમ્યુલેશન સેટ કરવા અને ચલાવવા માટે શેલ સ્ક્રિપ્ટ vcs_setup.sh સમાવે છે. શેલ સ્ક્રિપ્ટ vcsmx_setup.sh અને synopsys_sim.setup સમાવે છે file VCS MX સિમ્યુલેશન સેટ કરવા અને ચલાવવા માટે.
શેલ સ્ક્રિપ્ટ xcelium_setup.sh અને અન્ય સેટઅપ સમાવે છે fileXcelium* સિમ્યુલેશન સેટ કરવા અને ચલાવવા માટે s.
HDL સમાવે છે fileIP સબમોડ્યુલ્સ માટે s.
દરેક જનરેટ થયેલ ચાઈલ્ડ આઈપી ડાયરેક્ટરી માટે, પ્લેટફોર્મ ડીઝાઈનર સિન્થ/ અને સિમ/ સબ-ડિરેક્ટરીઝ જનરેટ કરે છે.

3.4. Intel FPGA IP કોરોનું અનુકરણ કરવું
Intel Quartus Prime સોફ્ટવેર ચોક્કસ EDA સિમ્યુલેટરમાં IP કોર RTL સિમ્યુલેશનને સપોર્ટ કરે છે. IP જનરેશન વૈકલ્પિક રીતે સિમ્યુલેશન બનાવે છે files, કાર્યાત્મક સિમ્યુલેશન મોડલ સહિત, કોઈપણ ટેસ્ટબેન્ચ (અથવા ભૂતપૂર્વample ડિઝાઇન), અને દરેક IP કોર માટે વિક્રેતા-વિશિષ્ટ સિમ્યુલેટર સેટઅપ સ્ક્રિપ્ટો. તમે ફંક્શનલ સિમ્યુલેશન મોડલ અને કોઈપણ ટેસ્ટબેન્ચ અથવા એક્સનો ઉપયોગ કરી શકો છોampઅનુકરણ માટે લે ડિઝાઇન. IP જનરેશન આઉટપુટમાં કોઈપણ ટેસ્ટબેન્ચને કમ્પાઈલ કરવા અને ચલાવવા માટે સ્ક્રિપ્ટ્સનો પણ સમાવેશ થઈ શકે છે. સ્ક્રિપ્ટ્સ તમારા IP કોરને અનુકરણ કરવા માટે જરૂરી હોય તેવા તમામ મોડલ્સ અથવા લાઇબ્રેરીઓની સૂચિ આપે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 16

પ્રતિસાદ મોકલો

3. શરૂઆત કરવી 683074 | 2022.04.28

Intel Quartus Prime સોફ્ટવેર ઘણા સિમ્યુલેટર સાથે એકીકરણ પૂરું પાડે છે અને તમારા પોતાના સ્ક્રિપ્ટેડ અને કસ્ટમ સિમ્યુલેશન ફ્લો સહિત બહુવિધ સિમ્યુલેશન ફ્લોને સપોર્ટ કરે છે. તમે જે પણ પ્રવાહ પસંદ કરો છો, IP કોર સિમ્યુલેશનમાં નીચેના પગલાં શામેલ છે:
1. IP HDL, ટેસ્ટબેન્ચ (અથવા example ડિઝાઇન), અને સિમ્યુલેટર સેટઅપ સ્ક્રિપ્ટ files.
2. તમારા સિમ્યુલેટર પર્યાવરણ અને કોઈપણ સિમ્યુલેશન સ્ક્રિપ્ટો સેટ કરો.
3. સિમ્યુલેશન મોડેલ લાઇબ્રેરીઓ કમ્પાઇલ કરો.
4. તમારું સિમ્યુલેટર ચલાવો.

3.4.1. ડિઝાઇનનું અનુકરણ અને ચકાસણી

મૂળભૂત રીતે, પેરામીટર એડિટર ઇન્ટેલ FPGA IP મોડલ્સ અને સિમ્યુલેશન મોડલ લાઇબ્રેરીને કમ્પાઇલ કરવા, વિસ્તૃત કરવા અને અનુકરણ કરવા માટેના આદેશો ધરાવતી સિમ્યુલેટર-વિશિષ્ટ સ્ક્રિપ્ટ્સ જનરેટ કરે છે. files તમે આદેશોને તમારી સિમ્યુલેશન ટેસ્ટબેન્ચ સ્ક્રિપ્ટમાં કૉપિ કરી શકો છો અથવા તેને સંપાદિત કરી શકો છો fileતમારી ડિઝાઇન અને ટેસ્ટબેન્ચને કમ્પાઇલ કરવા, વિસ્તૃત કરવા અને અનુકરણ કરવા માટે આદેશો ઉમેરવા માટે.

કોષ્ટક 10. Intel FPGA IP કોર સિમ્યુલેશન સ્ક્રિપ્ટ્સ

સિમ્યુલેટર

File ડિરેક્ટરી

મોડલસિમ

_સિમ/માર્ગદર્શક

ક્વેસ્ટાસિમ

વીસીએસ

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

એક્સેલિયમ

_sim/xcelium

સ્ક્રિપ્ટ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. અન્ય EDA સાધનોમાં IP કોરોનું સંશ્લેષણ
વૈકલ્પિક રીતે, ઇન્ટેલ FPGA IP કોરોનો સમાવેશ કરતી ડિઝાઇનને સંશ્લેષણ કરવા માટે અન્ય સપોર્ટેડ EDA ટૂલનો ઉપયોગ કરો. જ્યારે તમે IP કોર સંશ્લેષણ જનરેટ કરો છો files તૃતીય-પક્ષ EDA સંશ્લેષણ સાધનો સાથે વાપરવા માટે, તમે વિસ્તાર અને સમય અંદાજ નેટલિસ્ટ બનાવી શકો છો. જનરેશનને સક્ષમ કરવા માટે, તમારી IP વિવિધતાને કસ્ટમાઇઝ કરતી વખતે તૃતીય-પક્ષ EDA સંશ્લેષણ સાધનો માટે સમય અને સંસાધન અંદાજ બનાવો ચાલુ કરો.
વિસ્તાર અને સમય અંદાજ નેટલિસ્ટ આઇપી કોર કનેક્ટિવિટી અને આર્કિટેક્ચરનું વર્ણન કરે છે, પરંતુ સાચી કાર્યક્ષમતા વિશે વિગતોનો સમાવેશ કરતું નથી. આ માહિતી ચોક્કસ તૃતીય-પક્ષ સંશ્લેષણ સાધનોને વિસ્તાર અને સમય અંદાજને વધુ સારી રીતે જાણ કરવા માટે સક્ષમ કરે છે. વધુમાં, સંશ્લેષણ સાધનો સમય-સંચાલિત ઑપ્ટિમાઇઝેશન પ્રાપ્ત કરવા અને પરિણામોની ગુણવત્તા સુધારવા માટે સમયની માહિતીનો ઉપયોગ કરી શકે છે.
ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર જનરેટ કરે છે _syn.v નેટલિસ્ટ file વેરિલોગ HDL ફોર્મેટમાં, આઉટપુટને ધ્યાનમાં લીધા વિના file તમે ઉલ્લેખિત ફોર્મેટ. જો તમે સંશ્લેષણ માટે આ નેટલિસ્ટનો ઉપયોગ કરો છો, તો તમારે IP કોર રેપર શામેલ કરવું આવશ્યક છે file .v અથવા તમારા Intel Quartus Prime પ્રોજેક્ટમાં .vhd.

(7) જો તમે EDA ટૂલ વિકલ્પ સેટ કર્યો નથી- જે તમને Intel Quartus Prime સોફ્ટવેરમાંથી તૃતીય-પક્ષ EDA સિમ્યુલેટર શરૂ કરવા સક્ષમ બનાવે છે- આ સ્ક્રિપ્ટને ModelSim અથવા Questasim સિમ્યુલેટર Tcl કન્સોલમાં ચલાવો (Intel Quartus Prime સોફ્ટવેરમાં નહીં. Tcl કન્સોલ) કોઈપણ ભૂલોને ટાળવા માટે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 17

3. શરૂઆત કરવી 683074 | 2022.04.28
3.6. સંપૂર્ણ ડિઝાઇનનું સંકલન
તમે તમારી ડિઝાઇનને કમ્પાઇલ કરવા માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેરમાં પ્રોસેસિંગ મેનૂ પર સ્ટાર્ટ કમ્પાઇલેશન આદેશનો ઉપયોગ કરી શકો છો.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 18

પ્રતિસાદ મોકલો

683074 | 2022.04.28 પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન

આકૃતિ 5.

F-Tile Serial Lite IV Intel FPGA IP માં MAC અને Ethernet PCS નો સમાવેશ થાય છે. MAC MII ઇન્ટરફેસ દ્વારા કસ્ટમ PCS સાથે વાતચીત કરે છે.

IP બે મોડ્યુલેશન મોડને સપોર્ટ કરે છે:
· PAM4 – પસંદગી માટે 1 થી 12 નંબરની લેન પ્રદાન કરે છે. IP હંમેશા PAM4 મોડ્યુલેશન મોડમાં દરેક લેન માટે બે PCS ચેનલોને ઇન્સ્ટન્ટ કરે છે.
· NRZ- પસંદગી માટે 1 થી 16 નંબરની લેન પ્રદાન કરે છે.

દરેક મોડ્યુલેશન મોડ બે ડેટા મોડને સપોર્ટ કરે છે:
· મૂળભૂત મોડ–આ એક શુદ્ધ સ્ટ્રીમિંગ મોડ છે જ્યાં બેન્ડવિડ્થ વધારવા માટે સ્ટાર્ટઓફ-પેકેટ, ખાલી ચક્ર અને પેકેટના અંત વિના ડેટા મોકલવામાં આવે છે. વિસ્ફોટની શરૂઆત તરીકે IP પ્રથમ માન્ય ડેટા લે છે.

મૂળભૂત મોડ ડેટા ટ્રાન્સફર tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_ડેટા

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 નોંધાયેલ

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 6.

· પૂર્ણ મોડ–આ પેકેટ મોડ ડેટા ટ્રાન્સફર છે. આ મોડમાં, IP સીમાંક તરીકે પેકેટની શરૂઆતમાં અને અંતમાં વિસ્ફોટ અને સમન્વયન ચક્ર મોકલે છે.

સંપૂર્ણ મોડ ડેટા ટ્રાન્સફર tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_ડેટા

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

સંબંધિત માહિતી · F-Tile Serial Lite IV Intel FPGA IP ઓવરview પૃષ્ઠ 6 પર · F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

4.1. TX ડેટાપાથ
TX ડેટાપાથમાં નીચેના ઘટકોનો સમાવેશ થાય છે: · MAC એડેપ્ટર · નિયંત્રણ શબ્દ નિવેશ બ્લોક · CRC · MII એન્કોડર · PCS બ્લોક · PMA બ્લોક

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 20

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28
આકૃતિ 7. TX ડેટાપાથ

વપરાશકર્તા તર્કથી

TX MAC

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ

MAC એડેપ્ટર

નિયંત્રણ વર્ડ નિવેશ

સીઆરસી

MII એન્કોડર

MII ઇન્ટરફેસ કસ્ટમ PCS
પીસીએસ અને પીએમએ

અન્ય FPGA ઉપકરણ માટે TX સીરીયલ ઈન્ટરફેસ

4.1.1. TX MAC એડેપ્ટર
TX MAC એડેપ્ટર એવલોન® સ્ટ્રીમિંગ ઈન્ટરફેસનો ઉપયોગ કરીને વપરાશકર્તા તર્કમાં ડેટા ટ્રાન્સમિશનને નિયંત્રિત કરે છે. આ બ્લોક વપરાશકર્તા દ્વારા નિર્ધારિત માહિતી ટ્રાન્સમિશન અને પ્રવાહ નિયંત્રણને સપોર્ટ કરે છે.

વપરાશકર્તા-વ્યાખ્યાયિત માહિતીનું સ્થાનાંતરણ

ફુલ મોડમાં, IP tx_is_usr_cmd સિગ્નલ પ્રદાન કરે છે જેનો ઉપયોગ તમે વપરાશકર્તા-વ્યાખ્યાયિત માહિતી ચક્ર શરૂ કરવા માટે કરી શકો છો જેમ કે XOFF/XON વપરાશકર્તા તર્કમાં ટ્રાન્સમિશન. તમે આ સિગ્નલનો દાવો કરીને વપરાશકર્તા-વ્યાખ્યાયિત માહિતી ટ્રાન્સમિશન ચક્રની શરૂઆત કરી શકો છો અને tx_avs_startofpacket અને tx_avs_valid સિગ્નલના નિવેદન સાથે tx_avs_data નો ઉપયોગ કરીને માહિતી ટ્રાન્સફર કરી શકો છો. પછી બ્લોક બે ચક્ર માટે tx_avs_ready ને ડીઝર્ટ કરે છે.

નોંધ:

વપરાશકર્તા-નિર્ધારિત માહિતી સુવિધા ફક્ત પૂર્ણ મોડમાં જ ઉપલબ્ધ છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 21

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 8.

પ્રવાહ નિયંત્રણ

એવી પરિસ્થિતિઓ છે કે જ્યાં TX MAC વપરાશકર્તા તર્કથી ડેટા મેળવવા માટે તૈયાર નથી જેમ કે લિંક રિ-એલાઈનમેન્ટ પ્રક્રિયા દરમિયાન અથવા જ્યારે વપરાશકર્તા તર્કથી ટ્રાન્સમિશન માટે કોઈ ડેટા ઉપલબ્ધ ન હોય. આ શરતોને કારણે ડેટાની ખોટ ટાળવા માટે, IP વપરાશકર્તા તર્કથી ડેટા ફ્લોને નિયંત્રિત કરવા tx_avs_ready સિગ્નલનો ઉપયોગ કરે છે. જ્યારે નીચેની પરિસ્થિતિઓ થાય છે ત્યારે IP સિગ્નલને દૂર કરે છે:
· જ્યારે tx_avs_startofpacket એસેર્ટ કરવામાં આવે છે, tx_avs_ready એક ઘડિયાળ ચક્ર માટે ડિસેર્ટ કરવામાં આવે છે.
· જ્યારે tx_avs_endofpacket એસેર્ટ કરવામાં આવે છે, tx_avs_ready ને એક ઘડિયાળ ચક્ર માટે ડિસેર્ટ કરવામાં આવે છે.
· જ્યારે કોઈપણ જોડી બનાવેલ CWs ભારપૂર્વક જણાવવામાં આવે છે tx_avs_ready બે ઘડિયાળ ચક્ર માટે બંધ કરવામાં આવે છે.
· જ્યારે કસ્ટમ PCS ઇન્ટરફેસ પર RS-FEC સંરેખણ માર્કર દાખલ થાય છે, ત્યારે tx_avs_ready ચાર ઘડિયાળ ચક્ર માટે બંધ કરવામાં આવે છે.
· PAM17 મોડ્યુલેશન મોડમાં દર 4 ઈથરનેટ કોર ઘડિયાળ અને NRZ મોડ્યુલેશન મોડમાં દર 33 ઈથરનેટ કોર ઘડિયાળ ચક્ર. tx_avs_ready એક ઘડિયાળ ચક્ર માટે બંધ છે.
જ્યારે યુઝર લોજિક ડેટા ટ્રાન્સમિશન દરમિયાન tx_avs_valid ડીઝર્ટ કરે છે.

નીચેના સમય રેખાકૃતિઓ ભૂતપૂર્વ છેampડેટા ફ્લો કંટ્રોલ માટે tx_avs_ready નો ઉપયોગ કરીને TX MAC એડેપ્ટરનું લેસ.

tx_avs_valid Deassertion અને START/END જોડી CWs સાથે પ્રવાહ નિયંત્રણ

tx_core_clkout

tx_avs_valid tx_avs_ડેટા

D1 D2 D3

માન્ય સિગ્નલ ડેઝર્ટ

ડી 5 ડી 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW દાખલ કરવા માટે બે ચક્ર માટે તૈયાર સિગ્નલ ડેઝર્ટ

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_ડેટા

DN END STRT D0 D1 D2 D3 ખાલી D4

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 22

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 9.

સંરેખણ માર્કર નિવેશ સાથે પ્રવાહ નિયંત્રણ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_તૈયાર

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ડી.એન.-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

આકૃતિ 10.

START/END જોડી CWs સાથે પ્રવાહ નિયંત્રણ સંરેખણ માર્કર નિવેશ સાથે મેળ ખાય છે

tx_core_clkout tx_avs_valid

tx_avs_ડેટા

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_તૈયાર

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 અંત STRT D0

CW_ડેટા

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 અંત STRT D0

CRC_ડેટા

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 અંત STRT D0

MII_ડેટા

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 અંત STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ડી.એન.-1

STRT D0 સમાપ્ત કરો

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. કંટ્રોલ વર્ડ (CW) નિવેશ
એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી યુઝર લોજિકમાંથી ઇનપુટ સિગ્નલોના આધારે CWs બનાવે છે. CWs PCS બ્લોક માટે પેકેટ સીમાંકક, ટ્રાન્સમિશન સ્થિતિ માહિતી અથવા વપરાશકર્તા ડેટા સૂચવે છે અને તે XGMII નિયંત્રણ કોડ્સમાંથી લેવામાં આવ્યા છે.
નીચેનું કોષ્ટક સપોર્ટેડ CWs નું વર્ણન બતાવે છે:

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 23

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

કોષ્ટક 11.
સંરેખિત કરો

આધારભૂત CWs નું વર્ણન

શબ્દોની સંખ્યા (1 શબ્દ

= 64 બિટ્સ)

હા

EMPTY_CYC

હા

આઈડીએલ

ના

ડેટા

હા

ઇન-બેન્ડ

વર્ણન
ડેટા ડિલિમિટરની શરૂઆત. ડેટા ડિલિમિટરનો અંત. RX સંરેખણ માટે નિયંત્રણ શબ્દ (CW) ડેટા ટ્રાન્સફરમાં ખાલી ચક્ર. IDLE (બેન્ડની બહાર). પેલોડ.

કોષ્ટક 12. CW ક્ષેત્રનું વર્ણન
ફીલ્ડ RSVD num_valid_bytes_eob
ખાલી eop sop seop સંરેખિત CRC32 usr

વર્ણન
આરક્ષિત ક્ષેત્ર. ભવિષ્યના વિસ્તરણ માટે ઉપયોગ કરી શકાય છે. 0 સાથે ટાઈ.
છેલ્લા શબ્દમાં માન્ય બાઇટ્સની સંખ્યા (64-બીટ). આ 3bit મૂલ્ય છે. · 3'b000: 8 બાઇટ્સ · 3'b001: 1 બાઇટ · 3'b010: 2 બાઇટ્સ · 3'b011: 3 બાઇટ્સ · 3'b100: 4 બાઇટ્સ · 3'b101: 5 બાઇટ્સ · 3'b110: 6 બાઇટ્સ · 3'b111: 7 બાઇટ્સ
વિસ્ફોટના અંતે બિન-માન્ય શબ્દોની સંખ્યા.
એન્ડ-ઓફ-પેકેટ સિગ્નલનો દાવો કરવા માટે RX એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ સૂચવે છે.
સ્ટાર્ટ-ઓફ-પેકેટ સિગ્નલનો દાવો કરવા માટે RX એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ સૂચવે છે.
સમાન ચક્રમાં પેકેટની શરૂઆત અને પેકેટની સમાપ્તિની ખાતરી કરવા માટે RX એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ સૂચવે છે.
RX સંરેખણ તપાસો.
ગણતરી કરેલ CRC ના મૂલ્યો.
સૂચવે છે કે નિયંત્રણ શબ્દ (CW) વપરાશકર્તા દ્વારા નિર્ધારિત માહિતી ધરાવે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 24

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

4.1.2.1. સ્ટાર્ટ-ઓફ-બર્સ્ટ CW

આકૃતિ 11. સ્ટાર્ટ-ઓફ-બર્સ્ટ CW ફોર્મેટ

START

63:56

આરએસવીડી

55:48

આરએસવીડી

47:40

આરએસવીડી

ડેટા

39:32 31:24

આરએસવીડી આરએસવીડી

23:16

sop usr align=0 seop

15:8

ચેનલ

7:0

'hFB(સ્ટાર્ટ)

નિયંત્રણ 7:0

કોષ્ટક 13.

ફુલ મોડમાં, તમે tx_avs_startofpacket સિગ્નલનો દાવો કરીને START CW દાખલ કરી શકો છો. જ્યારે તમે માત્ર tx_avs_startofpacket સિગ્નલનો દાવો કરો છો, ત્યારે sop bit સેટ થાય છે. જ્યારે તમે tx_avs_startofpacket અને tx_avs_endofpacket બંને સિગ્નલોનો દાવો કરો છો, ત્યારે seop બીટ સેટ થાય છે.

CW ફીલ્ડ મૂલ્યો શરૂ કરો
ફીલ્ડ સોપ/એસઓપી
usr (8)
સંરેખિત કરો

મૂલ્ય

tx_is_usr_cmd સિગ્નલ પર આધાર રાખીને:

1: જ્યારે tx_is_usr_cmd = 1

0: જ્યારે tx_is_usr_cmd = 0

બેઝિક મોડમાં, MAC રીસેટ બંધ થયા પછી START CW મોકલે છે. જો કોઈ ડેટા ઉપલબ્ધ ન હોય, તો જ્યાં સુધી તમે ડેટા મોકલવાનું શરૂ ન કરો ત્યાં સુધી MAC સતત END અને START CWs સાથે જોડી EMPTY_CYC મોકલે છે.

4.1.2.2. એન્ડ-ઓફ-બર્સ્ટ CW

આકૃતિ 12. એન્ડ-ઓફ-બર્સ્ટ CW ફોર્મેટ

અંત

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

માહિતી 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

આરએસવીડી

15:8

આરએસવીડી

ખાલી

7:0

આરએસવીડી

num_valid_bytes_eob

નિયંત્રણ

7:0

(8) આ માત્ર પૂર્ણ મોડમાં જ સમર્થિત છે.
પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 25

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

કોષ્ટક 14.

જ્યારે tx_avs_endofpacket ભારપૂર્વક કરવામાં આવે ત્યારે MAC END CW દાખલ કરે છે. END CW માં છેલ્લા ડેટા શબ્દ પર માન્ય બાઇટ્સની સંખ્યા અને CRC માહિતી શામેલ છે.

CRC મૂલ્ય એ START CW અને END CW પહેલાના ડેટા શબ્દ વચ્ચેના ડેટા માટે 32-bit CRC પરિણામ છે.

નીચેનું કોષ્ટક END CW માં ક્ષેત્રોની કિંમતો દર્શાવે છે.

સીડબ્લ્યુ ફીલ્ડ મૂલ્યો સમાપ્ત કરો
ફીલ્ડ eop CRC32 num_valid_bytes_eob

મૂલ્ય 1
CRC32 ગણતરી કરેલ મૂલ્ય. છેલ્લા ડેટા શબ્દ પર માન્ય બાઇટ્સની સંખ્યા.

4.1.2.3. સંરેખણ જોડી CW

આકૃતિ 13. સંરેખણ જોડી CW ફોર્મેટ

START/END સાથે CW જોડીને સંરેખિત કરો

64+8bits XGMII ઈન્ટરફેસ

START

63:56

આરએસવીડી

55:48

આરએસવીડી

47:40

આરએસવીડી

ડેટા

39:32 31:24

આરએસવીડી આરએસવીડી

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

આરએસવીડી

7:0

'hFB

નિયંત્રણ 7:0

64+8bits XGMII ઈન્ટરફેસ

અંત

63:56

'hFD

55:48

આરએસવીડી

47:40

આરએસવીડી

ડેટા

39:32 31:24

આરએસવીડી આરએસવીડી

23:16 eop=0 RSVD RSVD RSVD

આરએસવીડી

15:8

આરએસવીડી

7:0

આરએસવીડી

નિયંત્રણ 7:0

ALIGN CW એ START/END અથવા END/START CWs સાથે જોડાયેલ CW છે. તમે tx_link_reinit સિગ્નલનો દાવો કરીને, સંરેખણ અવધિ કાઉન્ટર સેટ કરીને અથવા રીસેટ શરૂ કરીને ALIGN જોડી CW દાખલ કરી શકો છો. જ્યારે ALIGN જોડી CW દાખલ કરવામાં આવે છે, ત્યારે તમામ લેનમાં ડેટા ગોઠવણી તપાસવા માટે રીસીવર સંરેખણ બ્લોક શરૂ કરવા માટે સંરેખિત ક્ષેત્ર 1 પર સેટ કરવામાં આવે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 26

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

કોષ્ટક 15.

CW ફીલ્ડ મૂલ્યોને સંરેખિત કરો
ક્ષેત્ર સંરેખિત કરો
eop sop usr seop

મૂલ્ય 1 0 0 0 0

4.1.2.4. ખાલી-ચક્ર CW

આકૃતિ 14. ખાલી-ચક્ર CW ફોર્મેટ

END/START સાથે EMPTY_CYC જોડી

64+8bits XGMII ઈન્ટરફેસ

અંત

63:56

'hFD

55:48

આરએસવીડી

47:40

આરએસવીડી

ડેટા

39:32 31:24

આરએસવીડી આરએસવીડી

23:16 eop=0 RSVD RSVD RSVD

આરએસવીડી

15:8

આરએસવીડી

7:0

આરએસવીડી

નિયંત્રણ 7:0

64+8bits XGMII ઈન્ટરફેસ

START

63:56

આરએસવીડી

55:48

આરએસવીડી

47:40

આરએસવીડી

ડેટા

39:32 31:24

આરએસવીડી આરએસવીડી

23:16

sop=0 usr=0 align=0 seop=0

15:8

આરએસવીડી

7:0

'hFB

નિયંત્રણ 7:0

કોષ્ટક 16.

જ્યારે તમે વિસ્ફોટ દરમિયાન બે ઘડિયાળ ચક્ર માટે tx_avs_valid ડિઝર્ટ કરો છો, ત્યારે MAC END/START CWs સાથે જોડી બનાવેલ EMPTY_CYC CW દાખલ કરે છે. જ્યારે ક્ષણભરમાં ટ્રાન્સમિશન માટે કોઈ ડેટા ઉપલબ્ધ ન હોય ત્યારે તમે આ CW નો ઉપયોગ કરી શકો છો.

જ્યારે તમે એક ચક્ર માટે tx_avs_valid deassert કરો છો, ત્યારે IP deasserts tx_avs_valid END/START CWs ની જોડી બનાવવા માટે tx_avs_valid deassertionના બમણા સમયગાળા માટે.

EMPTY_CYC CW ફીલ્ડ મૂલ્યો
ક્ષેત્ર સંરેખિત કરો
ઇઓપી

મૂલ્ય 0 0

ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 27

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

ક્ષેત્ર sop usr seop

મૂલ્ય 0 0 0

4.1.2.5. નિષ્ક્રિય CW

આકૃતિ 15. નિષ્ક્રિય CW ફોર્મેટ

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ડેટા

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

નિયંત્રણ 7:0

જ્યારે કોઈ ટ્રાન્સમિશન ન હોય ત્યારે MAC IDLE CW દાખલ કરે છે. આ સમયગાળા દરમિયાન, tx_avs_valid સિગ્નલ ઓછું છે.
જ્યારે બર્સ્ટ ટ્રાન્સફર પૂર્ણ થઈ જાય અથવા ટ્રાન્સમિશન નિષ્ક્રિય સ્થિતિમાં હોય ત્યારે તમે IDLE CW નો ઉપયોગ કરી શકો છો.

4.1.2.6. ડેટા વર્ડ

ડેટા શબ્દ એ પેકેટનો પેલોડ છે. ડેટા વર્ડ ફોર્મેટમાં XGMII કંટ્રોલ બિટ્સ 0 પર સેટ છે.

આકૃતિ 16. ડેટા વર્ડ ફોર્મેટ

64+8 બિટ્સ XGMII ઇન્ટરફેસ

ડેટા વર્ડ

63:56

વપરાશકર્તા ડેટા 7

55:48

વપરાશકર્તા ડેટા 6

47:40

વપરાશકર્તા ડેટા 5

ડેટા

39:32 31:24

વપરાશકર્તા ડેટા 4 વપરાશકર્તા ડેટા 3

23:16

વપરાશકર્તા ડેટા 2

15:8

વપરાશકર્તા ડેટા 1

7:0

વપરાશકર્તા ડેટા 0

નિયંત્રણ 7:0

4.1.3. TX CRC
તમે IP પરિમાણ સંપાદકમાં CRC પરિમાણ સક્ષમ કરોનો ઉપયોગ કરીને TX CRC બ્લોકને સક્ષમ કરી શકો છો. આ સુવિધા બેઝિક અને ફુલ બંને મોડમાં સપોર્ટેડ છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 28

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

MAC tx_avs_endofpacket સિગ્નલની ખાતરી કરીને END CW માં CRC મૂલ્ય ઉમેરે છે. બેઝિક મોડમાં, માત્ર END CW સાથે જોડાયેલ ALIGN CWમાં માન્ય CRC ફીલ્ડ હોય છે.
TX CRC બ્લોક ઇન્ટરફેસ TX કંટ્રોલ વર્ડ ઇન્સર્શન અને TX MII એન્કોડ બ્લોક સાથે છે. TX CRC બ્લોક START CW થી શરૂ કરીને END CW સુધી 64-બીટ મૂલ્ય પ્રતિ ચક્ર ડેટા માટે CRC મૂલ્યની ગણતરી કરે છે.
તમે સીઆરસી ભૂલો બનાવવા માટે ચોક્કસ લેનમાં ઇરાદાપૂર્વક ડેટાને દૂષિત કરવા માટે crc_error_inject સિગ્નલનો દાવો કરી શકો છો.

4.1.4. TX MII એન્કોડર

TX MII એન્કોડર MAC થી TX PCS સુધીના પેકેટ ટ્રાન્સમિશનને હેન્ડલ કરે છે.

નીચેનો આંકડો PAM8 મોડ્યુલેશન મોડમાં 4-બીટ MII બસ પર ડેટા પેટર્ન બતાવે છે. START અને END CW દરેક બે MII લેનમાં એકવાર દેખાય છે.

આકૃતિ 17. PAM4 મોડ્યુલેશન મોડ MII ડેટા પેટર્ન

સાયકલ 1

સાયકલ 2

સાયકલ 3

સાયકલ 4

સાયકલ 5

SOP_CW

ડેટા_1

ડેટા_9 ડેટા_17

આઈડીએલ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

આઈડીએલ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

ડેટા_7 ડેટા_8

ડેટા_15 ડેટા_16

ડેટા_23 ડેટા_24

IDLE EOP_CW

નીચેનો આંકડો NRZ મોડ્યુલેશન મોડમાં 8-બીટ MII બસ પર ડેટા પેટર્ન દર્શાવે છે. START અને END CW દરેક MII લેનમાં દેખાય છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 29

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 18. NRZ મોડ્યુલેશન મોડ MII ડેટા પેટર્ન

સાયકલ 1

સાયકલ 2

સાયકલ 3

SOP_CW

ડેટા_1

ડેટા_9

SOP_CW

ડેટા_2 ડેટા_10

SOP_CW SOP_CW

ડેટા_3 ડેટા_4

ડેટા_11 ડેટા_12

SOP_CW

ડેટા_5 ડેટા_13

SOP_CW

ડેટા_6 ડેટા_14

SOP_CW

ડેટા_7 ડેટા_15

SOP_CW

ડેટા_8 ડેટા_16

સાયકલ 4 ડેટા_17 ડેટા_18 ડેટા_19 ડેટા_20 ડેટા_21 ડેટા_22 ડેટા_23 ડેટા_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS અને PMA
F-Tile Serial Lite IV Intel FPGA IP F-ટાઈલ ટ્રાન્સસીવરને ઈથરનેટ PCS મોડમાં ગોઠવે છે.

4.2. આરએક્સ ડેટાપાથ
RX ડેટાપાથમાં નીચેના ઘટકોનો સમાવેશ થાય છે: · PMA બ્લોક · PCS બ્લોક · MII ડીકોડર · CRC · ડેસ્ક્યુ બ્લોક · કંટ્રોલ વર્ડ રીમુવલ બ્લોક

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 30

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28
આકૃતિ 19. RX ડેટાપાથ

વપરાશકર્તા તર્ક એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ માટે
RX MAC
નિયંત્રણ વર્ડ દૂર
ડેસ્ક્યુ

સીઆરસી

MII ડીકોડર

MII ઇન્ટરફેસ કસ્ટમ PCS
પીસીએસ અને પીએમએ

અન્ય FPGA ઉપકરણમાંથી RX સીરીયલ ઈન્ટરફેસ
4.2.1. RX PCS અને PMA
F-Tile Serial Lite IV Intel FPGA IP F-ટાઈલ ટ્રાન્સસીવરને ઈથરનેટ PCS મોડમાં ગોઠવે છે.
4.2.2. RX MII ડીકોડર
આ બ્લોક ઓળખે છે કે શું ઇનકમિંગ ડેટામાં નિયંત્રણ શબ્દ અને સંરેખણ માર્કર્સ છે. RX MII ડીકોડર 1-બીટ માન્ય, 1-બીટ માર્કર સૂચક, 1 બીટ નિયંત્રણ સૂચક અને 64-બીટ ડેટા પ્રતિ લેન સ્વરૂપે ડેટા આઉટપુટ કરે છે.
4.2.3. આરએક્સ સીઆરસી
તમે IP પરિમાણ સંપાદકમાં CRC પરિમાણ સક્ષમ કરોનો ઉપયોગ કરીને TX CRC બ્લોકને સક્ષમ કરી શકો છો. આ સુવિધા બેઝિક અને ફુલ બંને મોડમાં સપોર્ટેડ છે. RX CRC બ્લોક ઇન્ટરફેસ RX કંટ્રોલ વર્ડ રિમૂવલ અને RX MII ડીકોડર બ્લોક્સ સાથે છે. જ્યારે CRC ભૂલ થાય છે ત્યારે IP rx_crc_error સિગ્નલનો દાવો કરે છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 31

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28
IP દરેક નવા વિસ્ફોટ પર rx_crc_errorને ડીઝર્ટ કરે છે. તે યુઝર લોજિક એરર હેન્ડલિંગ માટે યુઝર લોજીક માટે આઉટપુટ છે.
4.2.4. આરએક્સ ડેસ્ક્યુ
RX ડેસ્ક્યુ બ્લોક દરેક લેન માટે સંરેખણ માર્કર્સને શોધી કાઢે છે અને ડેટાને RX CW રિમૂવલ બ્લોકમાં મોકલતા પહેલા તેને ફરીથી ગોઠવે છે.
તમે IP પેરામીટર એડિટરમાં સ્વતઃ સંરેખણ પરિમાણ સક્ષમ કરો સેટ કરીને જ્યારે સંરેખણ ભૂલ થાય ત્યારે દરેક લેન માટેના ડેટાને આપમેળે સંરેખિત કરવા માટે IP કોરને આપવાનું પસંદ કરી શકો છો. જો તમે સ્વયંસંચાલિત સંરેખણ સુવિધાને અક્ષમ કરો છો, તો IP કોર સંરેખણની ભૂલ સૂચવવા માટે rx_error સિગ્નલનો દાવો કરે છે. જ્યારે લેન સંરેખણ ભૂલ થાય ત્યારે લેન સંરેખણ પ્રક્રિયા શરૂ કરવા માટે તમારે rx_link_reinit નો દાવો કરવો આવશ્યક છે.
RX ડેસ્ક્યુ સ્ટેટ મશીન પર આધારિત ગોઠવણી માર્કર્સને શોધે છે. નીચેનો આકૃતિ RX ડેસ્ક્યુ બ્લોકમાં રાજ્યો બતાવે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 32

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 20.

સ્વતઃ સંરેખણ સક્ષમ ફ્લો ચાર્ટ સાથે આરએક્સ ડેસ્ક્યુ લેન સંરેખણ સ્ટેટ મશીન
શરૂ કરો

આઈડીએલ

રીસેટ = 1 હા ના

બધા પી.સી.એસ

ના

ગલીઓ તૈયાર છે?

હા

રાહ જુઓ

બધા સમન્વયન માર્કર્સ નં
શોધી કાઢ્યું?
હા
સંરેખિત

ના
હા સમયસમાપ્તિ?

હા
સંરેખણ ગુમાવ્યું?
કોઈ અંત નથી

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 33

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 21.

સ્વતઃ સંરેખણ અક્ષમ કરેલ ફ્લો ચાર્ટ સાથે આરએક્સ ડેસ્ક્યુ લેન સંરેખણ સ્ટેટ મશીન
શરૂ કરો

આઈડીએલ

રીસેટ = 1 હા ના

બધા પી.સી.એસ

ના

ગલીઓ તૈયાર છે?

હા

હા
rx_link_reinit =1
કોઈ ભૂલ નથી

ના હા સમયસમાપ્તિ?

રાહ જુઓ
બધા સમન્વયન માર્કર્સ નથી
શોધી કાઢ્યું?
હા સંરેખિત કરો

હા
સંરેખણ ગુમાવ્યું?
ના
અંત
1. સંરેખણ પ્રક્રિયા IDLE સ્થિતિથી શરૂ થાય છે. જ્યારે બધી પીસીએસ લેન તૈયાર હોય અને rx_link_reinit નિષ્ક્રિય થઈ જાય ત્યારે બ્લોક WAIT સ્થિતિમાં જાય છે.
2. WAIT રાજ્યમાં, બ્લોક તપાસે છે કે તમામ શોધાયેલ માર્કર્સ એ જ ચક્રમાં ભારપૂર્વક છે. જો આ સ્થિતિ સાચી હોય, તો બ્લોક સંરેખિત સ્થિતિમાં ખસે છે.
3. જ્યારે બ્લોક સંરેખિત સ્થિતિમાં હોય, ત્યારે તે સૂચવે છે કે લેન સંરેખિત છે. આ સ્થિતિમાં, બ્લોક લેન સંરેખણ પર દેખરેખ રાખવાનું ચાલુ રાખે છે અને તપાસ કરે છે કે શું બધા માર્કર્સ સમાન ચક્રમાં હાજર છે. જો સમાન ચક્રમાં ઓછામાં ઓછું એક માર્કર હાજર ન હોય અને સ્વતઃ સંરેખણ પરિમાણને સક્ષમ કરો સેટ કરેલ હોય, તો બ્લોક

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 34

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

સંરેખણ પ્રક્રિયાને ફરીથી શરૂ કરવા માટે IDLE સ્થિતિ. જો સ્વતઃ સંરેખણ સક્ષમ કરો સેટ કરેલ નથી અને તે જ ચક્રમાં ઓછામાં ઓછું એક માર્કર હાજર નથી, તો બ્લોક ભૂલની સ્થિતિમાં જાય છે અને લેન ગોઠવણી પ્રક્રિયા શરૂ કરવા માટે rx_link_reinit સિગ્નલનો દાવો કરવા માટે વપરાશકર્તા તર્કની રાહ જુએ છે.

આકૃતિ 22. ઓટો સંરેખણ સક્ષમ rx_core_clk સક્ષમ સાથે લેન ફરીથી ગોઠવણી

rx_link_up

rx_link_reinit

અને_બધા_માર્કર્સ

ડેસ્ક્યુ સ્ટેટ

ALGNED

આઈડીએલ

રાહ જુઓ

ALGNED

AUTO_ALIGN = 1

આકૃતિ 23. ઓટો સંરેખણ અક્ષમ કરેલ rx_core_clk સક્ષમ સાથે લેન ફરીથી ગોઠવણી

rx_link_up

rx_link_reinit

અને_બધા_માર્કર્સ

ડેસ્ક્યુ સ્ટેટ

ALGNED

ભૂલ

આઈડીએલ

રાહ જુઓ

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW દૂર કરવું
આ બ્લોક CWs ને ડીકોડ કરે છે અને CWs દૂર કર્યા પછી એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસનો ઉપયોગ કરીને વપરાશકર્તા તર્કને ડેટા મોકલે છે.
જ્યારે કોઈ માન્ય ડેટા ઉપલબ્ધ ન હોય, ત્યારે RX CW રિમૂવલ બ્લોક rx_avs_valid સિગ્નલને ડિઝર્ટ કરે છે.
ફુલ મોડમાં, જો યુઝર બીટ સેટ કરેલ હોય, તો આ બ્લોક rx_is_usr_cmd સિગ્નલનો દાવો કરે છે અને પ્રથમ ઘડિયાળ ચક્રમાં ડેટાનો ઉપયોગ વપરાશકર્તા દ્વારા નિર્ધારિત માહિતી અથવા આદેશ તરીકે થાય છે.
જ્યારે rx_avs_ready deasserts અને rx_avs_valid એસેર્ટ થાય છે, ત્યારે RX CW રિમૂવલ બ્લોક યુઝર લોજિક માટે ભૂલની સ્થિતિ પેદા કરે છે.
આ બ્લોકથી સંબંધિત એવલોન સ્ટ્રીમિંગ સિગ્નલો નીચે મુજબ છે: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 35

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ફક્ત પૂર્ણ મોડમાં ઉપલબ્ધ)
4.3. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ક્લોક આર્કિટેક્ચર
એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપીમાં ચાર ઘડિયાળ ઇનપુટ છે જે વિવિધ બ્લોકમાં ઘડિયાળો જનરેટ કરે છે: · ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ (xcvr_ref_clk)- બાહ્ય ઘડિયાળમાંથી ઇનપુટ ઘડિયાળ
ચિપ્સ અથવા ઓસિલેટર જે TX MAC, RX MAC, અને TX અને RX કસ્ટમ PCS બ્લોક્સ માટે ઘડિયાળો જનરેટ કરે છે. સમર્થિત આવર્તન શ્રેણી માટે પરિમાણોનો સંદર્ભ લો. · TX કોર ઘડિયાળ (tx_core_clk)-આ ઘડિયાળ ટ્રાન્સસીવરમાંથી લેવામાં આવી છે PLL TX MAC માટે વપરાય છે. આ ઘડિયાળ TX વપરાશકર્તા તર્ક સાથે જોડાવા માટે એફ-ટાઇલ ટ્રાન્સસીવરમાંથી આઉટપુટ ઘડિયાળ પણ છે. · RX કોર ઘડિયાળ (rx_core_clk)-આ ઘડિયાળ ટ્રાન્સસીવરમાંથી લેવામાં આવી છે PLL નો ઉપયોગ RX ડેસ્ક્યુ FIFO અને RX MAC માટે થાય છે. આ ઘડિયાળ એ RX વપરાશકર્તા તર્ક સાથે જોડાવા માટે એફ-ટાઈલ ટ્રાન્સસીવરમાંથી આઉટપુટ ઘડિયાળ પણ છે. · ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઈન્ટરફેસ (reconfig_clk) માટે ઘડિયાળ - બાહ્ય ઘડિયાળ સર્કિટ અથવા ઓસીલેટરમાંથી ઘડિયાળ ઇનપુટ કરો જે TX અને RX બંને ડેટાપાથમાં F-ટાઈલ ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઈન્ટરફેસ માટે ઘડિયાળો જનરેટ કરે છે. ઘડિયાળની આવર્તન 100 થી 162 MHz છે.
નીચેના બ્લોક ડાયાગ્રામ F-Tile Serial Lite IV Intel FPGA IP ઘડિયાળ ડોમેન્સ અને IP ની અંદરના જોડાણો દર્શાવે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 36

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 24.

એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ક્લોક આર્કિટેક્ચર

ઓસિલેટર

FPGA1
એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઇન્ટરફેસ ઘડિયાળ
(reconfig_clk)

tx_core_clkout (વપરાશકર્તા તર્ક સાથે જોડો)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP

ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઈન્ટરફેસ ઘડિયાળ

(reconfig_clk)

ઓસિલેટર

rx_core_clk= clk_pll_div64[મધ્ય_ચ]

rx_core_clkout (વપરાશકર્તા તર્ક સાથે કનેક્ટ કરો)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ TX ડેટા
TX MAC

સીરીયલ_લિંક[n-1:0]

ડેસ્ક્યુ

ફીફો

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ RX ડેટા RX MAC

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ RX ડેટા
RX MAC

ડેસ્ક્યુ FIFO

rx_core_clkout (વપરાશકર્તા તર્ક સાથે કનેક્ટ કરો)

rx_core_clk= clk_pll_div64[મધ્ય_ચ]

કસ્ટમ PCS

સીરીયલ_લિંક[n-1:0]

TX MAC

એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ TX ડેટા

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (વપરાશકર્તા તર્ક સાથે જોડો)

ટ્રાન્સસીવર રેફ ક્લોક (xcvr_ref_clk)
ટ્રાન્સસીવર રેફ ક્લોક (xcvr_ref_clk)

ઓસિલેટર*

દંતકથા

FPGA ઉપકરણ
TX કોર ઘડિયાળ ડોમેન
RX કોર ઘડિયાળ ડોમેન
ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ ડોમેન બાહ્ય ઉપકરણ ડેટા સંકેતો

4.4. રીસેટ કરો અને લિંક પ્રારંભ કરો
મેક, એફ-ટાઈલ હાર્ડ આઈપી અને પુનઃરૂપરેખાંકન બ્લોકમાં અલગ અલગ રીસેટ સિગ્નલો છે: · TX અને RX MAC બ્લોક્સ tx_core_rst_n અને rx_core_rst_n રીસેટ સિગ્નલોનો ઉપયોગ કરે છે. · tx_pcs_fec_phy_reset_n અને rx_pcs_fec_phy_reset_n રીસેટ સિગ્નલ ડ્રાઇવ
એફ-ટાઈલ હાર્ડ આઈપી રીસેટ કરવા માટે સોફ્ટ રીસેટ કંટ્રોલર. · પુનઃરૂપરેખાંકન બ્લોક reconfig_reset રીસેટ સિગ્નલનો ઉપયોગ કરે છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 37

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 25. આર્કિટેક્ચર રીસેટ કરો
એવલોન સ્ટ્રીમિંગ ઈન્ટરફેસ TX ડેટા
MAC
એવલોન સ્ટ્રીમિંગ SYNC ઈન્ટરફેસ RX ડેટા

FPGA F-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ટાઇલ હાર્ડ IP

TX સીરીયલ ડેટા RX સીરીયલ ડેટા

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

તર્ક ફરીથી સેટ કરો
સંબંધિત માહિતી · પૃષ્ઠ 51 પર માર્ગદર્શિકા રીસેટ કરો · F-Tile Serial Lite IV Intel FPGA IP Design Example વપરાશકર્તા માર્ગદર્શિકા
4.4.1. TX રીસેટ અને પ્રારંભિક ક્રમ
F-Tile Serial Lite IV Intel FPGA IP માટે TX રીસેટ ક્રમ નીચે મુજબ છે: 1. assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, અને reconfig_reset
એકસાથે F-ટાઈલ હાર્ડ IP, MAC અને પુનઃરૂપરેખાંકન બ્લોક્સને ફરીથી સેટ કરવા માટે. tx_pcs_fec_phy_reset_n રિલીઝ કરો અને બ્લોક્સ યોગ્ય રીતે રીસેટ થયા છે તેની ખાતરી કરવા tx_reset_ack ની રાહ જોયા પછી પુનઃરૂપરેખાંકન રીસેટ કરો. 2. TX PHY ટ્રાન્સમિશન માટે તૈયાર છે તે દર્શાવવા માટે, tx_pcs_fec_phy_reset_n રીસેટ રિલીઝ થયા પછી IP phy_tx_lanes_stable, tx_pll_locked, અને phy_ehip_ready સિગ્નલોનો દાવો કરે છે. 3. phy_ehip_ready સિગ્નલ ઊંચા જાય પછી tx_core_rst_n સિગ્નલ ડીઝર્ટ થાય છે. 4. એકવાર MAC રીસેટ ન થઈ જાય પછી IP MII ઈન્ટરફેસ પર IDLE અક્ષરો ટ્રાન્સમિટ કરવાનું શરૂ કરે છે. TX લેન ગોઠવણી અને સ્કીવિંગ માટે કોઈ આવશ્યકતા નથી કારણ કે બધી લેન એક જ ઘડિયાળનો ઉપયોગ કરે છે. 5. IDLE અક્ષરો પ્રસારિત કરતી વખતે, MAC tx_link_up સિગ્નલનો દાવો કરે છે. 6. MAC પછી કનેક્ટેડ રીસીવરની લેન સંરેખણ પ્રક્રિયા શરૂ કરવા માટે નિશ્ચિત અંતરાલ પર START/END અથવા END/START CW સાથે જોડી કરેલ ALIGN ટ્રાન્સમિટ કરવાનું શરૂ કરે છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 38

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 26.

TX રીસેટ અને પ્રારંભ સમય ડાયાગ્રામ
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _લોક કરેલ

phy_tx_lanes_stable

phy_ehip_તૈયાર

tx_li nk_up

7
5 6 8

4.4.2. RX રીસેટ અને પ્રારંભિક ક્રમ
F-Tile Serial Lite IV Intel FPGA IP માટે RX રીસેટ ક્રમ નીચે મુજબ છે:
1. F-ટાઈલ હાર્ડ IP, MAC, અને પુનઃરૂપરેખાંકન બ્લોક્સને રીસેટ કરવા માટે એકસાથે rx_pcs_fec_phy_reset_n, rx_core_rst_n, અને reconfig_reset કરો. rx_pcs_fec_phy_reset_n રિલીઝ કરો અને rx_reset_ack ની રાહ જોયા પછી પુનઃરૂપરેખાંકન રીસેટ કરો તેની ખાતરી કરવા માટે કે બ્લોક્સ યોગ્ય રીતે રીસેટ થયા છે.
2. કસ્ટમ PCS રીસેટ રીલીઝ થયા પછી IP પછી phy_rx_pcs_ready સિગ્નલનો દાવો કરે છે, જે દર્શાવે છે કે RX PHY ટ્રાન્સમિશન માટે તૈયાર છે.
3. phy_rx_pcs_ready સિગ્નલ ઊંચું જાય પછી rx_core_rst_n સિગ્નલ ડીઝર્ટ થાય છે.
4. RX MAC રીસેટ રિલીઝ થયા પછી અને START/END અથવા END/START CW સાથે ALIGN ની જોડી પ્રાપ્ત કર્યા પછી IP લેન સંરેખણ પ્રક્રિયા શરૂ કરે છે.
5. એકવાર બધી લેન માટે ગોઠવણી પૂર્ણ થઈ જાય પછી RX ડેસ્ક્યુ બ્લોક rx_link_up સિગ્નલનો ભાર મૂકે છે.
6. IP પછી rx_link_up સિગ્નલને યુઝર લોજીક પર ભારપૂર્વક જણાવે છે કે RX લિંક ડેટા રિસેપ્શન શરૂ કરવા માટે તૈયાર છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 39

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28

આકૃતિ 27. RX રીસેટ અને પ્રારંભિક સમય ડાયાગ્રામ
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_તૈયાર

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. લિંક રેટ અને બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરી

F-Tile Serial Lite IV Intel FPGA IP બેન્ડવિડ્થ કાર્યક્ષમતા ગણતરી નીચે મુજબ છે:

બેન્ડવિડ્થ કાર્યક્ષમતા = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – r_l2_period)

કોષ્ટક 17. બેન્ડવિડ્થ કાર્યક્ષમતા ચલોનું વર્ણન

ચલ

વર્ણન

raw_rate burst_size

આ સીરીયલ ઈન્ટરફેસ દ્વારા પ્રાપ્ત થયેલ બીટ રેટ છે. raw_rate = SERDES પહોળાઈ * ટ્રાન્સસીવર ઘડિયાળની આવર્તન ઉદાample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
વિસ્ફોટના કદનું મૂલ્ય. સરેરાશ બેન્ડવિડ્થ કાર્યક્ષમતાની ગણતરી કરવા માટે, સામાન્ય વિસ્ફોટ કદ મૂલ્યનો ઉપયોગ કરો. મહત્તમ દર માટે, મહત્તમ વિસ્ફોટ કદ મૂલ્યનો ઉપયોગ કરો.

burst_size_ovhd

વિસ્ફોટ કદ ઓવરહેડ મૂલ્ય.
પૂર્ણ મોડમાં, burst_size_ovhd મૂલ્ય START અને END જોડી CWs નો સંદર્ભ આપે છે.
મૂળભૂત મોડમાં, ત્યાં કોઈ burst_size_ovhd નથી કારણ કે ત્યાં કોઈ START અને END જોડી CWs નથી.

align_marker_period

સમયગાળાનું મૂલ્ય જ્યાં સંરેખણ માર્કર દાખલ કરવામાં આવે છે. મૂલ્ય સંકલન માટે 81920 ઘડિયાળ ચક્ર અને ઝડપી સિમ્યુલેશન માટે 1280 છે. આ મૂલ્ય PCS હાર્ડ લોજિકમાંથી મેળવવામાં આવે છે.

align_marker_width srl4_align_period

ઘડિયાળના ચક્રની સંખ્યા જ્યાં માન્ય સંરેખણ માર્કર સિગ્નલ વધારે હોય છે.
બે સંરેખણ માર્કર્સ વચ્ચેના ઘડિયાળ ચક્રની સંખ્યા. તમે IP પેરામીટર એડિટરમાં સંરેખણ અવધિ પરિમાણનો ઉપયોગ કરીને આ મૂલ્ય સેટ કરી શકો છો.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 40

પ્રતિસાદ મોકલો

4. કાર્યાત્મક વર્ણન 683074 | 2022.04.28
લિંક રેટની ગણતરી નીચે મુજબ છે: અસરકારક દર = બેન્ડવિડ્થ કાર્યક્ષમતા * raw_rate તમે નીચેના સમીકરણ સાથે મહત્તમ વપરાશકર્તા ઘડિયાળની આવર્તન મેળવી શકો છો. મહત્તમ વપરાશકર્તા ઘડિયાળની આવર્તન ગણતરી સતત ડેટા સ્ટ્રીમિંગને ધારે છે અને વપરાશકર્તાના તર્ક પર કોઈ IDLE ચક્ર થતું નથી. FIFO ઓવરફ્લો ટાળવા માટે વપરાશકર્તા તર્ક FIFO ડિઝાઇન કરતી વખતે આ દર મહત્વપૂર્ણ છે. મહત્તમ વપરાશકર્તા ઘડિયાળ આવર્તન = અસરકારક દર / 64

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 41

683074 | 2022.04.28 પ્રતિસાદ મોકલો

5. પરિમાણો

કોષ્ટક 18. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી પેરામીટર વર્ણન

પરિમાણ

મૂલ્ય

ડિફૉલ્ટ

વર્ણન

સામાન્ય ડિઝાઇન વિકલ્પો

PMA મોડ્યુલેશન પ્રકાર

· PAM4 · NRZ

PAM4

PCS મોડ્યુલેશન મોડ પસંદ કરો.

PMA પ્રકાર

· FHT · FGT

એફજીટી

ટ્રાન્સસીવર પ્રકાર પસંદ કરે છે.

PMA ડેટા રેટ

· PAM4 મોડ માટે:
— FGT ટ્રાન્સસીવર પ્રકાર: 20 Gbps 58 Gbps
- FHT ટ્રાન્સસીવર પ્રકાર: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ મોડ માટે:
— FGT ટ્રાન્સસીવર પ્રકાર: 10 Gbps 28.05 Gbps
— FHT ટ્રાન્સસીવર પ્રકાર: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ટ્રાન્સમિશન અને અન્ય ઓવરહેડ્સનો સમાવેશ કરતા ટ્રાન્સસીવરના આઉટપુટ પર અસરકારક ડેટા રેટનો ઉલ્લેખ કરે છે. મૂલ્યની ગણતરી IP દ્વારા Gbps એકમમાં 1 દશાંશ સ્થાન સુધી રાઉન્ડ કરીને કરવામાં આવે છે.

PMA મોડ

· ડુપ્લેક્સ · Tx · Rx

ડુપ્લેક્સ

FHT ટ્રાન્સસીવર પ્રકાર માટે, સપોર્ટેડ દિશા માત્ર ડુપ્લેક્સ છે. FGT ટ્રાન્સસીવર પ્રકાર માટે, સપોર્ટેડ દિશા ડુપ્લેક્સ, Tx અને Rx છે.

PMA ની સંખ્યા

· PAM4 મોડ માટે:

લેન

- 1 થી 12

· NRZ મોડ માટે:

- 1 થી 16

લેનની સંખ્યા પસંદ કરો. સિમ્પ્લેક્સ ડિઝાઇન માટે, લેનની સમર્થિત સંખ્યા 1 છે.

PLL સંદર્ભ ઘડિયાળ આવર્તન

· FHT ટ્રાન્સસીવર પ્રકાર માટે: 156.25 MHz
· FGT ટ્રાન્સસીવર પ્રકાર માટે: 27.5 MHz 379.84375 MHz, પસંદ કરેલ ટ્રાન્સસીવર ડેટા રેટના આધારે.

· FHT ટ્રાન્સસીવર પ્રકાર માટે: 156.25 MHz
· FGT ટ્રાન્સસીવર પ્રકાર માટે: 165 MHz

ટ્રાન્સસીવરની સંદર્ભ ઘડિયાળની આવર્તનનો ઉલ્લેખ કરે છે.

સિસ્ટમ PLL

—

સંદર્ભ ઘડિયાળ

આવર્તન

170 MHz

માત્ર FHT ટ્રાન્સસીવર પ્રકાર માટે ઉપલબ્ધ છે. સિસ્ટમ PLL સંદર્ભ ઘડિયાળનો ઉલ્લેખ કરે છે અને સિસ્ટમ PLL ઘડિયાળ જનરેટ કરવા માટે F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો Intel FPGA IP ના ઇનપુટ તરીકે ઉપયોગ કરવામાં આવશે.

સિસ્ટમ PLL આવર્તન
સંરેખણ અવધિ

— 128 65536

RS-FEC સક્ષમ કરો

સક્ષમ કરો

876.5625 MHz 128 સક્ષમ કરો

સિસ્ટમ PLL ઘડિયાળ આવર્તન સ્પષ્ટ કરે છે.
સંરેખણ માર્કર અવધિનો ઉલ્લેખ કરે છે. મૂલ્ય x2 હોવું આવશ્યક છે. RS-FEC સુવિધાને સક્ષમ કરવા માટે ચાલુ કરો.
ચાલુ રાખ્યું…

ISO 9001:2015 નોંધાયેલ

5. પરિમાણો 683074 | 2022.04.28

પરિમાણ

મૂલ્ય

ડિફૉલ્ટ

વર્ણન

અક્ષમ કરો

PAM4 PCS મોડ્યુલેશન મોડ માટે, RS-FEC હંમેશા સક્ષમ હોય છે.

વપરાશકર્તા ઈન્ટરફેસ

સ્ટ્રીમિંગ મોડ

· સંપૂર્ણ · મૂળભૂત

સંપૂર્ણ

IP માટે ડેટા સ્ટ્રીમિંગ પસંદ કરો.

પૂર્ણ: આ મોડ એક ફ્રેમની અંદર પેકેટની શરૂઆત અને પેકેટની સમાપ્તિ ચક્ર મોકલે છે.

મૂળભૂત: આ એક શુદ્ધ સ્ટ્રીમિંગ મોડ છે જ્યાં બેન્ડવિડ્થ વધારવા માટે સ્ટાર્ટ-ઓફ-પેકેટ, ખાલી અને પેકેટના અંત વિના ડેટા મોકલવામાં આવે છે.

CRC સક્ષમ કરો

સક્રિય નિષ્ક્રિય

અક્ષમ કરો

CRC ભૂલ શોધ અને સુધારણા સક્ષમ કરવા માટે ચાલુ કરો.

સ્વતઃ સંરેખણ સક્ષમ કરો

સક્રિય નિષ્ક્રિય

અક્ષમ કરો

સ્વચાલિત લેન ગોઠવણી સુવિધાને સક્ષમ કરવા માટે ચાલુ કરો.

ડીબગ એન્ડપોઇન્ટ સક્ષમ કરો

સક્રિય નિષ્ક્રિય

અક્ષમ કરો

જ્યારે ચાલુ હોય, ત્યારે F-Tile Serial Lite IV Intel FPGA IP એ એમ્બેડેડ ડીબગ એન્ડપોઇન્ટનો સમાવેશ કરે છે જે એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ સાથે આંતરિક રીતે જોડાય છે. IP J દ્વારા ચોક્કસ પરીક્ષણો અને ડીબગ કાર્યો કરી શકે છેTAG સિસ્ટમ કન્સોલનો ઉપયોગ કરીને. ડિફૉલ્ટ મૂલ્ય બંધ છે.

સિમ્પ્લેક્સ મર્જિંગ (આ પેરામીટર સેટિંગ ત્યારે જ ઉપલબ્ધ છે જ્યારે તમે FGT ડ્યુઅલ સિમ્પ્લેક્સ ડિઝાઇન પસંદ કરો.)

સમાન FGT ચેનલ(ઓ) પર મૂકવામાં આવેલ અન્ય સીરીયલ લાઇટ IV સિમ્પલેક્સ IP પર RSFEC સક્ષમ

સક્રિય નિષ્ક્રિય

અક્ષમ કરો

જો તમને NRZ ટ્રાન્સસીવર મોડ માટે ડ્યુઅલ સિમ્પ્લેક્સ ડિઝાઇનમાં F-Tile Serial Lite IV Intel FPGA IP માટે RS-FEC સક્ષમ અને અક્ષમ કરેલ ગોઠવણીના મિશ્રણની જરૂર હોય તો આ વિકલ્પ ચાલુ કરો, જ્યાં TX અને RX બંને એક જ FGT પર મૂકવામાં આવ્યા છે. ચેનલ(ઓ).

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 43

683074 | 2022.04.28 પ્રતિસાદ મોકલો

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ

6.1. ઘડિયાળ સંકેતો

કોષ્ટક 19. ઘડિયાળના સંકેતો

નામ

પહોળાઈ દિશા

વર્ણન

tx_core_clkout

TX કસ્ટમ PCS ઈન્ટરફેસ, TX MAC અને યુઝર લોજીક્સ માટે આઉટપુટ TX કોર ઘડિયાળ

TX ડેટાપાથ.

આ ઘડિયાળ કસ્ટમ PCS બ્લોકમાંથી જનરેટ કરવામાં આવી છે.

rx_core_clkout

RX કસ્ટમ PCS ઇન્ટરફેસ, RX ડેસ્ક્યુ FIFO, RX MAC માટે આઉટપુટ RX કોર ઘડિયાળ

અને RX ડેટાપાથમાં યુઝર લોજીક્સ.

આ ઘડિયાળ કસ્ટમ PCS બ્લોકમાંથી જનરેટ કરવામાં આવી છે.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ઇનપુટ ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ.

જ્યારે ટ્રાન્સસીવરનો પ્રકાર FGT પર સેટ કરેલ હોય, ત્યારે આ ઘડિયાળને F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો Intel FPGA IP ના આઉટપુટ સિગ્નલ (out_refclk_fgt_0) સાથે કનેક્ટ કરો. જ્યારે ટ્રાન્સસીવર પ્રકાર FHT પર સેટ કરેલ હોય, ત્યારે કનેક્ટ કરો

આ ઘડિયાળ F-Tile સંદર્ભના આઉટપુટ સિગ્નલ (out_fht_cmmpll_clk_0) અને સિસ્ટમ PLL ઘડિયાળો ઇન્ટેલ FPGA IP.

સમર્થિત આવર્તન શ્રેણી માટે પરિમાણોનો સંદર્ભ લો.

ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઇન્ટરફેસ માટે ઇનપુટ ઇનપુટ ઘડિયાળ.

ઘડિયાળની આવર્તન 100 થી 162 MHz છે.

આ ઇનપુટ ક્લોક સિગ્નલને એક્સટર્નલ ક્લોક સર્કિટ અથવા ઓસિલેટર સાથે કનેક્ટ કરો.

ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઇન્ટરફેસ માટે ઇનપુટ ઇનપુટ ઘડિયાળ.

ઘડિયાળની આવર્તન 100 થી 162 MHz છે.

આ ઇનપુટ ક્લોક સિગ્નલને એક્સટર્નલ ક્લોક સર્કિટ અથવા ઓસિલેટર સાથે કનેક્ટ કરો.

out_systemll_clk_ 1

ઇનપુટ

સિસ્ટમ PLL ઘડિયાળ.
આ ઘડિયાળને F-Tile સંદર્ભ અને સિસ્ટમ PLL ઘડિયાળો Intel FPGA IP ના આઉટપુટ સિગ્નલ (out_systempll_clk_0) સાથે કનેક્ટ કરો.

પૃષ્ઠ 42 પર સંબંધિત માહિતી પરિમાણો

6.2. સિગ્નલો રીસેટ કરો

કોષ્ટક 20. સિગ્નલો રીસેટ કરો

નામ

પહોળાઈ દિશા

tx_core_rst_n

ઇનપુટ

ઘડિયાળ ડોમેન અસુમેળ

rx_core_rst_n

ઇનપુટ

અસુમેળ

tx_pcs_fec_phy_reset_n 1

ઇનપુટ

અસુમેળ

વર્ણન

સક્રિય-લો રીસેટ સિગ્નલ. F-Tile Serial Lite IV TX MAC ને રીસેટ કરે છે.

સક્રિય-લો રીસેટ સિગ્નલ. F-Tile Serial Lite IV RX MAC રીસેટ કરે છે.

સક્રિય-લો રીસેટ સિગ્નલ.

ચાલુ રાખ્યું…

ISO 9001:2015 નોંધાયેલ

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

નામ

પહોળાઈ દિશા ઘડિયાળ ડોમેન

વર્ણન

F-Tile Serial Lite IV TX કસ્ટમ PCS રીસેટ કરે છે.

rx_pcs_fec_phy_reset_n 1

ઇનપુટ

અસુમેળ

સક્રિય-લો રીસેટ સિગ્નલ. F-Tile Serial Lite IV RX કસ્ટમ PCS રીસેટ કરે છે.

reconfig_reset

ઇનપુટ

reconfig_clk સક્રિય-ઉચ્ચ રીસેટ સિગ્નલ.

એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ પુનઃરૂપરેખાંકન બ્લોકને ફરીથી સેટ કરે છે.

reconfig_sl_reset

ઇનપુટ reconfig_sl_clk સક્રિય-ઉચ્ચ રીસેટ સિગ્નલ.

એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ પુનઃરૂપરેખાંકન બ્લોકને ફરીથી સેટ કરે છે.

6.3. MAC સિગ્નલ્સ

કોષ્ટક 21.

TX MAC સિગ્નલ્સ
આ કોષ્ટકમાં, N એ IP પેરામીટર એડિટરમાં સેટ કરેલી લેનની સંખ્યા દર્શાવે છે.

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

tx_avs_તૈયાર

આઉટપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે TX MAC ડેટા સ્વીકારવા માટે તૈયાર છે.

tx_avs_ડેટા

· (64*N)*2 (PAM4 મોડ)
· 64*N (NRZ મોડ)

ઇનપુટ

tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ. TX ડેટા.

tx_avs_ચેનલ

ઇનપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

વર્તમાન ચક્ર પર ટ્રાન્સફર થઈ રહેલા ડેટા માટે ચેનલ નંબર.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

tx_avs_valid

ઇનપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે TX ડેટા સિગ્નલ માન્ય છે.

tx_avs_startofpacket

ઇનપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે TX ડેટા પેકેટની શરૂઆત સૂચવે છે.

દરેક પેકેટ માટે માત્ર એક જ ઘડિયાળ ચક્ર માટે આગ્રહ કરો.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

tx_avs_endofpacket

ઇનપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે TX ડેટા પેકેટનો અંત સૂચવે છે.

દરેક પેકેટ માટે માત્ર એક જ ઘડિયાળ ચક્ર માટે આગ્રહ કરો.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

tx_avs_ખાલી

ઇનપુટ tx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

TX ડેટાના અંતિમ વિસ્ફોટમાં બિન-માન્ય શબ્દોની સંખ્યા સૂચવે છે.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

tx_num_valid_bytes_eob

ઇનપુટ

tx_core_clkout

અંતિમ વિસ્ફોટના છેલ્લા શબ્દમાં માન્ય બાઇટ્સની સંખ્યા સૂચવે છે. આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 45

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

નામ tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

પહોળાઈ 1
1 1
એન 5

દિશા ઘડિયાળ ડોમેન

વર્ણન

ઇનપુટ

tx_core_clkout

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે આ સંકેત વપરાશકર્તા દ્વારા નિર્ધારિત માહિતી ચક્રની શરૂઆત કરે છે.
આ સિગ્નલને tx_startofpacket assertion તરીકે સમાન ઘડિયાળ ચક્ર પર ભારપૂર્વક જણાવો.
આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

આઉટપુટ tx_core_clkout જ્યારે ભારપૂર્વક કહેવામાં આવે છે, સૂચવે છે કે TX ડેટા લિંક ડેટા ટ્રાન્સમિશન માટે તૈયાર છે.

આઉટપુટ

tx_core_clkout

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે આ સંકેત લેન ફરીથી ગોઠવણી શરૂ કરે છે.
ALIGN CW મોકલવા માટે MAC ને ટ્રિગર કરવા માટે એક ઘડિયાળ ચક્ર માટે આ સિગ્નલનો દાવો કરો.

ઇનપુટ

tx_core_clkout જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે MAC પસંદ કરેલ લેન પર CRC32 ભૂલ દાખલ કરે છે.

આઉટપુટ tx_core_clkout વપરાયેલ નથી.

નીચેનો સમય રેખાકૃતિ ભૂતપૂર્વ બતાવે છેamp10 TX સીરીયલ લેન પર યુઝર લોજિકથી 10 શબ્દોના TX ડેટા ટ્રાન્સમિશનનો le.

આકૃતિ 28.

TX ડેટા ટ્રાન્સમિશન ટાઇમિંગ ડાયાગ્રામ
tx_core_clkout

tx_avs_valid

tx_avs_તૈયાર

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_ડેટા

0,1..,19 10,11…19…… N-10..

0,1,2, ..., 9

… N-10..

લેન 0

…………

STRT 0 10

N-10 END STRT 0

લેન 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 અંત નિષ્ક્રિય IDLE

લેન 9

…………

STRT 9 19

N-1 END STRT 9

N-1 અંત IDLE IDLE

કોષ્ટક 22.

RX MAC સિગ્નલ્સ
આ કોષ્ટકમાં, N એ IP પેરામીટર એડિટરમાં સેટ કરેલી લેનની સંખ્યા દર્શાવે છે.

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

rx_avs_તૈયાર

ઇનપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક કહેવામાં આવે છે, ત્યારે સૂચવે છે કે વપરાશકર્તા તર્ક ડેટા સ્વીકારવા માટે તૈયાર છે.

rx_avs_ડેટા

(64*N)*2 (PAM4 મોડ)
64*N (NRZ મોડ)

આઉટપુટ

rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ. આરએક્સ ડેટા.

rx_avs_ચેનલ

આઉટપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

ડેટા માટે ચેનલ નંબર

વર્તમાન ચક્ર પર પ્રાપ્ત.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_avs_valid

આઉટપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

ચાલુ રાખ્યું…

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 46

પ્રતિસાદ મોકલો

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે RX ડેટા સિગ્નલ માન્ય છે.

rx_avs_startofpacket

આઉટપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક કહેવામાં આવે છે, ત્યારે RX ડેટા પેકેટની શરૂઆત સૂચવે છે.

દરેક પેકેટ માટે માત્ર એક જ ઘડિયાળ ચક્ર માટે આગ્રહ કરો.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_avs_endofpacket

આઉટપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

જ્યારે ભારપૂર્વક કહેવામાં આવે છે, ત્યારે RX ડેટા પેકેટનો અંત સૂચવે છે.

દરેક પેકેટ માટે માત્ર એક જ ઘડિયાળ ચક્ર માટે આગ્રહ કરો.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_avs_ખાલી

આઉટપુટ rx_core_clkout એવલોન સ્ટ્રીમિંગ સિગ્નલ.

RX ડેટાના અંતિમ વિસ્ફોટમાં બિન-માન્ય શબ્દોની સંખ્યા સૂચવે છે.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_num_valid_bytes_eob

આઉટપુટ

rx_core_clkout અંતિમ વિસ્ફોટના છેલ્લા શબ્દમાં માન્ય બાઇટ્સની સંખ્યા સૂચવે છે.
આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_is_usr_cmd

આઉટપુટ rx_core_clkout જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે આ સંકેત વપરાશકર્તાને શરૂ કરે છે-

વ્યાખ્યાયિત માહિતી ચક્ર.

આ સિગ્નલને tx_startofpacket assertion તરીકે સમાન ઘડિયાળ ચક્ર પર ભારપૂર્વક જણાવો.

આ સિગ્નલ મૂળભૂત મોડમાં ઉપલબ્ધ નથી.

rx_link_up

આઉટપુટ rx_core_clkout જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે RX ડેટા લિંક સૂચવે છે

ડેટા રિસેપ્શન માટે તૈયાર છે.

rx_link_reinit

ઇનપુટ rx_core_clkout જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે આ સિગ્નલ લેન શરૂ કરે છે

ફરીથી ગોઠવણી.

જો તમે સ્વતઃ સંરેખણને સક્ષમ કરો છો, તો લેનને ફરીથી સંરેખિત કરવા માટે MAC ને ટ્રિગર કરવા માટે એક ઘડિયાળ ચક્ર માટે આ સંકેત આપો. જો સ્વતઃ સંરેખણ સક્ષમ કરો સેટ કરેલ હોય, તો MAC લેનને આપમેળે ફરીથી સંરેખિત કરે છે.

જ્યારે સ્વતઃ સંરેખણ સક્ષમ કરો સેટ કરેલ હોય ત્યારે આ સિગ્નલનો દાવો કરશો નહીં.

rx_error

(N*2*2)+3 (PAM4 મોડ)
(N*2)*3 (NRZ મોડ)

આઉટપુટ

rx_core_clkout

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે RX ડેટાપાથમાં ભૂલની સ્થિતિ જોવા મળે છે.
· [(N*2+2):N+3] = ચોક્કસ લેન માટે PCS ભૂલ સૂચવે છે.
· [N+2] = સંરેખણ ભૂલ સૂચવે છે. જો આ બીટ પર ભાર મૂકવામાં આવે તો લેન ગોઠવણીને ફરીથી શરૂ કરો.
· [N+1]= જ્યારે વપરાશકર્તા તર્ક તૈયાર ન હોય ત્યારે ડેટાને વપરાશકર્તા તર્કને ફોરવર્ડ કરવામાં આવે છે તે સૂચવે છે.
· [N] = સંરેખણની ખોટ સૂચવે છે.
· [(N-1):0] = સૂચવે છે કે ડેટામાં CRC ભૂલ છે.

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 47

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

6.4. ટ્રાન્સસીવર પુનઃરૂપરેખાંકન સંકેતો

કોષ્ટક 23.

PCS પુનઃરૂપરેખાંકન સંકેતો
આ કોષ્ટકમાં, N એ IP પેરામીટર એડિટરમાં સેટ કરેલી લેનની સંખ્યા દર્શાવે છે.

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

reconfig_sl_read

ઇનપુટ reconfig_sl_ PCS પુનઃરૂપરેખાંકન વાંચો આદેશ

clk

સંકેતો

reconfig_sl_write

ઇનપુટ reconfig_sl_ PCS પુનઃરૂપરેખાંકન લખો

clk

આદેશ સંકેતો.

reconfig_sl_address

14 બિટ્સ + clogb2N

ઇનપુટ

reconfig_sl_ clk

પસંદ કરેલ લેનમાં PCS પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ કરેલ ઈન્ટરફેસ સરનામું સ્પષ્ટ કરે છે.
દરેક લેનમાં 14 બિટ્સ હોય છે અને ઉપલા બિટ્સ લેન ઑફસેટનો સંદર્ભ આપે છે.
Example, 4-લેન NRZ/PAM4 ડિઝાઇન માટે, reconfig_sl_address[13:0] સાથે સરનામાના મૂલ્યનો ઉલ્લેખ કરે છે:
· reconfig_sl_address[15:1 4] 00 પર સેટ કરો = લેન 0 માટે સરનામું.
· reconfig_sl_address[15:1 4] 01 પર સેટ કરો = લેન 1 માટે સરનામું.
· reconfig_sl_address[15:1 4] 10 પર સેટ કરો = લેન 2 માટે સરનામું.
· reconfig_sl_address[15:1 4] 11 પર સેટ કરો = લેન 3 માટે સરનામું.

reconfig_sl_readdata

આઉટપુટ reconfig_sl_ PCS પુનઃરૂપરેખાંકન ડેટાનો ઉલ્લેખ કરે છે

clk

a માં તૈયાર ચક્ર દ્વારા વાંચવું

પસંદ કરેલ લેન.

reconfig_sl_waitrequest

આઉટપુટ reconfig_sl_ PCS પુનઃરૂપરેખાંકનનું પ્રતિનિધિત્વ કરે છે

clk

એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ

પસંદ કરેલ લેનમાં સ્ટોલિંગ સિગ્નલ.

reconfig_sl_writedata

ઇનપુટ reconfig_sl_ PCS પુનઃરૂપરેખાંકન ડેટાનો ઉલ્લેખ કરે છે

clk

a માં લેખન ચક્ર પર લખવું

પસંદ કરેલ લેન.

reconfig_sl_readdata_vali

આઉટપુટ

reconfig_sl_ PCS પુનઃરૂપરેખાંકન સ્પષ્ટ કરે છે

clk

પ્રાપ્ત ડેટા પસંદ કરેલ માં માન્ય છે

લેન.

કોષ્ટક 24.

એફ-ટાઇલ હાર્ડ IP પુનઃરૂપરેખાંકન સંકેતો
આ કોષ્ટકમાં, N એ IP પેરામીટર એડિટરમાં સેટ કરેલી લેનની સંખ્યા દર્શાવે છે.

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

reconfig_read

ઇનપુટ reconfig_clk PMA પુનઃરૂપરેખાંકન વાંચો

આદેશ સંકેતો.

reconfig_write

ઇનપુટ reconfig_clk PMA પુનઃરૂપરેખાંકન લખો

આદેશ સંકેતો.

reconfig_address

18 બિટ્સ + clog2bN

ઇનપુટ

reconfig_clk

પસંદ કરેલ લેનમાં PMA એવલોન મેમરીમેપ કરેલ ઈન્ટરફેસ સરનામું સ્પષ્ટ કરે છે.
ચાલુ રાખ્યું…

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 48

પ્રતિસાદ મોકલો

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

નામ
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

પહોળાઈ
32 1 32 1

દિશા ઘડિયાળ ડોમેન

વર્ણન

બંને PAM4 એડ NRZ મોડ્સમાં, દરેક લેનમાં 18 બિટ્સ હોય છે અને બાકીના ઉપલા બિટ્સ લેન ઑફસેટનો સંદર્ભ આપે છે.
Example, 4-લેન ડિઝાઇન માટે:
· reconfig_address[19:18] 00 પર સેટ કરો = લેન 0 માટે સરનામું.
· reconfig_address[19:18] 01 પર સેટ કરો = લેન 1 માટે સરનામું.
· reconfig_address[19:18] 10 પર સેટ કરો = લેન 2 માટે સરનામું.
· reconfig_address[19:18] 11 પર સેટ કરો = લેન 3 માટે સરનામું.

આઉટપુટ

reconfig_clk પસંદ કરેલ લેનમાં તૈયાર ચક્ર દ્વારા વાંચવા માટે PMA ડેટાનો ઉલ્લેખ કરે છે.

આઉટપુટ

reconfig_clk પસંદ કરેલ લેનમાં PMA Avalon મેમરીમેપ્ડ ઈન્ટરફેસ સ્ટોલિંગ સિગ્નલનું પ્રતિનિધિત્વ કરે છે.

ઇનપુટ

reconfig_clk પસંદ કરેલ લેનમાં લખવાના ચક્ર પર લખવા માટે PMA ડેટાનો ઉલ્લેખ કરે છે.

આઉટપુટ

reconfig_clk PMA પુનઃરૂપરેખાંકનનો ઉલ્લેખ કરે છે પ્રાપ્ત ડેટા પસંદ કરેલ લેનમાં માન્ય છે.

6.5. PMA સિગ્નલ્સ

કોષ્ટક 25.

PMA સિગ્નલ્સ
આ કોષ્ટકમાં, N એ IP પેરામીટર એડિટરમાં સેટ કરેલી લેનની સંખ્યા દર્શાવે છે.

નામ

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

phy_tx_lanes_stable

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસિંક્રોનસ જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, સૂચવે છે કે TX ડેટાપાથ ડેટા મોકલવા માટે તૈયાર છે.

tx_pll_locked

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસિંક્રોનસ જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, સૂચવે છે કે TX PLL એ લોક સ્થિતિ પ્રાપ્ત કરી છે.

phy_ehip_તૈયાર

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસુમેળ

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે કસ્ટમ PCS એ આંતરિક શરૂઆત પૂર્ણ કરી છે અને ટ્રાન્સમિશન માટે તૈયાર છે.
આ સિગ્નલ tx_pcs_fec_phy_reset_n અને tx_pcs_fec_phy_reset_nare બંધ કર્યા પછી દાવો કરે છે.

tx_serial_data

આઉટપુટ TX સીરીયલ ઘડિયાળ TX સીરીયલ પિન.

rx_serial_data

ઇનપુટ RX સીરીયલ ઘડિયાળ RX સીરીયલ પિન.

phy_rx_block_lock

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસિંક્રોનસ જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, સૂચવે છે કે લેન માટે 66b બ્લોક સંરેખણ પૂર્ણ થયું છે.

rx_cdr_lock

N*2 (PAM4 મોડ)

આઉટપુટ

અસુમેળ

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે પુનઃપ્રાપ્ત કરાયેલ ઘડિયાળો ડેટા માટે લૉક છે.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 49

6. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ઇન્ટરફેસ સિગ્નલ્સ 683074 | 2022.04.28

નામ phy_rx_pcs_ready phy_rx_hi_ber

પહોળાઈ

દિશા ઘડિયાળ ડોમેન

વર્ણન

N (NRZ મોડ)

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસુમેળ

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે સંબંધિત ઇથરનેટ ચેનલની RX લેન સંપૂર્ણપણે સંરેખિત છે અને ડેટા પ્રાપ્ત કરવા માટે તૈયાર છે.

N*2 (PAM4 મોડ)
N (NRZ મોડ)

આઉટપુટ

અસુમેળ

જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે સૂચવે છે કે સંબંધિત ઈથરનેટ ચેનલનું RX PCS HI BER સ્થિતિમાં છે.

F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા 50

પ્રતિસાદ મોકલો

683074 | 2022.04.28 પ્રતિસાદ મોકલો

7. F-Tile Serial Lite IV Intel FPGA IP સાથે ડિઝાઇનિંગ

7.1. માર્ગદર્શિકા રીસેટ કરો
તમારા સિસ્ટમ-લેવલ રીસેટને અમલમાં મૂકવા માટે આ રીસેટ માર્ગદર્શિકા અનુસરો.
TX અને RX PCS ને એકસાથે રીસેટ કરવા માટે tx_pcs_fec_phy_reset_n અને rx_pcs_fec_phy_reset_n સિગ્નલોને સિસ્ટમ સ્તર પર એકસાથે બાંધો.
· એક જ સમયે tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n અને પુનઃconfig_reset સિગ્નલોનો દાવો કરો. IP રીસેટ અને પ્રારંભિક સિક્વન્સ વિશે વધુ માહિતી માટે રીસેટ અને લિંક ઇનિશિયલાઇઝેશનનો સંદર્ભ લો.
tx_pcs_fec_phy_reset_n, અને rx_pcs_fec_phy_reset_n સિગ્નલ નીચા રાખો, અને reconfig_reset સિગ્નલ ઊંચું રાખો અને tx_reset_ack અને rx_reset_ack F-ટાઈલ હાર્ડ આઈપી અને પુનઃ ગોઠવણી બ્લોક્સને યોગ્ય રીતે રીસેટ કરવા માટે રાહ જુઓ.
· FPGA ઉપકરણો વચ્ચે ઝડપી લિંક-અપ મેળવવા માટે, કનેક્ટેડ F-Tile Serial Lite IV Intel FPGA IP ને તે જ સમયે ફરીથી સેટ કરો. F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન Ex નો સંદર્ભ લોampટૂલકીટનો ઉપયોગ કરીને IP TX અને RX લિંકનું નિરીક્ષણ કરવા વિશે માહિતી માટે વપરાશકર્તા માર્ગદર્શિકા.
સંબંધિત માહિતી
પૃષ્ઠ 37 પર રીસેટ કરો અને લિંક પ્રારંભ કરો
· એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા

7.2. ભૂલ હેન્ડલિંગ માર્ગદર્શિકા

નીચેનું કોષ્ટક F-Tile Serial Lite IV Intel FPGA IP ડિઝાઇન સાથે ઉદ્ભવી શકે તેવી ભૂલ પરિસ્થિતિઓ માટે ભૂલ સંભાળવાની માર્ગદર્શિકાની યાદી આપે છે.

કોષ્ટક 26. ભૂલની સ્થિતિ અને હેન્ડલિંગ માર્ગદર્શિકા

ભૂલની સ્થિતિ
એક અથવા વધુ લેન આપેલ સમયમર્યાદા પછી સંચાર સ્થાપિત કરી શકતી નથી.

માર્ગદર્શિકા
એપ્લિકેશન સ્તરે લિંકને રીસેટ કરવા માટે ટાઇમ-આઉટ સિસ્ટમ લાગુ કરો.

સંદેશાવ્યવહાર સ્થાપિત થયા પછી લેન સંચાર ગુમાવે છે.
ડેસ્ક્યુ પ્રક્રિયા દરમિયાન લેન સંચાર ગુમાવે છે.

આ ડેટા ટ્રાન્સફરના તબક્કાઓ પછી અથવા તે દરમિયાન થઈ શકે છે. એપ્લીકેશન લેવલ પર લીંક લોસ ડિટેક્શન લાગુ કરો અને લીંક રીસેટ કરો.
ભૂલભરેલી લેન માટે લિંક પુનઃપ્રારંભિક પ્રક્રિયાને લાગુ કરો. તમારે ખાતરી કરવી આવશ્યક છે કે બોર્ડ રૂટીંગ 320 UI કરતાં વધુ ન હોય.

બધી લેન સંરેખિત થઈ ગયા પછી લોસ લેન ગોઠવણી.

આ ડેટા ટ્રાન્સફર તબક્કાઓ પછી અથવા તે દરમિયાન થઈ શકે છે. લેન સંરેખણ પ્રક્રિયાને પુનઃપ્રારંભ કરવા માટે એપ્લીકેશન સ્તર પર લેન સંરેખણ નુકશાન શોધને અમલમાં મુકો.

ISO 9001:2015 નોંધાયેલ

683074 | 2022.04.28 પ્રતિસાદ મોકલો

8. એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

IP સંસ્કરણો v19.1 સુધીના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સૉફ્ટવેર સંસ્કરણો જેવા જ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર વર્ઝન 19.2 અથવા પછીના વર્ઝનમાંથી, IP કોરો પાસે નવી IP વર્ઝનિંગ સ્કીમ છે.

જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન
21.3

IP કોર સંસ્કરણ 3.0.0

વપરાશકર્તા માર્ગદર્શિકા F-Tile Serial Lite IV Intel® FPGA IP વપરાશકર્તા માર્ગદર્શિકા

ISO 9001:2015 નોંધાયેલ

683074 | 2022.04.28 પ્રતિસાદ મોકલો

9. F-Tile સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ

દસ્તાવેજ સંસ્કરણ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન
22.1
21.3 21.3 21.2

IP સંસ્કરણ 5.0.0
3.0.0 3.0.0 2.0.0

ફેરફારો
· અપડેટ કરેલ કોષ્ટક: F-Tile Serial Lite IV Intel FPGA IP સુવિધાઓ — વધારાના FHT ટ્રાન્સસીવર રેટ સપોર્ટ સાથે અપડેટ કરેલ ડેટા ટ્રાન્સફર વર્ણન: 58G NRZ, 58G PAM4 અને 116G PAM4
· અપડેટ કરેલ કોષ્ટક: F-Tile Serial Lite IV Intel FPGA IP પેરામીટર વર્ણન — નવું પરિમાણ ઉમેર્યું · સિસ્ટમ PLL સંદર્ભ ઘડિયાળની આવર્તન · ડીબગ એન્ડપોઇન્ટને સક્ષમ કરો — PMA ડેટા રેટ માટેના મૂલ્યો અપડેટ કર્યા — GUI સાથે મેળ કરવા માટે અપડેટ કરેલ પેરામીટર નામકરણ
· કોષ્ટકમાં ડેટા ટ્રાન્સફર માટેનું વર્ણન અપડેટ કર્યું: F-Tile Serial Lite IV Intel FPGA IP સુવિધાઓ.
· સ્પષ્ટતા માટે પરિમાણ વિભાગમાં ટેબલનું નામ IP થી F-Tile Serial Lite IV ઇન્ટેલ FPGA IP પેરામીટર વર્ણન.
· અપડેટ કરેલ કોષ્ટક: IP પરિમાણો: — એ જ FGT ચેનલ(ઓ) પર મૂકવામાં આવેલ અન્ય સીરીયલ લાઇટ IV સિમ્પ્લેક્સ IP પર એક નવું પરિમાણ ઉમેર્યું–RSFEC સક્ષમ. - ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ આવર્તન માટે મૂળભૂત કિંમતો અપડેટ કરી.
પ્રારંભિક પ્રકાશન.

ISO 9001:2015 નોંધાયેલ

દસ્તાવેજો / સંસાધનો

ઇન્ટેલ એફ ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
એફ ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી, એફ ટાઇલ સીરીયલ લાઇટ IV, ઇન્ટેલ એફપીજીએ આઇપી

intel F-Tile Serial Lite IV Intel FPGA IP [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
એફ-ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી, સીરીયલ લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી, લાઇટ IV ઇન્ટેલ એફપીજીએ આઇપી, IV ઇન્ટેલ એફપીજીએ આઇપી, એફપીજીએ આઇપી, આઇપી

સંદર્ભો

વપરાશકર્તા માર્ગદર્શિકા

F ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP

દસ્તાવેજો / સંસાધનો

સંદર્ભો

એક ટિપ્પણી મૂકો

જવાબ રદ કરો

F ટાઇલ સીરીયલ લાઇટ IV ઇન્ટેલ FPGA IP

દસ્તાવેજો / સંસાધનો

સંદર્ભો

સંબંધિત પોસ્ટ્સ

એક ટિપ્પણી મૂકો

જવાબ રદ કરો