HDMI Arria 10 FPGA IP Design Example
Uživatelská příručkaHDMI Intel® Arria 10 FPGA IP
Design Přample Uživatelská příručka
Aktualizováno pro Intel®Quartus®
Prime Design Suite: 22.4
IP verze: 19.7.1

HDMI Intel® FPGA IP Design Example Rychlý průvodce pro zařízení Intel® Arria® 10

Zařízení HDMI Intel® 10 je vybaveno simulačním testovacím stolem a designem hardwaru, který podporuje kompilaci a testování hardwaru.
FPGA IP design example pro Intel Arria®
HDMI Intel FPGA IP nabízí následující provedení napřamples:

• Design opakovaného přenosu HDMI 2.1 RX-TX s povoleným režimem spojení s pevnou rychlostí (FRL).
• Design opakovaného přenosu HDMI 2.0 RX-TX s deaktivovaným režimem FRL
• Design HDCP přes HDMI 2.0

Poznámka: Funkce HDCP není součástí softwaru Intel® Quartus Prime Pro Edition.
Chcete-li získat přístup k funkci HDCP, kontaktujte společnost Intel na adrese https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Když vygenerujete design napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.
Obrázek 1. Vývojové krokySouvisející informace
HDMI Intel FPGA IP Uživatelská příručka
1.1. Generování návrhu
Pomocí editoru parametrů HDMI Intel FPGA IP v softwaru Intel Quartus Prime vygenerujte návrh napřamples. Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
Počínaje Niosem® II EDS v softwarové verzi Intel Quartus Prime Pro Edition 19.2 a Intel Quartus Prime Standard Edition verze 19.1, Intel odstranil komponentu Cygwin z Windows* verze Nios II EDS a nahradil ji Windows* Subsystém pro Linux (WSL). Pokud jste uživatelem Windows*, musíte si před generováním návrhu nainstalovat WSLample.
Obrázek 2. Generování návrhového toku

1. Vytvořte projekt zaměřený na rodinu zařízení Intel Arria 10 a vyberte požadované zařízení.
2. V katalogu IP vyhledejte a poklepejte na položku Protokoly rozhraní ➤ Audio & Video ➤ HDMI Intel FPGA IP. Zobrazí se okno Nová varianta IP nebo Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip nebo .qsys.
4. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
5. Na záložce IP nakonfigurujte požadované parametry pro TX i RX.
6. Zapnutím parametru Support FRL vygenerujete návrh HDMI 2.1 example v režimu FRL. Vypněte jej, aby se vytvořil design HDMI 2.0 example bez FRL.
7. Na Design Exampna kartě vyberte Arria 10 HDMI RX-TX Retransmit.
8. Chcete-li vygenerovat testovací plochu, vyberte možnost Simulace a pro vygenerování návrhu hardwaru vyberte možnost Syntézaample.Abyste vytvořili návrh, musíte vybrat alespoň jednu z těchto možnostíample files. Pokud vyberete obojí, bude doba generování delší.
9. Pro Generovat File Formát, vyberte Verilog nebo VHDL.
10. Pro Target Development Kit vyberte Intel Arria 10 GX FPGA Development Kit. Pokud vyberete vývojovou sadu, pak se cílové zařízení (vybrané v kroku 4) změní tak, aby odpovídalo zařízení na cílové desce. Pro Intel Arria 10 GX FPGA Development Kit je výchozí zařízení 10AX115S2F4I1SG.
11. Klikněte na Generate Example Design.

Související informace
Jak nainstalovat Windows* Subsystem for Linux* (WSL) na Windows* OS?
1.2. Simulace návrhu
Testbench HDMI simuluje návrh sériové smyčky z instance TX do instance RX. Interní generátor video vzorů, audio sampModuly generátoru souborů, generátoru dat postranního pásma a generátoru pomocných dat řídí instanci HDMI TX a sériový výstup z instance TX se připojuje k instanci RX v testbench.
Obrázek 3. Tok simulace návrhu

1. Přejděte do požadované složky simulace.
2. Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru.
3. Analyzujte výsledky.

Tabulka 1. Kroky ke spuštění simulace

Simulátor	Pracovní adresář	Instrukce
Riviera-PRO*	/simulation/aldec	Do příkazového řádku napište
		vsim -c -do aldec.do
ModelSim*	/simulace/mentor	Do příkazového řádku napište
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Do příkazového řádku napište
		zdroj vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	Do příkazového řádku napište
		zdroj vcsmx_sim.sh
Xcelium* Paralelní	/simulace/xcelium	Do příkazového řádku napište
		zdroj xcelium_sim.sh

Úspěšná simulace končí následující zprávou:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulační průchod
1.3. Kompilace a testování návrhu

Chcete-li sestavit a spustit demonstrační test na hardwaru, napřample design, postupujte takto:

1. Zajistěte hardware napřampgenerace designu je dokončena.
2. Spusťte software Intel Quartus Prime a otevřete soubor .qpf file.
   • Design HDMI 2.1 exampsoubor s povolenou podporou FRL: adresář projektu/quartus/a10_hdmi21_frl_demo.qpf
   • Design HDMI 2.0 exampsoubor s vypnutou podporou FRL: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Klepněte na Zpracování ➤ Spustit kompilaci.
4. Po úspěšné kompilaci byl vytvořen soubor .sof file bude generován v quartus/output_files adresář.
5. Připojte k palubnímu FMC portu B (J2):
   • Design HDMI 2.1 example s povolenou podporou FRL: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Poznámka: Můžete si vybrat revizi své dceřiné karty Bitec HDMI. Pod Design ExampNa záložce nastavte revizi HDMI dceřiné karty na Revizi 9, Revizi nebo žádnou dceřinou kartu. Výchozí hodnota je Revize 9.
   • Design HDMI 2.0 example s vypnutou podporou FRL: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Připojte TX (P1) dceřiné karty Bitec FMC k externímu zdroji videa.
7. Připojte RX (P2) dceřiné karty Bitec FMC k externí video jímce nebo video analyzátoru.
8. Ujistěte se, že všechny přepínače na vývojové desce jsou ve výchozí poloze.
9. Nakonfigurujte vybrané zařízení Intel Arria 10 na vývojové desce pomocí vygenerovaného .sof file (Nástroje ➤ Programátor ).
10. Analyzátor by měl zobrazit video generované ze zdroje.

Související informace
Uživatelská příručka Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design Example Parametry
Tabulka 2.
HDMI Intel FPGA IP Design Example Parametry pro zařízení Intel Arria 10 Tyto možnosti jsou dostupné pouze pro zařízení Intel Arria 10.

Parametr	Hodnota	Popis
Dostupné provedení Přample
Vyberte Návrh	Přenos Arria 10 HDMI RX-TX	Vyberte design napřample být generován.

Design Přample Files
Simulace	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro simulační testbench.
Syntéza	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro kompilaci Intel Quartus Prime a demonstraci hardwaru.

Generovaný formát HDL
Generovat File Formát	Verilog, VHDL	Vyberte preferovaný formát HDL pro generovaný návrh, napřample filesoubor. Poznámka: Tato možnost určuje pouze formát vygenerované IP nejvyšší úrovně files. Vše ostatní files (napřample testbenches a nejvyšší úroveň files pro demonstraci hardwaru) jsou ve formátu Verilog HDL

Target Development Kit
Vyberte desku	Žádná vývojová sada,	Vyberte desku pro cílený design napřample.
	Vývojová sada Arria 10 GX FPGA, Vlastní vývojová sada	• No Development Kit: Tato možnost vylučuje všechny hardwarové aspekty návrhu, napřample. IP jádro nastavuje všechna přiřazení pinů na virtuální piny. • Arria 10 GX FPGA Development Kit: Tato možnost automaticky vybere cílové zařízení projektu tak, aby odpovídalo zařízení na této vývojové sadě. Cílové zařízení můžete změnit pomocí Změnit cílové zařízení parametr, pokud má vaše revize desky jinou variantu zařízení. IP jádro nastavuje všechna přiřazení pinů podle vývojového kitu.
		•Custom Development Kit: Tato možnost umožňuje návrh napřample být testován na vývojovém kitu třetí strany s Intel FPGA. Možná budete muset nastavit přiřazení pinů sami.

Cílové zařízení
Změnit cílové zařízení	Zapnuto, vypnuto	Zapněte tuto možnost a vyberte preferovanou variantu zařízení pro vývojovou sadu.

HDMI 2.1 Design Přample (Podpora FRL = 1)

Design HDMI 2.1 example v režimu FRL demonstruje jednu instanci paralelní smyčky HDMI obsahující čtyři kanály RX a čtyři kanály TX.
Tabulka 3. HDMI 2.1 Design Přample pro zařízení Intel Arria 10

Design Přample	Rychlost přenosu dat	Režim kanálu	Typ zpětné smyčky
Přenos Arria 10 HDMI RX-TX	• 12 Gb/s (FRL) • 10 Gb/s (FRL) • 8 Gb/s (FRL) • 6 Gb/s (FRL) • 3 Gb/s (FRL) • <6 Gb/s (TMDS)	Simplexní	Paralelně s vyrovnávací pamětí FIFO

Vlastnosti

• Design vytváří instanci FIFO bufferů, aby prováděl přímý průchod HDMI video streamu mezi HDMI 2.1 a zdrojem.
• Konstrukce je schopna přepínat mezi režimem FRL a režimem TMDS za běhu.
• Návrh používá stav LED pro včasné laděnítage.
• Design je dodáván s instancemi HDMI RX a TX.
• Návrh demonstruje vkládání a filtrování dynamického rozsahu a masteringu (HDR) InfoFrame v RX-TX link modulu.
• Návrh vyjednává rychlost FRL mezi jímkou ​​připojenou k TX a zdrojem připojeným k RX. Návrh prochází přes EDID z externího umyvadla do palubního RX ve výchozí konfiguraci. Procesor Nios II vyjednává základnu spojení podle schopnosti jímky připojené k TX. Můžete také přepnout on-board přepínač user_dipsw pro ruční ovládání funkcí TX a RX FRL.
• Návrh obsahuje několik funkcí ladění.
  Instance RX přijímá zdroj videa z externího generátoru videa a data poté procházejí zpětnou smyčkou FIFO, než jsou přenesena do instance TX. Pro ověření funkčnosti je třeba k jádru TX připojit externí analyzátor videa, monitor nebo televizi s připojením HDMI.

2.1. Návrhové blokové schéma opětovného přenosu HDMI 2.1 RX-TX
Design opakovaného přenosu HDMI RX-TX example demonstruje paralelní zpětnou smyčku v režimu simplexního kanálu pro HDMI 2.1 s povolenou podporou FRL.
Obrázek 4. Blokové schéma opětovného přenosu HDMI 2.1 RX-TX2.2. Vytvoření RX-Only nebo TX-Only Designns
Pro pokročilé uživatele můžete použít design HDMI 2.1 k vytvoření designu pouze pro TX nebo RX.
Obrázek 5. Komponenty požadované pro RX-Only nebo TX-Only DesignChcete-li použít pouze komponenty RX nebo TX, odstraňte z návrhu irelevantní bloky.
Tabulka 4. Požadavky na design pouze pro RX a TX

Uživatelské požadavky	Zachovat	Odstranit	Přidat
Pouze HDMI RX	RX Top	• TX nahoře • RX-TX Link • Subsystém CPU • Transceiver Arbiter	–
Pouze HDMI TX	•TX nahoře •Podsystém CPU	• RX Top • RX-TX Link • Transceiver Arbiter	Video Pattern Generator (vlastní modul nebo generovaný ze sady Video and Image Processing (VIP) Suite)

Kromě změn RTL musíte také upravit skript main.c.
• U provedení pouze pro HDMI TX oddělte čekání na stav uzamčení HDMI RX odstraněním následujících řádků a nahrazením
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
while (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Znovu nakonfigurujte Tx po uzamčení rx
if (rx_hdmi_lock == 1) {
if (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} jinak {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• U návrhů pouze pro HDMI RX ponechte ve skriptu main.c pouze následující řádky:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Hardwarové a softwarové požadavky
Intel používá k testování designu následující hardware a software napřample.
Železářské zboží

• Vývojová sada Intel Arria 10 GX FPGA
• Zdroj HDMI 2.1 (generátor Quantum Data 980 48G)
• Sink HDMI 2.1 (analyzátor Quantum Data 980 48G)
• Dceřiná karta Bitec HDMI FMC 2.1 (revize 9)
• Kabely HDMI 2.1 kategorie 3 (testováno s kabelem Belkin 48Gbps HDMI 2.1)

Software

• Software Intel Quartus Prime Pro Edition verze 20.1

2.4. Struktura adresáře
Adresáře obsahují vygenerované files pro HDMI Intel FPGA IP design example.
Obrázek 6. Struktura adresáře pro návrh PříkladampleTabulka 5. Generovaná RTL Files

Složky	Files/Podsložky
společný	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
překonfigurovat	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tabulka 6. Generovaná simulace Files
Viz Simulační testovací stůl v sekci pro více informací

Složky	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadence	/cds.lib
	/hdl.var
učitel	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/fileseznam.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
společný	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabulka 7. Generovaný software Files

Složky	Files
tx_control_src Poznámka: Složka tx_control také obsahuje jejich duplikáty files.	globální.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	hlavní.c
	pio_read_write.c
	pio_read_write.h

2.5. Designové komponenty
Design HDMI Intel FPGA IP example se skládá z běžných komponent nejvyšší úrovně a špičkových komponent HDMI TX a RX.
2.5.1. Komponenty HDMI TX
Mezi špičkové komponenty HDMI TX patří komponenty nejvyšší úrovně jádra TX a IOPLL, řadič resetování PHY transceiveru, nativní PHY transceiveru, TX PLL, správa rekonfigurace TX a bloky výstupní vyrovnávací paměti.
Obrázek 7. Horní komponenty HDMI TXTabulka 8. Horní komponenty HDMI TX

Modul	Popis
Jádro HDMI TX	IP přijímá video data z nejvyšší úrovně a provádí pomocné kódování dat, kódování audio dat, kódování video dat, skramblování, kódování TMDS nebo paketizaci.
IOPLL	IOPLL (iopll_frl) generuje FRL hodiny pro TX jádro. Tyto referenční hodiny přijímají výstupní hodiny TX FPLL. Frekvence hodin FRL = Rychlost přenosu dat na pruhy x 4 / (znaků FRL na hodiny x 18)
Vysílač a přijímač PHY Reset Controller	Ovladač resetování PHY transceiveru zajišťuje spolehlivou inicializaci TX transceiverů. Resetovací vstup tohoto ovladače je spouštěn z nejvyšší úrovně a generuje odpovídající analogový a digitální resetovací signál do nativního PHY bloku transceiveru podle pořadí resetování uvnitř bloku. Výstupní signál tx_ready z tohoto bloku také funguje jako resetovací signál pro HDMI Intel FPGA IP, který indikuje, že transceiver je v provozu a je připraven přijímat data z jádra.
Transceiver nativní PHY	Pevný blok transceiveru, který přijímá paralelní data z jádra HDMI TX a serializuje data z jejich přenosu. Poznámka: Chcete-li splnit požadavek na zkreslení mezi kanály HDMI TX, nastavte možnost režimu propojení kanálů TX v editoru parametrů Intel Arria 10 Transceiver Native PHY na Lepení PMA a PCS. Musíte také přidat požadavek omezení maximálního zešikmení (set_max_skew) k signálu digitálního resetu z ovladače resetování transceiveru (tx_digitalreset), jak je doporučeno v Intel Arria 10 Transceiver PHY Uživatelská příručka.
TX PLL	Blok PLL vysílače poskytuje sériové rychlé hodiny bloku Transceiver Native PHY. Pro tento HDMI Intel FPGA IP design example, fPLL se používá jako TX PLL. TX PLL má dvě referenční hodiny. • Referenční hodiny 0 jsou připojeny k programovatelnému oscilátoru (s hodinovou frekvencí TMDS) pro režim TMDS. V tomto provedení napřample, hodiny RX TMDS se používají pro připojení k referenčním hodinám 0 pro režim TMDS. Intel doporučuje použít programovatelný oscilátor s hodinovou frekvencí TMDS pro referenční hodiny 0. • Referenční hodiny 1 jsou připojeny k pevným hodinám 100 MHz pro režim FRL.
TX Reconfiguration Management	•V režimu TMDS blok pro správu rekonfigurace TX překonfiguruje TX PLL pro různé výstupní hodinové frekvence podle hodinové frekvence TMDS konkrétního videa. •V režimu FRL řídicí blok rekonfigurace TX překonfiguruje TX PLL tak, aby poskytoval sériové rychlé hodiny pro 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps a 12 Gbps podle pole FRL_Rate v registru 0x31 SCDC. •Blok pro správu rekonfigurace TX přepíná referenční hodiny TX PLL mezi referenčními hodinami 0 pro režim TMDS a referenčními hodinami 1 pro režim FRL.
Výstupní vyrovnávací paměť	Tato vyrovnávací paměť funguje jako rozhraní pro interakci s rozhraním I2C komponent HDMI DDC a redriver.

Tabulka 9. Přenos dat a přenosyampling Factor Každý frekvenční rozsah hodin

Režim	Rychlost přenosu dat	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample Faktor	Oversamprychlost přenosu dat LED (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Vypnuto	2	2000–12000
FRL	3000	Vypnuto	Vypnuto	1	3000
FRL	6000	Vypnuto	Vypnuto	1	6000

FRL	8000	Vypnuto	Vypnuto	1	8000
FRL	10000	Vypnuto	Vypnuto	1	10000
FRL	12000	Vypnuto	Vypnuto	1	12000

Obrázek 8. Tok sekvence rekonfigurace vysílání2.5.2. Komponenty HDMI RX
Špičkové komponenty HDMI RX zahrnují komponenty nejvyšší úrovně RX, volitelné I²C slave a EDID RAM, IOPLL, řadič resetování PHY transceiveru, nativní PHY RX a řídicí bloky rekonfigurace RX.
Obrázek 9. Horní komponenty HDMI RXTabulka 10. Horní komponenty HDMI RX

Modul	Popis
HDMI RX jádro	IP přijímá sériová data z transceiveru Native PHY a provádí zarovnání dat, vyrovnání kanálu, dekódování TMDS, dekódování pomocných dat, dekódování video dat, dekódování zvukových dat a dekódování.
I2C Slave	I2C je rozhraní používané pro Sink Display Data Channel (DDC) a Status and Data Channel (SCDC). Zdroj HDMI používá DDC k určení schopností a charakteristik dřezu čtením datové struktury Enhanced Extended Display Identification Data (E-EDID). 8bitové I2C podřízené adresy pro E-EDID jsou 0xA0 a 0xA1. LSB označuje typ přístupu: 1 pro čtení a 0 pro zápis. Když dojde k události HPD, I2C slave odpoví na data E-EDID čtením z čipu I2C podřízený řadič také podporuje SCDC pro HDMI 2.0 a 2.1 9bitové I2C podřízené adresy pro SCDC jsou 0xA8 a 0xA9. Když dojde k události HPD, I2C slave provede transakci zápisu nebo čtení do nebo z rozhraní SCDC jádra HDMI RX. Proces trénování spojení pro Fixed Rate Link (FRL) také probíhá prostřednictvím I2C Během události HPD nebo když zdroj zapíše do registru FRL Rate jinou rychlost FRL (SCDC registruje 0x31 bit[3:0]), spustí se proces trénování spojení. Poznámka: Tento I2C podřízený řadič pro SCDC není vyžadován, pokud není určeno HDMI 2.0 nebo HDMI 2.1

EDID RAM

Návrh ukládá informace EDID pomocí 1-portové IP paměti RAM. Standardní dvouvodičový (hodinový a datový) protokol sériové sběrnice (I2C slave-only controller) přenáší datovou strukturu E-EDID vyhovující CEA-861-D. Tato EDID RAM ukládá informace E-EDID. •V režimu TMDS návrh podporuje EDID průchod z TX do RX. Během průchodu EDID, když je TX připojen k externímu sink, procesor Nios II čte EDID z externího sink a zapisuje do EDID RAM. • V režimu FRL zapisuje procesor Nios II předem nakonfigurované EDID pro každou rychlost připojení na základě parametru HDMI_RX_MAX_FRL_RATE ve skriptu global.h. Pro podporovanou rychlost FRL použijte následující vstupy HDMI_RX_MAX_FRL_RATE: • 1: 3G 3 pruhy • 2: 6G 3 pruhy •3: 6G 4 pruhy • 4: 8G 4 pruhy •5: 10G 4 pruhy (výchozí) •6: 12G 4 pruhy

IOPLL

HDMI RX používá dva IOPLL. • První IOPLL (pll_tmds) generuje referenční hodiny RX CDR. Tento IOPLL se používá pouze v režimu TMDS. Referenční hodiny tohoto IOPLL přijímají hodiny TMDS. Režim TMDS využívá tento IOPLL, protože CDR nemůže přijímat referenční hodiny pod 50 MHz a frekvence hodin TMDS se pohybuje od 25 MHz do 340 MHz. Tento IOPLL poskytuje hodinovou frekvenci, která je 5násobkem vstupního referenčního taktu pro frekvenční rozsah mezi 25 MHz až 50 MHz a poskytuje stejnou taktovací frekvenci jako vstupní referenční hodiny pro frekvenční rozsah mezi 50 MHz až 340 MHz. •Druhý IOPLL (iopll_frl) generuje FRL hodiny pro jádro RX. Tyto referenční hodiny přijímají CDR obnovené hodiny. Frekvence hodin FRL = Rychlost přenosu dat na pruhy x 4 / (znaků FRL na hodiny x 18)

Vysílač a přijímač PHY Reset Controller	Ovladač resetování PHY transceiveru zajišťuje spolehlivou inicializaci transceiverů RX. Resetovací vstup tohoto regulátoru je spuštěn rekonfigurací RX a generuje odpovídající analogový a digitální resetovací signál do nativního PHY bloku transceiveru podle pořadí resetování uvnitř bloku.
RX nativní PHY	Pevný blok transceiveru, který přijímá sériová data z externího zdroje videa. Deserializuje sériová data na paralelní data před předáním dat jádru HDMI RX. Tento blok běží na Enhanced PCS pro režim FRL. RX CDR má dvě referenční hodiny. • Referenční hodiny 0 jsou připojeny k výstupním hodinám IOPLL TMDS (pll_tmds), které jsou odvozeny z hodin TMDS. • Referenční hodiny 1 jsou připojeny k pevným hodinám 100 MHz. V režimu TMDS je RX CDR překonfigurováno na výběr referenčních hodin 0 a v režimu FRL je RX CDR překonfigurováno na výběr referenčních hodin 1.
Správa rekonfigurace RX	V režimu TMDS řídicí blok rekonfigurace RX implementuje obvody detekce rychlosti s rozhraním HDMI PLL, které řídí RX transceiver tak, aby fungoval při libovolných rychlostech spojení v rozsahu od 250 Mbps do 6,000 XNUMX Mbps. V režimu FRL blok pro správu rekonfigurace RX překonfiguruje transceiver RX tak, aby pracoval při 3 Gb/s, 6 Gb/s, 8 Gb/s, 10 Gb/s nebo 12 Gb/s v závislosti na rychlosti FRL v poli registru SCDC_FRL_RATE (0x31[3:0]). Řídicí blok rekonfigurace RX přepíná mezi standardními PCS/RX pro režim TMDS a Enhanced PCS pro režim FRL. Viz Obrázek 10 na straně 22.

Obrázek 10. Průběh sekvence rekonfigurace RX
Obrázek ilustruje sekvenční tok vícerychlostní rekonfigurace regulátoru, když přijímá vstupní datový tok a referenční hodinovou frekvenci, nebo když je transceiver odblokován.2.5.3. Společné bloky nejvyšší úrovně
Mezi společné bloky nejvyšší úrovně patří arbitr transceiveru, komponenty linky RX-TX a subsystém CPU.
Tabulka 11. Společné bloky nejvyšší úrovně

Modul

Popis

Transceiver Arbiter

Tento generický funkční blok zabraňuje současné rekalibraci transceiverů, když RX nebo TX transceivery ve stejném fyzickém kanálu vyžadují rekonfiguraci. Současná rekalibrace má dopad na aplikace, kde jsou RX a TX transceivery v rámci stejného kanálu přiřazeny k nezávislým implementacím IP. Tento arbitr transceiveru je rozšířením rozlišení doporučeného pro sloučení simplexního TX a simplexního RX do stejného fyzického kanálu. Tento arbitr transceiveru také pomáhá při slučování a rozhodování Avalon® paměťově mapovaných požadavků na rekonfiguraci RX a TX zaměřených na simplexní vysílače a přijímače RX a TX v rámci kanálu, protože port rekonfiguračního rozhraní transceiverů může být přístupný pouze sekvenčně. Spojení rozhraní mezi arbitrem transceiveru a bloky TX/RX Native PHY/PHY Reset Controller v tomto provedení example demonstruje obecný režim, který platí pro jakoukoli kombinaci IP pomocí arbitra transceiveru. Arbiter transceiveru není vyžadován, pokud je v kanálu použit pouze transceiver RX nebo TX. Rozhodce transceiveru identifikuje žadatele o rekonfiguraci prostřednictvím svých rekonfiguračních rozhraní Avalon mapovaných v paměti a zajišťuje, že odpovídající tx_reconfig_cal_busy nebo rx_reconfig_cal_busy je odpovídajícím způsobem hradlováno. U aplikací HDMI zahájí rekonfiguraci pouze RX. Směrováním požadavku na rekonfiguraci mapované v paměti Avalonu přes arbitr, arbitr identifikuje, že požadavek na rekonfiguraci pochází z RX, který pak omezuje tx_reconfig_cal_busy před uplatněním a umožňuje rx_reconfig_cal_busy uplatnit. Hradlování zabraňuje neúmyslnému přesunutí TX transceiveru do kalibračního režimu. Poznámka: Protože HDMI vyžaduje pouze rekonfiguraci RX, signály tx_reconfig_mgmt_* jsou svázány. Mezi arbitrem a blokem TX Native PHY také není vyžadováno Avalon paměťově mapované rozhraní. Bloky jsou přiřazeny k rozhraní v návrhu napřample demonstrovat obecné připojení arbitra transceiveru k TX/RX nativnímu PHY/PHY resetovacímu ovladači

Link RX-TX

• Výstup video dat a synchronizační signály z jádra HDMI RX smyčky přes DCFIFO přes domény hodin videa RX a TX. • Pomocný datový port jádra HDMI TX řídí pomocná data, která proudí přes DCFIFO přes protitlak. Zpětný tlak zajišťuje, že na pomocném datovém portu není žádný nekompletní pomocný paket. • Tento blok také provádí externí filtrování: — Filtruje audio data a paket regenerace zvukových hodin z pomocného datového toku před přenosem do pomocného datového portu jádra HDMI TX. — Filtruje informační rámeček s vysokým dynamickým rozsahem (HDR) z pomocných dat HDMI RX a vloží example HDR InfoFrame k pomocným datům HDMI TX prostřednictvím Avalon streaming multiplexer.

Subsystém CPU

Subsystém CPU funguje jako řadiče SCDC a DDC a řadič rekonfigurace zdroje. • Zdrojový řadič SCDC obsahuje hlavní řadič I2C. Hlavní řadič I2C přenáší datovou strukturu SCDC ze zdroje FPGA do externího sink pro provoz HDMI 2.0. NapřampPokud je odchozí datový tok 6,000 2 Mb/s, procesor Nios II nařídí hlavnímu řadiči I1C, aby aktualizoval bity TMDS_BIT_CLOCK_RATIO a SCRRAMBLER_ENABLE konfiguračního registru TMDS na XNUMX. • Stejný I2C master také přenáší datovou strukturu DDC (E-EDID) mezi zdrojem HDMI a externím umyvadlem. • CPU Nios II funguje jako řadič rekonfigurace pro zdroj HDMI. CPU spoléhá na periodickou detekci rychlosti z modulu RX Reconfiguration Management, aby určil, zda TX vyžaduje rekonfiguraci. Avalon paměťově mapovaný slave překladač poskytuje rozhraní mezi procesorem Nios II Avalon paměťově mapovaným hlavním rozhraním a Avalon paměťově mapovanými slave rozhraními externě konkretizovaného zdroje HDMI IOPLL a TX Native PHY. • Provádějte školení propojení prostřednictvím I2C master rozhraní s externím umyvadlem

2.6. Dynamic Range and Mastering (HDR) InfoFrame Vkládání a filtrování
Design HDMI Intel FPGA IP exampTento soubor obsahuje ukázku vkládání HDR InfoFrame do systému zpětné smyčky RX-TX.
Specifikace HDMI verze 2.0b umožňuje přenos Dynamic Range a Mastering InfoFrame prostřednictvím pomocného toku HDMI. V ukázce blok Auxiliary Packet Generator podporuje vkládání HDR. Stačí pouze naformátovat zamýšlený paket HDR InfoFrame tak, jak je uvedeno v tabulce seznamu signálů modulu a vložení HDR InfoFrame proběhne jednou za každý snímek videa.
V tomto exampkonfigurace souboru, v případech, kdy příchozí pomocný stream již obsahuje HDR InfoFrame, je streamovaný obsah HDR filtrován. Filtrování zabraňuje konfliktním informačním rámcům HDR, které se mají přenášet, a zajišťuje, že pouze hodnoty specifikované v HDR Sample Používají se datový modul.
Obrázek 11. Propojení RX-TX s dynamickým rozsahem a vložením informačního rámečku Mastering
Obrázek ukazuje blokové schéma propojení RX-TX včetně vložení dynamického rozsahu a mastering InfoFrame do pomocného toku jádra HDMI TX.Tabulka 12. Signály bloku pro vkládání pomocných dat (aux_retransmit).

Signál	Směr	Šířka	Popis
Hodiny a reset
clk	Vstup	1	Vstup hodin. Tyto hodiny by měly být připojeny k video hodinám.
resetovat	Vstup	1	Resetovat vstup.

Pomocné paketové signály
tx_aux_data	Výstup	72	TX Výstup pomocného paketu z multiplexeru.
tx_aux_valid	Výstup	1
tx_aux_ready	Výstup	1
tx_aux_sop	Výstup	1
tx_aux_eop	Výstup	1
rx_aux_data	Vstup	72	RX Pomocná data předaná modulu paketového filtru před vstupem do multiplexeru.
rx_aux_valid	Vstup	1
rx_aux_sop	Vstup	1
rx_aux_eop	Vstup	1

Řídicí signál
hdmi_tx_vsync	Vstup	1	HDMI TX Video Vsync. Tento signál by měl být synchronizován s doménou taktu rychlosti připojení. Jádro vkládá HDR InfoFrame do pomocného toku na vzestupné hraně tohoto signálu.

Tabulka 13. Datový modul HDR (altera_hdmi_hdr_infoframe) Signály

Signál	Směr	Šířka	Popis
hb0	Výstup	8	Záhlaví bajt 0 dynamického rozsahu a mastering InfoFrame: Kód typu InfoFrame.
hb1	Výstup	8	Záhlaví bajt 1 Dynamic Range and Mastering InfoFrame: Číslo verze InfoFrame.
hb2	Výstup	8	Záhlaví bajt 2 Dynamic Range a Mastering InfoFrame: Délka InfoFrame.
pb	Vstup	224	Datový bajt Dynamic Range a Mastering InfoFrame.

Tabulka 14. Dynamický rozsah a řízení bitových polí svazku datových bajtů InfoFrame

Bitové pole	Definice	Typ statických metadat 1
7:0	Datový bajt 1: {5'h0, EOTF[2:0]}
15:8	Datový bajt 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datový bajt 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datový bajt 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datový bajt 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datový bajt 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datový bajt 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datový bajt 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datový bajt 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datový bajt 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datový bajt 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datový bajt 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datový bajt 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datový bajt 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datový bajt 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Datový bajt 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Datový bajt 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Datový bajt 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Datový bajt 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Datový bajt 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datový bajt 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datový bajt 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datový bajt 23: Static_Metadata_Descriptor	Maximální úroveň osvětlení obsahu, LSB
191:184	Datový bajt 24: Static_Metadata_Descriptor	Maximální úroveň osvětlení obsahu, MSB
199:192	Datový bajt 25: Static_Metadata_Descriptor	Maximální průměrná úroveň osvětlení snímku, LSB
207:200	Datový bajt 26: Static_Metadata_Descriptor	Maximální průměrná světelná úroveň, MSB
215:208	Rezervováno
223:216	Rezervováno

Deaktivace vkládání a filtrování HDR
Deaktivace vkládání a filtrování HDR vám umožní ověřit opakovaný přenos obsahu HDR, který je již dostupný ve zdrojovém pomocném toku, bez jakýchkoli úprav v designu RX-TX Retransmit example.
Chcete-li zakázat vkládání a filtrování HDR InfoFrame:

1. Nastavte block_ext_hdr_infoframe na 1'b0 v souboru rxtx_link.v file abyste zabránili filtrování informačního rámečku HDR z pomocného toku.
2. Nastavte multiplexer_in0_valid instance avalon_st_multiplexer v souboru altera_hdmi_aux_hdr.v file na 1'b0, aby se zabránilo Auxiliary Packet Generator ve vytvoření a vložení dalšího HDR InfoFrame do TX Auxiliary streamu.

2.7. Návrh toku softwaru
Procesor Nios II v hlavním softwarovém toku konfiguruje nastavení redriveru TI a inicializuje cesty TX a RX po zapnutí.
Obrázek 12. Tok softwaru ve skriptu main.c
Software provádí smyčku while pro sledování změn umyvadla a zdroje a pro reakci na změny. Software může spustit rekonfiguraci vysílání, trénování spojení TX a zahájit přenos videa.
Obrázek 13. Vývojový diagram inicializace TX Path Inicializujte TX cestuObrázek 14. Vývojový diagram inicializace cesty RXObrázek 15. Vývojový diagram TX Reconfiguration a Link TrainingObrázek 16. Link Training LTS:3 Process at Specific FRL Rate FlowchartObrázek 17. Vývojový diagram přenosu videa HDMI TX2.8. Spuštění návrhu v různých sazbách FRL
Svůj návrh můžete spustit v různých sazbách FRL, jiných než je výchozí sazba FRL externího umyvadla.
Chcete-li spustit návrh v různých sazbách FRL:

1. Přepněte integrovaný přepínač user_dipsw0 do polohy ON.
2. Otevřete příkazový shell Nios II a zadejte nios2-terminal
3. Zadejte následující příkazy a proveďte je stisknutím klávesy Enter.

Příkaz	Popis
h	Zobrazit nabídku nápovědy.
r0	Aktualizujte maximální schopnost RX FRL na rychlost FRL 0 (pouze TMDS).
r1	Aktualizujte maximální schopnost RX FRL na rychlost FRL 1 (3 Gb/s).
r2	Aktualizujte maximální schopnost RX FRL na rychlost FRL 2 (6 Gb/s, 3 pruhy).
r3	Aktualizujte maximální schopnost RX FRL na rychlost FRL 3 (6 Gb/s, 4 pruhy).
r4	Aktualizujte maximální schopnost RX FRL na rychlost FRL 4 (8 Gb/s).
r5	Aktualizujte maximální schopnost RX FRL na rychlost FRL 5 (10 Gb/s).
r6	Aktualizujte maximální schopnost RX FRL na rychlost FRL 6 (12 Gb/s).
t1	TX konfiguruje rychlost připojení na rychlost FRL 1 (3 Gbps).
t2	TX konfiguruje rychlost připojení na rychlost FRL 2 (6 Gb/s, 3 pruhy).
t3	TX konfiguruje rychlost připojení na rychlost FRL 3 (6 Gb/s, 4 pruhy).
t4	TX konfiguruje rychlost připojení na rychlost FRL 4 (8 Gbps).
t5	TX konfiguruje rychlost připojení na rychlost FRL 5 (10 Gbps).
t6	TX konfiguruje rychlost připojení na rychlost FRL 6 (12 Gbps).

2.9. Schéma taktování
Schéma taktování znázorňuje taktovací domény v designu HDMI Intel FPGA IP example.
Obrázek 18. HDMI 2.1 Design Přample Clocking SchemeTabulka 15. Signály taktovacího schématu

Hodiny	Název signálu v návrhu	Popis
Hodiny řízení	mgmt_clk	Volně běžící 100 MHz hodiny pro tyto komponenty: • Rozhraní Avalon-MM pro rekonfiguraci — Požadavek na frekvenční rozsah je mezi 100–125 MHz. • PHY reset ovladač pro sekvenci resetování transceiveru — Požadavek na frekvenční rozsah je mezi 1–500 MHz. • Rekonfigurace IOPLL — Maximální taktovací frekvence je 100 MHz. • RX Reconfiguration Management • TX Reconfiguration Management • PROCESOR • I2C Master
Hodiny I2C	i2c_clk	100 MHz hodinový vstup, který taktuje I2C slave, výstupní vyrovnávací paměti, SCDC registry a proces trénování spojení v jádru HDMI RX a EDID RAM.
Referenční hodiny TX PLL 0	tx_tmds_clk	Referenční hodiny 0 na TX PLL. Hodinová frekvence je stejná jako očekávaná hodinová frekvence TMDS z hodinového kanálu HDMI TX TMDS. Tyto referenční hodiny se používají v režimu TMDS. Pro tento design HDMI exampTyto hodiny jsou připojeny k hodinám RX TMDS za účelem demonstrace. Ve vaší aplikaci musíte dodat vyhrazené hodiny s hodinovou frekvencí TMDS z programovatelného oscilátoru pro lepší výkon jitteru.

		Poznámka: Nepoužívejte pin RX transceiveru jako referenční hodiny TX PLL. Pokud umístíte HDMI TX refclk na RX kolík, váš návrh nebude sedět.
Referenční hodiny TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Referenční hodiny pro TX PLL a RX CDR, stejně jako IOPLL pro vid_clk. Hodinová frekvence je 100 MHz.
TX PLL sériové hodiny	tx_bonding_clocks	Sériové rychlé hodiny generované TX PLL. Frekvence hodin je nastavena na základě datové rychlosti.
TX Transceiver Clock Out	tx_clk	Clock out obnovený z transceiveru a frekvence se liší v závislosti na datové rychlosti a symbolech na hodiny. Výstupní frekvence TX transceiveru = přenosová rychlost transceiveru/šířka transceiveru Pro tento design HDMI example, hodiny TX transceiveru z kanálu 0 taktují vstup jádra TX transceiveru (tx_coreclkin), referenční hodiny IOPLL (pll_hdmi) rychlosti linky a referenční hodiny videa a FRL IOPLL (pll_vid_frl).
Video hodiny	tx_vid_clk/rx_vid_clk	Video hodiny na jádro TX a RX. Hodiny běží na pevné frekvenci 225 MHz.
Hodiny TX/RX FRL	tx_frl_clk/rx_frl_clk	FRL hodiny až pro TX a RX jádro.
Hodiny RX TMDS	rx_tmds_clk	Hodinový kanál TMDS z konektoru HDMI RX a připojuje se k IOPLL pro generování referenčních hodin pro referenční hodiny CDR 0. Jádro používá tyto hodiny, když je v režimu TMDS.
Referenční hodiny RX CDR 0	rxphy_cdr_refclk0	Referenční hodiny 0 až RX CDR. Tyto hodiny jsou odvozeny od hodin RX TMDS. Hodinová frekvence RX TMDS se pohybuje od 25 MHz do 340 MHz, zatímco minimální referenční hodinová frekvence RX CDR je 50 MHz. IOPLL se používá ke generování 5 hodinové frekvence pro hodiny TMDS mezi 25 MHz až 50 MHz a generování stejné hodinové frekvence pro hodiny TMDS mezi 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Clock out obnovený z transceiveru a frekvence se mění v závislosti na datové rychlosti a šířce transceiveru. Výstupní frekvence transceiveru RX = Rychlost přenosu dat transceiveru / šířka transceiveru Pro tento design HDMI example, hodiny transceiveru RX z kanálu 1 taktují vstupní jádro transceiveru RX (rx_coreclkin) a referenční hodiny FRL IOPLL (pll_frl).

2.10. Signály rozhraní
V tabulkách jsou uvedeny signály pro provedení HDMI napřample s povoleným FRL.
Tabulka 16. Signály nejvyšší úrovně

Signál	Směr	Šířka	Popis
Signál palubního oscilátoru
clk_fpga_b3_p	Vstup	1	100 MHz volný chod pro referenční takt jádra.
refclk4_p	Vstup	1	100 MHz volné hodiny pro referenční hodiny transceiveru.

Uživatelská tlačítka a LED
user_pb	Vstup	3	Stisknutím tlačítka můžete ovládat funkci návrhu HDMI Intel FPGA IP.
cpu_resetn	Vstup	1	Globální reset.
user_led_g	Výstup	8	Zelený LED displej. Viz Nastavení hardwaru na straně 48, kde najdete další informace o funkcích LED.
user_dipsw	Vstup	1	Uživatelsky definovaný DIP přepínač. Viz Nastavení hardwaru na straně 48, kde najdete více informací o funkcích DIP přepínačů.

Piny dceřiné karty HDMI FMC na portu FMC B
fmcb_gbtclk_m2c_p_0	Vstup	1	Hodiny HDMI RX TMDS.
fmcb_dp_m2c_p	Vstup	4	Hodiny HDMI RX, červené, zelené a modré datové kanály.
fmcb_dp_c2m_p	Výstup	4	Hodiny HDMI TX, červené, zelené a modré datové kanály.
fmcb_la_rx_p_9	Vstup	1	Detekce napájení HDMI RX +5V.
fmcb_la_rx_p_8	Výstup	1	Detekce připojení za provozu HDMI RX.
fmcb_la_rx_n_8	Vstup	1	HDMI RX I2C SDA pro DDC a SCDC.
fmcb_la_tx_p_10	Vstup	1	HDMI RX I2C SCL pro DDC a SCDC.
fmcb_la_tx_p_12	Vstup	1	Detekce připojení za provozu HDMI TX.
fmcb_la_tx_n_12	Vstup	1	HDMI I2C SDA pro DDC a SCDC.
fmcb_la_rx_p_10	Vstup	1	HDMI I2C SCL pro DDC a SCDC.
fmcb_la_tx_n_9	Vstup	1	HDMI I2C SDA pro ovládání redriverem.
fmcb_la_rx_p_11	Vstup	1	HDMI I2C SCL pro ovládání redriveru.
fmcb_la_tx_n_13	Výstup	1	HDMI TX +5V Poznámka: K dispozici pouze tehdy, když Bitec HDMI dceřiná karta Revize 9 je vybráno.

Tabulka 17. Signály nejvyšší úrovně HDMI RX

Signál	Směr	Šířka	Popis
Signály hodin a resetování
mgmt_clk	Vstup	1	Vstup systémových hodin (100 MHz).
resetovat	Vstup	1	Vstup resetování systému.
rx_tmds_clk	Vstup	1	Hodiny HDMI RX TMDS.
i2c_clk	Vstup	1	Hodinový vstup pro rozhraní DDC a SCDC.

Signály hodin a resetování
rxphy_cdr_refclk1	Vstup	1	Hodinový vstup pro referenční hodiny RX CDR 1. Hodinová frekvence je 100 MHz.
rx_vid_clk	Výstup	1	Výstup video hodin.
sys_init	Výstup	1	Inicializace systému pro resetování systému po zapnutí.

Transceiver RX a signály IOPLL
rxpll_tmds_locked	Výstup	1	Indikuje, že IOPLL hodin TMDS je uzamčena.
rxpll_frl_locked	Výstup	1	Označuje, že IOPLL hodin FRL je uzamčen.
rxphy_serial_data	Vstup	4	Sériová data HDMI do RX Native PHY.
rxphy_ready	Výstup	1	Označuje, že RX Native PHY je připraven.
rxphy_cal_busy_raw	Výstup	4	RX Nativní kalibrace PHY je zaneprázdněna arbitrem transceiveru.
rxphy_cal_busy_gated	Vstup	4	Kalibrační obsazovací signál z arbitra transceiveru do RX Native PHY.
rxphy_rcfg_slave_write	Vstup	4	Rekonfigurace transceiveru Avalon paměťově mapované rozhraní z RX Native PHY do arbitra transceiveru.
rxphy_rcfg_slave_read	Vstup	4
rxphy_rcfg_slave_address	Vstup	40
rxphy_rcfg_slave_writedata	Vstup	128
rxphy_rcfg_slave_readdata	Výstup	128
rxphy_rcfg_slave_waitrequest	Výstup	4

Správa rekonfigurace RX
rxphy_rcfg_busy	Výstup	1	Signál obsazení RX rekonfigurace.
rx_tmds_freq	Výstup	24	Měření hodinové frekvence HDMI RX TMDS (za 10 ms).
rx_tmds_freq_valid	Výstup	1	Označuje, že měření hodinové frekvence RX TMDS je platné.
rxphy_os	Výstup	1	Oversampling faktor: •0: 1x oversampling • 1: 5× oversampling
rxphy_rcfg_master_write	Výstup	1	Správa rekonfigurace RX Avalon paměťově mapované rozhraní k arbitráži transceiveru.
rxphy_rcfg_master_read	Výstup	1
rxphy_rcfg_master_address	Výstup	12
rxphy_rcfg_master_writedata	Výstup	32
rxphy_rcfg_master_readdata	Vstup	32
rxphy_rcfg_master_waitrequest	Vstup	1

HDMI RX jádrové signály
rx_vid_clk_locked	Vstup	1	Označuje, že vid_clk je stabilní.
rxcore_frl_rate	Výstup	4	Označuje rychlost FRL, na které běží jádro RX. • 0: Starší režim (TMDS) • 1: 3 Gbps 3 pruhy • 2: 6 Gbps 4 pruhy • 3: 6 Gbps 4 pruhy • 4: 8 Gbps 4 pruhy • 5: 10 Gbps 4 pruhy • 6: 12 Gbps 4 pruhy • 7-15: Vyhrazeno
rxcore_frl_locked	Výstup	4	Každý bit označuje konkrétní dráhu, která dosáhla uzamčení FRL. FRL se zablokuje, když jádro RX úspěšně provede zarovnání, vyrovnání a dosáhne uzamčení jízdního pruhu. • Pro režim 3 jízdních pruhů je uzamčení jízdního pruhu dosaženo, když jádro RX obdrží Scrambler Reset (SR) nebo Start-Super-Block (SSB) pro každých 680 znakových period FRL po dobu alespoň 3krát. • Pro režim 4 jízdních pruhů je uzamčení jízdního pruhu dosaženo, když jádro RX obdrží Scrambler Reset (SR) nebo Start-Super-Block (SSB) pro každých 510 znakových period FRL po dobu alespoň 3krát.
rxcore_frl_ffe_levels	Výstup	4	Odpovídá bitu FFE_level v bitu registru SCDC 0x31 [7:4] v jádře RX.
rxcore_frl_flt_ready	Vstup	1	Potvrdí, že RX je připraven na zahájení procesu trénování spojení. Když je deklarován, bit 0 FLT_ready v registru SCDC 40x6 je deklarován také.
rxcore_frl_src_test_config	Vstup	8	Určuje konfigurace zdrojových testů. Hodnota se zapíše do registru konfigurace testu SCDC v registru SCDC 0x35.
rxcore_tbcr	Výstup	1	Označuje poměr bitů a hodin TMDS; odpovídá registru TMDS_Bit_Clock_Ratio v registru SCDC 0x20 bit 1. • Při spuštění v režimu HDMI 2.0 je tento bit uplatňován. Označuje poměr bitů a hodin TMDS 40:1. • Při spuštění v HDMI 1.4b se tento bit neuplatňuje. Označuje poměr bitů TMDS k hodinám 10:1. • Tento bit není použit pro režim FRL.
rxcore_scrambler_enable	Výstup	1	Označuje, zda jsou přijatá data zakódována; odpovídá poli Scrambling_Enable v registru SCDC 0x20 bit 0.
rxcore_audio_de	Výstup	1	Základní audio rozhraní HDMI RX Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
rxcore_audio_data	Výstup	256
rxcore_audio_info_ai	Výstup	48

rxcore_audio_N	Výstup	20
rxcore_audio_CTS	Výstup	20
rxcore_audio_metadata	Výstup	165
rxcore_audio_format	Výstup	5
rxcore_aux_pkt_data	Výstup	72	Pomocná rozhraní jádra HDMI RX Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
rxcore_aux_pkt_addr	Výstup	6
rxcore_aux_pkt_wr	Výstup	1
rxcore_aux_data	Výstup	72
rxcore_aux_sop	Výstup	1
rxcore_aux_eop	Výstup	1
rxcore_aux_valid	Výstup	1
rxcore_aux_error	Výstup	1
rxcore_gcp	Výstup	6	Základní signály postranního pásma HDMI RX Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
rxcore_info_avi	Výstup	123
rxcore_info_vsi	Výstup	61
rxcore_locked	Výstup	1	Základní video porty HDMI RX Poznámka: N = počet pixelů na takt Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
rxcore_vid_data	Výstup	N*48
rxcore_vid_vsync	Výstup	N
rxcore_vid_hsync	Výstup	N
rxcore_vid_de	Výstup	N
rxcore_vid_valid	Výstup	1
rxcore_vid_lock	Výstup	1
rxcore_mode	Výstup	1	Základní ovládací a stavové porty HDMI RX. Poznámka: N = symboly na hodiny Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
rxcore_ctrl	Výstup	N*6
rxcore_color_depth_sync	Výstup	2
hdmi_5v_detect	Vstup	1	Detekce HDMI RX 5V a detekce hotplug. Odkazovat na Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
hdmi_rx_hpd	Výstup	1
rx_hpd_trigger	Vstup	1

I2C signály
hdmi_rx_i2c_sda	Vstup	1	Rozhraní HDMI RX DDC a SCDC.
hdmi_rx_i2c_scl	Vstup	1

RX EDID RAM signály
edid_ram_access	Vstup	1	Přístupové rozhraní HDMI RX EDID RAM.

edid_ram_address	Vstup	8	Použijte edid_ram_access, když chcete zapisovat nebo číst z EDID RAM, jinak by měl být tento signál udržován na nízké úrovni. Když potvrdíte edid_ram_access, hotplug signál deaktivuje povolení zápisu nebo čtení do EDID RAM. Po dokončení přístupu k EDID RAM byste měli zrušit potvrzení edid_ram_assess a signál hotplug potvrdí. Zdroj načte nový EDID kvůli přepínání signálu hotplug.
edid_ram_write	Vstup	1
edid_ram_read	Vstup	1
edid_ram_readdata	Výstup	8
edid_ram_writedata	Vstup	8
edid_ram_waitrequest	Výstup	1

Tabulka 18. Signály nejvyšší úrovně HDMI TX

Signál	Směr	Šířka	Popis
Signály hodin a resetování
mgmt_clk	Vstup	1	Vstup systémových hodin (100 MHz).
resetovat	Vstup	1	Vstup resetování systému.
tx_tmds_clk	Vstup	1	Hodiny HDMI RX TMDS.
txfpll_refclk1	Vstup	1	Hodinový vstup pro referenční hodiny TX PLL 1. Hodinová frekvence je 100 MHz.
tx_vid_clk	Výstup	1	Výstup video hodin.
tx_frl_clk	Výstup	1	Výstup hodin FRL.
sys_init	Vstup	1	Inicializace systému pro resetování systému po zapnutí.
tx_init_done	Vstup	1	Inicializace TX pro resetování řídicího bloku rekonfigurace TX a rozhraní pro rekonfiguraci transceiveru.

TX Transceiver a IOPLL signály
txpll_frl_locked	Výstup	1	Označuje, že hodiny rychlosti připojení a hodiny FRL IOPLL jsou uzamčeny.
txfpll_locked	Výstup	1	Indikuje, že TX PLL je uzamčeno.
txphy_serial_data	Výstup	4	Sériová data HDMI z TX Native PHY.
txphy_ready	Výstup	1	Indikuje, že TX Native PHY je připraven.
txphy_cal_busy	Výstup	1	TX Nativní PHY kalibrační signál obsazení.
txphy_cal_busy_raw	Výstup	4	Kalibrační obsazovací signál do arbitra transceiveru.
txphy_cal_busy_gated	Vstup	4	Kalibrační obsazovací signál z arbitra transceiveru do TX Native PHY.
txphy_rcfg_busy	Výstup	1	Označuje, že probíhá rekonfigurace TX PHY.
txphy_rcfg_slave_write	Vstup	4	Rekonfigurace transceiveru Avalon paměťově mapované rozhraní z TX Native PHY do arbitra transceiveru.
txphy_rcfg_slave_read	Vstup	4
txphy_rcfg_slave_address	Vstup	40
txphy_rcfg_slave_writedata Vstup 128 txphy_rcfg_slave_readdata Výstup 128 txphy_rcfg_slave_waitrequest Výstup 4

TX Reconfiguration Management
tx_tmds_freq	Vstup	24	Hodnota hodinové frekvence HDMI TX TMDS (v 10 ms).
tx_os	Výstup	2	Oversampling faktor: • 0: 1x oversampling •1: 2× oversampling •2: 8x oversampling
txphy_rcfg_master_write	Výstup	1	Správa rekonfigurace TX Avalon paměťově mapované rozhraní k arbitráži transceiveru.
txphy_rcfg_master_read	Výstup	1
txphy_rcfg_master_address	Výstup	12
txphy_rcfg_master_writedata	Výstup	32
txphy_rcfg_master_readdata	Vstup	32
txphy_rcfg_master_waitrequest	Vstup	1
tx_reconfig_done	Výstup	1	Označuje, že proces rekonfigurace vysílání je dokončen.

HDMI TX jádrové signály
tx_vid_clk_locked	Vstup	1	Označuje, že vid_clk je stabilní.
txcore_ctrl	Vstup	N*6	Základní ovládací rozhraní HDMI TX. Poznámka: N = počet pixelů na takt Viz Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
txcore_mode	Vstup	1
txcore_audio_de	Vstup	1	Základní audio rozhraní HDMI TX. Viz Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
txcore_audio_mute	Vstup	1
txcore_audio_data	Vstup	256
txcore_audio_info_ai	Vstup	49
txcore_audio_N	Vstup	20
txcore_audio_CTS	Vstup	20
txcore_audio_metadata	Vstup	166
txcore_audio_format	Vstup	5
txcore_aux_ready	Výstup	1	Pomocná rozhraní jádra HDMI TX. Viz Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
txtcore_aux_data	Vstup	72
txcore_aux_sop	Vstup	1
txcore_aux_eop	Vstup	1

txcore_aux_valid	Vstup	1
txcore_gcp	Vstup	6	Signály postranního pásma jádra HDMI TX. Viz Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
txcore_info_avi	Vstup	123
txcore_info_vsi	Vstup	62
txcore_i2c_master_write	Vstup	1	TX I2C master Avalon paměťově mapované rozhraní k I2C masteru uvnitř TX jádra. Poznámka: Tyto signály jsou dostupné pouze po zapnutí Zahrnout I2C parametr.
txcore_i2c_master_read	Vstup	1
txcore_i2c_master_address	Vstup	4
txcore_i2c_master_writedata	Vstup	32
txcore_i2c_master_readdata	Výstup	32
txtcore_vid_data	Vstup	N*48	Základní video porty HDMI TX. Poznámka: N = pixely na taktRef k tomu Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
txcore_vid_vsync	Vstup	N
txcore_vid_hsync	Vstup	N
txcore_vid_de	Vstup	N
txcore_vid_ready	Výstup	1
txcore_vid_overflow	Výstup	1
txcore_vid_valid	Vstup	1
txcore_frl_rate	Vstup	4	Registrační rozhraní SCDC.
txcore_frl_pattern	Vstup	16
txtcore_frl_start	Vstup	1
txcore_scrambler_enable	Vstup	1
txcore_tbcr	Vstup	1

I2C signály
nios_tx_i2c_sda_in	Výstup	1	TX I2C Master rozhraní pro SCDC a DDC z procesoru Nios II do výstupní vyrovnávací paměti. Poznámka: Pokud zapnete Zahrnout I2C budou tyto signály umístěny uvnitř TX jádra a nebudou na této úrovni viditelné.
nios_tx_i2c_scl_in	Výstup	1
nios_tx_i2c_sda_oe	Vstup	1
nios_tx_i2c_scl_oe	Vstup	1
nios_ti_i2c_sda_in	Výstup	1	Rozhraní TX I2C Master z procesoru Nios II do výstupní vyrovnávací paměti pro ovládání redriveru TI na dceřiné kartě Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Výstup	1
nios_ti_i2c_sda_oe	Vstup	1
nios_ti_i2c_scl_oe	Vstup	1
hdmi_tx_i2c_sda	Vstup	1	Rozhraní TX I2C pro rozhraní SCDC a DDC z výstupní vyrovnávací paměti do konektoru HDMI TX.
hdmi_tx_i2c_scl	Vstup	1
hdmi_tx_ti_i2c_sda	Vstup	1	Rozhraní TX I2C z výstupní vyrovnávací paměti do redriveru TI na dceřiné kartě Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Vstup	1

tx_hpd_req	Výstup	1	Rozhraní detekce hotplug HDMI TX.
hdmi_tx_hpd_n	Vstup	1

Tabulka 19. Signály arbitra transceiveru

Signál	Směr	Šířka	Popis
clk	Vstup	1	Rekonfigurační hodiny. Tyto hodiny musí sdílet stejné hodiny s bloky správy rekonfigurace.
resetovat	Vstup	1	Resetujte signál. Tento reset musí sdílet stejný reset s bloky správy rekonfigurace.
rx_rcfg_en	Vstup	1	Signál povolení rekonfigurace RX.
tx_rcfg_en	Vstup	1	Signál povolení rekonfigurace TX.
rx_rcfg_ch	Vstup	2	Označuje, který kanál má být překonfigurován na jádře RX. Tento signál musí vždy zůstat aktivní.
tx_rcfg_ch	Vstup	2	Označuje, který kanál má být překonfigurován na TX jádru. Tento signál musí vždy zůstat aktivní.
rx_reconfig_mgmt_write	Vstup	1	Rekonfigurace Avalon paměťově mapovaná rozhraní ze správy rekonfigurace RX.
rx_reconfig_mgmt_read	Vstup	1
rx_reconfig_mgmt_address	Vstup	10
rx_reconfig_mgmt_writedata	Vstup	32
rx_reconfig_mgmt_readdata	Výstup	32
rx_reconfig_mgmt_waitrequest	Výstup	1
tx_reconfig_mgmt_write	Vstup	1	Rekonfigurace Avalon paměťově mapovaná rozhraní ze správy TX rekonfigurace.
tx_reconfig_mgmt_read	Vstup	1
tx_reconfig_mgmt_address	Vstup	10
tx_reconfig_mgmt_writedata	Vstup	32
tx_reconfig_mgmt_readdata	Výstup	32
tx_reconfig_mgmt_waitrequest	Výstup	1
reconfig_write	Výstup	1	Rekonfigurace Avalon paměťově mapovaná rozhraní k transceiveru.
reconfig_read	Výstup	1
reconfig_address	Výstup	10
reconfig_writedata	Výstup	32
rx_reconfig_readdata	Vstup	32
rx_reconfig_waitrequest	Vstup	1
tx_reconfig_readdata	Vstup	1
tx_reconfig_waitrequest	Vstup	1

rx_cal_busy	Vstup	1	Kalibrační stavový signál z RX transceiveru.
tx_cal_busy	Vstup	1	Kalibrační stavový signál z TX transceiveru.
rx_reconfig_cal_busy	Výstup	1	Signál stavu kalibrace do ovladače resetování PHY transceiveru RX.
tx_reconfig_cal_busy	Výstup	1	Kalibrační stavový signál z TX transceiveru reset ovládání PHY.

Tabulka 20. Signály spojení RX-TX

Signál	Směr	Šířka	Popis
vid_clk	Vstup	1	HDMI video hodiny.
rx_vid_lock	Vstup	3	Indikuje stav uzamčení videa HDMI RX.
rx_vid_valid	Vstup	1	Video rozhraní HDMI RX.
rx_vid_de	Vstup	N
rx_vid_hsync	Vstup	N
rx_vid_vsync	Vstup	N
rx_vid_data	Vstup	N*48
rx_aux_eop	Vstup	1	Pomocná rozhraní HDMI RX.
rx_aux_sop	Vstup	1
rx_aux_valid	Vstup	1
rx_aux_data	Vstup	72
tx_vid_de	Výstup	N	Video rozhraní HDMI TX. Poznámka: N = počet pixelů na takt
tx_vid_hsync	Výstup	N
tx_vid_vsync	Výstup	N
tx_vid_data	Výstup	N*48
tx_vid_valid	Výstup	1
tx_vid_ready	Vstup	1
tx_aux_eop	Výstup	1	Pomocná rozhraní HDMI TX.
tx_aux_sop	Výstup	1
tx_aux_valid	Výstup	1
tx_aux_data	Výstup	72
tx_aux_ready	Vstup	1

Tabulka 21. Systémové signály Platform Designer

Signál	Směr	Šířka	Popis
cpu_clk_in_clk_clk	Vstup	1	hodiny CPU.
cpu_rst_in_reset_reset	Vstup	1	reset CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Výstup	8	EDID přístupová rozhraní RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Výstup	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Výstup	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Vstup	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Výstup	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Vstup	1
hdmi_i2c_master_i2c_serial_sda_in	Vstup	1	I2C Master rozhraní z procesoru Nios II do výstupní vyrovnávací paměti pro ovládání DDC a SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Vstup	1
hdmi_i2c_master_i2c_serial_sda_oe	Výstup	1
hdmi_i2c_master_i2c_serial_scl_oe	Výstup	1
redriver_i2c_master_i2c_serial_sda_in	Vstup	1	I2C Master rozhraní z procesoru Nios II do výstupní vyrovnávací paměti pro konfiguraci nastavení redriveru TI.
redriver_i2c_master_i2c_serial_scl_in	Vstup	1
redriver_i2c_master_i2c_serial_sda_oe	Výstup	1
redriver_i2c_master_i2c_serial_scl_oe	Výstup	1
pio_in0_external_connection_export	Vstup	32	Paralelní vstupní výstupní rozhraní. • Bit 0: Připojeno k signálu user_dipsw pro řízení režimu průchodu EDID. •Bit 1: TX HPD požadavek •Bit 2: TX transceiver připraven •Bity 3: TX rekonfigurace provedena •Bity 4–7: Rezervováno • Bity 8–11: Rychlost RX FRL • Bit 12: RX TMDS bitový taktovací poměr • Bity 13–16: RX FRL uzamčen • Bity 17–20: Úrovně RX FFE • Bit 21: Zarovnání RX uzamčeno

Signál	Směr	Šířka	Popis
			•Bit 22: Zámek videa RX • Bit 23: Uživatelské tlačítko 2 pro čtení registrů SCDC z externího umyvadla •Bity 24–31: Rezervováno
pio_out0_external_connection_export	Výstup	32	Paralelní vstupní výstupní rozhraní. •Bit 0: Potvrzení TX HPD •Bit 1: Inicializace vysílání je provedena • Bity 2–7: Rezervováno • Bity 8–11: Rychlost TX FRL •Bity 12–27: Tréninkový vzor spojení TX FRL • Bit 28: Start TX FRL • Bity 29–31: Rezervováno
pio_out1_external_connection_export	Výstup	32	Paralelní vstupní výstupní rozhraní. • Bit 0: RX EDID RAM přístup • Bit 1: Připraveno pro RX FLT • Bity 2–7: Rezervováno • Bity 8–15: Konfigurace testu zdroje RX FRL •Bity 16–31: Rezervováno

2.1. 1. Navrhněte parametry RTL
Použijte parametry HDMI TX a RX Top RTL k přizpůsobení designu napřample.
Většina konstrukčních parametrů je k dispozici v Design Přample v editoru parametrů HDMI Intel FPGA IP. Stále můžete změnit design napřampnastavení, která jste provedli v editoru parametrů prostřednictvím parametrů RTL.
Tabulka 22. Horní parametry HDMI RX

Parametr	Hodnota	Popis
SUPPORT_DEEP_COLOR	• 0: Žádná sytá barva • : Sytá barva	Určuje, zda jádro může kódovat formáty hlubokých barev.
SUPPORT_AUXILIARY	• 0: Bez AUX •1: AUX	Určuje, zda je zahrnuto kódování pomocného kanálu.
SYMBOLS_PER_CLOCK	8	Podporuje 8 symbolů na hodiny pro zařízení Intel Arria 10.
SUPPORT_AUDIO	• 0: Žádný zvuk • 1: Zvuk	Určuje, zda jádro může kódovat zvuk.

EDID_RAM_ADDR_WIDTH	8 (Výchozí hodnota)	Log základ 2 velikosti EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Necílí na žádnou dceřinou kartu Bitec HDMI •4: Podporuje Bitec HDMI dceřinou kartu revize 4 •6: Cílení Bitec HDMI dceřiné karty revize 6 • 11: Targeting Bitec HDMI dceřiná karta revize 11 (výchozí)	Určuje revizi použité dceřiné karty Bitec HDMI. Když změníte revizi, design může zaměnit kanály transceiveru a převrátit polaritu podle požadavků dceřiné karty Bitec HDMI. Pokud nastavíte parametr BITEC_DAUGHTER_CARD_REV na 0, design neprovede žádné změny kanálů transceiveru a polarity.
POLARITY_INVERSION	• 0: Invertujte polaritu • 1: Nepřevracejte polaritu	Nastavte tento parametr na 1, chcete-li invertovat hodnotu každého bitu vstupních dat. Nastavením tohoto parametru na 1 přiřadíte 4'b1111 portu rx_polinv transceiveru RX.

Tabulka 23. Horní parametry HDMI TX

Parametr	Hodnota	Popis
USE_FPLL	1	Podporuje fPLL jako TX PLL pouze pro zařízení Intel Arria 10. Vždy nastavte tento parametr na 1.
SUPPORT_DEEP_COLOR	•0: Žádná sytá barva • 1: Sytá barva	Určuje, zda jádro může kódovat formáty hlubokých barev.
SUPPORT_AUXILIARY	• 0: Bez AUX • 1: AUX	Určuje, zda je zahrnuto kódování pomocného kanálu.
SYMBOLS_PER_CLOCK	8	Podporuje 8 symbolů na hodiny pro zařízení Intel Arria 10.
SUPPORT_AUDIO	• 0: Žádný zvuk • 1: Zvuk	Určuje, zda jádro může kódovat zvuk.
BITEC_DAUGHTER_CARD_REV	• 0: Necílí na žádnou dceřinou kartu Bitec HDMI • 4: Podporuje Bitec HDMI dceřinou kartu revize 4 • 6: Targeting Bitec HDMI dceřiná karta revize 6 • 11: Targeting Bitec HDMI dceřiná karta revize 11 (výchozí)	Určuje revizi použité dceřiné karty Bitec HDMI. Když změníte revizi, design může zaměnit kanály transceiveru a převrátit polaritu podle požadavků dceřiné karty Bitec HDMI. Pokud nastavíte parametr BITEC_DAUGHTER_CARD_REV na 0, design neprovede žádné změny kanálů transceiveru a polarity.
POLARITY_INVERSION	• 0: Invertujte polaritu • 1: Nepřevracejte polaritu	Nastavte tento parametr na 1, chcete-li invertovat hodnotu každého bitu vstupních dat. Nastavením tohoto parametru na 1 přiřadíte 4'b1111 portu tx_polinv TX transceiveru.

2.12. Nastavení hardwaru
Design s podporou HDMI FRL exampJe kompatibilní s HDMI 2.1 a provádí demonstraci smyčky pro standardní HDMI video stream.
Chcete-li spustit test hardwaru, připojte zařízení s podporou HDMI – například grafickou kartu s rozhraním HDMI – ke vstupu HDMI jímky. Konstrukce podporuje jak HDMI 2.1 nebo HDMI 2.0/1.4b zdroj i dřez.

1. Sink HDMI dekóduje port na standardní video stream a odešle jej do jádra pro obnovu hodin.
2. Jádro HDMI RX dekóduje obrazová, přídavná a zvuková data, která mají být vrácena zpět paralelně k jádru HDMI TX prostřednictvím DCFIFO.
3. Zdrojový port HDMI dceřiné karty FMC přenáší obraz na monitor.

Poznámka:
Pokud chcete použít jinou vývojovou desku Intel FPGA, musíte změnit přiřazení zařízení a přiřazení pinů. Analogové nastavení transceiveru je testováno pro vývojovou sadu Intel Arria 10 FPGA a dceřinou kartu Bitec HDMI 2.1. Můžete upravit nastavení pro vlastní desku.
Tabulka 24. Funkce integrovaného tlačítka a uživatelské LED

Tlačítko/LED	Funkce
cpu_resetn	Jedním stisknutím provedete reset systému.
user_dipsw	Uživatelsky definovaný přepínač DIP pro přepínání režimu průchodu. •OFF (výchozí poloha) = Passthrough HDMI RX na FPGA získává EDID z externího umyvadla a předává jej externímu zdroji, ke kterému je připojen. • ON = Maximální rychlost FRL můžete ovládat z terminálu Nios II. Příkaz upravuje RX EDID manipulací s maximální hodnotou rychlosti FRL. Další informace o nastavení různých sazeb FRL naleznete v části Spuštění návrhu v různých sazbách FRL na straně 33.
user_pb[0]	Jedním stisknutím přepnete signál HPD na standardní zdroj HDMI.
user_pb[1]	Rezervováno.
user_pb[2]	Jedním stisknutím načtete registry SCDC z umyvadla připojeného k TX dceřiné karty Bitec HDMI 2.1 FMC. Poznámka: Chcete-li povolit čtení, musíte v softwaru nastavit DEBUG_MODE na 1.
USER_LED[0]	Stav zámku hodin RX TMDS PLL. •0 = odemčeno • 1 = Zamčeno
USER_LED[1]	Stav připravenosti vysílače RX. •0 = Není připraveno • 1 = Připraveno
USER_LED[2]	Stav uzamčení hodin RX linky PLL a RX video a FRL hodin PLL. • 0 = Buď jeden z hodin RX PLL je odblokován • 1 = Oba RX hodiny PLL jsou uzamčeny
USER_LED[3]	Zarovnání jádra RX HDMI a stav protisměrného zámku. • 0 = Nejméně 1 kanál je odblokován • 1 = Všechny kanály jsou uzamčeny
USER_LED[4]	Stav uzamčení videa RX HDMI. • 0 = odemčeno • 1 = Zamčeno
USER_LED[5]	Stav uzamčení hodin TX linky PLL a TX videa a FRL hodin PLL. •0 = Buď jeden z hodin TX PLL je odblokován • 1 = Oba PLL hodin TX jsou uzamčeny
USER_LED[6] USER_LED[7]	Stav TX transceiveru připraven. • 0 = Nepřipraveno • 1 = Připraveno Stav školení TX link. • 0 = Selhalo • 1 = prošel

2.13. Simulační testovací stůl
Simulační testbench simuluje sériovou smyčku HDMI TX k jádru RX.
Poznámka:
Tato simulační testovací plocha není podporována pro návrhy s povoleným parametrem Include I2C.
Obrázek 19. HDMI Intel FPGA IP Simulation Testbench Block DiagramTabulka 25. Komponenty Testbench

Komponent	Popis
Video TPG	Video podnět poskytuje generátor testovacího obrazce videa (TPG).
Zvuk S.ample Gen	Audio sample generátor poskytuje audio sample podnět. Generátor generuje zvyšující se testovací datový vzor, ​​který má být přenášen přes audio kanál.
Aux Sample Gen	Společnost aux sample generátor poskytuje pomocné sample podnět. Generátor generuje pevná data pro přenos z vysílače.

Kontrola CRC	Tato kontrola ověřuje, zda obnovená hodinová frekvence TX transceiveru odpovídá požadované rychlosti přenosu dat.
Kontrola zvukových dat	Kontrola zvukových dat porovnává, zda je narůstající testovací datový vzor přijímán a dekódován správně.
Kontrola pomocných dat	Kontrola pomocných dat porovnává, zda jsou očekávaná pomocná data přijímána a dekódována správně na straně přijímače.

Testbench simulace HDMI provádí následující ověřovací testy:

Funkce HDMI	Ověření
Video data	• Testbench implementuje kontrolu CRC na vstupním a výstupním videu. • Kontroluje hodnotu CRC vysílaných dat proti CRC vypočítanému v přijatých video datech. • Testbench poté provede kontrolu po detekci 4 stabilních signálů V-SYNC z přijímače.
Pomocná data	• Pomocné sampGenerátor souboru generuje pevná data, která mají být vysílána z vysílače. • Na straně přijímače generátor porovnává, zda jsou očekávaná pomocná data přijímána a dekódována správně.
Zvuková data	•Audio sampGenerátor souboru generuje zvyšující se testovací datový vzor, ​​který se má přenášet přes audio kanál. • Na straně přijímače kontrola audio dat kontroluje a porovnává, zda je narůstající testovací datový vzor přijímán a dekódován správně.

Úspěšná simulace končí následující zprávou:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulační průchod
Tabulka 26. HDMI Intel FPGA IP Design Přample Podporované simulátory

Simulátor	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Ano	Ano
VCS/VCS MX	Ano	Ano
Riviera-PRO	Ano	Ano
Xcelium Parallel	Ano	Žádný

2.14. Omezení návrhu
Při vytváření instancí designu HDMI 2.1 musíte vzít v úvahu některá omezení, napřample.

• TX nemůže fungovat v režimu TMDS, když je v režimu bez průchodu. Chcete-li testovat v režimu TMDS, přepněte přepínač user_dipsw zpět do režimu passthrough.
• Procesor Nios II musí trénovat spojení TX až do konce bez jakéhokoli přerušení jinými procesy.

2.15. Funkce ladění
Tento design example poskytuje určité funkce ladění, které vám pomohou.
2.15.1. Zpráva o ladění softwaru
V softwaru můžete zapnout ladicí zprávu, která vám poskytne pomoc při běhu.
Chcete-li zapnout ladicí zprávu v softwaru, postupujte takto:

1. Změňte DEBUG_MODE na 1 ve skriptu global.h.
2. Spusťte skript/build_sw.sh v příkazovém prostředí Nios II.
3. Přeprogramujte vygenerovaný software/tx_control/tx_control.elf file spuštěním příkazu na příkazovém prostředí Nios II:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Spusťte příkaz terminálu Nios II na příkazovém prostředí Nios II:
   nios2-terminál

Když zapnete ladicí zprávu, vytisknou se následující informace:

• Nastavení redriveru TI na TX i RX se přečtou a zobrazí jednou po naprogramování ELF file.
• Stavová zpráva pro konfiguraci RX EDID a proces hotplug
• Rozlišení s informacemi o podpoře FRL nebo bez nich extrahovanými z EDID na jímce připojené k TX. Tyto informace se zobrazí pro každý hotplug TX.
• Stavová zpráva pro proces trénování TX linky během tréninku TX linky.

2.15.2. SCDC Informace z dřezu připojeného k TX
Tuto funkci můžete použít k získání informací SCDC.

1. Spusťte příkaz terminálu Nios II na příkazovém prostředí Nios II: nios2-terminal
2. Stiskněte user_pb[2] na vývojovém kitu Intel Arria 10 FPGA.

Software čte a zobrazuje informace SCDC na dřezu připojeném k TX na terminálu Nios II.
2.15.3. Měření frekvence hodin
Tuto funkci použijte ke kontrole frekvence pro různé hodiny.

1. V souborech hdmi_rx_top a hdmi_tx_top files, zrušte komentář „//`define DEBUG_EN 1“.
2. Přidejte signál refclock_measure z každé instance mr_rate_detect do Logic Analyzer Signal Tap, abyste získali hodinovou frekvenci jednotlivých hodin (v trvání 10 ms).
3. Zkompilujte návrh pomocí Logic Analyzer Signal Tap.
4. Naprogramujte SOF file a spusťte Signal Tap Logic Analyzer.

Tabulka 27. Hodiny

Modul	Instance mr_rate_detect	Hodiny k měření
hdmi_rx_top	rx_pll_tmds	Referenční hodiny RX CDR 0
	rx_clk0_freq	Hodiny transceiveru RX z kanálu 0
	rx_vid_clk_freq	RX video hodiny
	rx_frl_clk_freq	Hodiny RX FRL
	rx_hsync_freq	Hsync frekvence přijímaného video snímku
hdmi_tx_top	tx_clk0_freq	Hodiny TX transceiveru z kanálu 0
	vid_clk_freq	TX video hodiny
	frl_clk_freq	Hodiny TX FRL
	tx_hsync_freq	Hsync frekvence obrazového snímku, který má být přenášen

2.16. Upgrade vašeho designu
Tabulka 28. Design HDMI Přample Kompatibilita s předchozí verzí softwaru Intel Quartus Prime Pro Edition

Design Přample Varianta	Možnost upgradu na Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Design Přample (Podpora FRL = 1)	Žádný

Pro jakýkoli nekompatibilní design, napřamples, musíte udělat následující:

1. Vygenerovat nový design napřample v aktuální verzi softwaru Intel Quartus Prime Pro Edition využívající stejné konfigurace jako váš stávající design.
2. Porovnejte celý design napřample adresář s designem exampsoubor vytvořený pomocí předchozí verze softwaru Intel Quartus Prime Pro Edition. Port nad nalezenými změnami.

HDMI 2.0 Design Přample (Podpora FRL = 0)

Design HDMI Intel FPGA IP example demonstruje jednu instanci paralelní smyčky HDMI obsahující tři kanály RX a čtyři kanály TX.
Tabulka 29. HDMI Intel FPGA IP Design Přample pro zařízení Intel Arria 10

Design Přample	Rychlost přenosu dat	Režim kanálu	Typ zpětné smyčky
Přenos Arria 10 HDMI RX-TX	< 6,000 Mbps	Simplexní	Paralelně s vyrovnávací pamětí FIFO

Vlastnosti

• Design vytváří instanci FIFO bufferů, aby prováděl přímý průchod HDMI video streamu mezi HDMI jímkou ​​a zdrojem.
  
• Návrh používá stav LED pro včasné laděnítage.
• Design je dodáván pouze s možnostmi RX a TX.
• Návrh demonstruje vkládání a filtrování dynamického rozsahu a masteringu (HDR) InfoFrame v RX-TX link modulu.
• Návrh demonstruje správu průchodu EDID z externího umyvadla HDMI do externího zdroje HDMI při spuštění událostí TX hot-plug.
• Konstrukce umožňuje ovládání za běhu pomocí DIP přepínače a tlačítka pro správu hlavních signálů HDMI TX:
  — signál režimu pro výběr rámce videa kódovaného DVI nebo HDMI
  — signály info_avi[47], info_vsi[61] a audio_info_ai[48] pro výběr pomocného přenosu paketů přes postranní pásma nebo pomocné datové porty

Instance RX přijímá zdroj videa z externího generátoru videa a data poté procházejí zpětnou smyčkou FIFO, než jsou přenesena do instance TX.
Pro ověření funkčnosti je třeba k jádru TX připojit externí analyzátor videa, monitor nebo televizi s připojením HDMI.
3.1. Návrhové blokové schéma opětovného přenosu HDMI 2.0 RX-TX
Design opětovného přenosu HDMI 2.0 RX-TX example demonstruje paralelní zpětnou smyčku v režimu simplexního kanálu pro HDMI Intel FPGA IP.
Obrázek 20. Blokové schéma opětovného přenosu HDMI RX-TX (Intel Quartus Prime Pro Edition)Obrázek 21. Blokové schéma opětovného přenosu HDMI RX-TX (Intel Quartus Prime Standard Edition)Související informace
Jitter of PLL Cascading nebo Non-Dedicated Clock Path pro Arria 10 PLL Referenční hodiny Pokud se u vašich designových hodin objeví další řešení, použijte toto řešení.
nervozita.
3.2. Hardwarové a softwarové požadavky
Intel používá k testování designu následující hardware a software napřample.
Železářské zboží

• Vývojová sada Intel Arria 10 GX FPGA
• Zdroj HDMI (jednotka grafického procesoru (GPU))
• HDMI umyvadlo (monitor)
• Dceřiná karta Bitec HDMI FMC 2.0 (revize 11)
• HDMI kabely

Poznámka:
Můžete si vybrat revizi své dceřiné karty Bitec HDMI. Nastavte místní parametr BITEC_DAUGHTER_CARD_REV na 4, 6 nebo 11 v nejvyšší úrovni file (a10_hdmi2_demo.v). Když změníte revizi, design může zaměnit kanály transceiveru a převrátit polaritu podle požadavků dceřiné karty Bitec HDMI. Pokud nastavíte parametr BITEC_DAUGHTER_CARD_REV na 0, design neprovede žádné změny kanálů transceiveru a polarity. Pro HDMI 2.1 design napřamples, pod Design ExampNa záložce nastavte revizi dceřiné karty HDMI na revizi 9, revizi 4 nebo žádnou dceřinou kartu. Výchozí hodnota je Revize 9.
Software

• Intel Quartus Prime verze 18.1 a novější (pro testování hardwaru)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (pouze Verilog HDL)/VCS MX nebo simulátor Xcelium Parallel

3.3. Struktura adresáře
Adresáře obsahují vygenerované files pro HDMI Intel FPGA IP design example.
Obrázek 22. Struktura adresáře pro návrh PříkladampleTabulka 30. Generovaná RTL Files

Složky	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/časová osa.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
společný	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabulka 31. Generovaná simulace Files
Další informace naleznete v části Simulation Testbench.

Složky	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadence	/cds.lib
	/hdl.var
	<složka cds_libs>

učitel	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/fileseznam.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
společný (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabulka 32. Generovaný software Files

Složky	Files
tx_control_src Poznámka: Složka tx_control také obsahuje jejich duplikáty files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Designové komponenty
Design HDMI Intel FPGA IP example vyžaduje tyto komponenty.
Tabulka 33. Horní komponenty HDMI RX

Modul	Popis
HDMI RX jádro	IP přijímá sériová data z transceiveru Native PHY a provádí zarovnání dat, vyrovnání kanálu, dekódování TMDS, dekódování pomocných dat, dekódování video dat, dekódování zvukových dat a dekódování.
I2	I2C je rozhraní používané pro Sink Display Data Channel (DDC) a Status and Data Channel (SCDC). Zdroj HDMI používá DDC k určení schopností a charakteristik dřezu čtením datové struktury Enhanced Extended Display Identification Data (E-EDID). • 8bitové I2C podřízené adresy pro E-EDID jsou 0xA0 a 0xA1. LSB označuje typ přístupu: 1 pro čtení a 0 pro zápis. Když dojde k události HPD, I2C slave reaguje na data E-EDID čtením z RAM na čipu. • I2C slave-only řadič také podporuje SCDC pro operace HDMI 2.0. 8bitové I2C podřízené adresy pro SCDC jsou 0xA8 a 0xA9. Když dojde k události HPD, I2C slave provede transakci zápisu nebo čtení do nebo z rozhraní SCDC jádra HDMI RX. Poznámka: Tento I2C podřízený řadič pro SCDC není vyžadován, pokud není určeno HDMI 2.0b. Pokud zapnete Zahrnout I2C Tento blok bude součástí jádra a nebude na této úrovni viditelný.
EDID RAM	Návrh ukládá informace EDID pomocí 1portového IP jádra RAM. Standardní dvoudrátový (hodinový a datový) protokol sériové sběrnice (I2C slave-only controller) přenáší datovou strukturu E-EDID vyhovující CEA-861-D. Tato EDID RAM ukládá informace E-EDID. Poznámka: Pokud zapnete Zahrnout EDID RAM Tento blok bude součástí jádra a nebude na této úrovni viditelný.
IOPLL	IOPLL generuje referenční hodiny RX CDR, hodiny linky a video hodiny pro příchozí hodiny TMDS. • Výstupní hodiny 0 (referenční hodiny CDR) • Výstupní hodiny 1 (hodiny rychlosti připojení) • Výstupní hodiny 2 (Video hodiny) Poznámka: Výchozí konfigurace IOPLL není platná pro žádné rozlišení HDMI. IOPLL se po zapnutí znovu nakonfiguruje na příslušná nastavení.
Vysílač a přijímač PHY Reset Controller	Ovladač resetování PHY transceiveru zajišťuje spolehlivou inicializaci transceiverů RX. Resetovací vstup tohoto regulátoru je spuštěn rekonfigurací RX a generuje odpovídající analogový a digitální resetovací signál do nativního PHY bloku transceiveru podle pořadí resetování uvnitř bloku.
RX nativní PHY	Pevný blok transceiveru, který přijímá sériová data z externího zdroje videa. Deserializuje sériová data na paralelní data před předáním dat jádru HDMI RX.
Správa rekonfigurace RX	Správa rekonfigurace RX, která implementuje obvody detekce rychlosti s HDMI PLL pro řízení RX transceiveru tak, aby fungoval při libovolných rychlostech připojení v rozsahu od 250 Mbps do 6,000 XNUMX Mbps. Viz Obrázek 23 na straně 63 níže.

Rekonfigurace IOPLL

Rekonfigurační blok IOPLL usnadňuje dynamickou rekonfiguraci PLL v FPGA Intel v reálném čase. Tento blok aktualizuje výstupní hodinovou frekvenci a šířku pásma PLL v reálném čase, aniž by bylo nutné znovu konfigurovat celé FPGA. Tento blok běží na 100 MHz v zařízeních Intel Arria 10. Kvůli omezení rekonfigurace IOPLL použijte během generování IP rekonfigurace IOPLL permit_nf_pll_reconfig_out_of_lock=on Quartus INI. Chcete-li použít Quartus INI, zahrňte „permit_nf_pll_reconfig_out_of_lock=on“ do souboru quartus.ini file a umístit v file adresář projektu Intel Quartus Prime. Při úpravě bloku rekonfigurace IOPLL (pll_hdmi_reconfig) v softwaru Quartus Prime s INI byste měli vidět varovnou zprávu. Poznámka: Bez tohoto Quartus INI nelze rekonfiguraci IOPLL dokončit, pokud IOPLL během rekonfigurace ztratí zámek.

PIO

Blok paralelního vstupu/výstupu (PIO) funguje jako ovládací, stavová a resetovací rozhraní do nebo z CPU subsystému.

Obrázek 23. Sekvenční tok vícerychlostní rekonfigurace
Obrázek ilustruje sekvenční tok vícerychlostní rekonfigurace regulátoru, když přijímá vstupní datový tok a referenční hodinovou frekvenci, nebo když je transceiver odblokován.Tabulka 34. Horní komponenty HDMI TX

Modul	Popis
Jádro HDMI TX	IP jádro přijímá video data z nejvyšší úrovně a provádí kódování TMDS, pomocné kódování dat, kódování audio dat, kódování video dat a skramblování.
Mistr I2C	I2C je rozhraní používané pro Sink Display Data Channel (DDC) a Status and Data Channel (SCDC). Zdroj HDMI používá DDC k určení schopností a charakteristik dřezu čtením datové struktury Enhanced Extended Display Identification Data (E-EDID). • Jako DDC načte I2C Master EDID z externího umyvadla pro konfiguraci informací EDID EDID RAM v horní části HDMI RX nebo pro zpracování videa. • Jako SCDC přenáší I2C master datovou strukturu SCDC ze zdroje FPGA do externího sink pro provoz HDMI 2.0b. NapřampPokud je odchozí datový tok vyšší než 3,400 2 Mb/s, procesor Nios II přikáže masteru I1C, aby aktualizoval bity TMDS_BIT_CLOCK_RATIO a SCRRAMBLER_ENABLE konfiguračního registru sběrnice SCDC na XNUMX.
IOPLL	IOPLL dodává hodiny rychlosti linky a video hodiny z příchozích hodin TMDS. • Výstupní hodiny 1 (hodiny rychlosti připojení) • Výstupní hodiny 2 (Video hodiny) Poznámka: Výchozí konfigurace IOPLL není platná pro žádné rozlišení HDMI. IOPLL se po zapnutí znovu nakonfiguruje na příslušná nastavení.
Vysílač a přijímač PHY Reset Controller	Ovladač resetování PHY transceiveru zajišťuje spolehlivou inicializaci TX transceiverů. Resetovací vstup tohoto ovladače je spouštěn z nejvyšší úrovně a generuje odpovídající analogový a digitální resetovací signál do nativního PHY bloku transceiveru podle pořadí resetování uvnitř bloku. Výstupní signál tx_ready z tohoto bloku také funguje jako resetovací signál pro HDMI Intel FPGA IP, který indikuje, že transceiver je v provozu a je připraven přijímat data z jádra.
Transceiver nativní PHY	Pevný blok transceiveru, který přijímá paralelní data z jádra HDMI TX a serializuje data z jejich přenosu. Rekonfigurační rozhraní je povoleno v bloku TX Native PHY pro demonstraci spojení mezi TX Native PHY a arbitrem transceiveru. Pro TX Native PHY se neprovádí žádná rekonfigurace. Poznámka: Chcete-li splnit požadavek na zkreslení mezi kanály HDMI TX, nastavte možnost režimu propojení kanálů TX v editoru parametrů Intel Arria 10 Transceiver Native PHY na Lepení PMA a PCS. Musíte také přidat požadavek omezení maximálního zešikmení (set_max_skew) k signálu digitálního resetu z ovladače resetování transceiveru (tx_digitalreset), jak je doporučeno v Intel Arria 10 Transceiver PHY Uživatelská příručka.
TX PLL	Blok PLL vysílače poskytuje sériové rychlé hodiny bloku Transceiver Native PHY. Pro tento HDMI Intel FPGA IP design example, fPLL se používá jako TX PLL.
Rekonfigurace IOPLL	Rekonfigurační blok IOPLL usnadňuje dynamickou rekonfiguraci PLL v FPGA Intel v reálném čase. Tento blok aktualizuje výstupní hodinovou frekvenci a šířku pásma PLL v reálném čase, aniž by bylo nutné znovu konfigurovat celé FPGA. Tento blok běží na 100 MHz v zařízeních Intel Arria 10. Kvůli omezení rekonfigurace IOPLL použijte během generování IP rekonfigurace IOPLL permit_nf_pll_reconfig_out_of_lock=on Quartus INI. Chcete-li použít Quartus INI, zahrňte „permit_nf_pll_reconfig_out_of_lock=on“ do souboru quartus.ini file a umístit v file adresář projektu Intel Quartus Prime. Při úpravě bloku rekonfigurace IOPLL (pll_hdmi_reconfig) v softwaru Intel Quartus Prime s INI byste měli vidět varovnou zprávu. Poznámka: Bez tohoto Quartus INI nelze rekonfiguraci IOPLL dokončit, pokud IOPLL během rekonfigurace ztratí zámek.
PIO	Blok paralelního vstupu/výstupu (PIO) funguje jako ovládací, stavová a resetovací rozhraní do nebo z CPU subsystému.

Tabulka 35. Přenosová rychlost a přenosyampling Factor pro každý frekvenční rozsah hodin TMDS

Frekvence hodin TMDS (MHz)	TMDS Bit clock Ratio	Oversampling faktor	Přenosová rychlost vysílače (Mbps)
85–150	1	Nelze použít	3400–6000
100–340	0	Nelze použít	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tabulka 36. Společné bloky nejvyšší úrovně

Modul

Popis

Transceiver Arbiter

Tento generický funkční blok zabraňuje současné rekalibraci transceiverů, když RX nebo TX transceivery ve stejném fyzickém kanálu vyžadují rekonfiguraci. Současná rekalibrace má dopad na aplikace, kde jsou RX a TX transceivery v rámci stejného kanálu přiřazeny k nezávislým implementacím IP. Tento arbitr transceiveru je rozšířením rozlišení doporučeného pro sloučení simplexního TX a simplexního RX do stejného fyzického kanálu. Tento arbitr transceiveru také pomáhá při slučování a rozhodování požadavků na rekonfiguraci Avalon-MM RX a TX zaměřených na simplexní vysílače a přijímače RX a TX v rámci kanálu, protože port rekonfiguračního rozhraní transceiverů může být přístupný pouze sekvenčně. Spojení rozhraní mezi arbitrem transceiveru a bloky TX/RX Native PHY/PHY Reset Controller v tomto provedení example demonstruje obecný režim, který platí pro jakoukoli kombinaci IP pomocí arbitra transceiveru. Arbiter transceiveru není vyžadován, pokud je v kanálu použit pouze transceiver RX nebo TX. Rozhodce transceiveru identifikuje žadatele o rekonfiguraci prostřednictvím svých rekonfiguračních rozhraní Avalon-MM a zajišťuje, že odpovídající tx_reconfig_cal_busy nebo rx_reconfig_cal_busy je odpovídajícím způsobem hradlováno. U aplikace HDMI zahájí rekonfiguraci pouze RX. Nasměrováním požadavku na rekonfiguraci Avalon-MM přes arbitr, arbitr identifikuje, že požadavek na rekonfiguraci pochází z RX, který pak omezí tx_reconfig_cal_busy před potvrzením a umožní rx_reconfig_cal_busy uplatnit. Hradlování zabraňuje neúmyslnému přesunutí TX transceiveru do kalibračního režimu.

	Poznámka: Protože HDMI vyžaduje pouze rekonfiguraci RX, signály tx_reconfig_mgmt_* jsou svázány. Také není vyžadováno rozhraní Avalon-MM mezi arbitrem a blokem TX Native PHY. Bloky jsou přiřazeny k rozhraní v návrhu napřample demonstrovat obecné připojení arbitrážního transceiveru k TX/RX nativnímu PHY/PHY resetovacímu ovladači.
Link RX-TX	• Výstup video dat a synchronizační signály z jádra HDMI RX smyčky přes DCFIFO přes domény hodin videa RX a TX. • General Control Packet (GCP), InfoFrames (AVI, VSI a AI), pomocná data a audio datová smyčka přes DCFIFO napříč doménami RX a TX link speed clock. • Pomocný datový port jádra HDMI TX řídí pomocná data, která proudí přes DCFIFO přes protitlak. Zpětný tlak zajišťuje, že na pomocném datovém portu není žádný nekompletní pomocný paket. • Tento blok také provádí externí filtrování: — Filtruje audio data a paket regenerace zvukových hodin z pomocného datového toku před přenosem do pomocného datového portu jádra HDMI TX. Poznámka: Chcete-li toto filtrování zakázat, stiskněte user_pb[2]. Aktivujte toto filtrování, abyste zajistili, že nedojde k duplikaci audio dat a paketu regenerace audio hodin v znovu přenášeném pomocném datovém toku. — Filtruje informační rámeček s vysokým dynamickým rozsahem (HDR) z pomocných dat HDMI RX a vloží example HDR InfoFrame k pomocným datům HDMI TX přes multiplexer Avalon ST.
Podsystém CPU	Subsystém CPU funguje jako řadiče SCDC a DDC a řadič rekonfigurace zdroje. • Zdrojový řadič SCDC obsahuje hlavní řadič I2C. Hlavní řadič I2C přenáší datovou strukturu SCDC ze zdroje FPGA do externího sink pro provoz HDMI 2.0b. NapřampPokud je odchozí datový tok 6,000 2 Mb/s, procesor Nios II nařídí hlavnímu řadiči I1C, aby aktualizoval bity TMDS_BIT_CLOCK_RATIO a SCRRAMBLER_ENABLE konfiguračního registru TMDS na XNUMX. • Stejný I2C master také přenáší datovou strukturu DDC (E-EDID) mezi zdrojem HDMI a externím umyvadlem. • CPU Nios II funguje jako řadič rekonfigurace pro zdroj HDMI. CPU spoléhá na periodickou detekci rychlosti z modulu RX Reconfiguration Management, aby určil, zda TX vyžaduje rekonfiguraci. Podřízený překladač Avalon-MM poskytuje rozhraní mezi hlavním rozhraním Avalon-MM procesoru Nios II a podřízenými rozhraními Avalon-MM externího zdroje HDMI IOPLL a TX Native PHY. • Tok rekonfigurační sekvence pro TX je stejný jako u RX, kromě toho, že rekonfigurace PLL a transceiveru a resetovací sekvence jsou prováděny postupně. Viz Obrázek 24 na straně 67.

Obrázek 24. Tok sekvence rekonfigurace
Obrázek ilustruje tok softwaru Nios II, který zahrnuje ovládací prvky pro I2C master a zdroj HDMI.3.5. Dynamic Range and Mastering (HDR) InfoFrame Vkládání a filtrování
Design HDMI Intel FPGA IP exampTento soubor obsahuje ukázku vkládání HDR InfoFrame do systému zpětné smyčky RX-TX.
Specifikace HDMI verze 2.0b umožňuje přenos Dynamic Range a Mastering InfoFrame prostřednictvím pomocného toku HDMI. V ukázce blok Auxiliary Data Insertion podporuje vkládání HDR. Stačí pouze naformátovat zamýšlený paket HDR InfoFrame tak, jak je uvedeno v tabulce seznamu signálů modulu, a použít dodaný modul AUX Insertion Control k naplánování vložení HDR InfoFrame jednou za každý snímek videa.
V tomto exampkonfigurace souboru, v případech, kdy příchozí pomocný stream již obsahuje HDR InfoFrame, je streamovaný obsah HDR filtrován. Filtrování zabraňuje konfliktním informačním rámcům HDR, které se mají přenášet, a zajišťuje, že pouze hodnoty specifikované v HDR Sample Používají se datový modul.
Obrázek 25. Propojení RX-TX s dynamickým rozsahem a vložením informačního rámečku Mastering
Obrázek ukazuje blokové schéma propojení RX-TX včetně vložení dynamického rozsahu a mastering InfoFrame do pomocného toku jádra HDMI TX.
Tabulka 37. Signály bloku pro vkládání pomocných dat (altera_hdmi_aux_hdr)

Signál	Směr	Šířka	Popis
Hodiny a reset
clk	Vstup	1	Vstup hodin. Tyto hodiny by měly být připojeny k hodinám rychlosti připojení.
resetovat	Vstup	1	Resetovat vstup.

Pomocný generátor paketů a signály multiplexeru
multiplexer_out_data	Výstup	72	Avalon streamingový výstup z multiplexeru.
multiplexer_out_valid	Výstup	1
multiplexer_out_ready	Výstup	1
multiplexer_out_startofpacket	Výstup	1
multiplexer_out_endofpacket	Výstup	1
multiplexer_out_channel	Výstup	11
multiplexer_in_data	Vstup	72	Avalon streamingový vstup do portu In1 multiplexeru. HDMI TX Video Vsync. Tento signál by měl být synchronizován s doménou s hodinami rychlosti připojení. Jádro vkládá HDR InfoFrame do pomocného toku na vzestupné hraně tohoto signálu.
multiplexer_in_valid	Vstup	1
multiplexer_in_ready	Vstup	1
multiplexer_in_startofpacket	Vstup	1
multiplexer_in_endofpacket hdmi_tx_vsync	Vstup Vstup	1 1

Tabulka 38. Datový modul HDR (altera_hdmi_hdr_infoframe) Signály

Signál	Směr	Šířka	Popis
hb0	Výstup	8	Záhlaví bajt 0 dynamického rozsahu a mastering InfoFrame: Kód typu InfoFrame.
hb1	Výstup	8	Záhlaví bajt 1 Dynamic Range and Mastering InfoFrame: Číslo verze InfoFrame.
hb2	Výstup	8	Záhlaví bajt 2 Dynamic Range a Mastering InfoFrame: Délka InfoFrame.
pb	Vstup	224	Datový bajt Dynamic Range a Mastering InfoFrame.

Tabulka 39. Dynamický rozsah a řízení bitových polí svazku datových bajtů InfoFrame

Bitové pole	Definice	Typ statických metadat 1
7:0	Datový bajt 1: {5'h0, EOTF[2:0]}
15:8	Datový bajt 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datový bajt 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datový bajt 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datový bajt 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datový bajt 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datový bajt 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datový bajt 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datový bajt 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datový bajt 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datový bajt 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datový bajt 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datový bajt 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datový bajt 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datový bajt 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Datový bajt 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Datový bajt 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Datový bajt 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Datový bajt 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Datový bajt 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datový bajt 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datový bajt 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datový bajt 23: Static_Metadata_Descriptor	Maximální úroveň osvětlení obsahu, LSB
191:184	Datový bajt 24: Static_Metadata_Descriptor	Maximální úroveň osvětlení obsahu, MSB
199:192	Datový bajt 25: Static_Metadata_Descriptor	Maximální průměrná úroveň osvětlení snímku, LSB
207:200	Datový bajt 26: Static_Metadata_Descriptor	Maximální průměrná světelná úroveň, MSB
215:208	Rezervováno
223:216	Rezervováno

Deaktivace vkládání a filtrování HDR
Deaktivace vkládání a filtrování HDR vám umožní ověřit opakovaný přenos obsahu HDR, který je již dostupný ve zdrojovém pomocném toku, bez jakýchkoli úprav v designu RX-TX Retransmit example.
Chcete-li zakázat vkládání a filtrování HDR InfoFrame:

1. Nastavte block_ext_hdr_infoframe na 1'b0 v souboru rxtx_link.v file abyste zabránili filtrování informačního rámečku HDR z pomocného toku.
2. Nastavte multiplexer_in0_valid instance avalon_st_multiplexer v souboru altera_hdmi_aux_hdr.v file na 1'b0, aby se zabránilo Auxiliary Packet Generator ve vytvoření a vložení dalšího HDR InfoFrame do TX Auxiliary streamu.
   

3.6. Schéma taktování
Schéma taktování znázorňuje taktovací domény v designu HDMI Intel FPGA IP example.
Obrázek 26. HDMI Intel FPGA IP Design Přample Clocking Scheme (Intel Quartus Prime Pro Edition)Obrázek 27. HDMI Intel FPGA IP Design Přample Clocking Scheme (Intel Quartus Prime Standard Edition)Tabulka 40. Signály taktovacího schématu

Hodiny	Název signálu v návrhu	Popis
Referenční hodiny TX IOPLL/ TX PLL 1	hdmi_clk_in	Referenční hodiny k TX IOPLL a TX PLL. Hodinová frekvence je stejná jako očekávaná hodinová frekvence TMDS z hodinového kanálu HDMI TX TMDS. Pro tento HDMI Intel FPGA IP design exampTyto hodiny jsou připojeny k hodinám RX TMDS za účelem demonstrace. Ve vaší aplikaci musíte dodat vyhrazené hodiny s hodinovou frekvencí TMDS z programovatelného oscilátoru pro lepší výkon jitteru. Poznámka: Nepoužívejte pin RX transceiveru jako referenční hodiny TX PLL. Pokud umístíte HDMI TX refclk na RX kolík, váš návrh nebude sedět.
TX Transceiver Clock Out	tx_clk	Clock out obnovený z transceiveru a frekvence se liší v závislosti na datové rychlosti a symbolech na hodiny. Výstupní frekvence transceiveru TX = rychlost přenosu dat transceiveru/ (symbol na hodiny*10)
TX PLL sériové hodiny	tx_bonding_clocks	Sériové rychlé hodiny generované TX PLL. Frekvence hodin je nastavena na základě datové rychlosti.
Hodiny rychlosti spojení TX/RX	ls_clk	Hodiny rychlosti připojení. Frekvence hodin linky závisí na očekávané frekvenci hodin TMDS, překročeníampling factor, počet symbolů na hodiny a poměr bitových hodin TMDS.

		Poměr bitových hodin TMDS	Link Speed ​​Clock Frequency
		0	Frekvence hodin TMDS/ Symbol na hodiny
		1	Frekvence hodin TMDS *4 / Symbol na hodiny
Video hodiny TX/RX	vid_clk	Video datové hodiny. Hodinová frekvence video dat je odvozena z hodin rychlosti TX linky na základě barevné hloubky.
		Poměr bitových hodin TMDS	Frekvence video dat
		0	Hodiny TMDS/ Symbol na hodiny/ Faktor barevné hloubky
		1	Hodiny TMDS *4 / Symbol na hodiny / Faktor barevné hloubky
		Počet bitů na barvu	Faktor barevné hloubky
		8	1
		10	1.25
		12	1.5
		16	2.0
Hodiny RX TMDS	tmds_clk_in	Hodinový kanál TMDS z HDMI RX a připojuje se k referenčním hodinám k IOPLL.
Referenční hodiny RX CDR 0 / Referenční hodiny TX PLL 0	fr_clk	Volně běžící referenční hodiny na RX CDR a TX PLL. Tyto hodiny jsou vyžadovány pro kalibraci při zapnutí.
Referenční hodiny RX CDR 1	iopll_outclk0	Referenční hodiny k RX CDR transceiveru RX.
		Rychlost přenosu dat	Referenční hodinová frekvence RX
		Přenosová rychlost <1 Gbps	5× taktovací frekvence TMDS
		1 Gbps< Rychlost přenosu dat <3.4 Gbps	Hodinová frekvence TMDS
		Přenosová rychlost > 3.4 Gbps	4× taktovací frekvence TMDS
		• Přenosová rychlost <1 Gbps: Pro překročeníampling splnit požadavek na minimální přenosovou rychlost transceiveru. • Data Rate >3.4 Gbps: Pro kompenzaci poměru bitové rychlosti TMDS k hodinovému poměru 1/40, aby se poměr datové rychlosti transceiveru k hodinám zachoval na 1/10. Poznámka: Nepoužívejte pin RX transceiveru jako referenční hodiny CDR. Pokud umístíte HDMI RX refclk na RX kolík, váš návrh nebude sedět.
RX Transceiver Clock Out	rx_clk	Clock out obnovený z transceiveru a frekvence se liší v závislosti na datové rychlosti a symbolech na hodiny. Výstupní frekvence transceiveru RX = rychlost přenosu dat transceiveru/ (symbol na hodiny*10)
Hodiny řízení	mgmt_clk	Volně běžící 100 MHz hodiny pro tyto komponenty:

		• Rozhraní Avalon-MM pro rekonfiguraci — Požadavek na frekvenční rozsah je mezi 100–125 MHz. •, PHY reset ovladač pro sekvenci resetování transceiveru — Požadavek na frekvenční rozsah je mezi 1–500 MHz. • Rekonfigurace IOPLL — Maximální taktovací frekvence je 100 MHz. • Rekonfigurace RX pro správu • PROCESOR • I2C Master
Hodiny I2C	i2c_clk	100 MHz hodinový vstup, který taktuje I2C slave, SCDC registry v jádru HDMI RX a EDID RAM.

Související informace

• Použití pinu transceiveru RX jako referenčních hodin CDR
• Použití pinu RX transceiveru jako referenčních hodin TX PLL

3.7. Signály rozhraní
V tabulkách jsou uvedeny signály pro HDMI Intel FPGA IP design example.
Tabulka 41. Signály nejvyšší úrovně

Signál	Směr	Šířka	Popis
Signál palubního oscilátoru
clk_fpga_b3_p	Vstup	1	100 MHz volný chod pro referenční takt jádra
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Vstup	1	625 MHz volné hodiny pro referenční hodiny transceiveru; tyto hodiny mohou mít libovolnou frekvenci

Uživatelská tlačítka a LED
user_pb	Vstup	1	Stisknutím tlačítka můžete ovládat funkci návrhu HDMI Intel FPGA IP
cpu_resetn	Vstup	1	Globální reset
user_led_g	Výstup	4	Zelený LED displej Další informace o funkcích LED naleznete v části Nastavení hardwaru na stránce 89.
user_led_r	Výstup	4	Červený LED displej Další informace o funkcích LED naleznete v části Nastavení hardwaru na stránce 89.

Piny dceřiné karty HDMI FMC na portu FMC B
fmcb_gbtclk_m2c_p_0	Vstup	1	Hodiny HDMI RX TMDS
fmcb_dp_m2c_p	Vstup	3	Datové kanály HDMI RX červené, zelené a modré • Dceřiná karta Bitec, revize 11 — [0]: RX TMDS Channel 1 (zelený) — [1]: RX TMDS Channel 2 (červená) — [2]: RX TMDS kanál 0 (modrý) • Dceřiná karta Bitec revize 4 nebo 6 — [0]: Kanál RX TMDS 1 (zelený) – obrácená polarita — [1]: Kanál RX TMDS 0 (modrý) – obrácená polarita — [2]: Kanál RX TMDS 2 (červený) – obrácená polarita
fmcb_dp_c2m_p	Výstup	4	Hodiny HDMI TX, červené, zelené a modré datové kanály • Dceřiná karta Bitec, revize 11 — [0]: TX TMDS Channel 2 (červená) — [1]: TX TMDS Channel 1 (zelený) — [2]: TX TMDS kanál 0 (modrý) — [3]: TX TMDS Clock Channel • Dceřiná karta Bitec revize 4 nebo 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS kanál 0 (modrý) — [2]: TX TMDS Channel 1 (zelený) — [3]: TX TMDS Channel 2 (červená)
fmcb_la_rx_p_9	Vstup	1	Detekce napájení HDMI RX +5V
fmcb_la_rx_p_8	Inout	1	Detekce připojení za provozu HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA pro DDC a SCDC
fmcb_la_tx_p_10	Vstup	1	HDMI RX I2C SCL pro DDC a SCDC
fmcb_la_tx_p_12	Vstup	1	Detekce připojení za provozu HDMI TX
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA pro DDC a SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL pro DDC a SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA pro ovládání redriverem
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL pro ovládání redriveru

Tabulka 42. Signály nejvyšší úrovně HDMI RX

Signál	Směr	Šířka	Popis
Signály hodin a resetování
mgmt_clk	Vstup	1	Vstup systémových hodin (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Vstup	1	Volně běžící hodiny (625 MHz) pro primární referenční hodiny transceiveru. Tyto hodiny jsou vyžadovány pro kalibraci transceiveru během stavu napájení. Tyto hodiny mohou mít libovolnou frekvenci.
resetovat	Vstup	1	Vstup resetování systému

Signál	Směr	Šířka	Popis
Signály hodin a resetování
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Vstup	1	Resetovací vstup transceiveru. Tento signál je aktivován během procesu přepínání referenčních hodin (z volně běžících hodin na hodiny TMDS) ve stavu zapnutí.
tmds_clk_in	Vstup	1	Hodiny HDMI RX TMDS
i2c_clk	Vstup	1	Hodinový vstup pro rozhraní DDC a SCDC
vid_clk_out	Výstup	1	Výstup video hodin
ls_clk_out	Výstup	1	Výstup hodin linky
sys_init	Výstup	1	Inicializace systému pro resetování systému po zapnutí

Transceiver RX a signály IOPLL
rx_serial_data	Vstup	3	Sériová data HDMI do RX Native PHY
gxb_rx_ready	Výstup	1	Označuje, že RX Native PHY je připraven
gxb_rx_cal_busy_out	Výstup	3	RX Nativní kalibrace PHY je zaneprázdněna arbitrem transceiveru
gxb_rx_cal_busy_in	Vstup	3	Kalibrační obsazovací signál z arbitra transceiveru do RX Native PHY
iopll_locked	Výstup	1	Označte, že IOPLL je uzamčen
gxb_reconfig_write	Vstup	3	Rekonfigurace transceiveru Rozhraní Avalon-MM z RX Native PHY na arbitr transceiveru
gxb_reconfig_read	Vstup	3
gxb_reconfig_address	Vstup	30
gxb_reconfig_writedata	Vstup	96
gxb_reconfig_readdata	Výstup	96
gxb_reconfig_waitrequest	Výstup	3

Správa rekonfigurace RX
rx_reconfig_en	Výstup	1	RX Reconfiguration umožňuje signál
opatření	Výstup	24	Měření hodinové frekvence HDMI RX TMDS (za 10 ms)
opatření_platná	Výstup	1	Označuje, že signál měření je platný
os	Výstup	1	Oversampling faktor: • 0: Žádné oversampling • 1: 5× oversampling
reconfig_mgmt_write	Výstup	1	Správa rekonfigurace RX Avalon paměťově mapované rozhraní k arbitráži transceiveru
reconfig_mgmt_read	Výstup	1
reconfig_mgmt_address	Výstup	12

reconfig_mgmt_writedata	Výstup	32
reconfig_mgmt_readdata	Vstup	32
reconfig_mgmt_waitrequest	Vstup	1

HDMI RX jádrové signály
TMDS_Bit_clock_Ratio	Výstup	1	Registrační rozhraní SCDC
audio_de	Výstup	1	Základní audio rozhraní HDMI RX Další informace naleznete v části Sink Interfaces v uživatelské příručce HDMI Intel FPGA IP.
audio_data	Výstup	256
audio_info_ai	Výstup	48
audio_N	Výstup	20
audio_CTS	Výstup	20
audio_metadata	Výstup	165
audio_format	Výstup	5
aux_pkt_data	Výstup	72	Pomocná rozhraní jádra HDMI RX Další informace naleznete v části Sink Interfaces v uživatelské příručce HDMI Intel FPGA IP.
aux_pkt_addr	Výstup	6
aux_pkt_wr	Výstup	1
aux_data	Výstup	72
aux_sop	Výstup	1
aux_eop	Výstup	1
aux_valid	Výstup	1
aux_error	Výstup	1
gcp	Výstup	6	Základní signály postranního pásma HDMI RX Další informace naleznete v části Sink Interfaces v uživatelské příručce HDMI Intel FPGA IP.
info_avi	Výstup	112
info_vsi	Výstup	61
colordepth_mgmt_sync	Výstup	2
vid_data	Výstup	N*48	Základní video porty HDMI RX Poznámka: N = symboly na hodiny Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
vid_vsync	Výstup	N
vid_hsync	Výstup	N
vid_de	Výstup	N
režimu	Výstup	1	Základní ovládací a stavové porty HDMI RX Poznámka: N = symboly na hodiny Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
ctrl	Výstup	N*6
uzamčeno	Výstup	3
vid_lock	Výstup	1
in_5v_power	Vstup	1	Detekce HDMI RX 5V a detekce hotplug Viz Rozhraní dřezu sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	Rozhraní HDMI RX DDC a SCDC
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM signály
edid_ram_access	Vstup	1	Přístupové rozhraní HDMI RX EDID RAM. Použijte edid_ram_access, když chcete zapisovat nebo číst z EDID RAM, jinak by měl být tento signál udržován na nízké úrovni.
edid_ram_address	Vstup	8
edid_ram_write	Vstup	1
edid_ram_read	Vstup	1
edid_ram_readdata	Výstup	8
edid_ram_writedata	Vstup	8
edid_ram_waitrequest	Výstup	1

Tabulka 43. Signály nejvyšší úrovně HDMI TX

Signál	Směr	Šířka	Popis
Signály hodin a resetování
mgmt_clk	Vstup	1	Vstup systémových hodin (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Vstup	1	Volně běžící hodiny (625 MHz) pro primární referenční hodiny transceiveru. Tyto hodiny jsou vyžadovány pro kalibraci transceiveru během stavu napájení. Tyto hodiny mohou mít libovolnou frekvenci.
resetovat	Vstup	1	Vstup resetování systému
hdmi_clk_in	Vstup	1	Referenční hodiny na TX IOPLL a TX PLL. Hodinová frekvence je stejná jako hodinová frekvence TMDS.
vid_clk_out	Výstup	1	Výstup video hodin
ls_clk_out	Výstup	1	Výstup hodin linky
sys_init	Výstup	1	Inicializace systému pro resetování systému po zapnutí
reset_xcvr	Vstup	1	Resetujte na TX transceiver
reset_pll	Vstup	1	Resetujte na IOPLL a TX PLL
reset_pll_reconfig	Výstup	1	Resetovat na rekonfiguraci PLL

TX Transceiver a IOPLL signály
tx_serial_data	Výstup	4	Sériová data HDMI z TX Native PHY
gxb_tx_ready	Výstup	1	Indikuje, že TX Native PHY je připraveno
gxb_tx_cal_busy_out	Výstup	4	TX Nativní obsazovací signál PHY kalibrace do arbitra transceiveru
gxb_tx_cal_busy_in	Vstup	4	Kalibrační obsazovací signál z arbitra transceiveru do TX Native PHY

TX Transceiver a IOPLL signály
iopll_locked	Výstup	1	Označte, že IOPLL je uzamčen
txpll_locked	Výstup	1	Označuje, že TX PLL je uzamčeno
gxb_reconfig_write	Vstup	4	Rekonfigurace transceiveru Avalon paměťově mapované rozhraní z TX Native PHY do arbitra transceiveru
gxb_reconfig_read	Vstup	4
gxb_reconfig_address	Vstup	40
gxb_reconfig_writedata	Vstup	128
gxb_reconfig_readdata	Výstup	128
gxb_reconfig_waitrequest	Výstup	4

TX IOPLL a TX PLL rekonfigurační signály
pll_reconfig_write/ tx_pll_reconfig_write	Vstup	1	TX IOPLL/TX PLL rekonfigurace Paměťově mapovaná rozhraní Avalon
pll_reconfig_read/ tx_pll_reconfig_read	Vstup	1
pll_reconfig_address/ tx_pll_reconfig_address	Vstup	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Vstup	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Výstup	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Výstup	1
os	Vstup	2	Oversampling faktor: • 0: Žádné oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
opatření	Vstup	24	Označuje taktovací frekvenci TMDS vysílaného rozlišení videa.

HDMI TX jádrové signály
ctrl	Vstup	6*N	Základní ovládací rozhraní HDMI TX Poznámka: N = Symboly na hodiny Viz část Zdrojová rozhraní v HDMI Další informace naleznete v uživatelské příručce Intel FPGA IP.
režimu	Vstup	1
TMDS_Bit_clock_Ratio	Vstup	1	SCDC registrová rozhraní Další informace naleznete v části Zdrojová rozhraní v uživatelské příručce HDMI Intel FPGA IP.
Scrambler_Enable	Vstup	1
audio_de	Vstup	1	Základní audio rozhraní HDMI TX Viz Zdrojová rozhraní sekce v HDMI Intel FPGA IP Uživatelská příručka pro více informací.
audio_mute	Vstup	1
audio_data	Vstup	256
pokračování…

HDMI TX jádrové signály
audio_info_ai	Vstup	49
audio_N	Vstup	22
audio_CTS	Vstup	22
audio_metadata	Vstup	166
audio_format	Vstup	5
i2c_master_write	Vstup	1	TX I2C master Avalon paměťově mapované rozhraní k I2C masteru uvnitř TX jádra. Poznámka: Tyto signály jsou dostupné pouze po zapnutí Zahrnout I2C parametr.
i2c_master_read	Vstup	1
i2c_master_address	Vstup	4
i2c_master_writedata	Vstup	32
i2c_master_readdata	Výstup	32
aux_ready	Výstup	1	Pomocná rozhraní jádra HDMI TX Další informace naleznete v části Zdrojová rozhraní v uživatelské příručce HDMI Intel FPGA IP.
aux_data	Vstup	72
aux_sop	Vstup	1
aux_eop	Vstup	1
aux_valid	Vstup	1
gcp	Vstup	6	Signály postranního pásma jádra HDMI TX Další informace naleznete v části Zdrojová rozhraní v uživatelské příručce HDMI Intel FPGA IP.
info_avi	Vstup	113
info_vsi	Vstup	62
vid_data	Vstup	N*48	Základní video porty HDMI TX Poznámka: N = symbolů na hodiny Další informace naleznete v části Zdrojová rozhraní v uživatelské příručce HDMI Intel FPGA IP.
vid_vsync	Vstup	N
vid_hsync	Vstup	N
vid_de	Vstup	N

I2C a signály detekce horké zástrčky
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Poznámka: Když zapnete Zahrnout I2C Tento signál je umístěn v jádře TX a na této úrovni nebude viditelný.	Výstup	1	Paměťově mapovaná rozhraní I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Poznámka: Když zapnete Zahrnout I2C Tento signál je umístěn v jádře TX a na této úrovni nebude viditelný.	Výstup	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Poznámka: Když zapnete Zahrnout I2C Tento signál je umístěn v jádře TX a na této úrovni nebude viditelný.	Vstup	1
pokračování…

I2C a signály detekce horké zástrčky
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Poznámka: Když zapnete Zahrnout I2C Tento signál je umístěn v jádře TX a na této úrovni nebude viditelný.	Vstup	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Výstup	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Výstup	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Vstup	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Vstup	1
hdmi_tx_i2c_sda	Inout	1	Rozhraní HDMI TX DDC a SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C rozhraní pro Bitec Daughter Card Revize 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Výstup	1	Avalon paměťově mapovaná rozhraní I2C masteru
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Vstup	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Vstup	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Výstup	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Vstup	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Vstup	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Výstup	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Výstup	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Vstup	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Vstup	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Výstup	8
pokračování…

I2C a signály detekce horké zástrčky
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Vstup	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Vstup	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Výstup	1
hdmi_tx_hpd_n	Vstup	1	Rozhraní detekce hotplug HDMI TX
tx_hpd_ack	Vstup	1
tx_hpd_req	Výstup	1

Tabulka 44. Signály arbitra transceiveru

Signál	Směr	Šířka	Popis
clk	Vstup	1	Rekonfigurační hodiny. Tyto hodiny musí sdílet stejné hodiny s bloky správy rekonfigurace.
resetovat	Vstup	1	Resetujte signál. Tento reset musí sdílet stejný reset s bloky správy rekonfigurace.
rx_rcfg_en	Vstup	1	Signál povolení rekonfigurace RX
tx_rcfg_en	Vstup	1	Signál povolení rekonfigurace TX
rx_rcfg_ch	Vstup	2	Označuje, který kanál má být překonfigurován na jádře RX. Tento signál musí vždy zůstat aktivní.
tx_rcfg_ch	Vstup	2	Označuje, který kanál má být překonfigurován na TX jádru. Tento signál musí vždy zůstat aktivní.
rx_reconfig_mgmt_write	Vstup	1	Rekonfigurace Rozhraní Avalon-MM ze správy rekonfigurace RX
rx_reconfig_mgmt_read	Vstup	1
rx_reconfig_mgmt_address	Vstup	10
rx_reconfig_mgmt_writedata	Vstup	32
rx_reconfig_mgmt_readdata	Výstup	32
rx_reconfig_mgmt_waitrequest	Výstup	1
tx_reconfig_mgmt_write	Vstup	1	Rekonfigurace Rozhraní Avalon-MM ze správy TX rekonfigurace
tx_reconfig_mgmt_read	Vstup	1
tx_reconfig_mgmt_address	Vstup	10
tx_reconfig_mgmt_writedata	Vstup	32
tx_reconfig_mgmt_readdata	Výstup	32
tx_reconfig_mgmt_waitrequest	Výstup	1
reconfig_write	Výstup	1	Rekonfigurace Avalon-MM rozhraní k transceiveru
reconfig_read	Výstup	1
pokračování…

Signál	Směr	Šířka	Popis
reconfig_address	Výstup	10
reconfig_writedata	Výstup	32
rx_reconfig_readdata	Vstup	32
rx_reconfig_waitrequest	Vstup	1
tx_reconfig_readdata	Vstup	1
tx_reconfig_waitrequest	Vstup	1
rx_cal_busy	Vstup	1	Kalibrační stavový signál z RX transceiveru
tx_cal_busy	Vstup	1	Kalibrační stavový signál z TX transceiveru
rx_reconfig_cal_busy	Výstup	1	Signál stavu kalibrace do ovladače resetování PHY transceiveru RX
tx_reconfig_cal_busy	Výstup	1	Kalibrační stavový signál z TX transceiveru reset ovládání PHY

Tabulka 45. Signály spojení RX-TX

Signál	Směr	Šířka	Popis
resetovat	Vstup	1	Resetujte video/audio/pomocné/postranní pásma FIFO buffer.
hdmi_tx_ls_clk	Vstup	1	Hodiny rychlosti připojení HDMI TX
hdmi_rx_ls_clk	Vstup	1	Hodiny rychlosti připojení HDMI RX
hdmi_tx_vid_clk	Vstup	1	Video hodiny HDMI TX
hdmi_rx_vid_clk	Vstup	1	Video hodiny HDMI RX
hdmi_rx_locked	Vstup	3	Indikuje stav uzamčení HDMI RX
hdmi_rx_de	Vstup	N	Video rozhraní HDMI RX Poznámka: N = symboly na hodiny
hdmi_rx_hsync	Vstup	N
hdmi_rx_vsync	Vstup	N
hdmi_rx_data	Vstup	N*48
rx_audio_format	Vstup	5	Zvuková rozhraní HDMI RX
rx_audio_metadata	Vstup	165
rx_audio_info_ai	Vstup	48
rx_audio_CTS	Vstup	20
rx_audio_N	Vstup	20
rx_audio_de	Vstup	1
rx_audio_data	Vstup	256
rx_gcp	Vstup	6	Rozhraní postranního pásma HDMI RX
rx_info_avi	Vstup	112
rx_info_vsi	Vstup	61
pokračování…

Signál	Směr	Šířka	Popis
rx_aux_eop	Vstup	1	Pomocná rozhraní HDMI RX
rx_aux_sop	Vstup	1
rx_aux_valid	Vstup	1
rx_aux_data	Vstup	72
hdmi_tx_de	Výstup	N	Video rozhraní HDMI TX Poznámka: N = symboly na hodiny
hdmi_tx_hsync	Výstup	N
hdmi_tx_vsync	Výstup	N
hdmi_tx_data	Výstup	N*48
tx_audio_format	Výstup	5	Zvuková rozhraní HDMI TX
tx_audio_metadata	Výstup	165
tx_audio_info_ai	Výstup	48
tx_audio_CTS	Výstup	20
tx_audio_N	Výstup	20
tx_audio_de	Výstup	1
tx_audio_data	Výstup	256
tx_gcp	Výstup	6	Rozhraní postranního pásma HDMI TX
tx_info_avi	Výstup	112
tx_info_vsi	Výstup	61
tx_aux_eop	Výstup	1	Pomocná rozhraní HDMI TX
tx_aux_sop	Výstup	1
tx_aux_valid	Výstup	1
tx_aux_data	Výstup	72
tx_aux_ready	Výstup	1

Tabulka 46. Systémové signály Platform Designer

Signál	Směr	Šířka	Popis
cpu_clk (Intel Quartus Prime Standard Edition)	Vstup	1	hodiny CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Vstup	1	Reset CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Vstup	1	Poměr bitových hodin TMDS
measure_pio_external_connection_export	Vstup	24	Očekávaná frekvence hodin TMDS
pokračování…

Signál	Směr	Šířka	Popis
measure_valid_pio_external_connection_export t	Vstup	1	Označuje, že měření PIO je platné
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Vstup	1	Rozhraní I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Vstup	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Výstup	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Výstup	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Vstup	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Vstup	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Výstup	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Výstup	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Výstup	3	I2C Master Avalon paměťově mapovaná rozhraní pro DDC a SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Výstup	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Vstup	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Výstup	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Vstup	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Výstup	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Výstup	3	Paměťově mapovaná rozhraní I2C Master Avalon pro dceřinou kartu Bitec revize 11, ovládání T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Výstup	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Vstup	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Výstup	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Vstup	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Výstup	1
pokračování…

Signál	Směr	Šířka	Popis
edid_ram_access_pio_external_connection_exp ort	Výstup	1	EDID přístupová rozhraní RAM. Proveďte export edid_ram_access_pio_ external_connection_, když chcete zapisovat nebo číst z paměti EDID RAM v horní části RX. Připojte EDID RAM access Avalon-MM slave v Platform Designer k rozhraní EDID RAM na modulech RX nejvyšší úrovně.
edid_ram_slave_translator_address	Výstup	8
edid_ram_slave_translator_write	Výstup	1
edid_ram_slave_translator_read	Výstup	1
edid_ram_slave_translator_readdata	Vstup	8
edid_ram_slave_translator_writedata	Výstup	8
edid_ram_slave_translator_waitrequest	Vstup	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Vstup	1	RX PMA Reconfiguration Avalon paměťově mapovaná rozhraní
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Vstup	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Výstup	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Výstup	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Výstup	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Výstup	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Vstup	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Výstup	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Vstup	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Vstup	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Výstup	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Výstup	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Vstup	1	TX PLL Rekonfigurace Avalon paměťově mapovaná rozhraní
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Výstup	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Výstup	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Výstup	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Výstup	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Vstup	32
pokračování…

Signál	Směr	Šířka	Popis
tx_pll_waitrequest_pio_external_connection_ export	Vstup	1	TX PLL čekací požadavek
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Výstup	12	TX PMA Reconfiguration Avalon paměťově mapovaná rozhraní
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Výstup	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Výstup	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Vstup	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Výstup	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Vstup	1
tx_pma_waitrequest_pio_external_connection_ export	Vstup	1	TX PMA čekací požadavek
tx_pma_cal_busy_pio_external_connection_exp ort	Vstup	1	Rekalibrace TX PMA zaneprázdněna
tx_pma_ch_export	Výstup	2	TX PMA kanály
tx_rcfg_en_pio_external_connection_export	Výstup	1	TX PMA Reconfiguration Enable
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Výstup	32	TX IOPLL Reconfiguration Avalon paměťově mapovaná rozhraní
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Vstup	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Vstup	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Výstup	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Výstup	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Výstup	1
tx_os_pio_external_connection_export	Výstup	2	Oversampling faktor: • 0: Žádné oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Výstup	1	Resetujte na IOPLL a TX PLL
tx_rst_xcvr_pio_external_connection_export	Výstup	1	Resetovat na TX Native PHY
wd_timer_resetrequest_reset	Výstup	1	Reset časovače hlídacího psa
color_depth_pio_external_connection_export	Vstup	2	Barevná hloubka
tx_hpd_ack_pio_external_connection_export	Výstup	1	Pro TX hotplug detekovat handshaking
tx_hpd_req_pio_external_connection_export	Vstup	1

3.8. Navrhněte parametry RTL
Použijte parametry HDMI TX a RX Top RTL k přizpůsobení designu napřample.
Většina parametrů návrhu je k dispozici v Design Exampkartu editoru parametrů HDMI Intel FPGA IP. Stále můžete změnit design napřample vás nastaví
provedené v editoru parametrů prostřednictvím parametrů RTL.

Tabulka 47. Horní parametry HDMI RX

Parametr	Hodnota	Popis
SUPPORT_DEEP_COLOR	• 0: Žádná sytá barva • 1: Sytá barva	Určuje, zda jádro může kódovat formáty hlubokých barev.
SUPPORT_AUXILIARY	• 0: Bez AUX • 1: AUX	Určuje, zda je zahrnuto kódování pomocného kanálu.
SYMBOLS_PER_CLOCK	8	Podporuje 8 symbolů na hodiny pro zařízení Intel Arria 10.
SUPPORT_AUDIO	• 0: Žádný zvuk • 1: Zvuk	Určuje, zda jádro může kódovat zvuk.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Výchozí hodnota)	Log základ 2 velikosti EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Necílí na žádnou dceřinou kartu Bitec HDMI • 4: Podporuje Bitec HDMI dceřinou kartu revize 4 • 6: Targeting Bitec HDMI dceřiná karta revize 6 •11: Targeting Bitec HDMI dceřiná karta revize 11 (výchozí)	Určuje revizi použité dceřiné karty Bitec HDMI. Když změníte revizi, design může zaměnit kanály transceiveru a převrátit polaritu podle požadavků dceřiné karty Bitec HDMI. Pokud nastavíte parametr BITEC_DAUGHTER_CARD_REV na 0, design neprovede žádné změny kanálů transceiveru a polarity.
POLARITY_INVERSION	• 0: Invertujte polaritu • 1: Nepřevracejte polaritu	Nastavte tento parametr na 1, chcete-li invertovat hodnotu každého bitu vstupních dat. Nastavením tohoto parametru na 1 přiřadíte 4'b1111 portu rx_polinv transceiveru RX.

Tabulka 48. Horní parametry HDMI TX

Parametr	Hodnota	Popis
USE_FPLL	1	Podporuje fPLL jako TX PLL pouze pro zařízení Intel Cyclone® 10 GX. Vždy nastavte tento parametr na 1.
SUPPORT_DEEP_COLOR	• 0: Žádná sytá barva • 1: Sytá barva	Určuje, zda jádro může kódovat formáty hlubokých barev.
SUPPORT_AUXILIARY	• 0: Bez AUX • 1: AUX	Určuje, zda je zahrnuto kódování pomocného kanálu.
SYMBOLS_PER_CLOCK	8	Podporuje 8 symbolů na hodiny pro zařízení Intel Arria 10.
pokračování…

Parametr	Hodnota	Popis
SUPPORT_AUDIO	• 0: Žádný zvuk • 1: Zvuk	Určuje, zda jádro může kódovat zvuk.
BITEC_DAUGHTER_CARD_REV	• 0: Necílí na žádnou dceřinou kartu Bitec HDMI • 4: Podporuje Bitec HDMI dceřinou kartu revize 4 • 6: Targeting Bitec HDMI dceřiná karta revize 6 • 11: Targeting Bitec HDMI dceřiná karta revize 11 (výchozí)	Určuje revizi použité dceřiné karty Bitec HDMI. Když změníte revizi, design může zaměnit kanály transceiveru a převrátit polaritu podle požadavků dceřiné karty Bitec HDMI. Pokud nastavíte parametr BITEC_DAUGHTER_CARD_REV na 0, design neprovede žádné změny kanálů transceiveru a polarity.
POLARITY_INVERSION	• 0: Invertujte polaritu • 1: Nepřevracejte polaritu	Nastavte tento parametr na 1, chcete-li invertovat hodnotu každého bitu vstupních dat. Nastavením tohoto parametru na 1 přiřadíte 4'b1111 portu tx_polinv TX transceiveru.

3.9. Nastavení hardwaru
Design HDMI Intel FPGA IP example je kompatibilní s HDMI 2.0b a provádí ukázku smyčky pro standardní HDMI video stream.
Chcete-li spustit test hardwaru, připojte zařízení s podporou HDMI – například grafickou kartu s rozhraním HDMI – k bloku Transceiver Native PHY RX a jímce HDMI.
vstup.

1. Sink HDMI dekóduje port na standardní video stream a odešle jej do jádra pro obnovu hodin.
2. Jádro HDMI RX dekóduje obrazová, přídavná a zvuková data, která mají být vrácena zpět paralelně k jádru HDMI TX prostřednictvím DCFIFO.
3. Zdrojový port HDMI dceřiné karty FMC přenáší obraz na monitor.

Poznámka:
Pokud chcete použít jinou vývojovou desku Intel FPGA, musíte změnit přiřazení zařízení a přiřazení pinů. Analogové nastavení transceiveru je testováno pro vývojovou sadu Intel Arria 10 FPGA a dceřinou kartu Bitec HDMI 2.0. Můžete upravit nastavení pro vlastní desku.

Tabulka 49. Funkce integrovaného tlačítka a uživatelské LED

Tlačítko/LED	Funkce
cpu_resetn	Jedním stisknutím provedete reset systému.
user_pb[0]	Jedním stisknutím přepnete signál HPD na standardní zdroj HDMI.
user_pb[1]	• Stisknutím a podržením dáte jádru TX pokyn k odeslání signálu kódovaného DVI. • Uvolněním odešlete kódovaný signál HDMI.
user_pb[2]	• Stisknutím a podržením přikážete jádru TX, aby zastavilo odesílání informačních rámců ze signálů postranního pásma. • Uvolněním obnovíte odesílání informačních rámečků ze signálů postranního pásma.
USER_LED[0]	Stav uzamčení RX HDMI PLL. • 0 = odemčeno • 1 = Zamčeno
USER_LED[1]	Stav připravenosti vysílače RX.
pokračování…

Tlačítko/LED	Funkce
	• 0 = Nepřipraveno • 1 = Připraveno
USER_LED[2]	Stav uzamčení jádra RX HDMI. • 0 = Minimálně 1 kanál odblokován • 1 = všechny 3 kanály uzamčeny
USER_LED[3]	RX oversampling status. • 0 = nepřekročeníampled (datová rychlost > 1,000 10 Mbps v zařízení Intel Arria XNUMX) • 1 = Oversampled (datová rychlost < 100 Mbps v zařízení Intel Arria 10)
USER_LED[4]	Stav uzamčení TX HDMI PLL. • 0 = odemčeno • 1 = Zamčeno
USER_LED[5]	Stav TX transceiveru připraven. • 0 = Nepřipraveno • 1 = Připraveno
USER_LED[6]	Stav uzamčení TX transceiveru PLL. • 0 = odemčeno • 1 = Zamčeno
USER_LED[7]	TX oversampling status. • 0 = nepřekročeníampled (datová rychlost > 1,000 10 Mbps v zařízení Intel Arria XNUMX) • 1 = Oversampled (datová rychlost < 1,000 Mbps v zařízení Intel Arria 10)

3.10. Simulační testovací stůl
Simulační testbench simuluje sériovou smyčku HDMI TX k jádru RX.
Poznámka:
Tato simulační testovací plocha není podporována pro návrhy s povoleným parametrem Include I2C.

3. HDMI 2.0 Design Přample (Podpora FRL = 0)
683156 2022.12.27 XNUMX | XNUMX XNUMX XNUMX
Obrázek 28. Blokové schéma HDMI Intel FPGA IP Simulation Testbench

Tabulka 50. Komponenty Testbench

Komponent	Popis
Video TPG	Video podnět poskytuje generátor testovacího obrazce videa (TPG).
Zvuk S.ample Gen	Audio sample generátor poskytuje audio sample podnět. Generátor generuje zvyšující se testovací datový vzor, ​​který má být přenášen přes audio kanál.
Aux Sample Gen	Společnost aux sample generátor poskytuje pomocné sample podnět. Generátor generuje pevná data pro přenos z vysílače.
Kontrola CRC	Tato kontrola ověřuje, zda obnovená hodinová frekvence TX transceiveru odpovídá požadované rychlosti přenosu dat.
Kontrola zvukových dat	Kontrola zvukových dat porovnává, zda je narůstající testovací datový vzor přijímán a dekódován správně.
Kontrola pomocných dat	Kontrola pomocných dat porovnává, zda jsou očekávaná pomocná data přijímána a dekódována správně na straně přijímače.

Testbench simulace HDMI provádí následující ověřovací testy:

Funkce HDMI	Ověření
Video data	• Testbench implementuje kontrolu CRC na vstupním a výstupním videu. • Kontroluje hodnotu CRC vysílaných dat proti CRC vypočítanému v přijatých video datech. • Testbench poté provede kontrolu po detekci 4 stabilních signálů V-SYNC z přijímače.
Pomocná data	• Pomocné sampGenerátor souboru generuje pevná data, která mají být vysílána z vysílače. • Na straně přijímače generátor porovnává, zda jsou očekávaná pomocná data přijímána a dekódována správně.
Zvuková data	• Zvukové sampGenerátor souboru generuje zvyšující se testovací datový vzor, ​​který se má přenášet přes audio kanál. • Na straně přijímače kontrola audio dat kontroluje a porovnává, zda je narůstající testovací datový vzor přijímán a dekódován správně.

Úspěšná simulace končí následující zprávou:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulační průchod

Tabulka 51. HDMI Intel FPGA IP Design Přample Podporované simulátory

Simulátor	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Ano	Ano
VCS/VCS MX	Ano	Ano
Riviera-PRO	Ano	Ano
Xcelium Parallel	Ano	Žádný

3.11. Upgrade vašeho designu
Tabulka 52. Design HDMI Přample Kompatibilita s předchozí verzí softwaru Intel Quartus Prime Pro Edition

Design Přample Varianta	Možnost upgradu na Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Design Přample (Podpora FRL = 0)	Žádný

Pro jakýkoli nekompatibilní design, napřamples, musíte udělat následující:

1. Vygenerovat nový design napřample v aktuální verzi softwaru Intel Quartus Prime Pro Edition využívající stejné konfigurace jako váš stávající design.
2. Porovnejte celý design napřample adresář s designem exampsoubor vytvořený pomocí předchozí verze softwaru Intel Quartus Prime Pro Edition. Port nad nalezenými změnami.

HDCP Over HDMI 2.0/2.1 Design Přample

Hardwarový design HDCP přes HDMI example vám pomůže vyhodnotit funkčnost funkce HDCP a umožní vám tuto funkci používat ve vašich návrzích Intel Arria 10.
Poznámka:
Funkce HDCP není součástí softwaru Intel Quartus Prime Pro Edition. Chcete-li získat přístup k funkci HDCP, kontaktujte společnost Intel na adrese https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Ochrana digitálního obsahu s vysokou šířkou pásma (HDCP)
High-bandwidth Digital Content Protection (HDCP) je forma ochrany digitálních práv k vytvoření zabezpečeného spojení mezi zdrojem a displejem.
Intel vytvořil originální technologii, která je licencována skupinou Digital Content Protection LLC. HDCP je metoda ochrany proti kopírování, kde je audio/video stream mezi vysílačem a přijímačem šifrován, čímž je chráněn proti nelegálnímu kopírování.
Funkce HDCP odpovídá specifikaci HDCP verze 1.4 a specifikaci HDCP verze 2.3.
IP adresy HDCP 1.4 a HDCP 2.3 provádějí veškeré výpočty v rámci logiky hardwarového jádra, přičemž žádné důvěrné hodnoty (jako je soukromý klíč a klíč relace) nejsou přístupné zvenčí šifrované IP.

Tabulka 53. HDCP IP funkce

IP HDCP	Funkce
HDCP 1.4 IP	• Výměna autentizace — Výpočet hlavního klíče (Km) — Generování náhodných An — Výpočet klíče relace (Ks), M0 a R0. • Autentizace pomocí opakovače — Výpočet a ověření V a V' • Ověření integrity spojení — Výpočet rámcového klíče (Ki), Mi a Ri.
pokračování…

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

ISO
9001:2015
Registrovaný

IP HDCP	Funkce
	• Všechny režimy šifrování včetně hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher a hdcpRngCipher • Signalizace stavu původního šifrování (DVI) a signalizace stavu rozšířeného šifrování (HDMI) • Generátor skutečných náhodných čísel (TRNG) — Hardwarová, plně digitální implementace a nedeterministický generátor náhodných čísel
HDCP 2.3 IP	• Generování hlavního klíče (km), klíče relace (ks) a nonce (rn, riv). — V souladu s NIST.SP800-90A generování náhodných čísel • Autentizace a výměna klíčů — Generování náhodných čísel pro rtx a rrx v souladu s NIST.SP800-90A generování náhodných čísel — Ověření podpisu certifikátu příjemce (certrx) pomocí veřejného klíče DCP (kpubdcp) — 3072 bitů RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) šifrování a dešifrování hlavního klíče (km) — Odvození kd (dkey0, dkey1) pomocí režimu AES-CTR — Výpočet a ověření H a H' — Výpočet Ekh (km) a km (párování) • Autentizace pomocí opakovače — Výpočet a ověření V a V' — Výpočet a ověření M a M' • Obnovitelnost systému (SRM) — Ověření podpisu SRM pomocí kpubdcp — 3072 bitů RSASSA-PKCS#1 v1.5 • Výměna klíče relace • Generování a výpočet Edkey(ks) a riv. • Odvození dkey2 pomocí režimu AES-CTR • Kontrola lokality — Výpočet a ověření L a L' — Generace nonce (rn) • Správa datového toku — Generování toku klíčů založené na režimu AES-CTR • Asymetrické krypto-algoritmy — RSA s délkou modulu 1024 (kpubrx) a 3072 (kpubdcp) bitů — RSA-CRT (Chinese Remainder Theorem) s délkou modulu 512 (kprivrx) bitů a délkou exponentu 512 (kprivrx) bitů • Nízkoúrovňová kryptografická funkce — Symetrické krypto-algoritmy • Režim AES-CTR s délkou klíče 128 bitů — Algoritmy hash, MGF a HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Generátor skutečných náhodných čísel (TRNG) • Vyhovuje NIST.SP800-90A • Plně digitální implementace založená na hardwaru a nedeterministický generátor náhodných čísel

4.1.1. HDCP Over HDMI Design Přample Architecture
Funkce HDCP chrání data při přenosu dat mezi zařízeními připojenými přes HDMI nebo jiné digitální rozhraní chráněné HDCP.
Systémy chráněné HDCP zahrnují tři typy zařízení:

4. HDCP přes HDMI 2.0/2.1 Design Přample
683156 2022.12.27 XNUMX | XNUMX XNUMX XNUMX
• Zdroje (TX)
• Dřezy (RX)
• Opakovače
Tento design example demonstruje systém HDCP v opakovacím zařízení, kde přijímá data, dešifruje je, poté je znovu zašifruje a nakonec znovu přenese data. Opakovače mají HDMI vstupy i výstupy. Vytvoří instanci vyrovnávacích pamětí FIFO, aby provedl přímý průchod HDMI video streamu mezi HDMI jímkou ​​a zdrojem. Může provádět určité zpracování signálu, jako je převod videí do formátu s vyšším rozlišením nahrazením vyrovnávacích pamětí FIFO jádry IP sady Video and Image Processing (VIP).

Obrázek 29. HDCP Over HDMI Design Přample Blokový diagram

Následující popisy o architektuře návrhu exampOdpovídají designu HDCP přes HDMI, napřampblokové schéma. Když SUPPORT FRL = 1 nebo
PODPORA HDCP KEY MANAGEMENT = 1, design exampHierarchie souborů se mírně liší od obrázku 29 na stránce 95, ale základní funkce HDCP zůstávají zachovány
stejný.

1. HDCP1x a HDCP2x jsou adresy IP, které jsou dostupné prostřednictvím editoru parametrů IP HDMI Intel FPGA. Když nakonfigurujete HDMI IP v editoru parametrů, můžete povolit a zahrnout buď HDCP1x nebo HDCP2x nebo obě IP jako součást subsystému. S povolenými oběma HDCP IP se HDMI IP konfiguruje v kaskádové topologii, kde jsou HDCP2x a HDCP1x IP propojeny zády k sobě.
   • Výstupní rozhraní HDCP HDMI TX odesílá nešifrovaná audio a video data.
   • Nešifrovaná data jsou zašifrována aktivním blokem HDCP a odeslána zpět do HDMI TX přes rozhraní HDCP Ingress pro přenos přes linku.
   • Subsystém CPU jako hlavní autentizační řadič zajišťuje, že pouze jedna z IP HDCP TX je v daném okamžiku aktivní a druhá je pasivní.
   • Podobně HDCP RX také dešifruje data přijatá přes linku z externího HDCP TX.
2. IP adresy HDCP musíte naprogramovat pomocí produkčních klíčů vydaných ochranou digitálního obsahu (DCP). Načtěte následující klíče:
   Tabulka 54. Produkční klíče vydané DCP
   

   HDCP	TX / RX	Klíče
   HDCP2x	TX	16 bajtů: Globální konstanta (lc128)
   	RX	• 16 bajtů (stejné jako TX): Globální konstanta (lc128) • 320 bajtů: soukromý klíč RSA (kprivrx) • 522 bajtů: certifikát veřejného klíče RSA (certrx)
   HDCP1x	TX	• 5 bajtů: TX Key Selection Vector (Aksv) • 280 bajtů: TX soukromé klíče zařízení (Akeys)
   	RX	• 5 bajtů: RX Key Selection Vector (Bksv) • 280 bajtů: klíče soukromého zařízení RX (Bkeys)

   Design example implementuje klíčové paměti jako jednoduchou synchronní RAM se dvěma porty a dvěma hodinami. Pro malou velikost klíče, jako je HDCP2x TX, IP implementuje paměť klíčů pomocí registrů v běžné logice.
   Poznámka: Intel neposkytuje produkční klíče HDCP s designem example nebo Intel FPGA IP za žádných okolností. Chcete-li použít IP adresy HDCP nebo design napřampMusíte se stát osvojitelem HDCP a získat produkční klíče přímo od společnosti Digital Content Protection LLC (DCP).
   Chcete-li spustit design example, buď upravíte paměť klíče files v době kompilace pro zahrnutí produkčních klíčů nebo implementaci logických bloků pro bezpečné čtení produkčních klíčů z externího úložného zařízení a jejich zápis do pamětí klíčů za běhu.

3. Kryptografické funkce implementované v HDCP2x IP můžete taktovat s libovolnou frekvencí až do 200 MHz. Frekvence těchto hodin určuje, jak rychle
   Ověření HDCP2x funguje. Můžete se rozhodnout sdílet 100 MHz hodiny používané pro procesor Nios II, ale latence ověřování by se zdvojnásobila ve srovnání s použitím hodin 200 MHz.
4. Hodnoty, které musí být vyměněny mezi HDCP TX a HDCP RX, jsou sdělovány přes rozhraní HDMI DDC (sériové rozhraní I2 C) HDCP-
   chráněné rozhraní. HDCP RX musí prezentovat logické zařízení na sběrnici I2C pro každou linku, kterou podporuje. I2C slave je duplikován pro port HDCP s adresou zařízení 0x74. Řídí port registru HDCP (Avalon-MM) IP HDCP2x a HDCP1x RX.
5. HDMI TX používá IC master ke čtení EDID z RX a přenosu dat SCDC, která jsou potřebná pro provoz HDMI 2.0, do RX. Stejný I2C master, který je řízen procesorem Nios II, se také používá k přenosu HDCP zpráv mezi TX a RX. I2C master je zabudován v subsystému CPU.
6. Procesor Nios II funguje jako hlavní v ověřovacím protokolu a řídí řídicí a stavové registry (Avalon-MM) jak HDCP2x, tak HDCP1x TX.
   IP adresy. Softwarové ovladače implementují stavový stroj autentizačního protokolu včetně ověření podpisu certifikátu, výměny hlavního klíče, kontroly lokality, výměny klíčů relace, párování, kontroly integrity spojení (HDCP1x) a autentizace pomocí opakovačů, jako je šíření informací o topologii a šíření informací o správě toku. Softwarové ovladače neimplementují žádnou z kryptografických funkcí vyžadovaných ověřovacím protokolem. Místo toho hardware HDCP IP implementuje všechny kryptografické funkce, které zajišťují, že nelze získat přístup k žádným důvěrným hodnotám.
   7. Ve skutečné demonstraci opakovače, kde je vyžadováno šíření informací o topologii proti proudu, procesor Nios II řídí port opakovače zpráv (Avalon-MM) IP HDCP2x i HDCP1x RX. Procesor Nios II vymaže bit RX REPEATER na 0, když zjistí, že připojený downstream není schopen HDCP nebo když není připojen žádný downstream. Bez následného připojení je nyní systém RX spíše koncovým přijímačem než opakovačem. Naopak procesor Nios II nastaví bit RX REPEATER na 1 po zjištění, že downstream je schopen HDCP.

4.2. Tok softwaru procesoru Nios II
Vývojový diagram softwaru Nios II obsahuje ovládací prvky ověřování HDCP přes aplikaci HDMI.
Obrázek 30. Vývojový diagram softwaru procesoru Nios II

1. Software Nios II inicializuje a resetuje HDMI TX PLL, TX transceiver PHY, I2C master a externí TI retimer.
2. Software Nios II se dotazuje na platný signál periodické detekce rychlosti z obvodu detekce rychlosti RX, aby určil, zda se rozlišení videa změnilo a zda je nutná rekonfigurace vysílání. Software také dotazuje signál detekce TX hot-plug, aby určil, zda došlo k události TX hot-plug.
3. Když je z obvodu detekce rychlosti RX přijat platný signál, software Nios II načte hodnoty SCDC a hloubky hodin z HDMI RX a na základě zjištěné rychlosti načte pásmo frekvence hodin, aby určil, zda je nutná rekonfigurace HDMI TX PLL a transceiveru PHY. Pokud je vyžadována rekonfigurace TX, software Nios II přikáže I2C masteru, aby odeslal hodnotu SCDC na externí RX. Poté vydá příkaz k překonfigurování HDMI TX PLL a TX transceiveru
   PHY, následuje rekalibrace zařízení a resetovací sekvence. Pokud se rychlost nezmění, není nutná ani rekonfigurace vysílání, ani opětovné ověření HDCP.
4. Když dojde k události TX hot-plug, software Nios II nařídí I2C masteru, aby odeslal hodnotu SCDC do externího RX a poté načetl EDID z RX
   a aktualizujte interní EDID RAM. Software pak šíří informace EDID do upstreamu.
5. Software Nios II zahájí aktivitu HDCP příkazem I2C masteru, aby načetl offset 0x50 z externího RX, aby zjistil, zda downstream podporuje HDCP, nebo
   jinak:
   • Je-li vrácená hodnota HDCP2Version 1, následný datový tok je kompatibilní s HDCP2x.
   • Pokud je vrácená hodnota všech čtení 0x50 nula, downstream je schopen HDCP0x.
   • Pokud je vrácená hodnota všech čtení 0x50 1, downstream buď není schopen HDCP, nebo je neaktivní.
   • Pokud downstream dříve nepodporoval HDCP nebo byl neaktivní, ale aktuálně je schopen HDCP, software nastaví bit REPEATER opakovače proti proudu (RX) na 1, aby indikoval, že RX je nyní opakovač.
   • Pokud je downstream dříve kompatibilní s HDCP, ale aktuálně není schopen HDCP nebo je neaktivní, software nastaví bit REPEATER na 0, aby indikoval, že RX je nyní koncovým přijímačem.
6. Software spouští autentizační protokol HDCP2x, který zahrnuje ověření podpisu certifikátu RX, výměnu hlavního klíče, kontrolu lokality, výměnu klíče relace, párování, autentizaci s opakovači, jako je šíření informací o topologii.
7. V ověřeném stavu software Nios II přikáže I2C masteru, aby se dotazoval na registr RxStatus z externího RX, a pokud software zjistí, že je nastaven bit REAUTH_REQ, zahájí opětovnou autentizaci a deaktivuje šifrování TX.
8. Když je downstream opakovač a bit READY registru RxStatus je nastaven na 1, obvykle to znamená, že se topologie downstreamu změnila. Software Nios II tedy nařídí I2C masteru, aby načetl ReceiverID_List z downstreamu a ověřil seznam. Pokud je seznam platný a není detekována žádná chyba topologie, software pokračuje do modulu Content Stream Management. V opačném případě zahájí opětovné ověření a deaktivuje šifrování TX.
9. Software Nios II připraví hodnoty ReceiverID_List a RxInfo a poté zapíše na port Avalon-MM Repeater Message na předřazeném zesilovači (RX). RX pak šíří seznam na externí TX (upstream).
10. V tomto okamžiku je ověření dokončeno. Software umožňuje šifrování TX.
11. Software spouští ověřovací protokol HDCP1x, který zahrnuje výměnu klíčů a ověřování pomocí opakovačů.
12. Software Nios II provádí kontrolu integrity spojení čtením a porovnáním Ri' a Ri z externího RX (downstream) a HDCP1x TX, v daném pořadí. Pokud hodnoty
    se neshodují, znamená to ztrátu synchronizace a software zahájí opětovnou autentizaci a deaktivuje šifrování TX.
13. Pokud je downstream opakovač a bit READY registru Bcaps je nastaven na 1, obvykle to znamená, že se topologie downstreamu změnila. Software Nios II tedy nařídí I2C masteru, aby načetl hodnotu seznamu KSV z downstreamu a ověřil seznam. Pokud je seznam platný a není detekována žádná chyba topologie, software připraví seznam KSV a hodnotu Bstatus a zapíše na port Avalon-MM Repeater Message na předřazeném zesilovači (RX). RX pak šíří seznam na externí TX (upstream). V opačném případě zahájí opětovnou autentizaci a deaktivuje šifrování TX.

4.3. Návod k designu
Nastavení a spuštění HDCP přes HDMI design example se skládá z pěti stages.

1. Nastavte hardware.
2. Vytvořte návrh.
3. Upravte paměť klíče HDCP files zahrnout vaše produkční klíče HDCP.
   A. Uložte prosté produkční klíče HDCP v FPGA (podpora správy klíčů HDCP = 0)
   b. Uložte zašifrované produkční klíče HDCP do externí paměti flash nebo EEPROM (podpora správy klíčů HDCP = 1)
4. Zkompilujte návrh.
5. View výsledky.

4.3.1. Nastavte hardware
První stage z ukázky je nastavení hardwaru.
Když SUPPORT FRL = 0, postupujte podle následujících kroků pro nastavení hardwaru pro ukázku:

1. Připojte dceřinou kartu Bitec HDMI 2.0 FMC (revize 11) k vývojové sadě Arria 10 GX na FMC portu B.
2. Připojte vývojovou sadu Arria 10 GX k počítači pomocí kabelu USB.
3. Připojte kabel HDMI z konektoru HDMI RX na dceřiné kartě Bitec HDMI 2.0 FMC k zařízení HDMI s podporou HDCP, jako je grafická karta s výstupem HDMI.
4. Připojte další kabel HDMI z konektoru HDMI TX na dceřiné kartě Bitec HDMI 2.0 FMC k zařízení HDMI s podporou HDCP, jako je televize se vstupem HDMI.

Když SUPPORT FRL = 1, postupujte podle následujících kroků pro nastavení hardwaru pro demonstrace:

1. Připojte dceřinou kartu Bitec HDMI 2.1 FMC (revize 9) k vývojové sadě Arria 10 GX na FMC portu B.
2. Připojte vývojovou sadu Arria 10 GX k počítači pomocí kabelu USB.
3. Připojte kabely HDMI 2.1 kategorie 3 z konektoru HDMI RX na dceřiné kartě Bitec HDMI 2.1 FMC ke zdroji HDMI 2.1 s podporou HDCP, jako je Quantum Data 980 48G Generator.
4. Připojte další kabely HDMI 2.1 kategorie 3 z konektoru HDMI TX na dceřiné kartě Bitec HDMI 2.1 FMC k jímce HDMI 2.1 s podporou HDCP, jako je např.
   Analyzátor Quantum Data 980 48G.

4.3.2. Vygenerujte návrh
Po nastavení hardwaru je potřeba vygenerovat návrh.
Než začnete, ujistěte se, že jste do softwaru Intel Quartus Prime Pro Edition nainstalovali funkci HDCP.

1. Klepněte na Nástroje ➤ Katalog IP a jako cílovou skupinu zařízení vyberte Intel Arria 10.
   Poznámka: HDCP design napřampsoubor podporuje pouze zařízení Intel Arria 10 a Intel Stratix® 10.
2. V katalogu IP vyhledejte a poklepejte na HDMI Intel FPGA IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .qsys nebo .ip.
4. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
5. Na záložce IP nakonfigurujte požadované parametry pro TX i RX.
6. Zapněte parametr Podpora HDCP 1.4 nebo Podpora HDCP 2.3 pro vygenerování návrhu HDCP napřample.
7. Zapněte parametr Support HDCP Key Management, pokud chcete uložit produkční klíč HDCP v zašifrovaném formátu do externí flash paměti nebo EEPROM. V opačném případě vypněte parametr Support HDCP Key Management, aby se produkční klíč HDCP uložil v prostém formátu v FPGA.
8. Na Design Exampna kartě vyberte Arria 10 HDMI RX-TX Retransmit.
9. Vyberte Synthesis pro vygenerování návrhu hardwaru, napřample.
10. Pro Generovat File Formát, vyberte Verilog nebo VHDL.
11. Pro Target Development Kit vyberte Arria 10 GX FPGA Development Kit. Pokud vyberete vývojovou sadu, pak se cílové zařízení (vybrané v kroku 4) změní tak, aby odpovídalo zařízení ve vývojové sadě. Pro Arria 10 GX FPGA Development Kit je výchozí zařízení 10AX115S2F45I1SG.
12. Klikněte na Generate Example Design pro vytvoření projektu files a programování softwaru Executable and Linking Format (ELF). file.

4.3.3. Zahrnout produkční klíče HDCP
4.3.3.1. Uložte prosté produkční klíče HDCP v FPGA (podpora klíče HDCP Management = 0)
Po vygenerování návrhu upravte paměť klíče HDCP files zahrnout vaše výrobní klíče.
Chcete-li zahrnout produkční klíče, postupujte takto.

1. Vyhledejte následující klíčovou paměť files v /rtl/hdcp/ adresář:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Otevřete soubor hdcp2x_rx_kmem.v file a vyhledejte předdefinovaný faksimilový klíč R1 pro veřejný certifikát přijímače a soukromý klíč RX a globální konstantu, jak je znázorněno na příkladuampníže.
   Obrázek 31. Pole vodičů faxového klíče R1 pro veřejný certifikát přijímače
   Obrázek 32. Pole vodičů faxového klíče R1 pro soukromý klíč RX a globální konstantu
   
3. Najděte zástupný symbol pro produkční klíče a nahraďte ho svými vlastními produkčními klíči v jejich příslušném drátovém poli ve formátu big endian.
   Obrázek 33. Wire Array produkčních klíčů HDCP (zástupný symbol)
   
4. Opakujte krok 3 pro všechny ostatní paměti klíčů files. Až dokončíte vložení vašich výrobních klíčů do celé paměti klíčů files, zajistěte, aby byl parametr USE_FACSIMILE nastaven na 0 v designovém příkladuample nejvyšší úroveň file (a10_hdmi2_demo.v)

4.3.3.1.1. Mapování klíče HDCP z klíče DCP Files
Následující části popisují mapování produkčních klíčů HDCP uložených v klíči DCP files do drátového pole kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v a hdcp1x_rx_kmem.v files
Pro hdcp1x_tx_kmem.v a hdcp1x_rx_kmem.v files

• Tihle dva files sdílejí stejný formát.
• Pro identifikaci správného klíče HDCP1 TX DCP file pro hdcp1x_tx_kmem.v se ujistěte, že první 4 bajty souboru file jsou "0x01, 0x00, 0x00, 0x00".
• K identifikaci správného klíče HDCP1 RX DCP file pro hdcp1x_rx_kmem.v se ujistěte, že první 4 bajty souboru file jsou "0x02, 0x00, 0x00, 0x00".
• Klíče v klíči DCP files jsou ve formátu little-endian. K použití v kmem files, musíte je převést na big-endian.

Obrázek 34. Mapování bajtů z klíče HDCP1 TX DCP file do hdcp1x_tx_kmem.v

Poznámka:
Číslo bajtu se zobrazí v následujícím formátu:

• Velikost klíče v bajtech * číslo klíče + číslo bajtu v aktuálním řádku + konstantní posun + velikost řádku v bajtech * číslo řádku.
• 308*n označuje, že každá sada klíčů má 308 bajtů.
• 7*y znamená, že každý řádek má 7 bajtů.

Obrázek 35. HDCP1 TX DCP klíč file plnění nevyžádanými hodnotami

Obrázek 36. Pole vodičů hdcp1x_tx_kmem.v
Exampsoubor hdcp1x_tx_kmem.v a jak se jeho drátová pole mapují na example klíče HDCP1 TX DCP file na obrázku 35 na straně 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Pro hdcp2x_rx_kmem.v file

• K identifikaci správného klíče HDCP2 RX DCP file pro hdcp2x_rx_kmem.v se ujistěte, že první 4 bajty souboru file jsou "0x00, 0x00, 0x00, 0x02".
• Klíče v klíči DCP files jsou ve formátu little-endian.

Obrázek 37. Mapování bajtů z klíče HDCP2 RX DCP file do hdcp2x_rx_kmem.v
Obrázek níže ukazuje přesné mapování bajtů z klíče HDCP2 RX DCP file do hdcp2x_rx_kmem.v.

Poznámka:
Číslo bajtu se zobrazí v následujícím formátu:

• Velikost klíče v bajtech * číslo klíče + číslo bajtu v aktuálním řádku + konstantní posun + velikost řádku v bajtech * číslo řádku.
• 862*n označuje, že každá sada klíčů má 862 bajtů.
• 16*y znamená, že každý řádek má 16 bajtů. V cert_rx_prod existuje výjimka, kde má řádek 32 pouze 10 bajtů.

Obrázek 38. HDCP2 RX DCP klíč file plnění nevyžádanými hodnotami

Obrázek 39. Pole vodičů hdcp2x_rx_kmem.v
Tento obrázek ukazuje drátová pole pro mapu hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod a lc128_prod) do example klíče HDCP2 RX DCP file in
Obrázek 38 na straně 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Pro hdcp2x_tx_kmem.v file:

• Pro identifikaci správného klíče HDCP2 TX DCP file pro hdcp2x_tx_kmem.v se ujistěte, že první 4 bajty souboru file jsou "0x00, 0x00, 0x00, 0x01".
• Klíče v klíči DCP files jsou ve formátu little-endian.
• Případně můžete použít lc128_prod z hdcp2x_rx_kmem.v přímo do hdcp2x_tx_kmem.v. Klíče sdílejí stejné hodnoty.

Obrázek 40. Drátové pole hdcp2x_tx_kmem.v
Tento obrázek ukazuje přesné mapování bajtů z klíče HDCP2 TX DCP file do hdcp2x_tx_kmem.v.

4.3.3.2. Uložte zašifrované produkční klíče HDCP do externí flash paměti popř EEPROM (podpora správy klíčů HDCP = 1)
Obrázek 41. High Level Overview správy klíčů HDCP

Když je zapnut parametr Podpora správy klíčů HDCP, máte kontrolu nad šifrováním produkčního klíče HDCP pomocí softwarového nástroje pro šifrování klíčů (KEYENC) a návrhu programátoru klíčů, který společnost Intel poskytuje. Musíte poskytnout produkční klíče HDCP a 128bitový ochranný klíč HDCP. Ochranný klíč HDCP
zašifruje produkční klíč HDCP a uloží klíč do externí flash paměti (napřample, EEPROM) na dceřiné kartě HDMI.
Zapněte parametr Support HDCP Key Management a v jádrech HDCP IP bude k dispozici funkce dešifrování klíče (KEYDEC). Stejná ochrana HDCP
klíč by měl být použit v KEYDEC k načtení produkčních klíčů HDCP za běhu pro procesory. KEYENC a KEYDEC podporují Atmel AT24CS32 32-Kbit sériovou EEPROM, Atmel AT24C16A 16-Kbit sériovou EEPROM a kompatibilní zařízení I2C EEPROM s alespoň 16-Kbit velikostí ROM.

Poznámka:

1. U dceřiné karty HDMI 2.0 FMC Revize 11 se ujistěte, že EEPROM na dceřiné kartě je Atmel AT24CS32. Na dceřiné kartě Bitec HDMI 2.0 FMC jsou dvě různé velikosti EEPROM, revize 11.
2. Pokud jste dříve používali KEYENC k šifrování produkčních klíčů HDCP a zapnuli podporu správy klíčů HDCP ve verzi 21.2 nebo starší, musíte znovu zašifrovat produkční klíče HDCP pomocí softwarového nástroje KEYENC a znovu vytvořit IP adresy HDCP z verze 21.3.
   dále.

4.3.3.2.1. Intel KEYENC
KEYENC je softwarový nástroj příkazového řádku, který Intel používá k šifrování produkčních klíčů HDCP pomocí 128bitového ochranného klíče HDCP, který poskytnete. KEYENC vydává šifrované produkční klíče HDCP v hexadecimálním formátu, přihrádce nebo záhlaví file formát. KEYENC také generuje mif file obsahující váš poskytnutý 128bitový ochranný klíč HDCP. KEYDEC
vyžaduje mif file.

Systémové požadavky:

1. x86 64bitový stroj s OS Windows 10
2. Redistribuovatelný balíček Visual C++ pro Visual Studio 2019 (x64)

Poznámka:
Musíte nainstalovat Microsoft Visual C++ pro VS 2019. Můžete zkontrolovat, zda je redistribuovatelný Visual C++ nainstalován ve Windows ➤ Ovládací panely ➤ Programy a funkce. Pokud je nainstalován Microsoft Visual C++, můžete vidět Visual C++ xxxx
Redistribuovatelné (x64). Jinak si můžete stáhnout a nainstalovat Visual C++
Redistribuovatelné od společnosti Microsoft webmísto. Odkaz ke stažení naleznete v souvisejících informacích.

Tabulka 55. Možnosti příkazového řádku KEYENC

Možnosti příkazového řádku	Argument/Popis
-k	<HDCP protection key file> Text file obsahující pouze 128bitový ochranný klíč HDCP v hexadecimální soustavě. Přample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Výrobní klíče vysílače HDCP 1.4 file z DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Produkční klíče přijímače HDCP 1.4 file z DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Výrobní klíče vysílače HDCP 2.3 file z DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Produkční klíče přijímače HDCP 2.3 file z DCP (.bin file)
-hdcp1txkeys	Zadejte rozsah kláves pro vybraný vstup (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kde n = začátek klíče (1 nebo >1) m = konec klíče (n nebo >n) Přampten: Vyberte 1 až 1000 klíčů z každého HDCP 1.4 TX, HDCP 1.4 RX a HCDP 2.3 RX výrobní klíče file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
pokračování…

Možnosti příkazového řádku	Argument/Popis
	Poznámka: 1. Pokud nepoužíváte žádné produkční klíče HDCP file, nebudete vyžadovat rozsah klíčů HDCP. Pokud nepoužíváte argument v příkazovém řádku, výchozí rozsah klíče je 0. 2. Můžete také vybrat různé indexy klíčů pro produkční klíče HDCP file. Počet klíčů by však měl odpovídat vybraným možnostem. Example: Výběr různých 100 kláves Vyberte prvních 100 klíčů z produkčních klíčů HDCP 1.4 TX file "-hdcp1txkeys 1-100" Vyberte klíče 300 až 400 pro produkční klíče HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Vyberte klíče 600 až 700 pro produkční klíče HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Výstup file formát . Výchozí hodnota je hex file. Generujte zašifrované produkční klíče HDCP v binární podobě file formát: -o bin Vygeneruje zašifrované produkční klíče HDCP v hexadecimálním formátu file formát: -o hex Vygeneruje zašifrované produkční klíče HDCP v hlavičce file formát: -oh
– kontrolní klíče	Tisk počtu kláves dostupných ve vstupu files. Přampten:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –kontrolní klíče
	Poznámka: použijte parametr –check-keys na konci příkazového řádku, jak je uvedeno v příkladu výšeample.
-verze	Vytisknout číslo verze KEYENC

Pro šifrování můžete selektivně vybrat produkční klíče HDCP 1.4 a/nebo HDCP 2.3. Napřample, chcete-li k šifrování používat pouze produkční klíče HDCP 2.3 RX, použijte pouze -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys v parametrech příkazového řádku.
Tabulka 56. Pokyny pro běžné chybové zprávy KEYENC

Chybová zpráva	Směrnice
CHYBA: Ochranný klíč HDCP file chybějící	Chybí parametr příkazového řádku -k file>
CHYBA: klíč by měl mít 32 hexadecimálních číslic (např. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Ochranný klíč HDCP file by měl obsahovat pouze ochranný klíč HDCP ve 32 hexadecimálních číslicích.
CHYBA: Zadejte rozsah klíčů	Pro daný vstupní produkční klíč HDCP není specifikován rozsah klíčů file.
CHYBA: Neplatný rozsah klíčů	Rozsah klíčů zadaný pro -hdcp1txkeys nebo -hdcp1rxkeys nebo -hdcp2rxkeys není správný.
CHYBA: nelze vytvořitFilejméno>	Zkontrolujte oprávnění složky ze spuštěného souboru keyenc.exe.
CHYBA: Vstup -hdcp1txkeys je neplatný	Formát rozsahu vstupního klíče pro produkční klíče HDCP 1.4 TX je neplatný. Správný formát je „-hdcp1txkeys nm“, kde n >= 1, m >= n
CHYBA: Vstup -hdcp1rxkeys je neplatný	Formát rozsahu vstupního klíče pro produkční klíče HDCP 1.4 RX je neplatný. Správný formát je „-hdcp1rxkeys nm“, kde n >= 1, m >= n
CHYBA: Vstup -hdcp2rxkeys je neplatný	Formát rozsahu vstupního klíče pro produkční klíče HDCP 2.3 RX je neplatný. Správný formát je „-hdcp2rxkeys nm“, kde n >= 1, m >= n
pokračování…

Chybová zpráva	Směrnice
CHYBA: Neplatné file <filejméno>	Neplatné produkční klíče HDCP file.
CHYBA: file chybí typ pro volbu -o	Chybí parametr příkazového řádku pro –o .
CHYBA: neplatné filenázev -filejméno>	<filename> je neplatný, použijte prosím platný filejméno bez speciálních znaků.

Šifrovat jeden klíč pro jednu EEPROM
Spuštěním následujícího příkazového řádku z příkazového řádku Windows zašifrujte jeden klíč HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX a HDCP 2.3 RX s výstupem file formát záhlaví file pro jednu EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Šifrovat N klíčů pro N EEPROM
Spusťte následující příkazový řádek z příkazového řádku Windows a zašifrujte N klíčů (počínaje klíčem 1) HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX a HDCP 2.3 RX s výstupem file formát hex file pro N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex, kde N je >= 1 a mělo by odpovídat všem možnostem.

Související informace
Microsoft Visual C++ pro Visual Studio 2019
Poskytuje redistribuovatelný balíček Microsoft Visual C++ x86 (vc_redist.x86.exe) ke stažení. Pokud se odkaz změní, Intel vám doporučuje vyhledat „Visual C++ redistributable“ z vyhledávače Microsoft.

4.3.3.2.2. Klíčový programátor
Chcete-li naprogramovat šifrované produkční klíče HDCP do EEPROM, postupujte takto:

1. Zkopírujte návrh klíčového programátora files z následující cesty do vašeho pracovního adresáře: /hdcp2x/hw_demo/key_programmer/
2. Zkopírujte záhlaví softwaru file (hdcp_key .h) vygenerovaný ze softwarového nástroje KEYENC (část Šifrovat jeden klíč pro jednu EEPROM na straně 113) do adresáře software/key_programmer_src/ a přejmenovat jej na hdcp_key.h.
3. Spusťte ./runall.tcl. Tento skript provádí následující příkazy:
   • Generování IP katalogu files
   • Vygenerujte systém Platform Designer
   • Vytvořte projekt Intel Quartus Prime
   • Vytvořte pracovní prostor pro software a vytvořte software
   • Proveďte úplnou kompilaci
4. Stáhněte si softwarový objekt File (.sof) do FPGA, aby se naprogramovaly šifrované produkční klíče HDCP do EEPROM.

Vytvořte Stratix 10 HDMI RX-TX Retransmit design example se zapnutými parametry Podpora HDCP 2.3 a Podpora HDCP 1.4, poté postupujte podle následujícího kroku a zadejte ochranný klíč HDCP.

• Zkopírujte mif file (hdcp_kmem.mif) vygenerovaný ze softwarového nástroje KEYENC (část Šifrovat jeden klíč pro jednu EEPROM na straně 113) do adresář /quartus/hdcp/.

4.3.4. Zkompilujte návrh
Poté, co zahrnete své vlastní prosté produkční klíče HDCP do FPGA nebo naprogramujete šifrované produkční klíče HDCP do EEPROM, můžete nyní zkompilovat návrh.

1. Spusťte software Intel Quartus Prime Pro Edition a otevřete jej /quartus/a10_hdmi2_demo.qpf.
2. Klepněte na Zpracování ➤ Spustit kompilaci.

4.3.5. View výsledky
Na konci ukázky budete moci view výsledky na externím umyvadle HDMI s podporou HDCP.
Na view výsledky demonstrace, postupujte takto:

1. Zapněte desku Intel FPGA.
2. Změňte adresář na /quartus/.
3. Chcete-li stáhnout softwarový objekt, zadejte následující příkaz do příkazového prostředí Nios II File (.sof) k FPGA. nios2-configure-sof output_files/ .sof
4. Zapněte externí zdroj HDMI s podporou HDCP a umyvadlo (pokud jste tak neučinili). Externí umyvadlo HDMI zobrazuje výstup externího zdroje HDMI.

4.3.5.1. Tlačítka a funkce LED
Pomocí tlačítek a funkcí LED na desce ovládejte svou ukázku.

Tabulka 57. Tlačítko a LED indikátory (SUPPORT FRL = 0)

Tlačítko/LED	Funkce
cpu_resetn	Jedním stisknutím provedete reset systému.
user_pb[0]	Jedním stisknutím přepnete signál HPD na standardní zdroj HDMI.
user_pb[1]	• Stisknutím a podržením dáte jádru TX pokyn k odeslání signálu kódovaného DVI. • Uvolněním odešlete kódovaný signál HDMI. • Ujistěte se, že příchozí video má barevný prostor 8 bpc RGB.
user_pb[2]	• Stisknutím a podržením přikážete jádru TX, aby zastavilo odesílání informačních rámců ze signálů postranního pásma. • Uvolněním obnovíte odesílání informačních rámečků ze signálů postranního pásma.
user_led[0]	Stav uzamčení RX HDMI PLL. • 0: Odemčeno • 1: Uzamčeno
user_led[1]	Stav uzamčení jádra RX HDMI • 0: Nejméně 1 kanál je odemčen • 1: Všechny 3 kanály jsou uzamčeny
user_led[2]	Stav dešifrování IP RX HDCP1x. • 0: Neaktivní • 1: Aktivní
user_led[3]	Stav dešifrování IP RX HDCP2x. • 0: Neaktivní • 1: Aktivní
user_led[4]	Stav uzamčení TX HDMI PLL. • 0: Odemčeno • 1: Uzamčeno
user_led[5]	Stav uzamčení TX transceiveru PLL. • 0: Odemčeno • 1: Uzamčeno
user_led[6]	TX Stav šifrování IP HDCP1x. • 0: Neaktivní • 1: Aktivní
user_led[7]	TX Stav šifrování IP HDCP2x. • 0: Neaktivní • 1: Aktivní

Tabulka 58. Tlačítko a LED indikátory (SUPPORT FRL = 1)

Tlačítko/LED	Funkce
cpu_resetn	Jedním stisknutím provedete reset systému.
user_dipsw	Uživatelsky definovaný přepínač DIP pro přepínání režimu průchodu. • OFF (výchozí poloha) = Passthrough HDMI RX na FPGA získává EDID z externího umyvadla a předává jej externímu zdroji, ke kterému je připojen. • ON = Maximální rychlost FRL můžete ovládat z terminálu Nios II. Příkaz upravuje RX EDID manipulací s maximální hodnotou rychlosti FRL. Viz Spuštění návrhu v různých sazbách FRL na straně 33, kde najdete další informace o nastavení různých sazeb FRL.
pokračování…

Tlačítko/LED	Funkce
user_pb[0]	Jedním stisknutím přepnete signál HPD na standardní zdroj HDMI.
user_pb[1]	Rezervováno.
user_pb[2]	Jedním stisknutím načtete registry SCDC z umyvadla připojeného k TX dceřiné karty Bitec HDMI 2.1 FMC. Poznámka: Chcete-li povolit čtení, musíte v softwaru nastavit DEBUG_MODE na 1.
user_led_g[0]	Hodiny RX FRL Stav zámku PLL. • 0: Odemčeno • 1: Uzamčeno
user_led_g[1]	Stav uzamčení videa RX HDMI. • 0: Odemčeno • 1: Uzamčeno
user_led_g[2]	Stav dešifrování IP RX HDCP1x. • 0: Neaktivní • 1: Aktivní
user_led_g[3]	Stav dešifrování IP RX HDCP2x. • 0: Neaktivní • 1: Aktivní
user_led_g[4]	TX FRL hodiny Stav zámku PLL. • 0: Odemčeno • 1: Uzamčeno
user_led_g[5]	Stav uzamčení videa TX HDMI. • 0 = odemčeno • 1 = Zamčeno
user_led_g[6]	TX Stav šifrování IP HDCP1x. • 0: Neaktivní • 1: Aktivní
user_led_g[7]	TX Stav šifrování IP HDCP2x. • 0: Neaktivní • 1: Aktivní

4.4. Ochrana šifrovacího klíče vestavěného do návrhu FPGA
Mnoho návrhů FPGA implementuje šifrování a často je potřeba vložit tajné klíče do bitového toku FPGA. V novějších rodinách zařízení, jako jsou Intel Stratix 10 a Intel Agilex, existuje blok Secure Device Manager, který může tyto tajné klíče bezpečně poskytovat a spravovat. Pokud tyto funkce neexistují, můžete obsah bitového toku FPGA, včetně všech vložených tajných uživatelských klíčů, zabezpečit šifrováním.
Uživatelské klíče by měly být zabezpečeny ve vašem návrhovém prostředí a ideálně by měly být přidány do návrhu pomocí automatizovaného zabezpečeného procesu. Následující kroky ukazují, jak můžete takový proces implementovat pomocí nástrojů Intel Quartus Prime.

1. Vyvíjejte a optimalizujte HDL v Intel Quartus Prime v nezabezpečeném prostředí.
2. Přeneste návrh do zabezpečeného prostředí a implementujte automatizovaný proces aktualizace tajného klíče. Paměť na čipu vloží hodnotu klíče. Po aktualizaci klíče dojde k inicializaci paměti file (.mif) se může změnit a tok assembleru „quartus_cdb –update_mif“ může změnit ochranný klíč HDCP bez opětovné kompilace. Tento krok je velmi rychlý a zachovává původní načasování.
3. Bitový tok Intel Quartus Prime poté zašifruje pomocí klíče FPGA před přenosem šifrovaného bitového toku zpět do nezabezpečeného prostředí ke konečnému testování a nasazení.

Doporučuje se zakázat veškerý přístup k ladění, který může obnovit tajný klíč z FPGA. Možnosti ladění můžete zcela zakázat vypnutím JTAG port, nebo selektivně zakázat a znovuview že žádné ladicí funkce, jako je editor paměti v systému nebo Signal Tap, nemohou klíč obnovit. Další informace o používání funkcí zabezpečení FPGA včetně konkrétních kroků, jak šifrovat bitový tok FPGA a nakonfigurovat možnosti zabezpečení, jako je deaktivace JTAG přístup.

Poznámka:
Můžete zvážit další krok zmatku nebo šifrování pomocí jiného klíče tajného klíče v úložišti MIF.
Související informace
AN 556: Použití funkcí zabezpečení návrhu v FPGA Intel

4.5. Bezpečnostní aspekty
Při používání funkce HDCP mějte na paměti následující bezpečnostní aspekty.

• Při navrhování systému opakovače musíte zablokovat vstup přijímaného videa do TX IP za následujících podmínek:
  — Pokud je přijímané video šifrováno HDCP (tj. je potvrzen stav šifrování hdcp1_enabled nebo hdcp2_enabled z RX IP) a přenášené video není šifrováno HDCP (tj. stav šifrování hdcp1_enabled nebo hdcp2_enabled z TX IP není potvrzen).
  — Pokud je přijímané video HDCP TYPE 1 (tj. je potvrzen typ streamid_type z RX IP) a přenášené video je šifrováno HDCP 1.4 (tj. je potvrzen stav šifrování hdcp1_enabled z TX IP)
• Měli byste zachovat důvěrnost a integritu svých produkčních klíčů HDCP a všech uživatelských šifrovacích klíčů.
• Společnost Intel důrazně doporučuje vyvíjet jakékoli projekty a zdroje návrhu Intel Quartus Prime files, které obsahují šifrovací klíče v zabezpečeném výpočetním prostředí pro ochranu klíčů.
• Společnost Intel důrazně doporučuje používat funkce zabezpečení návrhu v FPGA k ochraně návrhu, včetně všech vložených šifrovacích klíčů, před neoprávněným kopírováním, zpětným inženýrstvím atd.ampering.

Související informace
AN 556: Použití funkcí zabezpečení návrhu v FPGA Intel

4.6. Pokyny pro ladění
Tato část popisuje užitečný stavový signál HDCP a softwarové parametry, které lze použít pro ladění. Obsahuje také často kladené otázky (FAQ) o spuštění návrhu example.

4.6.1. Stavové signály HDCP
Existuje několik signálů, které jsou užitečné pro identifikaci pracovních podmínek HDCP IP jader. Tyto signály jsou k dispozici v provedení example nejvyšší úrovně a jsou spojeny s LED diodami na palubě:

Název signálu	Funkce
hdcp1_enabled_rx	RX HDCP1x Stav dešifrování IP adresy 0: Neaktivní 1: Aktivní
hdcp2_enabled_rx	RX HDCP2x Stav dešifrování IP adresy 0: Neaktivní 1: Aktivní
hdcp1_enabled_tx	TX HDCP1x Stav šifrování IP 0: Neaktivní 1: Aktivní
hdcp2_enabled_tx	TX HDCP2x Stav šifrování IP 0: Neaktivní 1: Aktivní

Jejich umístění LED naleznete v tabulce 57 na stránce 115 a Tabulka 58 na stránce 115.
Aktivní stav těchto signálů indikuje, že HDCP IP je ověřená a přijímá/odesílá šifrovaný tok videa. Pro každý směr pouze HDCP1x nebo HDCP2x
je aktivní stavové signály šifrování/dešifrování. NapřampPokud je aktivní buď hdcp1_enabled_rx nebo hdcp2_enabled_rx, HDCP na straně RX je povoleno a dešifruje šifrovaný tok videa z externího zdroje videa.

4.6.2. Úprava softwarových parametrů HDCP
Pro usnadnění procesu ladění HDCP můžete upravit parametry v hdcp.c.
Níže uvedená tabulka shrnuje seznam konfigurovatelných parametrů a jejich funkcí.

Parametr	Funkce
SUPPORT_HDCP1X	Povolte HDCP 1.4 na straně TX
SUPPORT_HDCP2X	Povolte HDCP 2.3 na straně TX
DEBUG_MODE_HDCP	Povolit zprávy ladění pro TX HDCP
REPEATER_MODE	Povolit režim opakovače pro design HDCP napřample

Chcete-li upravit parametry, změňte hodnoty na požadované hodnoty v souboru hdcp.c. Před zahájením kompilace proveďte následující změnu v souboru build_sw_hdcp.sh:

1. Vyhledejte následující řádek a zakomentujte jej, abyste zabránili modifikovanému softwaru file je nahrazen původním files z instalační cesty softwaru Intel Quartus Prime.
   
2.  Spusťte „./build_sw_hdcp.sh“ a zkompilujte aktualizovaný software.
3. Vygenerovaný .elf file lze do návrhu zahrnout dvěma způsoby:
   A. Spusťte „nios2-download -g file jméno>“. Po dokončení procesu stahování resetujte systém, aby byla zajištěna správná funkčnost.
   b. Spuštěním „quartus_cdb –-update_mif“ aktualizujte inicializaci paměti files. Spusťte assembler a vygenerujte nový .sof file který obsahuje aktualizovaný software.

4.6.3. Často kladené otázky (FAQ)
Tabulka 59. Příznaky selhání a pokyny

Číslo	Symptom selhání	Směrnice
1.	RX přijímá šifrované video, ale TX posílá statické video v modré nebo černé barvě.	To je způsobeno neúspěšným ověřováním TX s externím umyvadlem. Opakovač s podporou HDCP nesmí přenášet video v nešifrovaném formátu, pokud je příchozí video z upstreamu zašifrováno. Aby toho bylo dosaženo, statické video v modré nebo černé barvě nahradí odchozí video, když je stavový signál šifrování TX HDCP neaktivní, zatímco signál stavu dešifrování RX HDCP je aktivní. Přesné pokyny viz Bezpečnostní aspekty na straně 117. Toto chování však může bránit procesu ladění při povolení návrhu HDCP. Níže je uveden způsob, jak zakázat blokování videa v návrhu exampten: 1. Najděte následující připojení portu na nejvyšší úrovni návrhu, napřample. Tento port patří modulu hdmi_tx_top. 2. Upravte připojení portu na následující řádek:
2.	TX Stavový signál šifrování HDCP je aktivní, ale na výstupním umyvadle se zobrazuje obraz sněhu.	To je způsobeno tím, že výstupní jímka správně nedešifruje odchozí šifrované video. Ujistěte se, že jste TX HDCP IP poskytli globální konstantu (LC128). Hodnota musí být produkční a správná.
3.	TX Stavový signál šifrování HDCP je nestabilní nebo vždy neaktivní.	To je způsobeno neúspěšnou autentizací TX s downstream sink. Pro usnadnění procesu ladění můžete povolit DEBUG_MODE_HDCP parametr v hdcp.c. Odkazují na Úprava softwarových parametrů HDCP na straně 118 v pokynech. Následující 3a-3c mohou být možnými příčinami neúspěšné autentizace TX.
3a.	Protokol ladění softwaru stále tiskne tuto zprávu „HDCP 1.4 není podporováno downstreamem (Rx)“.	Zpráva indikuje, že výstupní jímka nepodporuje HDCP 2.3 a HDCP 1.4. Ujistěte se, že výstupní jímka podporuje HDCP 2.3 nebo HDCP 1.4.
3b.	Ověření TX selže v polovině.	To je způsobeno tím, že jakákoli část autentizace TX, jako je ověření podpisu, kontrola lokality atd., může selhat. Ujistěte se, že výstupní jímka používá produkční klíč, ale ne faxový klíč.
3c.	Protokol ladění softwaru stále tiskne „Opětovné ověření	Tato zpráva označuje, že výstupní jímka požádala o opětovné ověření, protože přijaté video nebylo správně dešifrováno. Ujistěte se, že jste TX HDCP IP poskytli globální konstantu (LC128). Hodnota musí být výrobní hodnotou a hodnota je správná.
pokračování…

Číslo	Symptom selhání	Směrnice
	je vyžadováno“ po dokončení ověřování HDCP.
4.	Signál stavu dešifrování RX HDCP je neaktivní, ačkoli zdroj pro odesílání povolil HDCP.	To znamená, že RX HDCP IP nedosáhlo autentizovaného stavu. Ve výchozím nastavení je REPEATER_MODE parametr je povolen v návrhu napřample. Pokud REPEATER_MODE je povoleno, ujistěte se, že je TX HDCP IP ověřena. Když REPEATER_MODE Pokud je parametr povolen, RX HDCP IP se pokusí o ověření jako opakovač, pokud je TX připojen k umyvadlu s podporou HDCP. Autentizace se zastaví v polovině, zatímco čeká, až TX HDCP IP dokončí autentizaci s downstream sink a předá RECEIVERID_LIST do RX HDCP IP. Časový limit definovaný ve specifikaci HDCP je 2 sekundy. Pokud TX HDCP IP není schopen dokončit autentizaci v tomto období, upstream zdroj považuje autentizaci za neúspěšnou a zahájí opětovnou autentizaci, jak je uvedeno ve specifikaci HDCP.
		Poznámka: • Odkazují na Úprava softwarových parametrů HDCP na stránce 118, kde je uveden způsob deaktivace REPEATER_MODE parametr pro účely ladění. Po deaktivaci REPEATER_MODE RX HDCP IP se vždy pokusí o autentizaci jako koncový přijímač. TX HDCP IP nebrání procesu ověřování.
		• Pokud je REPEATER_MODE parametr není povolen, ujistěte se, že klíč HDCP poskytnutý IP adrese HDCP je produkční hodnota a že je tato hodnota správná.
5.	Signál stavu dešifrování RX HDCP je nestabilní.	To znamená, že RX HDCP IP požádala o opětovnou autentizaci hned po dosažení autentizovaného stavu. To je pravděpodobně způsobeno tím, že příchozí šifrované video není správně dešifrováno pomocí RX HDCP IP. Ujistěte se, že globální konstanta (LC128) poskytnutá jádru RX HDCP IP je produkční hodnotou a že je správná.

HDMI Intel Arria 10 FPGA IP Design Example Archiv uživatelských příruček

Nejnovější a předchozí verze této uživatelské příručky naleznete v části HDMI Intel® Arria 10 FPGA IP Design Example Uživatelská příručka. Pokud IP nebo verze softwaru není uvedena, platí uživatelská příručka pro předchozí IP nebo verzi softwaru.
Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od softwarové sady Intel Quartus Prime Design Suite verze 19.2 nebo novější, IP
jádra mají nové schéma verzování IP.

Historie revizí pro HDMI Intel Arria 10 FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2022.12.27	22.4	19.7.1	Přidán nový parametr pro výběr revize dceřiné HDMI karty do sekce Hardwarové a softwarové požadavky v návrhu example pro HDMI 2.0 (non-FRL režim).
2022.07.29	22.2	19.7.0	• Upozornění na odstranění komponenty Cygwin z Windows* verze Nios II EDS a požadavek na instalaci WSL pro uživatele Windows*. • Aktualizovaná verze dceřiné karty z revize 4 na 9 tam, kde je to možné v celém dokumentu.
2021.11.12	21.3	19.6.1	• Aktualizována podsekce Ukládání zašifrovaných produkčních klíčů HDCP do externí paměti flash nebo EEPROM (podpora správy klíčů HDCP = 1), aby popisovala nový softwarový nástroj pro šifrování klíčů (KEYENC). • Odstraněny následující obrázky: — Datové pole faxového klíče R1 pro soukromý klíč RX — Datová pole produkčních klíčů HDCP (zástupný symbol) — Datové pole ochranného klíče HDCP (předdefinovaný klíč) — Ochranný klíč HDCP inicializován v hdcp2x_tx_kmem.mif — Ochranný klíč HDCP inicializován v hdcp1x_rx_kmem.mif — Ochranný klíč HDCP inicializován v hdcp1x_tx_kmem.mif • Přesunuta podsekce HDCP Key Mapping z DCP Key Files od Debug Guidelines k ukládání jednoduchých HDCP produkčních klíčů v FPGA (podpora HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Odstraněn odkaz na ncsim
2021.05.12	21.1	19.6.0	• Přidáno, když SUPPORT FRL = 1 nebo SUPPORT HDCP KEY MANAGEMENT = 1 do popisu obrázku 29 HDCP Over HDMI Design Example Blokový diagram. • Přidány kroky do paměti klíče HDCP files v Průvodci návrhem. • Přidáno Když SUPPORT FRL = 0 do sekce Nastavení ardwaru. • Přidán krok pro zapnutí parametru Support HDCP Key Management v Generate the Design. • Přidána nová podsekce Ukládání šifrovaných produkčních klíčů HDCP do externí flash paměti nebo EEPROM (Podpora HDCP Key Management = 1).
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
			• Přejmenováno tlačítko tabulky a indikátory LED na tlačítko a indikátory LED (SUPPORT FRL = 0). • Přidáno tlačítko stolu a LED indikátory (SUPPORT FRL = 1). • Přidána nová kapitola Ochrana šifrovacího klíče vestavěného do návrhu FPGA. • Přidána nová kapitola Pokyny k ladění a podsekce Stavové signály HDCP, Úprava softwarových parametrů HDCP a Často kladené otázky.
2021.04.01	21.1	19.6.0	• Aktualizované součásti obrázku požadované pro design pouze RX nebo TX. • Aktualizovaná tabulka vygenerovaná RTL Files. • Aktualizovaný obrázek HDMI RX horní komponenty. • Odebrána sekce Proces školení HDMI RX Top Link. • Aktualizovány kroky v Spuštění návrhu v různých sazbách FRL. • Aktualizovaný obrázek HDMI 2.1 Design Example Clocking Scheme. • Aktualizované signály schématu hodin tabulky. • Aktualizovaný obrázek blokového diagramu HDMI RX-TX pro přidání připojení z Transceiver Arbiter k TX vrcholu.
2020.09.28	20.3	19.5.0	• Odstraněna poznámka, že design HDMI 2.1 example v režimu FRL podporuje pouze zařízení rychlostního stupně –1 v HDMI Intel FPGA IP Design Example Rychlý průvodce pro zařízení Intel Arria 10 a HDMI 2.1 Design Example (Podpora FRL = 1) sekcí. Konstrukce podporuje všechny rychlostní stupně. • Odebrány informace ls_clk ze všech návrhů HDMI 2.1 exampsouvisející sekce. Doména ls_clk se již v návrhu example. • Aktualizována bloková schémata pro design HDMI 2.1 example v režimu FRL v HDMI 2.1 Design Example (Podpora FRL = 1), Vytváření částí návrhu RX-Only nebo TX-Only Design Components a Clocking Scheme. • Aktualizace a vygenerování adresářů files v sekcích Struktura adresářů. • Odstraněny irelevantní signály a přidán nebo upraven popis následujícího designu HDMI 2.1, napřample signály v sekci Signály rozhraní: — sys_init — txpll_frl_locked — tx_os — signály txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Do sekce Design RTL Parameters byly přidány následující parametry: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — POUŽÍVEJTE FPLL — POLARITY_INVERSION
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
			• Aktualizována bloková schémata pro design HDMI 2.0 example pro software Intel Quartus Prime Pro Edition v HDMI 2.0 Design Example (Podpora FRL = 0), Vytváření částí návrhu RX-Only nebo TX-Only Design Components a Clocking Scheme. • Aktualizace názvů hodin a resetovaných signálů v sekci Vkládání a filtrování informačního rámečku Dynamic Range and Mastering (HDR). • Odstraněny nepodstatné signály a přidán nebo upraven popis následujícího designu HDMI 2.0, napřample signály v sekci Signály rozhraní: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — signály nios_tx_i2c* — signály hdmi_ti_i2c* — signály tx_i2c_avalon* — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — signály i2c_master* — signály nios_tx_i2c* — measure_valid_pio_external_connectio n_export — signály oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — signály rx_pma_rcfg_mgmt* • Přidána poznámka, že simulační testovací plocha není podporována pro návrhy s Zahrnout I2C parametr aktivoval a aktualizoval zprávu o simulaci v sekci Simulation Testbench. • Aktualizována sekce Upgrading Your Design.
2020.04.13	20.1	19.4.0	• Přidána poznámka, že design HDMI 2.1 example v režimu FRL podporuje pouze zařízení rychlostního stupně –1 v HDMI Intel FPGA IP Design Example Rychlý průvodce pro zařízení Intel Arria 10 a podrobný popis pro HDMI 2.1 Design Example (Podpora FRL = 1) sekcí. • Přesunutý HDCP Over HDMI Design Example pro část Intel Arria 10 Devices z HDMI Intel FPGA IP User Guide. • Upravena sekce Simulace návrhu tak, aby zahrnovala zvukyample generátor, generátor dat postranního pásma a generátor pomocných dat a aktualizoval úspěšnou simulační zprávu. • Odstraněna poznámka, že uvedená simulace je dostupná pouze pro Podpora FRL zdravotně postižené designy pozn. Simulace je nyní k dispozici pro Podpora FRL povolené návrhy také. • Aktualizován popis funkce v podrobném popisu pro HDMI 2.1 Design Example (Podpora FRL povolena).
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
			• Upraveno blokové schéma v sekcích HDMI 2.1 RX-TX Design Block Diagram, Design Components a Creating RX-Only nebo TX-Only Designs for HDMI 2.1 design example. Přidány nové součásti a odstraněny součásti, které již nejsou použitelné. • Upravena instrukce skriptu main.c v sekci Vytváření návrhů RX-Only nebo TX-Only. • Aktualizace sekcí Struktura adresáře pro přidání nových složek a files pro HDMI 2.0 i HDMI 2.1 provedení examples. • Aktualizována sekce Hardwarové a softwarové požadavky pro HDMI 2.1 design example. • Aktualizováno blokové schéma a popisy signálů v sekci vkládání a filtrování informačního rámečku Dynamic Range and Mastering (HDR) pro HDMI 2.1 design example. • Přidána nová sekce Spuštění návrhu v různých sazbách FRL pro design HDMI 2.1 examples. • Aktualizováno blokové schéma a popisy signálů v části Clocking Scheme pro HDMI 2.1 design example. • Přidán popis uživatelského DIP přepínače v sekci Hardware Setup pro HDMI 2.1 design example. • Aktualizována sekce Omezení návrhu pro design HDMI 2.1 example. • Aktualizována sekce Upgrading Your Design. • Aktualizovány sekce Simulation Testbench pro design HDMI 2.0 a HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Aktualizováno rozhraní HDMI Intel FPGA IP Design Example Sekce Rychlý průvodce pro zařízení Intel Arria 10 s informacemi o nově přidaném designu HDMI 2.1 example s režimem FRL. • Přidána nová kapitola, Podrobný popis pro HDMI 2.1 Design Example (Support FRL Enabled), který obsahuje všechny relevantní informace o nově přidaném návrhu napřample. • Přejmenováno na HDMI Intel FPGA IP Design Example Podrobný popis k podrobnému popisu pro HDMI 2.0 Design Přample pro lepší přehlednost.
2019.10.31	18.1	18.1	• Přidáno vygenerováno files ve složce tx_control_src: ti_i2c.c a ti_i2c.h. • Přidána podpora pro dceřinou kartu FMC revize 11 v částech Hardwarové a softwarové požadavky a Kompilace a testování návrhu. • Odebrána sekce Omezení návrhu. Omezení týkající se narušení časování na omezení maximálního zkosení bylo vyřešeno ve verzi 18.1 rozhraní HDMI Intel FPGA IP. • Přidán nový parametr RTL, BITEC_DAUGHTER_CARD_REV, který vám umožní vybrat revizi dceřiné karty Bitec HDMI.
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
			• Aktualizován popis pro signály fmcb_dp_m2c_p a fmcb_dp_c2m_p tak, aby obsahoval informace o revizi dceřiné karty FMC 11, 6 a 4. • Přidány následující nové signály pro dceřinou kartu Bitec, revize 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — adresa oc_i2c_master_ti_avalon_anti_slave_a — oc_i2c_master_ti_avalon_anti_slave_w obřad — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Přidána sekce o upgradu vašeho designu.
2017.11.06	17.1	17.1	• Přejmenováno jádro HDMI IP na HDMI Intel FPGA IP podle rebrandingu Intel. • Změněn termín Qsys na Platform Designer. • Přidány informace o vkládání a filtrování dynamického rozsahu a Mastering InfoFrame (HDR). • Aktualizována struktura adresářů: — Přidány složky skriptů a softwaru a files. — Aktualizováno společné a hdr files. — Odstraněno atx files. — Diferencované files pro Intel Quartus Prime Standard Edition a Intel Quartus Prime Pro Edition. • Aktualizována sekce Generování návrhu, aby bylo přidáno zařízení používané jako 10AX115S2F4I1SG. • Upravena rychlost přenosu dat transceiveru pro hodinovou frekvenci TMDS 50-100 MHz na 2550-5000 Mbps. • Aktualizovány informace o odkazu RX-TX, že můžete uvolnit tlačítko user_pb[2] a deaktivovat tak externí filtrování. • Aktualizováno vývojové schéma softwaru Nios II, které zahrnuje ovládací prvky pro I2C master a zdroj HDMI. • Přidány informace o Design Přample parametry GUI. • Přidány parametry designu HDMI RX a TX Top. • Přidány tyto signály nejvyšší úrovně HDMI RX a TX: — mgmt_clk — resetovat — i2c_clk — hdmi_clk_in — Odebrány tyto signály nejvyšší úrovně HDMI RX a TX: • verze • i2c_clk
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
			• Přidána poznámka, že analogové nastavení transceiveru je testováno pro Intel Arria 10 FPGA Development Kit a Bitec HDMI 2.0 Daughter card. Můžete upravit analogové nastavení pro vaši desku. • Přidán odkaz na řešení, aby se zabránilo chvění kaskádových PLL nebo nevyhrazených hodinových cest pro referenční hodiny Intel Arria 10 PLL. • Přidána poznámka, že nemůžete použít RX pin transceiveru jako CDR refclk pro HDMI RX nebo jako TX PLL refclk pro HDMI TX. • Přidána poznámka o tom, jak přidat omezení set_max_skew pro návrhy, které používají spojování TX PMA a PCS.
2017.05.08	17.0	17.0	• Přejmenováno na Intel. • Změněné číslo dílu. • Aktualizována struktura adresářů: — Přidáno hdr files. — Změněno qsys_vip_passthrough.qsys na nios.qsys. - Přidal fileje určen pro Intel Quartus Prime Pro Edition. • Aktualizované informace o tom, že blok RX-TX Link také provádí externí filtrování na informačním rámci s vysokým dynamickým rozsahem (HDR) z pomocných dat HDMI RX a vkládá example HDR Infoframe k pomocným datům HDMI TX přes multiplexer Avalon ST. • Přidána poznámka k popisu Transceiver Native PHY, že pro splnění požadavku na zkreslení mezi kanály HDMI TX musíte nastavit možnost režimu propojení TX kanálů v editoru parametrů Arria 10 Transceiver Native PHY na Lepení PMA a PCS. • Aktualizovaný popis pro os a signály měření. • Upravené oversyampling faktor pro různé přenosové rychlosti transceiveru v každém rozsahu frekvence hodin TMDS pro podporu schématu přímých hodin TX FPLL. • Změněno schéma kaskádového taktování TX IOPLL na TX FPLL na přímé schéma TX FPLL. • Přidány TX PMA rekonfigurační signály. • Upravené overs USER_LED[7]ampling status. 1 označuje oversampled (rychlost přenosu dat < 1,000 10 Mbps v zařízení Arria XNUMX). • Aktualizovaný design HDMI Example Tabulka podporovaných simulátorů. VHDL není podporováno pro NCsim. • Přidán odkaz na archivovanou verzi Arria 10 HDMI IP Core Design Example Uživatelská příručka.
2016.10.31	16.1	16.1	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Online verze
Odeslat zpětnou vazbu
ID: 683156
Verze: 2022.12.27

Dokumenty / zdroje

Intel HDMI Arria 10 FPGA IP Design Example [pdfUživatelská příručka HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Přample

Reference

• Uživatelská příručka