HDMI Arria 10 FPGA IP Disseny Example
Guia d'usuariHDMI Intel® Arria 10 FPGA IP
Disseny Example Guia de l'usuari
Actualitzat per a Intel®Quartus®
Suite de disseny Prime: 22.4
Versió IP: 19.7.1

HDMI Intel® FPGA IP Disseny Example Guia d'inici ràpid per a dispositius Intel® Arria® 10

Els dispositius HDMI Intel® 10 inclouen un banc de proves de simulació i un disseny de maquinari que admet la compilació i les proves de maquinari.
Disseny IP FPGA example per a Intel Arria®
El HDMI Intel FPGA IP ofereix el següent disseny, examples:

• Disseny de retransmissió HDMI 2.1 RX-TX amb el mode d'enllaç de velocitat fixa (FRL) activat
• Disseny de retransmissió HDMI 2.0 RX-TX amb el mode FRL desactivat
• Disseny HDCP sobre HDMI 2.0

Nota: La funció HDCP no s'inclou al programari Intel® Quartus Prime Pro Edition.
Per accedir a la funció HDCP, poseu-vos en contacte amb Intel a https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Quan genereu un disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari.
Figura 1. Etapes de desenvolupamentInformació relacionada
Guia d'usuari de HDMI Intel FPGA IP
1.1. Generació del Disseny
Utilitzeu l'editor de paràmetres IP HDMI Intel FPGA al programari Intel Quartus Prime per generar el disseny, per exempleamples. Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.
Començant pel Nios® II EDS a la versió 19.2 del programari Intel Quartus Prime Pro Edition i la versió 19.1 del programari Intel Quartus Prime Standard Edition, Intel ha eliminat el component Cygwin a la versió de Windows* de Nios II EDS, substituint-lo pel subsistema Windows* per a Linux (WSL). Si sou un usuari de Windows*, heu d'instal·lar WSL abans de generar el vostre disseny, per exempleample.
Figura 2. Generació del flux de disseny

1. Creeu un projecte orientat a la família de dispositius Intel Arria 10 i seleccioneu el dispositiu desitjat.
2. Al Catàleg IP, localitzeu i feu doble clic a Protocols d'interfície ➤ Àudio i vídeo ➤ IP HDMI Intel FPGA. Apareix la finestra Variant IP nova o Variació IP nova.
3. Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip o .qsys.
4. Feu clic a D'acord. Apareix l'editor de paràmetres.
5. A la pestanya IP, configureu els paràmetres desitjats tant per a TX com per a RX.
6. Activeu el paràmetre Suport FRL per generar el disseny HDMI 2.1 example en mode FRL. Apagueu-lo per generar el disseny HDMI 2.0 example sense FRL.
7. Sobre el disseny Examppestanya, seleccioneu Arria 10 HDMI RX-TX Retransmit.
8. Seleccioneu Simulació per generar el banc de proves i seleccioneu Síntesi per generar el disseny de maquinari, pample.Has de seleccionar almenys una d'aquestes opcions per generar el disseny example files. Si seleccioneu tots dos, el temps de generació és més llarg.
9. Per Generar File Format, seleccioneu Verilog o VHDL.
10. Per a Target Development Kit, seleccioneu Intel Arria 10 GX FPGA Development Kit. Si seleccioneu un kit de desenvolupament, el dispositiu de destinació (seleccionat al pas 4) canvia perquè coincideixi amb el dispositiu de la placa de destinació. Per al kit de desenvolupament Intel Arria 10 GX FPGA, el dispositiu predeterminat és 10AX115S2F4I1SG.
11. Feu clic a Genera Exampel Disseny.

Informació relacionada
Com instal·lar el subsistema Windows* per a Linux* (WSL) al sistema operatiu Windows*?
1.2. Simulació del disseny
El banc de proves HDMI simula un disseny de bucle en sèrie des d'una instància TX a una instància RX. Generador de patrons de vídeo intern, àudio sampEl generador de fitxers, el generador de dades de banda lateral i els mòduls generadors de dades auxiliars condueixen la instància HDMI TX i la sortida en sèrie de la instància TX es connecta a la instància RX al banc de proves.
Figura 3. Flux de simulació de disseny

1. Aneu a la carpeta de simulació desitjada.
2. Executeu l'script de simulació per al simulador compatible que trieu. L'script compila i executa el banc de proves al simulador.
3. Analitza els resultats.

Taula 1. Passos per executar la simulació

Simulador	Directori de treball	Instruccions
Riviera-PRO*	/simulació/aldec	A la línia d'ordres, escriviu
		vsim -c -do aldec.do
ModelSim*	/simulació/mentor	A la línia d'ordres, escriviu
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	A la línia d'ordres, escriviu
		font vcs_sim.sh
VCS MX	/simulació/synopsys/ vcsmx	A la línia d'ordres, escriviu
		font vcsmx_sim.sh
Xcelium* Paral·lel	/simulació/xcelium	A la línia d'ordres, escriviu
		font xcelium_sim.sh

Una simulació correcta acaba amb el missatge següent:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Passat de simulació
1.3. Compilació i prova del disseny

Per compilar i executar una prova de demostració sobre el maquinari exampel disseny, seguiu aquests passos:

1. Assegureu-vos de maquinari exampla generació del disseny s'ha completat.
2. Inicieu el programari Intel Quartus Prime i obriu el fitxer .qpf file.
   • Disseny HDMI 2.1 exampfitxer amb suport FRL activat: directori del projecte/quartus/a10_hdmi21_frl_demo.qpf
   • Disseny HDMI 2.0 exampfitxer amb el suport FRL desactivat: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Feu clic a Processament ➤ Inicia la compilació.
4. Després d'una compilació reeixida, un .sof file es generarà al quartus/output_filedirectori s.
5. Connecteu-vos al port FMC incorporat B (J2):
   • Disseny HDMI 2.1 exampfitxer amb suport FRL activat: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nota: Podeu seleccionar la revisió de la vostra targeta filla HDMI Bitec. Sota el disseny Example, configureu la revisió de la targeta filla HDMI a Revisió 9, revisió o cap targeta filla. El valor predeterminat és la revisió 9.
   • Disseny HDMI 2.0 example amb el suport FRL desactivat: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Connecteu TX (P1) de la targeta filla Bitec FMC a una font de vídeo externa.
7. Connecteu RX (P2) de la targeta filla Bitec FMC a una pica de vídeo externa o analitzador de vídeo.
8. Assegureu-vos que tots els interruptors de la placa de desenvolupament estiguin en la posició predeterminada.
9. Configureu el dispositiu Intel Arria 10 seleccionat a la placa de desenvolupament mitjançant el .sof generat file (Eines ➤ Programador).
10. L'analitzador hauria de mostrar el vídeo generat des de la font.

Informació relacionada
Guia d'usuari del kit de desenvolupament d'Intel Arria 10 FPGA
1.4. HDMI Intel FPGA IP Disseny Example Paràmetres
Taula 2.
HDMI Intel FPGA IP Disseny ExampParàmetres per a dispositius Intel Arria 10 Aquestes opcions només estan disponibles per a dispositius Intel Arria 10.

Paràmetre	Valor	Descripció
Disseny disponible Example
Seleccioneu Disseny	Arria 10 HDMI RX-TX Retransmissió	Seleccioneu el disseny example que s'ha de generar.

Disseny Example Files
Simulació	Activat, Desactivat	Activeu aquesta opció per generar el necessari files per al banc de proves de simulació.
Síntesi	Activat, Desactivat	Activeu aquesta opció per generar el necessari files per a la compilació Intel Quartus Prime i la demostració de maquinari.

Format HDL generat
Generar File Format	Verilog, VHDL	Seleccioneu el vostre format HDL preferit per al disseny generat, per exempleample fileconjunt. Nota: Aquesta opció només determina el format de la IP de nivell superior generada files. Tots els altres files (p. examples bancs de proves i nivell superior files per a la demostració de maquinari) estan en format Verilog HDL

Kit de desenvolupament d'objectius
Seleccioneu el tauler	Sense kit de desenvolupament,	Seleccioneu el tauler per al disseny objectiu, example.
	Kit de desenvolupament Arria 10 GX FPGA, Kit de desenvolupament personalitzat	• Sense kit de desenvolupament: aquesta opció exclou tots els aspectes de maquinari per al disseny, example. El nucli IP estableix totes les assignacions de pins a pins virtuals. • Kit de desenvolupament FPGA Arria 10 GX: aquesta opció selecciona automàticament el dispositiu objectiu del projecte perquè coincideixi amb el dispositiu d'aquest kit de desenvolupament. Podeu canviar el dispositiu de destinació mitjançant el Canvia el dispositiu objectiu paràmetre si la revisió del vostre tauler té una variant de dispositiu diferent. El nucli IP estableix totes les assignacions de pins segons el kit de desenvolupament.
		•Kit de desenvolupament personalitzat: aquesta opció permet el disseny exampque es provarà en un kit de desenvolupament de tercers amb una FPGA Intel. És possible que hàgiu de configurar les assignacions de pins pel vostre compte.

Dispositiu objectiu
Canvia el dispositiu objectiu	Activat, Desactivat	Activeu aquesta opció i seleccioneu la variant de dispositiu preferida per al kit de desenvolupament.

Disseny HDMI 2.1 Example (Suport FRL = 1)

El disseny HDMI 2.1 exampel en mode FRL mostra una instància HDMI en bucle paral·lel que inclou quatre canals RX i quatre canals TX.
Taula 3. Disseny HDMI 2.1 Example per a dispositius Intel Arria 10

Disseny Example	Velocitat de dades	Mode de canal	Tipus de loopback
Arria 10 HDMI RX-TX Retransmissió	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Paral·lel al buffer FIFO

Característiques

• El disseny crea una instància de memòria intermèdia FIFO per realitzar un pas directe de flux de vídeo HDMI entre la font i la font HDMI 2.1.
• El disseny és capaç de canviar entre el mode FRL i el mode TMDS durant el temps d'execució.
• El disseny utilitza l'estat del LED per a la depuració primerencatage.
• El disseny inclou instàncies HDMI RX i TX.
• El disseny demostra la inserció i el filtratge de l'InfoFrame de rang dinàmic i mastering (HDR) al mòdul d'enllaç RX-TX.
• El disseny negocia la taxa FRL entre la pica connectada a TX i la font connectada a RX. El disseny passa per l'EDID des de l'aigüera externa fins a la RX integrada en la configuració predeterminada. El processador Nios II negocia la base d'enllaç sobre la capacitat de la pica connectada a TX. També podeu activar l'interruptor integrat user_dipsw per controlar manualment les capacitats TX i RX FRL.
• El disseny inclou diverses funcions de depuració.
  La instància RX rep una font de vídeo del generador de vídeo extern i les dades passen per un FIFO de bucle abans de transmetre'ls a la instància TX. Heu de connectar un analitzador de vídeo extern, un monitor o un televisor amb connexió HDMI al nucli TX per verificar la funcionalitat.

2.1. Diagrama de blocs de disseny de retransmissió HDMI 2.1 RX-TX
El disseny de retransmissió HDMI RX-TX example mostra el bucle paral·lel en mode de canal simple per a HDMI 2.1 amb el suport FRL activat.
Figura 4. Diagrama de blocs de retransmissió HDMI 2.1 RX-TX2.2. Creació de disseny només RX o només TXns
Per als usuaris avançats, podeu utilitzar el disseny HDMI 2.1 per crear un disseny només TX o RX.
Figura 5. Components necessaris per al disseny només RX o només TXPer utilitzar components només RX o TX, elimineu els blocs irrellevants del disseny.
Taula 4. Requisits de disseny només RX i només TX

Requisits de l'usuari	Conservar	Eliminar	Afegeix
Només HDMI RX	RX Top	• TX Top • Enllaç RX-TX • Subsistema CPU • Arbitre transceptor	–
Només HDMI TX	•TX Top •Subsistema CPU	•RX Top • Enllaç RX-TX •Arbitre transceptor	Generador de patrons de vídeo (mòdul personalitzat o generat a partir de la suite de processament de vídeo i imatges (VIP))

A més dels canvis RTL, també heu d'editar l'script main.c.
• Per als dissenys només amb HDMI TX, desacobla l'espera de l'estat de bloqueig de HDMI RX eliminant les línies següents i substituïnt-les per
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
mentre que (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx després de bloquejar rx
if (rx_hdmi_lock == 1) {
si (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} altrament {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Per als dissenys només per a HDMI RX, mantingueu només les línies següents a l'script main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Requisits de maquinari i programari
Intel utilitza el següent maquinari i programari per provar el disseny, example.
Maquinari

• Kit de desenvolupament Intel Arria 10 GX FPGA
• Font HDMI 2.1 (generador Quantum Data 980 48G)
• Aigüera HDMI 2.1 (analitzador Quantum Data 980 48G)
• Targeta filla Bitec HDMI FMC 2.1 (revisió 9)
• Cables HDMI 2.1 de categoria 3 (provat amb el cable HDMI 48 de 2.1 Gbps de Belkin)

Programari

• Versió del programari Intel Quartus Prime Pro Edition 20.1

2.4. Estructura de directoris
Els directoris contenen el generat files per al disseny IP HDMI Intel FPGA example.
Figura 6. Estructura de directoris per al disseny ExampleTaula 5. RTL generat Files

Carpetes	Files/Subcarpetes
comú	control_rellotge.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Taula 6. Simulació generada Files
Consulteu el Banc de prova de simulació secció per a més informació

Carpetes	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadència	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
sinopsis	/vcs/filellista.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xceli	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
comú	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Taula 7. Programari generat Files

Carpetes	Files
tx_control_src Nota: La carpeta tx_control també conté duplicats d'aquests files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	principal.c
	pio_read_write.c
	pio_llegir_escriure.h

2.5. Components de disseny
El disseny IP HDMI Intel FPGA exampLe consta dels components comuns de nivell superior i components superiors HDMI TX i RX.
2.5.1. Components HDMI TX
Els components superiors de HDMI TX inclouen els components bàsics de nivell superior TX i l'IOPLL, el controlador de restabliment PHY del transceptor, el PHY natiu del transceptor, la gestió de la reconfiguració de TX i els blocs de memòria intermèdia de sortida.
Figura 7. Components superiors de HDMI TXTaula 8. Components superiors de HDMI TX

Mòdul	Descripció
Nucli HDMI TX	L'IP rep dades de vídeo del nivell superior i realitza codificació de dades auxiliars, codificació de dades d'àudio, codificació de dades de vídeo, codificació, codificació TMDS o paquetització.
IOPLL	L'IOPLL (iopll_frl) genera el rellotge FRL per al nucli TX. Aquest rellotge de referència rep el rellotge de sortida TX FPLL. Freqüència de rellotge FRL = Velocitat de dades per carrils x 4 / (caràcters FRL per rellotge x 18)
Controlador de restabliment PHY del transceptor	El controlador de restabliment del transceptor PHY garanteix una inicialització fiable dels transceptors TX. L'entrada de restabliment d'aquest controlador s'activa des del nivell superior i genera el senyal de restabliment analògic i digital corresponent al bloc Transceiver Native PHY segons la seqüenciació de restabliment dins del bloc. El senyal de sortida tx_ready d'aquest bloc també funciona com a senyal de restabliment a l'IP HDMI Intel FPGA per indicar que el transceptor està en funcionament i preparat per rebre dades del nucli.
Transceptor natiu PHY	Bloc de transceptor dur que rep les dades paral·leles del nucli HDMI TX i serialitza les dades de transmetre-les. Nota: Per complir amb el requisit de desviació entre canals HDMI TX, configureu l'opció de mode d'enllaç de canals TX a l'editor de paràmetres PHY natiu del transceptor Intel Arria 10 a Enllaç PMA i PCS. També heu d'afegir el requisit de restricció màxima inclinació (set_max_skew) al senyal de restabliment digital del controlador de restabliment del transceptor (tx_digitalreset) tal com es recomana a la Guia d'usuari del transceptor Intel Arria 10 PHY.
TX PLL	El bloc PLL del transmissor proporciona el rellotge ràpid en sèrie al bloc PHY natiu del transceptor. Per a aquest disseny HDMI Intel FPGA IP example, fPLL s'utilitza com a TX PLL. TX PLL té dos rellotges de referència. • El rellotge de referència 0 està connectat a l'oscil·lador programable (amb freqüència de rellotge TMDS) per al mode TMDS. En aquest disseny example, el rellotge RX TMDS s'utilitza per connectar-se al rellotge de referència 0 per al mode TMDS. Intel us recomana utilitzar un oscil·lador programable amb freqüència de rellotge TMDS per al rellotge de referència 0. • El rellotge de referència 1 està connectat a un rellotge fix de 100 MHz per al mode FRL.
Gestió de la reconfiguració de TX	•En el mode TMDS, el bloc de gestió de reconfiguració TX reconfigura el PLL TX per a diferents freqüències de rellotge de sortida segons la freqüència de rellotge TMDS del vídeo específic. •En mode FRL, el bloc de gestió de reconfiguració de TX reconfigura el PLL de TX per subministrar el rellotge ràpid sèrie per a 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps i 12 Gbps segons el camp FRL_Rate del registre SCDC 0x31. •El bloc de gestió de reconfiguració TX canvia el rellotge de referència TX PLL entre el rellotge de referència 0 per al mode TMDS i el rellotge de referència 1 per al mode FRL.
Memòria intermèdia de sortida	Aquest buffer actua com a interfície per interactuar amb la interfície I2C dels components del DDC HDMI i del redriver.

Taula 9. Velocitat de dades i sobres del transceptorampling Factor de cada rang de freqüència de rellotge

Mode	Velocitat de dades	offampler 1 (2x oversample)	offampler 2 (4x oversample)	offample Factor	offampVelocitat de dades led (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Apagat	2	2000–12000
FRL	3000	Apagat	Apagat	1	3000
FRL	6000	Apagat	Apagat	1	6000

FRL	8000	Apagat	Apagat	1	8000
FRL	10000	Apagat	Apagat	1	10000
FRL	12000	Apagat	Apagat	1	12000

Figura 8. Flux de la seqüència de reconfiguració de TX2.5.2. Components HDMI RX
Els components superiors d'HDMI RX inclouen els components de nivell superior del nucli RX, l'esclau I²C opcional i la RAM EDID, IOPLL, el controlador de restabliment PHY del transceptor, el PHY natiu RX i els blocs de gestió de reconfiguració RX.
Figura 9. Components superiors de HDMI RXTaula 10. Components superiors de HDMI RX

Mòdul	Descripció
Nucli HDMI RX	L'IP rep les dades en sèrie del Transceiver Native PHY i realitza l'alineació de dades, la desviació del canal, la descodificació TMDS, la descodificació de dades auxiliars, la descodificació de dades de vídeo, la descodificació de dades d'àudio i la descodificació.
Esclau I2C	I2C és la interfície que s'utilitza per a Sink Display Data Channel (DDC) i Status and Data Channel (SCDC). La font HDMI utilitza el DDC per determinar les capacitats i les característiques de l'aigüera llegint l'estructura de dades de dades d'identificació de pantalla ampliada millorada (E-EDID). Les adreces esclaus I8C de 2 bits per a E-EDID són 0xA0 i 0xA1. L'LSB indica el tipus d'accés: 1 per a lectura i 0 per a escriptura. Quan es produeix un esdeveniment HPD, l'esclau I2C respon a les dades E-EDID llegint des del xip. El controlador només esclau I2C també admet SCDC per a HDMI 2.0 i 2.1. L'adreça esclau I9C de 2 bits per a l'SCDC és 0xA8 i 0xA9. Quan es produeix un esdeveniment HPD, l'esclau I2C realitza una transacció d'escriptura o lectura a o des de la interfície SCDC del nucli HDMI RX. El procés d'entrenament d'enllaç per a l'enllaç de velocitat fixa (FRL) també passa a través d'I2C. Durant un esdeveniment HPD o quan la font escriu una velocitat FRL diferent al registre de velocitat FRL (SCDC registra 0x31 bit[3:0]), s'inicia el procés d'entrenament d'enllaç. Nota: Aquest controlador només esclau I2C per a SCDC no és necessari si no es pretén HDMI 2.0 o HDMI 2.1

EDID RAM

El disseny emmagatzema la informació EDID utilitzant la IP d'1 port RAM. Un protocol estàndard de bus sèrie de dos cables (rellotge i dades) (controlador I2C només per a esclaus) transfereix l'estructura de dades E-EDID compatible amb CEA-861-D. Aquesta memòria RAM EDID emmagatzema la informació E-EDID. •En el mode TMDS, el disseny admet el pas EDID de TX a RX. Durant el pas EDID, quan el TX està connectat a la pica externa, el processador Nios II llegeix l'EDID de la pica externa i escriu a la memòria RAM EDID. • Quan està en mode FRL, el processador Nios II escriu l'EDID preconfigurat per a cada velocitat d'enllaç en funció del paràmetre HDMI_RX_MAX_FRL_RATE de l'script global.h. Utilitzeu les següents entrades HDMI_RX_MAX_FRL_RATE per a la taxa FRL admesa: • 1: 3G 3 carrils • 2: 6G 3 carrils •3: 6G 4 carrils • 4: 8G 4 carrils •5: 10G 4 carrils (predeterminat) •6: 12G 4 carrils

IOPLL

L'HDMI RX utilitza dos IOPLL. • El primer IOPLL (pll_tmds) genera el rellotge de referència RX CDR. Aquest IOPLL només s'utilitza en mode TMDS. El rellotge de referència d'aquest IOPLL rep el rellotge TMDS. El mode TMDS utilitza aquest IOPLL perquè el CDR no pot rebre rellotges de referència per sota de 50 MHz i la freqüència de rellotge TMDS oscil·la entre 25 MHz i 340 MHz. Aquest IOPLL proporciona una freqüència de rellotge que és 5 vegades el rellotge de referència d'entrada per al rang de freqüències entre 25 MHz i 50 MHz i proporciona la mateixa freqüència de rellotge que el rellotge de referència d'entrada per al rang de freqüències entre 50 MHz i 340 MHz. •El segon IOPLL (iopll_frl) genera el rellotge FRL per al nucli RX. Aquest rellotge de referència rep el rellotge CDR recuperat. Freqüència de rellotge FRL = Velocitat de dades per carrils x 4 / (caràcters FRL per rellotge x 18)

Controlador de restabliment PHY del transceptor	El controlador de restabliment del transceptor PHY garanteix una inicialització fiable dels transceptors RX. L'entrada de restabliment d'aquest controlador s'activa per la reconfiguració RX i genera el senyal de restabliment analògic i digital corresponent al bloc PHY natiu del transceptor d'acord amb la seqüenciació de restabliment dins del bloc.
RX Nativa PHY	Bloc de transceptor dur que rep les dades en sèrie d'una font de vídeo externa. Desserialitza les dades en sèrie a dades paral·leles abans de passar les dades al nucli HDMI RX. Aquest bloc s'executa en Enhanced PCS per al mode FRL. RX CDR té dos rellotges de referència. • El rellotge de referència 0 està connectat al rellotge de sortida de IOPLL TMDS (pll_tmds), que es deriva del rellotge TMDS. • El rellotge de referència 1 està connectat a un rellotge fix de 100 MHz. En el mode TMDS, RX CDR es reconfigura per seleccionar el rellotge de referència 0, i en el mode FRL, RX CDR es reconfigura per seleccionar el rellotge de referència 1.
Gestió de la reconfiguració de RX	En el mode TMDS, el bloc de gestió de reconfiguració RX implementa circuits de detecció de velocitat amb el PLL HDMI per impulsar el transceptor RX perquè funcioni a qualsevol velocitat d'enllaç arbitrària que va des de 250 Mbps a 6,000 Mbps. En el mode FRL, el bloc de gestió de reconfiguració RX reconfigura el transceptor RX perquè funcioni a 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps o 12 Gbps depenent de la velocitat FRL al camp de registre SCDC_FRL_RATE (0x31[3:0]). El bloc de gestió de reconfiguració RX canvia entre PCS/RX estàndard per al mode TMDS i PCS millorat per al mode FRL. Consulteu Figura 10 a la pàgina 22.

Figura 10. Flux de la seqüència de reconfiguració de RX
La figura il·lustra el flux de seqüència de reconfiguració multivelocitat del controlador quan rep el flux de dades d'entrada i la freqüència del rellotge de referència, o quan el transceptor està desbloquejat.2.5.3. Blocs comuns de primer nivell
Els blocs comuns de nivell superior inclouen l'àrbitre del transceptor, els components d'enllaç RX-TX i el subsistema de la CPU.
Taula 11. Blocs comuns de primer nivell

Mòdul

Descripció

Arbitre transceptor

Aquest bloc funcional genèric evita que els transceptors es recalibrin simultàniament quan els transceptors RX o TX del mateix canal físic requereixen una reconfiguració. La recalibració simultània afecta les aplicacions on els transceptors RX i TX dins del mateix canal s'assignen a implementacions IP independents. Aquest àrbitre transceptor és una extensió de la resolució recomanada per combinar TX simplex i RX simplex en el mateix canal físic. Aquest àrbitre de transceptor també ajuda a fusionar i arbitrar les sol·licituds de reconfiguració RX i TX amb mapa de memòria Avalon® dirigides als transceptors RX i TX simples dins d'un canal, ja que només es pot accedir al port d'interfície de reconfiguració dels transceptors de manera seqüencial. La connexió de la interfície entre l'arbitre del transceptor i els blocs del controlador de restabliment PHY/PHY natius TX/RX en aquest disseny ex.ample demostra un mode genèric que s'aplica a qualsevol combinació d'IP utilitzant l'arbitre del transceptor. L'àrbitre del transceptor no és necessari quan només s'utilitza el transceptor RX o TX en un canal. L'àrbitre del transceptor identifica el sol·licitant d'una reconfiguració a través de les seves interfícies de reconfiguració mapejades amb memòria d'Avalon i assegura que el tx_reconfig_cal_busy o rx_reconfig_cal_busy corresponent es controla en conseqüència. Per a les aplicacions HDMI, només RX inicia la reconfiguració. Mitjançant la canalització de la sol·licitud de reconfiguració assignada a la memòria d'Avalon a través de l'àrbitre, l'àrbitre identifica que la sol·licitud de reconfiguració prové del RX, que després impedeix que tx_reconfig_cal_busy s'afirmi i permet que rx_reconfig_cal_busy s'afirmi. La porta impedeix que el transceptor TX es mogui al mode de calibratge sense voler. Nota: Com que HDMI només requereix una reconfiguració de RX, els senyals tx_reconfig_mgmt_* estan lligats. A més, la interfície de mapa de memòria Avalon no és necessària entre l'àrbitre i el bloc TX Native PHY. Els blocs s'assignen a la interfície en el disseny exampli per demostrar la connexió genèrica de l'àrbitre del transceptor amb el controlador de restabliment PHY/PHY natiu TX/RX

Enllaç RX-TX

• La sortida de dades de vídeo i els senyals de sincronització del nucli de l'HDMI RX passa a través d'un DCFIFO als dominis de rellotge de vídeo RX i TX. • El port de dades auxiliars del nucli HDMI TX controla les dades auxiliars que flueixen a través del DCFIFO mitjançant la contrapressió. La contrapressió garanteix que no hi hagi cap paquet auxiliar incomplet al port de dades auxiliars. • Aquest bloc també realitza un filtratge extern: — Filtra les dades d'àudio i el paquet de regeneració del rellotge d'àudio del flux de dades auxiliars abans de transmetre'ls al port de dades auxiliars del nucli HDMI TX. — Filtra l'InfoFrame High Dynamic Range (HDR) de les dades auxiliars HDMI RX i insereix un exampel HDR InfoFrame a les dades auxiliars del HDMI TX a través del multiplexor de streaming Avalon.

Subsistema CPU

El subsistema de la CPU funciona com a controladors SCDC i DDC i controlador de reconfiguració de font. • El controlador SCDC font conté el controlador mestre I2C. El controlador mestre I2C transfereix l'estructura de dades SCDC de la font FPGA a la pica externa per al funcionament HDMI 2.0. Per exampsi el flux de dades de sortida és de 6,000 Mbps, el processador Nios II ordena al controlador mestre I2C que actualitzi els bits TMDS_BIT_CLOCK_RATIO i SCRAMBLER_ENABLE del registre de configuració TMDS del lavabo a 1. • El mateix mestre I2C també transfereix l'estructura de dades DDC (E-EDID) entre la font HDMI i la pica externa. • La CPU Nios II actua com a controlador de reconfiguració per a la font HDMI. La CPU es basa en la detecció de velocitat periòdica del mòdul de gestió de reconfiguració de RX per determinar si la TX requereix una reconfiguració. El traductor esclau mapejat amb memòria Avalon proporciona la interfície entre la interfície mestra mapejada amb memòria Avalon del processador Nios II i les interfícies esclaus mapejades amb memòria Avalon de l'IOPLL i TX Native PHY de la font HDMI instància externa. • Realitzar entrenament d'enllaç mitjançant la interfície mestra I2C amb lavabo extern

2.6. Inserció i filtratge d'InfoFrame de rang dinàmic i domini (HDR).
El disseny IP HDMI Intel FPGA exampinclou una demostració de la inserció de HDR InfoFrame en un sistema de bucle RX-TX.
La versió 2.0b de l'especificació HDMI permet que el rang dinàmic i el Mastering InfoFrame es transmetin a través del flux auxiliar HDMI. A la demostració, el bloc Auxiliary Packet Generator admet la inserció HDR. Només heu de formatar el paquet HDR InfoFrame previst tal com s'especifica a la taula de llista de senyals del mòdul i la inserció de l'HDR InfoFrame es produeix una vegada a cada fotograma de vídeo.
En aquest exampconfiguració del fitxer, en els casos en què el flux auxiliar entrant ja inclou HDR InfoFrame, el contingut HDR transmès es filtra. El filtratge evita que es transmetin els InfoFrames HDR conflictius i assegura que només els valors especificats a l'HDR SampS'utilitzen el mòdul de dades.
Figura 11. Enllaç RX-TX amb rang dinàmic i inserció de Mastering InfoFrame
La figura mostra el diagrama de blocs de l'enllaç RX-TX inclòs la inserció del rang dinàmic i el Mastering InfoFrame al flux auxiliar del nucli HDMI TX.Taula 12. Senyals del bloc d'inserció de dades auxiliars (aux_retransmit).

Senyal	Direcció	Amplada	Descripció
Rellotge i restabliment
clk	Entrada	1	Entrada del rellotge. Aquest rellotge ha d'estar connectat al rellotge de vídeo.
restablir	Entrada	1	Restableix l'entrada.

Senyals de paquets auxiliars
tx_aux_data	Sortida	72	TX Sortida de paquets auxiliars del multiplexor.
tx_aux_valid	Sortida	1
tx_aux_preparat	Sortida	1
tx_aux_sop	Sortida	1
tx_aux_eop	Sortida	1
rx_aux_data	Entrada	72	RX Les dades auxiliars s'han passat al mòdul de filtre de paquets abans d'entrar al multiplexor.
rx_aux_valid	Entrada	1
rx_aux_sop	Entrada	1
rx_aux_eop	Entrada	1

Senyal de control
hdmi_tx_vsync	Entrada	1	Vsync de vídeo HDMI TX. Aquest senyal s'ha de sincronitzar amb el domini del rellotge de velocitat de l'enllaç. El nucli insereix el HDR InfoFrame al flux auxiliar a la vora ascendent d'aquest senyal.

Taula 13. Senyals del mòdul de dades HDR (altera_hdmi_hdr_infoframe)

Senyal	Direcció	Amplada	Descripció
hb0	Sortida	8	Byte de capçalera 0 de l'Interval dinàmic i el Mastering InfoFrame: codi de tipus InfoFrame.
hb1	Sortida	8	Byte de capçalera 1 de l'Interval dinàmic i el Mastering InfoFrame: número de versió de l'InfoFrame.
hb2	Sortida	8	Byte de capçalera 2 de l'Interval dinàmic i el Mastering InfoFrame: Longitud de l'InfoFrame.
pb	Entrada	224	Byte de dades del Dynamic Range i Mastering InfoFrame.

Taula 14. Interval dinàmic i domini de camps de bits del paquet de bytes de dades InfoFrame

Camp de bits	Definició	Metadades estàtiques tipus 1
7:0	Byte de dades 1: {5'h0, EOTF[2:0]}
15:8	Byte de dades 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte de dades 3: Descriptor_de_metadades_estàtiques	display_primaries_x[0], LSB
31:24	Byte de dades 4: Descriptor_de_metadades_estàtiques	display_primaries_x[0], MSB
39:32	Byte de dades 5: Descriptor_de_metadades_estàtiques	display_primaries_y[0], LSB
47:40	Byte de dades 6: Descriptor_de_metadades_estàtiques	display_primaries_y[0], MSB
55:48	Byte de dades 7: Descriptor_de_metadades_estàtiques	display_primaries_x[1], LSB
63:56	Byte de dades 8: Descriptor_de_metadades_estàtiques	display_primaries_x[1], MSB
71:64	Byte de dades 9: Descriptor_de_metadades_estàtiques	display_primaries_y[1], LSB
79:72	Byte de dades 10: Descriptor_de_metadades_estàtiques	display_primaries_y[1], MSB
87:80	Byte de dades 11: Descriptor_de_metadades_estàtiques	display_primaries_x[2], LSB
95:88	Byte de dades 12: Descriptor_de_metadades_estàtiques	display_primaries_x[2], MSB
103:96	Byte de dades 13: Descriptor_de_metadades_estàtiques	display_primaries_y[2], LSB
111:104	Byte de dades 14: Descriptor_de_metadades_estàtiques	display_primaries_y[2], MSB
119:112	Byte de dades 15: Descriptor_de_metadades_estàtiques	punt_blanc_x, LSB
127:120	Byte de dades 16: Descriptor_de_metadades_estàtiques	punt_blanc_x, MSB
135:128	Byte de dades 17: Descriptor_de_metadades_estàtiques	punt_blanc_y, LSB
143:136	Byte de dades 18: Descriptor_de_metadades_estàtiques	punt_blanc_y, MSB
151:144	Byte de dades 19: Descriptor_de_metadades_estàtiques	max_display_mastering_luminance, LSB

159:152	Byte de dades 20: Descriptor_de_metadades_estàtiques	max_display_mastering_luminance, MSB
167:160	Byte de dades 21: Descriptor_de_metadades_estàtiques	min_display_mastering_luminance, LSB
175:168	Byte de dades 22: Descriptor_de_metadades_estàtiques	min_display_mastering_luminance, MSB
183:176	Byte de dades 23: Descriptor_de_metadades_estàtiques	Nivell de llum de contingut màxim, LSB
191:184	Byte de dades 24: Descriptor_de_metadades_estàtiques	Nivell de llum de contingut màxim, MSB
199:192	Byte de dades 25: Descriptor_de_metadades_estàtiques	Nivell de llum mitjà màxim del marc, LSB
207:200	Byte de dades 26: Descriptor_de_metadades_estàtiques	Nivell de llum mitjà de fotograma màxim, MSB
215:208	Reservat
223:216	Reservat

S'està desactivant la inserció i el filtratge HDR
Desactivar la inserció i el filtre HDR us permet verificar la retransmissió del contingut HDR ja disponible al flux auxiliar d'origen sense cap modificació en el disseny de retransmissió RX-TX ex.ample.
Per desactivar la inserció i el filtratge de HDR InfoFrame:

1. Estableix block_ext_hdr_infoframe a 1'b0 a rxtx_link.v file per evitar el filtratge de l'InfoFrame HDR del flux auxiliar.
2. Estableix multiplexer_in0_valid de la instància avalon_st_multiplexer a altera_hdmi_aux_hdr.v file a 1'b0 per evitar que es formi el generador de paquets auxiliars i insereixi un InfoFrame HDR addicional al flux auxiliar de TX.

2.7. Flux de programari de disseny
En el flux de programari principal de disseny, el processador Nios II configura la configuració del redriver TI i inicialitza els camins TX i RX quan s'engega.
Figura 12. Flux de programari a l'script main.c
El programari executa un bucle while per supervisar els canvis d'origen i d'origen i per reaccionar als canvis. El programari pot activar la reconfiguració de TX, l'entrenament de l'enllaç TX i començar a transmetre vídeo.
Figura 13. Diagrama de flux d'inicialització del camí TX Inicialització del camí TXFigura 14. Diagrama de flux d'inicialització del camí RXFigura 15. Diagrama de flux de formació d'enllaços i reconfiguració de TXFigura 16. Enllaç del procés LTS:3 de la formació a un diagrama de flux específic de FRLFigura 17. Diagrama de flux de transmissió de vídeo HDMI TX2.8. Execució del disseny en diferents tarifes FRL
Podeu executar el vostre disseny amb diferents tarifes FRL, a part de la taxa FRL predeterminada de l'aigüera externa.
Per executar el disseny amb diferents tarifes FRL:

1. Commuteu l'interruptor user_dipsw0 integrat a la posició ON.
2. Obriu l'intèrpret d'ordres de Nios II i, a continuació, escriviu nios2-terminal
3. Escriviu les ordres següents i premeu Intro per executar-les.

Comandament	Descripció
h	Mostra el menú d'ajuda.
r0	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 0 (només TMDS).
r1	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 1 (3 Gbps).
r2	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 2 (6 Gbps, 3 carrils).
r3	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 3 (6 Gbps, 4 carrils).
r4	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 4 (8 Gbps).
r5	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 5 (10 Gbps).
r6	Actualitzeu la capacitat FRL màxima de RX a la taxa FRL 6 (12 Gbps).
t1	TX configura la velocitat d'enllaç a la taxa FRL 1 (3 Gbps).
t2	TX configura la velocitat d'enllaç a la taxa FRL 2 (6 Gbps, 3 carrils).
t3	TX configura la velocitat d'enllaç a la taxa FRL 3 (6 Gbps, 4 carrils).
t4	TX configura la velocitat d'enllaç a la taxa FRL 4 (8 Gbps).
t5	TX configura la velocitat d'enllaç a la taxa FRL 5 (10 Gbps).
t6	TX configura la velocitat d'enllaç a la taxa FRL 6 (12 Gbps).

2.9. Esquema de rellotge
L'esquema de rellotge il·lustra els dominis de rellotge en el disseny IP HDMI Intel FPGA per exempleample.
Figura 18. Disseny HDMI 2.1 Exampl'esquema de rellotgeTaula 15. Senyals de l'esquema de rellotge

Rellotge	Nom del senyal al disseny	Descripció
Rellotge de gestió	mgmt_clk	Un rellotge gratuït de 100 MHz per a aquests components: • Interfícies Avalon-MM per a reconfiguració — El requisit del rang de freqüències està entre 100 i 125 MHz. • Controlador de reinici PHY per a la seqüència de reinici del transceptor — El requisit del rang de freqüències és d'entre 1 i 500 MHz. • Reconfiguració IOPLL — La freqüència de rellotge màxima és de 100 MHz. • Gestió de reconfiguració RX • Gestió de la reconfiguració de TX • CPU • Màster I2C
Rellotge I2C	i2c_clk	Una entrada de rellotge de 100 MHz que registra l'esclau I2C, els buffers de sortida, els registres SCDC i el procés d'entrenament d'enllaç al nucli HDMI RX i la RAM EDID.
Rellotge de referència TX PLL 0	tx_tmds_clk	Rellotge de referència 0 al PLL de TX. La freqüència de rellotge és la mateixa que la freqüència de rellotge TMDS esperada del canal de rellotge TMDS HDMI TX. Aquest rellotge de referència s'utilitza en mode TMDS. Per a aquest disseny HDMI example, aquest rellotge està connectat al rellotge RX TMDS amb finalitats de demostració. A la vostra aplicació, heu de subministrar un rellotge dedicat amb freqüència de rellotge TMDS des d'un oscil·lador programable per obtenir un millor rendiment de jitter.

		Nota: No utilitzeu un pin RX del transceptor com a rellotge de referència TX PLL. El vostre disseny no s'adaptarà si col·loqueu el refclk HDMI TX en un pin RX.
Rellotge de referència TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Rellotge de referència al TX PLL i RX CDR, així com a IOPLL per a vid_clk. La freqüència de rellotge és de 100 MHz.
Rellotge sèrie TX PLL	tx_bonding_clocks	Rellotge ràpid de sèrie generat per TX PLL. La freqüència de rellotge s'estableix en funció de la velocitat de dades.
Sortida del rellotge del transceptor TX	tx_clk	S'ha recuperat la sortida del rellotge del transceptor i la freqüència varia segons la velocitat de dades i els símbols per rellotge. Freqüència de sortida del transceptor TX = Velocitat de dades del transceptor/amplada del transceptor Per a aquest disseny HDMI example, el rellotge del transceptor TX surt del canal 0 rellotge l'entrada del nucli del transceptor TX (tx_coreclkin), el rellotge de referència de la velocitat d'enllaç IOPLL (pll_hdmi) i el rellotge de referència de vídeo i FRL IOPLL (pll_vid_frl).
Rellotge de vídeo	tx_vid_clk/rx_vid_clk	Rellotge de vídeo al nucli TX i RX. El rellotge funciona a una freqüència fixa de 225 MHz.
Rellotge TX/RX FRL	tx_frl_clk/rx_frl_clk	Rellotge FRL per al nucli TX i RX.
Rellotge RX TMDS	rx_tmds_clk	Canal de rellotge TMDS des del connector HDMI RX i es connecta a un IOPLL per generar el rellotge de referència per al rellotge de referència CDR 0. El nucli utilitza aquest rellotge quan està en mode TMDS.
Rellotge de referència RX CDR 0	rxphy_cdr_refclk0	Rellotge de referència 0 a RX CDR. Aquest rellotge es deriva del rellotge RX TMDS. La freqüència de rellotge de RX TMDS oscil·la entre 25 MHz i 340 MHz, mentre que la freqüència de rellotge de referència mínima de RX CDR és de 50 MHz. S'utilitza un IOPLL per generar una freqüència de rellotge de 5 per al rellotge TMDS entre 25 MHz i 50 MHz i generar la mateixa freqüència de rellotge per al rellotge TMDS entre 50 MHz i 340 MHz.
Sortida del rellotge del transceptor RX	rx_clk	El rellotge es recupera del transceptor i la freqüència varia segons la velocitat de dades i l'amplada del transceptor. Freqüència de sortida del transceptor RX = velocitat de dades del transceptor/amplada del transceptor Per a aquest disseny HDMI example, el rellotge del transceptor RX surt del canal 1 rellotge l'entrada central del transceptor RX (rx_coreclkin) i el rellotge de referència FRL IOPLL (pll_frl).

2.10. Senyals d'interfície
Les taules mostren els senyals per al disseny HDMI exampli amb FRL activat.
Taula 16. Senyals de primer nivell

Senyal	Direcció	Amplada	Descripció
Senyal d'oscil·lador a bord
clk_fpga_b3_p	Entrada	1	Rellotge de funcionament lliure de 100 MHz per al rellotge de referència principal.
refclk4_p	Entrada	1	Rellotge lliure de 100 MHz per al rellotge de referència del transceptor.

Pulsadors i LED d'usuari
user_pb	Entrada	3	Premeu el botó per controlar la funcionalitat de disseny IP HDMI Intel FPGA.
cpu_resetn	Entrada	1	Reinici global.
user_led_g	Sortida	8	Pantalla LED verda. Consulteu Configuració del maquinari a la pàgina 48 per obtenir més informació sobre les funcions del LED.
user_dipsw	Entrada	1	Interruptor DIP definit per l'usuari. Consulteu Configuració del maquinari a la pàgina 48 per obtenir més informació sobre les funcions del commutador DIP.

Pins de la targeta filla HDMI FMC al port FMC B
fmcb_gbtclk_m2c_p_0	Entrada	1	Rellotge HDMI RX TMDS.
fmcb_dp_m2c_p	Entrada	4	Rellotge HDMI RX, canals de dades vermell, verd i blau.
fmcb_dp_c2m_p	Sortida	4	Rellotge HDMI TX, canals de dades vermell, verd i blau.
fmcb_la_rx_p_9	Entrada	1	Detecció de potència HDMI RX +5V.
fmcb_la_rx_p_8	Sortida	1	Detecció de connexió en calent HDMI RX.
fmcb_la_rx_n_8	Entrada	1	HDMI RX I2C SDA per a DDC i SCDC.
fmcb_la_tx_p_10	Entrada	1	HDMI RX I2C SCL per a DDC i SCDC.
fmcb_la_tx_p_12	Entrada	1	Detecció de connexió en calent HDMI TX.
fmcb_la_tx_n_12	Entrada	1	HDMI I2C SDA per a DDC i SCDC.
fmcb_la_rx_p_10	Entrada	1	HDMI I2C SCL per a DDC i SCDC.
fmcb_la_tx_n_9	Entrada	1	HDMI I2C SDA per al control de redriver.
fmcb_la_rx_p_11	Entrada	1	HDMI I2C SCL per al control del redriver.
fmcb_la_tx_n_13	Sortida	1	HDMI TX +5V Nota: Només disponible quan Revisió 9 de la targeta filla HDMI de Bitec està seleccionat.

Taula 17. Senyals de nivell superior HDMI RX

Senyal	Direcció	Amplada	Descripció
Rellotge i senyals de restabliment
mgmt_clk	Entrada	1	Entrada de rellotge del sistema (100 MHz).
restablir	Entrada	1	Entrada de restabliment del sistema.
rx_tmds_clk	Entrada	1	Rellotge HDMI RX TMDS.
i2c_clk	Entrada	1	Entrada de rellotge per a interfície DDC i SCDC.

Rellotge i senyals de restabliment
rxphy_cdr_refclk1	Entrada	1	Entrada de rellotge per al rellotge de referència RX CDR 1. La freqüència de rellotge és de 100 MHz.
rx_vid_clk	Sortida	1	Sortida de rellotge de vídeo.
sys_init	Sortida	1	Inicialització del sistema per restablir el sistema a l'encesa.

Transceptor RX i senyals IOPLL
rxpll_tmds_locked	Sortida	1	Indica que el rellotge TMDS IOPLL està bloquejat.
rxpll_frl_locked	Sortida	1	Indica que el rellotge FRL IOPLL està bloquejat.
rxphy_serial_data	Entrada	4	Dades sèrie HDMI al RX Native PHY.
rxphy_ready	Sortida	1	Indica que el RX Native PHY està preparat.
rxphy_cal_busy_raw	Sortida	4	Calibració PHY nativa de RX ocupada per a l'àrbitre del transceptor.
rxphy_cal_busy_gated	Entrada	4	Senyal d'ocupació de calibratge des de l'arbitre del transceptor fins al RX Native PHY.
rxphy_rcfg_slave_write	Entrada	4	Reconfiguració del transceptor Interfície de mapeig de memòria Avalon des del RX Native PHY fins a l'àrbitre del transceptor.
rxphy_rcfg_slave_read	Entrada	4
rxphy_rcfg_slave_address	Entrada	40
rxphy_rcfg_slave_writedata	Entrada	128
rxphy_rcfg_slave_readdata	Sortida	128
rxphy_rcfg_slave_waitrequest	Sortida	4

Gestió de la reconfiguració de RX
rxphy_rcfg_busy	Sortida	1	Senyal d'ocupació de reconfiguració RX.
rx_tmds_freq	Sortida	24	Mesura de freqüència de rellotge HDMI RX TMDS (en 10 ms).
rx_tmds_freq_valid	Sortida	1	Indica que la mesura de freqüència de rellotge RX TMDS és vàlida.
rxphy_os	Sortida	1	offampfactor ling: •0: 1x sobresampling • 1: 5x sobresampling
rxphy_rcfg_master_write	Sortida	1	Gestió de reconfiguració de RX Interfície de mapeig de memòria d'Avalon a l'àrbitre transceptor.
rxphy_rcfg_master_read	Sortida	1
rxphy_rcfg_master_address	Sortida	12
rxphy_rcfg_master_writedata	Sortida	32
rxphy_rcfg_master_readdata	Entrada	32
rxphy_rcfg_master_waitrequest	Entrada	1

Senyals del nucli HDMI RX
rx_vid_clk_locked	Entrada	1	Indica que vid_clk és estable.
rxcore_frl_rate	Sortida	4	Indica la taxa de FRL que s'està executant el nucli RX. • 0: mode heretat (TMDS) • 1: 3 Gbps 3 carrils • 2: 6 Gbps 4 carrils • 3: 6 Gbps 4 carrils • 4: 8 Gbps 4 carrils • 5: 10 Gbps 4 carrils • 6: 12 Gbps 4 carrils • 7-15: Reservat
rxcore_frl_locked	Sortida	4	Cada bit indica el carril específic que ha aconseguit el bloqueig FRL. FRL es bloqueja quan el nucli RX realitza correctament l'alineació, la desviació i aconsegueix el bloqueig del carril. • Per al mode de 3 carrils, el bloqueig del carril s'aconsegueix quan el nucli RX rep Scrambler Reset (SR) o Start-Super-Block (SSB) per cada 680 períodes de caràcters FRL durant almenys 3 vegades. • Per al mode de 4 carrils, el bloqueig del carril s'aconsegueix quan el nucli RX rep Scrambler Reset (SR) o Start-Super-Block (SSB) per cada 510 períodes de caràcters FRL durant almenys 3 vegades.
rxcore_frl_ffe_levels	Sortida	4	Correspon al bit FFE_level del bit de registre SCDC 0x31 [7:4] al nucli RX.
rxcore_frl_flt_ready	Entrada	1	Afirma per indicar que el RX està preparat per començar el procés de formació d'enllaços. Quan s'afirma, també s'afirma el bit FLT_ready del registre SCDC 0x40 bit 6.
rxcore_frl_src_test_config	Entrada	8	Especifica les configuracions de prova d'origen. El valor s'escriu al registre de configuració de prova SCDC al registre SCDC 0x35.
rxcore_tbcr	Sortida	1	Indica la relació de bits a rellotge TMDS; correspon al registre TMDS_Bit_Clock_Ratio del registre SCDC 0x20 bit 1. • Quan s'executa en mode HDMI 2.0, aquest bit s'afirma. Indica la relació de bits a rellotge TMDS de 40:1. • Quan s'executa en HDMI 1.4b, aquest bit no s'afirma. Indica la relació de bits a rellotge TMDS de 10:1. • Aquest bit no s'utilitza per al mode FRL.
rxcore_scrambler_enable	Sortida	1	Indica si les dades rebudes estan codificades; correspon al camp Scrambling_Enable del registre SCDC 0x20 bit 0.
rxcore_audio_de	Sortida	1	Interfícies d'àudio central HDMI RX Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
rxcore_audio_data	Sortida	256
rxcore_audio_info_ai	Sortida	48

rxcore_audio_N	Sortida	20
rxcore_audio_CTS	Sortida	20
rxcore_audio_metadata	Sortida	165
rxcore_audio_format	Sortida	5
rxcore_aux_pkt_data	Sortida	72	Interfícies auxiliars del nucli HDMI RX Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
rxcore_aux_pkt_addr	Sortida	6
rxcore_aux_pkt_wr	Sortida	1
rxcore_aux_data	Sortida	72
rxcore_aux_sop	Sortida	1
rxcore_aux_eop	Sortida	1
rxcore_aux_valid	Sortida	1
rxcore_aux_error	Sortida	1
rxcore_gcp	Sortida	6	Senyals de banda lateral del nucli HDMI RX Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
rxcore_info_avi	Sortida	123
rxcore_info_vsi	Sortida	61
rxcore_locked	Sortida	1	Ports de vídeo bàsics HDMI RX Nota: N = píxels per rellotge Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
rxcore_vid_data	Sortida	N*48
rxcore_vid_vsync	Sortida	N
rxcore_vid_hsync	Sortida	N
rxcore_vid_de	Sortida	N
rxcore_vid_valid	Sortida	1
rxcore_vid_lock	Sortida	1
rxcore_mode	Sortida	1	Ports d'estat i control del nucli HDMI RX. Nota: N = símbols per rellotge Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
rxcore_ctrl	Sortida	N*6
rxcore_color_depth_sync	Sortida	2
hdmi_5v_detect	Entrada	1	Detecció de HDMI RX 5V i detecció de connexió en calent. Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
hdmi_rx_hpd	Sortida	1
rx_hpd_trigger	Entrada	1

I2C Senyals
hdmi_rx_i2c_sda	Entrada	1	Interfície HDMI RX DDC i SCDC.
hdmi_rx_i2c_scl	Entrada	1

Senyals RX EDID RAM
edid_ram_access	Entrada	1	Interfície d'accés HDMI RX EDID RAM.

adreça_edid_ram	Entrada	8	Afirma edid_ram_access quan vulguis escriure o llegir des de la RAM EDID, en cas contrari, aquest senyal s'hauria de mantenir baix. Quan afirmeu edid_ram_access, el senyal de connexió en calent desafirma per permetre l'escriptura o la lectura a la memòria RAM EDID. Quan s'hagi completat l'accés a la RAM EDID, hauríeu de desassertar edid_ram_assess i el senyal de connexió en calent s'afirma. La font llegirà el nou EDID a causa de la commutació del senyal de connexió en calent.
edid_ram_write	Entrada	1
edid_ram_read	Entrada	1
edid_ram_readdata	Sortida	8
edid_ram_writedata	Entrada	8
edid_ram_waitrequest	Sortida	1

Taula 18. Senyals de nivell superior d'HDMI TX

Senyal	Direcció	Amplada	Descripció
Rellotge i senyals de restabliment
mgmt_clk	Entrada	1	Entrada de rellotge del sistema (100 MHz).
restablir	Entrada	1	Entrada de restabliment del sistema.
tx_tmds_clk	Entrada	1	Rellotge HDMI RX TMDS.
txfpll_refclk1	Entrada	1	Entrada de rellotge per al rellotge de referència TX PLL 1. La freqüència de rellotge és de 100 MHz.
tx_vid_clk	Sortida	1	Sortida de rellotge de vídeo.
tx_frl_clk	Sortida	1	Sortida de rellotge FRL.
sys_init	Entrada	1	Inicialització del sistema per restablir el sistema a l'encesa.
tx_init_done	Entrada	1	Inicialització TX per restablir el bloc de gestió de reconfiguració TX i la interfície de reconfiguració del transceptor.

Transceptor TX i senyals IOPLL
txpll_frl_locked	Sortida	1	Indica que el rellotge de velocitat de l'enllaç i el rellotge FRL IOPLL estan bloquejats.
txfpll_locked	Sortida	1	Indica que el PLL TX està bloquejat.
txphy_serial_data	Sortida	4	Dades sèrie HDMI del TX Native PHY.
txphy_ready	Sortida	1	Indica que el TX Native PHY està preparat.
txphy_cal_ocupat	Sortida	1	Senyal d'ocupat de calibratge PHY natiu de TX.
txphy_cal_busy_raw	Sortida	4	Senyal d'ocupació de calibratge a l'àrbitre del transceptor.
txphy_cal_busy_gated	Entrada	4	Senyal d'ocupació de calibratge des de l'arbitre del transceptor fins al PHY natiu de TX.
txphy_rcfg_busy	Sortida	1	Indica que la reconfiguració de TX PHY està en curs.
txphy_rcfg_slave_write	Entrada	4	Reconfiguració del transceptor Interfície de mapeig de memòria Avalon des del TX Native PHY fins a l'àrbitre del transceptor.
txphy_rcfg_slave_read	Entrada	4
txphy_rcfg_slave_address	Entrada	40
txphy_rcfg_slave_writedata Entrada 128 txphy_rcfg_slave_readdata Sortida 128 txphy_rcfg_slave_waitrequest Sortida 4

Gestió de la reconfiguració de TX
tx_tmds_freq	Entrada	24	Valor de freqüència de rellotge HDMI TX TMDS (en 10 ms).
tx_os	Sortida	2	offampfactor ling: • 0: 1x sobresampling •1: 2× sobresampling •2: 8x sobresampling
txphy_rcfg_master_write	Sortida	1	Gestió de reconfiguració de TX Interfície de mapeig de memòria d'Avalon a l'àrbitre transceptor.
txphy_rcfg_master_read	Sortida	1
txphy_rcfg_master_address	Sortida	12
txphy_rcfg_master_writedata	Sortida	32
txphy_rcfg_master_readdata	Entrada	32
txphy_rcfg_master_waitrequest	Entrada	1
tx_reconfig_done	Sortida	1	Indica que s'ha completat el procés de reconfiguració de TX.

Senyals del nucli HDMI TX
tx_vid_clk_locked	Entrada	1	Indica que vid_clk és estable.
txcore_ctrl	Entrada	N*6	Interfícies de control del nucli HDMI TX. Nota: N = píxels per rellotge Consulteu el Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
txcore_mode	Entrada	1
txcore_audio_de	Entrada	1	Interfícies d'àudio central HDMI TX. Consulteu el Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
txcore_audio_mute	Entrada	1
txcore_audio_data	Entrada	256
txcore_audio_info_ai	Entrada	49
txcore_audio_N	Entrada	20
txcore_audio_CTS	Entrada	20
txcore_audio_metadata	Entrada	166
txcore_audio_format	Entrada	5
txcore_aux_ready	Sortida	1	Interfícies auxiliars del nucli HDMI TX. Consulteu el Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
txcore_aux_data	Entrada	72
txcore_aux_sop	Entrada	1
txcore_aux_eop	Entrada	1

txcore_aux_valid	Entrada	1
txcore_gcp	Entrada	6	Senyals de banda lateral del nucli HDMI TX. Consulteu el Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
txcore_info_avi	Entrada	123
txcore_info_vsi	Entrada	62
txcore_i2c_master_write	Entrada	1	TX I2C interfície Avalon amb mapes de memòria mestre I2C dins del nucli TX. Nota: Aquests senyals només estan disponibles quan encès Inclou I2C paràmetre.
txcore_i2c_master_read	Entrada	1
txcore_i2c_master_address	Entrada	4
txcore_i2c_master_writedata	Entrada	32
txcore_i2c_master_readdata	Sortida	32
txcore_vid_data	Entrada	N*48	Ports de vídeo bàsics HDMI TX. Nota: N = píxels per rellotgeRef er al Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
txcore_vid_vsync	Entrada	N
txcore_vid_hsync	Entrada	N
txcore_vid_de	Entrada	N
txcore_vid_ready	Sortida	1
txcore_vid_overflow	Sortida	1
txcore_vid_valid	Entrada	1
txcore_frl_rate	Entrada	4	Interfícies de registre SCDC.
txcore_frl_pattern	Entrada	16
txcore_frl_start	Entrada	1
txcore_scrambler_enable	Entrada	1
txcore_tbcr	Entrada	1

I2C Senyals
nios_tx_i2c_sda_in	Sortida	1	Interfície mestra TX I2C per SCDC i DDC des del processador Nios II fins al buffer de sortida. Nota: Si encès el Inclou I2C paràmetre, aquests senyals es col·locaran dins del nucli TX i no seran visibles en aquest nivell.
nios_tx_i2c_scl_in	Sortida	1
nios_tx_i2c_sda_oe	Entrada	1
nios_tx_i2c_scl_oe	Entrada	1
nios_ti_i2c_sda_in	Sortida	1	Interfície mestra TX I2C des del processador Nios II a la memòria intermèdia de sortida per controlar el controlador TI a la targeta filla Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Sortida	1
nios_ti_i2c_sda_oe	Entrada	1
nios_ti_i2c_scl_oe	Entrada	1
hdmi_tx_i2c_sda	Entrada	1	Interfícies TX I2C per a interfícies SCDC i DDC des del buffer de sortida fins al connector HDMI TX.
hdmi_tx_i2c_scl	Entrada	1
hdmi_tx_ti_i2c_sda	Entrada	1	Interfícies TX I2C des de la memòria intermèdia de sortida al controlador TI de la targeta filla Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Entrada	1

tx_hpd_req	Sortida	1	Interfícies de detecció de connexió en calent HDMI TX.
hdmi_tx_hpd_n	Entrada	1

Taula 19. Senyals de l'àrbitre transceptor

Senyal	Direcció	Amplada	Descripció
clk	Entrada	1	Reconfiguració del rellotge. Aquest rellotge ha de compartir el mateix rellotge amb els blocs de gestió de reconfiguració.
restablir	Entrada	1	Restablir senyal. Aquest restabliment ha de compartir el mateix restabliment amb els blocs de gestió de reconfiguració.
rx_rcfg_en	Entrada	1	Senyal d'habilitació de reconfiguració RX.
tx_rcfg_en	Entrada	1	Senyal d'habilitació de reconfiguració de TX.
rx_rcfg_ch	Entrada	2	Indica quin canal s'ha de reconfigurar al nucli RX. Aquest senyal ha de romandre sempre afirmat.
tx_rcfg_ch	Entrada	2	Indica quin canal s'ha de reconfigurar al nucli TX. Aquest senyal ha de romandre sempre afirmat.
rx_reconfig_mgmt_write	Entrada	1	Reconfiguració Interfícies Avalon amb mapes de memòria des de la gestió de reconfiguració RX.
rx_reconfig_mgmt_read	Entrada	1
rx_reconfig_mgmt_address	Entrada	10
rx_reconfig_mgmt_writedata	Entrada	32
rx_reconfig_mgmt_readdata	Sortida	32
rx_reconfig_mgmt_waitrequest	Sortida	1
tx_reconfig_mgmt_write	Entrada	1	Reconfiguració Interfícies Avalon amb mapes de memòria des de la gestió de reconfiguració de TX.
tx_reconfig_mgmt_read	Entrada	1
tx_reconfig_mgmt_address	Entrada	10
tx_reconfig_mgmt_writedata	Entrada	32
tx_reconfig_mgmt_readdata	Sortida	32
tx_reconfig_mgmt_waitrequest	Sortida	1
reconfig_write	Sortida	1	Reconfiguració de les interfícies d'Avalon amb mapes de memòria al transceptor.
reconfig_read	Sortida	1
adreça_reconfig	Sortida	10
reconfig_writedata	Sortida	32
rx_reconfig_readdata	Entrada	32
rx_reconfig_waitrequest	Entrada	1
tx_reconfig_readdata	Entrada	1
tx_reconfig_waitrequest	Entrada	1

rx_cal_ocupat	Entrada	1	Senyal d'estat de calibratge del transceptor RX.
tx_cal_ocupat	Entrada	1	Senyal d'estat de calibratge del transceptor TX.
rx_reconfig_cal_busy	Sortida	1	Senyal d'estat de calibració al control de reinici PHY del transceptor RX.
tx_reconfig_cal_busy	Sortida	1	Senyal d'estat de calibració del control de reinici PHY del transceptor TX.

Taula 20. Senyals d'enllaç RX-TX

Senyal	Direcció	Amplada	Descripció
vid_clk	Entrada	1	Rellotge de vídeo HDMI.
rx_vid_lock	Entrada	3	Indica l'estat de bloqueig de vídeo HDMI RX.
rx_vid_valid	Entrada	1	Interfícies de vídeo HDMI RX.
rx_vid_de	Entrada	N
rx_vid_hsync	Entrada	N
rx_vid_vsync	Entrada	N
rx_vid_data	Entrada	N*48
rx_aux_eop	Entrada	1	Interfícies auxiliars HDMI RX.
rx_aux_sop	Entrada	1
rx_aux_valid	Entrada	1
rx_aux_data	Entrada	72
tx_vid_de	Sortida	N	Interfícies de vídeo HDMI TX. Nota: N = píxels per rellotge
tx_vid_hsync	Sortida	N
tx_vid_vsync	Sortida	N
tx_vid_data	Sortida	N * 48
tx_vid_valid	Sortida	1
tx_vid_ready	Entrada	1
tx_aux_eop	Sortida	1	Interfícies auxiliars HDMI TX.
tx_aux_sop	Sortida	1
tx_aux_valid	Sortida	1
tx_aux_data	Sortida	72
tx_aux_preparat	Entrada	1

Taula 21. Senyals del sistema del dissenyador de plataforma

Senyal	Direcció	Amplada	Descripció
cpu_clk_in_clk_clk	Entrada	1	rellotge de la CPU.
cpu_rst_in_reset_reset	Entrada	1	restabliment de la CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Sortida	8	Interfícies d'accés EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Sortida	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Sortida	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Entrada	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Sortida	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Entrada	1
hdmi_i2c_master_i2c_serial_sda_in	Entrada	1	Interfícies mestres I2C des del processador Nios II fins al buffer de sortida per al control DDC i SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Entrada	1
hdmi_i2c_master_i2c_serial_sda_oe	Sortida	1
hdmi_i2c_master_i2c_serial_scl_oe	Sortida	1
redriver_i2c_master_i2c_serial_sda_in	Entrada	1	Interfícies mestres I2C des del processador Nios II fins a la memòria intermèdia de sortida per a la configuració de configuració del controlador TI.
redriver_i2c_master_i2c_serial_scl_in	Entrada	1
redriver_i2c_master_i2c_serial_sda_oe	Sortida	1
redriver_i2c_master_i2c_serial_scl_oe	Sortida	1
pio_in0_external_connection_export	Entrada	32	Interfícies d'entrada i sortida paral·leles. • Bit 0: connectat al senyal user_dipsw per controlar el mode de pas d'EDID. •Bit 1: sol·licitud TX HPD •Bit 2: transceptor TX preparat •Bits 3: reconfiguració de TX feta • Bits 4–7: reservats • Bits 8–11: taxa RX FRL • Bit 12: relació de rellotge de bits RX TMDS • Bits 13–16: RX FRL bloquejat • Bits 17–20: nivells RX FFE • Bit 21: alineació RX bloquejada

Senyal	Direcció	Amplada	Descripció
			•Bit 22: bloqueig de vídeo RX • Bit 23: polsador 2 de l'usuari per llegir els registres SCDC des de la pica externa • Bits 24–31: reservats
pio_out0_external_connection_export	Sortida	32	Interfícies d'entrada i sortida paral·leles. •Bit 0: Confirmació de TX HPD •Bit 1: s'ha fet la inicialització de TX • Bits 2–7: reservats • Bits 8–11: taxa TX FRL • Bits 12–27: patró d'entrenament d'enllaç TX FRL • Bit 28: inici TX FRL • Bits 29–31: reservats
pio_out1_external_connection_export	Sortida	32	Interfícies d'entrada i sortida paral·leles. • Bit 0: accés RAM EDID RX • Bit 1: RX FLT llest • Bits 2–7: reservats • Bits 8–15: configuració de prova de font RX FRL • Bits 16–31: reservats

2.1. 1. Dissenyar els paràmetres RTL
Utilitzeu els paràmetres HDMI TX i RX Top RTL per personalitzar el disseny, per exempleample.
La majoria dels paràmetres de disseny estan disponibles al Disseny Example pestanya de l'editor de paràmetres IP HDMI Intel FPGA. Encara podeu canviar el disseny, exampconfiguració del fitxer que heu fet a l'editor de paràmetres mitjançant els paràmetres RTL.
Taula 22. Paràmetres superiors de HDMI RX

Paràmetre	Valor	Descripció
SUPPORT_DEEP_COLOR	• 0: Sense color profund • : Color profund	Determina si el nucli pot codificar formats de color profund.
SUPPORT_AUXILIARY	• 0: Sense AUX •1: AUX	Determina si s'inclou la codificació del canal auxiliar.
SYMBOLS_PER_CLOCK	8	Admet 8 símbols per rellotge per a dispositius Intel Arria 10.
SUPPORT_AUDIO	• 0: Sense àudio • 1: Àudio	Determina si el nucli pot codificar àudio.

EDID_RAM_ADDR_WIDTH	8 (valor per defecte)	Base de registre 2 de la mida de la RAM EDID.
BITEC_DAUGHTER_CARD_REV	•0: no s'orienta a cap targeta filla HDMI de Bitec •4: Admet la revisió 4 de la targeta filla HDMI Bitec •6: Orientació a la revisió 6 de la targeta filla HDMI de Bitec • 11: orientació a la revisió 11 de la targeta filla HDMI de Bitec (per defecte)	Especifica la revisió de la targeta filla Bitec HDMI utilitzada. Quan canvieu la revisió, el disseny pot canviar els canals del transceptor i invertir la polaritat segons els requisits de la targeta filla HDMI de Bitec. Si configureu el paràmetre BITEC_DAUGHTER_CARD_REV a 0, el disseny no fa cap canvi als canals del transceptor i a la polaritat.
POLARITY_INVERSION	• 0: Inverteix la polaritat • 1: No invertiu la polaritat	Establiu aquest paràmetre a 1 per invertir el valor de cada bit de les dades d'entrada. En establir aquest paràmetre a 1, s'assigna 4'b1111 al port rx_polinv del transceptor RX.

Taula 23. Paràmetres superiors de HDMI TX

Paràmetre	Valor	Descripció
USE_FPLL	1	Admet fPLL com a TX PLL només per a dispositius Intel Arria 10. Establiu sempre aquest paràmetre a 1.
SUPPORT_DEEP_COLOR	•0: Sense color profund • 1: Color profund	Determina si el nucli pot codificar formats de color profund.
SUPPORT_AUXILIARY	• 0: Sense AUX • 1: AUX	Determina si s'inclou la codificació del canal auxiliar.
SYMBOLS_PER_CLOCK	8	Admet 8 símbols per rellotge per a dispositius Intel Arria 10.
SUPPORT_AUDIO	• 0: Sense àudio • 1: Àudio	Determina si el nucli pot codificar àudio.
BITEC_DAUGHTER_CARD_REV	• 0: no s'orienta a cap targeta filla HDMI de Bitec • 4: Admet la revisió 4 de la targeta filla HDMI Bitec • 6: Orientació a la revisió 6 de la targeta filla HDMI de Bitec • 11: orientació a la revisió 11 de la targeta filla HDMI de Bitec (per defecte)	Especifica la revisió de la targeta filla Bitec HDMI utilitzada. Quan canvieu la revisió, el disseny pot canviar els canals del transceptor i invertir la polaritat segons els requisits de la targeta filla HDMI de Bitec. Si configureu el paràmetre BITEC_DAUGHTER_CARD_REV a 0, el disseny no fa cap canvi als canals del transceptor i a la polaritat.
POLARITY_INVERSION	• 0: Inverteix la polaritat • 1: No invertiu la polaritat	Establiu aquest paràmetre a 1 per invertir el valor de cada bit de les dades d'entrada. En establir aquest paràmetre a 1, s'assigna 4'b1111 al port tx_polinv del transceptor TX.

2.12. Configuració del maquinari
El disseny habilitat per HDMI FRL example és compatible amb HDMI 2.1 i realitza una demostració de bucle per a un flux de vídeo HDMI estàndard.
Per executar la prova de maquinari, connecteu un dispositiu compatible amb HDMI, com ara una targeta gràfica amb interfície HDMI, a l'entrada de la pica HDMI. El disseny admet tant la font com la pica HDMI 2.1 o HDMI 2.0/1.4b.

1. La pica HDMI descodifica el port en un flux de vídeo estàndard i l'envia al nucli de recuperació del rellotge.
2. El nucli HDMI RX descodifica les dades de vídeo, auxiliars i d'àudio que es tornaran en bucle en paral·lel al nucli HDMI TX a través del DCFIFO.
3. El port d'origen HDMI de la targeta filla FMC transmet la imatge a un monitor.

Nota:
Si voleu utilitzar una altra placa de desenvolupament Intel FPGA, heu de canviar les assignacions del dispositiu i les assignacions de pins. La configuració analògica del transceptor es prova per al kit de desenvolupament Intel Arria 10 FPGA i la targeta filla Bitec HDMI 2.1. Podeu modificar la configuració del vostre propi tauler.
Taula 24. Funcions de polsador i LED d'usuari a bord

Pulsador/LED	Funció
cpu_resetn	Premeu una vegada per dur a terme el restabliment del sistema.
user_dipsw	Interruptor DIP definit per l'usuari per canviar el mode de pas. •OFF (posició per defecte) = Passthrough HDMI RX de l'FPGA obté l'EDID de la pica externa i el presenta a la font externa a la qual està connectat. • ON = Podeu controlar la taxa de FRL màxima de RX des del terminal Nios II. L'ordre modifica l'EDID RX manipulant el valor màxim de taxa FRL. Consulteu Execució del disseny en diferents tarifes FRL a la pàgina 33 per obtenir més informació sobre com configurar les diferents tarifes FRL.
user_pb[0]	Premeu una vegada per canviar el senyal HPD a la font HDMI estàndard.
user_pb[1]	Reservat.
user_pb[2]	Premeu una vegada per llegir els registres SCDC de la pica connectada a la TX de la targeta filla Bitec HDMI 2.1 FMC. Nota: Per habilitar la lectura, heu de definir DEBUG_MODE a 1 al programari.
USER_LED[0]	Estat de bloqueig PLL del rellotge RX TMDS. •0 = Desbloquejat • 1 = Bloquejat
USER_LED[1]	Estat preparat del transceptor RX. •0 = No llest • 1 = Preparat
USER_LED[2]	PLL del rellotge de velocitat d'enllaç RX i estat de bloqueig PLL del rellotge de vídeo RX i FRL. • 0 = qualsevol dels PLL del rellotge RX està desbloquejat • 1 = Els dos PLL del rellotge RX estan bloquejats
USER_LED[3]	Alineació del nucli RX HDMI i estat de bloqueig de desviació. • 0 = Almenys 1 canal està desbloquejat • 1 = Tots els canals estan bloquejats
USER_LED[4]	Estat de bloqueig de vídeo RX HDMI. • 0 = Desbloquejat • 1 = Bloquejat
USER_LED[5]	PLL del rellotge de velocitat d'enllaç TX i estat de bloqueig PLL del rellotge de vídeo TX i FRL. •0 = qualsevol dels PLL del rellotge TX està desbloquejat • 1 = Tots dos PLL del rellotge TX estan bloquejats
USER_LED[6] USER_LED[7]	Estat preparat del transceptor TX. • 0 = No llest • 1 = Preparat Estat d'entrenament de l'enllaç TX. • 0 = Ha fallat • 1 = Aprovat

2.13. Banc de prova de simulació
El banc de prova de simulació simula el bucle en sèrie HDMI TX al nucli RX.
Nota:
Aquest banc de proves de simulació no és compatible amb els dissenys amb el paràmetre Inclou I2C activat.
Figura 19. Diagrama de blocs del banc de proves de simulació IP HDMI Intel FPGATaula 25. Components del banc de proves

Component	Descripció
Vídeo TPG	El generador de patrons de prova de vídeo (TPG) proporciona l'estímul de vídeo.
Àudio Sampel Gen	L'àudio sampel generador proporciona àudio sampl'estímul. El generador genera un patró de dades de prova que s'incrementa per transmetre a través del canal d'àudio.
Aux Sampel Gen	L'aux sampel generador proporciona l'auxiliar sampl'estímul. El generador genera unes dades fixes per ser transmeses des del transmissor.

Comprovació CRC	Aquest verificador verifica si la freqüència de rellotge recuperada del transceptor TX coincideix amb la velocitat de dades desitjada.
Comprovació de dades d'àudio	La comprovació de dades d'àudio compara si el patró de dades de prova d'increment s'ha rebut i descodificat correctament.
Comprovació de dades auxiliars	La comprovació de dades auxiliars compara si les dades auxiliars esperades es reben i es descodifiquen correctament al costat del receptor.

El banc de prova de simulació HDMI fa les proves de verificació següents:

Funció HDMI	Verificació
Dades de vídeo	• El banc de proves implementa la comprovació CRC al vídeo d'entrada i sortida. • Comprova el valor CRC de les dades transmeses amb el CRC calculat a les dades de vídeo rebudes. • El banc de proves realitza la comprovació després de detectar 4 senyals V-SYNC estables del receptor.
Dades auxiliars	• Els aux sampel generador genera dades fixes que s'han de transmetre des del transmissor. • Pel costat del receptor, el generador compara si les dades auxiliars esperades es reben i es descodeixen correctament.
Dades d'àudio	•L'àudio sampel generador de fitxers genera un patró de dades de prova que s'incrementa per transmetre a través del canal d'àudio. • Al costat del receptor, el verificador de dades d'àudio comprova i compara si el patró de dades de prova d'increment s'ha rebut i descodificat correctament.

Una simulació correcta acaba amb el missatge següent:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Passat de simulació
Taula 26. HDMI Intel FPGA IP Disseny Example Simuladors compatibles

Simulador	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Sí	Sí
VCS/VCS MX	Sí	Sí
Riviera-PRO	Sí	Sí
Xcelium paral·lel	Sí	No

2.14. Limitacions de disseny
Heu de tenir en compte algunes limitacions a l'hora d'instanciar el disseny HDMI 2.1 per exempleample.

• TX no pot operar en mode TMDS quan està en mode sense pas. Per provar en mode TMDS, canvieu l'interruptor user_dipsw al mode passthrough.
• El processador Nios II ha de servir l'entrenament de l'enllaç TX fins a la seva finalització sense cap interrupció d'altres processos.

2.15. Característiques de depuració
Aquest disseny example proporciona certes funcions de depuració per ajudar-vos.
2.15.1. Missatge de depuració del programari
Podeu activar el missatge de depuració al programari per oferir-vos assistència en temps d'execució.
Per activar el missatge de depuració al programari, seguiu aquests passos:

1. Canvieu el DEBUG_MODE a 1 a l'script global.h.
2. Executeu script/build_sw.sh al Nios II Command Shell.
3. Reprograma el programari generat/tx_control/tx_control.elf file executant l'ordre a Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Executeu l'ordre del terminal Nios II a l'intèrpret d'ordres de Nios II:
   nios2-terminal

Quan activeu el missatge de depuració, s'imprimeix la informació següent:

• Els paràmetres del controlador TI tant a TX com a RX es llegeixen i es mostren una vegada després de programar ELF file.
• Missatge d'estat per a la configuració de l'EDID de RX i el procés de connexió en calent
• Resolució amb o sense informació de suport FRL extreta de l'EDID a la pica connectada al TX. Aquesta informació es mostra per a cada connector TX.
• Missatge d'estat del procés d'entrenament de l'enllaç TX durant l'entrenament de l'enllaç TX.

2.15.2. Informació SCDC de la pica connectada a TX
Podeu utilitzar aquesta funció per obtenir informació SCDC.

1. Executeu l'ordre del terminal Nios II a la shell de comandaments Nios II: nios2-terminal
2. Premeu user_pb[2] al kit de desenvolupament Intel Arria 10 FPGA.

El programari llegeix i mostra la informació SCDC a la pica connectada a TX al terminal Nios II.
2.15.3. Mesura de la freqüència del rellotge
Utilitzeu aquesta funció per comprovar la freqüència dels diferents rellotges.

1. A hdmi_rx_top i hdmi_tx_top files, descomenta "//`define DEBUG_EN 1".
2. Afegiu el senyal refclock_measure de cada instància mr_rate_detect a l'analitzador de lògica Signal Tap per obtenir la freqüència de rellotge de cada rellotge (en 10 ms de durada).
3. Compileu el disseny amb Signal Tap Logic Analyzer.
4. Programar el SOF file i executeu l'analitzador lògic del toc de senyal.

Taula 27. Rellotges

Mòdul	Instància mr_rate_detect	Rellotge a mesurar
hdmi_rx_top	rx_pll_tmds	Rellotge de referència RX CDR 0
	rx_clk0_freq	Rellotge del transceptor RX des del canal 0
	rx_vid_clk_freq	Rellotge de vídeo RX
	rx_frl_clk_freq	Rellotge RX FRL
	rx_hsync_freq	Freqüència Hsync del fotograma de vídeo rebut
hdmi_tx_top	tx_clk0_freq	Sortida del rellotge del transceptor TX del canal 0
	vid_clk_freq	Rellotge de vídeo TX
	frl_clk_freq	Rellotge TX FRL
	tx_hsync_freq	Freqüència Hsync del fotograma de vídeo a transmetre

2.16. Actualitzant el teu disseny
Taula 28. Disseny HDMI ExampCompatibilitat amb la versió anterior del programari Intel Quartus Prime Pro Edition

Disseny Example Variant	Possibilitat d'actualitzar a Intel Quartus Prime Pro Edition 20.3
Disseny HDMI 2.1 Example (Suport FRL = 1)	No

Per a qualsevol disseny no compatible examples, heu de fer el següent:

1. Generar un nou disseny exampli a la versió actual del programari Intel Quartus Prime Pro Edition utilitzant les mateixes configuracions del vostre disseny existent.
2. Compareu tot el disseny example directori amb el disseny exampfitxer generat amb la versió anterior del programari Intel Quartus Prime Pro Edition. Porta els canvis trobats.

Disseny HDMI 2.0 Example (Suport FRL = 0)

El disseny IP HDMI Intel FPGA example mostra un bucle en paral·lel d'una instància HDMI que inclou tres canals RX i quatre canals TX.
Taula 29. HDMI Intel FPGA IP Disseny Example per a dispositius Intel Arria 10

Disseny Example	Velocitat de dades	Mode de canal	Tipus de loopback
Arria 10 HDMI RX-TX Retransmissió	< 6,000 Mbps	Simplex	Paral·lel al buffer FIFO

Característiques

• El disseny crea una instància de memòria intermèdia FIFO per realitzar un pas directe de flux de vídeo HDMI entre la pica i la font HDMI.
  
• El disseny utilitza l'estat del LED per a la depuració primerencatage.
• El disseny inclou només opcions RX i TX.
• El disseny demostra la inserció i el filtratge de l'InfoFrame de rang dinàmic i mastering (HDR) al mòdul d'enllaç RX-TX.
• El disseny demostra la gestió del pas d'EDID des d'una pica HDMI externa a una font HDMI externa quan s'activa per un esdeveniment de connexió en calent de TX.
• El disseny permet el control del temps d'execució mitjançant un interruptor DIP i un polsador per gestionar els senyals del nucli HDMI TX:
  — senyal de mode per seleccionar el marc de vídeo codificat DVI o HDMI
  — Senyals info_avi[47], info_vsi[61] i audio_info_ai[48] per seleccionar la transmissió de paquets auxiliars a través de bandes laterals o ports de dades auxiliars

La instància RX rep una font de vídeo del generador de vídeo extern i les dades passen per un FIFO de bucle abans de transmetre'ls a la instància TX.
Heu de connectar un analitzador de vídeo extern, un monitor o un televisor amb connexió HDMI al nucli TX per verificar la funcionalitat.
3.1. Diagrama de blocs de disseny de retransmissió HDMI 2.0 RX-TX
El disseny de retransmissió HDMI 2.0 RX-TX example mostra el bucle paral·lel en mode de canal simplex per a HDMI Intel FPGA IP.
Figura 20. Diagrama de blocs de retransmissió HDMI RX-TX (Intel Quartus Prime Pro Edition)Figura 21. Diagrama de blocs de retransmissió HDMI RX-TX (edició estàndard d'Intel Quartus Prime)Informació relacionada
Trastorn de PLL en cascada o camí de rellotge no dedicat per al rellotge de referència Arria 10 PLL Consulteu aquesta solució per obtenir una solució alternativa si els vostres rellotges de disseny experimenten més
nerviosisme.
3.2. Requisits de maquinari i programari
Intel utilitza el següent maquinari i programari per provar el disseny, example.
Maquinari

• Kit de desenvolupament Intel Arria 10 GX FPGA
• Font HDMI (unitat de processador gràfic (GPU))
• Aigüera HDMI (monitor)
• Targeta filla Bitec HDMI FMC 2.0 (revisió 11)
• Cables HDMI

Nota:
Podeu seleccionar la revisió de la vostra targeta filla HDMI Bitec. Estableix el paràmetre local BITEC_DAUGHTER_CARD_REV a 4, 6 o 11 al nivell superior file (a10_hdmi2_demo.v). Quan canvieu la revisió, el disseny pot canviar els canals del transceptor i invertir la polaritat segons els requisits de la targeta filla HDMI de Bitec. Si configureu el paràmetre BITEC_DAUGHTER_CARD_REV a 0, el disseny no fa cap canvi als canals del transceptor i a la polaritat. Per al disseny HDMI 2.1 examples, sota el Disseny Example, configureu la revisió de la targeta filla HDMI a la revisió 9, la revisió 4 o cap targeta filla. El valor predeterminat és la revisió 9.
Programari

• Intel Quartus Prime versió 18.1 i posterior (per a proves de maquinari)
• ModelSim – Edició Intel FPGA, ModelSim – Edició inicial Intel FPGA, RivieraPRO, VCS (només Verilog HDL)/VCS MX o simulador Xcelium Parallel

3.3. Estructura de directoris
Els directoris contenen el generat files per al disseny IP HDMI Intel FPGA example.
Figura 22. Estructura de directoris per al disseny ExampleTaula 30. RTL generat Files

Carpetes	Files
gxb	• /gxb_rx.qsys (edició estàndard d'Intel Quartus Prime) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (edició estàndard d'Intel Quartus Prime) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (edició estàndard d'Intel Quartus Prime) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (edició estàndard d'Intel Quartus Prime) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (edició estàndard d'Intel Quartus Prime) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (edició estàndard d'Intel Quartus Prime) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (edició estàndard d'Intel Quartus Prime)
	/mr_hdmi_rx_core_top.v (edició estàndard d'Intel Quartus Prime)
	/mr_rx_oversample.v (edició estàndard d'Intel Quartus Prime)
	/symbol_aligner.v
	Panasonic.hex (edició Intel Quartus Prime Pro)
hdmi_tx	• /hdmi_tx.qsys (edició estàndard d'Intel Quartus Prime) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (edició estàndard d'Intel Quartus Prime)
	/mr_hdmi_tx_core_top.v (edició estàndard d'Intel Quartus Prime)
	/mr_tx_oversample.v (edició estàndard d'Intel Quartus Prime)
i2c_master (edició estàndard d'Intel Quartus Prime)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/escala de temps.v
i2c_slave	/edid_ram.qsys (edició estàndard d'Intel Quartus Prime)
	/Panasonic.hex (edició estàndard d'Intel Quartus Prime)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (edició estàndard d'Intel Quartus Prime) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (edició estàndard d'Intel Quartus Prime) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
comú	• /clock_control.qsys (edició estàndard d'Intel Quartus Prime) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (edició estàndard d'Intel Quartus Prime) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (edició estàndard d'Intel Quartus Prime) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (edició estàndard d'Intel Quartus Prime)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (edició estàndard d'Intel Quartus Prime)

Taula 31. Simulació generada Files
Consulteu la secció Banc de proves de simulació per obtenir més informació.

Carpetes	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadència	/cds.lib
	/hdl.var
	<carpeta cds_libs>

mentor	/mentor.do
	/msim_setup.tcl
sinopsis	/vcs/filellista.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xceli (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
comú (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (edició estàndard d'Intel Quartus Prime) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (edició estàndard d'Intel Quartus Prime)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (edició estàndard d'Intel Quartus Prime) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (edició estàndard d'Intel Quartus Prime)

Taula 32. Programari generat Files

Carpetes	Files
tx_control_src Nota: La carpeta tx_control també conté duplicats d'aquests files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (edició estàndard d'Intel Quartus Prime)
	/i2c.h (edició estàndard d'Intel Quartus Prime)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (edició estàndard d'Intel Quartus Prime)

3.4. Components de disseny
El disseny IP HDMI Intel FPGA example requereix aquests components.
Taula 33. Components superiors de HDMI RX

Mòdul	Descripció
Nucli HDMI RX	L'IP rep les dades en sèrie del Transceiver Native PHY i realitza l'alineació de dades, la desviació del canal, la descodificació TMDS, la descodificació de dades auxiliars, la descodificació de dades de vídeo, la descodificació de dades d'àudio i la descodificació.
I2	I2C és la interfície que s'utilitza per a Sink Display Data Channel (DDC) i Status and Data Channel (SCDC). La font HDMI utilitza el DDC per determinar les capacitats i les característiques de l'aigüera llegint l'estructura de dades de dades d'identificació de pantalla ampliada millorada (E-EDID). • Les adreces esclaus I8C de 2 bits per a E-EDID són 0xA0 i 0xA1. L'LSB indica el tipus d'accés: 1 per llegir i 0 per escriure. Quan es produeix un esdeveniment HPD, l'esclau I2C respon a les dades E-EDID llegint des de la memòria RAM del xip. • El controlador I2C només esclau també admet SCDC per a operacions HDMI 2.0. L'adreça esclau I8C de 2 bits per al SCDC són 0xA8 i 0xA9. Quan es produeix un esdeveniment HPD, l'esclau I2C realitza una transacció d'escriptura o lectura a o des de la interfície SCDC del nucli HDMI RX. Nota: Aquest controlador I2C només esclau per a SCDC no és necessari si no es pretén HDMI 2.0b. Si encès el Inclou I2C paràmetre, aquest bloc s'inclourà dins del nucli i no serà visible en aquest nivell.
EDID RAM	El disseny emmagatzema la informació EDID utilitzant el nucli IP d'1 port RAM. Un protocol estàndard de bus sèrie de dos cables (rellotge i dades) (controlador I2C només per a esclaus) transfereix l'estructura de dades E-EDID compatible amb CEA-861-D. Aquesta memòria RAM EDID emmagatzema la informació E-EDID. Nota: Si encès el Inclou RAM EDID paràmetre, aquest bloc s'inclourà dins del nucli i no serà visible en aquest nivell.
IOPLL	L'IOPLL genera el rellotge de referència RX CDR, el rellotge de velocitat d'enllaç i el rellotge de vídeo per al rellotge TMDS entrant. • Rellotge de sortida 0 (rellotge de referència CDR) • Rellotge de sortida 1 (rellotge de velocitat d'enllaç) • Rellotge de sortida 2 (rellotge de vídeo) Nota: La configuració predeterminada IOPLL no és vàlida per a cap resolució HDMI. L'IOPLL es torna a configurar amb la configuració adequada quan s'engega.
Controlador de restabliment PHY del transceptor	El controlador de restabliment del transceptor PHY garanteix una inicialització fiable dels transceptors RX. L'entrada de restabliment d'aquest controlador s'activa per la reconfiguració RX i genera el senyal de restabliment analògic i digital corresponent al bloc PHY natiu del transceptor d'acord amb la seqüenciació de restabliment dins del bloc.
RX Nativa PHY	Bloc de transceptor dur que rep les dades en sèrie d'una font de vídeo externa. Desserialitza les dades en sèrie a dades paral·leles abans de passar les dades al nucli HDMI RX.
Gestió de la reconfiguració de RX	Gestió de reconfiguració de RX que implementa circuits de detecció de velocitat amb el PLL HDMI per impulsar el transceptor RX perquè funcioni a qualsevol velocitat d'enllaç arbitrària que va des de 250 Mbps a 6,000 Mbps. Consulteu la figura 23 a la pàgina 63 a continuació.

Reconfiguració IOPLL

El bloc de reconfiguració IOPLL facilita la reconfiguració dinàmica en temps real dels PLL a les FPGA Intel. Aquest bloc actualitza la freqüència del rellotge de sortida i l'amplada de banda PLL en temps real, sense reconfigurar tota la FPGA. Aquest bloc funciona a 100 MHz en dispositius Intel Arria 10. A causa de la limitació de la reconfiguració IOPLL, apliqueu el Quartus INI permit_nf_pll_reconfig_out_of_lock=on durant la generació d'IP de reconfiguració IOPLL. Per aplicar el Quartus INI, inclou "permit_nf_pll_reconfig_out_of_lock=on" al quartus.ini file i lloc a la file el directori de projectes Intel Quartus Prime. Hauríeu de veure un missatge d'advertència quan editeu el bloc de reconfiguració IOPLL (pll_hdmi_reconfig) al programari Quartus Prime amb l'INI. Nota: Sense aquest Quartus INI, la reconfiguració IOPLL no es pot completar si l'IOPLL perd el bloqueig durant la reconfiguració.

PIO

El bloc d'entrada/sortida paral·lel (PIO) funciona com a interfícies de control, estat i restabliment cap a o des del subsistema de la CPU.

Figura 23. Flux de seqüència de reconfiguració multivelocitat
La figura il·lustra el flux de seqüència de reconfiguració multivelocitat del controlador quan rep el flux de dades d'entrada i la freqüència del rellotge de referència, o quan el transceptor està desbloquejat.Taula 34. Components superiors de HDMI TX

Mòdul	Descripció
Nucli HDMI TX	El nucli IP rep dades de vídeo del nivell superior i realitza la codificació TMDS, la codificació de dades auxiliars, la codificació de dades d'àudio, la codificació de dades de vídeo i la codificació de dades.
Màster I2C	I2C és la interfície que s'utilitza per a Sink Display Data Channel (DDC) i Status and Data Channel (SCDC). La font HDMI utilitza el DDC per determinar les capacitats i les característiques de l'aigüera llegint l'estructura de dades de dades d'identificació de pantalla ampliada millorada (E-EDID). • Com a DDC, I2C Master llegeix l'EDID des de la pica externa per configurar la informació EDID EDID RAM a l'HDMI RX Top o per al processament de vídeo. • Com a SCDC, el mestre I2C transfereix l'estructura de dades SCDC de la font FPGA a la pica externa per al funcionament HDMI 2.0b. Per exampsi el flux de dades de sortida és superior a 3,400 Mbps, el processador Nios II ordena al mestre I2C que actualitzi els bits TMDS_BIT_CLOCK_RATIO i SCRAMBLER_ENABLE del registre de configuració SCDC del lavabo a 1.
IOPLL	L'IOPLL proporciona el rellotge de velocitat d'enllaç i el rellotge de vídeo des del rellotge TMDS entrant. • Rellotge de sortida 1 (rellotge de velocitat d'enllaç) • Rellotge de sortida 2 (rellotge de vídeo) Nota: La configuració predeterminada IOPLL no és vàlida per a cap resolució HDMI. L'IOPLL es torna a configurar amb la configuració adequada quan s'engega.
Controlador de restabliment PHY del transceptor	El controlador de restabliment del transceptor PHY garanteix una inicialització fiable dels transceptors TX. L'entrada de restabliment d'aquest controlador s'activa des del nivell superior i genera el senyal de restabliment analògic i digital corresponent al bloc Transceiver Native PHY segons la seqüenciació de restabliment dins del bloc. El senyal de sortida tx_ready d'aquest bloc també funciona com a senyal de restabliment a l'IP HDMI Intel FPGA per indicar que el transceptor està en funcionament i preparat per rebre dades del nucli.
Transceptor natiu PHY	Bloc de transceptor dur que rep les dades paral·leles del nucli HDMI TX i serialitza les dades de transmetre-les. La interfície de reconfiguració està habilitada al bloc TX Native PHY per demostrar la connexió entre TX Native PHY i l'àrbitre transceptor. No es realitza cap reconfiguració per a TX Native PHY. Nota: Per complir amb el requisit de desviació entre canals HDMI TX, configureu l'opció de mode d'enllaç de canals TX a l'editor de paràmetres PHY natiu del transceptor Intel Arria 10 a Enllaç PMA i PCS. També heu d'afegir el requisit de restricció màxima inclinació (set_max_skew) al senyal de restabliment digital del controlador de restabliment del transceptor (tx_digitalreset) tal com es recomana a la Guia d'usuari del transceptor Intel Arria 10 PHY.
TX PLL	El bloc PLL del transmissor proporciona el rellotge ràpid en sèrie al bloc PHY natiu del transceptor. Per a aquest disseny HDMI Intel FPGA IP example, fPLL s'utilitza com a TX PLL.
Reconfiguració IOPLL	El bloc de reconfiguració IOPLL facilita la reconfiguració dinàmica en temps real dels PLL a les FPGA Intel. Aquest bloc actualitza la freqüència del rellotge de sortida i l'amplada de banda PLL en temps real, sense reconfigurar tota la FPGA. Aquest bloc funciona a 100 MHz en dispositius Intel Arria 10. A causa de la limitació de la reconfiguració IOPLL, apliqueu el Quartus INI permit_nf_pll_reconfig_out_of_lock=on durant la generació d'IP de reconfiguració IOPLL. Per aplicar el Quartus INI, inclou "permit_nf_pll_reconfig_out_of_lock=on" al quartus.ini file i lloc a la file el directori de projectes Intel Quartus Prime. Hauríeu de veure un missatge d'advertència quan editeu el bloc de reconfiguració IOPLL (pll_hdmi_reconfig) al programari Intel Quartus Prime amb l'INI. Nota: Sense aquest Quartus INI, la reconfiguració IOPLL no es pot completar si l'IOPLL perd el bloqueig durant la reconfiguració.
PIO	El bloc d'entrada/sortida paral·lel (PIO) funciona com a interfícies de control, estat i restabliment cap a o des del subsistema de la CPU.

Taula 35. Velocitat de dades i sobres del transceptorampFactor ling per a cada rang de freqüència de rellotge TMDS

Freqüència de rellotge TMDS (MHz)	Relació de rellotge de bits TMDS	offampFactor ling	Velocitat de dades del transceptor (Mbps)
85–150	1	No aplicable	3400–6000
100–340	0	No aplicable	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Taula 36. Blocs comuns de primer nivell

Mòdul

Descripció

Arbitre transceptor

Aquest bloc funcional genèric evita que els transceptors es recalibrin simultàniament quan els transceptors RX o TX del mateix canal físic requereixen una reconfiguració. La recalibració simultània afecta les aplicacions on els transceptors RX i TX dins del mateix canal s'assignen a implementacions IP independents. Aquest àrbitre transceptor és una extensió de la resolució recomanada per combinar TX simplex i RX simplex en el mateix canal físic. Aquest àrbitre de transceptor també ajuda a fusionar i arbitrar les sol·licituds de reconfiguració Avalon-MM RX i TX dirigides als transceptors RX i TX simples dins d'un canal, ja que només es pot accedir al port d'interfície de reconfiguració dels transceptors de manera seqüencial. La connexió de la interfície entre l'arbitre del transceptor i els blocs del controlador de restabliment PHY/PHY natius TX/RX en aquest disseny ex.ample demostra un mode genèric que s'aplica a qualsevol combinació d'IP utilitzant l'àrbitre transceptor. L'àrbitre del transceptor no és necessari quan només s'utilitza el transceptor RX o TX en un canal. L'àrbitre del transceptor identifica el sol·licitant d'una reconfiguració a través de les seves interfícies de reconfiguració Avalon-MM i assegura que el tx_reconfig_cal_busy o rx_reconfig_cal_busy corresponent es controla en conseqüència. Per a l'aplicació HDMI, només RX inicia la reconfiguració. Mitjançant la canalització de la sol·licitud de reconfiguració d'Avalon-MM a través de l'àrbitre, l'àrbitre identifica que la sol·licitud de reconfiguració prové del RX, que després impedeix que tx_reconfig_cal_busy s'afirmi i permet que rx_reconfig_cal_busy s'afirmi. La porta impedeix que el transceptor TX es mogui al mode de calibratge sense voler.

	Nota: Com que HDMI només requereix una reconfiguració de RX, els senyals tx_reconfig_mgmt_* estan lligats. A més, la interfície Avalon-MM no és necessària entre l'àrbitre i el bloc TX Native PHY. Els blocs s'assignen a la interfície en el disseny example per demostrar la connexió genèrica de l'arbitre del transceptor amb el controlador de restabliment PHY/PHY natiu TX/RX.
Enllaç RX-TX	• La sortida de dades de vídeo i els senyals de sincronització del nucli de l'HDMI RX passa a través d'un DCFIFO als dominis de rellotge de vídeo RX i TX. • El paquet de control general (GCP), els InfoFrames (AVI, VSI i AI), les dades auxiliars i el bucle de dades d'àudio a través de DCFIFO als dominis de rellotge de velocitat d'enllaç RX i TX. • El port de dades auxiliars del nucli HDMI TX controla les dades auxiliars que flueixen a través del DCFIFO mitjançant la contrapressió. La contrapressió garanteix que no hi hagi cap paquet auxiliar incomplet al port de dades auxiliars. • Aquest bloc també realitza un filtratge extern: — Filtra les dades d'àudio i el paquet de regeneració del rellotge d'àudio del flux de dades auxiliars abans de transmetre'ls al port de dades auxiliars del nucli HDMI TX. Nota: Per desactivar aquest filtrat, premeu user_pb[2]. Activeu aquest filtratge per assegurar-vos que no hi hagi duplicació de dades d'àudio i paquet de regeneració del rellotge d'àudio al flux de dades auxiliars retransmesos. — Filtra l'InfoFrame High Dynamic Range (HDR) de les dades auxiliars HDMI RX i insereix un example HDR InfoFrame a les dades auxiliars del HDMI TX a través del multiplexor Avalon ST.
Subsistema CPU	El subsistema de la CPU funciona com a controladors SCDC i DDC i controlador de reconfiguració de font. • El controlador SCDC font conté el controlador mestre I2C. El controlador mestre I2C transfereix l'estructura de dades SCDC de la font FPGA a la pica externa per al funcionament HDMI 2.0b. Per exampsi el flux de dades de sortida és de 6,000 Mbps, el processador Nios II ordena al controlador mestre I2C que actualitzi els bits TMDS_BIT_CLOCK_RATIO i SCRAMBLER_ENABLE del registre de configuració TMDS del lavabo a 1. • El mateix mestre I2C també transfereix l'estructura de dades DDC (E-EDID) entre la font HDMI i la pica externa. • La CPU Nios II actua com a controlador de reconfiguració per a la font HDMI. La CPU es basa en la detecció de velocitat periòdica del mòdul de gestió de reconfiguració de RX per determinar si la TX requereix una reconfiguració. El traductor esclau Avalon-MM proporciona la interfície entre la interfície mestra Avalon-MM del processador Nios II i les interfícies esclaus Avalon-MM de l'IOPLL i TX Native PHY de la font HDMI instància externa. • El flux de la seqüència de reconfiguració per a TX és el mateix que RX, excepte que la reconfiguració del PLL i del transceptor i la seqüència de restabliment es realitza de manera seqüencial. Consulteu la figura 24 a la pàgina 67.

Figura 24. Flux de la seqüència de reconfiguració
La figura il·lustra el flux de programari Nios II que inclou els controls per al mestre I2C i la font HDMI.3.5. Inserció i filtratge d'InfoFrame de rang dinàmic i domini (HDR).
El disseny IP HDMI Intel FPGA exampinclou una demostració de la inserció de HDR InfoFrame en un sistema de bucle RX-TX.
La versió 2.0b de l'especificació HDMI permet que el rang dinàmic i el Mastering InfoFrame es transmetin a través del flux auxiliar HDMI. A la demostració, el bloc d'inserció de dades auxiliars admet la inserció HDR. Només cal que formateu el paquet HDR InfoFrame previst tal com s'especifica a la taula de llista de senyals del mòdul i utilitzeu el mòdul de control d'inserció AUX proporcionat per programar la inserció de l'HDR InfoFrame una vegada a cada fotograma de vídeo.
En aquest exampconfiguració del fitxer, en els casos en què el flux auxiliar entrant ja inclou HDR InfoFrame, el contingut HDR transmès es filtra. El filtratge evita que es transmetin els InfoFrames HDR conflictius i assegura que només els valors especificats a l'HDR SampS'utilitzen el mòdul de dades.
Figura 25. Enllaç RX-TX amb rang dinàmic i inserció de Mastering InfoFrame
La figura mostra el diagrama de blocs de l'enllaç RX-TX inclòs la inserció del rang dinàmic i el Mastering InfoFrame al flux auxiliar del nucli HDMI TX.
Taula 37. Senyals del bloc d'inserció de dades auxiliars (altera_hdmi_aux_hdr)

Senyal	Direcció	Amplada	Descripció
Rellotge i restabliment
clk	Entrada	1	Entrada del rellotge. Aquest rellotge ha d'estar connectat al rellotge de velocitat d'enllaç.
restablir	Entrada	1	Restableix l'entrada.

Generador de paquets auxiliar i senyals multiplexadors
multiplexer_out_data	Sortida	72	Sortida de streaming d'Avalon des del multiplexor.
multiplexer_out_valid	Sortida	1
multiplexer_out_ready	Sortida	1
multiplexer_out_startofpacket	Sortida	1
multiplexer_out_endofpacket	Sortida	1
multiplexer_out_channel	Sortida	11
multiplexer_in_data	Entrada	72	Entrada de transmissió d'Avalon al port In1 del multiplexor. Vsync de vídeo HDMI TX. Aquest senyal s'ha de sincronitzar amb el domini del rellotge de velocitat d'enllaç. El nucli insereix el HDR InfoFrame al flux auxiliar a la vora ascendent d'aquest senyal.
multiplexer_in_valid	Entrada	1
multiplexer_in_ready	Entrada	1
multiplexer_in_startofpacket	Entrada	1
multiplexer_in_endofpacket hdmi_tx_vsync	Entrada Entrada	1 1

Taula 38. Senyals del mòdul de dades HDR (altera_hdmi_hdr_infoframe)

Senyal	Direcció	Amplada	Descripció
hb0	Sortida	8	Byte de capçalera 0 de l'Interval dinàmic i el Mastering InfoFrame: codi de tipus InfoFrame.
hb1	Sortida	8	Byte de capçalera 1 de l'Interval dinàmic i el Mastering InfoFrame: número de versió de l'InfoFrame.
hb2	Sortida	8	Byte de capçalera 2 de l'Interval dinàmic i el Mastering InfoFrame: Longitud de l'InfoFrame.
pb	Entrada	224	Byte de dades del Dynamic Range i Mastering InfoFrame.

Taula 39. Interval dinàmic i domini de camps de bits del paquet de bytes de dades InfoFrame

Camp de bits	Definició	Metadades estàtiques tipus 1
7:0	Byte de dades 1: {5'h0, EOTF[2:0]}
15:8	Byte de dades 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte de dades 3: Descriptor_de_metadades_estàtiques	display_primaries_x[0], LSB
31:24	Byte de dades 4: Descriptor_de_metadades_estàtiques	display_primaries_x[0], MSB
39:32	Byte de dades 5: Descriptor_de_metadades_estàtiques	display_primaries_y[0], LSB
47:40	Byte de dades 6: Descriptor_de_metadades_estàtiques	display_primaries_y[0], MSB
55:48	Byte de dades 7: Descriptor_de_metadades_estàtiques	display_primaries_x[1], LSB
63:56	Byte de dades 8: Descriptor_de_metadades_estàtiques	display_primaries_x[1], MSB
71:64	Byte de dades 9: Descriptor_de_metadades_estàtiques	display_primaries_y[1], LSB
79:72	Byte de dades 10: Descriptor_de_metadades_estàtiques	display_primaries_y[1], MSB
87:80	Byte de dades 11: Descriptor_de_metadades_estàtiques	display_primaries_x[2], LSB
95:88	Byte de dades 12: Descriptor_de_metadades_estàtiques	display_primaries_x[2], MSB
103:96	Byte de dades 13: Descriptor_de_metadades_estàtiques	display_primaries_y[2], LSB
111:104	Byte de dades 14: Descriptor_de_metadades_estàtiques	display_primaries_y[2], MSB
119:112	Byte de dades 15: Descriptor_de_metadades_estàtiques	punt_blanc_x, LSB
127:120	Byte de dades 16: Descriptor_de_metadades_estàtiques	punt_blanc_x, MSB
135:128	Byte de dades 17: Descriptor_de_metadades_estàtiques	punt_blanc_y, LSB

143:136	Byte de dades 18: Descriptor_de_metadades_estàtiques	punt_blanc_y, MSB
151:144	Byte de dades 19: Descriptor_de_metadades_estàtiques	max_display_mastering_luminance, LSB
159:152	Byte de dades 20: Descriptor_de_metadades_estàtiques	max_display_mastering_luminance, MSB
167:160	Byte de dades 21: Descriptor_de_metadades_estàtiques	min_display_mastering_luminance, LSB
175:168	Byte de dades 22: Descriptor_de_metadades_estàtiques	min_display_mastering_luminance, MSB
183:176	Byte de dades 23: Descriptor_de_metadades_estàtiques	Nivell de llum de contingut màxim, LSB
191:184	Byte de dades 24: Descriptor_de_metadades_estàtiques	Nivell de llum de contingut màxim, MSB
199:192	Byte de dades 25: Descriptor_de_metadades_estàtiques	Nivell de llum mitjà màxim del marc, LSB
207:200	Byte de dades 26: Descriptor_de_metadades_estàtiques	Nivell de llum mitjà de fotograma màxim, MSB
215:208	Reservat
223:216	Reservat

S'està desactivant la inserció i el filtratge HDR
Desactivar la inserció i el filtre HDR us permet verificar la retransmissió del contingut HDR ja disponible al flux auxiliar d'origen sense cap modificació en el disseny de retransmissió RX-TX ex.ample.
Per desactivar la inserció i el filtratge de HDR InfoFrame:

1. Estableix block_ext_hdr_infoframe a 1'b0 a rxtx_link.v file per evitar el filtratge de l'InfoFrame HDR del flux auxiliar.
2. Estableix multiplexer_in0_valid de la instància avalon_st_multiplexer a altera_hdmi_aux_hdr.v file a 1'b0 per evitar que es formi el generador de paquets auxiliars i insereixi un InfoFrame HDR addicional al flux auxiliar de TX.
   

3.6. Esquema de rellotge
L'esquema de rellotge il·lustra els dominis de rellotge en el disseny IP HDMI Intel FPGA per exempleample.
Figura 26. HDMI Intel FPGA IP Disseny Example Clock Scheme (Intel Quartus Prime Pro Edition)Figura 27. HDMI Intel FPGA IP Disseny Example Clock Scheme (edició estàndard d'Intel Quartus Prime)Taula 40. Senyals de l'esquema de rellotge

Rellotge	Nom del senyal al disseny	Descripció
TX IOPLL/ TX PLL Rellotge de referència 1	hdmi_clk_in	Rellotge de referència al TX IOPLL i TX PLL. La freqüència de rellotge és la mateixa que la freqüència de rellotge TMDS esperada del canal de rellotge TMDS HDMI TX. Per a aquest disseny HDMI Intel FPGA IP example, aquest rellotge està connectat al rellotge RX TMDS amb finalitats de demostració. A la vostra aplicació, heu de subministrar un rellotge dedicat amb freqüència de rellotge TMDS des d'un oscil·lador programable per obtenir un millor rendiment de jitter. Nota: No utilitzeu un pin RX del transceptor com a rellotge de referència TX PLL. El vostre disseny no s'adaptarà si col·loqueu el refclk HDMI TX en un pin RX.
Sortida del rellotge del transceptor TX	tx_clk	S'ha recuperat la sortida del rellotge del transceptor i la freqüència varia segons la velocitat de dades i els símbols per rellotge. Freqüència de sortida del transceptor TX = Velocitat de dades del transceptor/ (Símbol per rellotge*10)
Rellotge sèrie TX PLL	tx_bonding_clocks	Rellotge ràpid de sèrie generat per TX PLL. La freqüència de rellotge s'estableix en funció de la velocitat de dades.
Rellotge de velocitat d'enllaç TX/RX	ls_clk	Rellotge de velocitat d'enllaç. La freqüència de rellotge de velocitat de l'enllaç depèn de la freqüència de rellotge TMDS esperada, sobresampfactor ling, símbols per rellotge i relació de rellotge de bits TMDS.

		Relació de rellotge de bits TMDS	Freqüència de rellotge de velocitat d'enllaç
		0	Freqüència de rellotge TMDS/ Símbol per rellotge
		1	Freqüència de rellotge TMDS *4 / Símbol per rellotge
Rellotge de vídeo TX/RX	vid_clk	Rellotge de dades de vídeo. La freqüència de rellotge de dades de vídeo es deriva del rellotge de velocitat de l'enllaç TX en funció de la profunditat de color.
		Relació de rellotge de bits TMDS	Freqüència de rellotge de dades de vídeo
		0	Rellotge TMDS/ Símbol per rellotge/ Factor de profunditat de color
		1	Rellotge TMDS *4 / Símbol per rellotge / Factor de profunditat de color
		Bits per color	Factor de profunditat de color
		8	1
		10	1.25
		12	1.5
		16	2.0
Rellotge RX TMDS	tmds_clk_in	Canal de rellotge TMDS des de l'HDMI RX i es connecta al rellotge de referència a l'IOPLL.
Rellotge de referència RX CDR 0/TX PLL Rellotge de referència 0	fr_clk	Rellotge de referència de funcionament gratuït per a RX CDR i TX PLL. Aquest rellotge és necessari per al calibratge d'encesa.
Rellotge de referència RX CDR 1	iopll_outclk0	Rellotge de referència al CDR RX del transceptor RX.
		Velocitat de dades	Freqüència del rellotge de referència RX
		Velocitat de dades <1 Gbps	5 × freqüència de rellotge TMDS
		1 Gbps< Velocitat de dades <3.4 Gbps	Freqüència de rellotge TMDS
		Velocitat de dades >3.4 Gbps	4 × freqüència de rellotge TMDS
		• Velocitat de dades <1 Gbps: per sobresampling per complir amb el requisit mínim de velocitat de dades del transceptor. • Velocitat de dades >3.4 Gbps: per compensar la relació entre la velocitat de bits i el rellotge de TMDS d'1/40 per mantenir la relació entre la velocitat de dades del transceptor i el rellotge a 1/10. Nota: No utilitzeu un pin RX del transceptor com a rellotge de referència CDR. El vostre disseny no s'adaptarà si col·loqueu el refclk HDMI RX en un pin RX.
Sortida del rellotge del transceptor RX	rx_clk	S'ha recuperat la sortida del rellotge del transceptor i la freqüència varia segons la velocitat de dades i els símbols per rellotge. Freqüència de sortida del transceptor RX = Velocitat de dades del transceptor/ (Símbol per rellotge*10)
Rellotge de gestió	mgmt_clk	Un rellotge gratuït de 100 MHz per a aquests components:

		• Interfícies Avalon-MM per a reconfiguració — El requisit del rang de freqüències està entre 100 i 125 MHz. • Controlador de reinici PHY per a la seqüència de reinici del transceptor — El requisit del rang de freqüències és d'entre 1 i 500 MHz. • Reconfiguració IOPLL — La freqüència de rellotge màxima és de 100 MHz. • Reconfiguració RX per a la gestió • CPU • Màster I2C
Rellotge I2C	i2c_clk	Una entrada de rellotge de 100 MHz que registra l'esclau I2C, registres SCDC al nucli HDMI RX i RAM EDID.

Informació relacionada

• Utilitzant el pin RX del transceptor com a rellotge de referència CDR
• Utilitzant el pin RX del transceptor com a rellotge de referència TX PLL

3.7. Senyals d'interfície
Les taules mostren els senyals per al disseny IP HDMI Intel FPGA, example.
Taula 41. Senyals de primer nivell

Senyal	Direcció	Amplada	Descripció
Senyal d'oscil·lador a bord
clk_fpga_b3_p	Entrada	1	Rellotge de funcionament lliure de 100 MHz per al rellotge de referència principal
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Entrada	1	Rellotge de funcionament lliure de 625 MHz per al rellotge de referència del transceptor; aquest rellotge pot ser de qualsevol freqüència

Pulsadors i LED d'usuari
user_pb	Entrada	1	Premeu el botó per controlar la funcionalitat de disseny IP HDMI Intel FPGA
cpu_resetn	Entrada	1	Reinici global
user_led_g	Sortida	4	Pantalla LED verda Consulteu Configuració del maquinari a la pàgina 89 per obtenir més informació sobre les funcions del LED.
user_led_r	Sortida	4	Pantalla LED vermella Consulteu Configuració del maquinari a la pàgina 89 per obtenir més informació sobre les funcions del LED.

Pins de la targeta filla HDMI FMC al port FMC B
fmcb_gbtclk_m2c_p_0	Entrada	1	Rellotge HDMI RX TMDS
fmcb_dp_m2c_p	Entrada	3	Canals de dades HDMI RX vermell, verd i blau • Revisió 11 de la targeta filla Bitec — [0]: RX TMDS Canal 1 (verd) — [1]: RX TMDS Canal 2 (vermell) — [2]: RX TMDS Canal 0 (blau) • Targeta filla Bitec revisió 4 o 6 — [0]: RX TMDS Canal 1 (verd): polaritat invertida — [1]: RX TMDS Canal 0 (blau): polaritat invertida — [2]: RX TMDS Canal 2 (vermell): polaritat invertida
fmcb_dp_c2m_p	Sortida	4	Rellotge HDMI TX, canals de dades vermell, verd i blau • Revisió 11 de la targeta filla Bitec — [0]: TX TMDS Canal 2 (vermell) — [1]: TX TMDS Canal 1 (verd) — [2]: TX TMDS Canal 0 (blau) — [3]: Canal de rellotge TX TMDS • Targeta filla Bitec revisió 4 o 6 — [0]: Canal de rellotge TX TMDS — [1]: TX TMDS Canal 0 (blau) — [2]: TX TMDS Canal 1 (verd) — [3]: TX TMDS Canal 2 (vermell)
fmcb_la_rx_p_9	Entrada	1	Detecció de potència HDMI RX +5V
fmcb_la_rx_p_8	Dins fora	1	Detecció de connexió en calent HDMI RX
fmcb_la_rx_n_8	Dins fora	1	HDMI RX I2C SDA per a DDC i SCDC
fmcb_la_tx_p_10	Entrada	1	HDMI RX I2C SCL per a DDC i SCDC
fmcb_la_tx_p_12	Entrada	1	Detecció de connexió en calent HDMI TX
fmcb_la_tx_n_12	Dins fora	1	HDMI I2C SDA per a DDC i SCDC
fmcb_la_rx_p_10	Dins fora	1	HDMI I2C SCL per a DDC i SCDC
fmcb_la_tx_p_11	Dins fora	1	HDMI I2C SDA per al control de redriver
fmcb_la_rx_n_9	Dins fora	1	HDMI I2C SCL per al control de redriver

Taula 42. Senyals de nivell superior HDMI RX

Senyal	Direcció	Amplada	Descripció
Rellotge i senyals de restabliment
mgmt_clk	Entrada	1	Entrada del rellotge del sistema (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Entrada	1	Rellotge de funcionament lliure (625 MHz) per al rellotge de referència del transceptor primari. Aquest rellotge és necessari per al calibratge del transceptor durant l'estat d'engegada. Aquest rellotge pot ser de qualsevol freqüència.
restablir	Entrada	1	Entrada de restabliment del sistema

Senyal	Direcció	Amplada	Descripció
Rellotge i senyals de restabliment
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Entrada	1	Entrada de reinici del transceptor. Aquest senyal s'afirma durant el procés de canvi de rellotges de referència (des del rellotge de funcionament lliure al rellotge TMDS) en estat d'encesa.
tmds_clk_in	Entrada	1	Rellotge HDMI RX TMDS
i2c_clk	Entrada	1	Entrada de rellotge per a interfície DDC i SCDC
vid_clk_out	Sortida	1	Sortida de rellotge de vídeo
ls_clk_out	Sortida	1	Sortida de rellotge de velocitat d'enllaç
sys_init	Sortida	1	Inicialització del sistema per restablir el sistema a l'encesa

Transceptor RX i senyals IOPLL
rx_serial_data	Entrada	3	Dades sèrie HDMI al RX Native PHY
gxb_rx_preparat	Sortida	1	Indica que RX Native PHY està llest
gxb_rx_cal_busy_out	Sortida	3	Calibració PHY nativa de RX ocupada per a l'àrbitre del transceptor
gxb_rx_cal_busy_in	Entrada	3	Calibració del senyal d'ocupació des de l'arbitre del transceptor al RX Native PHY
iopll_bloquejat	Sortida	1	Indica que IOPLL està bloquejat
gxb_reconfig_write	Entrada	3	Reconfiguració del transceptor Interfície Avalon-MM des del RX Native PHY a l'àrbitre del transceptor
gxb_reconfig_read	Entrada	3
adreça_gxb_reconfig	Entrada	30
gxb_reconfig_writedata	Entrada	96
gxb_reconfig_readdata	Sortida	96
gxb_reconfig_waitrequest	Sortida	3

Gestió de la reconfiguració de RX
rx_reconfig_en	Sortida	1	La reconfiguració RX activa el senyal
mesura	Sortida	24	Mesura de freqüència de rellotge HDMI RX TMDS (en 10 ms)
mesura_vàlida	Sortida	1	Indica que el senyal de mesura és vàlid
os	Sortida	1	offampfactor ling: • 0: Sense sobresampling • 1: 5x sobresampling
reconfig_mgmt_write	Sortida	1	Gestió de reconfiguració de RX Interfície de mapeig de memòria d'Avalon a l'àrbitre transceptor
reconfig_mgmt_read	Sortida	1
reconfig_mgmt_address	Sortida	12

reconfig_mgmt_writedata	Sortida	32
reconfig_mgmt_readdata	Entrada	32
reconfig_mgmt_waitrequest	Entrada	1

Senyals del nucli HDMI RX
TMDS_Bit_clock_Ratio	Sortida	1	Interfícies de registre SCDC
audio_de	Sortida	1	Interfícies d'àudio central HDMI RX Consulteu la secció Sink Interfaces de la Guia d'usuari d'HDMI Intel FPGA IP per obtenir més informació.
dades_àudio	Sortida	256
informació_àudio_ai	Sortida	48
àudio_N	Sortida	20
àudio_CTS	Sortida	20
metadades_àudio	Sortida	165
format_àudio	Sortida	5
dades_pkt_aux	Sortida	72	Interfícies auxiliars del nucli HDMI RX Consulteu la secció Sink Interfaces de la Guia d'usuari d'HDMI Intel FPGA IP per obtenir més informació.
aux_pkt_addr	Sortida	6
aux_pkt_wr	Sortida	1
dades_aux	Sortida	72
aux_sop	Sortida	1
aux_eop	Sortida	1
aux_vàlid	Sortida	1
aux_error	Sortida	1
gcp	Sortida	6	Senyals de banda lateral del nucli HDMI RX Consulteu la secció Sink Interfaces de la Guia d'usuari d'HDMI Intel FPGA IP per obtenir més informació.
info_avi	Sortida	112
info_vsi	Sortida	61
colordepth_mgmt_sync	Sortida	2
dades_vid	Sortida	N*48	Ports de vídeo bàsics HDMI RX Nota: N = símbols per rellotge Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
vid_vsync	Sortida	N
vid_hsync	Sortida	N
vid_de	Sortida	N
mode	Sortida	1	Ports d'estat i control del nucli HDMI RX Nota: N = símbols per rellotge Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
ctrl	Sortida	N*6
tancat	Sortida	3
vid_lock	Sortida	1
en_5v_potència	Entrada	1	Detecció de HDMI RX 5V i detecció de connexió en calent Consulteu el Interfícies de lavabo secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
hdmi_rx_hpd_n	Dins fora	1

hdmi_rx_i2c_sda	Dins fora	1	Interfície HDMI RX DDC i SCDC
hdmi_rx_i2c_scl	Dins fora	1

Senyals RX EDID RAM
edid_ram_access	Entrada	1	Interfície d'accés HDMI RX EDID RAM. Afirma edid_ram_access quan vulguis escriure o llegir des de la RAM EDID, en cas contrari, aquest senyal s'hauria de mantenir baix.
adreça_edid_ram	Entrada	8
edid_ram_write	Entrada	1
edid_ram_read	Entrada	1
edid_ram_readdata	Sortida	8
edid_ram_writedata	Entrada	8
edid_ram_waitrequest	Sortida	1

Taula 43. Senyals de nivell superior HDMI TX

Senyal	Direcció	Amplada	Descripció
Rellotge i senyals de restabliment
mgmt_clk	Entrada	1	Entrada del rellotge del sistema (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Entrada	1	Rellotge de funcionament lliure (625 MHz) per al rellotge de referència del transceptor primari. Aquest rellotge és necessari per al calibratge del transceptor durant l'estat d'engegada. Aquest rellotge pot ser de qualsevol freqüència.
restablir	Entrada	1	Entrada de restabliment del sistema
hdmi_clk_in	Entrada	1	Rellotge de referència a TX IOPLL i TX PLL. La freqüència de rellotge és la mateixa que la freqüència de rellotge TMDS.
vid_clk_out	Sortida	1	Sortida de rellotge de vídeo
ls_clk_out	Sortida	1	Sortida de rellotge de velocitat d'enllaç
sys_init	Sortida	1	Inicialització del sistema per restablir el sistema a l'encesa
reset_xcvr	Entrada	1	Restableix al transceptor TX
reset_pll	Entrada	1	Restableix a IOPLL i TX PLL
reset_pll_reconfig	Sortida	1	Restableix a la reconfiguració de PLL

Transceptor TX i senyals IOPLL
tx_serial_data	Sortida	4	Dades sèrie HDMI del TX Native PHY
gxb_tx_ready	Sortida	1	Indica que TX Native PHY està llest
gxb_tx_cal_busy_out	Sortida	4	Senyal d'ocupat de calibratge PHY natiu de TX a l'àrbitre del transceptor
gxb_tx_cal_busy_in	Entrada	4	Senyal d'ocupació de calibratge des de l'arbitre del transceptor fins al PHY natiu de TX

Transceptor TX i senyals IOPLL
iopll_bloquejat	Sortida	1	Indica que IOPLL està bloquejat
txpll_locked	Sortida	1	Indica que TX PLL està bloquejat
gxb_reconfig_write	Entrada	4	Reconfiguració del transceptor Interfície d'assignació de memòria Avalon des del TX Native PHY fins a l'àrbitre del transceptor
gxb_reconfig_read	Entrada	4
adreça_gxb_reconfig	Entrada	40
gxb_reconfig_writedata	Entrada	128
gxb_reconfig_readdata	Sortida	128
gxb_reconfig_waitrequest	Sortida	4

Senyals de reconfiguració TX IOPLL i TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Entrada	1	Reconfiguració de TX IOPLL/TX PLL Interfícies d'Avalon amb mapa de memòria
pll_reconfig_read/ tx_pll_reconfig_read	Entrada	1
pll_reconfig_address/ tx_pll_reconfig_address	Entrada	10
pll_reconfig_writedata/tx_pll_reconfig_writedata	Entrada	32
pll_reconfig_readdata/tx_pll_reconfig_readdata	Sortida	32
pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest	Sortida	1
os	Entrada	2	offampfactor ling: • 0: Sense sobresampling • 1: 3x sobresampling • 2: 4x sobresampling • 3: 5x sobresampling
mesura	Entrada	24	Indica la freqüència de rellotge TMDS de la resolució de vídeo de transmissió.

Senyals del nucli HDMI TX
ctrl	Entrada	6*N	Interfícies de control del nucli HDMI TX Nota: N = Símbols per rellotge Consulteu la secció Interfícies d'origen a HDMI Guia d'usuari d'Intel FPGA IP per obtenir més informació.
mode	Entrada	1
TMDS_Bit_clock_Ratio	Entrada	1	SCInterfícies de registre DC Consulteu la secció Interfícies d'origen a la Guia d'usuari de HDMI Intel FPGA IP per obtenir més informació.
Scrambler_Enable	Entrada	1
audio_de	Entrada	1	Interfícies d'àudio central HDMI TX Consulteu el Interfícies d'origen secció a la Guia d'usuari de HDMI Intel FPGA IP per a més informació.
audio_mute	Entrada	1
dades_àudio	Entrada	256
continuat…

Senyals del nucli HDMI TX
informació_àudio_ai	Entrada	49
àudio_N	Entrada	22
àudio_CTS	Entrada	22
metadades_àudio	Entrada	166
format_àudio	Entrada	5
i2c_master_write	Entrada	1	TX I2C interfície Avalon amb mapes de memòria mestre I2C dins del nucli TX. Nota: Aquests senyals només estan disponibles quan encès Inclou I2C paràmetre.
i2c_master_read	Entrada	1
i2c_master_address	Entrada	4
i2c_master_writedata	Entrada	32
i2c_master_readdata	Sortida	32
aux_preparat	Sortida	1	Interfícies auxiliars del nucli HDMI TX Consulteu la secció Interfícies d'origen a la Guia d'usuari de HDMI Intel FPGA IP per obtenir més informació.
dades_aux	Entrada	72
aux_sop	Entrada	1
aux_eop	Entrada	1
aux_vàlid	Entrada	1
gcp	Entrada	6	Senyals de banda lateral del nucli HDMI TX Consulteu la secció Interfícies d'origen a la Guia d'usuari de HDMI Intel FPGA IP per obtenir més informació.
info_avi	Entrada	113
info_vsi	Entrada	62
dades_vid	Entrada	N*48	Ports de vídeo bàsics HDMI TX Nota: N = símbols per rellotge Consulteu la secció Interfícies d'origen a la Guia d'usuari de HDMI Intel FPGA IP per obtenir més informació.
vid_vsync	Entrada	N
vid_hsync	Entrada	N
vid_de	Entrada	N

I2Senyals de detecció C i Hot Plug
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Nota: Quan activeu el Inclou I2C paràmetre, aquest senyal es col·loca al nucli TX i no serà visible en aquest nivell.	Sortida	1	Interfícies de mapes de memòria I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Nota: Quan activeu el Inclou I2C paràmetre, aquest senyal es col·loca al nucli TX i no serà visible en aquest nivell.	Sortida	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Nota: Quan activeu el Inclou I2C paràmetre, aquest senyal es col·loca al nucli TX i no serà visible en aquest nivell.	Entrada	1
continuat…

I2Senyals de detecció C i Hot Plug
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Nota: Quan activeu el Inclou I2C paràmetre, aquest senyal es col·loca al nucli TX i no serà visible en aquest nivell.	Entrada	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Sortida	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Sortida	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Entrada	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Entrada	1
hdmi_tx_i2c_sda	Dins fora	1	Interfícies HDMI TX DDC i SCDC
hdmi_tx_i2c_scl	Dins fora	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Dins fora	1	Interfície I2C per al control Bitec Daughter Card Revisió 11 TI181
hdmi_tx_ti_i2c_sda (edició estàndard d'Intel Quartus Prime)	Dins fora	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Dins fora	1
hdmi_tx_ti_i2c_scl (edició estàndard d'Intel Quartus Prime)	Dins fora	1
tx_i2c_avalon_waitrequest	Sortida	1	Interfícies Avalon amb mapes de memòria del mestre I2C
tx_i2c_avalon_address (edició estàndard d'Intel Quartus Prime)	Entrada	3
tx_i2c_avalon_writedata (edició estàndard d'Intel Quartus Prime)	Entrada	8
tx_i2c_avalon_readdata (edició estàndard d'Intel Quartus Prime)	Sortida	8
tx_i2c_avalon_chipselect (edició estàndard d'Intel Quartus Prime)	Entrada	1
tx_i2c_avalon_write (edició estàndard d'Intel Quartus Prime)	Entrada	1
tx_i2c_irq (edició estàndard d'Intel Quartus Prime)	Sortida	1
tx_ti_i2c_avalon_waitrequest (edició estàndard d'Intel Quartus Prime)	Sortida	1
tx_ti_i2c_avalon_address (edició estàndard d'Intel Quartus Prime)	Entrada	3
tx_ti_i2c_avalon_writedata (edició estàndard d'Intel Quartus Prime)	Entrada	8
tx_ti_i2c_avalon_readdata (edició estàndard d'Intel Quartus Prime)	Sortida	8
continuat…

I2Senyals de detecció C i Hot Plug
tx_ti_i2c_avalon_chipselect (edició estàndard d'Intel Quartus Prime)	Entrada	1
tx_ti_i2c_avalon_write (edició estàndard d'Intel Quartus Prime)	Entrada	1
tx_ti_i2c_irq (edició estàndard d'Intel Quartus Prime)	Sortida	1
hdmi_tx_hpd_n	Entrada	1	Interfícies de detecció de connexió en calent HDMI TX
tx_hpd_ack	Entrada	1
tx_hpd_req	Sortida	1

Taula 44. Senyals de l'àrbitre transceptor

Senyal	Direcció	Amplada	Descripció
clk	Entrada	1	Reconfiguració del rellotge. Aquest rellotge ha de compartir el mateix rellotge amb els blocs de gestió de reconfiguració.
restablir	Entrada	1	Restablir senyal. Aquest restabliment ha de compartir el mateix restabliment amb els blocs de gestió de reconfiguració.
rx_rcfg_en	Entrada	1	Senyal d'habilitació de reconfiguració RX
tx_rcfg_en	Entrada	1	Senyal d'habilitació de reconfiguració de TX
rx_rcfg_ch	Entrada	2	Indica quin canal s'ha de reconfigurar al nucli RX. Aquest senyal ha de romandre sempre afirmat.
tx_rcfg_ch	Entrada	2	Indica quin canal s'ha de reconfigurar al nucli TX. Aquest senyal ha de romandre sempre afirmat.
rx_reconfig_mgmt_write	Entrada	1	Reconfiguració d'interfícies Avalon-MM des de la gestió de reconfiguració RX
rx_reconfig_mgmt_read	Entrada	1
rx_reconfig_mgmt_address	Entrada	10
rx_reconfig_mgmt_writedata	Entrada	32
rx_reconfig_mgmt_readdata	Sortida	32
rx_reconfig_mgmt_waitrequest	Sortida	1
tx_reconfig_mgmt_write	Entrada	1	Reconfiguració d'interfícies Avalon-MM des de la gestió de reconfiguració TX
tx_reconfig_mgmt_read	Entrada	1
tx_reconfig_mgmt_address	Entrada	10
tx_reconfig_mgmt_writedata	Entrada	32
tx_reconfig_mgmt_readdata	Sortida	32
tx_reconfig_mgmt_waitrequest	Sortida	1
reconfig_write	Sortida	1	Reconfiguració de les interfícies Avalon-MM al transceptor
reconfig_read	Sortida	1
continuat…

Senyal	Direcció	Amplada	Descripció
adreça_reconfig	Sortida	10
reconfig_writedata	Sortida	32
rx_reconfig_readdata	Entrada	32
rx_reconfig_waitrequest	Entrada	1
tx_reconfig_readdata	Entrada	1
tx_reconfig_waitrequest	Entrada	1
rx_cal_ocupat	Entrada	1	Senyal d'estat de calibratge del transceptor RX
tx_cal_ocupat	Entrada	1	Senyal d'estat de calibratge del transceptor TX
rx_reconfig_cal_busy	Sortida	1	Senyal d'estat de calibració al control de reinici PHY del transceptor RX
tx_reconfig_cal_busy	Sortida	1	Senyal d'estat de calibració del control de reinici PHY del transceptor TX

Taula 45. Senyals d'enllaç RX-TX

Senyal	Direcció	Amplada	Descripció
restablir	Entrada	1	Restableix el buffer FIFO de vídeo/àudio/auxiliar/bandes laterals.
hdmi_tx_ls_clk	Entrada	1	Rellotge de velocitat d'enllaç HDMI TX
hdmi_rx_ls_clk	Entrada	1	Rellotge de velocitat d'enllaç HDMI RX
hdmi_tx_vid_clk	Entrada	1	Rellotge de vídeo HDMI TX
hdmi_rx_vid_clk	Entrada	1	Rellotge de vídeo HDMI RX
hdmi_rx_bloquejat	Entrada	3	Indica l'estat de bloqueig de HDMI RX
hdmi_rx_de	Entrada	N	Interfícies de vídeo HDMI RX Nota: N = símbols per rellotge
hdmi_rx_hsync	Entrada	N
hdmi_rx_vsync	Entrada	N
dades_hdmi_rx	Entrada	N * 48
rx_format_àudio	Entrada	5	Interfícies d'àudio HDMI RX
rx_metadades_d'àudio	Entrada	165
rx_audio_info_ai	Entrada	48
rx_audio_CTS	Entrada	20
rx_audio_N	Entrada	20
rx_audio_de	Entrada	1
rx_audio_data	Entrada	256
rx_gcp	Entrada	6	Interfícies de banda lateral HDMI RX
rx_info_avi	Entrada	112
rx_info_vsi	Entrada	61
continuat…

Senyal	Direcció	Amplada	Descripció
rx_aux_eop	Entrada	1	Interfícies auxiliars HDMI RX
rx_aux_sop	Entrada	1
rx_aux_valid	Entrada	1
rx_aux_data	Entrada	72
hdmi_tx_de	Sortida	N	Interfícies de vídeo HDMI TX Nota: N = símbols per rellotge
hdmi_tx_hsync	Sortida	N
hdmi_tx_vsync	Sortida	N
hdmi_tx_data	Sortida	N * 48
tx_audio_format	Sortida	5	Interfícies d'àudio HDMI TX
metadades_tx_audio	Sortida	165
tx_audio_info_ai	Sortida	48
tx_audio_CTS	Sortida	20
tx_audio_N	Sortida	20
tx_audio_de	Sortida	1
tx_audio_data	Sortida	256
tx_gcp	Sortida	6	Interfícies de banda lateral HDMI TX
tx_info_avi	Sortida	112
tx_info_vsi	Sortida	61
tx_aux_eop	Sortida	1	Interfícies auxiliars HDMI TX
tx_aux_sop	Sortida	1
tx_aux_valid	Sortida	1
tx_aux_data	Sortida	72
tx_aux_preparat	Sortida	1

Taula 46. Senyals del sistema del dissenyador de plataforma

Senyal	Direcció	Amplada	Descripció
cpu_clk (edició estàndard d'Intel Quartus Prime)	Entrada	1	rellotge de la CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (edició estàndard d'Intel Quartus Prime)	Entrada	1	restabliment de la CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Entrada	1	Relació de rellotge de bits TMDS
measure_pio_external_connection_export	Entrada	24	Freqüència de rellotge TMDS esperada
continuat…

Senyal	Direcció	Amplada	Descripció
measure_valid_pio_external_connection_export	Entrada	1	Indica que la mesura PIO és vàlida
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Entrada	1	Interfícies mestres I2C
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Entrada	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Sortida	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Sortida	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Entrada	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Entrada	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Sortida	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Sortida	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Sortida	3	Interfícies de memòria I2C Master Avalon per a DDC i SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Sortida	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Entrada	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Sortida	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Entrada	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Sortida	1
oc_i2c_master_ti_avalon_anti_slave_address (edició estàndard d'Intel Quartus Prime)	Sortida	3	Interfícies de memòria I2C Master Avalon per a la revisió 11 de la targeta filla Bitec, control T1181
oc_i2c_master_ti_avalon_anti_slave_write (edició estàndard d'Intel Quartus Prime)	Sortida	1
oc_i2c_master_ti_avalon_anti_slave_readdata (edició estàndard d'Intel Quartus Prime)	Entrada	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Sortida	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Entrada	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (edició estàndard d'Intel Quartus Prime)	Sortida	1
continuat…

Senyal	Direcció	Amplada	Descripció
edid_ram_access_pio_external_connection_exp ort	Sortida	1	Interfícies d'accés EDID RAM. Assegureu l'exportació edid_ram_access_pio_ external_connection_ quan vulgueu escriure o llegir des de la RAM EDID a la part superior de RX. Connecteu l'esclau Avalon-MM d'accés EDID RAM a Platform Designer a la interfície EDID RAM dels mòduls RX de nivell superior.
edid_ram_slave_translator_address	Sortida	8
edid_ram_slave_translator_write	Sortida	1
edid_ram_slave_translator_read	Sortida	1
edid_ram_slave_translator_readdata	Entrada	8
edid_ram_slave_translator_writedata	Sortida	8
edid_ram_slave_translator_waitrequest	Entrada	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Entrada	1	Reconfiguració RX PMA Interfícies de mapeig de memòria Avalon
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Entrada	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Sortida	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Sortida	12
rx_pma_rcfg_mgmt_write (edició Intel Quartus Prime Pro)	Sortida	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Sortida	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Entrada	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Sortida	32
rx_pma_rcfg_mgmt_waitrequest (edició Intel Quartus Prime Pro)	Entrada	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Entrada	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Sortida	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Sortida	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Entrada	1	Reconfiguració de TX PLL Interfícies d'assignació de memòria Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sortida	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sortida	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sortida	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sortida	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Entrada	32
continuat…

Senyal	Direcció	Amplada	Descripció
tx_pll_waitrequest_pio_external_connection_exportació	Entrada	1	Sol·licitud d'espera TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sortida	12	Reconfiguració de TX PMA Interfícies d'assignació de memòria Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sortida	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sortida	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Entrada	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sortida	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Entrada	1
tx_pma_waitrequest_pio_external_connection_exportació	Entrada	1	Sol·licitud d'espera de TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Entrada	1	Recalibració TX PMA ocupada
tx_pma_ch_export	Sortida	2	Canals TX PMA
tx_rcfg_en_pio_external_connection_export	Sortida	1	Habilitació de reconfiguració TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Sortida	32	Reconfiguració de TX IOPLL Interfícies d'assignació de memòria Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Entrada	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Entrada	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Sortida	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Sortida	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Sortida	1
tx_os_pio_external_connection_export	Sortida	2	offampfactor ling: • 0: Sense sobresampling • 1: 3x sobresampling • 2: 4x sobresampling • 3: 5x sobresampling
tx_rst_pll_pio_external_connection_export	Sortida	1	Restableix a IOPLL i TX PLL
tx_rst_xcvr_pio_external_connection_export	Sortida	1	Restableix a TX Native PHY
wd_timer_resetrequest_reset	Sortida	1	Reinicialització del temporitzador del gos vigilant
color_depth_pio_external_connection_export	Entrada	2	Profunditat de color
tx_hpd_ack_pio_external_connection_export	Sortida	1	Per a TX hotplug, detecteu l'enllaç de mans
tx_hpd_req_pio_external_connection_export	Entrada	1

3.8. Dissenyar els paràmetres RTL
Utilitzeu els paràmetres HDMI TX i RX Top RTL per personalitzar el disseny, per exempleample.
La majoria dels paràmetres de disseny estan disponibles a Design Examppestanya le de l'editor de paràmetres IP HDMI Intel FPGA. Encara podeu canviar el disseny, exampet configura
fet a l'editor de paràmetres mitjançant els paràmetres RTL.

Taula 47. Paràmetres superiors de HDMI RX

Paràmetre	Valor	Descripció
SUPPORT_DEEP_COLOR	• 0: Sense color profund • 1: Color profund	Determina si el nucli pot codificar formats de color profund.
SUPPORT_AUXILIARY	• 0: Sense AUX • 1: AUX	Determina si s'inclou la codificació del canal auxiliar.
SYMBOLS_PER_CLOCK	8	Admet 8 símbols per rellotge per a dispositius Intel Arria 10.
SUPPORT_AUDIO	• 0: Sense àudio • 1: Àudio	Determina si el nucli pot codificar àudio.
EDID_RAM_ADDR_WIDTH (edició estàndard d'Intel Quartus Prime)	8 (valor per defecte)	Base de registre 2 de la mida de la RAM EDID.
BITEC_DAUGHTER_CARD_REV	• 0: no s'orienta a cap targeta filla HDMI de Bitec • 4: Admet la revisió 4 de la targeta filla HDMI Bitec • 6: Orientació a la revisió 6 de la targeta filla HDMI de Bitec •11: orientació a la revisió 11 de la targeta filla HDMI de Bitec (per defecte)	Especifica la revisió de la targeta filla Bitec HDMI utilitzada. Quan canvieu la revisió, el disseny pot canviar els canals del transceptor i invertir la polaritat segons els requisits de la targeta filla HDMI de Bitec. Si configureu el paràmetre BITEC_DAUGHTER_CARD_REV a 0, el disseny no fa cap canvi als canals del transceptor i a la polaritat.
POLARITY_INVERSION	• 0: Inverteix la polaritat • 1: No invertiu la polaritat	Establiu aquest paràmetre a 1 per invertir el valor de cada bit de les dades d'entrada. En establir aquest paràmetre a 1, s'assigna 4'b1111 al port rx_polinv del transceptor RX.

Taula 48. Paràmetres superiors de HDMI TX

Paràmetre	Valor	Descripció
USE_FPLL	1	Admet fPLL com a TX PLL només per a dispositius Intel Cyclone® 10 GX. Establiu sempre aquest paràmetre a 1.
SUPPORT_DEEP_COLOR	• 0: Sense color profund • 1: Color profund	Determina si el nucli pot codificar formats de color profund.
SUPPORT_AUXILIARY	• 0: Sense AUX • 1: AUX	Determina si s'inclou la codificació del canal auxiliar.
SYMBOLS_PER_CLOCK	8	Admet 8 símbols per rellotge per a dispositius Intel Arria 10.
continuat…

Paràmetre	Valor	Descripció
SUPPORT_AUDIO	• 0: Sense àudio • 1: Àudio	Determina si el nucli pot codificar àudio.
BITEC_DAUGHTER_CARD_REV	• 0: no s'orienta a cap targeta filla HDMI de Bitec • 4: Admet la revisió 4 de la targeta filla HDMI Bitec • 6: Orientació a la revisió 6 de la targeta filla HDMI de Bitec • 11: orientació a la revisió 11 de la targeta filla HDMI de Bitec (per defecte)	Especifica la revisió de la targeta filla Bitec HDMI utilitzada. Quan canvieu la revisió, el disseny pot canviar els canals del transceptor i invertir la polaritat segons els requisits de la targeta filla HDMI de Bitec. Si configureu el paràmetre BITEC_DAUGHTER_CARD_REV a 0, el disseny no fa cap canvi als canals del transceptor i a la polaritat.
POLARITY_INVERSION	• 0: Inverteix la polaritat • 1: No invertiu la polaritat	Establiu aquest paràmetre a 1 per invertir el valor de cada bit de les dades d'entrada. En establir aquest paràmetre a 1, s'assigna 4'b1111 al port tx_polinv del transceptor TX.

3.9. Configuració del maquinari
El disseny IP HDMI Intel FPGA example és compatible amb HDMI 2.0b i realitza una demostració de bucle per a un flux de vídeo HDMI estàndard.
Per executar la prova de maquinari, connecteu un dispositiu habilitat per HDMI, com ara una targeta gràfica amb interfície HDMI, al bloc Transceiver Native PHY RX i a la pica HDMI.
entrada.

1. La pica HDMI descodifica el port en un flux de vídeo estàndard i l'envia al nucli de recuperació del rellotge.
2. El nucli HDMI RX descodifica les dades de vídeo, auxiliars i d'àudio que es tornaran en bucle en paral·lel al nucli HDMI TX a través del DCFIFO.
3. El port d'origen HDMI de la targeta filla FMC transmet la imatge a un monitor.

Nota:
Si voleu utilitzar una altra placa de desenvolupament Intel FPGA, heu de canviar les assignacions del dispositiu i les assignacions de pins. La configuració analògica del transceptor es prova per al kit de desenvolupament Intel Arria 10 FPGA i la targeta filla Bitec HDMI 2.0. Podeu modificar la configuració del vostre propi tauler.

Taula 49. Funcions de polsador i LED d'usuari a bord

Pulsador/LED	Funció
cpu_resetn	Premeu una vegada per dur a terme el restabliment del sistema.
user_pb[0]	Premeu una vegada per canviar el senyal HPD a la font HDMI estàndard.
user_pb[1]	• Manteniu premut per indicar al nucli TX que enviï el senyal codificat DVI. • Deixa anar per enviar el senyal codificat HDMI.
user_pb[2]	• Manteniu premut per indicar al nucli TX que deixi d'enviar els InfoFrames des dels senyals de banda lateral. • Allibera per reprendre l'enviament dels InfoFrames des dels senyals de banda lateral.
USER_LED[0]	Estat de bloqueig PLL de RX HDMI. • 0 = Desbloquejat • 1 = Bloquejat
USER_LED[1]	Estat preparat del transceptor RX.
continuat…

Pulsador/LED	Funció
	• 0 = No llest • 1 = Preparat
USER_LED[2]	Estat de bloqueig del nucli RX HDMI. • 0 = Almenys 1 canal desbloquejat • 1 = Els 3 canals estan bloquejats
USER_LED[3]	RX oversampestat de ling. • 0 = No excésampled (taxa de dades > 1,000 Mbps al dispositiu Intel Arria 10) • 1 = Oversampled (taxa de dades < 100 Mbps al dispositiu Intel Arria 10)
USER_LED[4]	Estat de bloqueig PLL de TX HDMI. • 0 = Desbloquejat • 1 = Bloquejat
USER_LED[5]	Estat preparat del transceptor TX. • 0 = No llest • 1 = Preparat
USER_LED[6]	Estat de bloqueig PLL del transceptor TX. • 0 = Desbloquejat • 1 = Bloquejat
USER_LED[7]	TX oversampestat de ling. • 0 = No excésampled (taxa de dades > 1,000 Mbps al dispositiu Intel Arria 10) • 1 = Oversampled (taxa de dades < 1,000 Mbps al dispositiu Intel Arria 10)

3.10. Banc de prova de simulació
El banc de prova de simulació simula el bucle en sèrie HDMI TX al nucli RX.
Nota:
Aquest banc de proves de simulació no és compatible amb els dissenys amb el paràmetre Inclou I2C activat.

3. Disseny HDMI 2.0 Example (Suport FRL = 0)
683156 | 2022.12.27
Figura 28. Diagrama de blocs del banc de proves de simulació IP HDMI Intel FPGA

Taula 50. Components del banc de proves

Component	Descripció
Vídeo TPG	El generador de patrons de prova de vídeo (TPG) proporciona l'estímul de vídeo.
Àudio Sampel Gen	L'àudio sampel generador proporciona àudio sampl'estímul. El generador genera un patró de dades de prova que s'incrementa per transmetre a través del canal d'àudio.
Aux Sampel Gen	L'aux sampel generador proporciona l'auxiliar sampl'estímul. El generador genera unes dades fixes per ser transmeses des del transmissor.
Comprovació CRC	Aquest verificador verifica si la freqüència de rellotge recuperada del transceptor TX coincideix amb la velocitat de dades desitjada.
Comprovació de dades d'àudio	La comprovació de dades d'àudio compara si el patró de dades de prova d'increment s'ha rebut i descodificat correctament.
Comprovació de dades auxiliars	La comprovació de dades auxiliars compara si les dades auxiliars esperades es reben i es descodifiquen correctament al costat del receptor.

El banc de prova de simulació HDMI fa les proves de verificació següents:

Funció HDMI	Verificació
Dades de vídeo	• El banc de proves implementa la comprovació CRC al vídeo d'entrada i sortida. • Comprova el valor CRC de les dades transmeses amb el CRC calculat a les dades de vídeo rebudes. • El banc de proves realitza la comprovació després de detectar 4 senyals V-SYNC estables del receptor.
Dades auxiliars	• Els aux sampel generador genera dades fixes que s'han de transmetre des del transmissor. • Pel costat del receptor, el generador compara si les dades auxiliars esperades es reben i es descodeixen correctament.
Dades d'àudio	• L'àudio sampel generador de fitxers genera un patró de dades de prova que s'incrementa per transmetre a través del canal d'àudio. • Al costat del receptor, el verificador de dades d'àudio comprova i compara si el patró de dades de prova d'increment s'ha rebut i descodificat correctament.

Una simulació correcta acaba amb el missatge següent:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Passat de simulació

Taula 51. HDMI Intel FPGA IP Disseny Example Simuladors compatibles

Simulador	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Sí	Sí
VCS/VCS MX	Sí	Sí
Riviera-PRO	Sí	Sí
Xcelium paral·lel	Sí	No

3.11. Actualitzant el teu disseny
Taula 52. Disseny HDMI ExampCompatibilitat amb la versió anterior del programari Intel Quartus Prime Pro Edition

Disseny Example Variant	Possibilitat d'actualitzar a Intel Quartus Prime Pro Edition 20.3
Disseny HDMI 2.0 Example (Suport FRL = 0)	No

Per a qualsevol disseny no compatible examples, heu de fer el següent:

1. Generar un nou disseny exampli a la versió actual del programari Intel Quartus Prime Pro Edition utilitzant les mateixes configuracions del vostre disseny existent.
2. Compareu tot el disseny example directori amb el disseny exampfitxer generat amb la versió anterior del programari Intel Quartus Prime Pro Edition. Porta els canvis trobats.

Disseny HDCP sobre HDMI 2.0/2.1 Example

El disseny de maquinari HDCP sobre HDMI example us ajuda a avaluar la funcionalitat de la funció HDCP i us permet utilitzar la funció als vostres dissenys d'Intel Arria 10.
Nota:
La funció HDCP no s'inclou al programari Intel Quartus Prime Pro Edition. Per accedir a la funció HDCP, poseu-vos en contacte amb Intel a https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Protecció de contingut digital d'ample de banda elevat (HDCP)
La protecció de contingut digital d'ample de banda elevat (HDCP) és una forma de protecció de drets digitals per crear una connexió segura entre la font i la pantalla.
Intel va crear la tecnologia original, que té llicència del grup Digital Content Protection LLC. HDCP és un mètode de protecció contra còpies on el flux d'àudio/vídeo es xifra entre el transmissor i el receptor, protegint-lo de còpies il·legals.
Les funcions HDCP s'adhereixen a la versió 1.4 de l'especificació HDCP i la versió 2.3 de l'especificació HDCP.
Les IP HDCP 1.4 i HDCP 2.3 realitzen tots els càlculs dins de la lògica bàsica del maquinari sense que els valors confidencials (com ara la clau privada i la clau de sessió) siguin accessibles des de fora de la IP xifrada.

Taula 53. Funcions IP HDCP

IP HDCP	Funcions
IP HDCP 1.4	• Intercanvi d'autenticació — Càlcul de la clau mestra (Km) — Generació aleatòria d'An — Càlcul de clau de sessió (Ks), M0 i R0. • Autenticació amb repetidor — Càlcul i verificació de V i V' • Verificació de la integritat de l'enllaç — Càlcul de la clau de trama (Ki), Mi i Ri.
continuat…

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.

ISO
9001:2015
Registrat

IP HDCP	Funcions
	• Tots els modes de xifrat, inclosos hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher i hdcpRngCipher • Senyalització d'estat de xifratge original (DVI) i senyalització d'estat de xifratge millorada (HDMI) • Generador de números aleatoris reals (TRNG) — Implementació digital completa basada en maquinari i generador de nombres aleatoris no deterministes
IP HDCP 2.3	• Generació de clau mestra (km), clau de sessió (ks) i nonce (rn, riv). — Complint amb la generació de números aleatoris NIST.SP800-90A • Autenticació i intercanvi de claus — Generació de números aleatoris per a rtx i rrx compatibles amb NIST.SP800-90A generació de números aleatoris — Verificació de la signatura del certificat del receptor (certrx) mitjançant la clau pública DCP (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — Xifratge i desxifrat RSAES-OAEP (PKCS#1 v2.1) de la clau mestra (km) — Derivació de kd (dkey0, dkey1) mitjançant el mode AES-CTR — Càlcul i verificació de H i H' — Càlcul d'Ekh (km) i km (aparellament) • Autenticació amb repetidor — Càlcul i verificació de V i V' — Càlcul i verificació de M i M' • Renovació del sistema (SRM) — Verificació de signatura SRM mitjançant kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Intercanvi de claus de sessió • Generació i càlcul d'Edkey(ks) i riv. • Derivació de dkey2 mitjançant el mode AES-CTR • Comprovació de localitat — Càlcul i verificació de L i L' — Generació de nonce (rn) • Gestió del flux de dades — Generació de flux de claus basada en el mode AES-CTR • Algorismes criptogràfics asimètrics — RSA amb una longitud de mòdul de 1024 (kpubrx) i 3072 (kpubdcp) bits — RSA-CRT (Teorema de la resta xinès) amb una longitud de mòdul de 512 bits (kprivrx) i una longitud d'exponent de 512 bits (kprivrx) • Funció criptogràfica de baix nivell — Algorismes criptogràfics simètrics • Mode AES-CTR amb una longitud de clau de 128 bits — Algoritmes hash, MGF i HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Generador de números aleatoris veritables (TRNG) • Compatibilitat amb NIST.SP800-90A • Implementació digital completa basada en maquinari i generador de nombres aleatoris no deterministes

4.1.1. Disseny HDCP sobre HDMI Exampl'Arquitectura
La funció HDCP protegeix les dades a mesura que les dades es transmeten entre dispositius connectats mitjançant un HDMI o altres interfícies digitals protegides amb HDCP.
Els sistemes protegits amb HDCP inclouen tres tipus de dispositius:

4. Disseny HDCP sobre HDMI 2.0/2.1 Example
683156 | 2022.12.27
• Fonts (TX)
• Aigüeres (RX)
• Repetidors
Aquest disseny example mostra el sistema HDCP en un dispositiu repetidor on accepta dades, desxifra, torna a xifrar les dades i finalment les retransmet. Els repetidors tenen entrades i sortides HDMI. Instancia els buffers FIFO per realitzar una transmissió directa de flux de vídeo HDMI entre la pica i la font HDMI. Pot realitzar algun processament de senyal, com ara convertir vídeos a un format de resolució més alta substituint els buffers FIFO per nuclis IP de la Suite de processament de vídeo i imatges (VIP).

Figura 29. Disseny HDCP sobre HDMI Example Diagrama de blocs

Les següents descripcions sobre l'arquitectura del disseny example corresponen al disseny HDCP sobre HDMI exampdiagrama de blocs. Quan SUPPORT FRL = 1 o
SUPORT HDCP KEY MANAGEMENT = 1, el disseny exampLa jerarquia de fitxers és lleugerament diferent de la figura 29 a la pàgina 95, però les funcions HDCP subjacents continuen sent les
mateix.

1. L'HDCP1x i l'HDCP2x són IP que estan disponibles mitjançant l'editor de paràmetres IP HDMI Intel FPGA. Quan configureu l'IP HDMI a l'editor de paràmetres, podeu habilitar i incloure HDCP1x o HDCP2x o ambdues IP com a part del subsistema. Amb les dues IP HDCP habilitades, la IP HDMI es configura a la topologia en cascada on les IP HDCP2x i HDCP1x estan connectades adossades.
   • La interfície de sortida HDCP de l'HDMI TX envia dades d'àudio i vídeo sense xifrar.
   • Les dades no xifrades són xifrades pel bloc HDCP actiu i s'envien de nou a l'HDMI TX a través de la interfície d'entrada HDCP per a la transmissió a través de l'enllaç.
   • El subsistema de la CPU com a controlador principal d'autenticació assegura que només una de les IP HDCP TX estigui activa en un moment donat i l'altra sigui passiva.
   • De la mateixa manera, l'HDCP RX també desxifra les dades rebudes a través de l'enllaç des d'un HDCP TX extern.
2. Heu de programar les IP HDCP amb claus de producció emeses per a la protecció de contingut digital (DCP). Carregueu les claus següents:
   Taula 54. Claus de producció emeses per DCP
   

   HDCP	TX / RX	Les claus
   HDCP2x	TX	16 bytes: constant global (lc128)
   	RX	• 16 bytes (igual que TX): constant global (lc128) • 320 bytes: clau privada RSA (kprivrx) • 522 bytes: certificat de clau pública RSA (certrx)
   HDCP1x	TX	• 5 bytes: vector de selecció de claus TX (Aksv) • 280 bytes: claus de dispositiu privat de TX (Akeys)
   	RX	• 5 bytes: Vector de selecció de claus RX (Bksv) • 280 bytes: claus de dispositiu privat RX (tecles B)

   El disseny exampLe implementa les memòries clau com a memòria RAM síncrona simple de doble port i rellotge dual. Per a claus de mida petita com HDCP2x TX, la IP implementa la memòria de claus utilitzant registres en lògica normal.
   Nota: Intel no proporciona les claus de producció HDCP amb el disseny, per exempleample o les IP FPGA d'Intel sota cap circumstància. Per utilitzar les IP HDCP o el disseny exampcal convertir-se en un adoptant HDCP i adquirir les claus de producció directament de Digital Content Protection LLC (DCP).
   Per executar el disseny example, podeu editar la memòria de la clau files en temps de compilació per incloure les claus de producció o implementar blocs lògics per llegir de manera segura les claus de producció des d'un dispositiu d'emmagatzematge extern i escriure-les a les memòries de claus en temps d'execució.

3. Podeu registrar les funcions criptogràfiques implementades a la IP HDCP2x amb qualsevol freqüència de fins a 200 MHz. La freqüència d'aquest rellotge determina la rapidesa amb què
   L'autenticació HDCP2x funciona. Podeu optar per compartir el rellotge de 100 MHz utilitzat per al processador Nios II, però la latència d'autenticació es duplicaria en comparació amb l'ús d'un rellotge de 200 MHz.
4. Els valors que s'han d'intercanviar entre l'HDCP TX i l'HDCP RX es comuniquen a través de la interfície HDMI DDC (interfície sèrie I2 C) de l'HDCP-
   interfície protegida. L'HDCP RX ha de presentar un dispositiu lògic al bus I2C per a cada enllaç que admeti. L'esclau I2C està duplicat per al port HDCP amb l'adreça del dispositiu de 0x74. Condueix el port de registre HDCP (Avalon-MM) de les IP RX HDCP2x i HDCP1x.
5. L'HDMI TX utilitza el mestre IC per llegir l'EDID de RX i transferir les dades SCDC necessàries per al funcionament de HDMI 2.0 a RX. El mateix mestre I2C que és impulsat pel processador Nios II també s'utilitza per transferir els missatges HDCP entre TX i RX. El mestre I2C està incrustat al subsistema de la CPU.
6. El processador Nios II actua com a mestre en el protocol d'autenticació i condueix els registres de control i estat (Avalon-MM) tant de l'HDCP2x com de l'HDCP1x TX.
   IPs. Els controladors de programari implementen la màquina d'estat del protocol d'autenticació que inclou la verificació de signatura de certificat, l'intercanvi de clau mestra, la comprovació de localitat, l'intercanvi de claus de sessió, l'aparellament, la comprovació d'integritat d'enllaç (HDCP1x) i l'autenticació amb repetidors, com ara la propagació d'informació de topologia i la propagació d'informació de gestió de fluxos. Els controladors de programari no implementen cap de les funcions criptogràfiques requerides pel protocol d'autenticació. En canvi, el maquinari IP HDCP implementa totes les funcions criptogràfiques que garanteixen que no es pugui accedir a valors confidencials.
   7. En una veritable demostració de repetidor on es requereix propagació de la informació de topologia aigües amunt, el processador Nios II controla el port de missatges del repetidor (Avalon-MM) de les IP RX HDCP2x i HDCP1x. El processador Nios II esborra el bit RX REPEATER a 0 quan detecta que el flux descendent connectat no és capaç d'HDCP o quan no hi ha cap connexió. Sense connexió aigües avall, el sistema RX és ara un receptor de punt final, en lloc d'un repetidor. Per contra, el processador Nios II estableix el bit RX REPEATER a 1 en detectar que el flux descendent és compatible amb HDCP.

4.2. Flux de programari del processador Nios II
El diagrama de flux del programari Nios II inclou els controls d'autenticació HDCP a través de l'aplicació HDMI.
Figura 30. Diagrama de flux del programari del processador Nios II

1. El programari Nios II inicialitza i restableix el HDMI TX PLL, el transceptor TX PHY, el mestre I2C i el retemporitzador TI extern.
2. El programari Nios II sondeja el senyal vàlid de detecció de velocitat periòdica del circuit de detecció de velocitat de RX per determinar si la resolució de vídeo ha canviat i si cal una reconfiguració de TX. El programari també sondeja el senyal de detecció de connexió en calent de TX per determinar si s'ha produït un esdeveniment de connexió en calent de TX.
3. Quan es rep un senyal vàlid del circuit de detecció de velocitat RX, el programari Nios II llegeix els valors SCDC i la profunditat del rellotge de l'HDMI RX i recupera la banda de freqüència del rellotge en funció de la velocitat detectada per determinar si cal reconfigurar HDMI TX PLL i PHY del transceptor. Si es requereix una reconfiguració de TX, el programari Nios II ordena al mestre I2C que enviï el valor SCDC a RX extern. A continuació, ordena reconfigurar el transceptor HDMI TX PLL i TX
   PHY, seguit de la recalibració del dispositiu i la seqüència de restabliment. Si la taxa no canvia, no es requereix ni la reconfiguració de TX ni la re-autenticació HDCP.
4. Quan s'ha produït un esdeveniment de connexió en calent de TX, el programari Nios II ordena al mestre I2C que enviï el valor SCDC a RX extern i després llegeixi l'EDID de RX
   i actualitzar la memòria RAM EDID interna. Aleshores, el programari propaga la informació EDID a l'aigua amunt.
5. El programari Nios II inicia l'activitat HDCP ordenant al mestre I2C que llegeixi el desplaçament 0x50 des de la RX externa per detectar si la part posterior és compatible amb HDCP, o
   en cas contrari:
   • Si el valor de HDCP2Version retornat és 1, l'avall és compatible amb HDCP2x.
   • Si el valor retornat de totes les lectures de 0x50 són 0, el valor avall és compatible amb HDCP1x.
   • Si el valor retornat de les lectures completes de 0x50 és 1, el flux avall no és compatible amb HDCP o està inactiu.
   • Si anteriorment no és compatible amb HDCP o inactiu, però actualment és capaç d'HDCP, el programari estableix el bit REPETIDOR del repetidor en aigües amunt (RX) a 1 per indicar que el RX és ara un repetidor.
   • Si l'aigua avall és anteriorment compatible amb HDCP, però actualment no és capaç d'HDCP o inactiu, el programari estableix el bit REPETIDOR a 0 per indicar que el RX és ara un receptor de punt final.
6. El programari inicia el protocol d'autenticació HDCP2x que inclou la verificació de la signatura del certificat RX, l'intercanvi de clau mestra, la comprovació de localitat, l'intercanvi de claus de sessió, l'aparellament, l'autenticació amb repetidors com la propagació d'informació de topologia.
7. Quan està en estat autenticat, el programari Nios II ordena al mestre I2C que sondeixi el registre RxStatus des de RX extern i, si el programari detecta que el bit REAUTH_REQ està configurat, inicia la re-autenticació i desactiva el xifratge TX.
8. Quan el corrent avall és un repetidor i el bit READY del registre RxStatus està establert a 1, això normalment indica que la topologia avall ha canviat. Per tant, el programari Nios II ordena al mestre I2C que llegeixi ReceiverID_List des de la part baixa i verifiqui la llista. Si la llista és vàlida i no es detecta cap error de topologia, el programari passa al mòdul Content Stream Management. En cas contrari, inicia la re-autenticació i desactiva el xifratge TX.
9. El programari Nios II prepara els valors ReceiverID_List i RxInfo i després escriu al port de missatges del repetidor Avalon-MM del repetidor aigües amunt (RX). Aleshores, el RX propaga la llista a la TX externa (aigües amunt).
10. L'autenticació s'ha completat en aquest punt. El programari permet el xifratge TX.
11. El programari inicia el protocol d'autenticació HDCP1x que inclou l'intercanvi de claus i l'autenticació amb repetidors.
12. El programari Nios II realitza una comprovació de la integritat de l'enllaç llegint i comparant Ri' i Ri de RX extern (avall) i HDCP1x TX respectivament. Si els valors
    no coincideixen, això indica una pèrdua de sincronització i el programari inicia la reautenticació i desactiva el xifratge TX.
13. Si el aigües avall és un repetidor i el bit READY del registre Bcaps s'estableix a 1, això normalment indica que la topologia aigües avall ha canviat. Per tant, el programari Nios II ordena al mestre I2C que llegeixi el valor de la llista KSV des de la part inferior i verifiqui la llista. Si la llista és vàlida i no es detecta cap error de topologia, el programari prepara la llista KSV i el valor Bstatus i escriu al port de missatges del repetidor Avalon-MM del repetidor aigües amunt (RX). Aleshores, el RX propaga la llista a la TX externa (aigües amunt). En cas contrari, inicia la reautenticació i desactiva el xifratge TX.

4.3. Tutorial de disseny
Configuració i execució del disseny HDCP a través d'HDMI, example consta de cinc stages.

1. Configura el maquinari.
2. Generar el disseny.
3. Editeu la memòria de la clau HDCP files per incloure les vostres claus de producció HDCP.
   a. Emmagatzema les claus de producció HDCP senzilles a l'FPGA (admet la gestió de claus HDCP = 0)
   b. Emmagatzema les claus de producció HDCP xifrades a la memòria flash externa o a l'EEPROM (admet gestió de claus HDCP = 1)
4. Compilar el disseny.
5. View els resultats.

4.3.1. Configura el maquinari
El primer stagLa demostració és configurar el maquinari.
Quan SUPPORT FRL = 0, seguiu aquests passos per configurar el maquinari per a la demostració:

1. Connecteu la targeta filla Bitec HDMI 2.0 FMC (revisió 11) al kit de desenvolupament Arria 10 GX al port FMC B.
2. Connecteu el kit de desenvolupament Arria 10 GX al vostre PC mitjançant un cable USB.
3. Connecteu un cable HDMI des del connector HDMI RX de la targeta filla Bitec HDMI 2.0 FMC a un dispositiu HDMI habilitat per HDCP, com ara una targeta gràfica amb sortida HDMI.
4. Connecteu un altre cable HDMI des del connector HDMI TX de la targeta filla Bitec HDMI 2.0 FMC a un dispositiu HDMI habilitat per HDCP, com ara un televisor amb entrada HDMI.

Quan SUPPORT FRL = 1, seguiu aquests passos per configurar el maquinari per a demostració:

1. Connecteu la targeta filla Bitec HDMI 2.1 FMC (revisió 9) al kit de desenvolupament Arria 10 GX al port FMC B.
2. Connecteu el kit de desenvolupament Arria 10 GX al vostre PC mitjançant un cable USB.
3. Connecteu un cable HDMI 2.1 de categoria 3 des del connector HDMI RX de la targeta filla Bitec HDMI 2.1 FMC a una font HDMI 2.1 habilitat per HDCP, com ara el generador Quantum Data 980 48G.
4. Connecteu un altre cable HDMI 2.1 de categoria 3 des del connector HDMI TX de la targeta filla Bitec HDMI 2.1 FMC a una pica HDMI 2.1 habilitat per HDCP, com ara
   Analitzador Quantum Data 980 48G.

4.3.2. Generar el Disseny
Després de configurar el maquinari, heu de generar el disseny.
Abans de començar, assegureu-vos d'instal·lar la funció HDCP al programari Intel Quartus Prime Pro Edition.

1. Feu clic a Eines ➤ Catàleg IP i seleccioneu Intel Arria 10 com a família de dispositius de destinació.
   Nota: El disseny HDCP example només admet dispositius Intel Arria 10 i Intel Stratix® 10.
2. Al Catàleg IP, localitzeu i feu doble clic a HDMI Intel FPGA IP. Apareix la finestra Nova variació d'IP.
3. Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .qsys o .ip.
4. Feu clic a D'acord. Apareix l'editor de paràmetres.
5. A la pestanya IP, configureu els paràmetres desitjats tant per a TX com per a RX.
6. Activeu el paràmetre Support HDCP 1.4 o Support HDCP 2.3 per generar el disseny HDCP, per exempleample.
7. Activeu el paràmetre Admet gestió de claus HDCP si voleu emmagatzemar la clau de producció HDCP en un format xifrat a la memòria flash externa o EEPROM. En cas contrari, desactiveu el paràmetre Admet gestió de claus HDCP per emmagatzemar la clau de producció HDCP en format normal a l'FPGA.
8. Sobre el disseny Examppestanya, seleccioneu Arria 10 HDMI RX-TX Retransmit.
9. Seleccioneu Síntesi per generar el disseny de maquinari example.
10. Per Generar File Format, seleccioneu Verilog o VHDL.
11. Per a Target Development Kit, seleccioneu Arria 10 GX FPGA Development Kit. Si seleccioneu el kit de desenvolupament, el dispositiu de destinació (seleccionat al pas 4) canviarà per coincidir amb el dispositiu del kit de desenvolupament. Per al kit de desenvolupament Arria 10 GX FPGA, el dispositiu predeterminat és 10AX115S2F45I1SG.
12. Feu clic a Genera Example Disseny per generar el projecte files i el programari de programació amb format d'enllaç i executable (ELF). file.

4.3.3. Inclou claus de producció HDCP
4.3.3.1. Emmagatzemeu claus de producció HDCP senzilles a la FPGA (clau de suport HDCP Gestió = 0)
Després de generar el disseny, editeu la memòria de la clau HDCP files per incloure les teves claus de producció.
Per incloure les claus de producció, seguiu aquests passos.

1. Localitzeu la memòria de clau següent files a la Directori /rtl/hdcp/:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Obriu el fitxer hdcp2x_rx_kmem.v file i localitzeu la clau de facsímil predefinida R1 per al certificat públic del receptor i la clau privada RX i la constant global tal com es mostra a l'examples més avall.
   Figura 31. Matriu de cables de la clau de facsímil R1 per al certificat públic del receptor
   Figura 32. Matriu de cables de la clau de facsímil R1 per a la clau privada RX i la constant global
   
3. Localitzeu el marcador de posició de les claus de producció i substituïu-les per les vostres pròpies claus de producció a la seva matriu de cables respectiva en format big endian.
   Figura 33. Matriu de cables de claus de producció HDCP (marcador de posició)
   
4. Repetiu el pas 3 per a la resta de memòria clau files. Quan hàgiu acabat d'incloure les vostres claus de producció a tota la memòria de claus files, assegureu-vos que el paràmetre USE_FACSIMILE estigui establert a 0 a l'exampel nivell superior file (a10_hdmi2_demo.v)

4.3.3.1.1. Mapatge de claus HDCP des de la clau DCP Files
Les seccions següents descriuen el mapeig de les claus de producció HDCP emmagatzemades a la clau DCP files a la matriu de cables del kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v i hdcp1x_rx_kmem.v files
Per a hdcp1x_tx_kmem.v i hdcp1x_rx_kmem.v files

• Aquests dos files comparteixen el mateix format.
• Per identificar la clau HDCP1 TX DCP correcta file per a hdcp1x_tx_kmem.v, assegureu-vos que els primers 4 bytes del fitxer file són "0x01, 0x00, 0x00, 0x00".
• Per identificar la clau HDCP1 RX DCP correcta file per a hdcp1x_rx_kmem.v, assegureu-vos que els primers 4 bytes del fitxer file són "0x02, 0x00, 0x00, 0x00".
• Les claus de la clau DCP files estan en format little-endian. Per utilitzar en kmem files, els has de convertir en big-endian.

Figura 34. Mapeig de bytes de la clau HDCP1 TX DCP file a hdcp1x_tx_kmem.v

Nota:
El número de bytes es mostra en el format següent:

• Mida de la clau en bytes * número de clau + número de byte a la fila actual + desplaçament constant + mida de la fila en bytes * número de fila.
• 308*n indica que cada conjunt de claus té 308 bytes.
• 7*y indica que cada fila té 7 bytes.

Figura 35. Clau HDCP1 TX DCP file omplint-se de valors brossa

Figura 36. Arrays de cables de hdcp1x_tx_kmem.v
Exampfitxer de hdcp1x_tx_kmem.v i com les seves matrius de cables es mapegen amb l'exampfitxer de la clau HDCP1 TX DCP file a la figura 35 a la pàgina 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Per a hdcp2x_rx_kmem.v file

• Per identificar la clau HDCP2 RX DCP correcta file per a hdcp2x_rx_kmem.v, assegureu-vos que els primers 4 bytes del fitxer file són "0x00, 0x00, 0x00, 0x02".
• Les claus de la clau DCP files estan en format little-endian.

Figura 37. Mapeig de bytes de la clau HDCP2 RX DCP file a hdcp2x_rx_kmem.v
La figura següent mostra l'assignació exacta de bytes de la clau HDCP2 RX DCP file a hdcp2x_rx_kmem.v.

Nota:
El número de bytes es mostra en el format següent:

• Mida de la clau en bytes * número de clau + número de byte a la fila actual + desplaçament constant + mida de la fila en bytes * número de fila.
• 862*n indica que cada conjunt de claus té 862 bytes.
• 16*y indica que cada fila té 16 bytes. Hi ha una excepció a cert_rx_prod on ROW 32 només té 10 bytes.

Figura 38. Clau HDCP2 RX DCP file omplint-se de valors brossa

Figura 39. Arrays de cables de hdcp2x_rx_kmem.v
Aquesta figura mostra el mapa de matrius de cables per a hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod i lc128_prod) a l'exampfitxer de la clau HDCP2 RX DCP file in
Figura 38 a la pàgina 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Per a hdcp2x_tx_kmem.v file:

• Per identificar la clau HDCP2 TX DCP correcta file per a hdcp2x_tx_kmem.v, assegureu-vos que els primers 4 bytes del fitxer file són "0x00, 0x00, 0x00, 0x01".
• Les claus de la clau DCP files estan en format little-endian.
• Alternativament, podeu aplicar el lc128_prod des de hdcp2x_rx_kmem.v directament a hdcp2x_tx_kmem.v. Les claus comparteixen els mateixos valors.

Figura 40. Matriu de cables de hdcp2x_tx_kmem.v
Aquesta figura mostra l'assignació exacta de bytes de la clau HDCP2 TX DCP file a hdcp2x_tx_kmem.v.

4.3.3.2. Emmagatzema les claus de producció HDCP xifrades a la memòria flash externa o EEPROM (admet gestió de claus HDCP = 1)
Figura 41. Nivell altview de gestió de claus HDCP

Quan el paràmetre Admet la gestió de claus HDCP està activat, controleu el xifratge de claus de producció HDCP mitjançant la utilitat de programari de xifratge de claus (KEYENC) i el disseny del programador de claus que proporciona Intel. Heu de proporcionar les claus de producció HDCP i una clau de protecció HDCP de 128 bits. La clau de protecció HDCP
xifra la clau de producció HDCP i emmagatzema la clau a la memòria flash externa (per example, EEPROM) a la targeta filla HDMI.
Activeu el paràmetre Admet la gestió de claus HDCP i la funció de desxifrat de claus (KEYDEC) estarà disponible als nuclis IP HDCP. La mateixa protecció HDCP
La clau s'ha d'utilitzar al KEYDEC per recuperar les claus de producció HDCP en temps d'execució per als motors de processament. KEYENC i KEYDEC admeten Atmel AT24CS32 32-Kbit EEPROM sèrie, Atmel AT24C16A 16-Kbit EEPROM sèrie i dispositius compatibles I2C EEPROM amb una mida de rom d'almenys 16-Kbit.

Nota:

1. Per a la targeta filla HDMI 2.0 FMC Revisió 11, assegureu-vos que l'EEPROM de la targeta filla sigui Atmel AT24CS32. Hi ha dues mides diferents d'EEPROM utilitzades a la targeta filla Bitec HDMI 2.0 FMC Revisió 11.
2. Si abans havíeu utilitzat KEYENC per xifrar les claus de producció HDCP i heu activat Compatibilitat amb la gestió de claus HDCP a la versió 21.2 o anterior, haureu de tornar a xifrar les claus de producció HDCP mitjançant la utilitat de programari KEYENC i regenerar les IP HDCP des de la versió 21.3.
   endavant.

4.3.3.2.1. Intel KEYENC
KEYENC és una utilitat de programari de línia d'ordres que Intel utilitza per xifrar les claus de producció HDCP amb una clau de protecció HDCP de 128 bits que proporcioneu. KEYENC emet claus de producció HDCP xifrades en hexadecimal, bin o capçalera file format. KEYENC també genera mif file que conté la clau de protecció HDCP de 128 bits proporcionada. KEYDEC
requereix el mif file.

Requisits del sistema:

1. Màquina x86 de 64 bits amb sistema operatiu Windows 10
2. Paquet redistribuible de Visual C++ per a Visual Studio 2019 (x64)

Nota:
Heu d'instal·lar Microsoft Visual C++ per a VS 2019. Podeu comprovar si el Visual C++ redistribuible està instal·lat des de Windows ➤ Tauler de control ➤ Programes i funcions. Si Microsoft Visual C++ està instal·lat, podeu veure Visual C++ xxxx
Redistribuible (x64). En cas contrari, podeu descarregar i instal·lar Visual C++
Redistribuible des de Microsoft weblloc. Consulteu la informació relacionada per a l'enllaç de descàrrega.

Taula 55. Opcions de la línia d'ordres KEYENC

Opcions de línia d'ordres	Argument/Descripció
-k	<HDCP protection key file> Text file que només conté la clau de protecció HDCP de 128 bits en hexadecimal. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Claus de producció del transmissor HDCP 1.4 file des de DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Claus de producció del receptor HDCP 1.4 file des de DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Claus de producció del transmissor HDCP 2.3 file des de DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Claus de producció del receptor HDCP 2.3 file des de DCP (.bin file)
-hdcp1txkeys	Especifiqueu l'interval de tecles per a l'entrada seleccionada (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm on n = inici de clau (1 o >1) m = final de clau (n o >n) ExampLI: Seleccioneu d'1 a 1000 claus de cada HDCP 1.4 TX, HDCP 1.4 RX i HCDP 2.3 Claus de producció RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
continuat…

Opcions de línia d'ordres	Argument/Descripció
	Nota: 1. Si no utilitzeu cap clau de producció HDCP file, no necessitareu l'interval de claus HDCP. Si no utilitzeu l'argument a la línia d'ordres, l'interval de claus predeterminat és 0. 2. També podeu seleccionar un índex diferent de les claus per a les claus de producció HDCP file. Tanmateix, el nombre de tecles hauria de coincidir amb les opcions seleccionades. Example: Seleccioneu 100 tecles diferents Seleccioneu les primeres 100 claus de les claus de producció HDCP 1.4 TX file "-hdcp1txkeys 1-100" Seleccioneu les claus de 300 a 400 per a les claus de producció HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Seleccioneu les claus de 600 a 700 per a les claus de producció HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Sortida file format . El valor per defecte és hexadecimal file. Genereu claus de producció HDCP xifrades en binari file format: -o bin Genera claus de producció HDCP xifrades en hexadecimal file format: -o hex Genera claus de producció HDCP xifrades a la capçalera file format: -oh
-claus de verificació	Imprimeix el nombre de tecles disponibles a l'entrada files. ExampLI:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –claus de verificació
	Nota: utilitzeu el paràmetre –check-keys al final de la línia d'ordres, tal com s'esmenta a l'example.
-versió	Imprimeix el número de versió de KEYENC

Podeu triar selectivament les claus de producció HDCP 1.4 i/o HDCP 2.3 per xifrar. Per example, per utilitzar només les claus de producció HDCP 2.3 RX per xifrar, utilitzeu només -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys en els paràmetres de la línia d'ordres.
Taula 56. Directriu de missatges d'error comú de KEYENC

Missatge d'error	Directriu
ERROR: clau de protecció HDCP file desaparegut	Falta el paràmetre de línia d'ordres -k file>
ERROR: la clau hauria de tenir 32 dígits hexadecimals (p. ex. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Clau de protecció HDCP file només hauria de contenir la clau de protecció HDCP en 32 dígits hexadecimals.
ERROR: especifiqueu l'interval de claus	L'interval de claus no s'especifica per a les claus de producció HDCP d'entrada donades file.
ERROR: interval de claus no vàlid	L'interval de claus especificat per a -hdcp1txkeys o -hdcp1rxkeys o -hdcp2rxkeys no és correcte.
ERROR: no es pot crearFilenom>	Comproveu que s'està executant el permís de carpeta del keyenc.exe.
ERROR: l'entrada -hdcp1txkeys no és vàlida	El format d'interval de claus d'entrada per a les claus de producció HDCP 1.4 TX no és vàlid. El format correcte és "-hdcp1txkeys nm" on n >= 1, m >= n
ERROR: l'entrada -hdcp1rxkeys no és vàlida	El format d'interval de claus d'entrada per a les claus de producció HDCP 1.4 RX no és vàlid. El format correcte és "-hdcp1rxkeys nm" on n >= 1, m >= n
ERROR: l'entrada -hdcp2rxkeys no és vàlida	El format d'interval de claus d'entrada per a les claus de producció HDCP 2.3 RX no és vàlid. El format correcte és "-hdcp2rxkeys nm" on n >= 1, m >= n
continuat…

Missatge d'error	Directriu
ERROR: no vàlid file <filenom>	Claus de producció HDCP no vàlides file.
ERROR: file Falta el tipus d'opció -o	Falta el paràmetre de la línia d'ordres per a –o .
ERROR: no vàlid filenom -filenom>	<filename> no és vàlid, utilitzeu el vàlid filenom sense caràcters especials.

Xifra clau única per a una sola EEPROM
Executeu la línia d'ordres següent des de l'indicador d'ordres de Windows per xifrar una clau única d'HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX i HDCP 2.3 RX amb sortida file format de la capçalera file per a EEPROM única:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Xifra N claus per a N EEPROM
Executeu la següent línia d'ordres des del símbol de Windows per xifrar N claus (a partir de la clau 1) d'HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX i HDCP 2.3 RX amb sortida file format d'hex file per a N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex on N és >= 1 i hauria de coincidir amb totes les opcions.

Informació relacionada
Microsoft Visual C++ per a Visual Studio 2019
Proporciona el paquet redistribuible Microsoft Visual C++ x86 (vc_redist.x86.exe) per descarregar. Si l'enllaç canvia, Intel us recomana que cerqueu "Visual C++ redistribuible" al motor de cerca de Microsoft.

4.3.3.2.2. Programador clau
Per programar les claus de producció HDCP xifrades a l'EEPROM, seguiu aquests passos:

1. Copieu el disseny del programador clau files del camí següent al vostre directori de treball: /hdcp2x/hw_demo/key_programmer/
2. Copieu la capçalera del programari file (clau_hdcp .h) generat des de la utilitat de programari KEYENC (secció Xifra clau única per a una EEPROM única a la pàgina 113) al directori software/key_programmer_src/ i canviar-lo com a hdcp_key.h.
3. Executeu ./runall.tcl. Aquest script executa les ordres següents:
   • Generar catàleg IP files
   • Generar el sistema Platform Designer
   • Crear un projecte Intel Quartus Prime
   • Crear un espai de treball de programari i crear el programari
   • Realitzar una compilació completa
4. Baixeu l'objecte de programari File (.sof) a l'FPGA per programar les claus de producció HDCP xifrades a l'EEPROM.

Genereu el disseny Stratix 10 HDMI RX-TX Retransmit exampamb els paràmetres de suport HDCP 2.3 i suport HDCP 1.4 activats i, a continuació, seguiu el pas següent per incloure la clau de protecció HDCP.

• Copia el mif file (hdcp_kmem.mif) generat des de la utilitat de programari KEYENC (secció Xifra clau única per a EEPROM única a la pàgina 113) al directori /quartus/hdcp/.

4.3.4. Compilar el disseny
Després d'incloure les vostres pròpies claus de producció HDCP senzilles a l'FPGA o programar les claus de producció HDCP xifrades a l'EEPROM, ara podeu compilar el disseny.

1. Inicieu el programari Intel Quartus Prime Pro Edition i obriu-lo /quartus/a10_hdmi2_demo.qpf.
2. Feu clic a Processament ➤ Inicia la compilació.

4.3.5. View els Resultats
Al final de la demostració, podreu view els resultats a la pica externa HDMI compatible amb HDCP.
A view els resultats de la demostració, seguiu aquests passos:

1. Engegueu la placa Intel FPGA.
2. Canvia el directori a /quartus/.
3. Escriviu l'ordre següent al Nios II Command Shell per descarregar l'objecte de programari File (.sof) a l'FPGA. nios2-configure-sof output_files/ .sof
4. Engegueu la font externa i la pica HDMI compatibles amb HDCP (si no ho heu fet). La pica externa HDMI mostra la sortida de la vostra font externa HDMI.

4.3.5.1. Funcions de polsadors i LED
Utilitzeu els polsadors i les funcions LED del tauler per controlar la vostra demostració.

Taula 57. Pulsador i indicadors LED (SUPPORT FRL = 0)

Pulsador/LED	Funcions
cpu_resetn	Premeu una vegada per dur a terme el restabliment del sistema.
user_pb[0]	Premeu una vegada per canviar el senyal HPD a la font HDMI estàndard.
user_pb[1]	• Manteniu premut per indicar al nucli TX que enviï el senyal codificat DVI. • Deixa anar per enviar el senyal codificat HDMI. • Assegureu-vos que el vídeo entrant estigui en un espai de color RGB de 8 bpc.
user_pb[2]	• Manteniu premut per indicar al nucli TX que deixi d'enviar els InfoFrames des dels senyals de banda lateral. • Allibera per reprendre l'enviament dels InfoFrames des dels senyals de banda lateral.
dirigit per l'usuari[0]	Estat de bloqueig PLL de RX HDMI. • 0: desbloquejat • 1: Tancat
dirigit per l'usuari[1]	Estat de bloqueig del nucli RX HDMI • 0: almenys 1 canal desbloquejat • 1: els 3 canals estan bloquejats
dirigit per l'usuari[2]	Estat de desxifrat IP RX HDCP1x. • 0: inactiu • 1: Actiu
dirigit per l'usuari[3]	Estat de desxifrat IP RX HDCP2x. • 0: inactiu • 1: Actiu
dirigit per l'usuari[4]	Estat de bloqueig PLL de TX HDMI. • 0: desbloquejat • 1: Tancat
dirigit per l'usuari[5]	Estat de bloqueig PLL del transceptor TX. • 0: desbloquejat • 1: Tancat
dirigit per l'usuari[6]	Estat de xifratge IP TX HDCP1x. • 0: inactiu • 1: Actiu
dirigit per l'usuari[7]	Estat de xifratge IP TX HDCP2x. • 0: inactiu • 1: Actiu

Taula 58. Pulsador i indicadors LED (SUPPORT FRL = 1)

Pulsador/LED	Funcions
cpu_resetn	Premeu una vegada per dur a terme el restabliment del sistema.
user_dipsw	Interruptor DIP definit per l'usuari per canviar el mode de pas. • OFF (posició per defecte) = Passthrough HDMI RX de l'FPGA obté l'EDID de la pica externa i el presenta a la font externa a la qual està connectat. • ON = Podeu controlar la taxa de FRL màxima de RX des del terminal Nios II. L'ordre modifica l'EDID RX manipulant el valor màxim de taxa FRL. Consulteu Execució del disseny en diferents tarifes FRL a la pàgina 33 per obtenir més informació sobre com configurar les diferents tarifes FRL.
continuat…

Pulsador/LED	Funcions
user_pb[0]	Premeu una vegada per canviar el senyal HPD a la font HDMI estàndard.
user_pb[1]	Reservat.
user_pb[2]	Premeu una vegada per llegir els registres SCDC de la pica connectada a la TX de la targeta filla Bitec HDMI 2.1 FMC. Nota: Per habilitar la lectura, heu de definir DEBUG_MODE a 1 al programari.
user_led_g[0]	Estat de bloqueig PLL del rellotge RX FRL. • 0: desbloquejat • 1: Tancat
user_led_g[1]	Estat de bloqueig de vídeo RX HDMI. • 0: desbloquejat • 1: Tancat
user_led_g[2]	Estat de desxifrat IP RX HDCP1x. • 0: inactiu • 1: Actiu
user_led_g[3]	Estat de desxifrat IP RX HDCP2x. • 0: inactiu • 1: Actiu
user_led_g[4]	Estat de bloqueig PLL del rellotge TX FRL. • 0: desbloquejat • 1: Tancat
user_led_g[5]	Estat de bloqueig de vídeo TX HDMI. • 0 = Desbloquejat • 1 = Bloquejat
user_led_g[6]	Estat de xifratge IP TX HDCP1x. • 0: inactiu • 1: Actiu
user_led_g[7]	Estat de xifratge IP TX HDCP2x. • 0: inactiu • 1: Actiu

4.4. Protecció de la clau de xifratge incrustada en el disseny FPGA
Molts dissenys FPGA implementen el xifratge, i sovint hi ha la necessitat d'incrustar claus secretes al flux de bits FPGA. A les famílies de dispositius més noves, com Intel Stratix 10 i Intel Agilex, hi ha un bloc Secure Device Manager que pot subministrar i gestionar aquestes claus secretes de manera segura. Quan aquestes funcions no existeixen, podeu protegir el contingut del flux de bits FPGA, incloses les claus secretes d'usuari incrustades, amb xifratge.
Les claus d'usuari s'han de mantenir segures dins del vostre entorn de disseny i, idealment, afegir-les al disseny mitjançant un procés segur automatitzat. Els passos següents mostren com podeu implementar aquest procés amb les eines Intel Quartus Prime.

1. Desenvolupa i optimitza l'HDL a Intel Quartus Prime en un entorn no segur.
2. Transferiu el disseny a un entorn segur i implementeu un procés automatitzat per actualitzar la clau secreta. La memòria del xip incorpora el valor de la clau. Quan s'actualitza la clau, s'inicia la memòria file (.mif) pot canviar i el flux d'assemblador “quartus_cdb –update_mif” pot canviar la clau de protecció HDCP sense tornar a compilar. Aquest pas és molt ràpid d'executar i conserva el temps original.
3. A continuació, el flux de bits Intel Quartus Prime xifra amb la clau FPGA abans de transferir el flux de bits xifrat a l'entorn no segur per a la prova final i el desplegament.

Es recomana desactivar tots els accessos de depuració que puguin recuperar la clau secreta de l'FPGA. Podeu desactivar completament les capacitats de depuració desactivant el fitxer JTAG port, o desactivar selectivament i review que cap funció de depuració, com ara l'editor de memòria del sistema o Signal Tap, pot recuperar la clau. Consulteu AN 556: Ús de les funcions de seguretat de disseny a les FPGA d'Intel per obtenir més informació sobre l'ús de les funcions de seguretat FPGA, inclosos els passos específics sobre com xifrar el flux de bits FPGA i configurar opcions de seguretat com ara desactivar JTAG accés.

Nota:
Podeu considerar el pas addicional d'ofuscament o xifratge amb una altra clau de la clau secreta a l'emmagatzematge MIF.
Informació relacionada
AN 556: Ús de les funcions de seguretat de disseny a les FPGA Intel

4.5. Consideracions de seguretat
Quan utilitzeu la funció HDCP, tingueu en compte les següents consideracions de seguretat.

• Quan dissenyeu un sistema repetidor, heu de bloquejar que el vídeo rebut entri a la IP TX en les condicions següents:
  — Si el vídeo rebut està xifrat amb HDCP (és a dir, s'afirma l'estat de xifratge hdcp1_enabled o hdcp2_enabled des de la IP RX) i el vídeo transmès no està xifrat amb HDCP (és a dir, l'estat de xifratge hdcp1_enabled o hdcp2_enabled des de la IP TX no s'afirma).
  — Si el vídeo rebut és HDCP TIPUS 1 (és a dir, s'afirma streamid_type de la IP RX) i el vídeo transmès està xifrat HDCP 1.4 (és a dir, s'afirma l'estat de xifratge hdcp1_enabled des de la IP TX)
• Heu de mantenir la confidencialitat i la integritat de les vostres claus de producció HDCP i de qualsevol clau de xifratge d'usuari.
• Intel us recomana encaridament que desenvolupeu qualsevol projecte i font de disseny d'Intel Quartus Prime files que contenen claus de xifratge en un entorn informàtic segur per protegir les claus.
• Intel us recomana encaridament que utilitzeu les funcions de seguretat del disseny de les FPGA per protegir el disseny, incloses les claus de xifratge incrustades, de còpies no autoritzades, enginyeria inversa iamperrant.

Informació relacionada
AN 556: Ús de les funcions de seguretat de disseny a les FPGA Intel

4.6. Directrius de depuració
Aquesta secció descriu el senyal d'estat HDCP útil i els paràmetres de programari que es poden utilitzar per a la depuració. També conté preguntes freqüents (FAQ) sobre l'execució del disseny, per exempleample.

4.6.1. Senyals d'estat HDCP
Hi ha diversos senyals que són útils per identificar l'estat de funcionament dels nuclis IP HDCP. Aquests senyals estan disponibles al disseny exampnivell superior i estan lligats als LED integrats:

Nom del senyal	Funció
hdcp1_enabled_rx	Estat de desxifrat IP RX HDCP1x 0: inactiu 1: actiu
hdcp2_enabled_rx	Estat de desxifrat IP RX HDCP2x 0: inactiu 1: actiu
hdcp1_enabled_tx	Estat de xifratge IP TX HDCP1x 0: inactiu 1: actiu
hdcp2_enabled_tx	Estat de xifratge IP TX HDCP2x 0: inactiu 1: actiu

Consulteu la Taula 57 a la pàgina 115 i la Taula 58 a la pàgina 115 per a les seves respectives ubicacions de LED.
L'estat actiu d'aquests senyals indica que l'IP HDCP està autenticada i que s'està rebent/enviant un flux de vídeo xifrat. Per a cada direcció, només HDCP1x o HDCP2x
els senyals d'estat de xifratge/desxifrat estan actius. Per exampsi hdcp1_enabled_rx o hdcp2_enabled_rx està actiu, l'HDCP del costat RX està habilitat i desxifra el flux de vídeo xifrat de la font de vídeo externa.

4.6.2. Modificació dels paràmetres del programari HDCP
Per facilitar el procés de depuració HDCP, podeu modificar els paràmetres a hdcp.c.
La taula següent resumeix la llista de paràmetres configurables i les seves funcions.

Paràmetre	Funció
SUPPORT_HDCP1X	Activa HDCP 1.4 al costat de TX
SUPPORT_HDCP2X	Activa HDCP 2.3 al costat de TX
DEBUG_MODE_HDCP	Activa els missatges de depuració per a TX HDCP
REPEATER_MODE	Habilita el mode de repetidor per al disseny HDCP, p. example

Per modificar els paràmetres, canvieu els valors als valors desitjats a hdcp.c. Abans d'iniciar la compilació, feu el canvi següent a build_sw_hdcp.sh:

1. Localitzeu la línia següent i comenta-la per evitar el programari modificat file sent substituït per l'original files de la ruta d'instal·lació del programari Intel Quartus Prime.
   
2.  Executeu “./build_sw_hdcp.sh” per compilar el programari actualitzat.
3. El .elf generat file es pot incloure en el disseny mitjançant dos mètodes:
   a. Executeu "nios2-download -g file nom>”. Reinicieu el sistema un cop finalitzat el procés de descàrrega per garantir la funcionalitat adequada.
   b. Executeu "quartus_cdb –-update_mif" per actualitzar la inicialització de la memòria files. Executeu l'assemblador per generar un nou .sof file que inclou el programari actualitzat.

4.6.3. Preguntes freqüents (FAQ)
Taula 59. Símptomes i pautes de fallada

Número	Símptoma de fallada	Directriu
1.	El RX està rebent vídeo xifrat, però el TX està enviant un vídeo estàtic en color blau o negre.	Això es deu a l'autenticació TX sense èxit amb la pica externa. Un repetidor compatible amb HDCP no ha de transmetre el vídeo en format sense xifrar si el vídeo entrant des de l'amunt està xifrat. Per aconseguir-ho, un vídeo estàtic de color blau o negre substitueix el vídeo de sortida quan el senyal d'estat de xifratge TX HDCP està inactiu mentre el senyal d'estat de desxifrat RX HDCP està actiu. Per obtenir les directrius exactes, consulteu Consideracions de seguretat a la pàgina 117. Tanmateix, aquest comportament pot dissuadir el procés de depuració quan s'habilita el disseny HDCP. A continuació es mostra el mètode per desactivar el bloqueig de vídeo en el disseny, per exempleampLI: 1. Localitzeu la següent connexió de port al nivell superior del disseny, example. Aquest port pertany al mòdul hdmi_tx_top. 2. Modifiqueu la connexió del port a la línia següent:
2.	El senyal d'estat de xifratge TX HDCP està actiu, però la imatge de neu es mostra a la pica avall.	Això es deu al fet que la pica avall no desxifra correctament el vídeo xifrat de sortida. Assegureu-vos que proporcioneu la constant global (LC128) a la IP HDCP TX. El valor ha de ser el valor de producció i correcte.
3.	El senyal d'estat de xifratge TX HDCP és inestable o sempre inactiu.	Això es deu a l'autenticació TX sense èxit amb el lavabo aigües avall. Per facilitar el procés de depuració, podeu habilitar el DEBUG_MODE_HDCP paràmetre a hdcp.c. Consulteu Modificació dels paràmetres del programari HDCP a la pàgina 118 sobre les directrius. Els següents 3a-3c podrien ser les possibles causes de l'autenticació TX sense èxit.
3a.	El registre de depuració del programari segueix imprimint aquest missatge "HDCP 1.4 no és compatible amb la part posterior (Rx)".	El missatge indica que la pica avall no admet tant HDCP 2.3 com HDCP 1.4. Assegureu-vos que la pica avall admet HDCP 2.3 o HDCP 1.4.
3b.	L'autenticació TX falla a mig camí.	Això es deu al fet que qualsevol part de l'autenticació TX, com ara la verificació de signatura, la comprovació de localitat, etc., pot fallar. Assegureu-vos que la pica aigües avall utilitzi la clau de producció però no la clau de facsímil.
3c.	El registre de depuració del programari continua imprimint "Reautenticació	Aquest missatge indica que el receptor aigües avall ha sol·licitat una nova autenticació perquè el vídeo rebut no s'ha desxifrat correctament. Assegureu-vos que proporcioneu la constant global (LC128) a la IP HDCP TX. El valor ha de ser el valor de producció i el valor és correcte.
continuat…

Número	Símptoma de fallada	Directriu
	es requereix" un cop finalitzada l'autenticació HDCP.
4.	El senyal d'estat de desxifrat RX HDCP està inactiu tot i que la font amunt ha habilitat HDCP.	Això indica que la IP RX HDCP no ha aconseguit l'estat autenticat. Per defecte, el REPEATER_MODE el paràmetre està habilitat al disseny example. Si el REPEATER_MODE està habilitat, assegureu-vos que la IP TX HDCP estigui autenticada. Quan el REPEATER_MODE El paràmetre està habilitat, l'IP RX HDCP intenta l'autenticació com a repetidor si el TX està connectat a un receptor compatible amb HDCP. L'autenticació s'atura a la meitat mentre s'espera que la IP TX HDCP completi l'autenticació amb el receptor aigües avall i passi el RECEIVERID_LIST a l'IP RX HDCP. El temps d'espera, tal com es defineix a l'especificació HDCP, és de 2 segons. Si l'IP HDCP de TX no pot completar l'autenticació en aquest període, la font ascendent considera l'autenticació com un error i inicia la re-autenticació tal com s'especifica a l'especificació HDCP.
		Nota: • Consulteu Modificació dels paràmetres del programari HDCP a la pàgina 118 del mètode per desactivar el REPEATER_MODE paràmetre per a la depuració. Després de desactivar el REPEATER_MODE paràmetre, l'IP RX HDCP sempre intenta l'autenticació com a receptor de punt final. La IP TX HDCP no porta el procés d'autenticació.
		• Si el REPEATER_MODE El paràmetre no està habilitat, assegureu-vos que la clau HDCP proporcionada a l'IP HDCP sigui el valor de producció i que el valor sigui correcte.
5.	El senyal d'estat de desxifrat RX HDCP és inestable.	Això significa que l'IP RX HDCP ha sol·licitat la re-autenticació just després d'aconseguir l'estat autenticat. Probablement això es deu al fet que el vídeo xifrat entrant no està desxifrat correctament per la IP RX HDCP. Assegureu-vos que la constant global (LC128) proporcionada al nucli IP RX HDCP sigui el valor de producció i que el valor sigui correcte.

HDMI Intel Arria 10 FPGA IP Design Example Arxius de guies d'usuari

Per obtenir les versions més recents i anteriors d'aquesta guia de l'usuari, consulteu HDMI Intel® Arria 10 FPGA IP Design Example Guia de l'usuari. Si una IP o una versió de programari no apareix a la llista, s'aplica la guia de l'usuari de la versió IP o del programari anterior.
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. Des del programari Intel Quartus Prime Design Suite versió 19.2 o posterior, IP
els nuclis tenen un nou esquema de versions IP.

Historial de revisions per a HDMI Intel Arria 10 FPGA IP Design Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2022.12.27	22.4	19.7.1	S'ha afegit un nou paràmetre per seleccionar la revisió de la targeta filla HDMI a la secció Requisits de maquinari i programari del disseny example per HDMI 2.0 (mode no FRL).
2022.07.29	22.2	19.7.0	• Notificació de l'eliminació del component Cygwin de la versió de Windows* de Nios II EDS i el requisit d'instal·lar WSL per als usuaris de Windows*. • Versió actualitzada de la targeta filla de la revisió 4 a la 9, si escau, al llarg del document.
2021.11.12	21.3	19.6.1	• S'ha actualitzat la subsecció Emmagatzema les claus de producció HDCP xifrades a la memòria flash externa o a l'EEPROM (suport a la gestió de claus HDCP = 1) per descriure la nova utilitat de programari de xifratge de claus (KEYENC). • S'han eliminat les figures següents: — Matriu de dades de la clau de facsímil R1 per a la clau privada RX — Matrius de dades de claus de producció HDCP (marcador de posició) — Matriu de dades de la clau de protecció HDCP (clau predefinida) — Clau de protecció HDCP inicialitzada a hdcp2x_tx_kmem.mif — Clau de protecció HDCP inicialitzada a hdcp1x_rx_kmem.mif — Clau de protecció HDCP inicialitzada a hdcp1x_tx_kmem.mif • S'ha mogut la subsecció Mapatge de claus HDCP de la clau DCP Files de les directrius de depuració per emmagatzemar claus de producció HDCP senzilles a l'FPGA (suport de gestió de claus HDCP = 0).
2021.09.15	21.1	19.6.0	S'ha eliminat la referència a ncsim
2021.05.12	21.1	19.6.0	• S'ha afegit quan SUPPORT FRL = 1 o SUPPORT HDCP KEY MANAGEMENT = 1 a la descripció de la figura 29 HDCP Over HDMI Design Example Diagrama de blocs. • S'han afegit els passos a la memòria de la clau HDCP files a la guia de disseny. • S'ha afegit quan SUPPORT FRL = 0 a la secció Configuració de l'hardware. • S'ha afegit el pas per activar el paràmetre Admet la gestió de claus HDCP a Genera el disseny. • S'ha afegit una nova subsecció Emmagatzema les claus de producció HDCP xifrades a la memòria flash externa o EEPROM (suport de gestió de claus HDCP = 1).
continuat…

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'ha canviat el nom del botó polsador i indicadors LED de la taula a botons polsador i indicadors LED (SUPORT FRL = 0). • S'han afegit un polsador de taula i indicadors LED (SUPORT FRL = 1). • S'ha afegit un nou capítol Protecció de la clau d'encriptació incrustada en el disseny FPGA. • S'ha afegit un nou capítol Directrius de depuració i subseccions Senyals d'estat HDCP, Modificació del paràmetre del programari HDCP i Preguntes més freqüents.
2021.04.01	21.1	19.6.0	• Components de la figura actualitzats necessaris per al disseny només RX o només TX. • Taula actualitzada generada RTL Files. • Components superiors de la figura HDMI RX actualitzats. • S'ha eliminat la secció HDMI RX Top Link Training Process. • S'han actualitzat els passos de l'execució del disseny en diferents tarifes FRL. • Figura actualitzada HDMI 2.1 Disseny Exampl'esquema de rellotge. • Actualitzat els senyals de l'esquema de rellotge de taula. • S'ha actualitzat el diagrama de blocs de la figura HDMI RX-TX per afegir una connexió del Transceiver Arbiter a la part superior de TX.
2020.09.28	20.3	19.5.0	• S'ha eliminat la nota que el disseny HDMI 2.1 exampel en mode FRL només admet dispositius de grau de velocitat -1 a HDMI Intel FPGA IP Design Example Guia d'inici ràpid per a dispositius Intel Arria 10 i disseny HDMI 2.1 Example (Suport FRL = 1) seccions. El disseny admet tots els graus de velocitat. • S'ha eliminat la informació ls_clk de tot el disseny HDMI 2.1, per exempleamples seccions relacionades. El domini ls_clk ja no s'utilitza en el disseny, per exempleample. • S'han actualitzat els diagrames de blocs per al disseny HDMI 2.1 example en mode FRL al disseny HDMI 2.1 Example (Suport FRL = 1), Creació de components de disseny de dissenys només RX o només TX i seccions d'esquema de cronometratge. • Actualitzat els directoris i generats files a les seccions Estructura de directoris. • S'han eliminat els senyals irrellevants i s'han afegit o editat la descripció del següent disseny HDMI 2.1, exampsenyals de fitxer a la secció Senyals d'interfície: — sys_init — txpll_frl_locked —tx_os — Senyals txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • S'han afegit els paràmetres següents a la secció Paràmetres RTL de disseny: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — UTILITZA FPLL — POLARITY_INVERSION
continuat…

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'han actualitzat els diagrames de blocs per al disseny HDMI 2.0 example per al programari Intel Quartus Prime Pro Edition al HDMI 2.0 Design Example (Suport FRL = 0), Creació de components de disseny de dissenys només RX o només TX i seccions d'esquema de rellotge. • S'ha actualitzat el rellotge i els noms dels senyals restablits a la secció Inserció i filtratge d'InfoFrame de rang dinàmic i domini (HDR). • S'han eliminat els senyals irrellevants i s'ha afegit o editat la descripció del següent disseny HDMI 2.0, pampsenyals de fitxer a la secció Senyals d'interfície: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — senyals nios_tx_i2c* — Senyals hdmi_ti_i2c* — Senyals tx_i2c_avalon* — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — Senyals i2c_master* — senyals nios_tx_i2c* — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* senyals — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — Senyals rx_pma_rcfg_mgmt* • S'ha afegit una nota que el banc de proves de simulació no és compatible amb els dissenys amb el Inclou I2C paràmetre habilitat i actualitzat el missatge de simulació a la secció Banc de proves de simulació. • S'ha actualitzat la secció Actualització del teu disseny.
2020.04.13	20.1	19.4.0	• S'ha afegit una nota que el disseny HDMI 2.1 exampel en mode FRL només admet dispositius de grau de velocitat -1 a HDMI Intel FPGA IP Design Example Guia d'inici ràpid per a dispositius Intel Arria 10 i descripció detallada per al disseny HDMI 2.1 Example (Suport FRL = 1) seccions. • S'ha mogut el disseny HDCP Over HDMI Exampli per a la secció de dispositius Intel Arria 10 de la Guia d'usuari de HDMI Intel FPGA IP. • S'ha editat la secció Simulació del disseny per incloure els àudiosampel generador de dades, el generador de dades de banda lateral i el generador de dades auxiliars i s'ha actualitzat el missatge de simulació amb èxit. • S'ha eliminat la nota per la qual la simulació indicada només està disponible Suport FRL nota de dissenys discapacitats. La simulació ja està disponible per a Suport FRL dissenys habilitats també. • S'ha actualitzat la descripció de les funcions a la Descripció detallada per a HDMI 2.1 Design Exampsecció le (Suport FRL activat).
continuat…

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'ha editat el diagrama de blocs a les seccions Diagrama de blocs de disseny d'HDMI 2.1 RX-TX, Components de disseny i Creació de dissenys només RX o només TX per al disseny de HDMI 2.1 example. S'han afegit nous components i s'han eliminat components que ja no són aplicables. • S'ha editat la instrucció de l'script main.c a la secció Creació de dissenys només RX o només TX. • S'han actualitzat les seccions Estructura de directoris per afegir noves carpetes i files tant per HDMI 2.0 com per HDMI 2.1 disseny examples. • S'ha actualitzat la secció de Requisits de maquinari i programari per al disseny HDMI 2.1 example. • S'ha actualitzat el diagrama de blocs i les descripcions del senyal a la secció Inserció i filtratge d'InfoFrame de rang dinàmic i domini (HDR) per al disseny HDMI 2.1 ex.ample. • S'ha afegit una nova secció, Execució del disseny en diferents tarifes FRL, per al disseny HDMI 2.1 examples. • S'ha actualitzat el diagrama de blocs i les descripcions del senyal a la secció Esquema de cronometratge per al disseny HDMI 2.1 example. • S'ha afegit una descripció sobre l'interruptor DIP de l'usuari a la secció Configuració del maquinari per al disseny HDMI 2.1, example. • S'ha actualitzat la secció Limitacions de disseny per al disseny HDMI 2.1, example. • S'ha actualitzat la secció Actualització del teu disseny. • S'han actualitzat les seccions del Banc de proves de simulació tant per al disseny d'HDMI 2.0 com per a HDMI 2.1, per exempleamples.
2020.01.16	19.4	19.3.0	• S'ha actualitzat l'HDMI Intel FPGA IP Design Example Guia d'inici ràpid per a dispositius Intel Arria 10 secció amb informació sobre el nou disseny HDMI 2.1 afegitample amb mode FRL. • S'ha afegit un nou capítol, Descripció detallada per a HDMI 2.1 Design Example (Support FRL Enabled) que conté tota la informació rellevant sobre el disseny recentment afegit, example. • S'ha canviat el nom de HDMI Intel FPGA IP Design Example Descripció detallada a Descripció detallada per HDMI 2.0 Disseny Example per a una millor claredat.
2019.10.31	18.1	18.1	• Afegit generat files a la carpeta tx_control_src: ti_i2c.c i ti_i2c.h. • S'ha afegit suport per a la revisió 11 de la targeta filla FMC a les seccions Requisits de maquinari i programari i Compilació i prova del disseny. • S'ha eliminat la secció Limitació de disseny. La limitació pel que fa a la violació del temps sobre les restriccions de sesg màxim es va resoldre en versió 18.1 de l'IP HDMI Intel FPGA. • S'ha afegit un nou paràmetre RTL, BITEC_DAUGHTER_CARD_REV, per permetre seleccionar la revisió de la targeta filla Bitec HDMI.
continuat…

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'ha actualitzat la descripció dels senyals fmcb_dp_m2c_p i fmcb_dp_c2m_p per incloure informació sobre les revisions 11, 6 i 4 de la targeta filla FMC. • S'han afegit els següents senyals nous per a la revisió 11 de la targeta filla de Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — adreça oc_i2c_master_ti_avalon_anti_slave_a — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • S'ha afegit una secció sobre l'actualització del teu disseny.
2017.11.06	17.1	17.1	• S'ha canviat el nom del nucli IP HDMI a HDMI Intel FPGA IP segons el canvi de marca d'Intel. • S'ha canviat el terme Qsys a Platform Designer. • S'ha afegit informació sobre la funció d'inserció i filtratge d'Interval dinàmic i Mastering InfoFrame (HDR). • S'ha actualitzat l'estructura de directoris: — S'han afegit carpetes de programari i script i files. — Actualitzat comú i hdr files. — Eliminat atx files. —Diferenciada files per a Intel Quartus Prime Standard Edition i Intel Quartus Prime Pro Edition. • S'ha actualitzat la secció Generació del disseny per afegir el dispositiu utilitzat com a 10AX115S2F4I1SG. • S'ha editat la velocitat de dades del transceptor per a la freqüència de rellotge TMDS de 50-100 MHz a 2550-5000 Mbps. • S'ha actualitzat la informació de l'enllaç RX-TX que podeu deixar anar el botó user_pb[2] per desactivar el filtratge extern. • S'ha actualitzat el diagrama de flux del programari Nios II que inclou els controls per al mestre I2C i la font HDMI. • S'ha afegit informació sobre el Disseny Example Paràmetres de la GUI. • S'han afegit paràmetres de disseny HDMI RX i TX Top. • S'han afegit aquests senyals de nivell superior HDMI RX i TX: — mgmt_clk —reiniciar — i2c_clk — hdmi_clk_in — S'han eliminat aquests senyals de nivell superior HDMI RX i TX: • versió • i2c_clk
continuat…

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'ha afegit una nota que la configuració analògica del transceptor està provada per al kit de desenvolupament Intel Arria 10 FPGA i la targeta filla Bitec HDMI 2.0. Podeu modificar la configuració analògica del vostre tauler. • S'ha afegit un enllaç per a una solució alternativa per evitar la fluctuació dels camins de rellotge en cascada de PLL o no dedicats per al rellotge de referència Intel Arria 10 PLL. • S'ha afegit una nota que no podeu utilitzar un pin RX del transceptor com a refclk CDR per a HDMI RX o com a refclk TX PLL per a HDMI TX. • S'ha afegit una nota sobre com afegir la restricció set_max_skew per als dissenys que utilitzen l'enllaç TX PMA i PCS.
2017.05.08	17.0	17.0	• Rebrandat com a Intel. • Número de peça canviat. • S'ha actualitzat l'estructura de directoris: — S'ha afegit hdr files. — S'ha canviat qsys_vip_passthrough.qsys a nios.qsys. —Afegit fileestà dissenyat per a Intel Quartus Prime Pro Edition. • S'ha actualitzat la informació que el bloc d'enllaç RX-TX també realitza un filtratge extern a l'infoframe d'alt rang dinàmic (HDR) des de les dades auxiliars HDMI RX i insereix un example HDR Infoframe a les dades auxiliars del HDMI TX a través del multiplexor Avalon ST. • S'ha afegit una nota per a la descripció de Transceiver Native PHY que, per complir amb el requisit de desviació entre canals de HDMI TX, heu d'establir l'opció de mode d'enllaç de canal TX a l'editor de paràmetres de Transceiver Native PHY d'Arria 10. Enllaç PMA i PCS. • Descripció actualitzada del sistema operatiu i senyals de mesura. • Modificats els oversampfactor ling per a diferents velocitats de dades del transceptor a cada rang de freqüència de rellotge TMDS per donar suport a l'esquema de rellotge directe TX FPLL. • S'ha canviat l'esquema de rellotge en cascada de TX IOPLL a l'esquema directe TX FPLL. • S'han afegit senyals de reconfiguració TX PMA. • S'han editat USER_LED[7] oversampestat de ling. 1 indica sobresampled (taxa de dades < 1,000 Mbps al dispositiu Arria 10). • Disseny HDMI actualitzat Example Taula de simuladors compatibles. VHDL no és compatible amb NCSim. • S'ha afegit un enllaç a la versió arxivada de l'Arria 10 HDMI IP Core Design Example Guia de l'usuari.
2016.10.31	16.1	16.1	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.

Versió en línia
Envia comentaris
ID: 683156
Versió: 2022.12.27

Documents/Recursos

Intel HDMI Arria 10 FPGA IP Design Example [pdfGuia de l'usuari HDMI Arria 10 FPGA IP Disseny Example, HDMI Arria, 10 FPGA IP Design Example, Disseny Example

Referències

• Manual d'usuari