F Tile Serial Lite IV Intel FPGA IP User Guide

Cuntenuti ammuccià

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Aghjurnatu per Intel® Quartus® Prime Design Suite: 22.1 Versione IP: 5.0.0

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UG-20324

ID: 683074 Versione: 2022.04.28

Cuntenuti
Cuntenuti
1. À propositu di F-Tile Serial Lite IV Intel® FPGA IP User Guide……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Infurmazioni di liberazione……………………………………………………………………………………………..7 2.2. Funzioni supportate…………………………………………………………………………………………….. 7 2.3. Livellu di Supportu di Versione IP……………………………………………………………………………………..8 2.4. Supportu di u Grau di Velocità di u Dispositivu ..........................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................8 2.5. Utilizazione di e Risorse è Latenza………………………………………………………………… 9 2.6. Efficienza di larghezza di banda …………………………………………………………………………………. 9
3. Accuminciamentu…………………………………………………………………………………………………………. 11 3.1. Installazione è Licenza Intel FPGA Core IP…………………………………………………… 11 3.1.1. Modu di valutazione IP Intel FPGA …………………………………………………………………. 11 3.2. Specificà i Paràmetri IP è Opzioni…………………………………………………… 14 3.3. Generatu File Struttura…………………………………………………………………………………………… 14 3.4. Simulazione di core IP Intel FPGA………………………………………………………………… 16 3.4.1. Simulazione è Verificazione di u Disegnu……………………………………………….. 17 3.5. Sintesi di core IP in altri strumenti EDA…………………………………………………………………. 17 3.6. Cumpilà u Disegnu Full……………………………………………………………………………………..18
4. Descrizzione Funziunale…………………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………………………..20 4.1.1. TX MAC Adapter……………………………………………………………………………….. 21 4.1.2. Insertion Word di cuntrollu (CW)………………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………… 28 4.1.4. Encoder TX MII……………………………………………………………………………………….29 4.1.5. TX PCS è PMA…………………………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………………………. 30 4.2.1. RX PCS è PMA…………………………………………………………………………………………… 31 4.2.2. Decoder RX MII…………………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………………… 31 4.2.4. RX Dekew…………………………………………………………………………………………….32 4.2.5. Rimozione RX CW……………………………………………………………………………………… 35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture……………………………………………………. 36 4.4. Reset and Link Initialization……………………………………………………………………………………………..37 4.4.1. TX Reset è Sequenza di Inizializazione ……………………………………………………………. 38 4.4.2. RX Reset è Sequenza di Inizializazione ……………………………………………………. 39 4.5. Càlculu di a tarifa di ligame è di l'efficienza di a larghezza di banda……………………………………………… .. 40
5. Parametri…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA Segnali d'interfaccia IP …………………………………………………….. 44 6.1. Segnali di u Clock …………………………………………………………………………………………………….44 6.2. Reset Signals………………………………………………………………………………………………………… 44 6.3. Segnali MAC………………………………………………………………………………………………….. 45 6.4. Segnali di ricunfigurazione di u transceiver………………………………………………………………… 48 6.5. Segnali PMA…………………………………………………………………………………………………….. 49

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Cuntenuti
7. Progettazione cù F-Tile Serial Lite IV Intel FPGA IP…………………………………………………………… 51 7.1. Reset Guidelines…………………………………………………………………………………………….. 51 7.2. Linee di gestione di l'errore……………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives……………………………………………………. 52 9. Storia di Revisione di Documenti per u F-Tile Serial Lite IV Intel FPGA IP User Guide………53

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 3

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1. À propositu di F-Tile Serial Lite IV Intel® FPGA IP User Guide

Stu documentu descrive e caratteristiche IP, a descrizzione di l'architettura, i passi da generà è e linee guida per cuncepisce l'IP F-Tile Serial Lite IV Intel® FPGA utilizendu i transceivers F-tile in i dispositi Intel AgilexTM.

Audience destinata

Stu documentu hè destinatu à i seguenti utilizatori:
· L'architetti di cuncepimentu per fà a selezzione IP durante a fase di pianificazione di u disignu à livellu di u sistema
· Disegnatori di hardware quandu integranu l'IP in u so disignu à livellu di sistema
· Ingegneri di validazione durante e fasi di simulazione à livellu di sistema è validazione di hardware

Documenti cunnessi

A tavula seguente lista altri documenti di riferimentu chì sò ligati à l'IP F-Tile Serial Lite IV Intel FPGA.

Tabella 1.

Documenti cunnessi

Riferimentu

F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation

Scheda di dati di u dispositivu Intel Agilex

Descrizzione
Stu documentu furnisce generazione, linee guida d'usu è descrizzione funziunale di u F-Tile Serial Lite IV Intel FPGA IP design ex.amples in i dispositi Intel Agilex.
Stu documentu descrive e caratteristiche elettriche, caratteristiche di cambiamentu, specificazioni di cunfigurazione è timing per i dispositi Intel Agilex.

Tabella 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Acronyms and Glossary Acronym List
Acronimu

Espansione Control Word Reed-Solomon Forward Error Correction Fisicu Mediu Attachment Trasmettitore Ricevitore Pulse-Amplitudine Modulazione 4-Level Non-return-to-zero

cuntinuò…

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

ISO 9001: 2015 Registratu

1. À propositu di F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Acronimu

Expansion Coding Physical Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 5

683074 | 2022.04.28 Mandate Feedback

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP hè adattatu per a cumunicazione di dati di larghezza di banda elevata per applicazioni chip-to-chip, board-to-board, è backplane.

L'IP F-Tile Serial Lite IV Intel FPGA incorpora u cuntrollu di l'accessu à i media (MAC), u sublayer di codificazione fisica (PCS) è i blocchi di attache fisiche (PMA). L'IP supporta velocità di trasferimentu di dati finu à 56 Gbps per corsia cù un massimu di quattru corsi PAM4 o 28 Gbps per corsia cù un massimu di 16 corsie NRZ. Questa IP offre una larghezza di banda alta, frames overhead bassi, un numeru di I / O bassu, è sustene una scalabilità alta in i dui numeri di corsi è a velocità. Questa IP hè ancu facilmente reconfigurabile cù u supportu di una larga gamma di ritmi di dati cù u modu Ethernet PCS di u transceiver F-tile.

Questa IP supporta dui modi di trasmissione:
· Modu basicu-Questu hè un modu di streaming puru induve e dati sò mandati senza u principiu di pacchettu, u ciclu viotu è a fine di u pacchettu per aumentà a larghezza di banda. L'IP piglia i primi dati validi cum'è u principiu di un burst.
· Modu Full-Questu hè un modu di trasferimentu di pacchetti. In questu modu, l'IP manda un burst è un ciclu di sincronia à l'iniziu è a fine di un pacchettu cum'è delimitatori.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * n bit di corsie (modalità NRZ) / 2 * n bit di corsie (modalità PAM4)

TX MAC

Adattatore INSERT

CODIFICA MII

PCS persunalizati

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bit di corsia (modalità PAM4)/n Bit di corsia (modalità NRZ)
Interfaccia seriale TX

Avalon Streaming Interface RX
64 * n bit di corsie (modalità NRZ) / 2 * n bit di corsie (modalità PAM4)

RX PCS

CW RMV

DESKEW

MII

& ALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bit (modalità PAM4)/n Lanes Bit (modalità NRZ) Interfaccia seriale RX
Avalon Memory-Mapped Register Config

Legenda

Logica dolce

Lògica dura

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Pudete generà F-Tile Serial Lite IV Intel FPGA IP design examples per sapè di più nantu à e funziunalità IP. Consultate F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation.
Informazioni correlate · Descrizzione Funziunale à a pagina 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation

2.1. L'infurmazione di liberazione

E versioni Intel FPGA IP currispondenu à e versioni di u software Intel Quartus® Prime Design Suite finu à v19.1. Partendu da a versione di u software Intel Quartus Prime Design Suite 19.2, Intel FPGA IP hà un novu schema di versione.

U numeru di versione Intel FPGA IP (XYZ) pò cambià cù ogni versione di software Intel Quartus Prime. Un cambiamentu in:

· X indica una rivisione maiò di l'IP. Se aghjurnà u software Intel Quartus Prime, deve rigenerate l'IP.
· Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
· Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.

Tabella 3.

F-Tile Serial Lite IV Intel FPGA IP Release Information

Articulu IP Versione Intel Quartus Prime Versione Data di liberazione Codice d'ordine

5.0.0 22.1 2022.04.28 IP-SLITE4F

Descrizzione

2.2. Funzioni supportate
A tavula seguente lista e funzioni dispunibili in F-Tile Serial Lite IV Intel FPGA IP:

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabella 4.

Funzioni IP F-Tile Serial Lite IV Intel FPGA

Feature

Descrizzione

Trasferimentu di dati

· Per u modu PAM4:
- FHT supporta solu 56.1, 58 è 116 Gbps per via cù un massimu di 4 corsie.
- FGT supporta finu à 58 Gbps per corsia cù un massimu di 12 corsie.
Vede a Tabella 18 à a pagina 42 per più dettagli nantu à i tassi di dati di transceiver supportati per u modu PAM4.
· Per u modu NRZ:
- FHT supporta solu 28.05 è 58 Gbps per via cù un massimu di 4 corsie.
- FGT supporta finu à 28.05 Gbps per corsia cù un massimu di 16 corsie.
Vede a Tabella 18 à a pagina 42 per più dettagli nantu à i tassi di dati di transceiver supportati per u modu NRZ.
· Supporta i modi streaming continuu (Basic) o packet (Full).
· Supporta i pacchetti di frame low overhead.
· Supporta u trasferimentu di granularità di byte per ogni dimensione di burst.
· Supporta l'allineamentu di corsia iniziatu da l'utilizatore o automaticamente.
· Supporta u periodu di allineamentu programable.

PCS

· Utiliza una logica IP dura chì si interfaccia cù i transceivers Intel Agilex F-tile per a riduzione di risorse di logica soft.
· Supporta u modu di modulazione PAM4 per a specificazione 100GBASE-KP4. RS-FEC hè sempre attivatu in stu modu di modulazione.
· Supporta NRZ cù u modu opzionale di modulazione RS-FEC.
· Supporta a decodificazione di codificazione 64b/66b.

Rilevazione di errore è gestione

· Supporta a verificazione di errore CRC nantu à i percorsi di dati TX è RX. · Supporta a verificazione di errore di ligame RX. · Supporta a rilevazione di errore RX PCS.

Interfacce

· Supporta solu u trasferimentu di pacchetti full duplex cù ligami indipendenti.
· Aduprà interconnessione puntu à puntu à parechji dispositi FPGA cù una latenza di trasferimentu bassa.
· Supporta cumandamenti definiti da l'utilizatori.

2.3. Livellu di Supportu di Versione IP

U software Intel Quartus Prime è u supportu di u dispositivu Intel FPGA per u F-Tile Serial Lite IV Intel FPGA IP hè u seguente:

Tabella 5.

Versione IP è Livellu di Supportu

Intel Quartus Prime 22.1

Dispositivu Intel Agilex F-tile transceiver

Versione IP Simulazione Compilation Hardware Design

5.0.0

2.4. Supportu di Grade di Velocità di u Dispositivu
F-Tile Serial Lite IV Intel FPGA IP supporta i seguenti gradi di velocità per i dispositivi Intel Agilex F-tile: · Grado di velocità di transceiver: -1, -2, è -3 · Gradu di velocità di core: -1, -2, è - 3

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Information Related
Scheda di dati di u dispositivu Intel Agilex Più infurmazione nantu à a tarifa di dati supportata in i transceivers Intel Agilex F-tile.

2.5. Utilizazione di risorse è latenza

I risorse è a latenza per u F-Tile Serial Lite IV Intel FPGA IP sò stati ottenuti da a versione di software Intel Quartus Prime Pro Edition 22.1.

Tabella 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
A misurazione di latenza hè basatu annantu à a latenza di andata e ritorno da l'input core TX à l'output core RX.

Tipu di transceiver

Variante

Numero di corsi di dati Modu RS-FEC ALM

Latenza (ciclu di clock core TX)

FGT

28.05 Gbps NRZ 16

Disabilitatu di basa 21,691 65

Full Disabled 22,135 65

Bascu Abilitatu 21,915 189

Pienu attivatu 22,452 189

58 Gbps PAM4 12

Bascu Abilitatu 28,206 146

Pienu attivatu 30,360 146

FHT

58 Gbps NRZ

Bascu Abilitatu 15,793 146

Pienu attivatu 16,624 146

58 Gbps PAM4 4

Bascu Abilitatu 15,771 154

Pienu attivatu 16,611 154

116 Gbps PAM4 4

Bascu Abilitatu 21,605 128

Pienu attivatu 23,148 128

2.6. Efficienza di larghezza di banda

Tabella 7.

Efficienza di larghezza di banda

Variabili Modu Transceiver

PAM4

Modu streaming RS-FEC

Pienu attivatu

Basatu attivatu

Velocità di bit di l'interfaccia seriale in Gbps (RAW_RATE)
Dimensione di l'esplosione di un trasferimentu in numeru di parolle (BURST_SIZE) (1)
Periudu di allineamentu in u ciclu di u clock (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Settings

NRZ

Pienu

Disabilitatu

Abilitatu

28.0

2,048

4,096

Disabilitatu di basa 28.0

Abilitatu 28.0

4,194,304

4,096

4,096 cuntinueghjanu...

(1) U BURST_SIZE per u modu Basic si avvicina à l'infinitu, dunque un gran numaru hè utilizatu.

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2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Variabili

Settings

codifica 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Overhead di una dimensione di burst in numeru di parolle (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Periudu di marcatura di allineamentu 81,915 in u ciclu di clock (ALIGN_MARKER_PERIOD)

81,915

81,916

Larghezza di marcatura di allineamentu in 5

ciclu di u clock

(ALIGN_MARKER_WIDTH)

Efficienza di larghezza di banda (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tariffa effettiva (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frequenza massima di clock d'utilizatore (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Informazioni correlate Calcul di a tarifa di ligame è di l'efficienza di larghezza di banda à a pagina 40

(2) In u modu Full, a dimensione BURST_SIZE_OVHD include e Parole di cuntrollu START / END accoppiate in un flussu di dati.
(3) Per u modu Basic, BURST_SIZE_OVHD hè 0 perchè ùn ci hè micca START / END durante u streaming.
(4) Consultate u calculu di l'efficienza di a larghezza di banda è a tarifa di u ligame per u calculu di l'efficienza di a larghezza di banda.
(5) Consultate u calculu di a tarifa di u ligame è l'efficienza di a larghezza di banda per u calculu di a tarifa efficace.
(6) Riferite à u calculu di a tarifa di u ligame è di l'efficienza di a larghezza di banda per u calculu di frequenza massima di u clock d'utilizatore.

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3. Getting Started

3.1. Installazione è licenza Intel FPGA Core IP

L'installazione di u software Intel Quartus Prime include a libreria Intel FPGA IP. Questa biblioteca furnisce assai nuclei IP utili per u vostru usu di produzzione senza a necessità di una licenza addiziale. Certi nuclei Intel FPGA IP necessitanu l'acquistu di una licenza separata per l'usu di produzzione. L'Intel FPGA IP Evaluation Mode permette di valutà questi nuclei Intel FPGA IP licenziati in simulazione è hardware, prima di decide di cumprà una licenza di core IP di produzzione completa. Solu bisognu di cumprà una licenza di produzzione cumpleta per i nuclei Intel IP licenziati dopu avè finitu a prova di hardware è sò pronti à aduprà l'IP in a produzzione.

U software Intel Quartus Prime installa i core IP in i seguenti lochi per difettu:

Figura 2.

Percorsu d'installazione di u core IP
intelFPGA(_pro) quartus - Contene l'IP di u software Intel Quartus Prime - Contene a libreria IP Intel FPGA è i core IP di terze parti altera - Contene u codice fonte di a biblioteca IP Intel FPGA - Contene a fonte IP Intel FPGA files

Tabella 8.

Locazioni di installazione di IP Core

Locu

Software

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Piattaforma Windows* Linux*

Nota:

U software Intel Quartus Prime ùn sustene micca spazii in u percorsu di stallazione.

3.1.1. Modu di valutazione IP Intel FPGA
U Modu di Valutazione IP Intel FPGA gratuitu vi permette di valutà i core IP Intel FPGA licenziati in simulazione è hardware prima di cumprà. Intel FPGA IP Evaluation Mode supporta e seguenti valutazioni senza licenza addiziale:
· Simulate u cumpurtamentu di un core IP Intel FPGA licenziatu in u vostru sistema. · Verificate a funziunalità, a dimensione è a velocità di u core IP rapidamente è facilmente. · Generate prugrammazione di u dispositivu in u tempu files per disinni chì includenu core IP. · Prugrammà un dispositivu cù u vostru core IP è verificate u vostru disignu in hardware.

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3. Getting Started
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode supporta i seguenti modi di operazione:
· Tethered-Permette di eseguisce u disignu chì cuntene l'IP Intel FPGA licenziatu indefinitu cù una cunnessione trà a vostra scheda è l'urdinatore host. U modalità Tethered richiede un gruppu d'azzione di test di cunghjunzione seriale (JTAG) cable cunnessu trà u JTAG portu nantu à u vostru bordu è l'urdinatore host, chì esegue u prugrammatore Intel Quartus Prime per a durata di u periodu di valutazione di hardware. U Programmatore richiede solu una installazione minima di u software Intel Quartus Prime, è ùn richiede micca licenza Intel Quartus Prime. L'urdinatore ospitante cuntrolla u tempu di valutazione mandendu un signale periodicu à u dispusitivu via u JTAG portu. Se tutti i nuclei IP licenziati in u disignu supportanu u modu tethered, u tempu di valutazione currerà finu à a scadenza di ogni valutazione di u core IP. Se tutti i nuclei IP supportanu u tempu di valutazione illimitatu, u dispusitivu ùn hè micca time-out.
· Untethered-Permette di eseguisce u disignu chì cuntene l'IP licenziatu per un tempu limitatu. U core IP torna à u modu untethered se u dispusitivu si disconnette da l'urdinatore host chì esegue u software Intel Quartus Prime. U core IP torna ancu à u modu untethered se qualsiasi altru core IP licenziatu in u disignu ùn sustene micca u modu tethered.
Quandu u tempu di valutazione scade per qualsiasi IP Intel FPGA licenziatu in u disignu, u disignu ferma di funziunà. Tutti i nuclei IP chì utilizanu l'Intel FPGA IP Evaluation Mode time out simultaneously when any IP core in the design time out. Quandu u tempu di valutazione scade, duvete riprogrammà u dispositivu FPGA prima di cuntinuà a verificazione di hardware. Per allargà l'usu di u core IP per a produzzione, cumprà una licenza di produzzione completa per u core IP.
Duvete cumprà a licenza è generà una chjave di licenza di produzzione cumpleta prima di pudè generà una prugrammazione di u dispositivu senza restrizioni file. Durante u Modu di Evaluazione IP Intel FPGA, u Cumpilatore genera solu una prugrammazione di u dispositivu in tempu limitatu file ( _time_limited.sof) chì scade à u limitu di tempu.

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3. Getting Started 683074 | 2022.04.28

Figura 3.

Flussu di modalità di valutazione IP Intel FPGA
Installa u Software Intel Quartus Prime cù Intel FPGA IP Library

Parametrizzate è Instanziate un Intel FPGA IP Core Licensed

Verificate l'IP in un Simulatore Supportatu

Cumpilà u Design in u Software Intel Quartus Prime

Generate una Programmazione di Dispositivi Limitati in u Tempu File

Prugrammà u Dispositivu Intel FPGA è Verificate l'Operazione nantu à u Bordu
Nisuna IP pronta per l'usu di a produzzione?
Iè, cumprà una pruduzzione cumpleta
Licenza IP

Nota:

Includite IP Licensed in Products Commerciali
Consultate a guida d'utilizatore di ogni core IP per i passi di parametrizzazione è i dettagli di implementazione.
Intel licenze nuclei IP nantu à una basa per-sede, perpetua. A tarifa di licenza include mantenimentu è supportu di u primu annu. Duvete rinnuvà u cuntrattu di mantenimentu per riceve aghjurnamenti, correzioni di bug è supportu tecnicu oltre u primu annu. Duvete cumprà una licenza di produzzione completa per i core Intel FPGA IP chì necessitanu una licenza di produzzione, prima di generà prugrammazione files chì pudete aduprà per un tempu illimitatu. Durante u Modu di Evaluazione IP Intel FPGA, u Cumpilatore genera solu una prugrammazione di u dispositivu in tempu limitatu file ( _time_limited.sof) chì scade à u limitu di tempu. Per uttene e vostre chiavi di licenza di produzzione, visitate u Centru di Licenza Intel FPGA Self-Service.
L'accordi di licenza di u software Intel FPGA regulanu l'installazione è l'usu di core IP licenziati, u software di cuncepimentu Intel Quartus Prime, è tutti i core IP senza licenza.

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3. Getting Started 683074 | 2022.04.28
Informazioni correlate · Intel FPGA Licensing Support Center · Introduzione à l'Installazione è a Licenza di u Software Intel FPGA
3.2. Specificà i Paràmetri IP è Opzioni
L'editore di paràmetri IP permette di cunfigurà rapidamente a vostra variazione IP persunalizata. Aduprate i seguenti passi per specificà l'opzioni è i paràmetri IP in u software Intel Quartus Prime Pro Edition.
1. Se ùn avete micca digià un prughjettu Intel Quartus Prime Pro Edition in quale integrà u vostru F-Tile Serial Lite IV Intel FPGA IP, duvete creà unu. a. In l'Intel Quartus Prime Pro Edition, cliccate File New Project Wizard per creà un novu prughjettu Quartus Prime, o File Open Project per apre un prughjettu Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu. b. Specificate a famiglia di dispositivi Intel Agilex è selezziunate un dispositivu F-tile di produzzione chì risponde à i requisiti di qualità di velocità per l'IP. c. Cliccate Finish.
2. In u Catalogu IP, localizza è selezziunate F-Tile Serial Lite IV Intel FPGA IP. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra nova variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
4. Cliccate OK. L'editore di paràmetri appare. 5. Specificate i paràmetri per a vostra variazione IP. Consultate a sezione Parametri per
infurmazione nantu à i paràmetri IP F-Tile Serial Lite IV Intel FPGA. 6. Opcionalmente, per generà un testbench di simulazione o compilazione è cuncepimentu di hardware
example, seguitate l'istruzzioni in u Design Example Guide d'Usuariu. 7. Cliccate Generate HDL. A finestra di dialogu Generation appare. 8. Specify output file opzioni di generazione, è dopu cliccate Generate. A variazione IP
files genera secondu e vostre specificazioni. 9. Cliccate Finish. L'editore di paràmetri aghjunghjenu u .ip di primu livellu file à u currente
prughjettu automaticamente. Sè vo site dumandatu à aghjunghje manualmente u .ip file à u prugettu, cliccate Project Add/Remove Files in Project per aghjunghje u file. 10. Dopu avè generatu è instanziatu a vostra variazione IP, fate l'assignazioni di pin appropritate per cunnette i porti è stabilisce ogni paràmetru RTL appropritatu per istanza.
Parametri di l'infurmazioni correlati à a pagina 42
3.3. Generatu File Struttura
U software Intel Quartus Prime Pro Edition genera a seguente output IP file struttura.
Per infurmazione nantu à u file struttura di u disignu example, riferite à u F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation.

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3. Getting Started 683074 | 2022.04.28

Figura 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip - Integrazione IP file

Variazione IP files

_ Variazione IP files

example_design

.cmp - dichjarazione di cumpunenti VHDL file _bb.v - Sintesi EDA di scatula negra Verilog HDL file _inst.v è .vhd - Sampi mudelli di istanza .xml- rapportu XML file

Exampu locu per u vostru IP core design example files. U locu predeterminatu hè example_design, ma vi hè dumandatu à specificà una strada diversa.

.qgsimc - Lista paràmetri di simulazione per sustene a regenerazione incrementale .qgsynthc - Lista paràmetri di sintesi per sustene a regenerazione incrementale

.qip - Lista sintesi IP files

_generation.rpt- Rapportu di generazione IP

.sopcinfo- Integrazione di a catena di strumentu di software file .html- Cunnessione è dati mappa di memoria

.csv - Assegnazione di Pin file

.spd - Unisce script di simulazione individuale

simulazione sim files

sintesi IP di sintesi files

.v Simulazione di primu livellu file

.v Sintesi IP di u primu livellu file

Scripts di simulatore

Biblioteche subcore

sintetizzatore
Sintesi di subcore files

sim
Simulazione di subcore files

Tabella 9.

F-Tile Serial Lite IV Intel FPGA IP generatu Files

File Nome

Descrizzione

.ip

U sistema Platform Designer o variazione IP di primu livellu file. hè u nome chì dà a vostra variazione IP.

.cmp

A dichjarazione di cumpunenti VHDL (.cmp) file hè un testu file chì cuntene definizioni generiche è portu lucali chì pudete aduprà in u disignu VHDL files.

.html

Un rapportu chì cuntene infurmazione di cunnessione, una mappa di memoria chì mostra l'indirizzu di ogni schiavu in quantu à ogni maestru à quale hè cunnessu, è l'assignazioni di parametri.

_generazione.rpt

Log di generazione IP o Platform Designer file. Un riassuntu di i missaghji durante a generazione IP.

.qgsimc

Elenca i paràmetri di simulazione per sustene a regenerazione incrementale.

.qgsynthc

Elenca i paràmetri di sintesi per sustene a regenerazione incrementale.

.qip

Contene tutte l'infurmazioni necessarii nantu à u cumpunente IP per integrà è cumpilà u cumpunente IP in u software Intel Quartus Prime.
cuntinuò…

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3. Getting Started 683074 | 2022.04.28

File Nome .sopcinfo
.csv .spd _bb.v _inst.v o _inst.vhd .regmap
.svd
.v or .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ sottomoduli/ /

Descrizzione
Descrive e cunnessione è parametrizzazioni di cumpunenti IP in u vostru sistema Platform Designer. Pudete analizà u so cuntenutu per uttene esigenze quandu sviluppate driver di software per cumpunenti IP. Strumenti downstream cum'è a catena di strumenti Nios® II utilizanu questu file. U .sopcinfo file è u sistema.h file generati per a catena di strumenti Nios II includenu l'infurmazioni di mappa di l'indirizzu per ogni schiavu relative à ogni maestru chì accede à u schiavu. Diversi maestri ponu avè una mappa d'indirizzu differenti per accede à un cumpunente slave particulare.
Contene infurmazione nantu à u statu di l'aghjurnamentu di u cumpunente IP.
Input necessariu file per ip-make-simscript per generà script di simulazione per i simulatori supportati. U .spd file cuntene una lista di files generati per a simulazione, cù l'infurmazioni nantu à i ricordi chì pudete inizializà.
Pudete aduprà u Verilog black-box (_bb.v) file cum'è una dichjarazione di modulu viotu per aduprà cum'è una scatula negra.
HDL exampu mudellu di istanza. Pudete copià è incollà u cuntenutu di questu file in u vostru HDL file per instantiate a variazione IP.
Sè IP cuntene infurmazione registru, .regmap file genera. U .regmap file descrive l'infurmazione di a mappa di u registru di l'interfaccia master è slave. Questu file cumplementa u .sopcinfo file fornendu infurmazione di registru più dettagliata nantu à u sistema. Questu permette a visualizazione di u registru views è statistiche persunalizabili di l'utilizatori in a Console di Sistema.
Permette à l'arnesi di Debug di u sistema di processore duru (HPS). view e carte di registru di periferiche cunnessi à HPS in un sistema Platform Designer. Durante a sintesi, u .svd files per l'interfaccia slave visibili à i maestri di a Console di u Sistema sò almacenati in u .sof file in a sezione di debug. A Consola di Sistema leghje sta sezione, chì Platform Designer pò dumandà l'infurmazioni di a mappa di registru. Per i schiavi di u sistema, Platform Designer pò accede à i registri per nome.
HDL files chì istanzianu ogni sottumodulu o IP figliola per sintesi o simulazione.
Contene un script ModelSim*/QuestaSim* msim_setup.tcl per stallà è eseguisce una simulazione.
Contene un script di shell vcs_setup.sh per stallà è eseguisce una simulazione VCS *. Contene un script shell vcsmx_setup.sh è synopsys_sim.setup file per stallà è eseguisce una simulazione VCS MX.
Contene un script di shell xcelium_setup.sh è altre setup files per stallà è eseguisce a simulazione Xcelium*.
Contene HDL files per i sottomoduli IP.
Per ogni annuariu IP di u zitellu generatu, Platform Designer genera subdirectori synth/ è sim/.

3.4. Simulazione di core IP Intel FPGA
U software Intel Quartus Prime supporta a simulazione RTL di core IP in simulatori EDA specifichi. A generazione IP crea opzionalmente a simulazione files, cumpresu u mudellu di simulazione funziunale, qualsiasi testbench (o esample design), è script di configurazione di simulatore specificu di u venditore per ogni core IP. Pudete aduprà u mudellu di simulazione funziunale è qualsiasi testbench o exampu disignu per a simulazione. L'output di generazione IP pò ancu include script per cumpilà è eseguisce qualsiasi testbench. I scripts listanu tutti i mudelli o biblioteche chì avete bisognu per simulà u vostru core IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 16

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3. Getting Started 683074 | 2022.04.28

U software Intel Quartus Prime furnisce l'integrazione cù parechji simulatori è sustene parechji flussi di simulazione, cumprese i vostri flussi di simulazione scriptati è persunalizati. Qualunque sia u flussu chì sceglite, a simulazione di core IP implica i seguenti passi:
1. Generate IP HDL, testbench (o example design), è u script di configurazione di u simulatore files.
2. Configurate u vostru ambiente simulatore è qualsiasi script di simulazione.
3. Compile biblioteche di mudelli di simulazione.
4. Run u vostru simulatore.

3.4.1. Simulazione è verificazione di u disignu

Per automaticamente, l'editore di paràmetri genera scripts specifichi di simulatore chì cuntenenu cumandamenti per cumpilà, elaborà è simulà mudelli Intel FPGA IP è biblioteca di mudelli di simulazione. files. Pudete copià i cumandamenti in u vostru script di testbench di simulazione, o edità questi files per aghjunghje cumandamenti per a compilazione, l'elaborazione è a simulazione di u vostru disignu è testbench.

Table 10. Intel FPGA IP Core Simulation Scripts

Simulatore

File annuariu

Model Sim

_sim/mentor

Questa Sim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintesi di core IP in altri strumenti EDA
Opcionalmente, aduprate un altru strumentu EDA supportatu per sintetizà un disignu chì include core Intel FPGA IP. Quandu generate a sintesi di core IP files per usu cù strumenti di sintesi EDA di terzu, pudete creà un netlist di stima di l'area è di u timing. Per attivà a generazione, attivate Crea stime di timing è risorse per strumenti di sintesi EDA di terzu quandu persunalizà a vostra variazione IP.
U netlist di stima di l'area è di u tempu descrive a cunnessione è l'architettura di u core IP, ma ùn include micca dettagli nantu à a vera funziunalità. Questa informazione permette à certi strumenti di sintesi di terzu per rapportà megliu l'estimazioni di l'area è di u tempu. Inoltre, i strumenti di sintesi ponu utilizà l'infurmazioni di timing per ottene ottimisazioni timing-driven è migliurà a qualità di i risultati.
U software Intel Quartus Prime genera u _syn.v netlist file in u formatu Verilog HDL, indipendentemente da a pruduzzioni file formatu chì specificate. Se utilizate sta netlist per a sintesi, duvete include l'IP core wrapper file .v or .vhd in u vostru prughjettu Intel Quartus Prime.

(7) Se ùn avete micca cunfiguratu l'opzione di l'utillita EDA - chì vi permette di inizià simulatori EDA di terzu da u software Intel Quartus Prime - eseguite stu script in u ModelSim o QuestaSim simulator Tcl console (micca in u software Intel Quartus Prime). Tcl console) per evità ogni errore.

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3. Getting Started 683074 | 2022.04.28
3.6. Cumpilazione di u Design Full
Pudete aduprà u cumandamentu Start Compilation in u menù di Trattamentu in u software Intel Quartus Prime Pro Edition per compilà u vostru disignu.

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683074 | 2022.04.28 Mandate Feedback

4. Descrizzione Funziunale

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP hè custituitu da PCS MAC è Ethernet. U MAC cumunicà cù i PCS persunalizati per interfacce MII.

L'IP supporta dui modi di modulazione:
· PAM4 - Fornisce 1 à 12 nùmeru di corsi per a selezzione. L'IP sempre instantiate dui canali PCS per ogni via in modu di modulazione PAM4.
· NRZ - Fornisce da 1 à 16 nùmeru di corsi per a selezzione.

Ogni modu di modulazione supporta dui modi di dati:
· Modu basicu-Questu hè un modu di streaming puru induve e dati sò mandati senza u principiu di pacchettu, u ciclu viotu è a fine di u pacchettu per aumentà a larghezza di banda. L'IP piglia i primi dati validi cum'è u principiu di un burst.

Trasferimentu di Dati in Modu Basic tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 Registratu

4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 6.

· Modu Full-Questu hè u trasferimentu di dati in modu di pacchettu. In questu modu, l'IP manda un burst è un ciclu di sincronia à l'iniziu è a fine di un pacchettu cum'è delimitatori.

Trasferimentu di Dati in Modu Full tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informazioni correlate · F-Tile Serial Lite IV Intel FPGA IP Overview a pagina 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation

4.1. TX Datapath
U percorsu di dati TX hè custituitu da i seguenti cumpunenti: · Adattatore MAC · Bloccu di inserimentu di parola di cuntrollu · CRC · Codificatore MII · Bloccu PCS · Bloccu PMA

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4. Descrizzione Funziunale 683074 | 2022.04.28
Figura 7. TX Datapath

Da a logica di l'utilizatori

TX MAC

Interfaccia di streaming Avalon

Adattatore MAC

Cuntrolla l'inserimentu di e parolle

CRC

Codificatore MII

Interfaccia MII Custom PCS
PCS è PMA

Interfaccia seriale TX à un altru dispositivu FPGA

4.1.1. Adattatore TX MAC
L'adattatore TX MAC cuntrolla a trasmissione di dati à a logica di l'utilizatori utilizendu l'interfaccia di streaming Avalon®. Stu bloccu sustene a trasmissione di l'infurmazioni definite da l'utilizatori è u cuntrollu di u flussu.

Trasferendu infurmazione definita da l'Usuariu

In u modu Full, l'IP furnisce u signale tx_is_usr_cmd chì pudete aduprà per inizià u ciculu d'infurmazione definitu da l'utilizatori, cum'è a trasmissione XOFF / XON à a logica di l'utilizatori. Pudete inizià u ciculu di trasmissione di l'informazioni definitu da l'utilizatori affirmendu stu signale è trasfiriri l'infurmazioni cù tx_avs_data cù l'affirmazioni di i signali tx_avs_startofpacket è tx_avs_valid. U bloccu poi deasserts u tx_avs_ready per dui cicli.

Nota:

A funzione d'infurmazione definita da l'utilizatore hè dispunibule solu in u modu Full.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 8.

Controlu di flussu

Ci sò cundizzioni induve u TX MAC ùn hè micca prontu à riceve dati da a logica di l'utilizatori, cum'è durante u prucessu di riallineamentu di u ligame o quandu ùn ci hè micca dati dispunibuli per a trasmissione da a logica di l'utilizatori. Per evitari a perdita di dati per queste cundizioni, l'IP usa u signale tx_avs_ready per cuntrullà u flussu di dati da a logica d'utilizatore. L'IP annulla u signale quandu si verificanu e seguenti cundizioni:
· Quandu tx_avs_startofpacket hè affirmatu, tx_avs_ready hè deasserted per un ciclu di clock.
· Quandu tx_avs_endofpacket hè affirmatu, tx_avs_ready hè deasserted per un ciclu di clock.
· Quandu ogni CWs accoppiatu hè affirmatu tx_avs_ready hè deasserted per dui cicli di clock.
· Quandu l'inserimentu di marcatura di allineamentu RS-FEC si trova in l'interfaccia PCS persunalizata, tx_avs_ready hè disattivatu per quattru cicli di clock.
· Ogni 17 cicli di clock core Ethernet in modu di modulazione PAM4 è ogni 33 cicli di clock core Ethernet in modu di modulazione NRZ. U tx_avs_ready hè deasserted per un ciclu di clock.
· Quandu a logica di l'utilizatori deasserts tx_avs_valid durante nisuna trasmissione di dati.

I seguenti diagrammi di timing sò examples of TX MAC adapter usendu tx_avs_ready per u cuntrollu di u flussu di dati.

Cuntrolla di u flussu cù tx_avs_valid Deassertion è START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Desserts di signali validi

D5 D6

tx_avs_ready tx_avs_startofpacket

Desserts di signali pronti per dui cicli per inserisce END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 VIU D4

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 9.

U cuntrollu di flussu cù l'inserzione di marcatori di allineamentu
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN + 1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN + 1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

U cuntrollu di flussu cù START / END Paired CWs Coincide cù l'inserzione di marcatori di allineamentu

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Insertion Word di cuntrollu (CW).
U F-Tile Serial Lite IV Intel FPGA IP costruisce CW basati nantu à i segnali di input da a logica di l'utilizatori. I CW indicanu delimitatori di pacchetti, informazioni di u statu di trasmissione o dati d'utilizatori à u bloccu PCS è sò derivati da i codici di cuntrollu XGMII.
A tabella seguente mostra a descrizzione di i CW supportati:

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4. Descrizzione Funziunale 683074 | 2022.04.28

Tabella 11.
START END ALIGN

Descrizzione di i CW supportati

Numero di parolle (1 parolla

= 64 bits)

Iè

EMPTY_CYC

Iè

IDLE

Innò

DATA

Iè

In banda

Descrizzione
U principiu di u delimitatore di dati. Fine di u delimitatore di dati. Parola di cuntrollu (CW) per l'allineamentu RX. Ciclu viotu in un trasferimentu di dati. IDLE (fora di banda). Payload.

Table 12. CW Field Description
Campu RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Descrizzione
Campu riservatu. Pò esse usatu per l'estensione futura. Ligatu à 0.
Numero di byte validi in l'ultima parola (64-bit). Questu hè un valore di 3 bit. · 3'b000: 8 bytes · 3'b001: 1 byte · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 bytes
Numeru di parolle micca valide à a fine di un burst.
Indica l'interfaccia di streaming RX Avalon per affirmà un signalu di fine di pacchettu.
Indica l'interfaccia di streaming RX Avalon per affirmà un signalu di principiu di pacchettu.
Indica l'interfaccia di streaming RX Avalon per affirmà un iniziu di pacchettu è una fine di pacchettu in u stessu ciclu.
Verificate l'allineamentu RX.
I valori di CRC calculatu.
Indica chì a parolla di cuntrollu (CW) cuntene informazioni definite da l'utilizatori.

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4. Descrizzione Funziunale 683074 | 2022.04.28

4.1.2.1. Start-of-burst CW

Figura 11. Formatu CW Start-of-burst

START

63: 56

RSVD

55: 48

RSVD

47: 40

RSVD

dati

39:32 31:24

RSVD RSVD

23: 16

sop usr align=0 seop

15: 8

canale

7: 0

'hFB (START)

cuntrollu 7:0

Tabella 13.

In u modu Full, pudete inserisce u START CW affirmendu u signale tx_avs_startofpacket. Quandu affirmate solu u signalu tx_avs_startofpacket, u sop bit hè stabilitu. Quandu affirmate i signali tx_avs_startofpacket è tx_avs_endofpacket, u bit seop hè stabilitu.

START CW Field Values
Campu sop / seop
usr (8)
allineà

Valore

Sicondu u signale tx_is_usr_cmd:

1: Quandu tx_is_usr_cmd = 1

0: Quandu tx_is_usr_cmd = 0

In u modu Basic, u MAC manda un START CW dopu chì u reset hè desserted. Se ùn ci hè micca dati dispunibuli, u MAC manda continuamente EMPTY_CYC accoppiatu cù END è START CWs finu à chì cuminciate à mandà dati.

4.1.2.2. CW di fine di burst

Figura 12. Formatu CW End-of-burst

FINI

63: 56

'hFD

55: 48

CRC32[31:24]

47: 40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop = 1 RSVD RSVD RSVD

RSVD

15: 8

RSVD

VIU

7: 0

RSVD

num_valid_bytes_eob

cuntrollu

7: 0

(8) Questu hè supportatu solu in u modu Full.
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4. Descrizzione Funziunale 683074 | 2022.04.28

Tabella 14.

U MAC inserisce l'END CW quandu u tx_avs_endofpacket hè affirmatu. L'END CW cuntene u numeru di bytes validi à l'ultima parola di dati è l'infurmazioni CRC.

U valore CRC hè un risultatu CRC 32-bit per i dati trà START CW è a parolla di dati prima di END CW.

A tabella seguente mostra i valori di i campi in END CW.

END CW Field Values
Campu eop CRC32 num_valid_bytes_eob

valore 1
CRC32 valore calculatu. Numero di byte validi à l'ultima parola di dati.

4.1.2.3. Allineamentu Paired CW

Figura 13. Alignment Paired CW Format

ALIGN CW Pair cù START/END

Interfaccia XGMII a 64 + 8 bit

START

63: 56

RSVD

55: 48

RSVD

47: 40

RSVD

dati

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15: 8

RSVD

7: 0

'hFB

cuntrollu 7:0

Interfaccia XGMII a 64 + 8 bit

FINI

63: 56

'hFD

55: 48

RSVD

47: 40

RSVD

dati

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

RSVD

15: 8

RSVD

7: 0

RSVD

cuntrollu 7:0

L'ALIGN CW hè una CW accoppiata cù START/END o END/START CWs. Pudete inserisce l'ALIGN paired CW sia affirmendu u signale tx_link_reinit, stabilisce u contatore di u Periudu di l'Allineamentu, o inizià un reset. Quandu l'ALIGN paired CW hè inseritu, u campu di allineamentu hè stabilitu à 1 per inizià u bloccu d'allineamentu di u receptore per verificà l'allineamentu di dati in tutti i corsi.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Tabella 15.

ALIGN CW Field Values
Allineamentu di u campu
eop sop usr seop

Valore 1 0 0 0 0

4.1.2.4. Ciclu viotu CW

Figura 14. Formatu CW di ciclu viotu

EMPTY_CYC Coppia cù END/START

Interfaccia XGMII a 64 + 8 bit

FINI

63: 56

'hFD

55: 48

RSVD

47: 40

RSVD

dati

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

RSVD

15: 8

RSVD

7: 0

RSVD

cuntrollu 7:0

Interfaccia XGMII a 64 + 8 bit

START

63: 56

RSVD

55: 48

RSVD

47: 40

RSVD

dati

39:32 31:24

RSVD RSVD

23: 16

sop=0 usr=0 align=0 seop=0

15: 8

RSVD

7: 0

'hFB

cuntrollu 7:0

Tabella 16.

Quandu dessert tx_avs_valid per dui cicli di clock durante un burst, u MAC inserisce un EMPTY_CYC CW accoppiatu cù END/START CWs. Pudete aduprà sta CW quandu ùn ci hè micca dati dispunibuli per a trasmissione momentaneamente.

Quandu deassert tx_avs_valid per un ciclu, l'IP deassert tx_avs_valid per duie volte u periodu di tx_avs_valid deassertion per generà un paru di END/START CW.

EMPTY_CYC CW Field Values
Allineamentu di u campu
eop

Valore 0 0

cuntinuò…

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4. Descrizzione Funziunale 683074 | 2022.04.28

Field sop usr seop

Valore 0 0 0

4.1.2.5. Idle CW

Figura 15. Idle CW Format

IDLE CW

63: 56

'h07

55: 48

'h07

47: 40

'h07

dati

39:32 31:24

'h07'h07

23: 16

'h07

15: 8

'h07

7: 0

'h07

cuntrollu 7:0

U MAC inserisce u IDLE CW quandu ùn ci hè micca trasmissione. Duranti stu periodu, u signale tx_avs_valid hè bassu.
Pudete utilizà l'IDLE CW quandu un trasferimentu burst hè cumpletu o a trasmissione hè in un statu inattivu.

4.1.2.6. Data Word

A parolla di dati hè u payload di un pacchettu. I bits di cuntrollu XGMII sò tutti impostati à 0 in u formatu di parola di dati.

Figura 16. Data Word Format

Interfaccia XGMII a 64+8 bit

DATA WORD

63: 56

dati d'utilizatori 7

55: 48

dati d'utilizatori 6

47: 40

dati d'utilizatori 5

dati

39:32 31:24

dati d'utilizatore 4 dati d'utilizatore 3

23: 16

dati d'utilizatori 2

15: 8

dati d'utilizatori 1

7: 0

dati d'utilizatori 0

cuntrollu 7:0

4.1.3. TX CRC
Pudete attivà u bloccu TX CRC usendu u paràmetru Enable CRC in l'Editor di Parametri IP. Questa funzione hè supportata in i modi Basic è Full.

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4. Descrizzione Funziunale 683074 | 2022.04.28

U MAC aghjunghje u valore CRC à u END CW affirmendu u signale tx_avs_endofpacket. In u modu BASIC, solu l'ALIGN CW accoppiatu cù END CW cuntene un campu CRC validu.
U bloccu TX CRC interfaccia cù u bloccu TX Control Word Insertion è TX MII Encode. U bloccu TX CRC calcula u valore CRC per u valore di 64-bit di dati per ciclu da u START CW finu à u END CW.
Pudete affirmà u signale crc_error_inject per corrompere intenzionalmente e dati in una strada specifica per creà errori CRC.

4.1.4. Codificatore TX MII

L'encoder TX MII gestisce a trasmissione di pacchetti da u MAC à u TX PCS.

A figura seguente mostra u mudellu di dati nantu à u bus MII 8-bit in modu di modulazione PAM4. U START è END CW appariscenu una volta ogni dui corsi MII.

Figura 17. PAM4 Modulation Mode MII Data Pattern

CICLU 1

CICLU 2

CICLU 3

CICLU 4

CICLU 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

A figura seguente mostra u mudellu di dati nantu à u bus MII 8-bit in modu di modulazione NRZ. U START è END CW appariscenu in ogni corsia MII.

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 29

4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 18. NRZ Modulation Mode MII Data Pattern

CICLU 1

CICLU 2

CICLU 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CICLU 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CICLU 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS è PMA
L'IP F-Tile Serial Lite IV Intel FPGA configura u transceiver F-tile in modalità Ethernet PCS.

4.2. RX Datapath
U percorsu di dati RX hè custituitu da i seguenti cumpunenti: · Bloccu PMA · Bloccu PCS · Decodificatore MII · CRC · Bloccu Deskew · Bloccu di eliminazione di Parola di cuntrollu

F-Tile Serial Lite IV Intel® FPGA IP User Guide 30

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4. Descrizzione Funziunale 683074 | 2022.04.28
Figura 19. RX Datapath

À a logica d'utilizatore Avalon Streaming Interface
RX MAC
Eliminazione di Parola di cuntrollu
Deskew

CRC

Decoder MII

Interfaccia MII Custom PCS
PCS è PMA

Interfaccia seriale RX da un altru dispositivu FPGA
4.2.1. RX PCS è PMA
L'IP F-Tile Serial Lite IV Intel FPGA configura u transceiver F-tile in modalità Ethernet PCS.
4.2.2. Decoder RX MII
Stu bloccu identifica se i dati entranti cuntenenu parole di cuntrollu è marcatori di allineamentu. U decodificatore RX MII produce dati in forma di 1-bit validu, indicatore di marcatore 1-bit, indicatore di cuntrollu 1bit, è dati 64-bit per corsia.
4.2.3. RX CRC
Pudete attivà u bloccu TX CRC usendu u paràmetru Enable CRC in l'Editor di Parametri IP. Questa funzione hè supportata in i modi Basic è Full. U bloccu RX CRC interfaccia cù i blocchi RX Control Word Removal è RX MII Decoder. L'IP affirmeghja u signale rx_crc_error quandu si verifica un errore CRC.

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 31

4. Descrizzione Funziunale 683074 | 2022.04.28
L'IP annulla u rx_crc_error à ogni novu burst. Hè un output à a logica di l'utilizatori per a gestione di l'errore di a logica di l'utilizatori.
4.2.4. RX Deskew
U bloccu di deskew RX rileva i marcatori di allineamentu per ogni corsia è riallinea i dati prima di mandà à u bloccu di rimozione RX CW.
Pudete sceglie di lascià u core IP allineà automaticamente e dati per ogni strada quandu si verifica un errore di allineamentu, mettendu u paràmetru Habilita l'Allineamentu Auto in l'Editor di paràmetri IP. Se disattiveghjanu a funzione d'allineamentu automaticu, u core IP affirmeghja u signale rx_error per indicà l'errore di allinamentu. Duvete affirmà u rx_link_reinit per inizià u prucessu di allinamentu di a strada quandu si trova un errore di allinamentu di a strada.
U deskew RX rileva i marcatori di allineamentu basatu nantu à una macchina statale. U schema seguente mostra i stati in u bloccu di deskew RX.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 20.

RX Deskew Lane Alignment State Machine cù l'Allineamentu Auto Abilitatu Flussu Chart
Principià

IDLE

Reset = 1 sì no

Tutti i PCS

Innò

corsi pronti?

Iè

ASPETTA

Tutti i marcatori di sincronia no
rilevatu?
Iè
ALIGN

Innò
iè Timeout?

Iè
Persu di l'allineamentu?
senza fine

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 33

4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 21.

RX Deskew Lane Alignment State Machine cù allineamentu automaticu disattivatu Diagramma di flussu
Principià

IDLE

Reset = 1 sì no

Tutti i PCS

Innò

corsi pronti?

Iè

Iè
rx_link_reinit = 1
senza ERRORE

no sì Timeout?

ASPETTA
no Tutti i marcatori di sincronia
rilevatu?
iè ALIGN

Iè
Persu di l'allineamentu?
Innò
Fine
1. U prucessu di allineamentu principia cù u statu IDLE. U bloccu si move à u statu WAIT quandu tutti i corsi PCS sò pronti è rx_link_reinit hè disattivatu.
2. In u statu WAIT, u bloccu verifica tutti i marcatori rilevati sò affirmati in u stessu ciculu. Se sta cundizione hè vera, u bloccu si move à u statu ALIGNED.
3. Quandu u bloccu hè in u statu ALIGNED, indica chì i corsi sò allinati. In questu statu, u bloccu cuntinueghja à monitorà l'allineamentu di a strada è verificate se tutti i marcatori sò prisenti in u stessu ciculu. Se almenu un marcatore ùn hè micca presente in u stessu ciculu è u paràmetru Enable Auto Alignment hè stabilitu, u bloccu passa à u

F-Tile Serial Lite IV Intel® FPGA IP User Guide 34

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4. Descrizzione Funziunale 683074 | 2022.04.28

Statu IDLE per reinizializà u prucessu di allineamentu. Se Enable Auto Alignment ùn hè micca stabilitu è almenu un marcatore ùn hè micca presente in u stessu ciculu, u bloccu passa à u statu ERRORE è aspetta chì a logica di l'utilizatore per affirmà u signale rx_link_reinit per inizià u prucessu di allinamentu di a strada.

Figura 22. Realignment di corsia cù Abilita l'allineamentu automaticu attivatu rx_core_clk

rx_link_up

rx_link_reinit

è_tutti_marcatori

Statu di Deskew

ALGNATA

IDLE

ASPETTA

ALGNATA

AUTO_ALIGN = 1

Figura 23. Realignment di corsia cù Abilita l'allineamentu automaticu Disabilitatu rx_core_clk

rx_link_up

rx_link_reinit

è_tutti_marcatori

Statu di Deskew

ALGNATA

ERRORE

IDLE

ASPETTA

ALGNATA

AUTO_ALIGN = 0
4.2.5. Eliminazione di RX CW
Stu bloccu decodes i CWs è manda dati à a logica di l'utilizatori utilizendu l'interfaccia di streaming Avalon dopu a rimuzione di i CW.
Quandu ùn ci hè micca dati validi dispunibuli, u bloccu di rimozione RX CW deasserta u signale rx_avs_valid.
In u modu FULL, se u bit d'utilizatore hè stabilitu, stu bloccu affirmeghja u signale rx_is_usr_cmd è i dati in u primu ciclu di u clock sò usati cum'è infurmazione o cumandamentu definitu da l'utilizatore.
Quandu rx_avs_ready deasserts è rx_avs_valid asserts, u bloccu di rimozione RX CW genera una cundizione d'errore à a logica d'utilizatore.
I signali di streaming Avalon ligati à stu bloccu sò i seguenti: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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4. Descrizzione Funziunale 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (dispunibule solu in modalità Full)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
U F-Tile Serial Lite IV Intel FPGA IP hà quattru ingressi di clock chì generanu clock à diversi blocchi: · Clock di riferimentu di transceiver (xcvr_ref_clk) - Input clock da clock esternu
chips o oscillatori chì generanu clock per TX MAC, RX MAC, è TX è RX blocchi PCS persunalizati. Vede i Parametri per a gamma di frequenza supportata. · TX core clock (tx_core_clk) - Stu clock hè derivatu da u transceiver PLL hè utilizatu per TX MAC. Stu clock hè ancu un clock di output da u transceiver F-tile per cunnette à a logica d'utilizatore TX. · RX core clock (rx_core_clk) - Stu clock hè derivatu da u transceiver PLL hè utilizatu per RX deskew FIFO è RX MAC. Stu clock hè ancu un clock di output da u transceiver F-tile per cunnette à a logica di l'utilizatori RX. · Clock per l'interfaccia di ricunfigurazione di transceiver (reconfig_clk) - clock d'ingressu da circuiti di clock esterni o oscillatori chì genera orologi per l'interfaccia di ricunfigurazione di transceiver F-tile in i percorsi di dati TX è RX. A freccia di u clock hè da 100 à 162 MHz.
U schema di bloccu seguente mostra F-Tile Serial Lite IV Intel FPGA IP clock domains è e cunnessione in l'IP.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (cunnetta à a logica d'utilizatore)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (cunnetta à a logica d'utilizatore)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

serial_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (cunnetta à a logica d'utilizatore)

rx_core_clk= clk_pll_div64[mid_ch]

PCS persunalizati

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (cunnetta à a logica d'utilizatore)

Transceiver Ref Clock (xcvr_ref_clk)
Transceiver Ref Clock (xcvr_ref_clk)

oscillateur*

Legenda

Dispositiu FPGA
U duminiu di u core clock TX
U duminiu di u core clock RX
Dominiu di l'orologio di riferimentu di u transceiver Dispositivu esternu Segnali di dati

4.4. Reset è Link Initialization
U MAC, F-tile Hard IP, è i blocchi di ricunfigurazione anu signali di reset differenti: · TX è RX blocchi MAC utilizanu segnali di reset tx_core_rst_n è rx_core_rst_n. · tx_pcs_fec_phy_reset_n è rx_pcs_fec_phy_reset_n reset signali drive
u controller di reset soft per resettate l'IP Hard F-tile. · U bloccu di ricunfigurazione usa u signale di reset reconfig_reset.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 25. Reset Architecture
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

Dati Serial TX Dati Serial RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Resetta a logica
Informazioni correlate · Linee guida di reimpostazione a pagina 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation
4.4.1. TX Reset è Sequenza di Inizializazione
A sequenza di reset TX per F-Tile Serial Lite IV Intel FPGA IP hè a seguente: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, è reconfig_reset
simultaneamente per resettà l'IP duru F-tile, MAC, è i blocchi di ricunfigurazione. Rilasciate tx_pcs_fec_phy_reset_n è a ricunfigurazione resettata dopu avè aspittatu tx_reset_ack per assicurà chì i blocchi sò ripristinati bè. 2. L'IP poi affirmeghja i signali phy_tx_lanes_stable, tx_pll_locked, è phy_ehip_ready dopu chì tx_pcs_fec_phy_reset_n reset hè liberatu, per indicà chì TX PHY hè pronta per a trasmissione. 3. U signale tx_core_rst_n deasserts dopu à u signale phy_ehip_ready va altu. 4. L'IP cumencia à trasmette caratteri IDLE nantu à l'interfaccia MII una volta chì u MAC hè fora di resettore. Ùn ci hè micca esigenza per l'allineamentu di a strada TX è l'inclinazione perchè tutte e corsi usanu u stessu clock. 5. Mentre trasmette caratteri IDLE, u MAC affirmeghja u signale tx_link_up. 6. U MAC poi principia à trasmette ALIGN accoppiatu cù START / END o END / START CW à un intervallu fissu per inizià u prucessu di allinamentu di a strada di u receptore cunnessu.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 26.

TX Reset and Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reset è Sequenza di Inizializazione
A sequenza di reset RX per F-Tile Serial Lite IV Intel FPGA IP hè a seguente:
1. Assert rx_pcs_fec_phy_reset_n, rx_core_rst_n, è reconfig_reset simultaneously à resetten u F-tile duru IP, MAC, è blocchi reconfiguration. Rilasciate rx_pcs_fec_phy_reset_n è resettate a ricunfigurazione dopu avè aspittatu per rx_reset_ack per assicurà chì i blocchi sò resettati bè.
2. L'IP poi affirmeghja u signale phy_rx_pcs_ready dopu chì u reset PCS customizatu hè liberatu, per indicà RX PHY hè pronta per a trasmissione.
3. U signale rx_core_rst_n deasserts dopu à phy_rx_pcs_ready signale va altu.
4. L'IP principia u prucessu d'allineamentu di a strada dopu chì u resettore MAC RX hè liberatu è dopu avè ricevutu ALIGN accoppiatu cù START / END o END / START CW.
5. U bloccu deskew RX affirmeghja u signale rx_link_up una volta chì l'allinjamentu per tutti i corsi hè cumpletu.
6. L'IP poi affirmeghja u signale rx_link_up à a logica di l'utilizatori per indicà chì u ligame RX hè prestu per inizià a ricezione di dati.

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4. Descrizzione Funziunale 683074 | 2022.04.28

Figura 27. RX Reset and Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Calculu di u Rate di Link è di l'Efficienza di Bandwidth

U calculu di l'efficienza di larghezza di banda IP F-Tile Serial Lite IV Intel FPGA IP hè cum'è quì sottu:

Efficienza di larghezza di banda = raw_rate * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

Table 17. Variabili di Efficienza di Bandwidth Description

Variabile

Descrizzione

raw_rate burst_size

Questu hè u bit rate ottenuta da l'interfaccia seriale. raw_rate = larghezza SERDES * freccia di clock transceiver Esample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Valore di a dimensione di u burst. Per calculà l'efficienza di larghezza di banda media, utilizate u valore di dimensione di burst cumune. Per a tarifa massima, aduprate u valore di dimensione massima di burst.

burst_size_ovhd

U valore di a dimensione di u burst overhead.
In u modu Full, u valore burst_size_ovhd si riferisce à i CW accoppiati START è END.
In u modu Basic, ùn ci hè micca burst_size_ovhd perchè ùn ci hè micca CW accoppiati START è END.

align_marker_period

U valore di u periodu induve hè inseritu un marcatore di allinamentu. U valore hè 81920 clock cycle per a compilazione è 1280 per a simulazione rapida. Stu valore hè ottenutu da a logica dura PCS.

align_marker_width srl4_align_period

U numeru di cicli di clock induve un signalu di marcatore di allineamentu validu hè tenutu altu.
U numeru di cicli di clock trà dui marcatori di allineamentu. Pudete stabilisce stu valore utilizendu u paràmetru di Periudu di Allineamentu in l'Editor di Parametri IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 40

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4. Descrizzione Funziunale 683074 | 2022.04.28
I calculi di a tarifa di ligame sò quì sottu: Tariffa effettiva = efficienza di larghezza di banda * raw_rate Pudete ottene a frequenza massima di u clock d'utilizatori cù l'equazioni seguenti. U calculu di frequenza massima di u clock di l'utilizatori assume un streaming continuu di dati è ùn ci hè micca un ciculu IDLE in a logica di l'utilizatori. Questa tarifa hè impurtante quandu cuncepisce a logica di l'utilizatori FIFO per evità FIFO overflow. Frequenza massima di u clock d'utilizatore = ritmu efficace / 64

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 41

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5. Parametri

Table 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Description

Parametru

Valore

Default

Descrizzione

Opzioni di cuncepimentu generale

Tipu di modulazione PMA

· PAM4 · NRZ

PAM4

Selezziunà u modu di modulazione PCS.

Tipu PMA

· FHT · FGT

FGT

Sceglie u tipu di transceiver.

A tarifa di dati PMA

· Per u modu PAM4:
- Tipu di transceiver FGT: 20 Gbps 58 Gbps
- Tipu di transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Per u modu NRZ:
- Tipu di transceiver FGT: 10 Gbps 28.05 Gbps
- Tipu di transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Specifica a tarifa di dati effettiva à a pruduzzioni di u transceiver chì incorpora a trasmissione è altre spese generali. U valore hè calculatu da l'IP arrotondandu à 1 decimale in unità Gbps.

Modu PMA

· Duplex · Tx · Rx

Duplex

Per u tipu di transceiver FHT, a direzzione supportata hè solu duplex. Per u tipu di transceiver FGT, a direzzione supportata hè Duplex, Tx è Rx.

U numeru di PMA

· Per u modu PAM4:

corsie

— 1 à 12

· Per u modu NRZ:

— 1 à 16

Selezziunà u numeru di corsi. Per u disignu simplex, u numeru supportatu di corsi hè 1.

Frequenza di clock di riferimentu PLL

· Per u tipu di transceiver FHT: 156.25 MHz
· Per u tipu di transceiver FGT: 27.5 MHz 379.84375 MHz, secondu a tarifa di dati di transceiver scelta.

· Per u tipu di transceiver FHT: 156.25 MHz
· Per u tipu di transceiver FGT: 165 MHz

Specifica a frequenza di u clock di riferimentu di u transceiver.

Sistema PLL

—

clock di riferimentu

frequenza

170 MHz

Solu dispunibule per u tipu di transceiver FHT. Specifica u clock di riferimentu PLL di u Sistema è serà utilizatu cum'è input di F-Tile Reference è System PLL Clocks Intel FPGA IP per generà l'orologio PLL di u Sistema.

Frequenza PLL di u sistema
Periudu di allineamentu

— 128 65536

Attivà RS-FEC

Attivà

876.5625 MHz 128 Habilita

Specifica a frequenza di clock PLL di u Sistema.
Specifica u periodu di marcatura di allineamentu. U valore deve esse x2. Accende per attivà a funzione RS-FEC.
cuntinuò…

ISO 9001: 2015 Registratu

5. Parametri 683074 | 2022.04.28

Parametru

Valore

Default

Descrizzione

Disattivà

Per u modu di modulazione PAM4 PCS, RS-FEC hè sempre attivatu.

Interfaccia d'utilizatore

Modu streaming

· FULL · BASIC

Pienu

Selezziunate u streaming di dati per l'IP.

Full: Stu modu manda un ciclu di principiu di pacchettu è di fine di pacchettu in un quadru.

Basic: Questu hè un modu di streaming puru induve e dati sò mandati senza un iniziu di pacchettu, viotu è di fine di pacchettu per aumentà a larghezza di banda.

Attivà CRC

Attivati Disable

Disattivà

Accende per attivà a rilevazione è a correzione di errore CRC.

Habilita l'allineamentu automaticu

Attivati Disable

Disattivà

Attivate per attivà a funzione di allineamentu automaticu di corsia.

Abilita l'endpoint di debug

Attivati Disable

Disattivà

Quandu ON, u F-Tile Serial Lite IV Intel FPGA IP include un Endpoint di Debug integratu chì si cunnetta internamente à l'interfaccia Avalon mappata in memoria. L'IP pò realizà certi testi è funzioni di debug attraversu JTAG usendu a Console di Sistema. U valore predeterminatu hè Off.

Simplex Merging (Questu paràmetru hè dispunibule solu quandu selezziunate FGT dual simplex design).

RSFEC attivatu nantu à l'altru Serial Lite IV Simplex IP piazzatu à u stessu canali FGT

Attivati Disable

Disattivà

Attivate sta opzione se avete bisognu di una mistura di cunfigurazione cù RS-FEC attivata è disattivata per l'IP F-Tile Serial Lite IV Intel FPGA in un design dual simplex per u modu di transceiver NRZ, induve TX è RX sò posti nantu à a stessa FGT. canali (s).

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 43

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6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Segnali di clock

Table 19. Clock Signals

Nome

Direzzione di larghezza

Descrizzione

tx_core_clkout

Output TX core clock per l'interfaccia TX PCS persunalizata, TX MAC è logiche d'utilizatore in

u percorsu di dati TX.

Stu clock hè generatu da u bloccu PCS persunalizatu.

rx_core_clkout

Output RX core clock per l'interfaccia PCS persunalizata RX, RX deskew FIFO, RX MAC

è logiche d'utilizatori in u percorsu di dati RX.

Stu clock hè generatu da u bloccu PCS persunalizatu.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Input Transceiver clock di riferimentu.

Quandu u tipu di transceiver hè stabilitu à FGT, cunnette stu clock à u signale di output (out_refclk_fgt_0) di u F-Tile Reference and System PLL Clocks Intel FPGA IP. Quandu u tipu di transceiver hè stallatu à FHT, cunnette

stu clock à u signale di output (out_fht_cmmpll_clk_0) di u F-Tile Reference and System PLL Clocks Intel FPGA IP.

Vede i Parametri per a gamma di frequenza supportata.

Input Input clock per l'interfaccia di ricunfigurazione di transceiver.

A freccia di u clock hè da 100 à 162 MHz.

Cunnette stu signalu di clock di input à circuiti di clock esterni o oscillatori.

Input Input clock per l'interfaccia di ricunfigurazione di transceiver.

A freccia di u clock hè da 100 à 162 MHz.

Cunnette stu signalu di clock di input à circuiti di clock esterni o oscillatori.

out_systempll_clk_ 1

Input

Orologio PLL di sistema.
Cunnette stu clock à u signale di output (out_systempll_clk_0) di u F-Tile Reference and System PLL Clocks Intel FPGA IP.

Parametri di l'infurmazioni correlati à a pagina 42

6.2. Resetta i signali

Table 20. Reset Signals

Nome

Direzzione di larghezza

tx_core_rst_n

Input

Clock Domain Asynchronous

rx_core_rst_n

Input

Asynchronous

tx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Descrizzione

Segnale di reset attivu-bassu. Resetta l'F-Tile Serial Lite IV TX MAC.

Segnale di reset attivu-bassu. Resetta l'F-Tile Serial Lite IV RX MAC.

Segnale di reset attivu-bassu.

cuntinuò…

ISO 9001: 2015 Registratu

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nome

Width Direction Clock Domain

Descrizzione

Resetta i PCS customizati F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Segnale di reset attivu-bassu. Resetta i PCS customizati F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Segnale di reset attivu-altu.

Resetta u bloccu di ricunfigurazione di l'interfaccia mappata in memoria Avalon.

reconfig_sl_reset

Input reconfig_sl_clk Segnale di reset attivu-altu.

Resetta u bloccu di ricunfigurazione di l'interfaccia mappata in memoria Avalon.

6.3. Segnali MAC

Tabella 21.

Segnali TX MAC
In questa tavula, N rapprisenta u numeru di corsi stabiliti in l'editore di paràmetri IP.

Nome

Larghezza

Direction Clock Domain

Descrizzione

tx_avs_ready

Output tx_core_clkout Avalon streaming signal.

Quandu affirmatu, indica chì u TX MAC hè prontu à accettà dati.

tx_avs_data

· (64*N)*2 (modu PAM4)
· 64*N (modu NRZ)

Input

tx_core_clkout Segnale streaming Avalon. Dati TX.

tx_avs_channel

Input tx_core_clkout signal streaming Avalon.

U numeru di canali per i dati trasferiti nantu à u ciculu attuale.

Stu signale ùn hè micca dispunibule in u modu Basic.

tx_avs_valid

Input tx_core_clkout signal streaming Avalon.

Quandu affirmatu, indica chì u signale di dati TX hè validu.

tx_avs_startofpacket

Input tx_core_clkout signal streaming Avalon.

Quandu affirmatu, indica l'iniziu di un pacchettu di dati TX.

Affirmate per un solu ciclu di clock per ogni pacchettu.

Stu signale ùn hè micca dispunibule in u modu Basic.

tx_avs_endofpacket

Input tx_core_clkout signal streaming Avalon.

Quandu affirmatu, indica a fine di un pacchettu di dati TX.

Affirmate per un solu ciclu di clock per ogni pacchettu.

Stu signale ùn hè micca dispunibule in u modu Basic.

tx_avs_empty

Input tx_core_clkout signal streaming Avalon.

Indica u numeru di parolle micca valide in u burst finali di i dati TX.

Stu signale ùn hè micca dispunibule in u modu Basic.

tx_num_valid_bytes_eob

Input

tx_core_clkout

Indica u numeru di bytes validi in l'ultima parola di u burst finali. Stu signale ùn hè micca dispunibule in u modu Basic.
cuntinuò…

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nome tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

larghezza 1
1 1
N 5

Direction Clock Domain

Descrizzione

Input

tx_core_clkout

Quandu affirmatu, stu signale inizia un ciculu d'infurmazione definitu da l'utilizatori.
Affirmate stu signalu à u listessu ciclu di clock cum'è l'affirmazione tx_startofpacket.
Stu signale ùn hè micca dispunibule in u modu Basic.

Output tx_core_clkout Quandu affirmatu, indica chì u ligame di dati TX hè prontu per a trasmissione di dati.

Output

tx_core_clkout

Quandu affirmatu, stu signale inizia u riallineamentu di e corsie.
Affirmate stu signalu per un ciclu di clock per attivà u MAC per mandà ALIGN CW.

Input

tx_core_clkout Quandu affirmatu, u MAC injects un errore CRC32 à i corsi selezziunati.

Output tx_core_clkout Ùn hè micca usatu.

U diagramma di timing seguente mostra un example di trasmissioni di dati TX di 10 parole da a logica d'utilizatore attraversu 10 corsie seriali TX.

Figura 28.

Diagramma di u tempu di trasmissione di dati TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Strada 0

…………

STRT 0 10

N-10 END STRT 0

Strada 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Strada 9

…………

STRT 9 19

N-1 END STRT 9

N-1 FINE IDLE IDLE

Tabella 22.

Segnali RX MAC
In questa tavula, N rapprisenta u numeru di corsi stabiliti in l'editore di paràmetri IP.

Nome

Larghezza

Direction Clock Domain

Descrizzione

rx_avs_ready

Input rx_core_clkout Avalon streaming signal.

Quandu affirmatu, indica chì a logica di l'utilizatori hè pronta per accettà dati.

rx_avs_data

(64*N)*2 (modu PAM4)
64*N (modu NRZ)

Output

rx_core_clkout Segnale di streaming Avalon. Dati RX.

rx_avs_channel

Output rx_core_clkout Avalon streaming signal.

U numeru di canali per esse dati

ricevutu nantu à u ciclu attuale.

Stu signale ùn hè micca dispunibule in u modu Basic.

rx_avs_valid

Output rx_core_clkout Avalon streaming signal.

cuntinuò…

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Nome

Larghezza

Direction Clock Domain

Descrizzione

Quandu affirmatu, indica chì u signale di dati RX hè validu.

rx_avs_startofpacket

Output rx_core_clkout Avalon streaming signal.

Quandu affirmatu, indica l'iniziu di un pacchettu di dati RX.

Affirmate per un solu ciclu di clock per ogni pacchettu.

Stu signale ùn hè micca dispunibule in u modu Basic.

rx_avs_endofpacket

Output rx_core_clkout Avalon streaming signal.

Quandu affirmatu, indica a fine di un pacchettu di dati RX.

Affirmate per un solu ciclu di clock per ogni pacchettu.

Stu signale ùn hè micca dispunibule in u modu Basic.

rx_avs_empty

Output rx_core_clkout Avalon streaming signal.

Indica u numeru di parolle micca valide in u burst finali di i dati RX.

Stu signale ùn hè micca dispunibule in u modu Basic.

rx_num_valid_bytes_eob

Output

rx_core_clkout Indica u numeru di bytes validi in l'ultima parola di u burst finali.
Stu signale ùn hè micca dispunibule in u modu Basic.

rx_is_usr_cmd

Output rx_core_clkout Quandu affirmatu, stu signale inizia un utilizatore-

ciculu d'infurmazione definitu.

Affirmate stu signalu à u listessu ciclu di clock cum'è l'affirmazione tx_startofpacket.

Stu signale ùn hè micca dispunibule in u modu Basic.

rx_link_up

Output rx_core_clkout Quandu affirmatu, indica u ligame di dati RX

hè pronta per a ricezione di dati.

rx_link_reinit

Input rx_core_clkout Quandu affirmatu, stu signale inizia i corsi

riallineamentu.

Se disattiveghjate Abilita l'Allineamentu Auto, affirmate stu signalu per un ciclu di clock per attivà u MAC per riallineà e corsie. Se l'attivazione di l'allineamentu automaticu hè stabilitu, u MAC riallinea automaticamente e corsie.

Ùn affirmate micca stu signalu quandu Abilita l'allineamentu automaticu hè stabilitu.

rx_error

(N*2*2)+3 (modu PAM4)
(N*2)*3 (modu NRZ)

Output

rx_core_clkout

Quandu affirmatu, indica chì e cundizioni d'errore si verificanu in u percorsu di dati RX.
· [(N*2+2):N+3] = Indica l'errore PCS per una corsia specifica.
· [N+2] = Indica un errore di allineamentu. Riinizializà l'allineamentu di a corsia se questu bit hè affirmatu.
· [N+1] = Indica chì i dati sò trasmessi à a logica di l'utilizatori quandu a logica d'utilizatore ùn hè micca pronta.
· [N] = Indica a perdita di l'allineamentu.
· [(N-1):0] = Indica chì i dati cuntenenu errore CRC.

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Segnali di ricunfigurazione di transceiver

Tabella 23.

Segnali di ricunfigurazione PCS
In questa tavula, N rapprisenta u numeru di corsi stabiliti in l'editore di paràmetri IP.

Nome

Larghezza

Direction Clock Domain

Descrizzione

reconfig_sl_read

Input reconfig_sl_ PCS reconfiguration read command

clk

signali.

reconfig_sl_write

Input reconfig_sl_ scrittura di ricunfigurazione PCS

clk

signali di cumandamentu.

reconfig_sl_indirizzu

14 bits + clogb2N

Input

reconfig_sl_ clk

Specifica l'indirizzu di l'interfaccia di riconfigurazione di PCS Avalon mappatu in memoria in una corsia scelta.
Ogni corsia hà 14 bits è i bit superiori si riferisce à l'offset di corsia.
Example, per un disignu NRZ/PAM4 di 4 corsie, cù reconfig_sl_address[13:0] riferite à u valore di l'indirizzu:
· reconfig_sl_address[15:1 4] stabilitu à 00 = indirizzu per a corsia 0.
· reconfig_sl_address[15:1 4] stabilitu à 01 = indirizzu per a corsia 1.
· reconfig_sl_address[15:1 4] stabilitu à 10 = indirizzu per a corsia 2.
· reconfig_sl_address[15:1 4] stabilitu à 11 = indirizzu per a corsia 3.

reconfig_sl_readdata

Output reconfig_sl_ Specifica i dati di ricunfigurazione PCS

clk

per esse lettu da un ciclu prontu in a

corsia scelta.

reconfig_sl_waitrequest

Output reconfig_sl_ Rappresenta a ricunfigurazione di PCS

clk

Interfaccia mappata di memoria Avalon

segnale di stalling in una corsia scelta.

reconfig_sl_writedata

Input reconfig_sl_ Specifica i dati di ricunfigurazione PCS

clk

per esse scrittu annantu à un ciculu di scrittura in a

corsia scelta.

reconfig_sl_readdata_vali

Output

reconfig_sl_ Specifica a ricunfigurazione di PCS

clk

dati ricevuti hè validu in un sceltu

corsia.

Tabella 24.

F-Tile Hard IP Reconfiguration Signals
In questa tavula, N rapprisenta u numeru di corsi stabiliti in l'editore di paràmetri IP.

Nome

Larghezza

Direction Clock Domain

Descrizzione

reconfig_read

Input reconfig_clk Lettura di ricunfigurazione PMA

signali di cumandamentu.

reconfig_write

Input reconfig_clk Scrittura di ricunfigurazione PMA

signali di cumandamentu.

riconfig_indirizzu

18 bits + clog2bN

Input

reconfig_clk

Specifica l'indirizzu di l'interfaccia di mappa di memoria PMA Avalon in una corsia scelta.
cuntinuò…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 48

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6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nome
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Larghezza
32 1 32 1

Direction Clock Domain

Descrizzione

In i dui modi PAM4 è NRZ, ogni corsia hà 18 bits è i bit superiori rimanenti si riferiscenu à l'offset di corsia.
Example, per un disignu à 4 corsie:
· reconfig_address[19:18] stabilitu à 00 = indirizzu per a corsia 0.
· reconfig_address[19:18] stabilitu à 01 = indirizzu per a corsia 1.
· reconfig_address[19:18] stabilitu à 10 = indirizzu per a corsia 2.
· reconfig_address[19:18] stabilitu à 11 = indirizzu per a corsia 3.

Output

reconfig_clk Specifica i dati PMA da leghje da un ciclu prontu in una corsia selezziunata.

Output

reconfig_clk Rappresenta u signale di stalling di l'interfaccia mappata in memoria PMA Avalon in una corsia scelta.

Input

reconfig_clk Specifica i dati PMA per esse scritti nantu à un ciclu di scrittura in una corsia scelta.

Output

reconfig_clk Specifica a ricunfigurazione PMA chì i dati ricevuti sò validi in una corsia scelta.

6.5. Segnali PMA

Tabella 25.

Segnali PMA
In questa tavula, N rapprisenta u numeru di corsi stabiliti in l'editore di paràmetri IP.

Nome

Larghezza

Direction Clock Domain

Descrizzione

phy_tx_lanes_stable

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous Quandu affirmatu, indica chì u datapath TX hè prontu à mandà dati.

tx_pll_locked

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous Quandu affirmatu, indica chì u TX PLL hà ottenutu u statu di serratura.

phy_ehip_ready

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous

Quandu affirmatu, indica chì u PCS persunalizatu hà finitu l'inizializazione interna è pronta per a trasmissione.
Stu signale affirmeghja dopu tx_pcs_fec_phy_reset_n è tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Output TX serial clock TX serial pins.

rx_serial_data

Input RX serial clock RX serial pins.

phy_rx_block_lock

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous Quandu affirmatu, indica chì l'allineamentu di u bloccu 66b hè finitu per i corsi.

rx_cdr_lock

N*2 (modu PAM4)

Output

Asynchronous

Quandu affirmatu, indica chì l'orologi recuperati sò chjusi à i dati.
cuntinuò…

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F-Tile Serial Lite IV Intel® FPGA IP User Guide 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Nome phy_rx_pcs_ready phy_rx_hi_ber

Larghezza

Direction Clock Domain

Descrizzione

N (modu NRZ)

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous

Quandu affirmatu, indica chì i corsi RX di u canali Ethernet currispondente sò cumplettamente allineati è pronti per riceve dati.

N*2 (modu PAM4)
N (modu NRZ)

Output

Asynchronous

Quandu affirmatu, indica chì u RX PCS di u canali Ethernet currispondente hè in un statu HI BER.

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683074 | 2022.04.28 Mandate Feedback

7. Designing cù F-Tile Serial Lite IV Intel FPGA IP

7.1. Reset Guidelines
Segui queste linee di reset per implementà u vostru reset à livellu di sistema.
· Attaccà i segnali tx_pcs_fec_phy_reset_n è rx_pcs_fec_phy_reset_n inseme à u livellu di u sistema per resettate u PCS TX è RX simultaneamente.
· Asserisce i segnali tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, è reconfig_reset à u stessu tempu. Vede Reset and Link Initialization per più infurmazione nantu à e sequenze di reset IP è inizializazione.
· Mantene tx_pcs_fec_phy_reset_n, è rx_pcs_fec_phy_reset_n signali bassu, è reconfig_reset signal high è aspettate tx_reset_ack è rx_reset_ack per resettate bè l'IP duru F-tile è i blocchi di ricunfigurazione.
· Per ottene una cunnessione rapida trà i dispositi FPGA, resettate l'IP F-Tile Serial Lite IV Intel FPGA cunnessi à u stessu tempu. Consultate F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'Usuariu per infurmazione nantu à u monitoraghju di u ligame IP TX è RX cù u toolkit.
Information Related
· Reset and Link Initialization à pagina 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Guide d'utilisation

7.2. Linee di gestione di errore

A tavula seguente elenca e linee di gestione di l'errore per e cundizioni d'errore chì ponu accade cù u disignu IP F-Tile Serial Lite IV Intel FPGA.

Table 26. Cundizione d'errore è guida di a manipulazione

Cundizione di errore
Una o più corsie ùn ponu micca stabilisce a cumunicazione dopu un determinatu tempu.

Guidelines
Implementà un sistema di time-out per resettate u ligame à u livellu di l'applicazione.

Una corsia perde a cumunicazione dopu chì a cumunicazione hè stabilita.
Una corsia perde a cumunicazione durante u prucessu di deskew.

Questu pò accade dopu o durante e fasi di trasferimentu di dati. Implementa una rilevazione di perdita di ligame à u livellu di l'applicazione è resettate u ligame.
Implementà u prucessu di reinizializazione di u ligame per a strada errata. Avete da assicurà chì u routing di u bordu ùn supera micca 320 UI.

L'allineamentu di a strada di perdita dopu chì tutti i corsi sò stati allinati.

Questu pò accade dopu o durante e fasi di trasferimentu di dati. Implementa una rilevazione di perdita di allineamentu di corsia à u livellu di l'applicazione per riavvia u prucessu di allineamentu di corsia.

ISO 9001: 2015 Registratu

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8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Version Intel Quartus Prime
21.3

Versione IP Core 3.0.0

Guida per l'utente F-Tile Serial Lite IV Intel® FPGA IP User Guide

ISO 9001: 2015 Registratu

683074 | 2022.04.28 Mandate Feedback

9. Storia di Revisione di Documenti per u F-Tile Serial Lite IV Intel FPGA IP User Guide

Versione di u Documentu 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Version Intel Quartus Prime
22.1
21.3 21.3 21.2

Versione IP 5.0.0
3.0.0 3.0.0 2.0.0

Cambiamenti
· Tavola aghjurnata: F-Tile Serial Lite IV Intel FPGA IP Features - Descrizzione aghjurnata di trasferimentu di dati cù supportu supplementu FHT transceiver rate: 58G NRZ, 58G PAM4, è 116G PAM4
· Tavola aghjurnata: F-Tile Serial Lite IV Intel FPGA IP Parametru Descrizione - Aggiuntu novu paràmetru · Frequenza di u clock di riferimentu PLL di u sistema · Abilita l'endpoint di debug - Aghjurnatu i Valori per a tarifa di dati PMA - Aggiornatu u nome di i paràmetri per currisponde à GUI
· Aghjurnatu a descrizzione per u trasferimentu di dati in Table: F-Tile Serial Lite IV Intel FPGA IP Features.
· Rinominatu u nome di a tavola IP à F-Tile Serial Lite IV Intel FPGA IP Parameter Description in a sezione Parametri per a chiarezza.
· Tabella aghjurnata: paràmetri IP: - Aggiuntu un novu paràmetru - RSFEC attivatu nantu à l'altru Serial Lite IV Simplex IP pusatu à u stessu canali FGT. - Aghjurnatu i valori predeterminati per a frequenza di u clock di riferimentu di Transceiver.
Liberazione iniziale.

ISO 9001: 2015 Registratu

Documenti / Risorse

	intel F Tile Serial Lite IV Intel FPGA IP [pdfGuida di l'utente F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfGuida di l'utente F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP