ALINX ZYNQ FPGA Bodi ya Maendeleo AC7Z020
Rekodi ya Toleo
| Toleo | Tarehe | Kutolewa Na | Maelezo |
| Ufu 1.0 | 2020-06-28 | Rachel Zhou | Toleo la Kwanza |
Utangulizi wa Bodi ya AC7Z020
AC7Z020 (mfano wa bodi ya msingi, sawa hapa chini) bodi ya msingi ya FPGA, chip ya ZYNQ inategemea XC7Z020-2CLG400I ya mfululizo wa XILINX wa kampuni ya ZYNQ7000. Mfumo wa PS wa chipu wa ZYNQ huunganisha vichakataji viwili vya ARM CortexTM-A9, viunganishi vya AMBA®, kumbukumbu ya ndani, miingiliano ya kumbukumbu ya nje na viambajengo. FPGA ya chipu ya ZYNQ ina seli nyingi za mantiki zinazoweza kupangwa, DSP na RAM ya ndani.
Bodi hii ya msingi hutumia chips mbili za Micron MT41K256M16TW-107 DDR3, ambayo kila moja ina uwezo wa 512MB; chipsi mbili za DDR huchanganyika na kuunda upana wa basi wa data wa biti-32, na mzunguko wa saa wa data ya kusoma na kuandika kati ya ZYNQ na DDR3 Hadi 533Mhz; usanidi huu unaweza kukidhi mahitaji ya uchakataji wa data wa data ya juu-bandwidth ya mfumo
Ili kuunganishwa na ubao wa mtoa huduma, viunganishi viwili vya ubao hadi ubao vya ubao huu wa msingi vinapanuliwa na bandari za USB kwenye upande wa PS, miingiliano ya Gigabit Ethernet, miingiliano ya kadi ya SD, na bandari zingine za MIO zilizobaki (48). Na karibu bandari zote za IO (122) za BANK13, BAN34 na BANK35 kwa upande wa PL, ambapo viwango vya IO vya BANK34 na BANK35 vinaweza kurekebishwa kwa kuchukua nafasi ya chipu ya LDO kwenye ubao wa msingi ili kukidhi mahitaji ya mtumiaji kwa miingiliano ya kiwango tofauti. . Kwa watumiaji wanaohitaji IO nyingi, bodi hii ya msingi itakuwa chaguo nzuri. Na sehemu ya uunganisho wa IO, Chip ZYNQ kwa interface kati ya urefu sawa na usindikaji tofauti, na ukubwa wa bodi ya msingi ni 35 * 42 (mm) tu, ambayo inafaa sana kwa maendeleo ya sekondari.
Chipu ya ZYNQ
Bodi ya msingi ya FPGA AC7Z020 hutumia chipu ya mfululizo ya Zynq7000 ya Xilinx, moduli XC7Z020-2CLG400I. Mfumo wa PS wa chip huunganisha vichakataji viwili vya ARM Cortex™-A9, viunganishi vya AMBA®, kumbukumbu ya ndani, miingiliano ya kumbukumbu ya nje na vifaa vya pembeni. Vifaa hivi vya pembeni hasa ni pamoja na kiolesura cha basi la USB, kiolesura cha Ethaneti, kiolesura cha SD/SDIO, kiolesura cha basi cha I2C, kiolesura cha basi cha CAN, kiolesura cha UART, GPIO n.k. PS inaweza kufanya kazi kwa kujitegemea na kuwasha ikiwa imewashwa au kuweka upya. Kielelezo 2-1 kilielezea kwa kina Mchoro wa Jumla wa Kizuizi cha Chip ya ZYNQ7000.
Vigezo kuu vya sehemu ya mfumo wa PS ni kama ifuatavyo
- Kichakataji programu cha msingi cha ARM cha msingi wa CortexA9, usanifu wa ARM-v7, hadi 1GHz
- Maagizo ya kiwango cha 32 na kashe ya data ya 1KB kwa kila CPU, akiba ya 512KB ya kiwango cha 2 na hisa 2 za CPU
- ROM ya kuwasha kwenye chipu na RAM ya 256KB kwenye chipu
- Kiolesura cha hifadhi ya nje, inasaidia 16/32 bit DDR2, kiolesura cha DDR3
- Usaidizi wa Gigabit NIC mbili: kiolesura cha DMA, GMII, RGMII, SGMII.
- Miingiliano miwili ya USB2.0 OTG, kila moja ikisaidia hadi nodi 12
- Njia mbili za mabasi ya CAN2.0B
- Kadi mbili za SD, SDIO, vidhibiti vinavyooana vya MMC
- SPI 2, UART 2, violesura 2 vya I2C
- Jozi 4 za 32bit GPIO, 54 (32 + 22) kama mfumo wa PS IO, 64 zimeunganishwa kwenye PL
- Muunganisho wa kipimo data cha juu ndani ya PS na PS hadi PL
Vigezo kuu vya sehemu ya mantiki ya PL ni kama ifuatavyo
- Seli za mantiki: 85K
- Majedwali ya kuangalia (LUTs): 53,200
- Flip-flops: 106,400
- 18x25MACCs:220
- Kuzuia RAM: 4.9Mb
- Vigeuzi viwili vya AD kwa on-chip voltage, uwezo wa kutambua halijoto na hadi chaneli 17 za pembejeo tofauti za nje, 1MBPS XC7Z020-2CLG400I kiwango cha kasi cha chipu ni -2, daraja la viwandani, kifurushi ni BGA400, lami ya pini ni 0.8mm ufafanuzi maalum wa modeli ya chip wa mfululizo wa ZYNQ7000 umeonyeshwa kwenye Mchoro 2- 2
DDR3 DRAM
Bodi ya msingi ya FPGA AC7Z020 ina vichipu viwili vya Micron 512MB DDR3 SDRAM, mfano MT41K257M16TW-107 (Inaoana na Hynix H5TQ4G63AFR-PBI). Upana wa jumla wa basi wa DDR3 SDRAM ni 32bit. DDR3 SDRAM inafanya kazi kwa kasi ya juu ya 533MHz (kiwango cha data 1066Mbps). Mfumo wa kumbukumbu wa DDR3 umeunganishwa moja kwa moja na kiolesura cha kumbukumbu cha BANK 502 ya Mfumo wa Usindikaji wa ZYNQ (PS). Usanidi maalum wa DDR3 SDRAM umeonyeshwa kwenye Jedwali 3-1 hapa chini:
| Nambari kidogo | Mfano wa Chip | Uwezo | Kiwanda |
| U8,U9 | MT41K256M16TW-107 | 256M x 16bit | Mikroni |
Muundo wa vifaa vya DDR3 unahitaji uzingatiaji mkali wa uadilifu wa ishara. Tumezingatia kikamilifu kipingamizi/kituo kinacholingana, udhibiti wa kizuizi, na ufuatiliaji wa urefu katika muundo wa saketi na muundo wa PCB ili kuhakikisha utendakazi wa kasi ya juu na thabiti wa DDR3. Muunganisho wa maunzi ya DDR3 DRAM umeonyeshwa kwenye Mchoro 3-1: 
Mgawo wa pini ya DDR3 DRAM
| Jina la Ishara | Nambari ya siri ya ZYNQ | Nambari ya siri ya ZYNQ |
| DDR3_DQS0_P | PS_DDR_DQS_P0_502 | C2 |
| DDR3_DQS0_N | PS_DDR_DQS_N0_502 | B2 |
| DDR3_DQS1_P | PS_DDR_DQS_P1_502 | G2 |
| DDR3_DQS1_N | PS_DDR_DQS_N1_502 | F2 |
| DDR3_DQS2_P | PS_DDR_DQS_P2_502 | R2 |
| DDR3_DQS2_N | PS_DDR_DQS_N2_502 | T2 |
| DDR3_DQS3_P | PS_DDR_DQS_P3_502 | W5 |
| DDR3_DQS4_N | PS_DDR_DQS_N3_502 | W4 |
| DDR3_D0 | PS_DDR_DQ0_502 | C3 |
| DDR3_D1 | PS_DDR_DQ1_502 | B3 |
| DDR3_D2 | PS_DDR_DQ2_502 | A2 |
| DDR3_D3 | PS_DDR_DQ3_502 | A4 |
| DDR3_D4 | PS_DDR_DQ4_502 | D3 |
| DDR3_D5 | PS_DDR_DQ5_502 | D1 |
| DDR3_D6 | PS_DDR_DQ6_502 | C1 |
| DDR3_D7 | PS_DDR_DQ7_502 | E1 |
| DDR3_D8 | PS_DDR_DQ8_502 | E2 |
| DDR3_D9 | PS_DDR_DQ9_502 | E3 |
| DDR3_D10 | PS_DDR_DQ10_502 | G3 |
| DDR3_D11 | PS_DDR_DQ11_502 | H3 |
| DDR3_D12 | PS_DDR_DQ12_502 | J3 |
| DDR3_D13 | PS_DDR_DQ13_502 | H2 |
| DDR3_D14 | PS_DDR_DQ14_502 | H1 |
| DDR3_D15 | PS_DDR_DQ15_502 | J1 |
| DDR3_D16 | PS_DDR_DQ16_502 | P1 |
| DDR3_D17 | PS_DDR_DQ17_502 | P3 |
| DDR3_D18 | PS_DDR_DQ18_502 | R3 |
| DDR3_D19 | PS_DDR_DQ19_502 | R1 |
| DDR3_D20 | PS_DDR_DQ20_502 | T4 |
| DDR3_D21 | PS_DDR_DQ21_502 | U4 |
| DDR3_D22 | PS_DDR_DQ22_502 | U2 |
| DDR3_D23 | PS_DDR_DQ23_502 | U3 |
| DDR3_D24 | PS_DDR_DQ24_502 | V1 |
| DDR3_D25 | PS_DDR_DQ25_502 | Y3 |
| DDR3_D26 | PS_DDR_DQ26_502 | W1 |
| DDR3_D27 | PS_DDR_DQ27_502 | Y4 |
| DDR3_D28 | PS_DDR_DQ28_502 | Y2 |
| DDR3_D29 | PS_DDR_DQ29_502 | W3 |
| DDR3_D30 | PS_DDR_DQ30_502 | V2 |
| DDR3_D31 | PS_DDR_DQ31_502 | V3 |
| DDR3_DM0 | PS_DDR_DM0_502 | A1 |
| DDR3_DM1 | PS_DDR_DM1_502 | F1 |
| DDR3_DM2 | PS_DDR_DM2_502 | T1 |
| DDR3_DM3 | PS_DDR_DM3_502 | Y1 |
| DDR3_A0 | PS_DDR_A0_502 | N2 |
| DDR3_A1 | PS_DDR_A1_502 | K2 |
| DDR3_A2 | PS_DDR_A2_502 | M3 |
| DDR3_A3 | PS_DDR_A3_502 | K3 |
| DDR3_A4 | PS_DDR_A4_502 | M4 |
| DDR3_A5 | PS_DDR_A5_502 | L1 |
| DDR3_A6 | PS_DDR_A6_502 | L4 |
| DDR3_A7 | PS_DDR_A7_502 | K4 |
| DDR3_A8 | PS_DDR_A8_502 | K1 |
| DDR3_A9 | PS_DDR_A9_502 | J4 |
| DDR3_A10 | PS_DDR_A10_502 | F5 |
| DDR3_A11 | PS_DDR_A11_502 | G4 |
| DDR3_A12 | PS_DDR_A12_502 | E4 |
| DDR3_A13 | PS_DDR_A13_502 | D4 |
| DDR3_A14 | PS_DDR_A14_502 | F4 |
| DDR3_BA0 | PS_DDR_BA0_502 | L5 |
| DDR3_BA1 | PS_DDR_BA1_502 | R4 |
| DDR3_BA2 | PS_DDR_BA2_502 | J5 |
| DDR3_S0 | PS_DDR_CS_B_502 | N1 |
| DDR3_RAS | PS_DDR_RAS_B_502 | P4 |
| DDR3_CAS | PS_DDR_CAS_B_502 | P5 |
| DDR3_WE | PS_DDR_WE_B_502 | M5 |
| DDR3_ODT | PS_DDR_ODT_502 | N5 |
| DDR3_RESET | PS_DDR_DRST_B_502 | B4 |
| DDR3_CLK0_P | PS_DDR_CKP_502 | L2 |
| DDR3_CLK0_N | PS_DDR_CKN_502 | M2 |
| DDR3_CKE | PS_DDR_CKE_502 | N3 |
Kiwango cha QSPI
Bodi ya msingi ya FPGA AC7Z020 ina chipu moja ya 256MBit Quad-SPI FLASH, mtindo wa flash ni W25Q256FVEI, ambao hutumia 3.3V CMOS vol.tage kiwango. Kutokana na hali isiyo tete ya QSPI FLASH, inaweza kutumika kama kifaa cha kuwasha mfumo kuhifadhi picha ya mfumo wa kuwasha. Picha hizi ni pamoja na FPGA kidogo files, msimbo wa maombi ya ARM, na data nyingine ya mtumiaji files. Miundo maalum na vigezo vinavyohusiana vya QSPI FLASH vinaonyeshwa katika Jedwali 4-1.
| Nafasi | Mfano | Uwezo | Kiwanda |
| U15 | W25Q256FVEI | 32M Byte | Winbond |
QSPI FLASH imeunganishwa kwenye bandari ya GPIO ya BANK500 katika sehemu ya PS ya chipu ya ZYNQ. Katika muundo wa mfumo, utendakazi wa mlango wa GPIO wa milango hii ya PS unahitaji kusanidiwa kama kiolesura cha QSPI FLASH. Kielelezo 4-1 kinaonyesha Mwako wa QSPI kwenye mpangilio. 
Sanidi migawo ya pini ya chip
| Jina la Ishara | Nambari ya siri ya ZYNQ | Nambari ya siri ya ZYNQ |
| QSPI_SCK | PS_MIO6_500 | A5 |
| QSPI_CS | PS_MIO1_500 | A7 |
| QSPI_D0 | PS_MIO2_500 | B8 |
| QSPI_D1 | PS_MIO3_500 | D6 |
| QSPI_D2 | PS_MIO4_500 | B7 |
| QSPI_D3 | PS_MIO5_500 | A6 |
Mpangilio wa saa
Bodi ya msingi ya AC7Z020 hutoa saa ya kazi kwa mfumo wa PS, ili mfumo wa PS uweze kufanya kazi kwa kujitegemea. Chanzo cha saa ya mfumo wa PS Chip ya ZYNQ hutoa pembejeo ya saa ya 33.333333MHz kwa sehemu ya PS kupitia fuwele ya X1 kwenye ubao wa msingi. Ingizo la saa limeunganishwa kwenye PS_CLK_500 ya chip ya ZYNQ BANK500. Mchoro wake wa mpangilio umeonyeshwa kwenye Mchoro 2-5-1:
Mgawo wa pini ya saa
| Jina la ishara | Pini ya ZYNQ |
| PS_CLK_500 | E7 |
Ugavi wa Nguvu
Ugavi wa umeme ujazotage ya bodi ya msingi ya AC7Z020 ni DC5V, ambayo hutolewa kwa kuunganisha bodi ya mtoa huduma. Kwa kuongeza, nguvu za BANK34 na BANK35 pia hutolewa kupitia bodi ya carrier. Mchoro wa mpangilio wa muundo wa usambazaji wa nguvu kwenye ubao wa msingi umeonyeshwa kwenye Mchoro 2-6-1: 
Bodi ya ukuzaji ya FPGA inaendeshwa na + 5V, na inabadilishwa kuwa + 1.0V, + 1.8V, + 1.5V, + 3.3V vifaa vinne vya nishati kupitia chips nne za umeme za DC / DC. Pato la sasa la + 1.0V linaweza kufikia 6A, + 1.8V na + 1.5V sasa pato la nguvu ni 3A, + 3.3V pato la sasa ni 500mA. J29 pia ina pini 4 kila moja za kusambaza nishati kwa FPGA BANK34 na BANK35. Chaguo-msingi ni 3.3V. Watumiaji wanaweza kubadilisha nguvu za BANK34 na BANK35 kwa kubadilisha VCCIO34 na VCCIO35 kwenye ndege ya nyuma. 1.5V huzalisha ujazo wa VTT na VREFtaginahitajika na DDR3 kupitia TPS51206 ya TI. Kazi za kila usambazaji wa nguvu zinaonyeshwa kwenye jedwali lifuatalo:
| Ugavi wa Nguvu | Kazi |
| +1.0V | ZYNQ PS na sehemu ya PL Core Voltage |
| +1.8V | ZYNQ PS na PL sehemu ya usaidizi wa juzuutage
BANK501 IO juzuu yatage |
| +3.3V | VCCIO, QSIP FLASH, Kioo cha Saa cha ZYNQ Bank0, Bank500, Bank13 |
| +1.5V | DDR3, Benki ya ZYNQ501 |
| VREF,VTT(+0.75V) | DDR3 |
| VCCIO34/35 | Benki34, Benki35 |
Kwa sababu ugavi wa umeme wa ZYNQ FPGA una mahitaji ya mlolongo wa kuwasha umeme, katika muundo wa mzunguko, tumeunda kulingana na mahitaji ya nguvu ya chip. Mlolongo wa kuwasha ni +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) muundo wa mzunguko ili kuhakikisha utendakazi wa kawaida wa chip. Kwa sababu viwango vya kiwango cha BANK34 na BANK35 vinatambuliwa na usambazaji wa umeme unaotolewa na bodi ya carrier, ya juu ni 3.3V. Unapounda bodi ya mtoa huduma ili kutoa nguvu za VCCIO34 na VCCIO35 kwa ubao wa msingi, mlolongo wa kuwasha ni wa polepole kuliko + 5V.
Kipimo cha Ukubwa wa Bodi ya AC7Z010
Mgawo wa Bani ya Viunganishi vya Ubao hadi Ubao
Bodi ya msingi ina jumla ya bandari mbili za upanuzi wa kasi ya juu. Inatumia viunganishi viwili vya baina ya pini 120 (J29/J30) ili kuunganisha kwenye ubao wa mtoa huduma. Nafasi ya PIN ya ubao hadi kiunganishi cha bodi ni 0.5mm, kati yao, J29 imeunganishwa kwa nguvu ya 5V, uingizaji wa nguvu wa VCCIO, baadhi ya ishara za IO na J.TAG ishara, na J30 imeunganishwa na ishara zilizobaki za IO na MIO. Kiwango cha IO cha BANK34 na BANK35 kinaweza kubadilishwa kwa kurekebisha pembejeo ya VCCIO kwenye kontakt, ngazi ya juu haizidi 3.3V. Bodi ya mtoa huduma ya AX7Z010 tuliyounda ni 3.3V kwa chaguomsingi. Kumbuka kuwa IO ya BANK13 haipatikani kwa bodi ya msingi ya AC7Z020.
Bandika ugawaji wa ubao kwenye kiunganishi cha ubao J29
| Pini ya J29 | Jina la Ishara | Pini ya ZYNQ | Pini ya J29 | Jina la Ishara | Pini ya ZYNQ |
| 1 | VCC5V | – | 2 | VCC5V | – |
| 3 | VCC5V | – | 4 | VCC5V | – |
| 5 | VCC5V | – | 6 | VCC5V | – |
| 7 | VCC5V | – | 8 | VCC5V | – |
| 9 | GND | – | 10 | GND | – |
| 11 | VCCIO_34 | – | 12 | VCCIO_35 | – |
| 13 | VCCIO_34 | – | 14 | VCCIO_35 | – |
| 15 | VCCIO_34 | – | 16 | VCCIO_35 | – |
| 17 | VCCIO_34 | – | 18 | VCCIO_35 | – |
| 19 | GND | – | 20 | GND | – |
| 21 | IO34_L10P | V15 | 22 | IO34_L7P | Y16 |
| 23 | IO34_L10N | W15 | 24 | IO34_L7N | Y17 |
| 25 | IO34_L15N | U20 | 26 | IO34_L17P | Y18 |
| 27 | IO34_L15P | T20 | 28 | IO34_L17N | Y19 |
| 29 | GND | – | 30 | GND | – |
| 31 | IO34_L9N | U17 | 32 | IO34_L8P | W14 |
| 33 | IO34_L9P | T16 | 34 | IO34_L8N | Y14 |
| 35 | IO34_L12N | U19 | 36 | IO34_L3P | U13 |
| 37 | IO34_L12P | U18 | 38 | IO34_L3N | V13 |
| 39 | GND | – | 40 | GND | – |
| 41 | IO34_L14N | P20 | 42 | IO34_L21N | V18 |
| 43 | IO34_L14P | N20 | 44 | IO34_L21P | V17 |
| 45 | IO34_L16N | W20 | 46 | IO34_L18P | V16 |
| 47 | IO34_L16P | V20 | 48 | IO34_L18N | W16 |
| 49 | GND | – | 50 | GND | – |
| 51 | IO34_L22N | W19 | 52 | IO34_L23P | N17 |
| 53 | IO34_L22P | W18 | 54 | IO34_L23N | P18 |
| 55 | IO34_L20N | R18 | 56 | IO34_L13N | P19 |
| 57 | IO34_L20P | T17 | 58 | IO34_L13P | N18 |
| 59 | GND | – | 60 | GND | – |
| 61 | IO34_L19N | R17 | 62 | IO34_L11N | U15 |
| 63 | IO34_L19P | R16 | 64 | IO34_L11P | U14 |
| 65 | IO34_L24P | P15 | 66 | IO34_L5N | T15 |
| 67 | IO34_L24N | P16 | 68 | IO34_L5P | T14 |
| 69 | GND | – | 70 | GND | – |
| 71 | IO34_L4P | V12 | 72 | IO34_L2N | U12 |
| 73 | IO34_L4N | W13 | 74 | IO34_L2P | T12 |
| 75 | IO34_L1P | T11 | 76 | IO34_L6N | R14 |
| 77 | IO34_L1N | T10 | 78 | IO34_L6P | P14 |
| 79 | GND | – | 80 | GND | – |
| 81 | IO13_L13P | Y7 | 82 | IO13_L21P | V11 |
| 83 | IO13_L13N | Y6 | 84 | IO13_L21N | V10 |
| 85 | IO13_L11N | V7 | 86 | IO13_L14N | Y8 |
| 87 | IO13_L11P | U7 | 88 | IO13_L14P | Y9 |
| 89 | GND | – | 90 | GND | – |
| 91 | IO13_L19N | U5 | 92 | IO13_L22N | W6 |
| 93 | IO13_L19P | T5 | 94 | IO13_L22P | V6 |
| 95 | IO13_L16P | W10 | 96 | IO13_L15P | V8 |
| 97 | IO13_L16N | W9 | 98 | IO13_L15N | W8 |
| 99 | GND | – | 100 | GND | – |
| 101 | IO13_L17P | U9 | 102 | IO13_L20P | Y12 |
| 103 | IO13_L17N | U8 | 104 | IO13_L20N | Y13 |
| 105 | IO13_L18P | W11 | 106 | IO13_L12N | U10 |
| 107 | IO13_L18N | Y11 | 108 | IO13_L12P | T9 |
| 109 | GND | – | 110 | GND | – |
| 111 | FPGA_TCK | F9 | 112 | VP | K9 |
| 113 | FPGA_TMS | J6 | 114 | VN | L10 |
| 115 | FPGA_TDO | F6 | 116 | PS_POR_B | C7 |
| 117 | FPGA_TDI | G6 | 118 | FPGA_IMEMALIZA | R11 |
Bandika ugawaji wa ubao kwenye kiunganishi cha ubao J30
| Pini ya J30 | Jina la Ishara | Pini ya ZYNQ | Pini ya J30 | Jina la Ishara | ZYNQ
Bandika |
| 1 | IO35_L1P | C20 | 2 | IO35_L15N | F20 |
| 3 | IO35_L1N | B20 | 4 | IO35_L15P | F19 |
| 5 | IO35_L18N | G20 | 6 | IO35_L5P | E18 |
| 7 | IO35_L18P | G19 | 8 | IO35_L5N | E19 |
| 9 | GND | T13 | 10 | GND | T13 |
| 11 | IO35_L10N | J19 | 12 | IO35_L3N | D18 |
| 13 | IO35_L10P | K19 | 14 | IO35_L3P | E17 |
| 15 | IO35_L2N | A20 | 16 | IO35_L4P | D19 |
| 17 | IO35_L2P | B19 | 18 | IO35_L4N | D20 |
| 19 | GND | T13 | 20 | GND | T13 |
| 21 | IO35_L8P | M17 | 22 | IO35_L9N | L20 |
| 23 | IO35_L8N | M18 | 24 | IO35_L9P | L19 |
| 25 | IO35_L7P | M19 | 26 | IO35_L6P | F16 |
| 27 | IO35_L7N | M20 | 28 | IO35_L6N | F17 |
| 29 | GND | T13 | 30 | GND | T13 |
| 31 | IO35_L17N | H20 | 32 | IO35_L16N | G18 |
| 33 | IO35_L17P | J20 | 34 | IO35_L16P | G17 |
| 35 | IO35_L19N | G15 | 36 | IO35_L13N | H17 |
| 37 | IO35_L19P | H15 | 38 | IO35_L13P | H16 |
| 39 | GND | T13 | 40 | GND | T13 |
| 41 | IO35_L12N | K18 | 42 | IO35_L14N | H18 |
| 43 | IO35_L12P | K17 | 44 | IO35_L14P | J18 |
| 45 | IO35_L24N | J16 | 46 | IO35_L20P | K14 |
| 47 | IO35_L24P | K16 | 48 | IO35_L20N | J14 |
| 49 | GND | T13 | 50 | GND | T13 |
| 51 | IO35_L21N | N16 | 52 | IO35_L11P | L16 |
| 53 | IO35_L21P | N15 | 54 | IO35_L11N | L17 |
| 55 | IO35_L22N | L15 | 56 | IO35_L23P | M14 |
| 57 | IO35_L22P | L14 | 58 | IO35_L23N | M15 |
| 59 | GND | T13 | 60 | GND | T13 |
| 61 | PS_MIO22 | B17 | 62 | PS_MIO50 | B13 |
| 63 | PS_MIO27 | D13 | 64 | PS_MIO45 | B15 |
| 65 | PS_MIO23 | D11 | 66 | PS_MIO46 | D16 |
| 67 | PS_MIO24 | A16 | 68 | PS_MIO41 | C17 |
| 69 | GND | T13 | 70 | GND | T13 |
| 71 | PS_MIO25 | F15 | 72 | PS_MIO7 | D8 |
| 73 | PS_MIO26 | A15 | 74 | PS_MIO12 | D9 |
| 75 | PS_MIO21 | F14 | 76 | PS_MIO10 | E9 |
| 77 | PS_MIO16 | A19 | 78 | PS_MIO11 | C6 |
| 79 | GND | T13 | 80 | GND | T13 |
| 81 | PS_MIO20 | A17 | 82 | PS_MIO9 | B5 |
| 83 | PS_MIO19 | D10 | 84 | PS_MIO14 | C5 |
| 85 | PS_MIO18 | B18 | 86 | PS_MIO8 | D5 |
| 87 | PS_MIO17 | E14 | 88 | PS_MIO0 | E6 |
| 89 | GND | T13 | 90 | GND | T13 |
| 91 | PS_MIO39 | C18 | 92 | PS_MIO13 | E8 |
| 93 | PS_MIO38 | E13 | 94 | PS_MIO47 | B14 |
| 95 | PS_MIO37 | A10 | 96 | PS_MIO48 | B12 |
| 97 | PS_MIO28 | C16 | 98 | PS_MIO49 | C12 |
| 99 | GND | T13 | 100 | GND | T13 |
| 101 | PS_MIO35 | F12 | 102 | PS_MIO52 | C10 |
| 103 | PS_MIO34 | A12 | 104 | PS_MIO51 | B9 |
| 105 | PS_MIO33 | D15 | 106 | PS_MIO40 | D14 |
| 107 | PS_MIO32 | A14 | 108 | PS_MIO44 | F13 |
| 109 | GND | T13 | 110 | GND | T13 |
| 111 | PS_MIO31 | E16 | 112 | PS_MIO15 | C8 |
| 113 | PS_MIO36 | A11 | 114 | PS_MIO42 | E12 |
| 115 | PS_MIO29 | C13 | 116 | PS_MIO43 | A9 |
| 117 | PS_MIO30 | C15 | 118 | PS_MIO53 | C11 |
| 119 | QSPI_D3_PS_MIO5 | A6 | 120 | QSPI_D2_PS_MIO4 | B7 |
Nyaraka / Rasilimali
 |
ALINX ZYNQ FPGA Bodi ya Maendeleo AC7Z020 [pdf] Mwongozo wa Mtumiaji ZYNQ FPGA Bodi ya Maendeleo AC7Z020, ZYNQ FPGA Bodi ya Maendeleo, Bodi AC7Z020 |
