ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ALINX ZYNQ FPGA AC7Z020
កំណត់ត្រាកំណែ
| កំណែ | កាលបរិច្ឆេទ | ចេញផ្សាយដោយ | ការពិពណ៌នា |
| បប ១.០ | ៨៦៦-៤៤៧-២១៩៤ | Rachel Zhou | ការចេញផ្សាយដំបូង |
ការណែនាំអំពីបន្ទះស្នូល AC7Z020
AC7Z020 (គំរូក្តារស្នូលដូចគ្នាខាងក្រោម) បន្ទះស្នូល FPGA បន្ទះឈីប ZYNQ ត្រូវបានផ្អែកលើ XC7Z020-2CLG400I របស់ក្រុមហ៊ុន XILINX ស៊េរី ZYNQ7000 ។ ប្រព័ន្ធ PS របស់បន្ទះឈីប ZYNQ រួមបញ្ចូលនូវប្រព័ន្ធដំណើរការ ARM CortexTM-A9 ចំនួនពីរ AMBA® interconnects អង្គចងចាំខាងក្នុង ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ និងគ្រឿងកុំព្យូទ័រ។ FPGA នៃបន្ទះឈីប ZYNQ មានផ្ទុកនូវកោសិកាតក្កវិជ្ជាដែលអាចសរសេរកម្មវិធីបាន, DSP និង RAM ខាងក្នុង។
បន្ទះស្នូលនេះប្រើប្រាស់បន្ទះឈីប MT41K256M16TW-107 DDR3 របស់ Micron ចំនួនពីរដែលនីមួយៗមានសមត្ថភាព 512MB ។ បន្ទះសៀគ្វី DDR ទាំងពីរបញ្ចូលគ្នាដើម្បីបង្កើតជាទទឹងរថយន្តក្រុងទិន្នន័យ 32 ប៊ីត និងប្រេកង់នាឡិកានៃការអាន និងសរសេរទិន្នន័យរវាង ZYNQ និង DDR3 រហូតដល់ 533Mhz ។ ការកំណត់រចនាសម្ព័ន្ធនេះអាចបំពេញតម្រូវការនៃដំណើរការទិន្នន័យកម្រិតបញ្ជូនខ្ពស់នៃប្រព័ន្ធ
ដើម្បីភ្ជាប់ជាមួយក្រុមប្រឹក្សាភិបាល ឧបករណ៍ភ្ជាប់ពីរនៃបន្ទះស្នូលនេះត្រូវបានពង្រីកជាមួយនឹងច្រក USB នៅផ្នែកខាង PS ចំណុចប្រទាក់ Gigabit Ethernet ចំណុចប្រទាក់កាត SD និងច្រក MIO ដែលនៅសេសសល់ផ្សេងទៀត (48) ។ ហើយច្រក IO ស្ទើរតែទាំងអស់ (122) នៃ BANK13, BAN34 និង BANK35 នៅផ្នែកខាង PL ដែលកម្រិត IO នៃ BANK34 និង BANK35 អាចត្រូវបានកែប្រែដោយការជំនួសបន្ទះឈីប LDO នៅលើបន្ទះស្នូល ដើម្បីបំពេញតាមតម្រូវការរបស់អ្នកប្រើសម្រាប់ចំណុចប្រទាក់កម្រិតផ្សេងៗគ្នា។ . សម្រាប់អ្នកប្រើប្រាស់ដែលត្រូវការ IO ច្រើន បន្ទះស្នូលនេះនឹងក្លាយជាជម្រើសដ៏ល្អ។ និងផ្នែកតភ្ជាប់ IO បន្ទះឈីប ZYNQ ទៅចំណុចប្រទាក់រវាងប្រវែងស្មើគ្នានិងដំណើរការឌីផេរ៉ង់ស្យែលនិងទំហំបន្ទះស្នូលគឺត្រឹមតែ 35 * 42 (មម) ដែលសមរម្យណាស់សម្រាប់ការអភិវឌ្ឍន៍បន្ទាប់បន្សំ។
បន្ទះឈីប ZYNQ
បន្ទះស្នូល FPGA AC7Z020 ប្រើបន្ទះឈីបស៊េរី Zynq7000 របស់ Xilinx ម៉ូឌុល XC7Z020-2CLG400I ។ ប្រព័ន្ធ PS របស់បន្ទះឈីបនេះរួមបញ្ចូលប្រព័ន្ធដំណើរការ ARM Cortex™-A9 ចំនួនពីរ AMBA® interconnects អង្គចងចាំខាងក្នុង ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ និងគ្រឿងកុំព្យូទ័រ។ គ្រឿងកុំព្យូទ័រទាំងនេះភាគច្រើនរួមមានចំណុចប្រទាក់ USB bus, ចំណុចប្រទាក់អ៊ីសឺរណិត, ចំណុចប្រទាក់ SD/SDIO, ចំណុចប្រទាក់ឡានក្រុង I2C, ចំណុចប្រទាក់រថយន្តក្រុង CAN, ចំណុចប្រទាក់ UART, GPIO ជាដើម។ PS អាចដំណើរការដោយឯករាជ្យ និងចាប់ផ្តើមនៅពេលបើក ឬកំណត់ឡើងវិញ។ រូបភាពទី 2-1 លម្អិតអំពីដ្យាក្រាមប្លុកសរុបនៃបន្ទះឈីប ZYNQ7000 ។
ប៉ារ៉ាម៉ែត្រសំខាន់នៃផ្នែកប្រព័ន្ធ PS មានដូចខាងក្រោម
- ដំណើរការកម្មវិធីដែលមានមូលដ្ឋានលើ ARM dual-core CortexA9 ស្ថាបត្យកម្ម ARM-v7 រហូតដល់ 1GHz
- ការណែនាំកម្រិត 32KB និងឃ្លាំងទិន្នន័យទិន្នន័យក្នុងមួយស៊ីភីយូ 1KB កម្រិត 512 ឃ្លាំងសម្ងាត់ 2 ស៊ីភីយូចែករំលែក
- On-chip boot ROM និង 256KB on-chip RAM
- ចំណុចប្រទាក់ផ្ទុកខាងក្រៅ គាំទ្រ 16/32 ប៊ីត DDR2 ចំណុចប្រទាក់ DDR3
- ការគាំទ្រ Gigabit NIC ពីរ៖ ចំណុចប្រទាក់ DMA រួមបញ្ចូលគ្នា, GMII, RGMII, SGMII
- ចំណុចប្រទាក់ USB2.0 OTG ចំនួនពីរ ដែលនីមួយៗគាំទ្រដល់ទៅ 12 ថ្នាំង
- ចំណុចប្រទាក់ឡានក្រុង CAN2.0B ពីរ
- កាត SD ពីរ, SDIO, ឧបករណ៍បញ្ជាដែលត្រូវគ្នា MMC
- 2 SPIs, 2 UARTs, 2 I2C interfaces
- 4 គូនៃ 32bit GPIO, 54 (32 + 22) ជាប្រព័ន្ធ PS IO, 64 ភ្ជាប់ទៅ PL
- ការតភ្ជាប់កម្រិតបញ្ជូនខ្ពស់នៅក្នុង PS និង PS ទៅ PL
ប៉ារ៉ាម៉ែត្រចំបងនៃផ្នែកតក្ក PL មានដូចខាងក្រោម
- ក្រឡាតក្កវិជ្ជា៖ 85K
- តារាងរកមើល (LUTs): 53,200
- Flip-flops: 106,400
- 18x25MACCs: 220
- ប្លុក RAM: 4.9 Mb
- ឧបករណ៍បំលែង AD ពីរសម្រាប់នៅលើបន្ទះឈីបវ៉ុលtage, ការចាប់សញ្ញាសីតុណ្ហភាព និងបណ្តាញបញ្ចូលឌីផេរ៉ង់ស្យែលខាងក្រៅរហូតដល់ 17, ល្បឿនបន្ទះឈីប 1MBPS XC7Z020-2CLG400I គឺ -2, ថ្នាក់ឧស្សាហកម្ម, កញ្ចប់គឺ BGA400, pin pitch គឺ 0.8mm ការកំណត់ម៉ូដែលបន្ទះឈីបជាក់លាក់នៃស៊េរី ZYNQ7000 ត្រូវបានបង្ហាញក្នុងរូបភាពទី 2- ២
DDR3 DRAM
បន្ទះស្នូល FPGA AC7Z020 ត្រូវបានបំពាក់ដោយបន្ទះឈីប Micron 512MB DDR3 SDRAM ចំនួនពីរ ម៉ូដែល MT41K257M16TW-107 (អាចប្រើបានជាមួយ Hynix H5TQ4G63AFR-PBI) ។ ទទឹងរថយន្តក្រុងសរុបនៃ DDR3 SDRAM គឺ 32 ប៊ីត។ DDR3 SDRAM ដំណើរការក្នុងល្បឿនអតិបរមា 533MHz (អត្រាទិន្នន័យ 1066Mbps)។ ប្រព័ន្ធអង្គចងចាំ DDR3 ត្រូវបានភ្ជាប់ដោយផ្ទាល់ទៅចំណុចប្រទាក់អង្គចងចាំរបស់ BANK 502 នៃប្រព័ន្ធដំណើរការ ZYNQ (PS) ។ ការកំណត់រចនាសម្ព័ន្ធជាក់លាក់នៃ DDR3 SDRAM ត្រូវបានបង្ហាញនៅក្នុងតារាង 3-1 ខាងក្រោម៖
| លេខប៊ីត | ម៉ូដែលបន្ទះឈីប | សមត្ថភាព | រោងចក្រ |
| U8,U9 | MT41K256M16TW-107 | 256M x 16 ប៊ីត | មីក្រូន |
ការរចនាផ្នែករឹងនៃ DDR3 តម្រូវឱ្យមានការពិចារណាយ៉ាងតឹងរឹងអំពីភាពត្រឹមត្រូវនៃសញ្ញា។ យើងបានពិចារណាយ៉ាងពេញលេញនូវការផ្គូផ្គង resistor/terminal resistance, trace impedance control, និង trace length control in circuit design and PCB design ដើម្បីធានាបាននូវប្រតិបត្តិការដែលមានល្បឿនលឿន និងស្ថេរភាពនៃ DDR3 ។ ការតភ្ជាប់ផ្នែករឹងនៃ DDR3 DRAM ត្រូវបានបង្ហាញក្នុងរូបភាព 3-1៖ 
ការចាត់តាំងម្ជុល DDR3 DRAM
| ឈ្មោះសញ្ញា | ZYNQ Pin Name | លេខ PIN ZYNQ |
| DDR3_DQS0_P | PS_DDR_DQS_P0_502 | C2 |
| DDR3_DQS0_N | PS_DDR_DQS_N0_502 | B2 |
| DDR3_DQS1_P | PS_DDR_DQS_P1_502 | G2 |
| DDR3_DQS1_N | PS_DDR_DQS_N1_502 | F2 |
| DDR3_DQS2_P | PS_DDR_DQS_P2_502 | R2 |
| DDR3_DQS2_N | PS_DDR_DQS_N2_502 | T2 |
| DDR3_DQS3_P | PS_DDR_DQS_P3_502 | W5 |
| DDR3_DQS4_N | PS_DDR_DQS_N3_502 | W4 |
| DDR3_D0 | PS_DDR_DQ0_502 | C3 |
| DDR3_D1 | PS_DDR_DQ1_502 | B3 |
| DDR3_D2 | PS_DDR_DQ2_502 | A2 |
| DDR3_D3 | PS_DDR_DQ3_502 | A4 |
| DDR3_D4 | PS_DDR_DQ4_502 | D3 |
| DDR3_D5 | PS_DDR_DQ5_502 | D1 |
| DDR3_D6 | PS_DDR_DQ6_502 | C1 |
| DDR3_D7 | PS_DDR_DQ7_502 | E1 |
| DDR3_D8 | PS_DDR_DQ8_502 | E2 |
| DDR3_D9 | PS_DDR_DQ9_502 | E3 |
| DDR3_D10 | PS_DDR_DQ10_502 | G3 |
| DDR3_D11 | PS_DDR_DQ11_502 | H3 |
| DDR3_D12 | PS_DDR_DQ12_502 | J3 |
| DDR3_D13 | PS_DDR_DQ13_502 | H2 |
| DDR3_D14 | PS_DDR_DQ14_502 | H1 |
| DDR3_D15 | PS_DDR_DQ15_502 | J1 |
| DDR3_D16 | PS_DDR_DQ16_502 | P1 |
| DDR3_D17 | PS_DDR_DQ17_502 | P3 |
| DDR3_D18 | PS_DDR_DQ18_502 | R3 |
| DDR3_D19 | PS_DDR_DQ19_502 | R1 |
| DDR3_D20 | PS_DDR_DQ20_502 | T4 |
| DDR3_D21 | PS_DDR_DQ21_502 | U4 |
| DDR3_D22 | PS_DDR_DQ22_502 | U2 |
| DDR3_D23 | PS_DDR_DQ23_502 | U3 |
| DDR3_D24 | PS_DDR_DQ24_502 | V1 |
| DDR3_D25 | PS_DDR_DQ25_502 | Y3 |
| DDR3_D26 | PS_DDR_DQ26_502 | W1 |
| DDR3_D27 | PS_DDR_DQ27_502 | Y4 |
| DDR3_D28 | PS_DDR_DQ28_502 | Y2 |
| DDR3_D29 | PS_DDR_DQ29_502 | W3 |
| DDR3_D30 | PS_DDR_DQ30_502 | V2 |
| DDR3_D31 | PS_DDR_DQ31_502 | V3 |
| DDR3_DM0 | PS_DDR_DM0_502 | A1 |
| DDR3_DM1 | PS_DDR_DM1_502 | F1 |
| DDR3_DM2 | PS_DDR_DM2_502 | T1 |
| DDR3_DM3 | PS_DDR_DM3_502 | Y1 |
| DDR3_A0 | PS_DDR_A0_502 | N2 |
| DDR3_A1 | PS_DDR_A1_502 | K2 |
| DDR3_A2 | PS_DDR_A2_502 | M3 |
| DDR3_A3 | PS_DDR_A3_502 | K3 |
| DDR3_A4 | PS_DDR_A4_502 | M4 |
| DDR3_A5 | PS_DDR_A5_502 | L1 |
| DDR3_A6 | PS_DDR_A6_502 | L4 |
| DDR3_A7 | PS_DDR_A7_502 | K4 |
| DDR3_A8 | PS_DDR_A8_502 | K1 |
| DDR3_A9 | PS_DDR_A9_502 | J4 |
| DDR3_A10 | PS_DDR_A10_502 | F5 |
| DDR3_A11 | PS_DDR_A11_502 | G4 |
| DDR3_A12 | PS_DDR_A12_502 | E4 |
| DDR3_A13 | PS_DDR_A13_502 | D4 |
| DDR3_A14 | PS_DDR_A14_502 | F4 |
| DDR3_BA0 | PS_DDR_BA0_502 | L5 |
| DDR3_BA1 | PS_DDR_BA1_502 | R4 |
| DDR3_BA2 | PS_DDR_BA2_502 | J5 |
| DDR3_S0 | PS_DDR_CS_B_502 | N1 |
| DDR3_RAS | PS_DDR_RAS_B_502 | P4 |
| DDR3_CAS | PS_DDR_CAS_B_502 | P5 |
| DDR3_WE | PS_DDR_WE_B_502 | M5 |
| DDR3_ODT | PS_DDR_ODT_502 | N5 |
| DDR3_RESET | PS_DDR_DRST_B_502 | B4 |
| DDR3_CLK0_P | PS_DDR_CKP_502 | L2 |
| DDR3_CLK0_N | PS_DDR_CKN_502 | M2 |
| DDR3_CKE | PS_DDR_CKE_502 | N3 |
QSPI Flash
បន្ទះស្នូល FPGA AC7Z020 ត្រូវបានបំពាក់ដោយបន្ទះឈីប 256MBit Quad-SPI FLASH មួយ ម៉ូដែល flash គឺ W25Q256FVEI ដែលប្រើវ៉ុល 3.3V CMOStagអ៊ីស្តង់ដារ។ ដោយសារតែលក្ខណៈមិនប្រែប្រួលនៃ QSPI FLASH វាអាចត្រូវបានប្រើជាឧបករណ៍ចាប់ផ្ដើមសម្រាប់ប្រព័ន្ធដើម្បីរក្សាទុករូបភាពចាប់ផ្ដើមនៃប្រព័ន្ធ។ រូបភាពទាំងនេះភាគច្រើនរួមបញ្ចូល FPGA ប៊ីត files, កូដកម្មវិធី ARM និងទិន្នន័យអ្នកប្រើប្រាស់ផ្សេងទៀត។ fileស. ម៉ូដែលជាក់លាក់ និងប៉ារ៉ាម៉ែត្រពាក់ព័ន្ធនៃ QSPI FLASH ត្រូវបានបង្ហាញក្នុងតារាង 4-1 ។
| មុខតំណែង | គំរូ | សមត្ថភាព | រោងចក្រ |
| U15 | W25Q256FVEI | 32M បៃ | វីនបោន |
QSPI FLASH ត្រូវបានភ្ជាប់ទៅច្រក GPIO នៃ BANK500 នៅក្នុងផ្នែក PS នៃបន្ទះឈីប ZYNQ ។ នៅក្នុងការរចនាប្រព័ន្ធ មុខងារច្រក GPIO នៃច្រក PS ទាំងនេះចាំបាច់ត្រូវកំណត់រចនាសម្ព័ន្ធជាចំណុចប្រទាក់ QSPI FLASH ។ រូបភាពទី 4-1 បង្ហាញ QSPI Flash នៅក្នុងគ្រោងការណ៍។ 
កំណត់រចនាសម្ព័ន្ធការចាត់តាំង chip pin
| ឈ្មោះសញ្ញា | ZYNQ Pin Name | លេខ PIN ZYNQ |
| QSPI_SCK | PS_MIO6_500 | A5 |
| QSPI_CS | PS_MIO1_500 | A7 |
| QSPI_D0 | PS_MIO2_500 | B8 |
| QSPI_D1 | PS_MIO3_500 | D6 |
| QSPI_D2 | PS_MIO4_500 | B7 |
| QSPI_D3 | PS_MIO5_500 | A6 |
ការកំណត់រចនាសម្ព័ន្ធនាឡិកា
បន្ទះស្នូល AC7Z020 ផ្តល់នូវនាឡិកាសកម្មសម្រាប់ប្រព័ន្ធ PS ដូច្នេះប្រព័ន្ធ PS អាចដំណើរការដោយឯករាជ្យ។ ប្រភពនាឡិកាប្រព័ន្ធ PS បន្ទះឈីប ZYNQ ផ្តល់នូវការបញ្ចូលនាឡិកា 33.333333MHz សម្រាប់ផ្នែក PS តាមរយៈគ្រីស្តាល់ X1 នៅលើបន្ទះស្នូល។ ការបញ្ចូលនាឡិកាត្រូវបានភ្ជាប់ទៅម្ជុល PS_CLK_500 នៃបន្ទះឈីប ZYNQ BANK500។ ដ្យាក្រាមគំនូសតាងរបស់វាត្រូវបានបង្ហាញក្នុងរូបភាព ២-៥-១៖
ការកំណត់ម្ជុលនាឡិកា
| ឈ្មោះសញ្ញា | ZYNQ Pin |
| PS_CLK_500 | E7 |
ការផ្គត់ផ្គង់ថាមពល
វ៉ុលផ្គត់ផ្គង់ថាមពលtage នៃបន្ទះស្នូល AC7Z020 គឺ DC5V ដែលត្រូវបានផ្គត់ផ្គង់ដោយការភ្ជាប់បន្ទះក្រុមហ៊ុនដឹកជញ្ជូន។ លើសពីនេះ ថាមពលរបស់ BANK34 និង BANK35 ក៏ត្រូវបានផ្តល់តាមរយៈក្រុមប្រឹក្សាភិបាលផងដែរ។ ដ្យាក្រាមគ្រោងការណ៍នៃការរចនាការផ្គត់ផ្គង់ថាមពលនៅលើបន្ទះស្នូលត្រូវបានបង្ហាញក្នុងរូបភាព 2-6-1: 
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ FPGA ត្រូវបានបំពាក់ដោយ + 5V ហើយត្រូវបានបំលែងទៅជា + 1.0V, + 1.8V, + 1.5V, + 3.3V ការផ្គត់ផ្គង់ថាមពលចំនួនបួនតាមរយៈបន្ទះសៀគ្វីថាមពល DC / DC ចំនួនបួន។ ចរន្តទិន្នផលនៃ + 1.0V អាចឈានដល់ 6A, + 1.8V និង + 1.5V ថាមពលទិន្នផលបច្ចុប្បន្នគឺ 3A, + 3.3V ចរន្តទិន្នផលគឺ 500mA ។ J29 ក៏មានម្ជុលចំនួន 4 សម្រាប់ផ្គត់ផ្គង់ថាមពលដល់ FPGA BANK34 និង BANK35 ផងដែរ។ លំនាំដើមគឺ 3.3V ។ អ្នកប្រើប្រាស់អាចផ្លាស់ប្តូរថាមពលរបស់ BANK34 និង BANK35 ដោយផ្លាស់ប្តូរ VCCIO34 និង VCCIO35 នៅលើយន្តហោះខាងក្រោយ។ 1.5V បង្កើតវ៉ុល VTT និង VREFtagតម្រូវដោយ DDR3 តាមរយៈ TPS51206 របស់ TI។ មុខងារនៃការចែកចាយថាមពលនីមួយៗត្រូវបានបង្ហាញក្នុងតារាងខាងក្រោម៖
| ការផ្គត់ផ្គង់ថាមពល | មុខងារ |
| +1.0V | ZYNQ PS និង PL ផ្នែកស្នូល វ៉ុលtage |
| +1.8V | ZYNQ PS និង PL ផ្នែកជំនួយ voltage
BANK501 IO វ៉ុលtage |
| +3.3V | VCCIO, QSIP FLASH, នាឡិកាគ្រីស្តាល់របស់ ZYNQ Bank0, Bank500, Bank13 |
| +1.5V | DDR3, ZYNQ Bank501 |
| VREF,VTT(+0.75V) | DDR3 |
| VCCIO34/35 | ធនាគារ 34, ធនាគារ 35 |
ដោយសារតែការផ្គត់ផ្គង់ថាមពលរបស់ ZYNQ FPGA មានតម្រូវការលំដាប់នៃការបើកថាមពល នៅក្នុងការរចនាសៀគ្វី យើងបានរចនាទៅតាមតម្រូវការថាមពលរបស់បន្ទះឈីប។ លំដាប់នៃការបើកថាមពលគឺ +1.0V->+1.8V->(+1.5V, +3.3V, VCCIO) ការរចនាសៀគ្វី ដើម្បីធានាបាននូវប្រតិបត្តិការធម្មតារបស់បន្ទះឈីប។ ដោយសារតែស្តង់ដារកម្រិតនៃ BANK34 និង BANK35 ត្រូវបានកំណត់ដោយការផ្គត់ផ្គង់ថាមពលដែលផ្តល់ដោយក្រុមប្រឹក្សាក្រុមហ៊ុនដឹកជញ្ជូន នោះខ្ពស់បំផុតគឺ 3.3V ។ នៅពេលអ្នករចនាបន្ទះក្រុមហ៊ុនដឹកជញ្ជូនដើម្បីផ្តល់ថាមពល VCCIO34 និង VCCIO35 សម្រាប់បន្ទះស្នូល លំដាប់នៃការបើកថាមពលគឺយឺតជាង + 5V ។
វិមាត្រទំហំក្តារស្នូល AC7Z010
Board to Board Connectors Pin Assignment
បន្ទះស្នូលមានច្រកពង្រីកល្បឿនលឿនសរុបចំនួនពីរ។ វាប្រើឧបករណ៍ភ្ជាប់អន្តរក្តារ 120-pin ពីរ (J29/J30) ដើម្បីភ្ជាប់ទៅក្រុមប្រឹក្សាភិបាល។ គម្លាតកូដ PIN នៃបន្ទះទៅនឹងឧបករណ៍ភ្ជាប់ក្តារគឺ 0.5mm ក្នុងចំណោមពួកវា J29 ត្រូវបានភ្ជាប់ទៅថាមពល 5V, ការបញ្ចូលថាមពល VCCIO, សញ្ញា IO មួយចំនួន និង JTAG សញ្ញា ហើយ J30 ត្រូវបានភ្ជាប់ទៅសញ្ញា IO និង MIO ដែលនៅសល់។ កម្រិត IO នៃ BANK34 និង BANK35 អាចត្រូវបានផ្លាស់ប្តូរដោយការលៃតម្រូវ VCCIO បញ្ចូលនៅលើឧបករណ៍ភ្ជាប់ដែលកម្រិតខ្ពស់បំផុតមិនលើសពី 3.3V ។ បន្ទះក្រុមហ៊ុនដឹកជញ្ជូន AX7Z010 ដែលយើងរចនាគឺ 3.3V តាមលំនាំដើម។ ចំណាំថា IO នៃ BANK13 មិនមានសម្រាប់បន្ទះស្នូល AC7Z020 ទេ។
ខ្ទាស់ការកំណត់បន្ទះទៅឧបករណ៍ភ្ជាប់ក្តារ J29
| J29 ម្ជុល | ឈ្មោះសញ្ញា | ZYNQ Pin | J29 ម្ជុល | ឈ្មោះសញ្ញា | ZYNQ Pin |
| 1 | VCC5V | – | 2 | VCC5V | – |
| 3 | VCC5V | – | 4 | VCC5V | – |
| 5 | VCC5V | – | 6 | VCC5V | – |
| 7 | VCC5V | – | 8 | VCC5V | – |
| 9 | GND | – | 10 | GND | – |
| 11 | VCCIO_34 | – | 12 | VCCIO_35 | – |
| 13 | VCCIO_34 | – | 14 | VCCIO_35 | – |
| 15 | VCCIO_34 | – | 16 | VCCIO_35 | – |
| 17 | VCCIO_34 | – | 18 | VCCIO_35 | – |
| 19 | GND | – | 20 | GND | – |
| 21 | IO34_L10P | វី៣៥ | 22 | IO34_L7P | Y16 |
| 23 | IO34_L10N | W15 | 24 | IO34_L7N | Y17 |
| 25 | IO34_L15N | U20 | 26 | IO34_L17P | Y18 |
| 27 | IO34_L15P | T20 | 28 | IO34_L17N | Y19 |
| 29 | GND | – | 30 | GND | – |
| 31 | IO34_L9N | U17 | 32 | IO34_L8P | W14 |
| 33 | IO34_L9P | T16 | 34 | IO34_L8N | Y14 |
| 35 | IO34_L12N | U19 | 36 | IO34_L3P | U13 |
| 37 | IO34_L12P | U18 | 38 | IO34_L3N | វី៣៥ |
| 39 | GND | – | 40 | GND | – |
| 41 | IO34_L14N | P20 | 42 | IO34_L21N | វី៣៥ |
| 43 | IO34_L14P | N20 | 44 | IO34_L21P | វី៣៥ |
| 45 | IO34_L16N | W20 | 46 | IO34_L18P | វី៣៥ |
| 47 | IO34_L16P | វី៣៥ | 48 | IO34_L18N | W16 |
| 49 | GND | – | 50 | GND | – |
| 51 | IO34_L22N | W19 | 52 | IO34_L23P | N17 |
| 53 | IO34_L22P | W18 | 54 | IO34_L23N | P18 |
| 55 | IO34_L20N | R18 | 56 | IO34_L13N | P19 |
| 57 | IO34_L20P | T17 | 58 | IO34_L13P | N18 |
| 59 | GND | – | 60 | GND | – |
| 61 | IO34_L19N | R17 | 62 | IO34_L11N | U15 |
| 63 | IO34_L19P | R16 | 64 | IO34_L11P | U14 |
| 65 | IO34_L24P | P15 | 66 | IO34_L5N | T15 |
| 67 | IO34_L24N | P16 | 68 | IO34_L5P | T14 |
| 69 | GND | – | 70 | GND | – |
| 71 | IO34_L4P | វី៣៥ | 72 | IO34_L2N | U12 |
| 73 | IO34_L4N | W13 | 74 | IO34_L2P | T12 |
| 75 | IO34_L1P | T11 | 76 | IO34_L6N | R14 |
| 77 | IO34_L1N | T10 | 78 | IO34_L6P | P14 |
| 79 | GND | – | 80 | GND | – |
| 81 | IO13_L13P | Y7 | 82 | IO13_L21P | វី៣៥ |
| 83 | IO13_L13N | Y6 | 84 | IO13_L21N | វី៣៥ |
| 85 | IO13_L11N | V7 | 86 | IO13_L14N | Y8 |
| 87 | IO13_L11P | U7 | 88 | IO13_L14P | Y9 |
| 89 | GND | – | 90 | GND | – |
| 91 | IO13_L19N | U5 | 92 | IO13_L22N | W6 |
| 93 | IO13_L19P | T5 | 94 | IO13_L22P | V6 |
| 95 | IO13_L16P | W10 | 96 | IO13_L15P | V8 |
| 97 | IO13_L16N | W9 | 98 | IO13_L15N | W8 |
| 99 | GND | – | 100 | GND | – |
| 101 | IO13_L17P | U9 | 102 | IO13_L20P | Y12 |
| 103 | IO13_L17N | U8 | 104 | IO13_L20N | Y13 |
| 105 | IO13_L18P | W11 | 106 | IO13_L12N | U10 |
| 107 | IO13_L18N | Y11 | 108 | IO13_L12P | T9 |
| 109 | GND | – | 110 | GND | – |
| 111 | FPGA_TCK | F9 | 112 | VP | K9 |
| 113 | FPGA_TMS | J6 | 114 | VN | L10 |
| 115 | FPGA_TDO | F6 | 116 | PS_POR_B | C7 |
| 117 | FPGA_TDI | G6 | 118 | FPGA_DONE | R11 |
ខ្ទាស់ការកំណត់បន្ទះទៅឧបករណ៍ភ្ជាប់ក្តារ J30
| J30 ម្ជុល | ឈ្មោះសញ្ញា | ZYNQ Pin | J30 ម្ជុល | ឈ្មោះសញ្ញា | ZYNQ
ម្ជុល |
| 1 | IO35_L1P | C20 | 2 | IO35_L15N | F20 |
| 3 | IO35_L1N | B20 | 4 | IO35_L15P | F19 |
| 5 | IO35_L18N | G20 | 6 | IO35_L5P | អ៊ី២៦ |
| 7 | IO35_L18P | G19 | 8 | IO35_L5N | អ៊ី២៦ |
| 9 | GND | T13 | 10 | GND | T13 |
| 11 | IO35_L10N | J19 | 12 | IO35_L3N | D18 |
| 13 | IO35_L10P | K៦៥៦ | 14 | IO35_L3P | អ៊ី២៦ |
| 15 | IO35_L2N | ក៣១ | 16 | IO35_L4P | D19 |
| 17 | IO35_L2P | B19 | 18 | IO35_L4N | D20 |
| 19 | GND | T13 | 20 | GND | T13 |
| 21 | IO35_L8P | M17 | 22 | IO35_L9N | L20 |
| 23 | IO35_L8N | M18 | 24 | IO35_L9P | L19 |
| 25 | IO35_L7P | M19 | 26 | IO35_L6P | F16 |
| 27 | IO35_L7N | M20 | 28 | IO35_L6N | F17 |
| 29 | GND | T13 | 30 | GND | T13 |
| 31 | IO35_L17N | H20 | 32 | IO35_L16N | G18 |
| 33 | IO35_L17P | J20 | 34 | IO35_L16P | G17 |
| 35 | IO35_L19N | G15 | 36 | IO35_L13N | H17 |
| 37 | IO35_L19P | H15 | 38 | IO35_L13P | H16 |
| 39 | GND | T13 | 40 | GND | T13 |
| 41 | IO35_L12N | K៦៥៦ | 42 | IO35_L14N | H18 |
| 43 | IO35_L12P | K៦៥៦ | 44 | IO35_L14P | J18 |
| 45 | IO35_L24N | J16 | 46 | IO35_L20P | K៦៥៦ |
| 47 | IO35_L24P | K៦៥៦ | 48 | IO35_L20N | J14 |
| 49 | GND | T13 | 50 | GND | T13 |
| 51 | IO35_L21N | N16 | 52 | IO35_L11P | L16 |
| 53 | IO35_L21P | N15 | 54 | IO35_L11N | L17 |
| 55 | IO35_L22N | L15 | 56 | IO35_L23P | M14 |
| 57 | IO35_L22P | L14 | 58 | IO35_L23N | M15 |
| 59 | GND | T13 | 60 | GND | T13 |
| 61 | PS_MIO22 | B17 | 62 | PS_MIO50 | B13 |
| 63 | PS_MIO27 | D13 | 64 | PS_MIO45 | B15 |
| 65 | PS_MIO23 | D11 | 66 | PS_MIO46 | D16 |
| 67 | PS_MIO24 | ក៣១ | 68 | PS_MIO41 | C17 |
| 69 | GND | T13 | 70 | GND | T13 |
| 71 | PS_MIO25 | F15 | 72 | PS_MIO7 | D8 |
| 73 | PS_MIO26 | ក៣១ | 74 | PS_MIO12 | D9 |
| 75 | PS_MIO21 | F14 | 76 | PS_MIO10 | E9 |
| 77 | PS_MIO16 | ក៣១ | 78 | PS_MIO11 | C6 |
| 79 | GND | T13 | 80 | GND | T13 |
| 81 | PS_MIO20 | ក៣១ | 82 | PS_MIO9 | B5 |
| 83 | PS_MIO19 | D10 | 84 | PS_MIO14 | C5 |
| 85 | PS_MIO18 | B18 | 86 | PS_MIO8 | D5 |
| 87 | PS_MIO17 | អ៊ី២៦ | 88 | PS_MIO0 | E6 |
| 89 | GND | T13 | 90 | GND | T13 |
| 91 | PS_MIO39 | C18 | 92 | PS_MIO13 | E8 |
| 93 | PS_MIO38 | អ៊ី២៦ | 94 | PS_MIO47 | B14 |
| 95 | PS_MIO37 | ក៣១ | 96 | PS_MIO48 | B12 |
| 97 | PS_MIO28 | C16 | 98 | PS_MIO49 | C12 |
| 99 | GND | T13 | 100 | GND | T13 |
| 101 | PS_MIO35 | F12 | 102 | PS_MIO52 | C10 |
| 103 | PS_MIO34 | ក៣១ | 104 | PS_MIO51 | B9 |
| 105 | PS_MIO33 | D15 | 106 | PS_MIO40 | D14 |
| 107 | PS_MIO32 | ក៣១ | 108 | PS_MIO44 | F13 |
| 109 | GND | T13 | 110 | GND | T13 |
| 111 | PS_MIO31 | អ៊ី២៦ | 112 | PS_MIO15 | C8 |
| 113 | PS_MIO36 | ក៣១ | 114 | PS_MIO42 | អ៊ី២៦ |
| 115 | PS_MIO29 | C13 | 116 | PS_MIO43 | A9 |
| 117 | PS_MIO30 | C15 | 118 | PS_MIO53 | C11 |
| 119 | QSPI_D3_PS_MIO5 | A6 | 120 | QSPI_D2_PS_MIO4 | B7 |
ឯកសារ/ធនធាន
 |
ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ALINX ZYNQ FPGA AC7Z020 [pdf] សៀវភៅណែនាំអ្នកប្រើប្រាស់ ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ZYNQ FPGA AC7Z020, ក្រុមប្រឹក្សាអភិវឌ្ឍន៍ ZYNQ FPGA, ក្រុមប្រឹក្សាភិបាល AC7Z020 |
