F Tile Serial Lite IV Udhëzues përdoruesi i Intel FPGA IP

Përmbajtja fshehin

F Pllakë Serial Lite IV Intel FPGA IP

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP
Përditësuar për Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

Versioni Online Dërgo koment

UG-20324

ID: 683074 Versioni: 2022.04.28

Përmbajtja
Përmbajtja
1. Rreth F-Tile Serial Lite IV Intel® FPGA IP Udhëzuesi i përdoruesit………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Mbiview……………………………………………………………. 6 2.1. Informacioni i publikimit……………………………………………………………………………………..7 2.2. Veçoritë e mbështetura…………………………………………………………………………………….. 7 2.3. Niveli i mbështetjes së versionit IP……………………………………………………………………………..8 2.4. Mbështetja e shkallës së shpejtësisë së pajisjes…………………………………………………………………………..8 2.5. Shfrytëzimi i burimeve dhe vonesa……………………………………………………………………9 2.6. Efikasiteti i gjerësisë së brezit…………………………………………………………………………………… 9
3. Fillimi……………………………………………………………………………………………………………. 11 3.1. Instalimi dhe licencimi i bërthamave IP të Intel FPGA………………………………………………………… 11 3.1.1. Mënyra e vlerësimit të IP të Intel FPGA………………………………………………………… 11 3.2. Specifikimi i parametrave dhe opsioneve të IP-së………………………………………………………… 14 3.3. Gjeneruar File Struktura………………………………………………………………………… 14 3.4. Simulimi i bërthamave IP të Intel FPGA……………………………………………………………………… 16 3.4.1. Simulimi dhe verifikimi i dizajnit…………………………………………………….. 17 3.5. Sintetizimi i bërthamave IP në mjete të tjera EDA……………………………………………………………. 17 3.6. Përpilimi i dizajnit të plotë……………………………………………………………………………..18
4. Përshkrimi funksional…………………………………………………………………………………….. 19 4.1. Shtegu i të dhënave TX…………………………………………………………………………………………..20 4.1.1. Përshtatës TX MAC………………………………………………………………………….. 21 4.1.2. Futja e Fjalës së Kontrollit (CW)…………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………28 4.1.4. Enkoderi TX MII…………………………………………………………………………….29 4.1.5. TX PC dhe PMA………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………… 30 4.2.1. RX PC dhe PMA……………………………………………………………………….. 31 4.2.2. Dekoder RX MII………………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew………………………………………………………………………………….32 4.2.5. Heqja RX CW………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Arkitektura e orës IP të Intel FPGA……………………………………………. 36 4.4. Rivendosja dhe inicializimi i lidhjes………………………………………………………………………..37 4.4.1. Rivendosja e TX dhe Sekuenca e Inicializimit……………………………………………………. 38 4.4.2. Rivendosja e RX dhe sekuenca e inicializimit…………………………………………………… 39 4.5. Llogaritja e shpejtësisë së lidhjes dhe gjerësisë së brezit…………………………………………………….. 40
5. Parametrat………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Sinjalet e ndërfaqes IP të Intel FPGA…………………………………………….. 44 6.1. Sinjalet e orës……………………………………………………………………………………….44 6.2. Rivendosja e sinjaleve………………………………………………………………………………………… 44 6.3. Sinjalet MAC………………………………………………………………………………………….. 45 6.4. Sinjalet e rikonfigurimit të transmetuesit………………………………………………………………… 48 6.5. Sinjalet PMA……………………………………………………………………………………….. 49

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 2

Dërgo koment

Përmbajtja
7. Projektimi me F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Rivendos Udhëzimet…………………………………………………………………………………….. 51 7.2. Udhëzime për trajtimin e gabimeve…………………………………………………………………………..51
8. F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel FPGA IP Arkivat…………………………………………. 52 9. Historia e rishikimit të dokumentit për F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel FPGA IP………53

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Dërgo komente

1. Rreth F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel® FPGA IP

Ky dokument përshkruan veçoritë e IP-së, përshkrimin e arkitekturës, hapat për të gjeneruar dhe udhëzimet për të dizajnuar IP-në F-Tile Serial Lite IV Intel® FPGA duke përdorur transmetuesit e pllakave F në pajisjet Intel AgilexTM.

Audienca e synuar

Ky dokument është menduar për përdoruesit e mëposhtëm:
· Dizajnoni arkitektë për të bërë përzgjedhjen e IP-së gjatë fazës së planifikimit të projektimit në nivel sistemi
· Dizajnerët e harduerit kur integrojnë IP-në në dizajnin e tyre të nivelit të sistemit
· Inxhinierët e verifikimit gjatë fazave të simulimit të nivelit të sistemit dhe të vërtetimit të harduerit

Dokumentet përkatëse

Tabela e mëposhtme liston dokumente të tjera referimi që lidhen me IP-në F-Tile Serial Lite IV Intel FPGA.

Tabela 1.

Dokumentet përkatëse

Referenca

F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

Fleta e të dhënave të pajisjes Intel Agilex

Përshkrimi
Ky dokument ofron gjenerimin, udhëzimet e përdorimit dhe përshkrimin funksional të modelit F-Tile Serial Lite IV Intel FPGA examples në pajisjet Intel Agilex.
Ky dokument përshkruan karakteristikat elektrike, karakteristikat e ndërrimit, specifikimet e konfigurimit dhe kohën për pajisjet Intel Agilex.

Tabela 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Lista e akronimeve dhe fjalorit
Akronimi

Kontrolli i zgjerimit Word Reed-Solomon Korrigjimi i gabimit përpara Shtojca fizike e mesme Marrësi transmetues Pulsi-Amplitudë Modulimi 4-Niveli Moskthim-në-zero

vazhdoi…

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

ISO 9001:2015 Regjistruar

1. Rreth F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel® FPGA IP 683074 | 2022.04.28

PC MII XGMII

Akronimi

Zgjerimi i ndërfaqes së pavarur të medias së nënshtresës së kodimit fizik 10 Gigabit Ndërfaqja e pavarur e medias

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Dërgo komente

2. F-Tile Serial Lite IV Intel FPGA IP Mbiview

Figura 1.

F-Tile Serial Lite IV Intel FPGA IP është i përshtatshëm për komunikim të të dhënave me gjerësi të lartë brezi për aplikacionet nga çip në çip, nga bordi në bord dhe në planin e pasëm.

F-Tile Serial Lite IV Intel FPGA IP përfshin kontrollin e aksesit në media (MAC), nënshtresën e kodimit fizik (PCS) dhe blloqet e bashkëngjitjes së medias fizike (PMA). IP mbështet shpejtësinë e transferimit të të dhënave deri në 56 Gbps për korsi me një maksimum prej katër korsive PAM4 ose 28 Gbps për korsi me një maksimum prej 16 korsi NRZ. Kjo IP ofron gjerësi të lartë brezi, korniza të ulëta të sipërme, numërim të ulët të hyrjeve/daljeve dhe mbështet shkallëzueshmëri të lartë si në numrin e korsive ashtu edhe në shpejtësi. Kjo IP është gjithashtu lehtësisht e rikonfigurueshme me mbështetjen e një game të gjerë shpejtësish të dhënash me modalitetin Ethernet PCS të transmetuesit me pllaka F.

Kjo IP mbështet dy mënyra transmetimi:
· Modaliteti bazë–Ky është një mënyrë e pastër transmetimi ku të dhënat dërgohen pa fillimin e paketës, ciklin bosh dhe fundin e paketës për të rritur gjerësinë e brezit. IP merr të dhënat e para të vlefshme si fillim të një shpërthimi.
· Modaliteti i plotë – Ky është një modalitet i transferimit të paketave. Në këtë modalitet, IP dërgon një bursë dhe një cikël sinkronizimi në fillim dhe në fund të një pakete si kufizues.

F-Tile Serial Lite IV Diagrami i bllokut të nivelit të lartë

Ndërfaqja e transmetimit Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bite korsi (modaliteti NRZ)/ 2*n bite korsi (modaliteti PAM4)

TX MAC

INSERT përshtatës

MII ENKODI

PC me porosi

TX PC

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bite korsi (modaliteti PAM4)/ n Bite korsi (modaliteti NRZ)
Ndërfaqja serike TX

Ndërfaqja RX e transmetimit Avalon
64*n bite korsi (modaliteti NRZ)/ 2*n bite korsi (modaliteti PAM4)

RX PC

CW RMV

DESKEW

MII

& RRESHTOJ DEKODI

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2 n bite korsi (modaliteti PAM4)/ n bite korsi (modaliteti NRZ) Ndërfaqja serike RX
Konfigurimi i regjistrit të ndërfaqes me hartën e kujtesës Avalon

Legjenda

Logjikë e butë

Logjikë e vështirë

ISO 9001:2015 Regjistruar

2. F-Tile Serial Lite IV Intel FPGA IP Mbiview 683074 | 2022.04.28

Ju mund të gjeneroni F-Tile Serial Lite IV dizajn IP Intel FPGA exampLe të mësoni më shumë rreth veçorive të IP-së. Referojuni F-Tile Serial Lite IV Intel FPGA IP Design ExampLe Udhëzuesi i Përdoruesit.
Informacione të ngjashme · Përshkrimi funksional në faqen 19 · F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

2.1. Informacioni i publikimit

Versionet IP të Intel FPGA përputhen me versionet e softuerit Intel Quartus® Prime Design Suite deri në versionin 19.1. Duke filluar nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite, Intel FPGA IP ka një skemë të re versioni.

Numri i versionit IP të Intel FPGA (XYZ) mund të ndryshojë me çdo version të softuerit Intel Quartus Prime. Një ndryshim në:

· X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin Intel Quartus Prime, duhet të rigjeneroni IP-në.
· Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
· Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.

Tabela 3.

F-Tile Serial Lite IV Informacione për lëshimin e IP të Intel FPGA

Artikulli IP Versioni Intel Quartus Prime Versioni Data e publikimit Kodi i porositjes

5.0.0 22.1 2022.04.28 IP-SLITE4F

Përshkrimi

2.2. Karakteristikat e mbështetura
Tabela e mëposhtme liston veçoritë e disponueshme në F-Tile Serial Lite IV Intel FPGA IP:

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Mbiview 683074 | 2022.04.28

Tabela 4.

F-Tile Serial Lite IV Karakteristikat IP të Intel FPGA

Veçori

Përshkrimi

Transferimi i të dhënave

· Për modalitetin PAM4:
— FHT mbështet vetëm 56.1, 58 dhe 116 Gbps për korsi me maksimum 4 korsi.
— FGT mbështet deri në 58 Gbps për korsi me maksimum 12 korsi.
Referojuni Tabelës 18 në faqen 42 për më shumë detaje mbi tarifat e mbështetura të të dhënave të transmetuesit për modalitetin PAM4.
· Për modalitetin NRZ:
— FHT mbështet vetëm 28.05 dhe 58 Gbps për korsi me maksimum 4 korsi.
— FGT po mbështet deri në 28.05 Gbps për korsi me maksimum 16 korsi.
Referojuni Tabelës 18 në faqen 42 për më shumë detaje mbi shpejtësitë e të dhënave të mbështetura të transmetuesit për modalitetin NRZ.
· Mbështet mënyrat e transmetimit të vazhdueshëm (Basic) ose të paketës (Full).
· Mbështet paketat e kornizave të sipërme të ulëta.
· Mbështet transferimin e granularitetit të bajtit për çdo madhësi të shpërthimit.
· Mbështet shtrirjen e korsisë së iniciuar nga përdoruesi ose automatikisht.
· Mbështet periudhën e programueshme të shtrirjes.

· Përdor logjikë të fortë IP që ndërlidhet me transmetuesit e pllakave Intel Agilex F për reduktimin e burimeve logjike të buta.
· Mbështet modulimin PAM4 për specifikimet 100GBASE-KP4. RS-FEC është gjithmonë i aktivizuar në këtë modulim.
· Mbështet NRZ me modulimin opsional RS-FEC.
· Mbështet deshifrimin e kodimit 64b/66b.

Zbulimi dhe trajtimi i gabimeve

· Mbështet kontrollin e gabimeve CRC në shtigjet e të dhënave TX dhe RX. · Mbështet kontrollin e gabimeve të lidhjes RX. · Mbështet zbulimin e gabimeve RX PCS.

Ndërfaqet

· Mbështet vetëm transferimin e plotë të paketave dupleks me lidhje të pavarura.
· Përdor ndërlidhjen pikë-për-pikë me pajisje të shumta FPGA me vonesë të ulët transferimi.
· Mbështet komandat e përcaktuara nga përdoruesi.

2.3. Niveli i mbështetjes së versionit IP

Softueri Intel Quartus Prime dhe mbështetja e pajisjes Intel FPGA për IP-në F-Tile Serial Lite IV Intel FPGA është si më poshtë:

Tabela 5.

Versioni IP dhe Niveli i Mbështetjes

Intel Quartus Prime 22.1

Pajisja Transmetuesit me pllaka Intel Agilex F

Dizajni i harduerit të përpilimit të simulimit të versionit IP

5.0.0

2.4. Mbështetja e shkallës së shpejtësisë së pajisjes
F-Tile Serial Lite IV Intel FPGA IP mbështet shkallët e mëposhtme të shpejtësisë për pajisjet me pllaka Intel Agilex F: · Klasa e shpejtësisë së transmetuesit: -1, -2 dhe -3 · Klasa e shpejtësisë bazë: -1, -2 dhe - 3

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 8

Dërgo koment

2. F-Tile Serial Lite IV Intel FPGA IP Mbiview 683074 | 2022.04.28

Informacione të Përafërta
Fleta e të dhënave të pajisjes Intel Agilex Më shumë informacion në lidhje me shpejtësinë e mbështetur të të dhënave në transmetuesit me pllaka Intel Agilex F.

2.5. Përdorimi i burimeve dhe vonesa

Burimet dhe vonesa për F-Tile Serial Lite IV Intel FPGA IP janë marrë nga versioni 22.1 i softuerit Intel Quartus Prime Pro Edition.

Tabela 6.

Intel Agilex F-Tile Serial Lite IV Përdorimi i burimeve IP të Intel FPGA
Matja e vonesës bazohet në vonesën e udhëtimit vajtje-ardhje nga hyrja e bërthamës TX në daljen e bërthamës RX.

Lloji i transmetuesit

Variant

Numri i korsive të të dhënave Modaliteti RS-FEC ALM

Vonesa (cikli i orës bërthamore TX)

FGT

28.05 Gbps NRZ 16

Invalidët bazë 21,691 65

Invalid i plotë 22,135 65

Bazë e aktivizuar 21,915 189

Plot Aktivizuar 22,452 189

58 Gbps PAM4 12

Bazë e aktivizuar 28,206 146

Plot Aktivizuar 30,360 146

FHT

58 Gbps NRZ

Bazë e aktivizuar 15,793 146

Plot Aktivizuar 16,624 146

58 Gbps PAM4 4

Bazë e aktivizuar 15,771 154

Plot Aktivizuar 16,611 154

116 Gbps PAM4 4

Bazë e aktivizuar 21,605 128

Plot Aktivizuar 23,148 128

2.6. Efikasiteti i gjerësisë së brezit

Tabela 7.

Efikasiteti i gjerësisë së brezit

Variablat Modaliteti i transmetuesit

PAM4

Modaliteti i transmetimit RS-FEC

Plot Aktivizuar

Bazë e aktivizuar

Shpejtësia e bitit të ndërfaqes serike në Gbps (RAW_RATE)
Madhësia e shpërthimit të një transferimi në numër fjalësh (BURST_SIZE) (1)
Periudha e shtrirjes në ciklin e orës (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Cilësimet

NRZ

Plot

I paaftë

Aktivizuar

28.0

2,048

4,096

Basic Disabled 28.0

Aktivizuar 28.0

4,194,304

4,096

4,096 vazhdim…

(1) BURST_SIZE për modalitetin bazë i afrohet pafundësisë, prandaj përdoret një numër i madh.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Mbiview 683074 | 2022.04.28

Variablat

Cilësimet

64/66b kodojnë

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Mbështetja e një madhësie breshërie në numër fjalësh (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Periudha e shënuesit të shtrirjes 81,915 në ciklin e orës (ALIGN_MARKER_PERIOD)

81,915

81,916

Gjerësia e shënuesit të shtrirjes në 5

cikli i orës

(ALIGN_MARKER_WIDTH)

Efikasiteti i gjerësisë së brezit (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Shpejtësia efektive (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frekuenca maksimale e orës së përdoruesit (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Llogaritja e shkallës së lidhjes dhe gjerësisë së brezit të informacionit përkatës në faqen 40

(2) Në modalitetin e plotë, madhësia BURST_SIZE_OVHD përfshin fjalët e kontrollit të çiftuara START/END në një transmetim të dhënash.
(3) Për modalitetin bazë, BURST_SIZE_OVHD është 0 sepse nuk ka START/END gjatë transmetimit.
(4) Referojuni llogaritjes së shpejtësisë së lidhjes dhe gjerësisë së brezit për llogaritjen e efikasitetit të gjerësisë së brezit.
(5) Referojuni llogaritjes së shpejtësisë së lidhjes dhe gjerësisë së brezit për llogaritjen e normës efektive.
(6) Referojuni llogaritjes së shpejtësisë së lidhjes dhe gjerësisë së brezit për llogaritjen maksimale të frekuencës së orës së përdoruesit.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 10

Dërgo koment

683074 | 2022.04.28 Dërgo komente

3. Fillimi

3.1. Instalimi dhe licencimi i bërthamave IP të Intel FPGA

Instalimi i softuerit Intel Quartus Prime përfshin bibliotekën IP të Intel FPGA. Kjo bibliotekë ofron shumë bërthama të dobishme IP për përdorimin tuaj të prodhimit pa pasur nevojë për një licencë shtesë. Disa bërthama IP të Intel FPGA kërkojnë blerjen e një licence të veçantë për përdorim prodhimi. Modaliteti i Vlerësimit të IP të Intel FPGA ju lejon të vlerësoni këto bërthama IP të licencuara të Intel FPGA në simulim dhe pajisje, përpara se të vendosni të blini një licencë të plotë IP të prodhimit. Ju duhet vetëm të blini një licencë të plotë prodhimi për bërthamat e licencuara të Intel IP pasi të keni përfunduar testimin e harduerit dhe të jeni gati për të përdorur IP-në në prodhim.

Softueri Intel Quartus Prime instalon bërthamat IP në vendet e mëposhtme si parazgjedhje:

Figura 2.

Rruga e instalimit të bërthamës IP
intelFPGA(_pro) quartus – Përmban IP-në e softuerit Intel Quartus Prime – Përmban bibliotekën IP të Intel FPGA dhe bërthamat IP të palëve të treta – Përmban kodin burimor të bibliotekës IP të Intel FPGA – Përmban burimin IP të Intel FPGA files

Tabela 8.

Vendndodhjet e instalimit të IP Core

Vendndodhja

Software

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Shënim:

Softueri Intel Quartus Prime nuk mbështet hapësira në rrugën e instalimit.

3.1.1. Mënyra e vlerësimit të IP të Intel FPGA
Modaliteti i vlerësimit falas i Intel FPGA IP ju lejon të vlerësoni bërthamat e licencuara të Intel FPGA IP në simulim dhe pajisje përpara blerjes. Intel FPGA IP Evaluation Mode mbështet vlerësimet e mëposhtme pa licencë shtesë:
· Simuloni sjelljen e një bërthame IP të licencuar Intel FPGA në sistemin tuaj. · Verifikoni shpejt dhe me lehtësi funksionalitetin, madhësinë dhe shpejtësinë e bërthamës IP. · Gjeneroni programimin e pajisjes me kohë të kufizuar files për dizajne që përfshijnë bërthama IP. · Programoni një pajisje me bërthamën tuaj IP dhe verifikoni dizajnin tuaj në harduer.

ISO 9001:2015 Regjistruar

3. Fillimi
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode mbështet mënyrat e mëposhtme të funksionimit:
· Tethered–Lejon ekzekutimin e dizajnit që përmban IP të licencuar Intel FPGA për një kohë të pacaktuar me një lidhje midis bordit tuaj dhe kompjuterit pritës. Modaliteti i lidhur kërkon një grup veprimi testimi të përbashkët serial (JTAG) kabllo e lidhur midis JTAG port në bordin tuaj dhe në kompjuterin pritës, i cili funksionon programuesin Intel Quartus Prime për kohëzgjatjen e periudhës së vlerësimit të harduerit. Programuesi kërkon vetëm një instalim minimal të softuerit Intel Quartus Prime dhe nuk kërkon licencë Intel Quartus Prime. Kompjuteri pritës kontrollon kohën e vlerësimit duke dërguar një sinjal periodik në pajisje nëpërmjet JTAG port. Nëse të gjitha bërthamat e licencuara të IP-së në modalitetin e projektimit mbështesin modalitetin e lidhur, koha e vlerësimit shkon derisa të skadojë çdo vlerësim i bërthamës IP. Nëse të gjitha bërthamat IP mbështesin kohë vlerësimi të pakufizuar, pajisja nuk mbyllet.
· Untethered–Lejon ekzekutimin e dizajnit që përmban IP-në e licencuar për një kohë të kufizuar. Bërthama IP kthehet në modalitetin e palidhur nëse pajisja shkëputet nga kompjuteri pritës që përdor softuerin Intel Quartus Prime. Bërthama IP gjithashtu kthehet në modalitetin e palidhur nëse ndonjë bërthamë tjetër IP e licencuar në dizajn nuk e mbështet modalitetin e lidhur.
Kur skadon koha e vlerësimit për çdo IP të licencuar Intel FPGA në dizajn, dizajni ndalon së funksionuari. Të gjitha bërthamat IP që përdorin modalitetin e vlerësimit IP të Intel FPGA mbarojnë njëkohësisht kur çdo bërthamë IP në dizajn mbaron. Kur skadon koha e vlerësimit, duhet të riprogramoni pajisjen FPGA përpara se të vazhdoni verifikimin e harduerit. Për të zgjeruar përdorimin e bërthamës IP për prodhim, blini një licencë të plotë prodhimi për bërthamën IP.
Ju duhet të blini licencën dhe të krijoni një çelës të plotë licence prodhimi përpara se të krijoni një programim të pakufizuar të pajisjes file. Gjatë modalitetit të vlerësimit IP të Intel FPGA, përpiluesi gjeneron vetëm një programim të pajisjes me kohë të kufizuar file ( _time_limited.sof) që skadon në afatin kohor.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 12

Dërgo koment

3. Fillimi 683074 | 2022.04.28

Figura 3.

Rrjedha e modalitetit të vlerësimit të IP të Intel FPGA
Instaloni softuerin Intel Quartus Prime me Bibliotekën IP të Intel FPGA

Parametizoni dhe instantoni një Core IP të licencuar Intel FPGA

Verifikoni IP-në në një Simulator të mbështetur

Përpiloni dizajnin në softuerin Intel Quartus Prime

Gjeneroni një programim të pajisjes me kohë të kufizuar File

Programoni pajisjen Intel FPGA dhe verifikoni funksionimin në tabelë
Nuk ka IP gati për përdorim prodhimi?
Po Bleni një prodhim të plotë
Licenca IP

Shënim:

Përfshini IP të licencuar në Produktet Tregtare
Referojuni udhëzuesit të përdoruesit të çdo bërthame IP për hapat e parametrizimit dhe detajet e zbatimit.
Intel licencon bërthamat IP mbi bazën e përhershme për çdo vend. Tarifa e licencës përfshin mirëmbajtjen dhe mbështetjen e vitit të parë. Duhet të rinovoni kontratën e mirëmbajtjes për të marrë përditësime, rregullime të gabimeve dhe mbështetje teknike përtej vitit të parë. Duhet të blini një licencë të plotë prodhimi për bërthamat IP të Intel FPGA që kërkojnë një licencë prodhimi, përpara se të gjeneroni programim files që mund ta përdorni për një kohë të pakufizuar. Gjatë modalitetit të vlerësimit IP të Intel FPGA, përpiluesi gjeneron vetëm një programim të pajisjes me kohë të kufizuar file ( _time_limited.sof) që skadon në afatin kohor. Për të marrë çelësat e licencës së prodhimit, vizitoni Qendrën e Licencimit të Vetë-shërbimit Intel FPGA.
Marrëveshjet e licencës së softuerit Intel FPGA rregullojnë instalimin dhe përdorimin e bërthamave të licencuara IP, softuerit të projektimit Intel Quartus Prime dhe të gjitha bërthamave IP të palicencuara.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 13

3. Fillimi 683074 | 2022.04.28
Informacione të ngjashme · Qendra e Mbështetjes së Licencimit Intel FPGA · Hyrje në instalimin dhe licencimin e softuerit Intel FPGA
3.2. Specifikimi i parametrave dhe opsioneve IP
Redaktori i parametrave IP ju lejon të konfiguroni shpejt variantin tuaj të personalizuar të IP-së. Përdorni hapat e mëposhtëm për të specifikuar opsionet dhe parametrat IP në softuerin Intel Quartus Prime Pro Edition.
1. Nëse nuk keni tashmë një projekt Intel Quartus Prime Pro Edition në të cilin mund të integroni IP-në tuaj F-Tile Serial Lite IV Intel FPGA, duhet të krijoni një të tillë. a. Në versionin Intel Quartus Prime Pro, klikoni File New Project Wizard për të krijuar një projekt të ri Quartus Prime, ose File Hapni Projektin për të hapur një projekt ekzistues Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje. b. Specifikoni familjen e pajisjes Intel Agilex dhe zgjidhni një pajisje prodhimi me pllaka F që plotëson kërkesat e shkallës së shpejtësisë për IP. c. Klikoni Finish.
2. Në Katalogun IP, gjeni dhe zgjidhni F-Tile Serial Lite IV Intel FPGA IP. Shfaqet dritarja New IP Variation.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të ri të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
4. Klikoni OK. Shfaqet redaktori i parametrave. 5. Specifikoni parametrat për variacionin tuaj të IP-së. Referojuni seksionit Parametrat për
informacion rreth parametrave IP të F-Tile Serial Lite IV Intel FPGA. 6. Opsionale, për të gjeneruar një panel testimi simulimi ose përpilim dhe dizajn harduerësh
example, ndiqni udhëzimet në Ex. DesignampLe Udhëzuesi i Përdoruesit. 7. Klikoni Generate HDL. Shfaqet kutia e dialogut Generation. 8. Specifikoni daljen file opsionet e gjenerimit dhe më pas klikoni Generate. Variacioni IP
files gjenerojnë sipas specifikave tuaja. 9. Klikoni Finish. Redaktori i parametrave shton .ip të nivelit të lartë file ndaj rrymës
projekt automatikisht. Nëse ju kërkohet të shtoni manualisht .ip file te projekti, klikoni Shto/Hiq projektin Files në Projekt për të shtuar file. 10. Pas gjenerimit dhe instancimit të variacionit tuaj të IP-së, bëni caktimet e duhura të pineve për të lidhur portet dhe vendosni çdo parametër të përshtatshëm RTL për shembull.
Parametrat e informacionit përkatës në faqen 42
3.3. Gjeneruar File Struktura
Softueri Intel Quartus Prime Pro Edition gjeneron daljen IP të mëposhtme file strukturën.
Për informacion rreth file struktura e projektimit p.shample, referojuni F-Tile Serial Lite IV Intel FPGA IP Design ExampLe Udhëzuesi i Përdoruesit.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 14

Dërgo koment

3. Fillimi 683074 | 2022.04.28

Figura 4. F-Tile Serial Lite IV Intel FPGA IP e gjeneruar Files
.ip – Integrimi IP file

Variacioni IP files

_ Variacioni IP files

example_design

.cmp – Deklarata e komponentit VHDL file _bb.v – Sinteza EDA e kutisë së zezë të Verilog HDL file _inst.v dhe .vhd – Sample instantation templates .xml- raport XML file

Exampvendndodhja për dizajnin tuaj të bërthamës IP, p.shample files. Vendndodhja e paracaktuar është p.shample_design, por ju kërkohet të specifikoni një rrugë tjetër.

.qgsimc – Liston parametrat e simulimit për të mbështetur rigjenerimin në rritje .qgsynthc – Liston parametrat e sintezës për të mbështetur rigjenerimin në rritje

.qip – Liston sintezën e IP-së files

_generation.rpt- Raporti i gjenerimit të IP

.sopcinfo- Integrimi i zinxhirit të softuerit file .html- Të dhënat e hartës së lidhjes dhe kujtesës

.csv – Caktimi me pin file

.spd – Kombinon skriptet individuale të simulimit

Simulimi sim files

sinteza e IP-së sintetike files

.v Simulimi i nivelit të lartë file

.v Sinteza IP e nivelit të lartë file

Skriptet simulatore

Bibliotekat nënbërëse

sintetike
Sinteza e nënbërthamës files

sim
Simulimi i Nëncore files

Tabela 9.

F-Tile Serial Lite IV Intel FPGA IP e gjeneruar Files

File Emri

Përshkrimi

.ip

Sistemi i Projektuesit të Platformës ose variacioni IP i nivelit të lartë file. është emri që ju i jepni variacionit të IP-së tuaj.

.cmp

Deklarata e komponentit VHDL (.cmp) file është një tekst file që përmban përkufizime lokale të përgjithshme dhe porta që mund t'i përdorni në dizajnin VHDL files.

.html

Një raport që përmban informacionin e lidhjes, një hartë memorie që tregon adresën e secilit skllave në lidhje me secilin master me të cilin është lidhur dhe caktimet e parametrave.

_gjeneratë.rpt

Regjistri i gjenerimit të IP ose Platformës Designer file. Një përmbledhje e mesazheve gjatë gjenerimit të IP.

.qgsimc

Liston parametrat e simulimit për të mbështetur rigjenerimin në rritje.

.qgsynthc

Liston parametrat e sintezës për të mbështetur rigjenerimin në rritje.

.qip

Përmban të gjithë informacionin e kërkuar në lidhje me komponentin IP për të integruar dhe përpiluar komponentin IP në softuerin Intel Quartus Prime.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 15

3. Fillimi 683074 | 2022.04.28

File Emri .sopcinfo
.csv .spd _bb.v _inst.v ose _inst.vhd .regmap
.svd
.v ose .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Përshkrimi
Përshkruan lidhjet dhe parametrat e komponentëve IP në sistemin tuaj të Projektuesit të Platformës. Ju mund të analizoni përmbajtjen e tij për të marrë kërkesat kur zhvilloni drejtues softuerësh për komponentët IP. Veglat e poshtme si zinxhiri i veglave Nios® II e përdorin këtë file. .sopcinfo file dhe sistemi.h file të gjeneruara për zinxhirin e veglave Nios II përfshijnë informacionin e hartës së adresave për çdo skllav në lidhje me çdo master që akseson skllavin. Zotërues të ndryshëm mund të kenë një hartë adresash të ndryshme për të hyrë në një komponent të veçantë skllav.
Përmban informacion në lidhje me statusin e përmirësimit të komponentit IP.
Hyrja e kërkuar file për ip-make-simscript për të gjeneruar skriptet simuluese për simulatorët e mbështetur. .spd file përmban një listë të files të krijuara për simulim, së bashku me informacionin rreth kujtimeve që mund të inicializoni.
Mund të përdorni kutinë e zezë Verilog (_bb.v) file si një deklaratë bosh moduli për përdorim si një kuti e zezë.
HDL exampshabllonin e instantacionit. Ju mund të kopjoni dhe ngjisni përmbajtjen e kësaj file në HDL tuaj file për të instancuar variacionin IP.
Nëse IP përmban informacione të regjistrit, .regmap file gjeneron. .regmap file përshkruan informacionin e hartës së regjistrit të ndërfaqeve master dhe slave. Kjo file plotëson .sopcinfo file duke ofruar informacion më të detajuar të regjistrit rreth sistemit. Kjo mundëson shfaqjen e regjistrit views dhe statistikat e personalizueshme nga përdoruesi në panelin e sistemit.
Lejon mjetet e korrigjimit të sistemit të sistemit të procesorit të vështirë (HPS). view hartat e regjistrave të pajisjeve periferike të lidhura me HPS në një sistem Platformë Designer. Gjatë sintezës, .svd files për ndërfaqet slave të dukshme për mjeshtrat e panelit të sistemit ruhen në .sof file në seksionin e korrigjimit. Paneli i Sistemit lexon këtë seksion, të cilin Dizenjuesi i Platformës mund ta kërkojë për informacionin e hartës së regjistrit. Për skllevërit e sistemit, Projektuesi i Platformës mund t'i qaset regjistrave me emër.
HDL files që instantojnë çdo nënmodul ose IP të fëmijës për sintezë ose simulim.
Përmban një skript ModelSim*/QuestaSim* msim_setup.tcl për të vendosur dhe ekzekutuar një simulim.
Përmban një skript shell vcs_setup.sh për të vendosur dhe ekzekutuar një simulim VCS*. Përmban një skript shell vcsmx_setup.sh dhe synopsys_sim.setup file për të vendosur dhe ekzekutuar një simulim VCS MX.
Përmban një skript shell xcelium_setup.sh dhe konfigurime të tjera files për të vendosur dhe ekzekutuar simulimin Xcelium*.
Përmban HDL files për nënmodulet IP.
Për çdo direktori IP të fëmijës të krijuar, Platforma Designer gjeneron nëndrejtori synth/ dhe sim/.

3.4. Simulimi i bërthamave IP të Intel FPGA
Softueri Intel Quartus Prime mbështet simulimin RTL të bërthamës IP në simulatorë specifikë EDA. Gjenerimi i IP në mënyrë opsionale krijon simulim files, duke përfshirë modelin e simulimit funksional, çdo grup testimi (ose p.shample design), dhe skriptet e konfigurimit të simulatorit specifik për shitësin për çdo bërthamë IP. Ju mund të përdorni modelin e simulimit funksional dhe çdo grup testimi ose ishampdizajni për simulim. Prodhimi i gjenerimit të IP mund të përfshijë gjithashtu skriptet për të përpiluar dhe ekzekutuar çdo testbench. Skriptet listojnë të gjitha modelet ose bibliotekat që ju nevojiten për të simuluar bërthamën tuaj IP.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 16

Dërgo koment

3. Fillimi 683074 | 2022.04.28

Softueri Intel Quartus Prime siguron integrim me shumë simulatorë dhe mbështet flukse të shumta simulimi, duke përfshirë rrjedhat tuaja të simulimit të shkruar dhe të personalizuar. Cilado rrjedhë që zgjidhni, simulimi i bërthamës IP përfshin hapat e mëposhtëm:
1. Gjeneroni IP HDL, testbench (ose p.shample design), dhe skriptin e konfigurimit të simulatorit files.
2. Vendosni mjedisin tuaj simulator dhe çdo skript simulimi.
3. Përpilimi i bibliotekave të modeleve të simulimit.
4. Drejtoni simulatorin tuaj.

3.4.1. Simulimi dhe verifikimi i dizajnit

Si parazgjedhje, redaktori i parametrave gjeneron skriptet specifike të simulatorit që përmbajnë komanda për të përpiluar, përpunuar dhe simuluar modelet IP të Intel FPGA dhe bibliotekën e modeleve të simulimit files. Ju mund t'i kopjoni komandat në skriptin tuaj të testit të simulimit, ose t'i modifikoni ato files për të shtuar komanda për përpilimin, përpunimin dhe simulimin e dizajnit dhe panelit të testimit.

Tabela 10. Skriptet e simulimit të bërthamës IP të Intel FPGA

Simulator

File Drejtoria

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetizimi i bërthamave IP në mjete të tjera EDA
Opsionale, përdorni një mjet tjetër të mbështetur EDA për të sintetizuar një dizajn që përfshin bërthamat IP të Intel FPGA. Kur gjeneroni sintezën e bërthamës IP filePër t'u përdorur me mjetet e sintezës EDA të palëve të treta, mund të krijoni një listë rrjeti për vlerësimin e zonës dhe kohës. Për të aktivizuar gjenerimin, aktivizoni Krijoni vlerësimet e kohës dhe burimeve për mjetet e sintezës së EDA të palëve të treta kur personalizoni variacionin tuaj të IP-së.
Lista e rrjetit të vlerësimit të zonës dhe kohës përshkruan lidhjen dhe arkitekturën e bërthamës së IP-së, por nuk përfshin detaje rreth funksionalitetit të vërtetë. Ky informacion mundëson disa mjete sinteze të palëve të treta për të raportuar më mirë vlerësimet e zonës dhe kohës. Përveç kësaj, mjetet e sintezës mund të përdorin informacionin e kohës për të arritur optimizime të drejtuara nga koha dhe për të përmirësuar cilësinë e rezultateve.
Softueri Intel Quartus Prime gjeneron _syn.v netlist file në formatin Verilog HDL, pavarësisht nga dalja file formati që ju specifikoni. Nëse e përdorni këtë netlist për sintezë, duhet të përfshini mbështjellësin bazë të IP-së file .v ose .vhd në projektin tuaj Intel Quartus Prime.

(7) Nëse nuk e keni konfiguruar opsionin e veglave EDA – i cili ju mundëson të nisni simuluesit EDA të palëve të treta nga softueri Intel Quartus Prime– ekzekutoni këtë skript në tastierën Tcl të simulatorit ModelSim ose QuestaSim (jo në softuerin Intel Quartus Prime Tcl konsol) për të shmangur çdo gabim.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 17

3. Fillimi 683074 | 2022.04.28
3.6. Përpilimi i dizajnit të plotë
Ju mund të përdorni komandën Start Compilation në menynë Processing në softuerin Intel Quartus Prime Pro Edition për të përpiluar dizajnin tuaj.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 18

Dërgo koment

683074 | 2022.04.28 Dërgo komente

4. Përshkrimi funksional

Figura 5.

F-Tile Serial Lite IV Intel FPGA IP përbëhet nga MAC dhe Ethernet PCS. MAC komunikon me PCS me porosi përmes ndërfaqeve MII.

IP mbështet dy mënyra modulimi:
· PAM4–Siguron 1 deri në 12 numrin e korsive për përzgjedhje. IP gjithmonë instancon dy kanale PCS për secilën korsi në modulimin PAM4.
· NRZ–Siguron 1 deri në 16 numrin e korsive për përzgjedhje.

Çdo modulim mbështet dy mënyra të dhënash:
· Modaliteti bazë–Ky është një mënyrë e pastër transmetimi ku të dhënat dërgohen pa fillimin e paketës, ciklin bosh dhe fundin e paketës për të rritur gjerësinë e brezit. IP merr të dhënat e para të vlefshme si fillim të një shpërthimi.

Transferimi i të dhënave në modalitetin bazë tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Regjistruar

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 6.

· Modaliteti i plotë – Ky është transferimi i të dhënave në modalitetin e paketës. Në këtë modalitet, IP dërgon një bursë dhe një cikël sinkronizimi në fillim dhe në fund të një pakete si kufizues.

Transferimi i të dhënave në modalitet të plotë tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informacione të ngjashme · F-Tile Serial Lite IV Intel FPGA IP Mbiview në faqen 6 · F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

4.1. Rruga e të dhënave TX
Rruga e të dhënave TX përbëhet nga komponentët e mëposhtëm: · Përshtatësi MAC · Blloku i futjes së fjalës kontrolluese · CRC · Enkoder MII · Blloku PCS · Blloku PMA

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 20

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28
Figura 7. Rruga e të dhënave TX

Nga logjika e përdoruesit

TX MAC

Ndërfaqja e transmetimit Avalon

Përshtatës MAC

Kontrollo futjen e fjalës

KDF

Enkoder MII

Ndërfaqja MII PC me porosi
PCS dhe PMA

Ndërfaqja serike TX në një pajisje tjetër FPGA

4.1.1. Përshtatës TX MAC
Përshtatësi TX MAC kontrollon transmetimin e të dhënave në logjikën e përdoruesit duke përdorur ndërfaqen e transmetimit Avalon®. Ky bllok mbështet transmetimin e informacionit të përcaktuar nga përdoruesi dhe kontrollin e rrjedhës.

Transferimi i informacionit të përcaktuar nga përdoruesi

Në modalitetin e plotë, IP ofron sinjalin tx_is_usr_cmd që mund ta përdorni për të inicuar ciklin e informacionit të përcaktuar nga përdoruesi, siç është transmetimi XOFF/XON në logjikën e përdoruesit. Ju mund të filloni ciklin e transmetimit të informacionit të përcaktuar nga përdoruesi duke pohuar këtë sinjal dhe transferoni informacionin duke përdorur tx_avs_data së bashku me pohimin e sinjaleve tx_avs_startofpacket dhe tx_avs_valid. Blloku më pas heq tx_avs_ready për dy cikle.

Shënim:

Veçoria e informacionit të përcaktuar nga përdoruesi disponohet vetëm në modalitetin e plotë.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 21

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 8.

Kontrolli i rrjedhës

Ka kushte ku TX MAC nuk është gati të marrë të dhëna nga logjika e përdoruesit, si p.sh. gjatë procesit të ri-linjëzimit të lidhjes ose kur nuk ka të dhëna të disponueshme për transmetim nga logjika e përdoruesit. Për të shmangur humbjen e të dhënave për shkak të këtyre kushteve, IP përdor sinjalin tx_avs_ready për të kontrolluar rrjedhën e të dhënave nga logjika e përdoruesit. IP e mbyll sinjalin kur ndodhin kushtet e mëposhtme:
· Kur pohohet tx_avs_startofpacket, tx_avs_ready hiqet për një cikël orësh.
· Kur pohohet tx_avs_endofpacket, tx_avs_ready hiqet për një cikël të orës.
· Kur pohohet ndonjë CW e çiftuar, tx_avs_ready hiqet për dy cikle ore.
· Kur futja e shënuesit të shtrirjes RS-FEC ndodh në ndërfaqen e personalizuar PCS, tx_avs_ready hiqet për katër cikle ore.
· Çdo 17 cikle ore të bërthamës Ethernet në modalitetin e modulimit PAM4 dhe çdo 33 cikle të orës bërthamore Ethernet në modalitetin e modulimit NRZ. Tx_avs_ready është hequr për një cikël orësh.
· Kur logjika e përdoruesit refuzon tx_avs_valid gjatë mungesës së transmetimit të të dhënave.

Diagramet e mëposhtme të kohës janë p.shampdisa të përshtatësit TX MAC duke përdorur tx_avs_ready për kontrollin e rrjedhës së të dhënave.

Kontrolli i rrjedhës me tx_avs_valid Deassertion dhe START/END CW të çiftuara

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Desserts sinjal të vlefshëm

G5 D6

tx_avs_ready tx_avs_startofpacket

Sinjali i gatshëm fshihet për dy cikle për të futur END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN FUND STRT D0 D1 D2 D3 BOSH D4

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 22

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 9.

Kontrolli i rrjedhës me futjen e shënuesit të shtrirjes
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN +1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figura 10.

Kontrolli i rrjedhës me CW-të e çiftuara START/END përkon me futjen e shënuesit të shtrirjes

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_të dhënat

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_të dhënat

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

FUND STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Futja e Fjalës së Kontrollit (CW).
F-Tile Serial Lite IV Intel FPGA IP ndërton CW bazuar në sinjalet hyrëse nga logjika e përdoruesit. CW-të tregojnë përcaktuesit e paketave, informacionin e statusit të transmetimit ose të dhënat e përdoruesit në bllokun PCS dhe ato rrjedhin nga kodet e kontrollit XGMII.
Tabela e mëposhtme tregon përshkrimin e CW-ve të mbështetura:

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 23

4. Përshkrimi funksional 683074 | 2022.04.28

Tabela 11.
FILLO FUND RRESHTOJ

Përshkrimi i CW-ve të mbështetura

Numri i fjalëve (1 fjalë

= 64 bit)

EMPTY_CYC

PATARE

TË DHËNAT

In-band

Përshkrimi
Fillimi i kufirit të të dhënave. Kufizuesi i fundit i të dhënave. Fjala e kontrollit (CW) për shtrirjen RX. Cikli bosh në një transferim të të dhënave. PAK (jashtë brezit). Ngarkesa.

Tabela 12. Përshkrimi i fushës CW
Fusha RSVD num_valid_bytes_eob
BASHKË eop sop seop rreshtoni CRC32 usr

Përshkrimi
Fusha e rezervuar. Mund të përdoret për zgjatje të ardhshme. Lidhur me 0.
Numri i bajteve të vlefshëm në fjalën e fundit (64-bit). Kjo është një vlerë 3 bit. · 3'b000: 8 bajte · 3'b001: 1 bajt · 3'b010: 2 bajte · 3'b011: 3 bajte · 3'b100: 4 bajte · 3'b101: 5 bajte · 3'b110: 6 bajte · 3'b111: 7 bajt
Numri i fjalëve jo të vlefshme në fund të një shpërthimi.
Tregon ndërfaqen e transmetimit RX Avalon për të pohuar një sinjal të fundit të paketës.
Tregon ndërfaqen e transmetimit RX Avalon për të pohuar një sinjal të fillimit të paketës.
Tregon ndërfaqen e transmetimit RX Avalon për të pohuar një fillim të paketës dhe një fund të paketës në të njëjtin cikël.
Kontrolloni shtrirjen RX.
Vlerat e CRC të llogaritur.
Tregon që fjala e kontrollit (CW) përmban informacione të përcaktuara nga përdoruesi.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 24

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

4.1.2.1. CW fillimi i shpërthimit

Figura 11. Formati CW i fillimit të shpërthimit

FILLO

63:56

RSVD

55:48

RSVD

47:40

RSVD

të dhëna

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(FILLIM)

kontrolli 7:0

Tabela 13.

Në modalitetin e plotë, mund të futni START CW duke pohuar sinjalin tx_avs_startofpacket. Kur pohoni vetëm sinjalin tx_avs_startofpacket, biti sop vendoset. Kur pohoni sinjalet tx_avs_startofpacket dhe tx_avs_endofpacket, biti seop vendoset.

Vlerat e fushës START CW
Sop/seop në terren
usr (8)
rreshtoj

Vlera

Në varësi të sinjalit tx_is_usr_cmd:

1: Kur tx_is_usr_cmd = 1

0: Kur tx_is_usr_cmd = 0

Në modalitetin bazë, MAC dërgon një START CW pasi rivendosja është ndërprerë. Nëse nuk ka të dhëna të disponueshme, MAC dërgon vazhdimisht EMPTY_CYC të çiftuar me END dhe START CW derisa të filloni të dërgoni të dhëna.

4.1.2.2. CW fundi i shpërthimit

Figura 12. Formati CW i përfundimit të shpërthimit

FUND

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

të dhëna 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

BOSH

7:0

RSVD

num_valid_bytes_eob

kontrollin

7:0

(8) Kjo mbështetet vetëm në modalitetin e plotë.
Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 25

4. Përshkrimi funksional 683074 | 2022.04.28

Tabela 14.

MAC fut END CW kur deklarohet paketa tx_avs_endof. CW END përmban numrin e bajteve të vlefshme në fjalën e fundit të të dhënave dhe informacionin CRC.

Vlera CRC është një rezultat CRC 32-bit për të dhënat midis START CW dhe fjalës së të dhënave përpara END CW.

Tabela e mëposhtme tregon vlerat e fushave në END CW.

FUND CW Vlerat e fushës
Fusha eop CRC32 num_valid_bytes_eob

Vlera 1
Vlera e llogaritur CRC32. Numri i bajteve të vlefshëm në fjalën e fundit të të dhënave.

4.1.2.3. Rreshtimi i çiftuar CW

Figura 13. Formati CW i çiftëzuar i shtrirjes

ALIGN CW Çiftohet me FILLIM/FUND

Ndërfaqja XGMII 64+8 bit

FILLO

63:56

RSVD

55:48

RSVD

47:40

RSVD

të dhëna

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 rresht=1 seop=0

15:8

RSVD

7:0

'hFB

kontrolli 7:0

Ndërfaqja XGMII 64+8 bit

FUND

63:56

'hFD

55:48

RSVD

47:40

RSVD

të dhëna

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolli 7:0

ALIGN CW është një CW e çiftuar me CW START/END ose END/START. Mund të futni CW-në e çiftuar ALIGN ose duke vendosur sinjalin tx_link_reinit, duke vendosur numëruesin e Periudhës së Alignment ose duke filluar një rivendosje. Kur futet CW e çiftuar ALIGN, fusha e rreshtimit vendoset në 1 për të inicuar bllokun e shtrirjes së marrësit për të kontrolluar shtrirjen e të dhënave në të gjitha korsitë.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 26

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Tabela 15.

RRESHTOJ Vlerat e fushës CW
Rreshtimi i fushës
eop sop usr seop

Vlera 1 0 0 0 0

4.1.2.4. CW me cikël bosh

Figura 14. Formati CW me cikël të zbrazët

EMPTY_CYC Çiftohet me END/START

Ndërfaqja XGMII 64+8 bit

FUND

63:56

'hFD

55:48

RSVD

47:40

RSVD

të dhëna

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrolli 7:0

Ndërfaqja XGMII 64+8 bit

FILLO

63:56

RSVD

55:48

RSVD

47:40

RSVD

të dhëna

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 rresht=0 seop=0

15:8

RSVD

7:0

'hFB

kontrolli 7:0

Tabela 16.

Kur hiqni dorë nga tx_avs_valid për dy cikle ore gjatë një shpërthimi, MAC fut një EMPTY_CYC CW të çiftuar me END/START CW. Ju mund ta përdorni këtë CW kur nuk ka të dhëna të disponueshme për transmetim për momentin.

Kur ju e refuzoni tx_avs_valid për një cikël, IP-ja e refuzon tx_avs_valid për dyfishin e periudhës së shkuljes tx_avs_valid për të gjeneruar një palë CW END/START.

Vlerat e fushës EMPTY_CYC CW
Rreshtimi i fushës
eop

Vlera 0 0

vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 27

4. Përshkrimi funksional 683074 | 2022.04.28

Sop fushe usr seop

Vlera 0 0 0

4.1.2.5. CW boshe

Figura 15. Formati CW në punë

CW boshe

63:56

'h07

55:48

'h07

47:40

'h07

të dhëna

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrolli 7:0

MAC fut IDLE CW kur nuk ka transmetim. Gjatë kësaj periudhe, sinjali tx_avs_valid është i ulët.
Ju mund të përdorni IDLE CW kur një transferim i shpejtë ka përfunduar ose transmetimi është në gjendje boshe.

4.1.2.6. Fjala e të dhënave

Fjala e të dhënave është ngarkesa e një pakete. Bitët e kontrollit XGMII janë vendosur të gjithë në 0 në formatin e fjalës së të dhënave.

Figura 16. Formati i të dhënave Word

Ndërfaqja XGMII 64+8 bit

FJALA E TË DHËNAVE

63:56

të dhënat e përdoruesit 7

55:48

të dhënat e përdoruesit 6

47:40

të dhënat e përdoruesit 5

të dhëna

39:32 31:24

të dhënat e përdoruesit 4 të dhënat e përdoruesit 3

23:16

të dhënat e përdoruesit 2

15:8

të dhënat e përdoruesit 1

7:0

të dhënat e përdoruesit 0

kontrolli 7:0

4.1.3. TX CRC
Mund të aktivizoni bllokun TX CRC duke përdorur parametrin Aktivizo CRC në Redaktuesin e Parametrave IP. Kjo veçori mbështetet si në modalitetin bazë ashtu edhe në atë të plotë.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 28

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

MAC shton vlerën CRC në END CW duke pohuar sinjalin tx_avs_endofpacket. Në modalitetin BASIC, vetëm ALIGN CW i çiftuar me END CW përmban një fushë të vlefshme CRC.
Blloku TX CRC ndërlidhet me bllokun TX Control Word Insertion dhe TX MII Encode. Blloku TX CRC llogarit vlerën CRC për të dhënat e vlerës 64-bit për cikël duke filluar nga START CW deri në END CW.
Ju mund të vendosni sinjalin crc_error_inject për të korruptuar qëllimisht të dhënat në një korsi të caktuar për të krijuar gabime CRC.

4.1.4. Koder TX MII

Enkoderi TX MII trajton transmetimin e paketës nga MAC në TX PCS.

Figura e mëposhtme tregon modelin e të dhënave në autobusin MII 8-bit në modulimin PAM4. START dhe END CW shfaqen një herë në çdo dy korsi MII.

Figura 17. Modeli i të dhënave MII i modulimit PAM4

CIKLI 1

CIKLI 2

CIKLI 3

CIKLI 4

CIKLI 5

SOP_CW

TË DHËNAT_1

DATA_9 DATA_17

PATARE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

PATARE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Figura e mëposhtme tregon modelin e të dhënave në autobusin MII 8-bit në modulimin NRZ. START dhe END CW shfaqen në çdo korsi MII.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 29

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 18. Modeli i të dhënave MII të modulimit NRZ

CIKLI 1

CIKLI 2

CIKLI 3

SOP_CW

TË DHËNAT_1

TË DHËNAT_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CIKLI 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CIKLI 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PC dhe PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguron transmetuesin e pllakave F në modalitetin Ethernet PCS.

4.2. RX Datapath
Rruga e të dhënave RX përbëhet nga komponentët e mëposhtëm: · Blloku PMA · Blloku PCS · Dekoderi MII · CRC · Blloku Deskew · Blloku i heqjes së Word-it të kontrollit

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 30

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28
Figura 19. RX Datapath

Për logjikën e përdoruesit Ndërfaqja e transmetimit Avalon
RX MAC
Kontrollo heqjen e fjalës
Deskoj

KDF

Dekoder MII

Ndërfaqja MII PC me porosi
PCS dhe PMA

Ndërfaqja serike RX nga një pajisje tjetër FPGA
4.2.1. RX PC dhe PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguron transmetuesin e pllakave F në modalitetin Ethernet PCS.
4.2.2. Dekoder RX MII
Ky bllok identifikon nëse të dhënat hyrëse përmbajnë shënues fjalësh kontrolli dhe rreshtimi. Dekoderi RX MII nxjerr të dhëna në formën e treguesit të vlefshëm 1-bit, treguesit të shënuesit 1-bit, treguesit të kontrollit 1 bit dhe të dhënave 64-bit për korsi.
4.2.3. RX CRC
Mund të aktivizoni bllokun TX CRC duke përdorur parametrin Aktivizo CRC në Redaktuesin e Parametrave IP. Kjo veçori mbështetet si në modalitetin bazë ashtu edhe në atë të plotë. Blloku RX CRC ndërlidhet me blloqet RX Control Word Removal dhe RX MII Decoder. IP-ja pohon sinjalin rx_crc_error kur ndodh një gabim CRC.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 31

4. Përshkrimi funksional 683074 | 2022.04.28
IP eliminon rx_crc_error në çdo shpërthim të ri. Është një dalje në logjikën e përdoruesit për trajtimin e gabimeve të logjikës së përdoruesit.
4.2.4. RX Deskew
Blloku i tavolinës RX zbulon shënuesit e shtrirjes për secilën korsi dhe i rilidh të dhënat përpara se t'i dërgojë në bllokun e heqjes RX CW.
Mund të zgjidhni që bërthama IP të rreshtojë automatikisht të dhënat për secilën korsi kur ndodh një gabim shtrirjeje duke vendosur parametrin Aktivizo shtrirjen automatike në Redaktuesin e parametrave IP. Nëse çaktivizoni funksionin e shtrirjes automatike, thelbi i IP-së pohon sinjalin rx_error për të treguar gabimin e shtrirjes. Duhet të vendosni rx_link_reinit për të nisur procesin e shtrirjes së korsisë kur ndodh një gabim i shtrirjes së korsisë.
Deskew RX zbulon shënuesit e shtrirjes bazuar në një makinë të gjendjes. Diagrami i mëposhtëm tregon gjendjet në bllokun e deskewit RX.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 32

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 20.

Makina e gjendjes së shtrirjes së korsisë RX Deskew me grafikun e rrjedhës së aktivizuar me shtrirje automatike
Filloni

PATARE

Rivendos = 1 po jo

Të gjitha PC-të

korsi gati?

PRIT

Të gjithë shënuesit e sinkronizimit nr
zbuluar?
po
ALIGN

nr
po Kohëzgjatja?

po
Humbi shtrirjen?
pa Fund

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 33

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 21.

Makina e gjendjes së shtrirjes së korsisë RX Deskew me grafikun e rrjedhës së paaftë për shtrirjen automatike
Filloni

PATARE

Rivendos = 1 po jo

Të gjitha PC-të

korsi gati?

po
rx_link_reinit =1
nuk ka GABIM

jo po Kohëzgjatja?

PRIT
jo Të gjithë shënuesit e sinkronizimit
zbuluar?
po RAFSH

po
Humbi shtrirjen?
nr
fund
1. Procesi i shtrirjes fillon me gjendjen IDLE. Blloku kalon në gjendjen PRIT kur të gjitha korsitë e PCS të jenë gati dhe rx_link_reinit të jetë hequr.
2. Në gjendjen PRIT, blloku kontrollon se të gjithë shënuesit e zbuluar janë pohuar brenda të njëjtit cikël. Nëse ky kusht është i vërtetë, blloku kalon në gjendjen ALIGNED.
3. Kur blloku është në gjendjen ALIGNED, ai tregon se korsitë janë të rreshtuara. Në këtë gjendje, blloku vazhdon të monitorojë shtrirjen e korsisë dhe të kontrollojë nëse të gjithë shënuesit janë të pranishëm brenda të njëjtit cikël. Nëse të paktën një shënues nuk është i pranishëm në të njëjtin cikël dhe parametri Enable Auto Alignment është vendosur, blloku shkon në

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 34

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Gjendja IDLE për të rifilluar procesin e shtrirjes. Nëse Aktivizo shtrirjen automatike nuk është caktuar dhe të paktën një shënues nuk është i pranishëm në të njëjtin cikël, blloku shkon në gjendjen ERROR dhe pret që logjika e përdoruesit të vendosë sinjalin rx_link_reinit për të filluar procesin e shtrirjes së korsisë.

Figura 22. Rivendosja e korsisë me aktivizimin e shtrirjes automatike rx_core_clk

rx_link_up

rx_link_reinit

dhe_të gjithë_shënuesit

Shteti Deskew

ALGNED

PATARE

PRIT

ALGNED

AUTO_ALIGN = 1

Figura 23. Rivendosja e korsisë me aktivizimin e shtrirjes automatike të çaktivizuar rx_core_clk

rx_link_up

rx_link_reinit

dhe_të gjithë_shënuesit

Shteti Deskew

ALGNED

GABIM

PATARE

PRIT

ALGNED

AUTO_ALIGN = 0
4.2.5. Heqja RX CW
Ky bllok dekodon CW-të dhe dërgon të dhëna në logjikën e përdoruesit duke përdorur ndërfaqen e transmetimit Avalon pas heqjes së CW-ve.
Kur nuk ka të dhëna të vlefshme të disponueshme, blloku i heqjes RX CW heq sinjalin rx_avs_valid.
Në modalitetin FULL, nëse biti i përdoruesit është vendosur, ky bllok pohon sinjalin rx_is_usr_cmd dhe të dhënat në ciklin e parë të orës përdoren si informacion ose komandë e përcaktuar nga përdoruesi.
Kur rx_avs_ready deasserts dhe rx_avs_valid pohon, blloku i heqjes RX CW gjeneron një kusht gabimi në logjikën e përdoruesit.
Sinjalet e transmetimit të Avalon në lidhje me këtë bllok janë si më poshtë: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 35

4. Përshkrimi funksional 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (i disponueshëm vetëm në modalitetin e plotë)
4.3. F-Tile Serial Lite IV Arkitektura e orës IP të Intel FPGA
F-Tile Serial Lite IV Intel FPGA IP ka katër hyrje të orës që gjenerojnë orë në blloqe të ndryshme: · Ora e referencës së transmetuesit (xcvr_ref_clk) - Ora hyrëse nga ora e jashtme
çipa ose oshilatorë që gjenerojnë orë për blloqet e personalizuara të TX MAC, RX MAC dhe TX dhe RX të PCS. Referojuni Parametrave për diapazonin e mbështetur të frekuencës. · Ora bërthamore TX (tx_core_clk) – Kjo orë rrjedh nga marrësi PLL që përdoret për TX MAC. Kjo orë është gjithashtu një orë dalëse nga transmetuesi i pllakave F për t'u lidhur me logjikën e përdoruesit TX. · Ora bërthamore RX (rx_core_clk)–Kjo orë rrjedh nga marrësi PLL që përdoret për RX deskew FIFO dhe RX MAC. Kjo orë është gjithashtu një orë dalëse nga transmetuesi i pllakave F për t'u lidhur me logjikën e përdoruesit RX. · Ora për ndërfaqen e rikonfigurimit të transmetuesit (reconfig_clk) – ora hyrëse nga qarqet e jashtme të orës ose oshilatorët që gjeneron orë për ndërfaqen e rikonfigurimit të transmetuesit të pllakave F në të dy rrugët e të dhënave TX dhe RX. Frekuenca e orës është 100 deri në 162 MHz.
Blloku i mëposhtëm tregon domenet e orës IP të F-Tile Serial Lite IV Intel FPGA dhe lidhjet brenda IP-së.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 36

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 24.

F-Tile Serial Lite IV Arkitektura e orës IP të Intel FPGA

Oscilator

FPGA1
Ora e ndërfaqes së rikonfigurimit të transmetuesit IP të F-Tile Serial Lite IV Intel FPGA
(riconfig_clk)

tx_core_clkout (lidhu me logjikën e përdoruesit)

tx_core_clk= clk_pll_div64[mes_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Ora e ndërfaqes së rikonfigurimit të transmetuesit

(riconfig_clk)

Oscilator

rx_core_clk= clk_pll_div64[mes_ch]

rx_core_clkout (lidhu me logjikën e përdoruesit)

clk_pll_div64[mes_ch] clk_pll_div64[n-1:0]

Të dhënat e ndërfaqes së transmetimit të Avalon TX
TX MAC

lidhje_seriale[n-1:0]

Deskoj

FIFO

Ndërfaqja e transmetimit Avalon RX Data RX MAC

Të dhënat RX të Ndërfaqes Transmetuese të Avalon
RX MAC

Deskew FIFO

rx_core_clkout (lidhu me logjikën e përdoruesit)

rx_core_clk= clk_pll_div64[mes_ch]

PC me porosi

lidhje_seriale[n-1:0]

TX MAC

Të dhënat e ndërfaqes së transmetimit të Avalon TX

tx_core_clk= clk_pll_div64[mes_ch]

tx_core_clkout (lidhu me logjikën e përdoruesit)

Ora ref e transmetuesit (xcvr_ref_clk)
Ora ref e transmetuesit (xcvr_ref_clk)

oshilator*

Legjenda

Pajisja FPGA
Domeni kryesor i orës TX
Domeni i orës bazë RX
Domeni i orës së referencës së transmetuesit Sinjalet e të dhënave të pajisjes së jashtme

4.4. Rivendosja dhe nisja e lidhjes
Blloqet MAC, F-tile Hard IP dhe rikonfigurimi kanë sinjale të ndryshme rivendosjeje: · Blloqet MAC TX dhe RX përdorin sinjale të rivendosjes tx_core_rst_n dhe rx_core_rst_n. · tx_pcs_fec_phy_reset_n dhe rx_pcs_fec_phy_reset_n rikuperimi i sinjaleve
kontrolluesi i rivendosjes së butë për të rivendosur IP-në e fortë të pllakës F. · Blloku i rikonfigurimit përdor sinjalin e rivendosjes reconfig_reset.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 37

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 25. Rivendosja e arkitekturës
Të dhënat e ndërfaqes së transmetimit të Avalon TX
MAC
Avalon Streaming SYNC Interface RX

FPGA F-tjegull Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tjegull IP e fortë

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Rivendos logjikën
Informacione të ngjashme · Udhëzimet e rivendosjes në faqen 51 · F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit
4.4.1. Rivendosja e TX dhe Sekuenca e Inicializimit
Sekuenca e rivendosjes TX për F-Tile Serial Lite IV Intel FPGA IP është si më poshtë: 1. Vendos tx_pcs_fec_phy_reset_n, tx_core_rst_n dhe reconfig_reset
njëkohësisht për të rivendosur blloqet e forta IP, MAC dhe rikonfigurimit të pllakave F. Lëshoni tx_pcs_fec_phy_reset_n dhe rivendosni konfigurimin pasi prisni tx_reset_ack për t'u siguruar që blloqet janë rivendosur siç duhet. 2. IP më pas pohon sinjalet phy_tx_lanes_stable, tx_pll_locked dhe phy_ehip_ready pasi tx_pcs_fec_phy_reset_n lirohet, për të treguar që TX PHY është gati për transmetim. 3. Sinjali tx_core_rst_n zhduket pasi sinjali phy_ehip_ready shkon lart. 4. IP fillon të transmetojë karaktere IDLE në ndërfaqen MII sapo MAC të jetë jashtë rivendosjes. Nuk ka kërkesë për shtrirjen dhe animin e korsisë TX sepse të gjitha korsitë përdorin të njëjtën orë. 5. Gjatë transmetimit të karaktereve IDLE, MAC pohon sinjalin tx_link_up. 6. Më pas MAC fillon të transmetojë ALIGN të çiftuar me START/END ose END/START CW në një interval të caktuar për të nisur procesin e shtrirjes së korsisë së marrësit të lidhur.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 38

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 26.

Rivendosja e TX dhe Diagrami i Kohës së Inicializimit
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _i kyçur

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Rivendosja dhe Sekuenca e Inicializimit
Sekuenca e rivendosjes RX për F-Tile Serial Lite IV Intel FPGA IP është si më poshtë:
1. Vendosni njëkohësisht rx_pcs_fec_phy_reset_n, rx_core_rst_n dhe reconfig_reset për të rivendosur blloqet e ngurtë IP, MAC dhe rikonfigurimit të pllakave F. Lëshoni rx_pcs_fec_phy_reset_n dhe rivendosni konfigurimin pasi prisni për rx_reset_ack për t'u siguruar që blloqet janë rivendosur siç duhet.
2. IP më pas vendos sinjalin phy_rx_pcs_ready pasi të lëshohet rivendosja e personalizuar e PCS, për të treguar se RX PHY është gati për transmetim.
3. Sinjali rx_core_rst_n zhduket pasi sinjali phy_rx_pcs_ready shkon lart.
4. IP-ja fillon procesin e shtrirjes së korsisë pasi të lëshohet rivendosja e RX MAC dhe me marrjen e ALIGN të çiftuar me START/END ose END/START CW.
5. Blloku RX deskew pohon sinjalin rx_link_up pasi të ketë përfunduar rreshtimi për të gjitha korsitë.
6. IP më pas vendos sinjalin rx_link_up në logjikën e përdoruesit për të treguar se lidhja RX është gati për të filluar marrjen e të dhënave.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 39

4. Përshkrimi funksional 683074 | 2022.04.28

Figura 27. Diagrami i Kohës së Rivendosjes dhe Inicializimit të RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Llogaritja e shpejtësisë së lidhjes dhe gjerësisë së brezit

Llogaritja e efikasitetit të gjerësisë së brezit të F-Tile Serial Lite IV Intel FPGA IP është si më poshtë:

Efikasiteti i gjerësisë së brezit = shkalla e_përpunuar * 64/66 * (madhësia_burst – madhësia_burst_ovhd)/përmasa_shpërthimi * [periudha_përafrimi_shënues / (periudha_align_shënuesi + gjerësia_radha_shënuesi_)] * [(srl4_period_align_period_2]_aligns_ 4]_aligns

Tabela 17. Përshkrimi i variablave të efikasitetit të brezit

E ndryshueshme

Përshkrimi

shkalla e papërpunuar e shpërthimit

Kjo është shpejtësia e bitit e arritur nga ndërfaqja serike. Rate_rate = gjerësia SERDES * frekuenca e orës së transmetuesit P.shample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Vlera e madhësisë së shpërthimit. Për të llogaritur efikasitetin mesatar të gjerësisë së brezit, përdorni vlerën e zakonshme të madhësisë së shpërthimit. Për shpejtësinë maksimale, përdorni vlerën maksimale të madhësisë së shpërthimit.

burst_size_ovhd

Vlera e sipërme e madhësisë së shpërthimit.
Në modalitetin e plotë, vlera burst_size_ovhd i referohet CW-ve të çiftuara START dhe END.
Në modalitetin bazë, nuk ka burst_size_ovhd sepse nuk ka CW të çiftuara START dhe END.

përafrim_shënuesi_periudha

Vlera e periudhës ku është futur një shënues shtrirjeje. Vlera është 81920 cikli i orës për përpilim dhe 1280 për simulim të shpejtë. Kjo vlerë është marrë nga logjika e vështirë PCS.

align_marker_width srl4_align_period

Numri i cikleve të orës ku një sinjal i vlefshëm i shënuesit të shtrirjes mbahet i lartë.
Numri i cikleve të orës ndërmjet dy shënuesve të shtrirjes. Ju mund ta vendosni këtë vlerë duke përdorur parametrin Periudha e shtrirjes në Redaktuesin e Parametrave IP.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 40

Dërgo koment

4. Përshkrimi funksional 683074 | 2022.04.28
Llogaritjet e shpejtësisë së lidhjes janë si më poshtë: Shkalla efektive = efikasiteti i gjerësisë së brezit * raw_rate Ju mund të merrni frekuencën maksimale të orës së përdoruesit me ekuacionin e mëposhtëm. Llogaritja maksimale e frekuencës së orës së përdoruesit supozon transmetim të vazhdueshëm të të dhënave dhe asnjë cikël IDLE nuk ndodh në logjikën e përdoruesit. Kjo normë është e rëndësishme kur dizajnohet logjika e përdoruesit FIFO për të shmangur tejmbushjen e FIFO. Frekuenca maksimale e orës së përdoruesit = shpejtësia efektive / 64

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Dërgo komente

5. Parametrat

Tabela 18. Përshkrimi i parametrit IP të F-Tile Serial Lite IV Intel FPGA

Parametri

Vlera

E paracaktuar

Përshkrimi

Opsionet e përgjithshme të projektimit

Lloji i modulimit PMA

· PAM4 · NRZ

PAM4

Zgjidhni modulimin e PCS.

Lloji PMA

· FHT · FGT

FGT

Zgjedh llojin e transmetuesit.

Shkalla e të dhënave PMA

· Për modalitetin PAM4:
— Lloji i transmetuesit FGT: 20 Gbps 58 Gbps
- Lloji i transmetuesit FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Për modalitetin NRZ:
— Lloji i transmetuesit FGT: 10 Gbps 28.05 Gbps
— Lloji i transmetuesit FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Përcakton shpejtësinë efektive të të dhënave në daljen e transmetuesit që përfshin transmetimin dhe shpenzimet e tjera të përgjithshme. Vlera llogaritet nga IP duke rrumbullakosur deri në 1 vend dhjetor në njësi Gbps.

Modaliteti PMA

· Duplex · Tx · Rx

Dupleks

Për llojin e transmetuesit FHT, drejtimi i mbështetur është vetëm dupleks. Për llojin e transmetuesit FGT, drejtimi i mbështetur është Duplex, Tx dhe Rx.

Numri i PMA

· Për modalitetin PAM4:

korsi

- 1 deri në 12

· Për modalitetin NRZ:

- 1 deri në 16

Zgjidhni numrin e korsive. Për dizajnin Simplex, numri i mbështetur i korsive është 1.

Frekuenca e orës referencë PLL

· Për llojin e transmetuesit FHT: 156.25 MHz
· Për llojin e transmetuesit FGT: 27.5 MHz 379.84375 MHz, në varësi të shpejtësisë së zgjedhur të të dhënave të marrësit.

· Për llojin e transmetuesit FHT: 156.25 MHz
· Për llojin e transmetuesit FGT: 165 MHz

Përcakton frekuencën e orës referuese të transmetuesit.

Sistemi PLL

—

ora referuese

frekuenca

170 MHz

Në dispozicion vetëm për llojin e transmetuesit FHT. Specifikon orën e referencës së Sistemit PLL dhe do të përdoret si hyrje e referencës F-Tile dhe Orëve të Sistemit PLL Intel FPGA IP për të gjeneruar orën e Sistemit PLL.

Frekuenca e sistemit PLL
Periudha e shtrirjes

— 128 65536

Aktivizo RS-FEC

Aktivizo

876.5625 MHz 128 Aktivizo

Përcakton frekuencën e orës së sistemit PLL.
Përcakton periudhën e shënuesit të shtrirjes. Vlera duhet të jetë x2. Aktivizoni për të aktivizuar veçorinë RS-FEC.
vazhdoi…

ISO 9001:2015 Regjistruar

5. Parametrat 683074 | 2022.04.28

Parametri

Vlera

E paracaktuar

Përshkrimi

Çaktivizo

Për modulimin PAM4 PCS, RS-FEC është gjithmonë i aktivizuar.

Ndërfaqja e përdoruesit

Modaliteti i transmetimit

· E PLOTË · BAZË

Plot

Zgjidhni transmetimin e të dhënave për IP.

I plotë: Ky modalitet dërgon një cikël fillimi dhe përfundimi të paketës brenda një kornize.

Themelore: Ky është një mënyrë e pastër transmetimi ku të dhënat dërgohen pa fillim të paketës, bosh dhe fund të paketës për të rritur gjerësinë e brezit.

Aktivizo CRC

Aktivizo Çaktivizo

Çaktivizo

Aktivizoje për të aktivizuar zbulimin dhe korrigjimin e gabimeve CRC.

Aktivizo shtrirjen automatike

Aktivizo Çaktivizo

Çaktivizo

Aktivizoje për të aktivizuar funksionin automatik të shtrirjes së korsisë.

Aktivizo pikën fundore të korrigjimit

Aktivizo Çaktivizo

Çaktivizo

Kur ON, F-Tile Serial Lite IV Intel FPGA IP përfshin një pikë fundore të integruar të korrigjimit që lidhet së brendshmi me ndërfaqen e hartuar nga memoria Avalon. IP mund të kryejë teste të caktuara dhe funksione korrigjimi përmes JTAG duke përdorur panelin e sistemit. Vlera e parazgjedhur është Joaktiv.

Simplex Merging (Ky cilësim parametri disponohet vetëm kur zgjidhni dizajnin e dyfishtë të thjeshtë FGT.)

RSFEC i aktivizuar në IP-në tjetër Serial Lite IV Simplex të vendosur në të njëjtin kanal(a) FGT

Aktivizo Çaktivizo

Çaktivizo

Aktivizoni këtë opsion nëse keni nevojë për një përzierje konfigurimi me RS-FEC të aktivizuar dhe çaktivizuar për IP-në F-Tile Serial Lite IV Intel FPGA në një dizajn dual simplex për modalitetin e transmetuesit NRZ, ku të dy TX dhe RX vendosen në të njëjtën FGT kanal(et).

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Dërgo komente

6. F-Tile Serial Lite IV Sinjalet e ndërfaqes IP të Intel FPGA

6.1. Sinjalet e orës

Tabela 19. Sinjalet e orës

Emri

Drejtimi i gjerësisë

Përshkrimi

tx_core_clkout

Nxjerr orën bërthamore TX për ndërfaqen e personalizuar të PCS TX, TX MAC dhe logjikat e përdoruesit

shtegu i të dhënave TX.

Kjo orë krijohet nga blloku i personalizuar i PCS.

rx_core_clkout

Dalja e orës bërthamore RX për ndërfaqen e personalizuar PCS RX, RX deskew FIFO, RX MAC

dhe logjikat e përdoruesit në rrugën e të dhënave RX.

Kjo orë krijohet nga blloku i personalizuar i PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Ora e referencës së transmetuesit të hyrjes.

Kur lloji i transmetuesit është vendosur në FGT, lidhni këtë orë me sinjalin dalës (out_refclk_fgt_0) të F-Tile Reference dhe System PLL Clocks Intel FPGA IP. Kur lloji i marrësit është vendosur në FHT, lidheni

këtë orë në sinjalin e daljes (out_fht_cmmpll_clk_0) të F-Tile Reference dhe System PLL Clocks Intel FPGA IP.

Referojuni Parametrave për diapazonin e mbështetur të frekuencës.

Ora hyrëse e hyrjes për ndërfaqen e rikonfigurimit të transmetuesit.

Frekuenca e orës është 100 deri në 162 MHz.

Lidheni këtë sinjal të orës hyrëse me qarqet e jashtme të orës ose oshilatorët.

Ora hyrëse e hyrjes për ndërfaqen e rikonfigurimit të transmetuesit.

Frekuenca e orës është 100 deri në 162 MHz.

Lidheni këtë sinjal të orës hyrëse me qarqet e jashtme të orës ose oshilatorët.

out_systemll_clk_ 1

Input

Ora e sistemit PLL.
Lidheni këtë orë me sinjalin dalës (out_systempll_clk_0) të orëve të referencës F-Tile dhe Sistemit PLL Intel FPGA IP.

Parametrat e informacionit përkatës në faqen 42

6.2. Rivendosja e sinjaleve

Tabela 20. Sinjalet e rivendosjes

Emri

Drejtimi i gjerësisë

tx_core_rst_n

Input

Domeni i orës asinkron

rx_core_rst_n

Input

Asinkron

tx_pcs_fec_phy_reset_n 1

Input

Asinkron

Përshkrimi

Sinjali aktiv i rivendosjes së ulët. Rivendos F-Tile Serial Lite IV TX MAC.

Sinjali aktiv i rivendosjes së ulët. Rivendos F-Tile Serial Lite IV RX MAC.

Sinjali aktiv i rivendosjes së ulët.

vazhdoi…

ISO 9001:2015 Regjistruar

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Emri

Domeni i orës me drejtim të gjerësisë

Përshkrimi

Rivendos PC-në e personalizuar të F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Input

Asinkron

Sinjali aktiv i rivendosjes së ulët. Rivendos PC-në e personalizuar të F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Sinjali i rivendosjes aktive me nivel të lartë.

Rikonfiguron bllokun e rikonfigurimit të ndërfaqes së hartuar nga memoria Avalon.

reconfig_sl_reset

Futni reconfig_sl_clk sinjalin e rivendosjes aktive me nivel të lartë.

Rikonfiguron bllokun e rikonfigurimit të ndërfaqes së hartuar nga memoria Avalon.

6.3. Sinjalet MAC

Tabela 21.

Sinjalet TX MAC
Në këtë tabelë, N përfaqëson numrin e korsive të vendosura në redaktuesin e parametrave IP.

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

tx_avs_ready

Dalje tx_core_clkout sinjalin e transmetimit Avalon.

Kur pohohet, tregon që TX MAC është gati të pranojë të dhëna.

tx_avs_data

· (64*N)*2 (modaliteti PAM4)
· 64*N (modaliteti NRZ)

Input

tx_core_clkout Sinjali i transmetimit të Avalon. Të dhënat TX.

tx_avs_channel

Fut sinjalin e transmetimit të Avalon tx_core_clkout.

Numri i kanalit për të dhënat që transferohen në ciklin aktual.

Ky sinjal nuk disponohet në modalitetin bazë.

tx_avs_valid

Fut sinjalin e transmetimit të Avalon tx_core_clkout.

Kur pohohet, tregon se sinjali i të dhënave TX është i vlefshëm.

tx_avs_startofpacket

Fut sinjalin e transmetimit të Avalon tx_core_clkout.

Kur pohohet, tregon fillimin e një pakete të dhënash TX.

Pohoni për vetëm një cikël të vetëm orësh për secilën paketë.

Ky sinjal nuk disponohet në modalitetin bazë.

tx_avs_endofpacket

Fut sinjalin e transmetimit të Avalon tx_core_clkout.

Kur pohohet, tregon fundin e një pakete të dhënash TX.

Pohoni për vetëm një cikël të vetëm orësh për secilën paketë.

Ky sinjal nuk disponohet në modalitetin bazë.

tx_avs_empty

Fut sinjalin e transmetimit të Avalon tx_core_clkout.

Tregon numrin e fjalëve jo të vlefshme në shpërthimin përfundimtar të të dhënave TX.

Ky sinjal nuk disponohet në modalitetin bazë.

tx_num_valid_bytes_eob

Input

tx_core_clkout

Tregon numrin e bajteve të vlefshme në fjalën e fundit të shpërthimit përfundimtar. Ky sinjal nuk disponohet në modalitetin bazë.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Emri tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Gjerësia 1
1 1
N 5

Domeni i orës së drejtimit

Përshkrimi

Input

tx_core_clkout

Kur pohohet, ky sinjal fillon një cikël informacioni të përcaktuar nga përdoruesi.
Vendoseni këtë sinjal në të njëjtin cikël orësh si pohimi tx_startofpacket.
Ky sinjal nuk disponohet në modalitetin bazë.

Dalja tx_core_clkout Kur pohohet, tregon se lidhja e të dhënave TX është gati për transmetimin e të dhënave.

Prodhimi

tx_core_clkout

Kur pohohet, ky sinjal fillon ri-drejtimin e korsive.
Vendosni këtë sinjal për një cikël orësh për të aktivizuar MAC-në për të dërguar ALIGN CW.

Input

tx_core_clkout Kur pohohet, MAC injekton një gabim CRC32 në korsitë e zgjedhura.

Dalja tx_core_clkout Nuk përdoret.

Diagrami i mëposhtëm i kohës tregon një shembullample të transmetimeve të të dhënave TX prej 10 fjalësh nga logjika e përdoruesit nëpër 10 korsi serike TX.

Figura 28.

Diagrami i kohës së transmetimit të të dhënave TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Korsia 0

…………

STRT 0 10

N-10 END STRT 0

Korsia 1

…………

STRT 1 11

N-9 END STRT 1

N-10 BOSHRI FUNDOR N-9 BOSHRI FUNDOR

Korsia 9

…………

STRT 9 19

N-1 END STRT 9

N-1 FUNDI BOSHËS

Tabela 22.

Sinjalet RX MAC
Në këtë tabelë, N përfaqëson numrin e korsive të vendosura në redaktuesin e parametrave IP.

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

rx_avs_ready

Fut sinjalin e transmetimit të Avalon rx_core_clkout.

Kur pohohet, tregon se logjika e përdoruesit është gati të pranojë të dhëna.

rx_avs_data

(64*N)*2 (modaliteti PAM4)
64*N (modaliteti NRZ)

Prodhimi

Rx_core_clkout Sinjali i transmetimit të Avalon. Të dhënat RX.

rx_avs_channel

Nxjerr sinjalin e transmetimit të Avalon rx_core_clkout.

Numri i kanalit për të dhënat

marrë në ciklin aktual.

Ky sinjal nuk disponohet në modalitetin bazë.

rx_avs_valid

Nxjerr sinjalin e transmetimit të Avalon rx_core_clkout.

vazhdoi…

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 46

Dërgo koment

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

Kur pohohet, tregon se sinjali i të dhënave RX është i vlefshëm.

rx_avs_startofpacket

Nxjerr sinjalin e transmetimit të Avalon rx_core_clkout.

Kur pohohet, tregon fillimin e një pakete të dhënash RX.

Pohoni për vetëm një cikël të vetëm orësh për secilën paketë.

Ky sinjal nuk disponohet në modalitetin bazë.

rx_avs_endofpacket

Nxjerr sinjalin e transmetimit të Avalon rx_core_clkout.

Kur pohohet, tregon fundin e një pakete të dhënash RX.

Pohoni për vetëm një cikël të vetëm orësh për secilën paketë.

Ky sinjal nuk disponohet në modalitetin bazë.

rx_avs_empty

Nxjerr sinjalin e transmetimit të Avalon rx_core_clkout.

Tregon numrin e fjalëve jo të vlefshme në shpërthimin përfundimtar të të dhënave RX.

Ky sinjal nuk disponohet në modalitetin bazë.

rx_num_valid_bytes_eob

Prodhimi

rx_core_clkout Tregon numrin e bajteve të vlefshme në fjalën e fundit të shpërthimit përfundimtar.
Ky sinjal nuk disponohet në modalitetin bazë.

rx_is_usr_cmd

Dalja rx_core_clkout Kur pohohet, ky sinjal nis një përdorues-

cikël informacioni të përcaktuar.

Vendoseni këtë sinjal në të njëjtin cikël orësh si pohimi tx_startofpacket.

Ky sinjal nuk disponohet në modalitetin bazë.

rx_link_up

Dalja rx_core_clkout Kur pohohet, tregon lidhjen e të dhënave RX

është gati për marrjen e të dhënave.

rx_link_reinit

Hyrja rx_core_clkout Kur pohohet, ky sinjal fillon korsitë

ri-rreshtimi.

Nëse çaktivizoni Aktivizo shtrirjen automatike, vendoseni këtë sinjal për një cikël të orës për të aktivizuar MAC për të rirenditur korsitë. Nëse është vendosur "Aktivizo shtrirjen automatike", MAC-i ri-liron korsitë automatikisht.

Mos e jepni këtë sinjal kur është caktuar "Aktivizo shtrirjen automatike".

rx_error

(N*2*2)+3 (modaliteti PAM4)
(N*2)*3 (modaliteti NRZ)

Prodhimi

rx_core_clkout

Kur pohohet, tregon se kushtet e gabimit ndodhin në shtegun e të dhënave RX.
· [(N*2+2):N+3] = Tregon gabim PCS për korsi specifike.
· [N+2] = Tregon gabimin e shtrirjes. Rinisni shtrirjen e korsisë nëse pohohet ky bit.
· [N+1]= Tregon që të dhënat i përcillen logjikës së përdoruesit kur logjika e përdoruesit nuk është gati.
· [N] = Tregon humbjen e shtrirjes.
· [(N-1):0] = Tregon që të dhënat përmbajnë gabim CRC.

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Sinjalet e rikonfigurimit të transmetuesit

Tabela 23.

Sinjalet e rikonfigurimit të PCS
Në këtë tabelë, N përfaqëson numrin e korsive të vendosura në redaktuesin e parametrave IP.

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

reconfig_sl_read

Fut komandën e leximit të rikonfigurimit të PCS reconfig_sl_

kliko

sinjalet.

reconfig_sl_write

Hyrja reconfig_sl_ Shkrimi i rikonfigurimit të PC

kliko

sinjalet e komandës.

reconfig_sl_adresa

14 bit + clogb2N

Input

reconfig_sl_ clk

Specifikon rikonfigurimin e PCS adresën e ndërfaqes së hartës së kujtesës Avalon në një korsi të zgjedhur.
Çdo korsi ka 14 bit dhe pjesët e sipërme i referohen zhvendosjes së korsisë.
Example, për një dizajn NRZ/PAM4 me 4 korsi, me reconfig_sl_address[13:0] duke iu referuar vlerës së adresës:
· reconfig_sl_address[15:1 4] vendosur në 00 = adresa për korsinë 0.
· reconfig_sl_address[15:1 4] vendosur në 01 = adresa për korsinë 1.
· reconfig_sl_address[15:1 4] vendosur në 10 = adresa për korsinë 2.
· reconfig_sl_address[15:1 4] vendosur në 11 = adresa për korsinë 3.

reconfig_sl_readdata

Output reconfig_sl_ Specifikon të dhënat e rikonfigurimit të PCS

kliko

të lexohet me një cikël të gatshëm në a

korsia e zgjedhur.

reconfig_sl_waitrequest

Output reconfig_sl_ Përfaqëson rikonfigurimin e PCS

kliko

Ndërfaqja e hartës së kujtesës Avalon

sinjali i bllokimit në një korsi të zgjedhur.

reconfig_sl_writedata

Input reconfig_sl_ Specifikon të dhënat e rikonfigurimit të PCS

kliko

të shkruhet në një cikël shkrimi në a

korsia e zgjedhur.

reconfig_sl_readdata_vali

Prodhimi

reconfig_sl_ Specifikon rikonfigurimin e PCS

kliko

të dhënat e marra janë të vlefshme në një të zgjedhur

korsi.

Tabela 24.

Sinjalet e rikonfigurimit të IP të fortë F-Tile
Në këtë tabelë, N përfaqëson numrin e korsive të vendosura në redaktuesin e parametrave IP.

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

reconfig_lexo

Hyrja reconfig_clk Lexohet rikonfigurimi i PMA

sinjalet e komandës.

reconfig_write

Input reconfig_clk Shkrimi i rikonfigurimit të PMA

sinjalet e komandës.

reconfig_adresa

18 bit + clog2bN

Input

reconfig_clk

Specifikon adresën e ndërfaqes së hartuar me memorie PMA Avalon në një korsi të zgjedhur.
vazhdoi…

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 48

Dërgo koment

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Emri
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Gjerësia
32 1 32 1

Domeni i orës së drejtimit

Përshkrimi

Në të dy modalitetet PAM4 ad NRZ, çdo korsi ka 18 bit dhe pjesët e sipërme të mbetura i referohen zhvendosjes së korsisë.
Example, për një dizajn me 4 korsi:
· reconfig_address[19:18] vendosur në 00 = adresa për korsinë 0.
· reconfig_address[19:18] vendosur në 01 = adresa për korsinë 1.
· reconfig_address[19:18] vendosur në 10 = adresa për korsinë 2.
· reconfig_address[19:18] vendosur në 11 = adresa për korsinë 3.

Prodhimi

reconfig_clk Përcakton të dhënat PMA që do të lexohen nga një cikël gati në një korsi të zgjedhur.

Prodhimi

reconfig_clk Përfaqëson sinjalin e bllokimit të ndërfaqes së hartës së kujtesës PMA Avalon në një korsi të zgjedhur.

Input

reconfig_clk Përcakton të dhënat PMA që do të shkruhen në një cikël shkrimi në një korsi të zgjedhur.

Prodhimi

reconfig_clk Përcakton të dhënat e marra të rikonfigurimit të PMA janë të vlefshme në një korsi të zgjedhur.

6.5. Sinjalet PMA

Tabela 25.

Sinjalet PMA
Në këtë tabelë, N përfaqëson numrin e korsive të vendosura në redaktuesin e parametrave IP.

Emri

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

phy_tx_lanes_stable

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron Kur pohohet, tregon që rruga e të dhënave TX është gati për të dërguar të dhëna.

tx_pll_locked

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron Kur pohohet, tregon që TX PLL ka arritur statusin e bllokimit.

phy_ehip_ready

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron

Kur pohohet, tregon që PCS me porosi ka përfunduar inicializimin e brendshëm dhe është gati për transmetim.
Ky sinjal pohon pasi tx_pcs_fec_phy_reset_n dhe tx_pcs_fec_phy_reset_nare janë hequr.

tx_serial_data

Nxjerr kunjat serike të orës serike TX TX.

rx_serial_data

Futni kunjat serike të orës serike RX RX.

phy_rx_block_lock

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron Kur pohohet, tregon që shtrirja e bllokut 66b ka përfunduar për korsitë.

rx_cdr_lock

N*2 (modaliteti PAM4)

Prodhimi

Asinkron

Kur pohohet, tregon se orët e rikuperuara janë të kyçura ndaj të dhënave.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Emri phy_rx_pcs_ready phy_rx_hi_ber

Gjerësia

Domeni i orës së drejtimit

Përshkrimi

N (modaliteti NRZ)

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron

Kur pohohet, tregon se korsitë RX të kanalit përkatës Ethernet janë plotësisht të rreshtuara dhe gati për të marrë të dhëna.

N*2 (modaliteti PAM4)
N (modaliteti NRZ)

Prodhimi

Asinkron

Kur pohohet, tregon se RX PCS i kanalit përkatës Ethernet është në një gjendje HI BER.

Udhëzuesi i përdorimit të F-Tile Serial Lite IV Intel® FPGA IP 50

Dërgo koment

683074 | 2022.04.28 Dërgo komente

7. Projektim me F-Tile Serial Lite IV Intel FPGA IP

7.1. Rivendos udhëzimet
Ndiqni këto udhëzime të rivendosjes për të zbatuar rivendosjen në nivelin e sistemit.
· Lidhni sinjalet tx_pcs_fec_phy_reset_n dhe rx_pcs_fec_phy_reset_n së bashku në nivelin e sistemit në mënyrë që të rivendosni TX dhe RX PCS njëkohësisht.
· Vendosni sinjalet tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n dhe reconfig_reset në të njëjtën kohë. Referojuni Rivendosja dhe Inicializimi i Lidhjes për më shumë informacion rreth rivendosjes së IP-së dhe sekuencave të inicializimit.
· Mbani tx_pcs_fec_phy_reset_n, dhe rx_pcs_fec_phy_reset_n sinjalet e ulëta, dhe sinjalin reconfig_reset lart dhe prisni që tx_reset_ack dhe rx_reset_ack të rivendosin siç duhet IP-në e fortë të pllakës F dhe blloqet e rikonfigurimit.
· Për të arritur lidhje të shpejtë ndërmjet pajisjeve FPGA, rivendosni IP-të e lidhura F-Tile Serial Lite IV Intel FPGA në të njëjtën kohë. Referojuni F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i përdoruesit për informacion rreth monitorimit të lidhjes IP TX dhe RX duke përdorur paketën e veglave.
Informacione të Përafërta
· Rivendos dhe Inicializimi i Lidhjes në faqen 37
· F-Tile Serial Lite IV Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

7.2. Udhëzimet për trajtimin e gabimeve

Tabela e mëposhtme liston udhëzimet për trajtimin e gabimeve për kushtet e gabimeve që mund të ndodhin me modelin F-Tile Serial Lite IV Intel FPGA IP.

Tabela 26. Kushtet e gabimit dhe udhëzimet e trajtimit

Gjendja e gabimit
Një ose më shumë korsi nuk mund të krijojnë komunikim pas një kohe të caktuar.

Udhëzimet
Zbatoni një sistem afati për të rivendosur lidhjen në nivelin e aplikacionit.

Një korsi humbet komunikimin pasi vendoset komunikimi.
Një korsi humbet komunikimin gjatë procesit të deskew.

Kjo mund të ndodhë pas ose gjatë fazave të transferimit të të dhënave. Zbatoni një zbulim të humbjes së lidhjes në nivelin e aplikacionit dhe rivendosni lidhjen.
Zbatimi i procesit të rifillimit të lidhjes për korsinë e gabuar. Duhet të siguroheni që drejtimi i tabelës të mos kalojë 320 UI.

Rreshtimi i korsisë së humbjes pasi të jenë rreshtuar të gjitha korsitë.

Kjo mund të ndodhë pas ose gjatë fazave të transferimit të të dhënave. Zbatoni një zbulim të humbjes së shtrirjes së korsisë në nivelin e aplikacionit për të rifilluar procesin e shtrirjes së korsisë.

ISO 9001:2015 Regjistruar

683074 | 2022.04.28 Dërgo komente

8. F-Tile Serial Lite IV Udhëzuesi i përdoruesit IP Intel FPGA Arkivat

Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.

Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni i Intel Quartus Prime
21.3

IP Core Version 3.0.0

Udhëzuesi i përdorimit F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel® FPGA IP

ISO 9001:2015 Regjistruar

683074 | 2022.04.28 Dërgo komente

9. Historia e rishikimit të dokumentit për F-Tile Serial Lite IV Udhëzuesi i përdoruesit Intel FPGA IP

Versioni i dokumentit 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versioni i Intel Quartus Prime
22.1
21.3 21.3 21.2

Versioni IP 5.0.0
3.0.0 3.0.0 2.0.0

Ndryshimet
· Tabela e përditësuar: F-Tile Serial Lite IV Karakteristikat IP të Intel FPGA - Përshkrim i përditësuar i transferimit të të dhënave me mbështetje shtesë për shpejtësinë e transmetuesit FHT: 58G NRZ, 58G PAM4 dhe 116G PAM4
· Tabela e përditësuar: F-Tile Serial Lite IV Përshkrimi i parametrit IP të Intel FPGA - Parametri i ri u shtua · Frekuenca e orës referuese të sistemit PLL · Aktivizo pikën përfundimtare të korrigjimit - Përditësoi vlerat për shpejtësinë e të dhënave PMA - Emërtimi i parametrave të përditësuar që të përputhen me GUI
· Përditësuar përshkrimin për transferimin e të dhënave në Tabelën: F-Tile Serial Lite IV Karakteristikat IP të Intel FPGA.
· Emri i tabelës IP u riemërua në F-Tile Serial Lite IV Përshkrimi i parametrit IP të Intel FPGA në seksionin Parametrat për qartësi.
· Tabela e përditësuar: Parametrat IP: — U shtua një parametër i ri – RSFEC i aktivizuar në IP-në tjetër Serial Lite IV Simplex të vendosur në të njëjtin kanal(a) FGT. — Përditësuan vlerat e paracaktuara për frekuencën e orës referuese të transmetuesit.
Lëshimi fillestar.

ISO 9001:2015 Regjistruar

Dokumentet / Burimet

	intel F Tile Serial Lite IV Intel FPGA IP [pdfUdhëzuesi i përdoruesit F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfUdhëzuesi i përdoruesit F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP