Microchip PolarFire® FPGA H.264 인코더 IP 사용 설명서

소개

H.264는 디지털 비디오 압축에 널리 사용되는 비디오 압축 표준입니다. MPEG-4 Part10 또는 고급 비디오 코딩(MPEG-4 AVC)이라고도 합니다. H.264는 블록 크기가 16×16으로 정의된 비디오 압축을 위해 블록 단위 접근 방식을 사용하며 이러한 블록을 매크로 블록이라고 합니다. 압축 표준은 다양한 프로를 지원합니다.file압축 비율과 구현의 복잡성을 정의하는 s. 압축할 비디오 프레임은 I 프레임, P 프레임 및 B 프레임으로 처리됩니다. I 프레임은 프레임 내에 포함된 정보를 사용하여 압축이 수행되는 인트라 코딩된 프레임입니다. I 프레임을 디코딩하는 데 다른 프레임이 필요하지 않습니다. AP 프레임은 I 프레임 또는 P 프레임일 수 있는 이전 프레임에 대한 변경 사항을 사용하여 압축됩니다. B 프레임의 압축은 이전 프레임과 다음 프레임 모두에 대한 모션 변경을 사용하여 수행됩니다.

I 프레임 압축 프로세스에는 XNUMX개의 s가 있습니다.tages - 인트라 예측, 정수 변환, 양자화 및 엔트로피 인코딩. H.264는 두 가지 유형의 인코딩, 즉 CAVLC(Context Adaptive Variable Length Coding)와 CABAC(Context Adaptive Binary Arithmetic Coding)를 지원합니다. 현재 버전의 IP는 Baseline pro를 구현합니다.file 엔트로피 인코딩을 위해 CAVLC를 사용합니다. 또한 IP는 I 프레임만 인코딩을 지원합니다.

주요 특징

  • YCbCr 420 비디오 형식에 압축 구현
  • YCbCr 422 비디오 형식의 입력이 필요합니다.
  • 각 구성 요소(Y, Cb 및 Cr)에 대해 8비트 지원
  • ITU-T H.264 Annex B 호환 NAL 바이트 스트림 출력
  • 독립 실행형 작업, CPU 또는 프로세서 지원이 필요하지 않음
  • 런타임 중 사용자 구성 가능한 품질 계수 QP
  • 클럭당 1픽셀 비율로 계산
  • 1080p 60fps의 해상도까지 압축을 지원합니다.
지원되는 가족
  • PolarFire® SoC FPGA
  • PolarFire® FPGA

하드웨어 구현

다음 그림은 H.264 I 프레임 인코더 IP 블록 다이어그램을 보여줍니다.
하드웨어 구현
그림 1-1. H.264 I 프레임 인코더 IP 블록 다이어그램

입력 및 출력

다음 표는 H.264 Frame Encoder IP의 입출력 포트를 나타냅니다.

표 1-1. H.264 I 프레임 인코더 IP의 입력 및 출력 포트

신호 이름 방향 너비 포트 유효한 아래에 설명
RESET_N 입력 1 설계에 대한 액티브 로우 비동기 리셋 신호.
SYS_CLK 입력 1 들어오는 픽셀이 s인 입력 클럭amp주도.
DATA_Y_I 입력 8 8 형식의 422비트 루마 픽셀 입력.
DATA_C_I 입력 8 8 형식의 422비트 Chroma 픽셀 입력.
DATA_VALID_I 입력 1 픽셀 데이터 유효 신호를 입력하십시오.
FRAME_END_I 입력 1 프레임 끝 표시.
FRAME_START_I 입력 1 프레임 시작 표시. 이 신호의 상승 에지는 프레임 시작으로 간주됩니다.
HRES_I 입력 16 입력 이미지의 수평 해상도입니다. 16의 배수여야 합니다.
VRES_I 입력 16 입력 이미지의 수직 해상도입니다. 16의 배수여야 합니다.
QP_I 입력 6 H.264 양자화를 위한 품질 요소입니다. 값 범위는 0에서 51까지이며, 여기서 0은 최고 품질과 최저 압축을 나타내고 51은 최고 압축을 나타냅니다.
데이터_오 산출 8 NAL 단위, 슬라이스 헤더, SPS, PPS 및 매크로 블록의 인코딩된 데이터를 포함하는 H.264 인코딩된 데이터 출력입니다.
DATA_VALID_O 산출 1 인코딩된 데이터를 나타내는 신호가 유효합니다.

구성 매개변수

H.264 I 프레임 인코더 IP는 구성 매개변수를 사용하지 않습니다.

H.264 I 프레임 인코더 IP의 하드웨어 구현

다음 그림은 H.264 I 프레임 인코더 IP 블록 다이어그램을 보여줍니다.

하드웨어 구현
그림 1-2. H.264 I 프레임 인코더 IP 블록 다이어그램

H.264 I 프레임 인코더 IP에 대한 설계 설명

이 섹션에서는 H.264 I 프레임 생성기 IP의 다양한 내부 모듈에 대해 설명합니다. IP에 입력되는 데이터는 YCbCr 422 형식의 래스터 스캔 이미지 형식이어야 합니다. IP는 422 형식을 입력으로 사용하고 420 형식으로 압축을 구현합니다.

16×16 매트릭스 프레이머

이 모듈은 H.16 사양에 따라 Y 구성요소에 대한 16×264 매크로 블록을 구성합니다. 라인 버퍼는 입력 이미지의 16개 수평 라인을 저장하는 데 사용되며 16×16 행렬은 시프트 레지스터를 사용하여 프레임화됩니다.

8×8 매트릭스 프레이머

이 모듈은 8 형식에 대한 H.8 사양에 따라 C 구성 요소에 대한 264x420 매크로 블록을 구성합니다. 라인 버퍼는 입력 이미지의 수평 라인 8개를 저장하는 데 사용되며 8x16 행렬은 시프트 레지스터를 사용하여 구성됩니다. 8×16 행렬에서 Cb와 Cr 성분이 분리되어 각 8×8 행렬을 구성한다.

4×4 매트릭스 프레이머

정수 변환, 양자화 및 CAVLC 인코딩은 매크로 블록 내의 4x4 서브 블록에서 작동합니다. 4×4 매트릭스 프레이머는 4×4 또는 16×16 매크로 블록으로부터 8×8 서브 블록을 생성한다. 이 행렬 생성기는 다음 매크로 블록으로 이동하기 전에 매크로 블록의 모든 하위 블록에 걸쳐 있습니다.

인트라 예측

H.264는 다양한 인트라 예측 모드를 사용하여 4x4 블록의 정보를 줄입니다. IP의 인트라 예측 블록은 4x4 행렬 크기에 대한 DC 예측만 사용합니다. DC 성분은 인접한 상단 및 왼쪽 4×4 블록에서 계산됩니다.

정수 변환

H.264는 정수 변환에 곱셈이나 나눗셈이 없도록 계수가 정수 변환 행렬과 양자화 행렬에 걸쳐 분포되는 정수 이산 코사인 변환을 사용합니다. 정수 변환 stage는 shift 및 add 연산을 사용하여 변환을 구현합니다.

양자화

양자화는 정수 변환의 각 출력에 QP 사용자 입력 값에 의해 정의된 미리 결정된 양자화 값을 곱합니다. QP 값의 범위는 0에서 51까지입니다. 51보다 큰 값은 cl입니다.amped to 51. QP 값이 낮을수록 압축률이 낮고 품질이 높으며 그 반대의 경우도 마찬가지입니다.

CAVLC

H.264는 두 가지 유형의 엔트로피 인코딩, 즉 CAVLC(Context Adaptive Variable Length Coding)와 CABAC(Context Adaptive Binary Arithmetic Coding)를 사용합니다. IP는 양자화된 출력을 인코딩하기 위해 CAVLC를 사용합니다.

헤더 생성기

헤더 생성기 블록은 비디오 프레임의 인스턴스에 따라 블록 헤더, 슬라이스 헤더, SPS(Sequence Parameter Set), PPS(Picture Parameter Set) 및 NAL(Network Abstraction Layer) 단위를 생성합니다.

H.264 스트림 생성기

H.264 스트림 생성기 블록은 헤더와 함께 CAVLC 출력을 결합하여 H.264 표준 형식에 따라 인코딩된 출력을 생성합니다.

테스트벤치

H.264 I frame Encoder IP의 기능을 확인하기 위해 Testbench를 제공합니다.

시뮬레이션

시뮬레이션은 224로 표현되는 YCbCr224 형식의 422×XNUMX 이미지를 사용합니다. files, 입력으로 Y 및 C 각각에 대해 H.264 생성 file 두 개의 프레임을 포함하는 형식입니다. 다음 단계에서는 테스트벤치를 사용하여 코어를 시뮬레이션하는 방법을 설명합니다.

  1. 리베로 SoC 카탈로그로 이동 > View > Windows > 카탈로그를 클릭한 다음 솔루션-비디오를 확장합니다. H264_Iframe_Encoder를 두 번 클릭한 다음 확인을 클릭합니다.
    시뮬레이션
    그림 2-1. Libero SoC 카탈로그의 H.264 I 프레임 인코더 IP 코어
  2. 로 이동 Files 탭을 선택하고 시뮬레이션 > 수입 Files.
    수입 Files
    그림 2-2. 수입 Files
  3. H264_sim_data_in_y.txt, H264_sim_data_in_c.txt 및 H264_refOut.txt 가져오기 file다음 경로에서 s: ..\\component\Microsemi\SolutionCore\ H264_Iframe_Encoder\ 1.0.0\Stimulus.
  4. 다른 것을 가져오려면 file, 필요한 file, 열기를 클릭합니다. 수입 file 시뮬레이션 아래에 나열됩니다. 다음 그림을 참조하십시오.
    수입품 Files
    그림 2-3. 수입 Files
  5. 자극으로 이동 계층 탭을 선택하고 선택하세요 H264_frame_Encoder_tb (H264_frame_Encoder_tb.v) >
    Pre-Synth 디자인 시뮬레이션 > 대화식으로 열기. IP는 두 프레임에 대해 시뮬레이션됩니다.
    합성 전 설계
    그림 2-4. 합성 전 설계 시뮬레이션

ModelSim이 테스트 벤치와 함께 열립니다. file 다음 그림과 같습니다.
시뮬레이션 창
그림 2-5. ModelSim 시뮬레이션 창

메모: DO에 지정된 런타임 제한으로 인해 시뮬레이션이 중단된 경우 file, run -all 명령을 사용하여 시뮬레이션을 완료합니다.

특허

H.264 I frame Encoder IP는 라이센스 하에 암호화된 형태로 제공됩니다.

설치 지침

코어는 Libero SoC 소프트웨어에 설치되어야 합니다. Libero SoC 소프트웨어의 카탈로그 업데이트 기능 또는 CPZ를 통해 자동으로 수행됩니다. file 코어 카탈로그 추가 기능을 사용하여 수동으로 추가할 수 있습니다. CPZ 때 file Libero에 설치된 Core는 Libero 프로젝트에 포함하기 위해 SmartDesign 내에서 구성, 생성 및 인스턴스화할 수 있습니다.

핵심 설치, 라이선스 및 일반 사용에 대한 자세한 지침은 다음을 참조하십시오. Libero SoC 온라인 도움말.

자원 활용

다음 표에는 다음과 같은 리소스 사용률이 나열되어 있습니다.ample H.264 I frame Encoder IP 설계는 PolarFire FPGA(MPF300TS-1FCG1152I 패키지)용으로 제작되었으며 4:2:2 s를 사용하여 압축 데이터를 생성합니다.amp입력 데이터의 링.

표 5-1. H.264 I 프레임 인코더 IP의 리소스 활용

요소 용법
4LUT 15160
DFF 15757
LSRAM 67
μSRAM 23
수학 블록 18
인터페이스 4-입력 LUT 3336
인터페이스 DFF 3336

개정 내역

개정 내역 테이블은 문서에 구현된 변경 사항을 설명합니다. 변경 사항은 가장 최신 발행물부터 시작하여 개정판별로 나열됩니다.

개정 날짜 설명
A 01/2022 문서의 첫 번째 출판.

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Tel: 33-1-69-53-63-20
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독일 – 한
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독일 - 하일브론
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독일 - 카를스루에
전화: 49-721-625370

독일 - 뮌헨
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독일 – 로젠하임
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전화: 39-0331-742611
팩스: 39-0331-466781

이탈리아 – 파도바
전화: 39-049-7625286

네덜란드 - 드루넨
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노르웨이 - 트론헤임
전화: 47-72884388

폴란드 - 바르샤바
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루마니아 - 부쿠레슈티
Tel: 40-21-407-87-50

스페인 – 마드리드
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91

스웨덴 – 예테보리
Tel: 46-31-704-60-40

스웨덴 – 스톡홀름
전화: 46-8-5090-4654

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