Microchip PolarFire® FPGA H.264 Encoder IP-Benutzerhandbuch
Einführung
H.264 ist ein beliebter Videokomprimierungsstandard für die Komprimierung digitaler Videos. Es ist auch als MPEG-4 Part10 oder Advanced Video Coding (MPEG-4 AVC) bekannt. H.264 verwendet einen blockweisen Ansatz zum Komprimieren des Videos, wobei die Blockgröße als 16 × 16 definiert ist und ein solcher Block als Makroblock bezeichnet wird. Der Komprimierungsstandard unterstützt verschiedene profiles, die das Komprimierungsverhältnis und die Komplexität der Implementierung definieren. Die zu komprimierenden Videobilder werden als I-Bild, P-Bild und B-Bild behandelt. Ein I-Bild ist ein intracodiertes Bild, bei dem die Komprimierung unter Verwendung der im Bild enthaltenen Informationen erfolgt. Zum Dekodieren eines I-Bilds sind keine anderen Bilder erforderlich. Ein P-Bild wird komprimiert, indem die Änderungen in Bezug auf ein früheres Bild verwendet werden, das ein I-Bild oder ein P-Bild sein kann. Die Komprimierung eines B-Bilds erfolgt unter Verwendung der Bewegungsänderungen in Bezug sowohl auf ein früheres als auch auf ein nachfolgendes Bild.
Der I-Frame-Komprimierungsprozess hat vier stages – Intra-Vorhersage, Integer-Transformation, Quantisierung und Entropiecodierung. H.264 unterstützt zwei Arten der Codierung: Kontextadaptive Codierung mit variabler Länge (CAVLC) und kontextadaptive binäre arithmetische Codierung (CABAC). Die aktuelle Version des IP implementiert Baseline profile und verwendet CAVLC zur Entropiekodierung. Außerdem unterstützt die IP nur die Kodierung von I-Frames.
Hauptmerkmale
- Implementiert die Komprimierung im YCbCr 420-Videoformat
- Erwartet die Eingabe im Videoformat YCbCr 422
- Unterstützt 8-Bit für jede Komponente (Y, Cb und Cr)
- ITU-T H.264 Annex B-konformer NAL-Bytestream-Ausgang
- Standalone-Betrieb, CPU- oder Prozessorunterstützung nicht erforderlich
- Vom Benutzer konfigurierbarer Qualitätsfaktor QP während der Laufzeit
- Berechnung mit einer Rate von 1 Pixel pro Takt
- Unterstützt Komprimierung bis zu einer Auflösung von 1080p 60 fps.
Unterstützte Familien
- PolarFire®-SoC-FPGA
- PolarFire®-FPGA
Hardware-Implementierung
Die folgende Abbildung zeigt das H.264 I-Frame-Encoder-IP-Blockdiagramm.
Abbildung 1-1. Blockdiagramm des H.264 I-Frame-Encoders IP
Eingänge und Ausgänge
In der folgenden Tabelle sind die Eingangs- und Ausgangsports der H.264-Frame-Encoder-IP aufgeführt.
Tabelle 1-1. Eingangs- und Ausgangsports des H.264 I Frame Encoder IP
| Signalname | Richtung | Breite | Hafen Gültig Unter | Beschreibung |
| RESET_N | Eingang | 1 | — | Active-Low Asynchrones Reset-Signal zum Design. |
| SYS_CLK | Eingang | 1 | — | Eingangstakt, mit dem ankommende Pixel sampLED. |
| DATA_Y_I | Eingang | 8 | — | 8-Bit-Luma-Pixeleingabe im 422-Format. |
| DATA_C_I | Eingang | 8 | — | 8-Bit-Chroma-Pixeleingabe im 422-Format. |
| DATA_VALID_I | Eingang | 1 | — | Gültig-Signal für Pixeldaten eingeben. |
| FRAME_END_I | Eingang | 1 | — | Anzeige des Rahmenendes. |
| FRAME_START_I | Eingang | 1 | — | Start-of-Frame-Anzeige. Die ansteigende Flanke dieses Signals wird als Rahmenstart betrachtet. |
| HRES_I | Eingang | 16 | — | Horizontale Auflösung des Eingabebildes. Es muss ein Vielfaches von 16 sein. |
| VRES_I | Eingang | 16 | — | Vertikale Auflösung des Eingabebildes. Es muss ein Vielfaches von 16 sein. |
| QP_I | Eingang | 6 | — | Qualitätsfaktor für die H.264-Quantisierung. Der Wert reicht von 0 bis 51, wobei 0 für höchste Qualität und niedrigste Komprimierung und 51 für höchste Komprimierung steht. |
| DATEN_O | Ausgabe | 8 | — | H.264-codierte Datenausgabe, die NAL-Einheit, Slice-Header, SPS, PPS und die codierten Daten von Makroblöcken enthält. |
| DATA_VALID_O | Ausgabe | 1 | — | Signal, das codierte Daten bezeichnet, ist gültig. |
Konfigurationsparameter
Der H.264 I Frame Encoder IP verwendet keine Konfigurationsparameter.
Hardwareimplementierung von H.264 I Frame Encoder IP
Die folgende Abbildung zeigt das H.264 I Frame Encoder IP-Blockdiagramm.
Abbildung 1-2. Blockdiagramm des H.264 I-Frame-Encoders IP
Designbeschreibung für H.264 I Frame Encoder IP
In diesem Abschnitt werden die verschiedenen internen Module des H.264 I-Frame-Generator-IP beschrieben. Die Dateneingabe in das IP muss in Form eines Rasterscanbilds im YCbCr-422-Format erfolgen. Das IP verwendet das 422-Format als Eingabe und implementiert die Komprimierung im 420-Format.
16×16 Matrix-Framer
Dieses Modul umrahmt die 16×16-Makroblöcke für die Y-Komponente gemäß der H.264-Spezifikation. Zeilenpuffer werden verwendet, um 16 horizontale Zeilen des Eingangsbildes zu speichern, und eine 16 × 16-Matrix wird unter Verwendung von Schieberegistern gerahmt.
8×8 Matrix-Framer
Dieses Modul umrahmt die 8×8-Makroblöcke für die C-Komponente gemäß der H.264-Spezifikation für das 420-Format. Zeilenpuffer werden verwendet, um 8 horizontale Zeilen des Eingangsbildes zu speichern, und eine 8 × 16-Matrix wird unter Verwendung von Schieberegistern gerahmt. Aus der 8×16-Matrix werden die Cb- und Cr-Komponenten getrennt, um jede 8×8-Matrix einzurahmen.
4×4 Matrix-Framer
Die ganzzahlige Transformation, Quantisierung und CAVLC-Codierung arbeiten an einem 4 × 4-Unterblock innerhalb eines Makroblocks. Der 4×4-Matrix-Framer erzeugt einen 4×4-Unterblock aus einem 16×16- oder 8×8-Makroblock. Dieser Matrixgenerator überspannt alle Unterblöcke eines Makroblocks, bevor er zum nächsten Makroblock geht.
Intra-Vorhersage
H.264 verwendet verschiedene Intra-Prediction-Modi, um die Informationen in einem 4×4-Block zu reduzieren. Der Intra-Vorhersage-Block im IP verwendet nur DC-Vorhersage auf einer 4 × 4-Matrixgröße. Die DC-Komponente wird aus den benachbarten oberen und linken 4 × 4-Blöcken berechnet.
Ganzzahltransformation
H.264 verwendet eine ganzzahlige diskrete Kosinustransformation, bei der die Koeffizienten über die ganzzahlige Transformationsmatrix und die Quantisierungsmatrix so verteilt sind, dass es keine Multiplikationen oder Divisionen in der ganzzahligen Transformation gibt. Die ganzzahlige Transformation stage implementiert die Transformation mithilfe von Verschiebungs- und Additionsoperationen.
Quantisierung
Die Quantisierung multipliziert jede Ausgabe der ganzzahligen Transformation mit einem vorbestimmten Quantisierungswert, der durch den QP-Benutzereingabewert definiert ist. Der Bereich des QP-Werts liegt zwischen 0 und 51. Jeder Wert über 51 ist clamped auf 51. Ein niedrigerer QP-Wert bedeutet geringere Komprimierung und höhere Qualität und umgekehrt.
CAVLC
H.264 verwendet zwei Arten der Entropiecodierung – Kontextadaptive Variable-Längencodierung (CAVLC) und Kontextadaptive binäre arithmetische Codierung (CABAC). Das IP verwendet CAVLC zum Codieren der quantisierten Ausgabe.
Header-Generator
Der Header-Generator-Block erzeugt die Block-Header, Slice-Header, den Sequenzparametersatz (SPS), den Bildparametersatz (PPS) und die Einheit der Netzwerkabstraktionsschicht (NAL) in Abhängigkeit von der Instanz des Videorahmens.
H.264-Stream-Generator
Der H.264-Stromgeneratorblock kombiniert die CAVLC-Ausgabe zusammen mit den Headern, um die codierte Ausgabe gemäß dem H.264-Standardformat zu erstellen.
Prüfstand
Zum Prüfen der Funktionalität des H.264 I-Frame-Encoder-IP steht ein Testbench zur Verfügung.
Simulation
Die Simulation verwendet ein 224×224-Bild im YCbCr422-Format, dargestellt durch zwei files, jeweils für Y und C als Input und erzeugt ein H.264 file Format, das zwei Frames enthält. Die folgenden Schritte beschreiben, wie Sie den Kern mit der Testbench simulieren.
- Zum Libero SoC-Katalog > View > Windows > Katalog, und erweitern Sie dann Solutions-Video. Doppelklicken Sie auf H264_Iframe_Encoder und klicken Sie dann auf OK.
Abbildung 2-1. H.264 I Frame Encoder IP Core im Libero SoC-Katalog - Gehen Sie zum Files und wählen Sie Simulation > Import Files.
Abbildung 2-2. Importieren Files - Importieren Sie H264_sim_data_in_y.txt, H264_sim_data_in_c.txt und H264_refOut.txt files aus folgendem Pfad: ..\\component\Microsemi\SolutionCore\ H264_Iframe_Encoder\ 1.0.0\Stimulus.
- Um eine andere zu importieren file, durchsuchen Sie den Ordner, der die erforderliche enthält file, und klicken Sie auf Öffnen. Das importierte file unter Simulation aufgeführt ist, siehe folgende Abbildung.
Abbildung 2-3. Importiert Files - Zum Stimulus Hierarchie und wählen Sie H264_frame_Encoder_tb (H264_frame_Encoder_tb.v) >
Pre-Synth-Design simulieren > Interaktiv öffnen. Die IP wird für zwei Frames simuliert.
Abbildung 2-4. Simulieren des Prä-Synthese-Designs
ModelSim öffnet sich mit der Testbench file wie in der folgenden Abbildung dargestellt.
Abbildung 2-5. ModelSim-Simulationsfenster
Notiz: Wenn die Simulation aufgrund der im DO fileverwenden Sie den Befehl run -all, um die Simulation abzuschließen.
Lizenz
H.264 I-Frame-Encoder-IP wird in verschlüsselter Form nur unter Lizenz bereitgestellt.
Installationsanleitung
Der Kern muss in der Libero SoC-Software installiert werden. Dies erfolgt automatisch über die Katalogaktualisierungsfunktion in der Libero SoC-Software oder dem CPZ file kann mit der Funktion Kernkatalog hinzufügen manuell hinzugefügt werden. Wenn die CPZ file in Libero installiert ist, kann der Kern innerhalb von SmartDesign für die Aufnahme in das Libero-Projekt konfiguriert, generiert und instanziiert werden.
Weitere Anweisungen zur Kerninstallation, Lizenzierung und allgemeinen Verwendung finden Sie unter Libero SoC Online-Hilfe.
Ressourcennutzung
Die folgende Tabelle listet die Ressourcenauslastung von as aufample H.264 I Frame Encoder IP-Design für PolarFire FPGA (MPF300TS-1FCG1152I-Paket) und generiert komprimierte Daten unter Verwendung von 4:2:2 sampling von Eingabedaten.
Tabelle 5-1. Ressourcennutzung des H.264 I Frame Encoder IP
| Element | Verwendung |
| 4 LUTs | 15160 |
| DFFs | 15757 |
| LSRAM | 67 |
| µSRAM | 23 |
| SumBlox | 18 |
| Schnittstelle 4-Eingangs-LUTs | 3336 |
| Schnittstellen-DFFs | 3336 |
Änderungsverlauf
Die Revisionsverlaufstabelle beschreibt die Änderungen, die im Dokument implementiert wurden. Die Änderungen sind nach Revision aufgelistet, beginnend mit der aktuellsten Veröffentlichung.
| Revision | Datum | Beschreibung |
| A | 01/2022 | Die erste Veröffentlichung des Dokuments. |
Microchip FPGA-Unterstützung
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China – Hangzhou
Tel: 86-571-8792-8115
China – Sonderverwaltungszone Hongkong
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China – Nanjing
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China – Qingdao
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China – Shanghai
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China – Shenyang
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China – Shenzhen
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China – Suzhou
Tel: 86-186-6233-1526
China – Wuhan
Tel: 86-27-5980-5300
China – Xi’an
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China – Xiamen
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China – Zhuhai
Tel: 86-756-3210040
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Indien – Neu-Delhi
Tel: 91-11-4160-8631
Indien – Pune
Tel: 91-20-4121-0141
Japan – Ōsaka
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Japan – Tokio
Tel: 81-3-6880-3770
Korea – Daegu
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Korea – Seoul
Tel: 82-2-554-7200
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Malaysia – Penang
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Singapur
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Taiwan – Hsin Chu
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Taiwan – Taipeh
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Thailand – Bangkok
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Vietnam – Ho Chi Minh
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Österreich – Wels
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Dänemark – Kopenhagen
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Fax: 45-4485-2829
Finnland – Espoo
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Frankreich – Paris
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
Deutschland – Garching
Tel: 49-8931-9700
Deutschland – Haan
Tel: 49-2129-3766400
Deutschland – Heilbronn
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Deutschland – Karlsruhe
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Dokumente / Ressourcen
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