MicrochipPolarFire®FPGAH.264エンコーダIPユーザーガイド

H.264は、デジタルビデオを圧縮するための一般的なビデオ圧縮規格です。これは、MPEG-4Part10またはAdvancedVideo Coding（MPEG-4 AVC）とも呼ばれます。 H.264は、ブロックサイズが16×16として定義され、そのようなブロックがマクロブロックと呼ばれるビデオを圧縮するためにブロックワイズアプローチを使用します。圧縮規格はさまざまなプロをサポートしていますfile■圧縮率と実装の複雑さを定義します。圧縮されるビデオフレームは、Iフレーム、Pフレーム、およびBフレームとして扱われます。 Iフレームは、フレーム内に含まれる情報を使用して圧縮が行われる、コード化されたフレームです。 Iフレームをデコードするために他のフレームは必要ありません。 APフレームは、IフレームまたはPフレームである可能性がある以前のフレームに対する変更を使用して圧縮されます。 Bフレームの圧縮は、前のフレームと次のフレームの両方に関するモーション変更を使用して行われます。

Iフレーム圧縮プロセスにはXNUMXつのがありますtages-イントラ予測、整数変換、量子化、エントロピー符号化。 H.264は、コンテキストアダプティブ可変長コーディング（CAVLC）とコンテキストアダプティブバイナリ算術コーディング（CABAC）のXNUMX種類のエンコーディングをサポートしています。 IPの現在のバージョンはBaselineproを実装していますfile エントロピー符号化にCAVLCを使用します。また、IPはIフレームのみのエンコードをサポートします。

主な特徴

YCbCr420ビデオ形式で圧縮を実装します
YCbCr422ビデオ形式での入力が必要です

各コンポーネント（Y、Cb、およびCr）で8ビットをサポート
ITU-T H.264AnnexB準拠のNALバイトストリーム出力

スタンドアロン操作、CPU、またはプロセッサの支援は必要ありません
実行時のユーザー設定可能な品質係数QP

クロックあたり1ピクセルのレートでの計算
1080p60fpsの解像度までの圧縮をサポートします。

サポートされている家族

PolarFire®SoCFPGA
PolarFire®FPGA

ハードウェアの実装

次の図は、H.264IフレームエンコーダのIPブロック図を示しています。

図1-1。 H.264IフレームエンコーダのIPブロック図

入力と出力

次の表に、H.264フレームエンコーダIPの入力ポートと出力ポートを示します。

表1-1。 H.264IフレームエンコーダIPの入力ポートと出力ポート

信号名	方向	幅	ポート有効下	説明
RESET_N	入力	1	—	デザインへのアクティブロー非同期リセット信号。
SYS_CLK	入力	1	—	着信ピクセルがsである入力クロックamp導いた。
データ_Y_I	入力	8	—	8形式の422ビットLumaピクセル入力。
データ_C_I	入力	8	—	8形式の422ビットクロマピクセル入力。
DATA_VALID_I	入力	1	—	ピクセルデータの有効な信号を入力します。
FRAME_END_I	入力	1	—	フレームの終わりの表示。
FRAME_START_I	入力	1	—	フレーム開始表示。この信号の立ち上がりエッジはフレーム開始と見なされます。
HRES_I	入力	16	—	入力画像の水平解像度。 16の倍数である必要があります。
VRES_I	入力	16	—	入力画像の垂直解像度。 16の倍数である必要があります。
QP_I	入力	6	—	H.264量子化の品質係数。値の範囲は0〜51で、0は最高品質と最低圧縮を表し、51は最高圧縮を表します。
データ_O	出力	8	—	NALユニット、スライスヘッダー、SPS、PPS、およびマクロブロックのエンコードされたデータを含むH.264エンコードされたデータ出力。
DATA_VALID_O	出力	1	—	エンコードされたデータを示す信号は有効です。

構成パラメータ

H.264 IフレームエンコーダIPは、設定パラメータを使用しません。

H.264IフレームエンコーダIPのハードウェア実装

次の図は、H.264IフレームエンコーダのIPブロック図を示しています。

図1-2。 H.264IフレームエンコーダのIPブロック図

H.264IフレームエンコーダIPの設計説明

このセクションでは、H.264IフレームジェネレータIPのさまざまな内部モジュールについて説明します。 IPへのデータ入力は、YCbCr422形式のラスタースキャン画像の形式である必要があります。 IPは入力として422形式を使用し、420形式で圧縮を実装します。

16×16マトリックスフレーマー

このモジュールは、H.16仕様に従って、Yコンポーネントの16×264マクロブロックをフレーム化します。ラインバッファは、入力画像の16の水平ラインを格納するために使用され、16×16の行列はシフトレジスタを使用してフレーム化されます。

8×8マトリックスフレーマー

このモジュールは、8フォーマットのH.8仕様に従って、Cコンポーネントの264×420マクロブロックをフレーム化します。ラインバッファは、入力画像の8つの水平ラインを格納するために使用され、8×16の行列はシフトレジスタを使用してフレーム化されます。 8×16マトリックスから、CbおよびCrコンポーネントが分離され、各8×8マトリックスがフレーム化されます。

4×4マトリックスフレーマー

整数変換、量子化、およびCAVLCエンコーディングは、マクロブロック内の4×4サブブロックで動作します。 4×4マトリックスフレーマーは、4×4または16×16マクロブロックから8×8サブブロックを生成します。このマトリックスジェネレーターは、次のマクロブロックに進む前に、マクロブロックのすべてのサブブロックにまたがっています。

イントラ予測

H.264は、さまざまなイントラ予測モードを使用して、4×4ブロックの情報を削減します。 IPのイントラ予測ブロックは、4×4マトリックスサイズのDC予測のみを使用します。 DC成分は、隣接する上部と左側の4×4ブロックから計算されます。

整数変換

H.264は、整数変換に乗算または除算がないように、係数が整数変換行列と量子化行列に分散される整数離散コサイン変換を使用します。整数変換stageは、シフトおよび追加操作を使用して変換を実装します。

量子化

量子化は、整数変換の各出力に、QPユーザー入力値によって定義された所定の量子化値を乗算します。 QP値の範囲は0〜51です。51を超える値はclです。ampQP値が低いほど、圧縮率が低く、品質が高いことを示し、その逆も同様です。

CAVLC

H.264は、コンテキスト適応可変長コーディング（CAVLC）とコンテキスト適応バイナリ算術コーディング（CABAC）のXNUMX種類のエントロピーエンコーディングを使用します。 IPは、量子化された出力をエンコードするためにCAVLCを使用します。

ヘッダージェネレーター

ヘッダージェネレーターブロックは、ビデオフレームのインスタンスに応じて、ブロックヘッダー、スライスヘッダー、シーケンスパラメーターセット（SPS）、画像パラメーターセット（PPS）、およびネットワーク抽象化レイヤー（NAL）ユニットを生成します。

H.264ストリームジェネレーター

H.264ストリームジェネレータブロックは、CAVLC出力とヘッダーを組み合わせて、H.264標準形式に従ってエンコードされた出力を作成します。

テストベンチ

テストベンチは、H.264IフレームエンコーダIPの機能をチェックするために提供されています。

シミュレーション

シミュレーションでは、224で表されるYCbCr224形式の422×XNUMX画像を使用します files、それぞれ入力としてYとCに対応し、H.264を生成します file XNUMXつのフレームを含むフォーマット。次の手順では、テストベンチを使用してコアをシミュレートする方法について説明します。

LiberoSoCカタログに移動> View > Windows>カタログをクリックし、[ソリューション]-[ビデオ]を展開します。 H264_Iframe_Encoderをダブルクリックし、[OK]をクリックします。

図2-1。 LiberoSoCカタログのH.264IフレームエンコーダIPコア
に行く Filesタブを選択し、 シミュレーション > 輸入 Files.

図2-2。輸入 Files
H264_sim_data_in_y.txt、H264_sim_data_in_c.txt、およびH264_refOut.txtをインポートします files次のパスから：.. \\ component \ Microsemi \ SolutionCore \ H264_Iframe_Encoder \ 1.0.0\Stimulus。
別のものをインポートするには file、必要なものが含まれているフォルダを参照します file、[開く]をクリックします。インポートされた file はシミュレーションの下にリストされています。次の図を参照してください。

図2-3。インポート Files
刺激に行く階層タブをクリックして選択 H264_frame_Encoder_tb（H264_frame_Encoder_tb。v）>
プレシンセデザインのシミュレーション>インタラクティブに開く。 IPはXNUMXフレームでシミュレートされます。

図2-4。合成前の設計のシミュレーション

ModelSimがテストベンチで開きます file 次の図に示すように。

図2-5。 ModelSimシミュレーションウィンドウ

注記： DOで指定された実行時間制限のためにシミュレーションが中断された場合 file、run-allコマンドを使用してシミュレーションを完了します。

ライセンス

H.264 IフレームエンコーダIPは、ライセンスの下でのみ暗号化された形式で提供されます。

インストール手順

コアはLiberoSoCソフトウェアにインストールする必要があります。これは、LiberoSoCソフトウェアのカタログ更新機能またはCPZを介して自動的に実行されます。 file コアカタログの追加機能を使用して手動で追加できます。 CPZが file がLiberoにインストールされている場合、コアはSmartDesign内で構成、生成、およびインスタンス化して、Liberoプロジェクトに含めることができます。

コアのインストール、ライセンス、および一般的な使用の詳細については、を参照してください。 LiberoSoCオンラインヘルプ。

リソースの利用

次の表に、asのリソース使用率を示します。ample H.264IフレームエンコーダーIPデザインはPolarFireFPGA（MPF300TS-1FCG1152Iパッケージ）用に作成され、4：2：2を使用して圧縮データを生成します。amp入力データのリング。

表5-1。 H.264IフレームエンコーダIPのリソース使用率

要素	使用法
4LUT	15160
DFF	15757
LSRAM	67
マイクロSRAM	23
数学ブロック	18
インターフェイス4入力LUT	3336
インターフェイスDFF	3336

改訂履歴

改訂履歴表には、ドキュメントに実装された変更が記載されています。変更は、最新の出版物から順に、リビジョンごとにリストされています。

リビジョン	日付	説明
A	01/2022	ドキュメントの最初の発行。

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マイクロチップは、 webサイト www.microchip.com/。これ webサイトは file顧客が簡単に利用できる情報を提供します。利用可能なコンテンツには次のようなものがあります。

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現地営業所
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テクニカルサポート

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テクニカルサポートは、 webサイト: サポート

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Microchip 製品は、それぞれの Microchip データシートに記載されている仕様を満たしています。
Microchip 社は、意図された方法で、動作仕様の範囲内で、通常の条件下で使用される場合、同社の製品ファミリは安全であると考えています。
マイクロチップは、その知的財産権を尊重し、積極的に保護します。マイクロチップ製品のコード保護機能に違反する試みは固く禁じられており、デジタルミレニアム著作権法に違反する可能性があります。

マイクロチップも他の半導体メーカーも、そのコードのセキュリティを保証することはできません。コード保護は、製品が「壊れない」ことを保証することを意味するものではありません。コード保護は常に進化しています。マイクロチップ社は、当社製品のコード保護機能を継続的に改善することをお約束します。

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マレーシア–ペナン
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スウェーデン–ヨーテボリ
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ドキュメント / リソース

	MicrochipPolarFire®FPGAH.264エンコーダーIP [pdf] ユーザーガイド PolarFire FPGAエンコーダー、H.264エンコーダー、FPGA H.264エンコーダー、エンコーダーIPIP
	MICROCHIP PolarFire FPGA H.264 エンコーダ IP [pdf] ユーザーガイド PolarFire FPGA H.264 エンコーダ IP、PolarFire FPGA、H.264 エンコーダ IP

参考文献

ユーザーマニュアル

導入