Microchip PolarFire® FPGA H.264 Encoder IP Guida per l'utente

H.264 è un popolare standard di compressione video per la compressione di video digitali. È anche noto come MPEG-4 Part10 o Advanced Video Coding (MPEG-4 AVC). H.264 utilizza un approccio basato sul blocco per comprimere il video in cui la dimensione del blocco è definita come 16 × 16 e tale blocco è chiamato blocco macro. Lo standard di compressione supporta vari profiles che definiscono il rapporto di compressione e la complessità dell'implementazione. I fotogrammi video da comprimere vengono trattati come fotogrammi I, fotogrammi P e fotogrammi B. Un frame I è un frame intracodificato in cui la compressione viene eseguita utilizzando le informazioni contenute all'interno del frame. Non sono richiesti altri frame per decodificare un frame I. Il frame AP viene compresso utilizzando le modifiche rispetto a un frame precedente che può essere un frame I o un frame P. La compressione del fotogramma B viene eseguita utilizzando i cambiamenti di movimento rispetto sia a un fotogramma precedente che a un fotogramma successivo.

Il processo di compressione del frame I ha quattro stages—Previsione intra, trasformazione di interi, quantizzazione e codifica dell'entropia. H.264 supporta due tipi di codifica: la codifica a lunghezza variabile adattiva al contesto (CAVLC) e la codifica aritmetica binaria adattiva al contesto (CABAC). L'attuale versione dell'IP implementa Baseline profile e utilizza CAVLC per la codifica dell'entropia. Inoltre, l'IP supporta la codifica di solo I frame.

Caratteristiche principali

Implementa la compressione sul formato video YCbCr 420
Prevede l'input nel formato video YCbCr 422

Supporta 8 bit per ogni componente (Y, Cb e Cr)
Uscita flusso di byte NAL conforme all'allegato B ITU-T H.264

Non sono richiesti funzionamento autonomo, CPU o assistenza del processore
Fattore di qualità QP configurabile dall'utente durante il runtime

Calcolo alla velocità di 1 pixel per clock
Supporta la compressione fino alla risoluzione di 1080p 60 fps.

Famiglie supportate

SoC FPGA PolarFire®
FPGA PolarFire®

Implementazione hardware

La figura seguente mostra lo schema a blocchi IP dell'encoder frame H.264 I.

Figura 1-1. Schema a blocchi IP H.264 I Frame Encoder

Ingressi e uscite

La tabella seguente elenca le porte di ingresso e di uscita di H.264 Frame Encoder IP.

Tabella 1-1. Porte di ingresso e uscita di H.264 I Frame Encoder IP

Nome del segnale	Direzione	Larghezza	Porta Valido Sotto	Descrizione
RESET_N	Ingresso	1	—	Segnale di ripristino asincrono attivo-basso al progetto.
SYS_CLK	Ingresso	1	—	Input clock con cui i pixel in ingresso sono sampguidato.
DATI_Y_I	Ingresso	8	—	Ingresso pixel Luma a 8 bit in formato 422.
DATI_C_I	Ingresso	8	—	Input di pixel Chroma a 8 bit in formato 422.
DATA_VALID_I	Ingresso	1	—	Segnale di ingresso dati pixel valido.
FRAME_END_I	Ingresso	1	—	Indicazione di fine frame.
FRAME_START_I	Ingresso	1	—	Indicazione di inizio frame. Il fronte di salita di questo segnale è considerato come inizio del frame.
HRES_I	Ingresso	16	—	Risoluzione orizzontale dell'immagine in ingresso. Deve essere multiplo di 16.
VRES_I	Ingresso	16	—	Risoluzione verticale dell'immagine in ingresso. Deve essere multiplo di 16.
QP_I	Ingresso	6	—	Fattore di qualità per la quantizzazione H.264. Il valore è compreso tra 0 e 51 dove 0 rappresenta la qualità più alta e la compressione più bassa e 51 rappresenta la compressione più alta.
DATI_O	Produzione	8	—	Output di dati codificati H.264 che contiene unità NAL, intestazione slice, SPS, PPS e dati codificati di blocchi macro.
DATA_VALID_O	Produzione	1	—	Il segnale che indica i dati codificati è valido.

Parametri di configurazione

L'IP H.264 I Frame Encoder non utilizza parametri di configurazione.

Implementazione hardware di H.264 I Frame Encoder IP

La figura seguente mostra il diagramma a blocchi IP dell'encoder frame H.264 I.

Figura 1-2. Schema a blocchi IP H.264 I Frame Encoder

Descrizione del progetto per H.264 I Frame Encoder IP

Questa sezione descrive i diversi moduli interni del generatore di frame H.264 I IP. I dati immessi nell'IP devono essere sotto forma di un'immagine di scansione raster in formato YCbCr 422. L'IP utilizza il formato 422 come input e implementa la compressione nel formato 420.

Incorniciatore Matrix 16×16

Questo modulo inquadra i blocchi macro 16×16 per il componente Y secondo la specifica H.264. I buffer di linea vengono utilizzati per memorizzare 16 linee orizzontali dell'immagine di input e una matrice 16 × 16 è incorniciata utilizzando registri a scorrimento.

Incorniciatore Matrix 8×8

Questo modulo inquadra i blocchi macro 8×8 per il componente C secondo la specifica H.264 per il formato 420. I buffer di linea vengono utilizzati per memorizzare 8 righe orizzontali dell'immagine di input e una matrice 8 × 16 viene incorniciata utilizzando registri a scorrimento. Dalla matrice 8×16, i componenti Cb e Cr sono separati per inquadrare ciascuna matrice 8×8.

Incorniciatore Matrix 4×4

La trasformata intera, la quantizzazione e la codifica CAVLC operano su un sottoblocco 4×4 all'interno di un blocco macro. Il framer a matrice 4×4 genera un sottoblocco 4×4 da un blocco macro 16×16 o 8×8. Questo generatore di matrici attraversa tutti i sottoblocchi di un blocco macro prima di passare al blocco macro successivo.

Previsione intra

H.264 utilizza varie modalità di intra-previsione per ridurre le informazioni in un blocco 4×4. Il blocco intra-previsione nell'IP utilizza solo la previsione DC su una dimensione della matrice 4×4. La componente DC viene calcolata dai blocchi 4×4 adiacenti superiore e sinistro.

Trasformazione intera

H.264 utilizza la trasformata coseno discreta intera in cui i coefficienti sono distribuiti attraverso la matrice di trasformata intera e la matrice di quantizzazione in modo tale che non vi siano moltiplicazioni o divisioni nella trasformata intera. La trasformata intera stage implementa la trasformazione utilizzando le operazioni di spostamento e aggiunta.

Quantizzazione

La quantizzazione moltiplica ogni output della trasformata intera con un valore di quantizzazione predeterminato definito dal valore di input dell'utente QP. L'intervallo del valore QP è compreso tra 0 e 51. Qualsiasi valore superiore a 51 è clamped a 51. Un valore QP inferiore denota una compressione inferiore e una qualità superiore e viceversa.

CAVLC

H.264 utilizza due tipi di codifica entropica: la codifica adattiva a lunghezza variabile del contesto (CAVLC) e la codifica aritmetica binaria adattiva al contesto (CABAC). L'IP utilizza CAVLC per codificare l'uscita quantizzata.

Generatore di intestazioni

Il blocco del generatore di intestazione genera le intestazioni dei blocchi, le intestazioni delle sezioni, l'insieme di parametri di sequenza (SPS), l'insieme di parametri dell'immagine (PPS) e l'unità NAL (Network Abstraction Layer) a seconda dell'istanza del frame video.

Generatore di flusso H.264

Il blocco generatore di flusso H.264 combina l'output CAVLC con le intestazioni per creare l'output codificato secondo il formato standard H.264.

Banco di prova

Testbench viene fornito per verificare la funzionalità di H.264 I frame Encoder IP.

Simulazione

La simulazione utilizza un'immagine 224×224 in formato YCbCr422 rappresentata da due files, ciascuno per Y e C come input e genera un H.264 file formato che contiene due frame. I passaggi seguenti descrivono come simulare il core utilizzando il testbench.

Vai al Catalogo SoC Libero > View > Windows > Catalogo, quindi espandi Soluzioni-Video. Fare doppio clic su H264_Iframe_Encoder, quindi fare clic su OK.

Figura 2-1. H.264 I Frame Encoder IP Core nel catalogo SoC Libero
Vai al Files scheda e selezionare simulazione > Importare Files.

Figura 2-2. Importare Files
Importa H264_sim_data_in_y.txt, H264_sim_data_in_c.txt e H264_refOut.txt files dal seguente percorso: ..\\component\Microsemi\SolutionCore\ H264_Iframe_Encoder\ 1.0.0\Stimulus.
Per importare un diverso file, sfoglia la cartella che contiene il file richiesto filee fare clic su Apri. L'importato file è elencato in simulazione, vedere la figura seguente.

Figura 2-3. Importato Files
Vai allo stimolo Gerarchia scheda e seleziona H264_frame_Encoder_tb (H264_frame_Encoder_tb. v) >
Simula progettazione pre-synth > Apri in modo interattivo. L'IP è simulato per due frame.

Figura 2-4. Simulazione del design di pre-sintesi

ModelSim si apre con il banco di prova file come mostrato nella figura seguente.

Figura 2-5. Finestra di simulazione ModelSim

Nota: Se la simulazione viene interrotta a causa del limite di tempo di esecuzione specificato nel DO file, utilizzare il comando run -all per completare la simulazione.

Licenza

H.264 I frame Encoder IP viene fornito in forma crittografata solo su licenza.

Istruzioni per l'installazione

Il core deve essere installato nel software Libero SoC. Viene eseguito automaticamente tramite la funzione di aggiornamento del catalogo nel software Libero SoC, o il CPZ file può essere aggiunto manualmente utilizzando la funzione Aggiungi catalogo principale. Quando il CPZ file è installato in Libero, il core può essere configurato, generato e istanziato all'interno di SmartDesign per l'inclusione nel progetto Libero.

Per ulteriori istruzioni sull'installazione di base, la licenza e l'uso generale, vedere Libero SoC Guida in linea.

Utilizzo delle risorse

La tabella seguente elenca l'utilizzo delle risorse di asample H.264 I frame Encoder IP design realizzato per PolarFire FPGA (pacchetto MPF300TS-1FCG1152I) e genera dati compressi utilizzando 4:2:2 sampling dei dati di input.

Tabella 5-1. Utilizzo delle risorse dell'IP del codificatore di frame I H.264

Elemento	Utilizzo
4LUT	15160
DFF	15757
LSRAM	67
µSRAM	23
Blocchi matematici	18
Interfaccia LUT a 4 ingressi	3336
DFF di interfaccia	3336

Cronologia delle revisioni

La tabella della cronologia delle revisioni descrive le modifiche che sono state implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.

Revisione	Data	Descrizione
A	01/2022	La prima pubblicazione del documento.

Supporto FPGA per microchip

Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici vendite in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto risposta.

Contattare il Centro di assistenza tecnica tramite il websito a www.microchip.com/support. Menziona il numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il design files durante la creazione di un caso di supporto tecnico.

Contatta il servizio clienti per assistenza non tecnica sui prodotti, ad esempio prezzi dei prodotti, aggiornamenti dei prodotti, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.

Dal Nord America, chiamare 800.262.1060
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Microchip fornisce supporto online tramite il nostro websito a www.microchip.com/. Questo webil sito è utilizzato per fare filee informazioni facilmente accessibili ai clienti. Alcuni dei contenuti disponibili includono:

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Assistenza clienti

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Canada – Toronto
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Australia – Sidney
Tel: 61-2-9868-6733

Cina – Pechino
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Cina – Chengdu
Tel: 86-28-8665-5511

Cina – Chongqing
Tel: 86-23-8980-9588

Cina – Dongguan
Tel: 86-769-8702-9880

Cina – Canton
Tel: 86-20-8755-8029

Cina – Hangzhou
Tel: 86-571-8792-8115

Cina – RAS di Hong Kong
Tel: 852-2943-5100

Cina – Nanchino
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Cina – Qingdao
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Cina – Shanghai
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Cina – Shenyang
Tel: 86-24-2334-2829

Cina – Shenzhen
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Cina – Suzhou
Tel: 86-186-6233-1526

Cina – Wuhan
Tel: 86-27-5980-5300

Cina – Xian
Tel: 86-29-8833-7252

Cina – Xiamen
Tel: 86-592-2388138

Cina – Zhuhai
Tel: 86-756-3210040

India – Bangalore
Tel: 91-80-3090-4444

India – Nuova Delhi
Tel: 91-11-4160-8631

India – Puna
Tel: 91-20-4121-0141

Giappone – Osaka
Tel: 81-6-6152-7160

Giappone – Tokyo
Telefono: 81-3-6880-3770

Corea – Daegu
Tel: 82-53-744-4301

Corea – Seul
Tel: 82-2-554-7200

Malesia – Kuala Lumpur
Tel: 60-3-7651-7906

Malesia – Penang
Tel: 60-4-227-8870

Filippine – Manila
Tel: 63-2-634-9065

Singapore
Tel: 65-6334-8870

Taiwan – Hsin Chu
Tel: 886-3-577-8366

Taiwan-Kaohsiung
Tel: 886-7-213-7830

Taiwan-Taipei
Tel: 886-2-2508-8600

Thailandia – Bangkok
Tel: 66-2-694-1351

Vietnam-Ho Chi Minh
Tel: 84-28-5448-2100

EUROPA

Austria – Wels
Tel: 43-7242-2244-39
Fax: 43-7242-2244-393

Danimarca – Copenaghen
Tel: 45-4485-5910
Fax: 45-4485-2829

Finlandia – Espoo
Tel: 358-9-4520-820

Francia – Parigi
Tel: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79

Germania – Garching
Tel: 49-8931-9700

Germania – Haan
Tel: 49-2129-3766400

Germania – Heilbronn
Tel: 49-7131-72400

Germania – Karlsruhe
Tel: 49-721-625370

Germania – Monaco di Baviera
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44

Germania – Rosenheim
Tel: 49-8031-354-560

Israele – Ra'anana
Tel: 972-9-744-7705

Italia – Milano
Tel: 39-0331-742611
Fax: 39-0331-466781

Italia – Padova
Tel: 39-049-7625286

Paesi Bassi – Drunen
Tel: 31-416-690399
Fax: 31-416-690340

Norvegia – Trondheim
Tel: 47-72884388

Polonia – Varsavia
Tel: 48-22-3325737

Romania – Bucarest
Tel: 40-21-407-87-50

Spagna – Madrid
Tel: 34-91-708-08-90
Fax: 34-91-708-08-91

Svezia – Göteborg
Tel: 46-31-704-60-40

Svezia – Stoccolma
Tel: 46-8-5090-4654

Regno Unito – Wokingham
Tel: 44-118-921-5800
Fax: 44-118-921-5820

Documenti / Risorse

	Microchip PolarFire® FPGA H.264 Codificatore IP [pdf] Guida utente Encoder PolarFire FPGA, codificatore H.264, codificatore FPGA H.264, codificatore IPIP
	MICROCHIP Encoder PolarFire FPGA H.264 IP [pdf] Guida utente PolarFire FPGA IP codificatore H.264, PolarFire FPGA, IP codificatore H.264

Riferimenti

Manuale d'uso

Introduzione