Microchip PolarFire® FPGA H.264 Codificador IP Guía del usuario
Introducción
H.264 es un popular estándar de compresión de video para la compresión de video digital. También se conoce como MPEG-4 Part10 o Codificación de video avanzada (MPEG-4 AVC). H.264 utiliza un enfoque por bloques para comprimir el video donde el tamaño del bloque se define como 16 × 16 y dicho bloque se denomina bloque macro. El estándar de compresión admite varios profiles que definen la relación de compresión y la complejidad de la implementación. Los fotogramas de vídeo que se van a comprimir se tratan como fotograma I, fotograma P y fotograma B. Un cuadro I es un cuadro intracodificado donde la compresión se realiza utilizando la información contenida dentro del cuadro. No se requieren otros fotogramas para decodificar un fotograma I. El fotograma AP se comprime utilizando los cambios con respecto a un fotograma anterior que puede ser un fotograma I o un fotograma P. La compresión del fotograma B se realiza utilizando los cambios de movimiento con respecto tanto al fotograma anterior como al fotograma siguiente.
El proceso de compresión de cuadros I tiene cuatro s.tages: Intrapredicción, transformación de enteros, cuantificación y codificación de entropía. H.264 admite dos tipos de codificación: codificación de longitud variable adaptable al contexto (CAVLC) y codificación aritmética binaria adaptable al contexto (CABAC). La versión actual de la IP implementa Baseline profile y utiliza CAVLC para codificación de entropía. Además, la IP admite la codificación únicamente de fotogramas I.
Características principales
- Implementa compresión en formato de video YCbCr 420
- Espera la entrada en formato de video YCbCr 422
- Admite 8 bits para cada componente (Y, Cb y Cr)
- Salida de flujo de bytes NAL compatible con ITU-T H.264 Anexo B
- No se requiere operación independiente, CPU o asistencia de procesador
- Factor de calidad QP configurable por el usuario durante el tiempo de ejecución
- Cálculo a razón de 1 píxel por reloj
- Admite compresión hasta una resolución de 1080p 60 fps.
Familias apoyadas
- SoC PolarFire® FPGA
- FPGA PolarFire®
Implementación de hardware
La siguiente figura muestra el diagrama de bloques IP del codificador de trama I H.264.
Figura 1-1. Diagrama de bloques IP del codificador de trama H.264 I
Entradas y salidas
La siguiente tabla enumera los puertos de entrada y salida de H.264 Frame Encoder IP.
Tabla 1-1. Puertos de entrada y salida del codificador IP de trama I H.264
| Nombre de la señal | Dirección | Ancho | Puerto Válido Bajo | Descripción |
| REINICIAR_N | Aporte | 1 | — | Señal de restablecimiento asíncrono activo-bajo al diseño. |
| SYS_CLK | Aporte | 1 | — | Reloj de entrada con el que los píxeles entrantes son sampLED. |
| DATOS_Y_I | Aporte | 8 | — | Entrada de píxeles Luma de 8 bits en formato 422. |
| DATOS_C_I | Aporte | 8 | — | Entrada de píxeles Chroma de 8 bits en formato 422. |
| DATOS_VALID_I | Aporte | 1 | — | Señal válida de datos de píxeles de entrada. |
| FRAME_END_I | Aporte | 1 | — | Indicación de fin de trama. |
| FRAME_START_I | Aporte | 1 | — | Indicación de inicio de cuadro. El flanco ascendente de esta señal se considera como inicio de cuadro. |
| HRES_I | Aporte | 16 | — | Resolución horizontal de la imagen de entrada. Debe ser múltiplo de 16. |
| VRES_I | Aporte | 16 | — | Resolución vertical de la imagen de entrada. Debe ser múltiplo de 16. |
| QP_I | Aporte | 6 | — | Factor de calidad para la cuantificación H.264. El valor varía de 0 a 51, donde 0 representa la calidad más alta y la compresión más baja y 51 representa la compresión más alta. |
| DATOS_O | Producción | 8 | — | Salida de datos codificados H.264 que contiene unidad NAL, encabezado de segmento, SPS, PPS y los datos codificados de macrobloques. |
| DATOS_VALID_O | Producción | 1 | — | La señal que denota datos codificados es válida. |
Parámetros de configuración
El IP del codificador de tramas I H.264 no utiliza parámetros de configuración.
Implementación de hardware del IP del codificador de trama H.264 I
La siguiente figura muestra el diagrama de bloques IP del codificador de trama I H.264.
Figura 1-2. Diagrama de bloques IP del codificador de trama H.264 I
Descripción del diseño para IP del codificador de trama H.264 I
Esta sección describe los diferentes módulos internos del generador de tramas IP H.264 I. La entrada de datos a la IP debe realizarse en forma de imagen escaneada rasterizada en formato YCbCr 422. La IP utiliza el formato 422 como entrada e implementa compresión en formato 420.
Enmarcador de matriz de 16 × 16
Este módulo enmarca los macrobloques de 16×16 para el componente Y según la especificación H.264. Los búferes de línea se utilizan para almacenar 16 líneas horizontales de imagen de entrada y una matriz de 16 × 16 se enmarca mediante registros de desplazamiento.
Enmarcador de matriz de 8 × 8
Este módulo enmarca los macrobloques de 8×8 para el componente C según la especificación H.264 para el formato 420. Los búferes de línea se utilizan para almacenar 8 líneas horizontales de imagen de entrada y una matriz de 8 × 16 se enmarca mediante registros de desplazamiento. De la matriz de 8×16, los componentes Cb y Cr se separan para enmarcar cada matriz de 8×8.
Enmarcador de matriz de 4 × 4
La transformación de enteros, la cuantificación y la codificación CAVLC operan en un subbloque de 4×4 dentro de un macrobloque. El marco de matriz de 4 × 4 genera un subbloque de 4 × 4 a partir de un macrobloque de 16 × 16 u 8 × 8. Este generador de matrices abarca todos los subbloques de un macrobloque antes de pasar al siguiente macrobloque.
Predicción interna
H.264 utiliza varios modos de predicción interna para reducir la información en un bloque de 4×4. El bloque de intra-predicción en el IP usa solo predicción DC en un tamaño de matriz de 4×4. El componente de CC se calcula a partir de los bloques de 4×4 superiores e izquierdos adyacentes.
Transformación entera
H.264 utiliza una transformada de coseno discreta entera donde los coeficientes se distribuyen a través de la matriz de transformada entera y la matriz de cuantificación de manera que no hay multiplicaciones o divisiones en la transformada entera. La transformada entera stage implementa la transformación mediante operaciones shift y add.
Cuantización
La cuantificación multiplica cada salida de la transformación de enteros con un valor de cuantificación predeterminado definido por el valor de entrada del usuario QP. El rango del valor de QP es de 0 a 51. Cualquier valor superior a 51 es clamped a 51. Un valor QP más bajo denota una compresión más baja y una calidad más alta y viceversa.
CAVLC
H.264 utiliza dos tipos de codificación de entropía: codificación de longitud variable adaptable al contexto (CAVLC) y codificación aritmética binaria adaptable al contexto (CABAC). La IP usa CAVLC para codificar la salida cuantificada.
Generador de encabezado
El bloque generador de encabezado genera los encabezados de bloque, los encabezados de segmento, el conjunto de parámetros de secuencia (SPS), el conjunto de parámetros de imagen (PPS) y la unidad de capa de abstracción de red (NAL) según la instancia del cuadro de video.
Generador de flujo H.264
El bloque generador de flujo H.264 combina la salida CAVLC junto con los encabezados para crear la salida codificada según el formato estándar H.264.
Banco de pruebas
Se proporciona un banco de pruebas para comprobar la funcionalidad del codificador IP de trama I H.264.
Simulación
La simulación utiliza una imagen de 224×224 en formato YCbCr422 representada por dos files, cada uno para Y y C como entrada y genera un H.264 file formato que contiene dos fotogramas. Los siguientes pasos describen cómo simular el núcleo utilizando el banco de pruebas.
- Ir al catálogo de SoC Libero > View > Windows > Catálogo y luego expanda Soluciones-Video. Haga doble clic en H264_Iframe_Encoder y luego haga clic en Aceptar.
Figura 2-1. Núcleo IP del codificador de trama H.264 I en el catálogo de Libero SoC - Ir a la Filepestaña s y seleccione simulación > Importar Files.
Figura 2-2. Importar Files - Importe H264_sim_data_in_y.txt, H264_sim_data_in_c.txt y H264_refOut.txt files de la siguiente ruta: ..\\component\Microsemi\SolutionCore\ H264_Iframe_Encoder\ 1.0.0\Stimulus.
- Para importar una diferente file, busque la carpeta que contiene el requerido filey haga clic en Abrir. el importado file aparece en simulación, consulte la figura siguiente.
Figura 2-3. Importado Files - Ir al estímulo Jerarquía pestaña y seleccionar H264_frame_Encoder_tb (H264_frame_Encoder_tb.v) >
Simular diseño previo al sintetizador > Abrir de forma interactiva. La IP se simula para dos cuadros.
Figura 2-4. Simulación del diseño previo a la síntesis
ModelSim se abre con el banco de pruebas file como se muestra en la siguiente figura.
Figura 2-5. Ventana de simulación de ModelSim
Nota: Si la simulación se interrumpe debido al límite de tiempo de ejecución especificado en el DO file, use el comando run -all para completar la simulación.
Licencia
El codificador IP de trama H.264 I se proporciona en forma cifrada solo bajo licencia.
Instrucciones de instalación
El núcleo debe instalarse en el software Libero SoC. Se realiza automáticamente a través de la función de actualización del Catálogo en el software Libero SoC, o el CPZ file se puede agregar manualmente mediante la función Agregar catálogo principal. Cuando la CPZ file está instalado en Libero, el núcleo se puede configurar, generar e instanciar dentro de SmartDesign para incluirlo en el proyecto Libero.
Para obtener más instrucciones sobre la instalación principal, las licencias y el uso general, consulte Ayuda en línea de Libero SoC.
Utilización de recursos
La siguiente tabla enumera la utilización de recursos de comoampEl diseño IP del codificador de marco H.264 I está hecho para PolarFire FPGA (paquete MPF300TS-1FCG1152I) y genera datos comprimidos usando 4:2:2 s.ampling de datos de entrada.
Tabla 5-1. Utilización de recursos del IP del codificador de trama I H.264
| Elemento | Uso |
| 4LUT | 15160 |
| DFF | 15757 |
| LSRAM | 67 |
| µSRAM | 23 |
| Bloques matemáticos | 18 |
| Interfaz LUT de 4 entradas | 3336 |
| DFF de interfaz | 3336 |
Historial de revisiones
La tabla del historial de revisiones describe los cambios que se implementaron en el documento. Los cambios se enumeran por revisión, comenzando con la publicación más reciente.
| Revisión | Fecha | Descripción |
| A | 01/2022 | La primera publicación del documento. |
Compatibilidad con microchips FPGA
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Japón – Tokio
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Corea – Daegu
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Corea – Seúl
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Malasia - Kuala Lumpur
Teléfono: 60-3-7651-7906
Malasia - Penang
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Filipinas – Manila
Teléfono: 63-2-634-9065
Singapur
Teléfono: 65-6334-8870
Taiwán – Hsin Chu
Teléfono: 886-3-577-8366
Taiwán – Kaohsiung
Teléfono: 886-7-213-7830
Taiwán - Taipei
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Tailandia – Bangkok
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Alemania – Haan
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Documentos / Recursos
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Codificador Microchip PolarFire® FPGA H.264 IP [pdf] Guía del usuario Codificador PolarFire FPGA, codificador H.264, codificador FPGA H.264, codificador IPIP |
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MICROCHIP PolarFire FPGA H.264 Codificador IP [pdf] Guía del usuario Codificador IP PolarFire FPGA H.264, PolarFire FPGA, codificador IP H.264 |
