एफ टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी यूजर गाइड

अंतर्वस्तु छिपाना

1 एफ टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी

एफ टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड
Intel® Quartus® प्राइम डिज़ाइन सुइट के लिए अपडेट किया गया: 22.1 IP संस्करण: 5.0.0

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यूजी -20324

आईडी: 683074 संस्करण: 2022.04.28

अंतर्वस्तु
अंतर्वस्तु
1. एफ-टाइल सीरियल लाइट IV इंटेल® एफपीजीए आईपी उपयोगकर्ता गाइड के बारे में……………………………………….. 4
2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview………………………………………………………….६ २.१. रिलीज सूचना………………………………………………………………………..७ २.२. समर्थित सुविधाएं………………………………………………………………………..७ २.३. आईपी संस्करण समर्थन स्तर………………………………………………………………………..८ २.४. डिवाइस स्पीड ग्रेड समर्थन………………………………………………………………………..८ २.५. संसाधन उपयोग और विलंबता……………………………………………………………………९ २.६. बैंडविड्थ दक्षता………………………………………………………………………………….९
3. आरंभ करना ……………………………………………………………………………………. 11 3.1. इंटेल FPGA आईपी कोर स्थापित करना और लाइसेंस देना ……………………………………………… 11 3.1.1. इंटेल FPGA आईपी मूल्यांकन मोड ……………………………………………………. 11 3.2. आईपी पैरामीटर और विकल्प निर्दिष्ट करना ……………………………………………………. 14 3.3. जेनरेट किया गया File संरचना………………………………………………………………………… 14 3.4. इंटेल एफपीजीए आईपी कोर का अनुकरण करना………………………………………………………… 16 3.4.1. डिजाइन का अनुकरण और सत्यापन करना………………………………………………….. 17 3.5. अन्य ईडीए टूल्स में आईपी कोर का संश्लेषण करना………………………………………………………. 17 3.6. पूर्ण डिजाइन का संकलन करना………………………………………………………………………..18
4. कार्यात्मक विवरण …………………………………………………………………………………….. 19 4.1. TX डेटापाथ ……………………………………………………………………………………..20 4.1.1. TX MAC एडाप्टर …………………………………………………………………….. 21 4.1.2. कंट्रोल वर्ड (CW) प्रविष्टि …………………………………………………………………….. 23 4.1.3. TX CRC ……………………………………………………………………………………..28 4.1.4. TX MII एनकोडर ………………………………………………………………………………….29 4.1.5. TX PCS और PMA …………………………………………………………………………………….. 30 4.2. RX डेटापाथ …………………………………………………………………………………….. 30 4.2.1. RX PCS और PMA …………………………………………………………………….. 31 4.2.2. RX MII डिकोडर …………………………………………………………………………………….. 31 4.2.3. RX CRC……………………………………………………………………………….. ३१ ४.२.४. RX डेस्क्यू………………………………………………………………….३२ ४.२.५. RX CW हटाना…………………………………………………………………………३५ ४.३. F-टाइल सीरियल लाइट IV इंटेल FPGA IP क्लॉक आर्किटेक्चर…………………………………….. ३६ ४.४. रीसेट और लिंक इनिशियलाइज़ेशन…………………………………………………………………..३७ ४.४.१. TX रीसेट और इनिशियलाइज़ेशन अनुक्रम………………………………………………….. ३८ ४.४.२. RX रीसेट और इनिशियलाइज़ेशन अनुक्रम………………………………………………….. ३९ ४.५. लिंक दर और बैंडविड्थ दक्षता गणना……………………………………………….. ४०
5. पैरामीटर …………………………………………………………………………………………………….42
6. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी इंटरफेस सिग्नल …………………………………………….. 44 6.1. क्लॉक सिग्नल ………………………………………………………………………………………….44 6.2. रीसेट सिग्नल ………………………………………………………………………………………….. 44 6.3. एमएसी सिग्नल ………………………………………………………………………………………….. 45 6.4. ट्रांसीवर रीकॉन्फ़िगरेशन सिग्नल ……………………………………………………………… 48 6.5. पीएमए सिग्नल ………………………………………………………………………………………….. 49

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 2

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अंतर्वस्तु
7. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी के साथ डिजाइनिंग 51 7.1. रीसेट दिशानिर्देश 51 7.2. त्रुटि प्रबंधन दिशानिर्देश 51
8. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी उपयोगकर्ता गाइड अभिलेखागार …………………………………………. 52 9. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी उपयोगकर्ता गाइड के लिए दस्तावेज़ संशोधन इतिहास ……………53

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 3

683074 | 2022.04.28 प्रतिक्रिया भेजें

1. F-Tile Serial Lite IV Intel® FPGA IP उपयोगकर्ता गाइड के बारे में

यह दस्तावेज़ IP विशेषताओं, आर्किटेक्चर विवरण, उत्पन्न करने के चरणों, तथा Intel AgilexTM उपकरणों में F-टाइल ट्रांसीवर का उपयोग करके F-टाइल सीरियल लाइट IV Intel® FPGA IP को डिजाइन करने के लिए दिशा-निर्देशों का वर्णन करता है।

अपेक्षित दर्शक

यह दस्तावेज़ निम्नलिखित उपयोगकर्ताओं के लिए है:
· सिस्टम-स्तरीय डिजाइन नियोजन चरण के दौरान आईपी चयन करने के लिए डिज़ाइन आर्किटेक्ट
· हार्डवेयर डिजाइनर जब आईपी को अपने सिस्टम-स्तरीय डिजाइन में एकीकृत करते हैं
· सिस्टम-स्तरीय सिमुलेशन और हार्डवेयर सत्यापन चरणों के दौरान सत्यापन इंजीनियर

संबंधित दस्ताबेज़

निम्न तालिका में अन्य संदर्भ दस्तावेज़ सूचीबद्ध हैं जो F-Tile Serial Lite IV Intel FPGA IP से संबंधित हैं।

तालिका 1.

संबंधित दस्ताबेज़

संदर्भ

एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी डिज़ाइन एक्सampले उपयोगकर्ता गाइड

इंटेल Agilex डिवाइस डाटा शीट

विवरण
यह दस्तावेज़ F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन एक्स के निर्माण, उपयोग संबंधी दिशा-निर्देश और कार्यात्मक विवरण प्रदान करता है।ampइंटेल एजिलेक्स उपकरणों में लेस.
यह दस्तावेज़ Intel Agilex उपकरणों के लिए विद्युत विशेषताओं, स्विचिंग विशेषताओं, कॉन्फ़िगरेशन विनिर्देशों और समय का वर्णन करता है।

तालिका 2.
सीडब्ल्यू आरएस-एफईसी पीएमए TX आरएक्स PAM4 NRZ

संक्षिप्त शब्द और शब्दावली संक्षिप्त शब्द सूची
परिवर्णी शब्द

विस्तार नियंत्रण शब्द रीड-सोलोमन फॉरवर्ड त्रुटि सुधार भौतिक माध्यम अनुलग्नक ट्रांसमीटर रिसीवर पल्स-Ampलाइट्यूड मॉड्यूलेशन 4-लेवल नॉन-रिटर्न-टू-जीरो

जारी…

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

आईएसओ 9001:2015 पंजीकृत

1. F-Tile Serial Lite IV Intel® FPGA IP उपयोगकर्ता गाइड के बारे में 683074 | 2022.04.28

पीसीएस एमआईआई XGMII

परिवर्णी शब्द

विस्तार भौतिक कोडिंग सबलेयर मीडिया स्वतंत्र इंटरफ़ेस 10 गीगाबिट मीडिया स्वतंत्र इंटरफ़ेस

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 5

683074 | 2022.04.28 प्रतिक्रिया भेजें

2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview

चित्र 1.

एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी चिप-टू-चिप, बोर्ड-टू-बोर्ड और बैकप्लेन अनुप्रयोगों के लिए उच्च बैंडविड्थ डेटा संचार के लिए उपयुक्त है।

F-Tile Serial Lite IV Intel FPGA IP में मीडिया एक्सेस कंट्रोल (MAC), फिजिकल कोडिंग सबलेयर (PCS), और फिजिकल मीडिया अटैचमेंट (PMA) ब्लॉक शामिल हैं। यह IP अधिकतम चार PAM56 लेन के साथ 4 Gbps प्रति लेन या अधिकतम 28 NRZ लेन के साथ 16 Gbps प्रति लेन तक की डेटा ट्रांसफर गति का समर्थन करता है। यह IP उच्च बैंडविड्थ, कम ओवरहेड फ़्रेम, कम I/O काउंट प्रदान करता है, और लेन की संख्या और गति दोनों में उच्च स्केलेबिलिटी का समर्थन करता है। यह IP F-टाइल ट्रांसीवर के ईथरनेट PCS मोड के साथ डेटा दरों की एक विस्तृत श्रृंखला के समर्थन के साथ आसानी से पुन: कॉन्फ़िगर करने योग्य भी है।

यह आईपी दो ट्रांसमिशन मोड का समर्थन करता है:
· बेसिक मोड- यह एक शुद्ध स्ट्रीमिंग मोड है जहाँ बैंडविड्थ बढ़ाने के लिए पैकेट की शुरुआत, खाली चक्र और पैकेट के अंत के बिना डेटा भेजा जाता है। IP पहले वैध डेटा को बर्स्ट की शुरुआत के रूप में लेता है।
· पूर्ण मोड - यह एक पैकेट ट्रांसफर मोड है। इस मोड में, IP पैकेट के शुरू और अंत में सीमांकक के रूप में एक बर्स्ट और एक सिंक चक्र भेजता है।

एफ-टाइल सीरियल लाइट IV उच्च स्तरीय ब्लॉक आरेख

एवलॉन स्ट्रीमिंग इंटरफ़ेस TX

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी
मैक TX
TX USRIF_CTRL

64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

TX मैक

एडाप्टर INSERT

MII एनकोड

कस्टम पीसीएस

TX पीसीएस

TX एमआईआई

EMIB एनकोड स्क्रैम्बलर FEC

टेक्सास पीएमए

n लेन बिट्स (PAM4 मोड)/ n लेन बिट्स (NRZ मोड)
TX सीरियल इंटरफ़ेस

एवलॉन स्ट्रीमिंग इंटरफ़ेस RX
64*n लेन बिट्स (NRZ मोड)/ 2*n लेन बिट्स (PAM4 मोड)

आरएक्स पीसीएस

सीडब्ल्यू आरएमवी

डेस्क्यू

एमआईआई

& संरेखित करें डिकोड करें

आरएक्स एमआईआई

ईएमआईबी

डिकोड ब्लॉक सिंक और एफईसी डिस्क्रेम्बलर

आरएक्स पीएमए

सीएसआर

2n लेन बिट्स (PAM4 मोड)/ n लेन बिट्स (NRZ मोड) RX सीरियल इंटरफ़ेस
एवलॉन मेमोरी-मैप्ड इंटरफ़ेस रजिस्टर कॉन्फ़िगरेशन

दंतकथा

नरम तर्क

कठोर तर्क

आईएसओ 9001:2015 पंजीकृत

2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview 683074 | 2022.04.28

आप F-टाइल सीरियल लाइट IV इंटेल FPGA आईपी डिज़ाइन उत्पन्न कर सकते हैंampIP सुविधाओं के बारे में अधिक जानने के लिए यहाँ जाएँ। F-Tile Serial Lite IV Intel FPGA IP Design Ex देखेंampले उपयोगकर्ता गाइड।
संबंधित जानकारी · कार्यात्मक विवरण पृष्ठ 19 पर · F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन Exampले उपयोगकर्ता गाइड

2.1। जानकारी जारी की

Intel FPGA IP संस्करण Intel Quartus® Prime Design Suite सॉफ़्टवेयर संस्करण v19.1 तक से मेल खाते हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 से शुरू होकर, Intel FPGA IP में एक नई संस्करण योजना है।

Intel FPGA IP संस्करण (XYZ) संख्या प्रत्येक Intel Quartus Prime सॉफ़्टवेयर संस्करण के साथ बदल सकती है। इसमें बदलाव:

· X IP के बड़े संशोधन को इंगित करता है। यदि आप इंटेल क्वार्टस प्राइम सॉफ़्टवेयर को अपडेट करते हैं, तो आपको IP को फिर से बनाना होगा।
· Y दर्शाता है कि IP में नई सुविधाएँ शामिल हैं। इन नई सुविधाओं को शामिल करने के लिए अपने IP को पुनः जनरेट करें।
· Z दर्शाता है कि IP में छोटे-मोटे बदलाव शामिल हैं। इन बदलावों को शामिल करने के लिए अपना IP फिर से जनरेट करें।

तालिका 3.

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी रिलीज जानकारी

आइटम आईपी संस्करण इंटेल क्वार्टस प्राइम संस्करण रिलीज की तारीख ऑर्डरिंग कोड

5.0.0 22.1 2022.04.28 आईपी-SLITE4F

विवरण

2.2. समर्थित सुविधाएँ
निम्न तालिका F-Tile Serial Lite IV Intel FPGA IP में उपलब्ध सुविधाओं को सूचीबद्ध करती है:

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 7

2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview 683074 | 2022.04.28

तालिका 4.

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी विशेषताएं

विशेषता

विवरण

डेटा स्थानांतरण

· PAM4 मोड के लिए:
— FHT अधिकतम 56.1 लेन के साथ केवल 58, 116 और 4 Gbps प्रति लेन का समर्थन करता है।
— FGT अधिकतम 58 लेन के साथ प्रति लेन 12 Gbps तक का समर्थन करता है।
PAM18 मोड के लिए समर्थित ट्रांसीवर डेटा दरों पर अधिक विवरण के लिए पृष्ठ 42 पर तालिका 4 देखें।
· एनआरजेड मोड के लिए:
— FHT अधिकतम 28.05 लेन के साथ केवल 58 और 4 Gbps प्रति लेन का समर्थन करता है।
— FGT अधिकतम 28.05 लेन के साथ प्रति लेन 16 Gbps तक का समर्थन कर रहा है।
एनआरजेड मोड के लिए समर्थित ट्रांसीवर डेटा दरों पर अधिक विवरण के लिए पृष्ठ 18 पर तालिका 42 देखें।
· निरंतर स्ट्रीमिंग (बेसिक) या पैकेट (पूर्ण) मोड का समर्थन करता है।
· कम ओवरहेड फ्रेम पैकेट का समर्थन करता है।
· प्रत्येक बर्स्ट आकार के लिए बाइट ग्रैन्यूलरिटी स्थानांतरण का समर्थन करता है।
· उपयोगकर्ता द्वारा आरंभित या स्वचालित लेन संरेखण का समर्थन करता है।
· प्रोग्रामयोग्य संरेखण अवधि का समर्थन करता है।

पीसी

· हार्ड आईपी लॉजिक का उपयोग करता है जो सॉफ्ट लॉजिक संसाधन कटौती के लिए इंटेल एजिलेक्स एफ-टाइल ट्रांसीवर्स के साथ इंटरफेस करता है।
· 4GBASE-KP100 विनिर्देश के लिए PAM4 मॉड्यूलेशन मोड का समर्थन करता है। इस मॉड्यूलेशन मोड में RS-FEC हमेशा सक्षम रहता है।
· वैकल्पिक RS-FEC मॉडुलन मोड के साथ NRZ का समर्थन करता है।
· 64b/66b एनकोडिंग डिकोडिंग का समर्थन करता है।

त्रुटि का पता लगाना और उसका समाधान करना

· TX और RX डेटा पथों पर CRC त्रुटि जाँच का समर्थन करता है। · RX लिंक त्रुटि जाँच का समर्थन करता है। · RX PCS त्रुटि पहचान का समर्थन करता है।

इंटरफेस

· केवल स्वतंत्र लिंक के साथ पूर्ण द्वैध पैकेट स्थानांतरण का समर्थन करता है।
· कम स्थानांतरण विलंबता के साथ कई FPGA उपकरणों के लिए बिंदु-से-बिंदु इंटरकनेक्ट का उपयोग करता है।
· उपयोगकर्ता-परिभाषित आदेशों का समर्थन करता है.

2.3. आईपी संस्करण समर्थन स्तर

F-टाइल सीरियल लाइट IV इंटेल FPGA IP के लिए इंटेल क्वार्टस प्राइम सॉफ्टवेयर और इंटेल FPGA डिवाइस समर्थन निम्नानुसार है:

तालिका 5.

आईपी संस्करण और समर्थन स्तर

इंटेल क्वार्टस प्राइम 22.1

डिवाइस इंटेल एजिलेक्स एफ-टाइल ट्रांसीवर

आईपी संस्करण सिमुलेशन संकलन हार्डवेयर डिजाइन

5.0.0

2.4. डिवाइस स्पीड ग्रेड समर्थन
F-Tile Serial Lite IV Intel FPGA IP, Intel Agilex F-tile डिवाइस के लिए निम्नलिखित गति ग्रेड का समर्थन करता है: · ट्रांसीवर गति ग्रेड: -1, -2, और -3 · कोर गति ग्रेड: -1, -2, और -3

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 8

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2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview 683074 | 2022.04.28

संबंधित जानकारी
इंटेल एजिलेक्स डिवाइस डेटा शीट इंटेल एजिलेक्स एफ-टाइल ट्रांसीवर्स में समर्थित डेटा दर के बारे में अधिक जानकारी।

2.5. संसाधन उपयोग और विलंबता

एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी के लिए संसाधन और विलंबता इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 22.1 से प्राप्त किए गए थे।

तालिका 6.

इंटेल एजिलेक्स एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी संसाधन उपयोग
विलंबता माप TX कोर इनपुट से RX कोर आउटपुट तक राउंड ट्रिप विलंबता पर आधारित है।

ट्रांसीवर प्रकार

प्रकार

डेटा लेन मोड की संख्या RS-FEC ALM

विलंबता (TX कोर घड़ी चक्र)

एफजीटी

28.05 जीबीपीएस एनआरजेड 16

बेसिक विकलांग 21,691 65

पूर्ण विकलांग 22,135 65

बेसिक सक्षम 21,915 189

पूर्ण सक्षम 22,452 189

58 जीबीपीएस PAM4 12

बेसिक सक्षम 28,206 146

पूर्ण सक्षम 30,360 146

एफएचटी

58 जीबीपीएस एनआरजेड

बेसिक सक्षम 15,793 146

पूर्ण सक्षम 16,624 146

58 जीबीपीएस PAM4 4

बेसिक सक्षम 15,771 154

पूर्ण सक्षम 16,611 154

116 जीबीपीएस PAM4 4

बेसिक सक्षम 21,605 128

पूर्ण सक्षम 23,148 128

2.6. बैंडविड्थ दक्षता

तालिका 7.

बैंडविड्थ दक्षता

चर ट्रांसीवर मोड

पीएएम4

स्ट्रीमिंग मोड RS-FEC

पूर्ण सक्षम

बेसिक सक्षम

सीरियल इंटरफ़ेस बिट दर Gbps में (RAW_RATE)
शब्द की संख्या में स्थानांतरण का बर्स्ट आकार (BURST_SIZE) (1)
घड़ी चक्र में संरेखण अवधि (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

सेटिंग्स

एनआरजेड

भरा हुआ

अक्षम

सक्रिय

28.0

2,048

4,096

बेसिक अक्षम 28.0

सक्षम 28.0

4,194,304

4,096

4,096 जारी…

(1) बेसिक मोड के लिए BURST_SIZE अनंत तक पहुंचता है, इसलिए बड़ी संख्या का उपयोग किया जाता है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 9

2. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ओवरview 683074 | 2022.04.28

चर

सेटिंग्स

64/66b एनकोड

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

शब्द की संख्या में बर्स्ट आकार का ओवरहेड (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

संरेखण मार्कर अवधि घड़ी चक्र में 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

संरेखण मार्कर की चौड़ाई 5 में

घड़ी चक्र

(संरेखित करें_मार्कर_चौड़ाई)

बैंडविड्थ दक्षता (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

प्रभावी दर (जीबीपीएस) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

अधिकतम उपयोगकर्ता घड़ी आवृत्ति (मेगाहर्ट्ज) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

संबंधित जानकारी लिंक दर और बैंडविड्थ दक्षता गणना पृष्ठ 40 पर

(2) पूर्ण मोड में, BURST_SIZE_OVHD आकार में डेटा स्ट्रीम में START/END युग्मित नियंत्रण शब्द सम्मिलित होते हैं।
(3) बेसिक मोड के लिए, BURST_SIZE_OVHD 0 है क्योंकि स्ट्रीमिंग के दौरान कोई START/END नहीं है।
(4) बैंडविड्थ दक्षता गणना के लिए लिंक दर और बैंडविड्थ दक्षता गणना देखें।
(5) प्रभावी दर गणना के लिए लिंक दर और बैंडविड्थ दक्षता गणना देखें।
(6) अधिकतम उपयोगकर्ता घड़ी आवृत्ति गणना के लिए लिंक दर और बैंडविड्थ दक्षता गणना देखें।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 10

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683074 | 2022.04.28 प्रतिक्रिया भेजें

3. आरंभ करना

3.1. इंटेल FPGA IP कोर स्थापित करना और लाइसेंस देना

इंटेल क्वार्टस प्राइम सॉफ्टवेयर इंस्टॉलेशन में इंटेल FPGA IP लाइब्रेरी शामिल है। यह लाइब्रेरी आपके उत्पादन उपयोग के लिए कई उपयोगी IP कोर प्रदान करती है, जिसके लिए अतिरिक्त लाइसेंस की आवश्यकता नहीं होती। कुछ इंटेल FPGA IP कोर को उत्पादन उपयोग के लिए अलग से लाइसेंस खरीदने की आवश्यकता होती है। इंटेल FPGA IP मूल्यांकन मोड आपको पूर्ण उत्पादन IP कोर लाइसेंस खरीदने का निर्णय लेने से पहले सिमुलेशन और हार्डवेयर में इन लाइसेंस प्राप्त इंटेल FPGA IP कोर का मूल्यांकन करने की अनुमति देता है। हार्डवेयर परीक्षण पूरा करने और उत्पादन में IP का उपयोग करने के लिए तैयार होने के बाद ही आपको लाइसेंस प्राप्त इंटेल IP कोर के लिए पूर्ण उत्पादन लाइसेंस खरीदने की आवश्यकता है।

इंटेल क्वार्टस प्राइम सॉफ्टवेयर डिफ़ॉल्ट रूप से निम्नलिखित स्थानों पर आईपी कोर स्थापित करता है:

चित्र 2.

आईपी कोर स्थापना पथ
intelFPGA(_pro) quartus – इसमें Intel Quartus Prime सॉफ्टवेयर शामिल है ip – इसमें Intel FPGA IP लाइब्रेरी और थर्ड-पार्टी IP कोर शामिल हैं altera – इसमें Intel FPGA IP लाइब्रेरी सोर्स कोड शामिल है – इसमें इंटेल FPGA IP स्रोत शामिल है files

तालिका 8.

आईपी कोर स्थापना स्थान

जगह

सॉफ़्टवेयर

:intelFPGA_proquartusipaltera

इंटेल क्वार्टस प्राइम प्रो संस्करण

:/intelFPGA_pro/quartus/ip/altera इंटेल क्वार्टस प्राइम प्रो संस्करण

प्लेटफ़ॉर्म विंडोज़* लिनक्स*

टिप्पणी:

Intel क्वार्टस प्राइम सॉफ़्टवेयर स्थापना पथ में रिक्त स्थान का समर्थन नहीं करता है।

3.1.1. इंटेल FPGA IP मूल्यांकन मोड
निःशुल्क Intel FPGA IP मूल्यांकन मोड आपको लाइसेंस प्राप्त Intel FPGA IP कोर को खरीदने से पहले सिमुलेशन और हार्डवेयर में मूल्यांकन करने की अनुमति देता है। Intel FPGA IP मूल्यांकन मोड अतिरिक्त लाइसेंस के बिना निम्नलिखित मूल्यांकनों का समर्थन करता है:
· अपने सिस्टम में लाइसेंस प्राप्त इंटेल FPGA IP कोर के व्यवहार का अनुकरण करें। · IP कोर की कार्यक्षमता, आकार और गति को जल्दी और आसानी से सत्यापित करें। · समय-सीमित डिवाइस प्रोग्रामिंग उत्पन्न करें file· अपने आईपी कोर के साथ एक डिवाइस प्रोग्राम करें और हार्डवेयर में अपने डिजाइन को सत्यापित करें।

आईएसओ 9001:2015 पंजीकृत

3. आरंभ करना
683074 | 2022.04.28
Intel FPGA IP मूल्यांकन मोड निम्नलिखित ऑपरेशन मोड का समर्थन करता है:
· टेथर्ड - आपके बोर्ड और होस्ट कंप्यूटर के बीच कनेक्शन के साथ लाइसेंस प्राप्त इंटेल FPGA IP युक्त डिज़ाइन को अनिश्चित काल तक चलाने की अनुमति देता है। टेथर्ड मोड के लिए सीरियल जॉइंट टेस्ट एक्शन ग्रुप (J) की आवश्यकता होती हैTAG) जे के बीच जुड़ा केबलTAG पोर्ट आपके बोर्ड और होस्ट कंप्यूटर पर, जो हार्डवेयर मूल्यांकन अवधि की अवधि के लिए इंटेल क्वार्टस प्राइम प्रोग्रामर चला रहा है। प्रोग्रामर को केवल इंटेल क्वार्टस प्राइम सॉफ्टवेयर की न्यूनतम स्थापना की आवश्यकता होती है, और इसके लिए इंटेल क्वार्टस प्राइम लाइसेंस की आवश्यकता नहीं होती है। मेजबान कंप्यूटर जे के माध्यम से डिवाइस को आवधिक संकेत भेजकर मूल्यांकन समय को नियंत्रित करता हैTAG बंदरगाह। यदि डिजाइन में सभी लाइसेंस प्राप्त आईपी कोर टेथर्ड मोड का समर्थन करते हैं, तो मूल्यांकन का समय तब तक चलता है जब तक कि कोई आईपी कोर मूल्यांकन समाप्त नहीं हो जाता। यदि सभी IP कोर असीमित मूल्यांकन समय का समर्थन करते हैं, तो डिवाइस टाइम-आउट नहीं होता है।
· अनटेथर्ड-लाइसेंस प्राप्त IP युक्त डिज़ाइन को सीमित समय के लिए चलाने की अनुमति देता है। यदि डिवाइस Intel Quartus Prime सॉफ़्टवेयर चलाने वाले होस्ट कंप्यूटर से डिस्कनेक्ट हो जाता है, तो IP कोर अनटेथर्ड मोड में वापस आ जाता है। यदि डिज़ाइन में कोई अन्य लाइसेंस प्राप्त IP कोर टेथर्ड मोड का समर्थन नहीं करता है, तो IP कोर भी अनटेथर्ड मोड में वापस आ जाता है।
जब डिज़ाइन में किसी लाइसेंसशुदा Intel FPGA IP के लिए मूल्यांकन का समय समाप्त हो जाता है, तो डिज़ाइन कार्य करना बंद कर देता है। सभी IP कोर जो Intel FPGA IP मूल्यांकन मोड का उपयोग करते हैं, एक साथ समय समाप्त हो जाता है जब डिज़ाइन में कोई IP कोर समय समाप्त हो जाता है। जब मूल्यांकन का समय समाप्त हो जाता है, तो हार्डवेयर सत्यापन जारी रखने से पहले आपको FPGA डिवाइस को फिर से प्रोग्राम करना चाहिए। उत्पादन के लिए IP कोर का उपयोग बढ़ाने के लिए, IP कोर के लिए पूर्ण उत्पादन लाइसेंस खरीदें।
अप्रतिबंधित डिवाइस प्रोग्रामिंग उत्पन्न करने से पहले आपको लाइसेंस खरीदना होगा और एक पूर्ण उत्पादन लाइसेंस कुंजी उत्पन्न करनी होगी file. Intel FPGA IP मूल्यांकन मोड के दौरान, कंपाइलर केवल समय-सीमित डिवाइस प्रोग्रामिंग उत्पन्न करता है file ( _time_limited.sof) जो समय सीमा पर समाप्त हो रहा है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 12

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चित्र 3.

इंटेल FPGA IP मूल्यांकन मोड प्रवाह
Intel FPGA IP लाइब्रेरी के साथ Intel Quartus Prime सॉफ़्टवेयर स्थापित करें

लाइसेंस प्राप्त इंटेल FPGA IP कोर को पैरामीटराइज़ और इंस्टैंशिएट करें

समर्थित सिम्युलेटर में IP सत्यापित करें

इंटेल क्वार्टस प्राइम सॉफ्टवेयर में डिज़ाइन संकलित करें

समय-सीमित डिवाइस प्रोग्रामिंग उत्पन्न करें File

इंटेल FPGA डिवाइस को प्रोग्राम करें और बोर्ड पर ऑपरेशन सत्यापित करें
उत्पादन उपयोग के लिए कोई आईपी तैयार नहीं है?
हाँ, पूर्ण उत्पादन खरीदें
आईपी लाइसेंस

टिप्पणी:

वाणिज्यिक उत्पादों में लाइसेंस प्राप्त आईपी शामिल करें
पैरामीटराइजेशन चरणों और कार्यान्वयन विवरण के लिए प्रत्येक आईपी कोर की उपयोगकर्ता मार्गदर्शिका देखें।
इंटेल प्रति सीट, स्थायी आधार पर आईपी कोर का लाइसेंस देता है। लाइसेंस शुल्क में पहले वर्ष का रखरखाव और समर्थन शामिल है। आपको पहले वर्ष से परे अपडेट, बग फिक्स और तकनीकी सहायता प्राप्त करने के लिए रखरखाव अनुबंध को नवीनीकृत करना होगा। प्रोग्रामिंग बनाने से पहले आपको इंटेल FPGA IP कोर के लिए पूर्ण उत्पादन लाइसेंस खरीदना होगा, जिसके लिए उत्पादन लाइसेंस की आवश्यकता होती है files कि आप असीमित समय के लिए उपयोग कर सकते हैं। Intel FPGA IP मूल्यांकन मोड के दौरान, कंपाइलर केवल समय-सीमित डिवाइस प्रोग्रामिंग उत्पन्न करता है file ( _time_limited.sof) जो समय सीमा पर समाप्त हो जाती है। अपनी उत्पादन लाइसेंस कुंजियाँ प्राप्त करने के लिए, Intel FPGA सेल्फ़-सर्विस लाइसेंसिंग केंद्र पर जाएँ।
Intel FPGA सॉफ़्टवेयर लाइसेंस अनुबंध लाइसेंस प्राप्त IP कोर, Intel Quartus Prime डिज़ाइन सॉफ़्टवेयर और सभी बिना लाइसेंस वाले IP कोर की स्थापना और उपयोग को नियंत्रित करता है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 13

3. आरंभ करना 683074 | 2022.04.28
संबंधित जानकारी · इंटेल FPGA लाइसेंसिंग सहायता केंद्र · इंटेल FPGA सॉफ्टवेयर इंस्टॉलेशन और लाइसेंसिंग का परिचय
3.2. आईपी पैरामीटर और विकल्प निर्दिष्ट करना
IP पैरामीटर संपादक आपको अपने कस्टम IP भिन्नता को जल्दी से कॉन्फ़िगर करने की अनुमति देता है। Intel Quartus Prime Pro Edition सॉफ़्टवेयर में IP विकल्प और पैरामीटर निर्दिष्ट करने के लिए निम्न चरणों का उपयोग करें।
1. यदि आपके पास पहले से ही Intel Quartus Prime Pro Edition प्रोजेक्ट नहीं है जिसमें आप अपने F-Tile Serial Lite IV Intel FPGA IP को एकीकृत कर सकें, तो आपको एक बनाना होगा। a. Intel Quartus Prime Pro Edition में, क्लिक करें File नया क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए नया प्रोजेक्ट विज़ार्ड, या File मौजूदा क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए प्रोजेक्ट खोलें। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है। b. डिवाइस परिवार इंटेल एजिलेक्स निर्दिष्ट करें और एक उत्पादन F-टाइल डिवाइस चुनें जो IP के लिए गति ग्रेड आवश्यकताओं को पूरा करता है। c. समाप्त पर क्लिक करें।
2. आईपी कैटलॉग में, F-Tile Serial Lite IV Intel FPGA IP ढूँढें और चुनें। नई आईपी भिन्नता विंडो दिखाई देगी।
3. अपने नए कस्टम IP भिन्नता के लिए शीर्ष-स्तरीय नाम निर्दिष्ट करें। पैरामीटर संपादक IP भिन्नता सेटिंग को एक में सहेजता है file नामित आईपी।
4. OK पर क्लिक करें। पैरामीटर एडिटर दिखाई देगा। 5. अपने IP वेरिएशन के लिए पैरामीटर निर्दिष्ट करें। पैरामीटर सेक्शन देखें
F-Tile Serial Lite IV Intel FPGA IP मापदंडों के बारे में जानकारी। 6. वैकल्पिक रूप से, सिमुलेशन टेस्टबेंच या संकलन और हार्डवेयर डिज़ाइन उत्पन्न करने के लिए
exampले, डिज़ाइन उदाहरण में दिए गए निर्देशों का पालन करेंample उपयोगकर्ता गाइड. 7. जनरेट एचडीएल पर क्लिक करें. जनरेशन डायलॉग बॉक्स दिखाई देता है. 8. आउटपुट निर्दिष्ट करें file जनरेशन विकल्प पर क्लिक करें और फिर जनरेट पर क्लिक करें।
files आपके विनिर्देशों के अनुसार उत्पन्न करें। 9. समाप्त क्लिक करें। पैरामीटर संपादक शीर्ष-स्तरीय .ip जोड़ता है file वर्तमान तक
प्रोजेक्ट स्वचालित रूप से। यदि आपको मैन्युअल रूप से .ip जोड़ने के लिए कहा जाता है file प्रोजेक्ट में, प्रोजेक्ट जोड़ें/हटाएँ पर क्लिक करें Fileजोड़ने के लिए परियोजना में एस file. 10. अपने आईपी वेरिएशन को जेनरेट और इंस्टेंटिएट करने के बाद, कनेक्टिंग पोर्ट के लिए उचित पिन असाइनमेंट करें और किसी भी उपयुक्त प्रति-इंस्टेंस आरटीएल पैरामीटर को सेट करें।
पेज 42 पर संबंधित जानकारी पैरामीटर
3.3. उत्पन्न File संरचना
इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर निम्नलिखित आईपी आउटपुट उत्पन्न करता है file संरचना।
के बारे में जानकारी के लिए file डिजाइन की संरचनाampले, एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी डिज़ाइन एक्स देखेंampले उपयोगकर्ता गाइड।

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चित्र 4. F-टाइल सीरियल लाइट IV इंटेल FPGA IP जनरेटेड Files
.ip – आईपी एकीकरण file

आईपी भिन्नता files

_ आईपी भिन्नता files

exampले_डिज़ाइन

.cmp – VHDL घटक घोषणा file _bb.v – वेरिलॉग एचडीएल ब्लैक बॉक्स ईडीए संश्लेषण file _inst.v और .vhd – एसample इन्स्टेन्शियशन टेम्पलेट्स .xml- XML रिपोर्ट file

Exampअपने आईपी कोर डिजाइन उदाहरण के लिए स्थानample fileडिफ़ॉल्ट स्थान ex हैample_design, लेकिन आपको एक अलग पथ निर्दिष्ट करने के लिए कहा जाता है।

.qgsimc – वृद्धिशील पुनर्जनन का समर्थन करने के लिए सिमुलेशन मापदंडों को सूचीबद्ध करता है .qgsynthc – वृद्धिशील पुनर्जनन का समर्थन करने के लिए संश्लेषण मापदंडों को सूचीबद्ध करता है

.qip – आईपी संश्लेषण सूचीबद्ध करता है files

_generation.rpt- आईपी जनरेशन रिपोर्ट

.sopcinfo- सॉफ्टवेयर टूल-चेन एकीकरण file .html- कनेक्शन और मेमोरी मैप डेटा

.csv – पिन असाइनमेंट file

.spd – व्यक्तिगत सिमुलेशन स्क्रिप्ट को जोड़ता है

सिम सिमुलेशन files

सिंथ आईपी संश्लेषण files

.v शीर्ष-स्तरीय सिमुलेशन file

.v शीर्ष-स्तरीय आईपी संश्लेषण file

सिम्युलेटर स्क्रिप्ट

सबकोर लाइब्रेरीज़

सिंथ
सबकोर संश्लेषण files

सिम
सबकोर सिमुलेशन files

तालिका 9.

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी जनरेटेड Files

File नाम

विवरण

.आईपी

प्लेटफ़ॉर्म डिज़ाइनर सिस्टम या शीर्ष-स्तरीय IP भिन्नता file. वह नाम है जो आप अपने आईपी संस्करण को देते हैं।

.सीएमपी

VHDL घटक घोषणा (.cmp) file एक पाठ है file जिसमें स्थानीय जेनेरिक और पोर्ट परिभाषाएँ शामिल हैं जिन्हें आप VHDL डिज़ाइन में उपयोग कर सकते हैं files.

.एचटीएमएल

एक रिपोर्ट जिसमें कनेक्शन संबंधी जानकारी, एक मेमोरी मैप जो प्रत्येक मास्टर के संबंध में प्रत्येक स्लेव का पता दिखाता है जिससे वह जुड़ा हुआ है, तथा पैरामीटर असाइनमेंट शामिल होते हैं।

_पीढ़ी.rpt

IP या प्लेटफ़ॉर्म डिज़ाइनर जनरेशन लॉग file. IP जनरेशन के दौरान संदेशों का सारांश।

.qgsimc

वृद्धिशील पुनर्जनन का समर्थन करने के लिए सिमुलेशन मापदंडों को सूचीबद्ध करता है।

.qgsynthc

वृद्धिशील पुनर्जनन का समर्थन करने के लिए संश्लेषण मापदंडों को सूचीबद्ध करता है।

.क्यूआईपी

इंटेल क्वार्टस प्राइम सॉफ्टवेयर में आईपी घटक को एकीकृत और संकलित करने के लिए आईपी घटक के बारे में सभी आवश्यक जानकारी शामिल है।
जारी…

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3. आरंभ करना 683074 | 2022.04.28

File नाम .sopcinfo
.सीएसवी .एसपीडी _बीबी.वी _inst.v या _inst.vhd .रेगमैप
.एसवीडी
.v या .vhd मेंटर/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ सबमॉड्यूल्स/ /

विवरण
आपके प्लेटफ़ॉर्म डिज़ाइनर सिस्टम में कनेक्शन और IP घटक पैरामीटराइजेशन का वर्णन करता है। जब आप IP घटकों के लिए सॉफ़्टवेयर ड्राइवर विकसित करते हैं, तो आप आवश्यकताएँ प्राप्त करने के लिए इसकी सामग्री को पार्स कर सकते हैं। Nios® II टूल चेन जैसे डाउनस्ट्रीम टूल इसका उपयोग करते हैं file.सोपसीइन्फो file और सिस्टम.h file Nios II टूल चेन के लिए जेनरेट किए गए प्रत्येक मास्टर के सापेक्ष प्रत्येक स्लेव के लिए एड्रेस मैप जानकारी शामिल है जो स्लेव तक पहुँचता है। किसी विशेष स्लेव घटक तक पहुँचने के लिए अलग-अलग मास्टर के पास अलग-अलग एड्रेस मैप हो सकते हैं।
IP घटक की नवीनीकरण स्थिति के बारे में जानकारी शामिल है।
आवश्यक इनपुट file समर्थित सिमुलेटर के लिए सिमुलेशन स्क्रिप्ट उत्पन्न करने के लिए आईपी-मेक-सिमस्क्रिप्ट के लिए। एसपीडी file की एक सूची है fileसिमुलेशन के लिए उत्पन्न की गई जानकारी, साथ ही उन यादों के बारे में जानकारी जिन्हें आप आरंभ कर सकते हैं।
आप वेरिलॉग ब्लैक-बॉक्स (_bb.v) का उपयोग कर सकते हैं file ब्लैक बॉक्स के रूप में उपयोग के लिए एक खाली मॉड्यूल घोषणा के रूप में।
एचडीएल पूर्वample इंस्टेंटिएशन टेम्पलेट। आप इसकी सामग्री को कॉपी और पेस्ट कर सकते हैं file आपके एचडीएल में file आईपी भिन्नता को तत्काल करने के लिए।
यदि IP में रजिस्टर जानकारी है, तो .regmap file .regmap उत्पन्न करता है. file मास्टर और स्लेव इंटरफेस के रजिस्टर मैप की जानकारी का वर्णन करता है। इस file .sopcinfo का पूरक है file सिस्टम के बारे में अधिक विस्तृत रजिस्टर जानकारी प्रदान करके। यह रजिस्टर डिस्प्ले को सक्षम बनाता है viewसिस्टम कंसोल में उपयोगकर्ता अनुकूलन योग्य आँकड़े और उपयोगकर्ता अनुकूलन योग्य आँकड़े।
हार्ड प्रोसेसर सिस्टम (HPS) सिस्टम डीबग टूल को अनुमति देता है view प्लेटफ़ॉर्म डिज़ाइनर सिस्टम में HPS से जुड़े बाह्य उपकरणों के रजिस्टर मैप। संश्लेषण के दौरान, .svd fileसिस्टम कंसोल मास्टर्स को दिखाई देने वाले स्लेव इंटरफेस के लिए s को .sof में संग्रहीत किया जाता है file डीबग अनुभाग में। सिस्टम कंसोल इस अनुभाग को पढ़ता है, जिसे प्लेटफ़ॉर्म डिज़ाइनर रजिस्टर मैप जानकारी के लिए क्वेरी कर सकता है। सिस्टम स्लेव के लिए, प्लेटफ़ॉर्म डिज़ाइनर नाम से रजिस्टरों तक पहुँच सकता है।
एचडीएल fileजो संश्लेषण या सिमुलेशन के लिए प्रत्येक सबमॉड्यूल या चाइल्ड आईपी को इंस्टैंसिएट करता है।
इसमें सिमुलेशन स्थापित करने और चलाने के लिए ModelSim*/QuestaSim* स्क्रिप्ट msim_setup.tcl शामिल है।
इसमें VCS* सिमुलेशन सेट अप करने और चलाने के लिए एक शेल स्क्रिप्ट vcs_setup.sh शामिल है। इसमें एक शेल स्क्रिप्ट vcsmx_setup.sh और synopsys_sim.setup शामिल है file वीसीएस एमएक्स सिमुलेशन स्थापित करने और चलाने के लिए।
इसमें एक शेल स्क्रिप्ट xcelium_setup.sh और अन्य सेटअप शामिल है fileXcelium* सिमुलेशन को स्थापित करने और चलाने के लिए s.
एचडीएल शामिल है fileआईपी सबमॉड्यूल्स के लिए.
प्रत्येक उत्पन्न चाइल्ड आईपी निर्देशिका के लिए, प्लेटफ़ॉर्म डिज़ाइनर synth/ और sim/ उप-निर्देशिकाएँ उत्पन्न करता है।

3.4. इंटेल FPGA IP कोर का अनुकरण
इंटेल क्वार्टस प्राइम सॉफ्टवेयर विशिष्ट EDA सिमुलेटर में IP कोर RTL सिमुलेशन का समर्थन करता है। IP जनरेशन वैकल्पिक रूप से सिमुलेशन बनाता है files, कार्यात्मक सिमुलेशन मॉडल सहित, कोई भी टेस्टबेंच (या पूर्व)ample डिज़ाइन), और प्रत्येक IP कोर के लिए विक्रेता-विशिष्ट सिम्युलेटर सेटअप स्क्रिप्ट। आप कार्यात्मक सिमुलेशन मॉडल और किसी भी टेस्टबेंच या एक्स का उपयोग कर सकते हैंampसिमुलेशन के लिए ले डिजाइन। आईपी जेनरेशन आउटपुट में किसी टेस्टबेंच को संकलित करने और चलाने के लिए स्क्रिप्ट भी शामिल हो सकते हैं। स्क्रिप्ट उन सभी मॉडलों या पुस्तकालयों को सूचीबद्ध करती है जिनकी आपको अपने आईपी कोर को अनुकरण करने की आवश्यकता होती है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 16

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3. आरंभ करना 683074 | 2022.04.28

इंटेल क्वार्टस प्राइम सॉफ्टवेयर कई सिमुलेटर के साथ एकीकरण प्रदान करता है और आपके स्वयं के स्क्रिप्टेड और कस्टम सिमुलेशन प्रवाह सहित कई सिमुलेशन प्रवाहों का समर्थन करता है। आप जो भी प्रवाह चुनते हैं, आईपी कोर सिमुलेशन में निम्नलिखित चरण शामिल हैं:
1. आईपी एचडीएल, टेस्टबेंच (या एक्स) उत्पन्न करेंampले डिजाइन), और सिम्युलेटर सेटअप स्क्रिप्ट files.
2. अपना सिम्युलेटर वातावरण और कोई भी सिमुलेशन स्क्रिप्ट सेट करें।
3. सिमुलेशन मॉडल लाइब्रेरी संकलित करें।
4. अपना सिम्युलेटर चलाएं.

3.4.1. डिज़ाइन का अनुकरण और सत्यापन

डिफ़ॉल्ट रूप से, पैरामीटर संपादक सिम्युलेटर-विशिष्ट स्क्रिप्ट उत्पन्न करता है जिसमें इंटेल FPGA IP मॉडल और सिमुलेशन मॉडल लाइब्रेरी को संकलित, विस्तृत और सिम्युलेट करने के लिए कमांड शामिल होते हैं fileआप कमांड को अपनी सिमुलेशन टेस्टबेंच स्क्रिप्ट में कॉपी कर सकते हैं, या इन्हें संपादित कर सकते हैं fileअपने डिजाइन और टेस्टबेंच को संकलित करने, विस्तार करने और अनुकरण करने के लिए कमांड जोड़ने के लिए।

तालिका 10. इंटेल FPGA आईपी कोर सिमुलेशन स्क्रिप्ट

सिम्युलेटर

File निर्देशिका

ModelSim

_sim/मेंटर

क्वेस्टसिम

VC के

_sim/सिनॉप्सिस/vcs

वीसीएस एमएक्स

_sim/सिनॉप्सिस/vcsmx

एक्सेलियम

_सिम/एक्सीलियम

स्क्रिप्ट msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. अन्य EDA उपकरणों में IP कोर का संश्लेषण
वैकल्पिक रूप से, Intel FPGA IP कोर को शामिल करने वाले डिज़ाइन को संश्लेषित करने के लिए किसी अन्य समर्थित EDA टूल का उपयोग करें। जब आप IP कोर संश्लेषण उत्पन्न करते हैं fileतृतीय-पक्ष EDA संश्लेषण उपकरणों के साथ उपयोग के लिए, आप एक क्षेत्र और समय अनुमान नेटलिस्ट बना सकते हैं। जनरेशन को सक्षम करने के लिए, अपने IP भिन्नता को अनुकूलित करते समय तृतीय-पक्ष EDA संश्लेषण उपकरणों के लिए समय और संसाधन अनुमान बनाएँ चालू करें।
क्षेत्र और समय अनुमान नेटलिस्ट आईपी कोर कनेक्टिविटी और आर्किटेक्चर का वर्णन करता है, लेकिन इसमें वास्तविक कार्यक्षमता के बारे में विवरण शामिल नहीं है। यह जानकारी कुछ तृतीय-पक्ष संश्लेषण उपकरणों को क्षेत्र और समय अनुमानों की बेहतर रिपोर्ट करने में सक्षम बनाती है। इसके अलावा, संश्लेषण उपकरण समय-संचालित अनुकूलन प्राप्त करने और परिणामों की गुणवत्ता में सुधार करने के लिए समय की जानकारी का उपयोग कर सकते हैं।
इंटेल क्वार्टस प्राइम सॉफ्टवेयर उत्पन्न करता है _syn.v नेटलिस्ट file वेरिलॉग एचडीएल प्रारूप में, आउटपुट की परवाह किए बिना file आपके द्वारा निर्दिष्ट प्रारूप। यदि आप संश्लेषण के लिए इस नेटलिस्ट का उपयोग करते हैं, तो आपको आईपी कोर रैपर शामिल करना होगा file .v या .vhd को अपने इंटेल क्वार्टस प्राइम प्रोजेक्ट में जोड़ें।

(7) यदि आपने EDA टूल विकल्प सेट नहीं किया है - जो आपको इंटेल क्वार्टस प्राइम सॉफ़्टवेयर से तीसरे पक्ष के EDA सिमुलेटर शुरू करने में सक्षम बनाता है - तो किसी भी त्रुटि से बचने के लिए इस स्क्रिप्ट को मॉडलसिम या क्वेस्टासिम सिम्युलेटर टीसीएल कंसोल में चलाएं (इंटेल क्वार्टस प्राइम सॉफ़्टवेयर टीसीएल कंसोल में नहीं)।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 17

3. आरंभ करना 683074 | 2022.04.28
3.6. पूर्ण डिज़ाइन संकलित करना
आप अपने डिज़ाइन को संकलित करने के लिए इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में प्रोसेसिंग मेनू पर स्टार्ट कंपाइलेशन कमांड का उपयोग कर सकते हैं।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 18

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683074 | 2022.04.28 प्रतिक्रिया भेजें

4. कार्यात्मक विवरण

चित्र 5.

F-Tile Serial Lite IV Intel FPGA IP में MAC और ईथरनेट PCS शामिल हैं। MAC MII इंटरफेस के माध्यम से कस्टम PCS के साथ संचार करता है।

आईपी दो मॉड्यूलेशन मोड का समर्थन करता है:
· PAM4–चयन के लिए 1 से 12 लेन की संख्या प्रदान करता है। IP हमेशा PAM4 मॉड्यूलेशन मोड में प्रत्येक लेन के लिए दो PCS चैनल को इंस्टैंशिएट करता है।
· एनआरजेड- चयन के लिए 1 से 16 लेन की संख्या प्रदान करता है।

प्रत्येक मॉड्यूलेशन मोड दो डेटा मोड का समर्थन करता है:
· बेसिक मोड- यह एक शुद्ध स्ट्रीमिंग मोड है जहाँ बैंडविड्थ बढ़ाने के लिए पैकेट की शुरुआत, खाली चक्र और पैकेट के अंत के बिना डेटा भेजा जाता है। IP पहले वैध डेटा को बर्स्ट की शुरुआत के रूप में लेता है।

बेसिक मोड डेटा ट्रांसफर tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

डी0 डी1 डी2 डी3 डी4 डी5 डी6 डी7 डी8 डी9

rx_avs_वैध rx_avs_डेटा

डी0 डी1 डी2 डी3 डी4 डी5 डी6 डी7 डी8 डी9

आईएसओ 9001:2015 पंजीकृत

4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 6.

· पूर्ण मोड-यह पैकेट मोड डेटा ट्रांसफर है। इस मोड में, आईपी पैकेट के शुरू और अंत में सीमांकक के रूप में एक बर्स्ट और एक सिंक चक्र भेजता है।

पूर्ण मोड डेटा स्थानांतरण tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

डी0 डी1 डी2 डी3 डी4 डी5 डी6 डी7 डी8 डी9

rx_avs_डेटा

डी0 डी1 डी2 डी3 डी4 डी5 डी6 डी7 डी8 डी9

संबंधित जानकारी · F-टाइल सीरियल लाइट IV इंटेल FPGA IP ओवरview पेज 6 पर · F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन Exampले उपयोगकर्ता गाइड

4.1. TX डेटापथ
TX डेटापथ में निम्नलिखित घटक शामिल हैं: · MAC एडाप्टर · कंट्रोल वर्ड इंसर्शन ब्लॉक · CRC · MII एनकोडर · PCS ब्लॉक · PMA ब्लॉक

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4. कार्यात्मक विवरण 683074 | 2022.04.28
चित्र 7. TX डेटापथ

उपयोगकर्ता तर्क से

TX मैक

एवलॉन स्ट्रीमिंग इंटरफ़ेस

मैक एडाप्टर

शब्द प्रविष्टि को नियंत्रित करें

सीआरसी

MII एनकोडर

MII इंटरफ़ेस कस्टम पीसीएस
पीसीएस और पीएमए

अन्य FPGA डिवाइस के लिए TX सीरियल इंटरफ़ेस

4.1.1. TX मैक एडाप्टर
TX MAC एडाप्टर Avalon® स्ट्रीमिंग इंटरफ़ेस का उपयोग करके उपयोगकर्ता तर्क के लिए डेटा ट्रांसमिशन को नियंत्रित करता है। यह ब्लॉक उपयोगकर्ता-परिभाषित सूचना ट्रांसमिशन और प्रवाह नियंत्रण का समर्थन करता है।

उपयोगकर्ता-परिभाषित जानकारी स्थानांतरित करना

पूर्ण मोड में, IP tx_is_usr_cmd सिग्नल प्रदान करता है जिसका उपयोग आप उपयोगकर्ता-परिभाषित सूचना चक्र जैसे कि उपयोगकर्ता तर्क के लिए XOFF/XON ट्रांसमिशन आरंभ करने के लिए कर सकते हैं। आप इस सिग्नल को अभिव्यक्त करके उपयोगकर्ता-परिभाषित सूचना संचरण चक्र आरंभ कर सकते हैं और tx_avs_data का उपयोग करके सूचना को tx_avs_startofpacket और tx_avs_valid सिग्नल के अभिव्यक्त के साथ स्थानांतरित कर सकते हैं। फिर ब्लॉक दो चक्रों के लिए tx_avs_ready को अस्वीकृत कर देता है।

टिप्पणी:

उपयोगकर्ता-परिभाषित सूचना सुविधा केवल पूर्ण मोड में उपलब्ध है।

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4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 8.

प्रवाह नियंत्रण

ऐसी स्थितियाँ होती हैं जहाँ TX MAC उपयोगकर्ता लॉजिक से डेटा प्राप्त करने के लिए तैयार नहीं होता है जैसे लिंक री-अलाइनमेंट प्रक्रिया के दौरान या जब उपयोगकर्ता लॉजिक से ट्रांसमिशन के लिए कोई डेटा उपलब्ध नहीं होता है। इन स्थितियों के कारण डेटा हानि से बचने के लिए, IP उपयोगकर्ता लॉजिक से डेटा प्रवाह को नियंत्रित करने के लिए tx_avs_ready सिग्नल का उपयोग करता है। जब निम्न स्थितियाँ होती हैं तो IP सिग्नल को अस्वीकार कर देता है:
· जब tx_avs_startofpacket का दावा किया जाता है, तो tx_avs_ready को एक क्लॉक चक्र के लिए अस्वीकार कर दिया जाता है।
· जब tx_avs_endofpacket का दावा किया जाता है, तो tx_avs_ready को एक क्लॉक चक्र के लिए अस्वीकार कर दिया जाता है।
· जब किसी युग्मित CWs का दावा किया जाता है तो tx_avs_ready को दो क्लॉक चक्रों के लिए अस्वीकार कर दिया जाता है।
· जब कस्टम PCS इंटरफ़ेस पर RS-FEC संरेखण मार्कर सम्मिलन होता है, तो tx_avs_ready को चार क्लॉक चक्रों के लिए निरस्त कर दिया जाता है।
· PAM17 मॉड्युलेशन मोड में प्रत्येक 4 ईथरनेट कोर क्लॉक चक्र और NRZ मॉड्युलेशन मोड में प्रत्येक 33 ईथरनेट कोर क्लॉक चक्र। tx_avs_ready को एक क्लॉक चक्र के लिए निरस्त किया जाता है।
· जब कोई डेटा संचरण नहीं होने पर उपयोगकर्ता तर्क tx_avs_valid को अस्वीकार कर देता है।

निम्नलिखित समय आरेख उदाहरण हैंampडेटा प्रवाह नियंत्रण के लिए tx_avs_ready का उपयोग करते हुए TX MAC एडाप्टर का उपयोग।

tx_avs_valid डीअसेरशन और START/END युग्मित CWs के साथ प्रवाह नियंत्रण

tx_कोर_clkout

tx_avs_वैध tx_avs_डेटा

डी1 डी2 डी3

वैध सिग्नल अस्वीकरण

डी 5 डी 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW डालने के लिए दो चक्रों के लिए तैयार सिग्नल अस्वीकार कर दिया जाता है

tx_avs_endofpacket

usrif_डेटा

डी1 डी2 डी3

सीडब्ल्यू_डेटा

डीएन अंत स्ट्रट डी0 डी1 डी2 डी3 खाली डी4

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 22

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4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 9.

संरेखण मार्कर सम्मिलन के साथ प्रवाह नियंत्रण
tx_core_clkout tx_avs_valid

tx_avs_डेटा tx_avs_ready

डीएन-5 डीएन-4 डीएन-3 डीएन-2 डीएन-1

डीएन+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

डीएन-1 डीएन डीएन डीएन डीएन डीएन डीएन डीएन+1 डीएन-1 डीएन डीएन डीएन डीएन डीएन डीएन+1 डीएन-1 डीएन डीएन डीएन डीएन डीएन डीएन+1 डीएन-1 डीएन डीएन डीएन डीएन डीएन डीएन+1

i_sl_tx_mii_वैध

i_sl_tx_mii_d[63:0]

डी एन-1

डीएन+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

चित्र 10.

START/END युग्मित CWs के साथ प्रवाह नियंत्रण संरेखण मार्कर सम्मिलन के साथ मेल खाता है

tx_core_clkout tx_avs_valid

tx_avs_डेटा

डीएन-5 डीएन-4 डीएन-3 डीएन-2 डीएन-1

tx_avs_तैयार

012 345 6

tx_avs_स्टार्टऑफपैकेट

tx_avs_endofpacket

usrif_डेटा

डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 अंत STRT D0

सीडब्ल्यू_डेटा

डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 अंत STRT D0

सीआरसी_डेटा

डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 अंत STRT D0

MII_डेटा

डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 डीएन-1 अंत STRT D0

i_sl_tx_mii_वैध

i_sl_tx_mii_d[63:0]

डी एन-1

अंत प्रारंभ D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. नियंत्रण शब्द (CW) सम्मिलन
F-Tile Serial Lite IV Intel FPGA IP उपयोगकर्ता तर्क से इनपुट संकेतों के आधार पर CWs का निर्माण करता है। CWs पैकेट डिलीमीटर, ट्रांसमिशन स्थिति जानकारी या उपयोगकर्ता डेटा को PCS ब्लॉक को इंगित करते हैं और वे XGMII नियंत्रण कोड से प्राप्त होते हैं।
निम्न तालिका समर्थित CWs का विवरण दर्शाती है:

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 23

4. कार्यात्मक विवरण 683074 | 2022.04.28

तालिका 11.
प्रारंभ अंत संरेखित करें

समर्थित CWs का विवरण

शब्दों की संख्या (1 शब्द

= 64 बिट्स)

हाँ

खाली_CYC

हाँ

निठल्ला

नहीं

डेटा

हाँ

बैंड

विवरण
डेटा डिलीमीटर की शुरुआत। डेटा डिलीमीटर का अंत। RX संरेखण के लिए नियंत्रण शब्द (CW)। डेटा ट्रांसफ़र में खाली चक्र। निष्क्रिय (बैंड से बाहर)। पेलोड।

तालिका 12. सी.डब्लू. फ़ील्ड विवरण
फ़ील्ड RSVD num_valid_bytes_eob
खाली ईओपी एसओपी एसईओपी संरेखित CRC32 usr

विवरण
आरक्षित क्षेत्र। भविष्य में विस्तार के लिए इस्तेमाल किया जा सकता है। 0 से बंधा हुआ।
अंतिम शब्द में मान्य बाइट्स की संख्या (64-बिट)। यह 3बिट मान है। · 3'b000: 8 बाइट्स · 3'b001: 1 बाइट · 3'b010: 2 बाइट्स · 3'b011: 3 बाइट्स · 3'b100: 4 बाइट्स · 3'b101: 5 बाइट्स · 3'b110: 6 बाइट्स · 3'b111: 7 बाइट्स
किसी बर्स्ट के अंत में गैर-वैध शब्दों की संख्या.
पैकेट के अंत का संकेत देने के लिए RX Avalon स्ट्रीमिंग इंटरफ़ेस को इंगित करता है।
पैकेट के आरंभिक संकेत को पुष्ट करने के लिए RX Avalon स्ट्रीमिंग इंटरफ़ेस को इंगित करता है।
एक ही चक्र में पैकेट के प्रारंभ और पैकेट के अंत को सुनिश्चित करने के लिए RX Avalon स्ट्रीमिंग इंटरफ़ेस को इंगित करता है।
आरएक्स संरेखण की जाँच करें.
गणना किए गए CRC के मान.
यह इंगित करता है कि नियंत्रण शब्द (CW) में उपयोगकर्ता-परिभाषित जानकारी शामिल है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 24

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4. कार्यात्मक विवरण 683074 | 2022.04.28

4.1.2.1. विस्फोट प्रारंभ CW

चित्र 11. विस्फोट प्रारंभ CW प्रारूप

शुरू

63:56

आरएसवीडी

55:48

आरएसवीडी

47:40

आरएसवीडी

डेटा

39:32 31:24

आरएसवीडी आरएसवीडी

23:16

sop usr align=0 seop

15:8

चैनल

7:0

'एचएफबी(प्रारंभ)

नियंत्रण 7:0

तालिका 13.

पूर्ण मोड में, आप tx_avs_startofpacket सिग्नल को मुखर करके START CW डाल सकते हैं। जब आप केवल tx_avs_startofpacket सिग्नल को मुखर करते हैं, तो sop बिट सेट हो जाता है। जब आप tx_avs_startofpacket और tx_avs_endofpacket दोनों सिग्नल को मुखर करते हैं, तो seop बिट सेट हो जाता है।

START CW फ़ील्ड मान
फील्ड एसओपी/एसईओपी
यूजर (8)
संरेखित

कीमत

tx_is_usr_cmd सिग्नल पर निर्भर करता है:

1: जब tx_is_usr_cmd = 1

0: जब tx_is_usr_cmd = 0

बेसिक मोड में, रीसेट के निरस्त होने के बाद MAC START CW भेजता है। यदि कोई डेटा उपलब्ध नहीं है, तो MAC तब तक EMPTY_CYC को END और START CW के साथ युग्मित करके भेजता रहता है जब तक कि आप डेटा भेजना शुरू नहीं कर देते।

4.1.2.2. विस्फोट के अंत में CW

चित्र 12. विस्फोट के अंत में CW प्रारूप

अंत

63:56

'एचएफडी

55:48

सीआरसी32[31:24]

47:40

सीआरसी32[23:16]

डेटा 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 ईओपी=1 आरएसवीडी आरएसवीडी आरएसवीडी

आरएसवीडी

15:8

आरएसवीडी

खाली

7:0

आरएसवीडी

num_valid_bytes_eob

नियंत्रण

7:0

(8) यह केवल पूर्ण मोड में समर्थित है.
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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 25

4. कार्यात्मक विवरण 683074 | 2022.04.28

तालिका 14.

जब tx_avs_endofpacket को पुष्ट किया जाता है, तो MAC END CW को सम्मिलित करता है। END CW में अंतिम डेटा शब्द पर मान्य बाइट्स की संख्या और CRC जानकारी होती है।

CRC मान START CW और END CW से पहले के डेटा शब्द के बीच के डेटा के लिए 32-बिट CRC परिणाम है।

निम्न तालिका END CW में फ़ील्ड के मान दर्शाती है।

END CW फ़ील्ड मान
फ़ील्ड eop CRC32 num_valid_bytes_eob

मान १
CRC32 परिकलित मान. अंतिम डेटा शब्द पर मान्य बाइट्स की संख्या.

4.1.2.3. संरेखण युग्मित CW

चित्र 13. संरेखण युग्मित CW प्रारूप

ALIGN CW को START/END के साथ जोड़ें

64+8बिट XGMII इंटरफ़ेस

शुरू

63:56

आरएसवीडी

55:48

आरएसवीडी

47:40

आरएसवीडी

डेटा

39:32 31:24

आरएसवीडी आरएसवीडी

23:16 ईओपी=0 एसओपी=0 यूएसआर=0 एलाइन=1 एसईओपी=0

15:8

आरएसवीडी

7:0

'एचएफबी

नियंत्रण 7:0

64+8बिट XGMII इंटरफ़ेस

अंत

63:56

'एचएफडी

55:48

आरएसवीडी

47:40

आरएसवीडी

डेटा

39:32 31:24

आरएसवीडी आरएसवीडी

23:16 ईओपी=0 आरएसवीडी आरएसवीडी आरएसवीडी

आरएसवीडी

15:8

आरएसवीडी

7:0

आरएसवीडी

नियंत्रण 7:0

ALIGN CW START/END या END/START CW के साथ युग्मित CW है। आप ALIGN युग्मित CW को tx_link_reinit सिग्नल को मुखर करके, संरेखण अवधि काउंटर सेट करके या रीसेट आरंभ करके सम्मिलित कर सकते हैं। जब ALIGN युग्मित CW को सम्मिलित किया जाता है, तो सभी लेन में डेटा संरेखण की जाँच करने के लिए रिसीवर संरेखण ब्लॉक आरंभ करने के लिए संरेखण फ़ील्ड को 1 पर सेट किया जाता है।

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4. कार्यात्मक विवरण 683074 | 2022.04.28

तालिका 15.

ALIGN CW फ़ील्ड मान
फ़ील्ड संरेखित करें
ईओपी एसओपी यूएसआर एसईओपी

मान 1 0 0 0 0

4.1.2.4. खाली-चक्र CW

चित्र 14. खाली-चक्र CW प्रारूप

EMPTY_CYC को END/START के साथ जोड़ें

64+8बिट XGMII इंटरफ़ेस

अंत

63:56

'एचएफडी

55:48

आरएसवीडी

47:40

आरएसवीडी

डेटा

39:32 31:24

आरएसवीडी आरएसवीडी

23:16 ईओपी=0 आरएसवीडी आरएसवीडी आरएसवीडी

आरएसवीडी

15:8

आरएसवीडी

7:0

आरएसवीडी

नियंत्रण 7:0

64+8बिट XGMII इंटरफ़ेस

शुरू

63:56

आरएसवीडी

55:48

आरएसवीडी

47:40

आरएसवीडी

डेटा

39:32 31:24

आरएसवीडी आरएसवीडी

23:16

एसओपी=0 यूएसआर=0 एलाइन=0 एसईओपी=0

15:8

आरएसवीडी

7:0

'एचएफबी

नियंत्रण 7:0

तालिका 16.

जब आप बर्स्ट के दौरान दो क्लॉक साइकिल के लिए tx_avs_valid को डीअसर्ट करते हैं, तो MAC END/START CWs के साथ युग्मित EMPTY_CYC CW सम्मिलित करता है। आप इस CW का उपयोग तब कर सकते हैं जब ट्रांसमिशन के लिए कुछ समय के लिए कोई डेटा उपलब्ध न हो।

जब आप एक चक्र के लिए tx_avs_valid को अस्वीकार करते हैं, तो IP END/START CWs की एक जोड़ी उत्पन्न करने के लिए tx_avs_valid को अस्वीकार करने की अवधि से दुगुनी अवधि के लिए अस्वीकार कर देता है।

EMPTY_CYC CW फ़ील्ड मान
फ़ील्ड संरेखित करें
ईओपी

मान 0 0

जारी…

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 27

4. कार्यात्मक विवरण 683074 | 2022.04.28

फील्ड एसओपी यूएसआर एसईओपी

मान 0 0 0

4.1.2.5. निष्क्रिय CW

चित्र 15. निष्क्रिय CW प्रारूप

निष्क्रिय सीडब्ल्यू

63:56

'एच07

55:48

'एच07

47:40

'एच07

डेटा

39:32 31:24

'ह07 'ह07

23:16

'एच07

15:8

'एच07

7:0

'एच07

नियंत्रण 7:0

जब कोई ट्रांसमिशन नहीं होता है तो MAC IDLE CW को सम्मिलित करता है। इस अवधि के दौरान, tx_avs_valid सिग्नल कम होता है।
आप IDLE CW का उपयोग तब कर सकते हैं जब बर्स्ट ट्रांसफर पूरा हो गया हो या ट्रांसमिशन निष्क्रिय अवस्था में हो।

4.1.2.6. डेटा वर्ड

डेटा वर्ड पैकेट का पेलोड है। XGMII कंट्रोल बिट्स को डेटा वर्ड फॉर्मेट में 0 पर सेट किया जाता है।

चित्र 16. डेटा वर्ड प्रारूप

64+8 बिट्स XGMII इंटरफ़ेस

डेटा वर्ड

63:56

उपयोगकर्ता डेटा 7

55:48

उपयोगकर्ता डेटा 6

47:40

उपयोगकर्ता डेटा 5

डेटा

39:32 31:24

उपयोगकर्ता डेटा 4 उपयोगकर्ता डेटा 3

23:16

उपयोगकर्ता डेटा 2

15:8

उपयोगकर्ता डेटा 1

7:0

उपयोगकर्ता डेटा 0

नियंत्रण 7:0

4.1.3. TX सीआरसी
आप IP पैरामीटर संपादक में सक्षम CRC पैरामीटर का उपयोग करके TX CRC ब्लॉक को सक्षम कर सकते हैं। यह सुविधा बेसिक और पूर्ण दोनों मोड में समर्थित है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 28

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4. कार्यात्मक विवरण 683074 | 2022.04.28

MAC tx_avs_endofpacket सिग्नल को पुष्ट करके END CW में CRC मान जोड़ता है। BASIC मोड में, केवल END CW के साथ युग्मित ALIGN CW में ही वैध CRC फ़ील्ड होती है।
TX CRC ब्लॉक TX कंट्रोल वर्ड इंसर्शन और TX MII एनकोड ब्लॉक के साथ इंटरफेस करता है। TX CRC ब्लॉक START CW से END CW तक 64-बिट वैल्यू प्रति-साइकिल डेटा के लिए CRC वैल्यू की गणना करता है।
आप CRC त्रुटियाँ उत्पन्न करने के लिए किसी विशिष्ट लेन में जानबूझकर डेटा दूषित करने के लिए crc_error_inject सिग्नल का प्रयोग कर सकते हैं।

4.1.4. TX MII एनकोडर

TX MII एनकोडर MAC से TX PCS तक पैकेट संचरण को संभालता है।

निम्न चित्र PAM8 मॉड्यूलेशन मोड में 4-बिट MII बस पर डेटा पैटर्न दिखाता है। START और END CW प्रत्येक दो MII लेन में एक बार दिखाई देते हैं।

चित्र 17. PAM4 मॉड्यूलेशन मोड MII डेटा पैटर्न

चक्र 1

चक्र 2

चक्र 3

चक्र 4

चक्र 5

एसओपी_सीडब्ल्यू

डेटा_1

डेटा_9 डेटा_17

निठल्ला

डेटा_डमी SOP_CW
डेटा_डमी

डेटा_2 डेटा_3 डेटा_4

डेटा_10 डेटा_11 डेटा_12

डेटा_18 डेटा_19 डेटा_20

EOP_CW निष्क्रिय
ईओपी_सीडब्ल्यू

एसओपी_सीडब्ल्यू

डेटा_5 डेटा_13 डेटा_21

निठल्ला

डेटा_डमी डेटा_6 डेटा_14 डेटा_22 EOP_CW

एसओपी_सीडब्लू डेटा_डमी

डेटा_7 डेटा_8

डेटा_15 डेटा_16

डेटा_23 डेटा_24

निष्क्रिय EOP_CW

निम्न चित्र NRZ मॉड्यूलेशन मोड में 8-बिट MII बस पर डेटा पैटर्न दिखाता है। START और END CW प्रत्येक MII लेन में दिखाई देते हैं।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 29

4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 18. एनआरजेड मॉड्यूलेशन मोड एमआईआई डेटा पैटर्न

चक्र 1

चक्र 2

चक्र 3

एसओपी_सीडब्ल्यू

डेटा_1

डेटा_9

एसओपी_सीडब्ल्यू

डेटा_2 डेटा_10

एसओपी_सीडब्लू एसओपी_सीडब्लू

डेटा_3 डेटा_4

डेटा_11 डेटा_12

एसओपी_सीडब्ल्यू

डेटा_5 डेटा_13

एसओपी_सीडब्ल्यू

डेटा_6 डेटा_14

एसओपी_सीडब्ल्यू

डेटा_7 डेटा_15

एसओपी_सीडब्ल्यू

डेटा_8 डेटा_16

चक्र 4 डेटा_17 डेटा_18 डेटा_19 डेटा_20 डेटा_21 डेटा_22 डेटा_23 डेटा_24

चक्र 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX पीसीएस और पीएमए
एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी, एफ-टाइल ट्रांसीवर को ईथरनेट पीसीएस मोड में कॉन्फ़िगर करता है।

4.2. आरएक्स डाटापाथ
RX डेटापथ में निम्नलिखित घटक शामिल हैं: · PMA ब्लॉक · PCS ब्लॉक · MII डिकोडर · CRC · डेस्क्यू ब्लॉक · कंट्रोल वर्ड रिमूवल ब्लॉक

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 30

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4. कार्यात्मक विवरण 683074 | 2022.04.28
चित्र 19. आरएक्स डेटापथ

उपयोगकर्ता तर्क Avalon स्ट्रीमिंग इंटरफ़ेस के लिए
आरएक्स मैक
नियंत्रण शब्द हटाना
डेस्क्यू

सीआरसी

MII डिकोडर

MII इंटरफ़ेस कस्टम पीसीएस
पीसीएस और पीएमए

अन्य FPGA डिवाइस से RX सीरियल इंटरफ़ेस
4.2.1.आरएक्स पीसीएस और पीएमए
एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी, एफ-टाइल ट्रांसीवर को ईथरनेट पीसीएस मोड में कॉन्फ़िगर करता है।
4.2.2.आरएक्स एमआईआई डिकोडर
यह ब्लॉक पहचानता है कि आने वाले डेटा में नियंत्रण शब्द और संरेखण मार्कर शामिल हैं या नहीं। RX MII डिकोडर 1-बिट वैध, 1-बिट मार्कर संकेतक, 1बिट नियंत्रण संकेतक और प्रति लेन 64-बिट डेटा के रूप में डेटा आउटपुट करता है।
4.2.3.आरएक्स सीआरसी
आप IP पैरामीटर संपादक में सक्षम CRC पैरामीटर का उपयोग करके TX CRC ब्लॉक को सक्षम कर सकते हैं। यह सुविधा बेसिक और पूर्ण दोनों मोड में समर्थित है। RX CRC ब्लॉक RX कंट्रोल वर्ड रिमूवल और RX MII डिकोडर ब्लॉक के साथ इंटरफेस करता है। जब CRC त्रुटि होती है तो IP rx_crc_error सिग्नल देता है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 31

4. कार्यात्मक विवरण 683074 | 2022.04.28
IP हर नए बर्स्ट पर rx_crc_error को डीअसर्ट करता है। यह यूजर लॉजिक त्रुटि हैंडलिंग के लिए यूजर लॉजिक के लिए एक आउटपुट है।
4.2.4.आरएक्स डेस्क्यू
RX डिस्क्यू ब्लॉक प्रत्येक लेन के लिए संरेखण मार्करों का पता लगाता है और डेटा को RX CW रिमूवल ब्लॉक में भेजने से पहले उसे पुनः संरेखित करता है।
आप IP पैरामीटर संपादक में स्वचालित संरेखण पैरामीटर सक्षम करके संरेखण त्रुटि होने पर IP कोर को प्रत्येक लेन के लिए डेटा को स्वचालित रूप से संरेखित करने देना चुन सकते हैं। यदि आप स्वचालित संरेखण सुविधा को अक्षम करते हैं, तो IP कोर संरेखण त्रुटि को इंगित करने के लिए rx_error सिग्नल को मुखर करता है। लेन संरेखण त्रुटि होने पर लेन संरेखण प्रक्रिया आरंभ करने के लिए आपको rx_link_reinit मुखर करना होगा।
RX डेस्क्यू स्टेट मशीन के आधार पर संरेखण मार्करों का पता लगाता है। निम्नलिखित आरेख RX डेस्क्यू ब्लॉक में स्थितियाँ दिखाता है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 32

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4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 20.

आरएक्स डेस्क्यू लेन अलाइनमेंट स्टेट मशीन ऑटो अलाइनमेंट सक्षम फ्लो चार्ट के साथ
शुरू

निठल्ला

रीसेट = 1 हाँ नहीं

सभी पी.सी.एस.

नहीं

लेन तैयार हैं?

हाँ

इंतज़ार

सभी सिंक मार्कर नहीं
पता लगाया गया?
हाँ
संरेखित करें

नहीं
हाँ समय समाप्त?

हाँ
संरेखण खो दिया है?
कोई अंत नहीं

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 33

4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 21.

आरएक्स डेस्क्यू लेन अलाइनमेंट स्टेट मशीन ऑटो अलाइनमेंट डिसेबल्ड फ्लो चार्ट के साथ
शुरू

निठल्ला

रीसेट = 1 हाँ नहीं

सभी पी.सी.एस.

नहीं

लेन तैयार हैं?

हाँ

हाँ
rx_link_reinit =1
कोई त्रुटि नहीं

नहीं हाँ समय समाप्त?

इंतज़ार
सभी सिंक मार्कर नहीं
पता लगाया गया?
हाँ संरेखित करें

हाँ
संरेखण खो दिया है?
नहीं
अंत
1. संरेखण प्रक्रिया IDLE अवस्था से शुरू होती है। जब सभी PCS लेन तैयार हो जाती हैं और rx_link_reinit को हटा दिया जाता है, तो ब्लॉक WAIT अवस्था में चला जाता है।
2. WAIT अवस्था में, ब्लॉक जाँचता है कि सभी पहचाने गए मार्कर एक ही चक्र के भीतर अभिकथित हैं। यदि यह स्थिति सत्य है, तो ब्लॉक ALIGNED अवस्था में चला जाता है।
3. जब ब्लॉक ALIGNED अवस्था में होता है, तो यह दर्शाता है कि लेन संरेखित हैं। इस अवस्था में, ब्लॉक लेन संरेखण की निगरानी करना जारी रखता है और जाँचता है कि क्या सभी मार्कर एक ही चक्र में मौजूद हैं। यदि कम से कम एक मार्कर एक ही चक्र में मौजूद नहीं है और ऑटो संरेखण सक्षम करें पैरामीटर सेट है, तो ब्लॉक नीचे चला जाता है

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 34

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4. कार्यात्मक विवरण 683074 | 2022.04.28

संरेखण प्रक्रिया को पुनः आरंभ करने के लिए निष्क्रिय अवस्था। यदि स्वचालित संरेखण सक्षम नहीं है और कम से कम एक मार्कर एक ही चक्र में मौजूद नहीं है, तो ब्लॉक त्रुटि अवस्था में चला जाता है और लेन संरेखण प्रक्रिया आरंभ करने के लिए rx_link_reinit सिग्नल को पुष्ट करने के लिए उपयोगकर्ता तर्क की प्रतीक्षा करता है।

चित्र 22. ऑटो अलाइनमेंट सक्षम के साथ लेन पुनःसंरेखण rx_core_clk

rx_लिंक_अप

rx_link_रीइनिट

और_सभी_मार्कर

डेस्क्यू स्टेट

ALGNED

निठल्ला

इंतज़ार

ALGNED

ऑटो_संरेखण = 1

चित्र 23. ऑटो अलाइनमेंट सक्षम अक्षम के साथ लेन पुनः अलाइनमेंट rx_core_clk

rx_लिंक_अप

rx_link_रीइनिट

और_सभी_मार्कर

डेस्क्यू स्टेट

ALGNED

गलती

निठल्ला

इंतज़ार

ALGNED

ऑटो_संरेखण = 0
4.2.5. आरएक्स सीडब्ल्यू हटाना
यह ब्लॉक CW को डिकोड करता है और CW को हटाने के बाद एवलॉन स्ट्रीमिंग इंटरफ़ेस का उपयोग करके उपयोगकर्ता लॉजिक को डेटा भेजता है।
जब कोई वैध डेटा उपलब्ध नहीं होता है, तो RX CW रिमूवल ब्लॉक rx_avs_valid सिग्नल को अस्वीकार कर देता है।
पूर्ण मोड में, यदि उपयोगकर्ता बिट सेट है, तो यह ब्लॉक rx_is_usr_cmd सिग्नल को लागू करता है और पहले क्लॉक चक्र में डेटा को उपयोगकर्ता-परिभाषित जानकारी या कमांड के रूप में उपयोग किया जाता है।
जब rx_avs_ready डीअसर्ट करता है और rx_avs_valid असर्ट करता है, तो RX CW रिमूवल ब्लॉक उपयोगकर्ता लॉजिक के लिए एक त्रुटि स्थिति उत्पन्न करता है।
इस ब्लॉक से संबंधित एवलॉन स्ट्रीमिंग सिग्नल इस प्रकार हैं: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 35

4. कार्यात्मक विवरण 683074 | 2022.04.28
· rx_avs_वैध
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (केवल पूर्ण मोड में उपलब्ध)
4.3. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी क्लॉक आर्किटेक्चर
एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी में चार क्लॉक इनपुट हैं जो विभिन्न ब्लॉकों के लिए क्लॉक उत्पन्न करते हैं: · ट्रांसीवर संदर्भ घड़ी (xcvr_ref_clk) - बाहरी घड़ी से इनपुट घड़ी
चिप्स या ऑसिलेटर जो TX MAC, RX MAC, और TX और RX कस्टम PCS ब्लॉक के लिए क्लॉक जेनरेट करते हैं। समर्थित फ्रीक्वेंसी रेंज के लिए पैरामीटर देखें। · TX कोर क्लॉक (tx_core_clk)- यह क्लॉक ट्रांसीवर से ली गई है PLL का इस्तेमाल TX MAC के लिए किया जाता है। यह क्लॉक TX यूजर लॉजिक से कनेक्ट करने के लिए F-टाइल ट्रांसीवर से आउटपुट क्लॉक भी है। · RX कोर क्लॉक (rx_core_clk)- यह क्लॉक ट्रांसीवर से ली गई है PLL का इस्तेमाल RX डेस्क्यू FIFO और RX MAC के लिए किया जाता है। यह क्लॉक RX यूजर लॉजिक से कनेक्ट करने के लिए F-टाइल ट्रांसीवर से आउटपुट क्लॉक भी है। · ट्रांसीवर रीकॉन्फ़िगरेशन इंटरफ़ेस के लिए क्लॉक (reconfig_clk)- बाहरी क्लॉक सर्किट या ऑसिलेटर से इनपुट क्लॉक जो TX और RX डेटापाथ दोनों में F-टाइल ट्रांसीवर रीकॉन्फ़िगरेशन इंटरफ़ेस के लिए क्लॉक जेनरेट करता है। घड़ी आवृत्ति 100 से 162 मेगाहर्ट्ज है।
निम्नलिखित ब्लॉक आरेख एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी क्लॉक डोमेन और आईपी के भीतर कनेक्शन दिखाता है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 36

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4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 24.

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी क्लॉक आर्किटेक्चर

थरथरानवाला

एफपीजीए1
एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी ट्रांसीवर रीकॉन्फ़िगरेशन इंटरफ़ेस क्लॉक
(पुनःकॉन्फ़िगरेशन_clk)

tx_core_clkout (उपयोगकर्ता तर्क से कनेक्ट करें)

tx_core_clk= clk_pll_div64[mid_ch]

एफपीजीए2

एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी

ट्रांसीवर पुनर्संरचना इंटरफ़ेस घड़ी

(पुनःकॉन्फ़िगरेशन_clk)

थरथरानवाला

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (उपयोगकर्ता तर्क से कनेक्ट करें)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

एवलॉन स्ट्रीमिंग इंटरफ़ेस TX डेटा
TX मैक

सीरियल_लिंक[n-1:0]

डेस्क्यू

फीफो

एवलॉन स्ट्रीमिंग इंटरफ़ेस RX डेटा RX मैक

एवलॉन स्ट्रीमिंग इंटरफ़ेस RX डेटा
आरएक्स मैक

डेस्क्यू FIFO

rx_core_clkout (उपयोगकर्ता तर्क से कनेक्ट करें)

rx_core_clk= clk_pll_div64[mid_ch]

कस्टम पीसीएस

सीरियल_लिंक[n-1:0]

TX मैक

एवलॉन स्ट्रीमिंग इंटरफ़ेस TX डेटा

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (उपयोगकर्ता तर्क से कनेक्ट करें)

ट्रांसीवर रेफ क्लॉक (xcvr_ref_clk)
ट्रांसीवर रेफ क्लॉक (xcvr_ref_clk)

ऑसिलेटर*

दंतकथा

एफपीजीए डिवाइस
TX कोर क्लॉक डोमेन
RX कोर क्लॉक डोमेन
ट्रांसीवर संदर्भ घड़ी डोमेन बाह्य डिवाइस डेटा सिग्नल

4.4. रीसेट और लिंक आरंभीकरण
MAC, F-टाइल हार्ड IP, और पुनर्संरचना ब्लॉकों में अलग-अलग रीसेट सिग्नल होते हैं: · TX और RX MAC ब्लॉक tx_core_rst_n और rx_core_rst_n रीसेट सिग्नल का उपयोग करते हैं। · tx_pcs_fec_phy_reset_n और rx_pcs_fec_phy_reset_n रीसेट सिग्नल ड्राइव करते हैं।
सॉफ्ट रीसेट नियंत्रक एफ-टाइल हार्ड आईपी रीसेट करने के लिए। · पुनर्संरचना ब्लॉक reconfig_reset रीसेट संकेत का उपयोग करता है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 37

4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 25. रीसेट आर्किटेक्चर
एवलॉन स्ट्रीमिंग इंटरफ़ेस TX डेटा
मैक
एवलॉन स्ट्रीमिंग SYNC इंटरफ़ेस RX डेटा

FPGA एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी

tx_mii आरएक्स_mii
phy_ehip_ready phy_rx_pcs_ready

एफ-टाइल हार्ड आईपी

TX सीरियल डेटा RX सीरियल डेटा

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

लॉजिक रीसेट करें
संबंधित जानकारी · पृष्ठ 51 पर रीसेट दिशानिर्देश · F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन Exampले उपयोगकर्ता गाइड
4.4.1. TX रीसेट और आरंभीकरण अनुक्रम
F-Tile Serial Lite IV Intel FPGA IP के लिए TX रीसेट अनुक्रम इस प्रकार है: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n, और reconfig_reset को लागू करें
F-टाइल हार्ड IP, MAC, और रीकॉन्फ़िगरेशन ब्लॉक्स को रीसेट करने के लिए एक साथ। tx_reset_ack का इंतज़ार करने के बाद tx_pcs_fec_phy_reset_n और रीकॉन्फ़िगरेशन रीसेट को रिलीज़ करें ताकि यह सुनिश्चित हो सके कि ब्लॉक्स सही तरह से रीसेट हो गए हैं। 2. tx_pcs_fec_phy_reset_n रीसेट रिलीज़ होने के बाद IP फिर phy_tx_lanes_stable, tx_pll_locked, और phy_ehip_ready सिग्नलों को पुष्ट करता है, यह इंगित करने के लिए कि TX PHY ट्रांसमिशन के लिए तैयार है। 3. phy_ehip_ready सिग्नल के हाई होने के बाद tx_core_rst_n सिग्नल निष्क्रिय हो जाता है। 4. MAC के रीसेट से बाहर हो जाने पर IP, MII इंटरफ़ेस पर IDLE अक्षरों को संचारित करना शुरू कर देता है। TX लेन अलाइनमेंट और स्क्यूइंग की कोई आवश्यकता नहीं 5. इसके बाद MAC, कनेक्टेड रिसीवर की लेन संरेखण प्रक्रिया आरंभ करने के लिए एक निश्चित अंतराल पर START/END या END/START CW के साथ युग्मित ALIGN संचारित करना आरंभ करता है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 38

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4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 26.

TX रीसेट और आरंभीकरण समय आरेख
reconfig_sl_clk

पुनःकॉन्फ़िगरेशन_clk

tx_कोर_rst_n

tx_pcs_fec_phy_reset_n 1

पुनःकॉन्फ़िगरेशन_रीसेट

पुनःकॉन्फ़िगरेशन_एसएल_रीसेट

tx_रीसेट_ack

tx_pll _लॉक किया गया

phy_tx_lanes_स्थिर

phy_ehip_ready

tx_li nk_अप

7
5 6 8

4.4.2. RX रीसेट और आरंभीकरण अनुक्रम
एफ-टाइल सीरियल लाइट IV इंटेल FPGA IP के लिए RX रीसेट अनुक्रम इस प्रकार है:
1. F-टाइल हार्ड IP, MAC और रीकॉन्फ़िगरेशन ब्लॉक को रीसेट करने के लिए rx_pcs_fec_phy_reset_n, rx_core_rst_n और reconfig_reset को एक साथ जोर दें। ब्लॉक को ठीक से रीसेट करने के लिए rx_reset_ack की प्रतीक्षा करने के बाद rx_pcs_fec_phy_reset_n और रीकॉन्फ़िगरेशन रीसेट को रिलीज़ करें।
2. कस्टम पीसीएस रीसेट जारी होने के बाद आईपी phy_rx_pcs_ready सिग्नल को जोर देता है, यह इंगित करने के लिए कि आरएक्स पीएचवाई संचरण के लिए तैयार है।
3. phy_rx_pcs_ready सिग्नल उच्च होने के बाद rx_core_rst_n सिग्नल निष्क्रिय हो जाता है।
4. RX MAC रीसेट जारी होने के बाद और START/END या END/START CW के साथ युग्मित ALIGN प्राप्त करने पर IP लेन संरेखण प्रक्रिया शुरू करता है।
5. सभी लेनों का संरेखण पूर्ण हो जाने पर RX डिस्क्यू ब्लॉक rx_link_up सिग्नल को लागू करता है।
6. इसके बाद IP उपयोगकर्ता लॉजिक को rx_link_up सिग्नल देता है, जिससे यह संकेत मिलता है कि RX लिंक डेटा रिसेप्शन शुरू करने के लिए तैयार है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 39

4. कार्यात्मक विवरण 683074 | 2022.04.28

चित्र 27. RX रीसेट और आरंभीकरण समय आरेख
reconfig_sl_clk

पुनःकॉन्फ़िगरेशन_clk

rx_कोर_rst_n

rx_pcs_fec_phy_reset_n 1

पुनःकॉन्फ़िगरेशन_रीसेट

पुनःकॉन्फ़िगरेशन_एसएल_रीसेट

rx_रीसेट_ack

आरएक्स_सीडीआर_लॉक

आरएक्स_ब्लॉक_लॉक

आरएक्स_पीसी_रेडी

rx_लिंक_अप

3 3 3 2

4 5 5

6 २०

4.5. लिंक दर और बैंडविड्थ दक्षता गणना

एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी बैंडविड्थ दक्षता गणना निम्नानुसार है:

बैंडविड्थ दक्षता = raw_rate * 64/66 * (burst_size – Burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

तालिका 17. बैंडविड्थ दक्षता चर विवरण

चर

विवरण

कच्ची_दर बर्स्ट_साइज़

यह सीरियल इंटरफ़ेस द्वारा प्राप्त बिट दर है। raw_rate = SERDES चौड़ाई * ट्रांसीवर क्लॉक आवृत्ति उदाहरणampले: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
बर्स्ट आकार का मान। औसत बैंडविड्थ दक्षता की गणना करने के लिए, सामान्य बर्स्ट आकार मान का उपयोग करें। अधिकतम दर के लिए, अधिकतम बर्स्ट आकार मान का उपयोग करें।

बर्स्ट_साइज़_ओवीएचडी

बर्स्ट आकार ओवरहेड मान.
पूर्ण मोड में, Burst_size_ovhd मान START और END युग्मित CWs को संदर्भित करता है।
बेसिक मोड में, कोई Burst_size_ovhd नहीं है क्योंकि कोई START और END युग्मित CW नहीं है।

align_marker_अवधि

वह अवधि का मान जिसमें संरेखण मार्कर डाला जाता है। संकलन के लिए मान 81920 क्लॉक चक्र और तेज़ सिमुलेशन के लिए 1280 है। यह मान PCS हार्ड लॉजिक से प्राप्त किया जाता है।

align_marker_width srl4_align_period

क्लॉक चक्रों की संख्या जहां वैध संरेखण मार्कर सिग्नल को उच्च रखा जाता है।
दो संरेखण मार्करों के बीच क्लॉक चक्रों की संख्या। आप IP पैरामीटर संपादक में संरेखण अवधि पैरामीटर का उपयोग करके यह मान सेट कर सकते हैं।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 40

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4. कार्यात्मक विवरण 683074 | 2022.04.28
लिंक दर की गणना इस प्रकार है: प्रभावी दर = बैंडविड्थ दक्षता * raw_rate आप निम्न समीकरण के साथ अधिकतम उपयोगकर्ता क्लॉक आवृत्ति प्राप्त कर सकते हैं। अधिकतम उपयोगकर्ता क्लॉक आवृत्ति गणना निरंतर डेटा स्ट्रीमिंग मानती है और उपयोगकर्ता तर्क पर कोई निष्क्रिय चक्र नहीं होता है। FIFO ओवरफ़्लो से बचने के लिए उपयोगकर्ता तर्क FIFO को डिज़ाइन करते समय यह दर महत्वपूर्ण है। अधिकतम उपयोगकर्ता क्लॉक आवृत्ति = प्रभावी दर / 64

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 41

683074 | 2022.04.28 प्रतिक्रिया भेजें

5। पैरामीटर

तालिका 18. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी पैरामीटर विवरण

पैरामीटर

कीमत

गलती करना

विवरण

सामान्य डिज़ाइन विकल्प

पीएमए मॉडुलन प्रकार

· PAM4 · एनआरजेड

पीएएम4

पीसीएस मॉडुलन मोड का चयन करें.

पीएमए प्रकार

· एफएचटी · एफजीटी

एफजीटी

ट्रांसीवर प्रकार का चयन करता है.

पीएमए डेटा दर

· PAM4 मोड के लिए:
— FGT ट्रांसीवर प्रकार: 20 Gbps 58 Gbps
— FHT ट्रांसीवर प्रकार: 56.1 Gbps, 58 Gbps, 116 Gbps
· एनआरजेड मोड के लिए:
— FGT ट्रांसीवर प्रकार: 10 Gbps 28.05 Gbps
— FHT ट्रांसीवर प्रकार: 28.05 Gbps, 58 Gbps

56.1 (एफजीटी/एफएचटी पीएएम4)
28.05 जीबीपीएस (एफजीटी/एफएचटी एनआरजेड)

ट्रांसमिशन और अन्य ओवरहेड्स को शामिल करते हुए ट्रांसीवर के आउटपुट पर प्रभावी डेटा दर निर्दिष्ट करता है। मान की गणना IP द्वारा Gbps इकाई में 1 दशमलव स्थान तक पूर्णांकित करके की जाती है।

पीएमए मोड

· डुप्लेक्स · Tx · Rx

दोहरा

FHT ट्रांसीवर प्रकार के लिए, समर्थित दिशा केवल डुप्लेक्स है। FGT ट्रांसीवर प्रकार के लिए, समर्थित दिशा डुप्लेक्स, Tx और Rx है।

पीएमए की संख्या

· PAM4 मोड के लिए:

गलियों

— 1 से 12

· एनआरजेड मोड के लिए:

— 1 से 16

लेन की संख्या चुनें। सिंप्लेक्स डिज़ाइन के लिए, लेन की समर्थित संख्या 1 है।

पीएलएल संदर्भ घड़ी आवृत्ति

· FHT ट्रांसीवर प्रकार के लिए: 156.25 मेगाहर्ट्ज
· FGT ट्रांसीवर प्रकार के लिए: 27.5 मेगाहर्ट्ज 379.84375 मेगाहर्ट्ज, चयनित ट्रांसीवर डेटा दर पर निर्भर करता है।

· FHT ट्रांसीवर प्रकार के लिए: 156.25 मेगाहर्ट्ज
· FGT ट्रांसीवर प्रकार के लिए: 165 मेगाहर्ट्ज

ट्रांसीवर की संदर्भ घड़ी आवृत्ति निर्दिष्ट करता है।

सिस्टम पीएलएल

—

संदर्भ घड़ी

आवृत्ति

170 मेगाहर्ट्ज

केवल FHT ट्रांसीवर प्रकार के लिए उपलब्ध है। सिस्टम PLL संदर्भ घड़ी निर्दिष्ट करता है और सिस्टम PLL घड़ी उत्पन्न करने के लिए F-टाइल संदर्भ और सिस्टम PLL घड़ियों Intel FPGA IP के इनपुट के रूप में उपयोग किया जाएगा।

सिस्टम PLL आवृत्ति
संरेखण अवधि

— 128 65536

RS-FEC सक्षम करें

सक्षम

876.5625 मेगाहर्ट्ज 128 सक्षम

सिस्टम PLL क्लॉक आवृत्ति निर्दिष्ट करता है.
संरेखण मार्कर अवधि निर्दिष्ट करता है। मान x2 होना चाहिए। RS-FEC सुविधा को सक्षम करने के लिए चालू करें।
जारी…

आईएसओ 9001:2015 पंजीकृत

5. पैरामीटर 683074 | 2022.04.28

पैरामीटर

कीमत

गलती करना

विवरण

अक्षम करना

PAM4 PCS मॉडुलन मोड के लिए, RS-FEC हमेशा सक्षम रहता है।

प्रयोक्ता इंटरफ़ेस

स्ट्रीमिंग मोड

· पूर्ण · बुनियादी

भरा हुआ

आईपी के लिए डेटा स्ट्रीमिंग का चयन करें.

पूर्ण: यह मोड एक फ्रेम के भीतर पैकेट के आरंभ और पैकेट के अंत का चक्र भेजता है।

बेसिक: यह एक शुद्ध स्ट्रीमिंग मोड है, जहां बैंडविड्थ बढ़ाने के लिए डेटा को पैकेट के आरंभ, खाली और पैकेट के अंत के बिना भेजा जाता है।

सीआरसी सक्षम करें

अक्षम सक्षम

अक्षम करना

CRC त्रुटि पहचान और सुधार सक्षम करने के लिए चालू करें.

स्वचालित संरेखण सक्षम करें

अक्षम सक्षम

अक्षम करना

स्वचालित लेन संरेखण सुविधा को सक्षम करने के लिए चालू करें।

डीबग एंडपॉइंट सक्षम करें

अक्षम सक्षम

अक्षम करना

चालू होने पर, F-Tile Serial Lite IV Intel FPGA IP में एक एम्बेडेड डीबग एंडपॉइंट शामिल होता है जो आंतरिक रूप से Avalon मेमोरी-मैप किए गए इंटरफ़ेस से जुड़ता है। IP J के माध्यम से कुछ परीक्षण और डीबग फ़ंक्शन कर सकता हैTAG सिस्टम कंसोल का उपयोग करके। डिफ़ॉल्ट मान बंद है।

सिंप्लेक्स मर्जिंग (यह पैरामीटर सेटिंग केवल तभी उपलब्ध होती है जब आप FGT डुअल सिंप्लेक्स डिज़ाइन का चयन करते हैं।)

उसी FGT चैनल पर रखे गए अन्य सीरियल लाइट IV सिंप्लेक्स IP पर RSFEC सक्षम है

अक्षम सक्षम

अक्षम करना

यदि आपको NRZ ट्रांसीवर मोड के लिए दोहरे सिंप्लेक्स डिज़ाइन में F-टाइल सीरियल लाइट IV इंटेल FPGA IP के लिए RS-FEC सक्षम और अक्षम के साथ कॉन्फ़िगरेशन के मिश्रण की आवश्यकता है, तो इस विकल्प को चालू करें, जहां TX और RX दोनों को एक ही FGT चैनल पर रखा गया है।

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 43

683074 | 2022.04.28 प्रतिक्रिया भेजें

6. एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी इंटरफ़ेस सिग्नल

6.1. घड़ी संकेत

तालिका 19. घड़ी संकेत

नाम

चौड़ाई दिशा

विवरण

tx_कोर_clkout

TX कस्टम PCS इंटरफ़ेस, TX MAC और उपयोगकर्ता लॉजिक्स के लिए आउटपुट TX कोर क्लॉक

TX डेटापथ.

यह घड़ी कस्टम पीसीएस ब्लॉक से उत्पन्न होती है।

rx_कोर_क्लआउट

RX कस्टम PCS इंटरफ़ेस, RX डेस्क्यू FIFO, RX MAC के लिए आउटपुट RX कोर क्लॉक

और RX डेटापथ में उपयोगकर्ता तर्क।

यह घड़ी कस्टम पीसीएस ब्लॉक से उत्पन्न होती है।

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

इनपुट ट्रांसीवर संदर्भ घड़ी.

जब ट्रांसीवर टाइप को FGT पर सेट किया जाता है, तो इस क्लॉक को F-टाइल रेफरेंस और सिस्टम PLL क्लॉक इंटेल FPGA IP के आउटपुट सिग्नल (out_refclk_fgt_0) से कनेक्ट करें। जब ट्रांसीवर टाइप को FHT पर सेट किया जाता है, तो इस क्लॉक को F-टाइल रेफरेंस और सिस्टम PLL क्लॉक इंटेल FPGA IP के आउटपुट सिग्नल (out_refclk_fgt_XNUMX) से कनेक्ट करें।

इस घड़ी को F-टाइल संदर्भ और सिस्टम PLL क्लॉक इंटेल FPGA IP के आउटपुट सिग्नल (out_fht_cmmpll_clk_0) से संयोजित करें।

समर्थित आवृत्ति रेंज के लिए पैरामीटर देखें.

इनपुट ट्रांसीवर पुनर्विन्यास इंटरफ़ेस के लिए इनपुट घड़ी.

घड़ी आवृत्ति 100 से 162 मेगाहर्ट्ज है।

इस इनपुट क्लॉक सिग्नल को बाहरी क्लॉक सर्किट या ऑसिलेटर से कनेक्ट करें।

इनपुट ट्रांसीवर पुनर्विन्यास इंटरफ़ेस के लिए इनपुट घड़ी.

घड़ी आवृत्ति 100 से 162 मेगाहर्ट्ज है।

इस इनपुट क्लॉक सिग्नल को बाहरी क्लॉक सर्किट या ऑसिलेटर से कनेक्ट करें।

आउट_सिस्टमpll_clk_ 1

इनपुट

सिस्टम PLL घड़ी.
इस घड़ी को F-टाइल संदर्भ और सिस्टम PLL क्लॉक इंटेल FPGA IP के आउटपुट सिग्नल (out_systempll_clk_0) से कनेक्ट करें।

पेज 42 पर संबंधित जानकारी पैरामीटर

6.2. सिग्नल रीसेट करें

तालिका 20. रीसेट सिग्नल

नाम

चौड़ाई दिशा

tx_कोर_rst_n

इनपुट

क्लॉक डोमेन एसिंक्रोनस

rx_कोर_rst_n

इनपुट

अतुल्यकालिक

tx_pcs_fec_phy_reset_n 1

इनपुट

अतुल्यकालिक

विवरण

सक्रिय-निम्न रीसेट सिग्नल। F-Tile Serial Lite IV TX MAC को रीसेट करता है।

सक्रिय-निम्न रीसेट सिग्नल। F-Tile Serial Lite IV RX MAC को रीसेट करता है।

सक्रिय-निम्न रीसेट संकेत.

जारी…

आईएसओ 9001:2015 पंजीकृत

6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

नाम

चौड़ाई दिशा घड़ी डोमेन

विवरण

एफ-टाइल सीरियल लाइट IV TX कस्टम पीसीएस को रीसेट करता है।

rx_pcs_fec_phy_reset_n 1

इनपुट

अतुल्यकालिक

सक्रिय-निम्न रीसेट सिग्नल। F-Tile Serial Lite IV RX कस्टम PCS को रीसेट करता है।

पुनःकॉन्फ़िगरेशन_रीसेट

इनपुट

reconfig_clk सक्रिय-उच्च रीसेट संकेत.

एवलॉन मेमोरी-मैप्ड इंटरफ़ेस पुनर्विन्यास ब्लॉक को रीसेट करता है।

पुनःकॉन्फ़िगरेशन_एसएल_रीसेट

इनपुट reconfig_sl_clk सक्रिय-उच्च रीसेट सिग्नल.

एवलॉन मेमोरी-मैप्ड इंटरफ़ेस पुनर्विन्यास ब्लॉक को रीसेट करता है।

6.3. एमएसी सिग्नल

तालिका 21.

TX MAC सिग्नल
इस तालिका में, N, IP पैरामीटर संपादक में निर्धारित लेन्स की संख्या को दर्शाता है।

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

tx_avs_तैयार

आउटपुट tx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

जब यह कहा जाता है, तो यह संकेत देता है कि TX MAC डेटा स्वीकार करने के लिए तैयार है।

tx_avs_डेटा

· (64*एन)*2 (पीएएम4 मोड)
· 64*एन (एनआरजेड मोड)

इनपुट

tx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल. TX डेटा.

tx_avs_चैनल

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

डेटा के लिए चैनल नंबर वर्तमान चक्र पर स्थानांतरित किया जा रहा है।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

tx_avs_वैध

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

जब यह कहा जाता है, तो यह इंगित करता है कि TX डेटा सिग्नल वैध है।

tx_avs_स्टार्टऑफपैकेट

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

जब इसका उच्चारण किया जाता है, तो यह TX डेटा पैकेट के प्रारंभ को इंगित करता है।

प्रत्येक पैकेट के लिए केवल एक ही क्लॉक चक्र का दावा करें।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

tx_avs_endofpacket

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

जब इसका उच्चारण किया जाता है, तो यह TX डेटा पैकेट के अंत को इंगित करता है।

प्रत्येक पैकेट के लिए केवल एक ही क्लॉक चक्र का दावा करें।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

tx_avs_खाली

इनपुट tx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

TX डेटा के अंतिम बर्स्ट में गैर-वैध शब्दों की संख्या को इंगित करता है।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

tx_num_valid_bytes_eob

इनपुट

tx_कोर_clkout

अंतिम बर्स्ट के अंतिम शब्द में मान्य बाइट्स की संख्या को इंगित करता है। यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।
जारी…

प्रतिक्रिया भेजें

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 45

6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

नाम tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

चौड़ाई 1
1 २०
एन 5

दिशा घड़ी डोमेन

विवरण

इनपुट

tx_कोर_clkout

जब जोर दिया जाता है, तो यह संकेत एक उपयोगकर्ता-परिभाषित सूचना चक्र आरंभ करता है।
इस सिग्नल को tx_startofpacket अभिकथन के समान क्लॉक चक्र पर अभिकथन करें।
यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

आउटपुट tx_core_clkout जब पुष्टि की जाती है, तो यह इंगित करता है कि TX डेटा लिंक डेटा संचरण के लिए तैयार है।

उत्पादन

tx_कोर_clkout

जब जोर दिया जाता है, तो यह संकेत लेन को पुनः संरेखित करने का कार्य आरंभ करता है।
ALIGN CW भेजने के लिए MAC को ट्रिगर करने हेतु इस सिग्नल को एक क्लॉक चक्र के लिए लागू करें।

इनपुट

tx_core_clkout जब जोर दिया जाता है, तो MAC चयनित लेनों में CRC32 त्रुटि इंजेक्ट करता है।

आउटपुट tx_core_clkout उपयोग नहीं किया गया.

निम्नलिखित समय आरेख एक पूर्व दिखाता हैamp10 TX सीरियल लेन में उपयोगकर्ता तर्क से 10 शब्दों के TX डेटा प्रसारण की फ़ाइल।

चित्र 28.

TX डेटा ट्रांसमिशन टाइमिंग आरेख
tx_कोर_clkout

tx_avs_वैध

tx_avs_तैयार

tx_avs_स्टार्टऑफपैकेट्स

tx_avs_endofpackets

tx_avs_डेटा

0,1..,19 10,11…19 …… एन-10..

0,1,2,…,9

… एन-10..

लेन 0

……….

एसटीआरटी 0 10

एन-10 अंत STRT 0

लेन 1

……….

एसटीआरटी 1 11

एन-9 अंत STRT 1

एन-10 अंत निष्क्रिय निष्क्रिय एन-9 अंत निष्क्रिय निष्क्रिय

लेन 9

……….

एसटीआरटी 9 19

एन-1 अंत STRT 9

एन-1 अंत निष्क्रिय निष्क्रिय

तालिका 22.

आरएक्स मैक सिग्नल
इस तालिका में, N, IP पैरामीटर संपादक में निर्धारित लेन्स की संख्या को दर्शाता है।

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

rx_avs_रेडी

इनपुट rx_core_clkout Avalon स्ट्रीमिंग सिग्नल.

जब यह कहा जाता है, तो यह संकेत देता है कि उपयोगकर्ता तर्क डेटा स्वीकार करने के लिए तैयार है।

rx_avs_डेटा

(64*एन)*2 (पीएएम4 मोड)
64*एन (एनआरजेड मोड)

उत्पादन

rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल. RX डेटा.

rx_avs_चैनल

आउटपुट rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

डेटा के लिए चैनल संख्या

वर्तमान चक्र पर प्राप्त.

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_avs_वैध

आउटपुट rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

जारी…

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 46

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6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

जब यह कहा जाता है, तो यह इंगित करता है कि RX डेटा सिग्नल वैध है।

rx_avs_स्टार्टऑफपैकेट

आउटपुट rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

जब कहा जाता है, तो यह RX डेटा पैकेट के प्रारंभ को इंगित करता है।

प्रत्येक पैकेट के लिए केवल एक ही क्लॉक चक्र का दावा करें।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_avs_endofpacket

आउटपुट rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

जब इसका उच्चारण किया जाता है, तो यह RX डेटा पैकेट के अंत को इंगित करता है।

प्रत्येक पैकेट के लिए केवल एक ही क्लॉक चक्र का दावा करें।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_avs_खाली

आउटपुट rx_core_clkout एवलॉन स्ट्रीमिंग सिग्नल.

RX डेटा के अंतिम बर्स्ट में गैर-वैध शब्दों की संख्या को इंगित करता है।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_num_valid_bytes_eob

उत्पादन

rx_core_clkout अंतिम बर्स्ट के अंतिम शब्द में मान्य बाइट्स की संख्या को इंगित करता है।
यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_is_usr_cmd

आउटपुट rx_core_clkout जब जोर दिया जाता है, तो यह सिग्नल एक उपयोगकर्ता आरंभ करता है-

परिभाषित सूचना चक्र.

इस सिग्नल को tx_startofpacket अभिकथन के समान क्लॉक चक्र पर अभिकथन करें।

यह सिग्नल बेसिक मोड में उपलब्ध नहीं है।

rx_लिंक_अप

आउटपुट rx_core_clkout जब जोर दिया जाता है, तो RX डेटा लिंक को इंगित करता है

डेटा प्राप्ति के लिए तैयार है.

rx_link_रीइनिट

इनपुट rx_core_clkout जब जोर दिया जाता है, तो यह सिग्नल लेन आरंभ करता है

पुनः संरेखण.

यदि आप ऑटो संरेखण सक्षम करें को अक्षम करते हैं, तो लेन को पुनः संरेखित करने के लिए MAC को ट्रिगर करने के लिए एक क्लॉक चक्र के लिए इस सिग्नल को जोर दें। यदि ऑटो संरेखण सक्षम करें सेट है, तो MAC लेन को स्वचालित रूप से पुनः संरेखित करता है।

जब स्वचालित संरेखण सक्षम करें सेट हो तो इस सिग्नल को लागू न करें।

आरएक्स_त्रुटि

(एन*2*2)+3 (पीएएम4 मोड)
(एन*2)*3 (एनआरजेड मोड)

उत्पादन

rx_कोर_क्लआउट

जब दावा किया जाता है, तो यह इंगित करता है कि RX डेटापथ में त्रुटि स्थितियाँ उत्पन्न होती हैं।
· [(N*2+2):N+3] = विशिष्ट लेन के लिए पीसीएस त्रुटि को इंगित करता है।
· [N+2] = संरेखण त्रुटि को इंगित करता है। यदि यह बिट पुष्ट है तो लेन संरेखण को पुनः आरंभ करें।
· [N+1]= यह इंगित करता है कि जब उपयोगकर्ता तर्क तैयार नहीं होता है तो डेटा उपयोगकर्ता तर्क को अग्रेषित किया जाता है।
· [एन] = संरेखण की हानि को इंगित करता है.
· [(N-1):0] = इंगित करता है कि डेटा में CRC त्रुटि है.

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 47

6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

6.4. ट्रांसीवर पुनर्संरचना सिग्नल

तालिका 23.

पीसीएस पुनर्संरचना संकेत
इस तालिका में, N, IP पैरामीटर संपादक में निर्धारित लेन्स की संख्या को दर्शाता है।

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

पुनःकॉन्फ़िगरेशन_sl_read

इनपुट reconfig_sl_ PCS पुनर्विन्यास पठन आदेश

क्लक

संकेत.

पुनःकॉन्फ़िगरेशन_एसएल_राइट

इनपुट reconfig_sl_ पीसीएस पुनर्विन्यास लेखन

क्लक

आदेश संकेत.

reconfig_sl_address

14 बिट्स + clogb2N

इनपुट

reconfig_sl_ clk

चयनित लेन में PCS पुनर्संरचना एवलॉन मेमोरी-मैप्ड इंटरफ़ेस पता निर्दिष्ट करता है।
प्रत्येक लेन में 14 बिट्स होते हैं और ऊपरी बिट्स लेन ऑफसेट को संदर्भित करते हैं।
Example, 4-लेन NRZ/PAM4 डिज़ाइन के लिए, reconfig_sl_address[13:0] पते के मान को संदर्भित करता है:
· reconfig_sl_address[15:1 4] को 00 पर सेट करें = लेन 0 के लिए पता.
· reconfig_sl_address[15:1 4] को 01 पर सेट करें = लेन 1 के लिए पता.
· reconfig_sl_address[15:1 4] को 10 पर सेट करें = लेन 2 के लिए पता.
· reconfig_sl_address[15:1 4] को 11 पर सेट करें = लेन 3 के लिए पता.

reconfig_sl_readdata

आउटपुट reconfig_sl_ PCS पुनर्संरचना डेटा निर्दिष्ट करता है

क्लक

एक तैयार चक्र द्वारा पढ़ा जाना

चयनित लेन.

reconfig_sl_waitrequest

आउटपुट reconfig_sl_ PCS पुनर्विन्यास को दर्शाता है

क्लक

एवलॉन मेमोरी-मैप्ड इंटरफ़ेस

चयनित लेन में स्टॉलिंग सिग्नल।

रीकॉन्फ़िगरेशन_एसएल_राइटडेटा

इनपुट reconfig_sl_ PCS पुनर्संरचना डेटा निर्दिष्ट करता है

क्लक

एक लेखन चक्र पर लिखा जाना

चयनित लेन.

reconfig_sl_readdata_vali

उत्पादन

reconfig_sl_ PCS पुनर्संरचना निर्दिष्ट करता है

क्लक

प्राप्त डेटा चयनित में मान्य है

लेन.

तालिका 24.

एफ-टाइल हार्ड आईपी रीकॉन्फ़िगरेशन सिग्नल
इस तालिका में, N, IP पैरामीटर संपादक में निर्धारित लेन्स की संख्या को दर्शाता है।

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

पुनःकॉन्फ़िगर_रीड

इनपुट reconfig_clk PMA पुनर्विन्यास पढ़ें

आदेश संकेत.

पुनःकॉन्फ़िगरेशन_लेखन

इनपुट reconfig_clk PMA पुनर्विन्यास लेखन

आदेश संकेत.

पुनःकॉन्फ़िगर_पता

18 बिट्स + clog2bN

इनपुट

पुनःकॉन्फ़िगरेशन_clk

चयनित लेन में PMA Avalon मेमोरीमैप्ड इंटरफ़ेस पता निर्दिष्ट करता है।
जारी…

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 48

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6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

नाम
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

चौड़ाई
32 1 32 1

दिशा घड़ी डोमेन

विवरण

PAM4 एवं NRZ दोनों मोड में, प्रत्येक लेन में 18 बिट्स होते हैं तथा शेष ऊपरी बिट्स लेन ऑफसेट को संदर्भित करते हैं।
Example, 4-लेन डिज़ाइन के लिए:
· reconfig_address[19:18] को 00 पर सेट करें = लेन 0 के लिए पता.
· reconfig_address[19:18] को 01 पर सेट करें = लेन 1 के लिए पता.
· reconfig_address[19:18] को 10 पर सेट करें = लेन 2 के लिए पता.
· reconfig_address[19:18] को 11 पर सेट करें = लेन 3 के लिए पता.

उत्पादन

reconfig_clk चयनित लेन में तैयार चक्र द्वारा पढ़े जाने वाले PMA डेटा को निर्दिष्ट करता है।

उत्पादन

reconfig_clk चयनित लेन में PMA Avalon मेमोरीमैप्ड इंटरफ़ेस स्टॉलिंग सिग्नल का प्रतिनिधित्व करता है।

इनपुट

reconfig_clk चयनित लेन में लेखन चक्र पर लिखे जाने वाले PMA डेटा को निर्दिष्ट करता है।

उत्पादन

reconfig_clk निर्दिष्ट करता है कि PMA पुनर्विन्यास से प्राप्त डेटा चयनित लेन में मान्य है।

6.5. पीएमए सिग्नल

तालिका 25.

पीएमए सिग्नल
इस तालिका में, N, IP पैरामीटर संपादक में निर्धारित लेन्स की संख्या को दर्शाता है।

नाम

चौड़ाई

दिशा घड़ी डोमेन

विवरण

phy_tx_lanes_स्थिर

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

एसिंक्रोनस जब कहा जाता है, तो यह इंगित करता है कि TX डेटापथ डेटा भेजने के लिए तैयार है।

tx_pll_लॉक किया गया

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

एसिंक्रोनस जब दावा किया जाता है, तो यह इंगित करता है कि TX PLL ने लॉक स्थिति प्राप्त कर ली है।

phy_ehip_ready

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

अतुल्यकालिक

जब अभिकथन किया जाता है, तो यह इंगित करता है कि कस्टम पीसीएस ने आंतरिक आरंभीकरण पूरा कर लिया है और संचरण के लिए तैयार है।
यह संकेत tx_pcs_fec_phy_reset_n और tx_pcs_fec_phy_reset_nare के निरस्त होने के बाद अभिकथन करता है।

tx_सीरियल_डेटा

आउटपुट TX सीरियल घड़ी TX सीरियल पिन.

आरएक्स_सीरियल_डेटा

इनपुट RX सीरियल घड़ी RX सीरियल पिन.

phy_rx_ब्लॉक_लॉक

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

एसिंक्रोनस जब कहा जाता है, तो यह इंगित करता है कि लेन के लिए 66b ब्लॉक संरेखण पूरा हो गया है।

आरएक्स_सीडीआर_लॉक

एन*2 (पीएएम4 मोड)

उत्पादन

अतुल्यकालिक

जब यह कहा जाता है, तो यह इंगित करता है कि पुनर्प्राप्त घड़ियाँ डेटा के लिए लॉक हैं।
जारी…

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एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 49

6. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी इंटरफ़ेस सिग्नल 683074 | 2022.04.28

नाम phy_rx_pcs_ready phy_rx_hi_ber

चौड़ाई

दिशा घड़ी डोमेन

विवरण

एन (एनआरजेड मोड)

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

अतुल्यकालिक

जब यह कहा जाता है, तो यह इंगित करता है कि संबंधित ईथरनेट चैनल के RX लेन पूरी तरह से संरेखित हैं और डेटा प्राप्त करने के लिए तैयार हैं।

एन*2 (पीएएम4 मोड)
एन (एनआरजेड मोड)

उत्पादन

अतुल्यकालिक

जब यह कहा जाता है, तो यह इंगित करता है कि संबंधित ईथरनेट चैनल का RX PCS HI BER अवस्था में है।

एफ-टाइल सीरियल लाइट IV इंटेल® FPGA IP उपयोगकर्ता गाइड 50

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683074 | 2022.04.28 प्रतिक्रिया भेजें

7. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी के साथ डिजाइनिंग

7.1. रीसेट दिशानिर्देश
अपने सिस्टम-स्तरीय रीसेट को कार्यान्वित करने के लिए इन रीसेट दिशानिर्देशों का पालन करें।
· TX और RX PCS को एक साथ रीसेट करने के लिए सिस्टम स्तर पर tx_pcs_fec_phy_reset_n और rx_pcs_fec_phy_reset_n संकेतों को एक साथ जोड़ें।
· एक ही समय में tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, और reconfig_reset सिग्नल को जोर दें। IP रीसेट और आरंभीकरण अनुक्रमों के बारे में अधिक जानकारी के लिए रीसेट और लिंक आरंभीकरण देखें।
· tx_pcs_fec_phy_reset_n, तथा rx_pcs_fec_phy_reset_n सिग्नल को कम तथा reconfig_reset सिग्नल को उच्च रखें तथा F-टाइल हार्ड IP तथा पुनर्संरचना ब्लॉक को उचित रूप से रीसेट करने के लिए tx_reset_ack तथा rx_reset_ack की प्रतीक्षा करें।
· FPGA डिवाइस के बीच तेज़ लिंक-अप प्राप्त करने के लिए, कनेक्टेड F-Tile Serial Lite IV Intel FPGA IP को एक ही समय में रीसेट करें। F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन उदाहरण देखेंampटूलकिट का उपयोग करके आईपी TX और RX लिंक की निगरानी के बारे में जानकारी के लिए उपयोगकर्ता मार्गदर्शिका देखें।
संबंधित जानकारी
· रीसेट और लिंक आरंभीकरण पृष्ठ 37 पर
· एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड

7.2. त्रुटि प्रबंधन दिशानिर्देश

निम्न तालिका में त्रुटि स्थितियों के लिए त्रुटि प्रबंधन दिशा-निर्देश सूचीबद्ध हैं, जो F-Tile Serial Lite IV Intel FPGA IP डिज़ाइन के साथ उत्पन्न हो सकते हैं।

तालिका 26. त्रुटि स्थिति और हैंडलिंग दिशानिर्देश

त्रुटि स्थिति
एक या अधिक लेन एक निश्चित समय सीमा के बाद संचार स्थापित नहीं कर सकते।

दिशा-निर्देश
अनुप्रयोग स्तर पर लिंक को रीसेट करने के लिए टाइम-आउट प्रणाली लागू करें।

संचार स्थापित होने के बाद एक लेन संचार खो देती है।
डिस्क्यू प्रक्रिया के दौरान एक लेन का संपर्क टूट जाता है।

यह डेटा ट्रांसफर चरणों के बाद या उसके दौरान हो सकता है। एप्लिकेशन स्तर पर लिंक हानि का पता लगाने को लागू करें और लिंक को रीसेट करें।
गलत लेन के लिए लिंक पुनः आरंभीकरण प्रक्रिया लागू करें। आपको यह सुनिश्चित करना होगा कि बोर्ड रूटिंग 320 UI से अधिक न हो।

सभी लेन संरेखित होने के बाद हानि लेन संरेखण।

यह डेटा ट्रांसफ़र चरणों के बाद या उसके दौरान हो सकता है। लेन संरेखण प्रक्रिया को फिर से शुरू करने के लिए एप्लिकेशन स्तर पर लेन संरेखण हानि का पता लगाने को लागू करें।

आईएसओ 9001:2015 पंजीकृत

683074 | 2022.04.28 प्रतिक्रिया भेजें

8. एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी उपयोगकर्ता गाइड अभिलेखागार

IP संस्करण v19.1 तक Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करणों के समान हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 या बाद के संस्करण से, IP कोर में एक नई IP संस्करण योजना है।

यदि कोई IP कोर संस्करण सूचीबद्ध नहीं है, तो पिछले IP कोर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है।

इंटेल क्वार्टस प्राइम संस्करण
21.3

आईपी कोर संस्करण 3.0.0

उपयोगकर्ता गाइड F-Tile Serial Lite IV Intel® FPGA IP उपयोगकर्ता गाइड

आईएसओ 9001:2015 पंजीकृत

683074 | 2022.04.28 प्रतिक्रिया भेजें

9. F-Tile Serial Lite IV Intel FPGA IP उपयोगकर्ता गाइड के लिए दस्तावेज़ संशोधन इतिहास

दस्तावेज़ संस्करण 2022.04.28
2021.11.16 2021.10.22 2021.08.18

इंटेल क्वार्टस प्राइम संस्करण
22.1
21.3 21.3 21.2

आईपी संस्करण 5.0.0
3.0.0 3.0.0 2.0.0

परिवर्तन
· अपडेट की गई तालिका: F-टाइल सीरियल लाइट IV इंटेल FPGA IP विशेषताएँ - अतिरिक्त FHT ट्रांसीवर दर समर्थन के साथ अपडेट किया गया डेटा ट्रांसफर विवरण: 58G NRZ, 58G PAM4, और 116G PAM4
· अपडेट की गई तालिका: एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी पैरामीटर विवरण - नया पैरामीटर जोड़ा गया · सिस्टम पीएलएल संदर्भ घड़ी आवृत्ति · डिबग एंडपॉइंट सक्षम करें - पीएमए डेटा दर के लिए मान अपडेट किए गए - जीयूआई से मेल करने के लिए पैरामीटर नामकरण अपडेट किया गया
· तालिका में डेटा स्थानांतरण के लिए विवरण अपडेट किया गया: एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी विशेषताएं।
· स्पष्टता के लिए पैरामीटर अनुभाग में तालिका नाम IP का नाम बदलकर F-Tile Serial Lite IV Intel FPGA IP पैरामीटर विवरण कर दिया गया है।
· अद्यतन तालिका: आईपी पैरामीटर: — एक नया पैरामीटर जोड़ा गया – उसी FGT चैनल पर रखे गए अन्य सीरियल लाइट IV सिंप्लेक्स आईपी पर RSFEC सक्षम किया गया। — ट्रांसीवर संदर्भ घड़ी आवृत्ति के लिए डिफ़ॉल्ट मानों को अपडेट किया गया।
प्रारंभिक रिहाई।

आईएसओ 9001:2015 पंजीकृत

दस्तावेज़ / संसाधन

इंटेल एफ टाइल सीरियल लाइट IV इंटेल FPGA आईपी [पीडीएफ] उपयोगकर्ता गाइड
एफ टाइल सीरियल लाइट IV इंटेल FPGA आईपी, एफ टाइल सीरियल लाइट IV, इंटेल FPGA आईपी

इंटेल एफ-टाइल सीरियल लाइट IV इंटेल FPGA आईपी [पीडीएफ] उपयोगकर्ता गाइड
एफ-टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी, सीरियल लाइट IV इंटेल एफपीजीए आईपी, लाइट IV इंटेल एफपीजीए आईपी, IV इंटेल एफपीजीए आईपी, एफपीजीए आईपी, आईपी

संदर्भ

उपयोगकर्ता पुस्तिका

एफ टाइल सीरियल लाइट IV इंटेल एफपीजीए आईपी

दस्तावेज़ / संसाधन

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