F Tile Serial Lite IV Stiùireadh Cleachdaiche IP Intel FPGA

Clàr-innse seiche

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh Cleachdaiche
Ùraichte airson Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

Tionndadh air-loidhne Cuir fios air ais

UG-20324

Àireamh a' Chlàir: 683074 Tionndadh: 2022.04.28

Clàr-innse
Clàr-innse
1. Mu dheidhinn an F-Tile Serial Lite IV Intel® FPGA IP Iùl Cleachdaiche……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………. 6 2.1. Fiosrachadh fuasglaidh……………………………………………………………………………..7 2.2. Feartan le Taic…………………………………………………………………………….. 7 2.3. Ìre Taic Tionndadh IP……………………………………………………………………………..8 2.4. Taic Ìre Astar inneal ……………………………………………………………………………………………………..8 2.5. Cleachdadh Ghoireasan agus Foighidinn ……………………………………………………………………………………… 9 2.6. Èifeachdas leud-bann………………………………………………………………………………. 9
3. Tòiseachadh ………………………………………………………………………………………. 11 3.1. A’ stàladh agus a’ ceadachadh Intel FPGA IP Cores…………………………………………………………………………… 11 3.1.1. Modh measaidh IP Intel FPGA……………………………………………………. 11 3.2. A’ sònrachadh nam paramadairean agus na roghainnean IP…………………………………………………………………………… 14 3.3. Gineadh File Structar…………………………………………………………………………… 14 3.4. A’ dèanamh atharrais air Intel FPGA IP Cores……………………………………………………… 16 3.4.1. A' dèanamh atharrais air agus a' dearbhadh an dealbhaidh ………………………….. 17 3.5. Synthesating IP Cores ann an Innealan EDA eile ………………………………………………………. 17 3.6. A’ cur ri chèile an Dealbhadh slàn……………………………………………………………………………..18
4. Tuairisgeul gnìomh ……………………………………………………………………………….. 19 4.1. TX Datapath ………………………………………………………………………………………..20 4.1.1. Adaptor TX MAC ………………………………………………………………………….. 21 4.1.2. Facal-smachd (CW) Cuir a-steach ……………………………………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………………………… 28 4.1.4. Encoder TX MII…………………………………………………………………………….29 4.1.5. TX PCS agus PMA………………………………………………………………………….. 30 4.2. RX Datapath ………………………………………………………………………………………………………………. 30 4.2.1. RX PCS agus PMA………………………………………………………………………….. 31 4.2.2. Decoder RX MII………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………….. 31 4.2.4. RX Deasg…………………………………………………………………………….32 4.2.5. RX CW toirt air falbh……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Ailtireachd Cloc IP Intel FPGA …………………………………………. 36 4.4. Ath-shuidheachadh is Ceangal Tòiseachadh …………………………………………………………………………………………..37 4.4.1. Seicheamh ath-shuidheachadh is tòiseachaidh TX…………………………………………………. 38 4.4.2. Seicheamh ath-shuidheachadh is tòiseachaidh RX…………………………………………………. 39 4.5. Ìre ceangail agus àireamhachadh èifeachd leud-bann ……………………………………………….. 40
5. Paramadairean …………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA…………………………………………………………………………….. 44 6.1. Comharran a’ ghleoc ……………………………………………………………………………………….44 6.2. Ath-shuidhich comharran…………………………………………………………………………… 44 6.3. Comharran MAC………………………………………………………………………………………….. 45 6.4. Comharran Ath-rèiteachaidh Transceiver………………………………………………… 48 6.5. Comharran PMA ……………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 2

Cuir fios air ais

Clàr-innse
7. Dealbhadh le F-Tile Serial Lite IV Intel FPGA IP ………………………………………………… 51 7.1. Stiùireadh Ath-shuidheachadh……………………………………………………………………………….. 51 7.2. Stiùireadh air làimhseachadh mhearachdan …………………………………………………………………………..51
8. F-Tile Serial Lite IV Tasglann Stiùireadh Cleachdaiche Intel FPGA IP………………………………………. 52 9. Eachdraidh Ath-sgrùdadh Sgrìobhainnean airson an F-Tile Serial Lite IV Iùl Cleachdaiche IP Intel FPGA………53

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 3

683074 | 2022.04.28 Cuir fios air ais

1. Mu dheidhinn an F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh Cleachdaiche

Tha an sgrìobhainn seo a’ toirt cunntas air feartan IP, tuairisgeul ailtireachd, ceumannan airson gineadh, agus stiùireadh airson an F-Tile Serial Lite IV Intel® FPGA IP a dhealbhadh a’ cleachdadh na transceivers F-tile ann an innealan Intel AgilexTM.

Luchd-amais an dùil

Tha an sgrìobhainn seo airson an luchd-cleachdaidh a leanas:
· Dealbhaich ailtirean gus taghadh IP a dhèanamh aig ìre dealbhaidh dealbhaidh ìre siostam
· Luchd-dealbhaidh bathar-cruaidh nuair a bhios iad ag amalachadh an IP a-steach don dealbhadh ìre siostam aca
· Einnseanairean dearbhaidh aig ìrean atharrais ìre siostam agus dearbhadh bathar-cruaidh

Sgrìobhainnean co-cheangailte

Tha an clàr a leanas a’ liostadh sgrìobhainnean fiosrachaidh eile a tha co-cheangailte ris an F-Tile Serial Lite IV Intel FPGA IP.

Clàr 1 .

Sgrìobhainnean co-cheangailte

Iomradh

F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche

Duilleag dàta inneal Intel Agilex

Tuairisgeul
Tha an sgrìobhainn seo a’ toirt seachad ginealach, stiùireadh cleachdaidh, agus tuairisgeul gnìomh air dealbhadh F-Tile Serial Lite IV Intel FPGA IP ex.ampnas lugha ann an innealan Intel Agilex.
Tha an sgrìobhainn seo a’ toirt cunntas air feartan dealain, feartan suidse, sònrachaidhean rèiteachaidh, agus àm airson innealan Intel Agilex.

Clàr 2 .
CW RS-FEC PMA TX RX PAM4 NRZ

Acronyms and Glossary Acronym List
Acronym

Smachd leudachaidh Word Reed-Solomon Forward Mearachd Ceartachadh Ceangal Corporra Meadhanach Glacadair Glacadair Pulse-AmpLitude Modaladh 4-Ìre Neo-thilleadh-gu-neoni

a’ leantainn…

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.

ISO 9001: 2015 clàraichte

1. Mu dheidhinn an F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh Cleachdaiche 683074 | 2022.04.28

PCS MII XGMII

Acronym

Leudachadh còdadh corporra Sublayer Meadhanan Eadar-aghaidh Neo-eisimeileach 10 Gigabit Media Independent Interface

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 5

683074 | 2022.04.28 Cuir fios air ais

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Figear 1.

Tha F-Tile Serial Lite IV Intel FPGA IP freagarrach airson conaltradh dàta leud-bann àrd airson tagraidhean chip-to-chip, bòrd-gu-bòrd, agus backplane.

Tha an F-Tile Serial Lite IV Intel FPGA IP a’ toirt a-steach smachd ruigsinneachd meadhanan (MAC), sublayer còdadh corporra (PCS), agus blocaichean ceangail meadhanan corporra (PMA). Bidh an IP a’ toirt taic do astar gluasad dàta suas ri 56 Gbps gach sreath le ceithir slighean PAM4 aig a’ char as àirde no 28 Gbps gach sreath le 16 lannan NRZ aig a’ char as àirde. Tha an IP seo a ’tabhann leud-bann àrd, frèamaichean os cionn ìosal, cunntadh ìosal I / O, agus a’ toirt taic do scalability àrd anns gach àireamh de shlighean agus astar. Tha an IP seo cuideachd furasta ath-dhealbhadh le taic bho raon farsaing de ìrean dàta le modh Ethernet PCS den transceiver F-tile.

Tha an IP seo a’ toirt taic do dhà dhòigh tar-chuir:
· Modh bunaiteach - Is e modh sruthadh fìor a tha seo far a bheil dàta air a chuir às aonais a’ phacaid tòiseachaidh, cearcall falamh, agus deireadh pacaid gus leud-bann àrdachadh. Bidh an IP a’ gabhail a’ chiad dàta dligheach mar thoiseach spreadhaidh.
· Modh slàn - Is e modh gluasad pacaid a tha seo. Anns a 'mhodh seo, bidh an IP a' cur cearcall burst agus sioncranachaidh aig toiseach is deireadh pacaid mar chrìochan.

Diagram Bloc Àrd Ìre F-Tile Serial Lite IV

Eadar-aghaidh sruthadh Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * pìosan lannan (modh NRZ) / pìosan sreath 2 * n (modh PAM4)

TX MAC

Adaptor INSERT

MII ENCODE

PCS gnàthaichte

TX PCS

TX MII

EMIB ENCODE SRAMBLER FEC

TX PMA

n Lanes Bits (modh PAM4) / n Lanes Bits (modh NRZ)
Eadar-aghaidh sreathach TX

Eadar-aghaidh sruthadh Avalon RX
64 * pìosan lannan (modh NRZ) / pìosan sreath 2 * n (modh PAM4)

RX PCS

CW RMV

DESCEW

MII

& DÙTHCHAS ALIGN

RX MII

EMIB

Dì-chòdaich BLOC SYNC & DESCRAMBLER FEC

RX PMA

CSR

2n Lanes Bits (modh PAM4) / n Lanes Bits (modh NRZ) Eadar-aghaidh Sreathach RX
Clàr eadar-aghaidh le mapa cuimhne Avalon

Uirsgeul

Loidsig bog

Loidsig chruaidh

ISO 9001: 2015 clàraichte

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28 XNUMX

Faodaidh tu F-Tile Serial Lite IV a ghineadh dealbhadh Intel FPGA IP exampnas lugha gus barrachd ionnsachadh mu na feartan IP. Thoir sùil air F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche.
Fiosrachadh co-cheangailte · Tuairisgeul gnìomh air duilleag 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche

2.1. Fiosrachadh Sgaoileadh

Bidh dreachan IP Intel FPGA a’ maidseadh dreachan bathar-bog Intel Quartus® Prime Design gu ruige v19.1. A’ tòiseachadh ann an dreach bathar-bog Intel Quartus Prime Design Suite 19.2, tha sgeama dreach ùr aig Intel FPGA IP.

Faodaidh an àireamh tionndadh Intel FPGA IP (XYZ) atharrachadh le gach dreach bathar-bog Intel Quartus Prime. Atharrachadh ann an:

· Tha X a’ comharrachadh ath-sgrùdadh mòr air an IP. Ma bheir thu ùrachadh air bathar-bog Intel Quartus Prime, feumaidh tu an IP ath-nuadhachadh.
· Tha Y a’ comharrachadh gu bheil feartan ùra aig an IP. Ath-nuadhaich an IP agad gus na feartan ùra sin a thoirt a-steach.
· Tha Z a’ comharrachadh gu bheil an IP a’ toirt a-steach atharrachaidhean beaga. Ath-nuadhaich an IP agad gus na h-atharrachaidhean sin a ghabhail a-steach.

Clàr 3 .

F-Tile Serial Lite IV Fiosrachadh fuasglaidh IP Intel FPGA

Tionndadh IP Nì Intel Quartus Prime Version Ceann-latha fuasglaidh Còd Òrdachaidh

5.0.0 22.1 2022.04.28 IP-SLITE4F

Tuairisgeul

2.2. Feartan le taic
Tha an clàr a leanas a’ liostadh na feartan a tha rim faighinn ann am F-Tile Serial Lite IV Intel FPGA IP:

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28 XNUMX

Clàr 4 .

F-Tile Serial Lite IV Feartan IP Intel FPGA

Feart

Tuairisgeul

Gluasad dàta

· Airson modh PAM4:
- Chan eil FHT a’ toirt taic ach do 56.1, 58, agus 116 Gbps gach sreath le suas ri 4 slighean.
- Bidh FGT a’ toirt taic do suas ri 58 Gbps gach sreath le suas ri 12 sreath aig a’ char as àirde.
Thoir sùil air Clàr 18 air duilleag 42 airson tuilleadh fiosrachaidh mu na h-ìrean dàta transceiver le taic airson modh PAM4.
· Airson modh NRZ:
- Chan eil FHT a’ toirt taic ach do 28.05 agus 58 Gbps gach sreath le suas ri 4 slighean.
- Tha FGT a’ toirt taic do suas ri 28.05 Gbps gach sreath le 16 sreath aig a’ char as àirde.
Thoir sùil air Clàr 18 air duilleag 42 airson tuilleadh fiosrachaidh mu na h-ìrean dàta transceiver le taic airson modh NRZ.
· A’ toirt taic do mhodhan sruthadh leantainneach (Bunasach) no pacaid (Làn).
· A’ toirt taic do phacaidean frèam os cionn ìosal.
· A’ toirt taic do ghluasad granularity byte airson gach meud spreadhaidh.
· A’ toirt taic do cho-thaobhadh sreath fèin-ghluasadach no neach-cleachdaidh.
· A’ toirt taic don ùine co-thaobhadh prògramaichte.

PCS

· A’ cleachdadh loidsig cruaidh IP a tha ag eadar-obrachadh le transceivers Intel Agilex F-tile airson lughdachadh goireas loidsig bog.
· A’ toirt taic do mhodh atharrachaidh PAM4 airson sònrachadh 100GBASE-KP4. Tha RS-FEC an-còmhnaidh air a chomasachadh sa mhodh atharrachaidh seo.
· A’ toirt taic do NRZ le modh atharrachaidh roghainneil RS-FEC.
· A’ toirt taic do chòdachadh còdaidh 64b/66b.

Lorg agus làimhseachadh mhearachdan

· A’ toirt taic do sgrùdadh mearachd CRC air slighean dàta TX agus RX. · A’ toirt taic do sgrùdadh mearachd ceangail RX. · A’ toirt taic do lorg mearachd RX PCS.

Eadar-aghaidhean

· A’ toirt taic do ghluasad pacaid làn duplex le ceanglaichean neo-eisimeileach.
· A’ cleachdadh eadar-cheangal puing-gu-puing gu iomadh inneal FPGA le latency gluasaid ìosal.
· A’ toirt taic do òrdughan a tha air an sònrachadh leis a’ chleachdaiche.

2.3. Ìre Taic Tionndadh IP

Tha am bathar-bog Intel Quartus Prime agus taic inneal Intel FPGA airson an F-Tile Serial Lite IV Intel FPGA IP mar a leanas:

Clàr 5 .

Tionndadh IP agus Ìre Taic

Intel Quartus Prime 22.1

Inneal transceivers Intel Agilex F-tile

Dealbhadh Bathar-cruaidh cruinneachaidh dreach IP

5.0.0

2.4. Taic ìre astar inneal
Tha an F-Tile Serial Lite IV Intel FPGA IP a’ toirt taic do na h-ìrean astair a leanas airson innealan Intel Agilex F-tile: · Ìre astair Transceiver: -1, -2, agus -3 · Ìre astair bunaiteach: -1, -2, agus - 3

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 8

Cuir fios air ais

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28 XNUMX

Fiosrachadh Co-cheangailte
Duilleag dàta inneal Intel Agilex Barrachd fiosrachaidh mun ìre dàta le taic ann an transceivers Intel Agilex F-tile.

2.5. Cleachdadh Goireasan agus Latency

Chaidh na goireasan agus an ùine airson an F-Tile Serial Lite IV Intel FPGA IP fhaighinn bho dhreach bathar-bog Intel Quartus Prime Pro Edition 22.1.

Clàr 6 .

Intel Agilex F-Tile Serial Lite IV Cleachdadh Goireasan IP Intel FPGA
Tha an tomhas latency stèidhichte air an latency turas cruinn bho chur-a-steach bunaiteach TX gu toradh cridhe RX.

Seòrsa Transceiver

Caochlaideach

Àireamh de mhodhan dàta dàta RS-FEC ALM

Latency (cearcall cloc bunaiteach TX)

FGT

28.05 Gbps NRZ 16

Ciorramaich bunaiteach 21,691 65

Slàn le ciorram 22,135 65

Bunasach comasach 21,915 189

Làn-chomasach 22,452 189

58 Gbps PAM4 12

Bunasach comasach 28,206 146

Làn-chomasach 30,360 146

FHT

58 Gbps NRZ

Bunasach comasach 15,793 146

Làn-chomasach 16,624 146

58 Gbps PAM4 4

Bunasach comasach 15,771 154

Làn-chomasach 16,611 154

116 Gbps PAM4 4

Bunasach comasach 21,605 128

Làn-chomasach 23,148 128

2.6. Èifeachdas Bandwidth

Clàr 7 .

Èifeachdas Bandwidth

Modh Transceiver caochlaideach

PAM4

Modh sruthadh RS-FEC

Làn-chomasach

Bunaiteach air a chomasachadh

Ìre eadar-aghaidh sreathach ann an Gbps (RAW_RATE)
Meud spreadhaidh de ghluasad ann an àireamh fhacail (BURST_SIZE) (1)
Ùine co-thaobhadh ann an cearcall a’ ghleoc (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Suidhichidhean

NRZ

Làn

Ciorramach

Air a chomasachadh

28.0

2,048

4,096

Ciorramaich bunaiteach 28.0

Air a chomasachadh 28.0

4,194,304

4,096

4,096 a’ leantainn…

(1) Tha am BURST_SIZE airson modh Bunasach a’ tighinn faisg air Infinity, mar sin thathas a’ cleachdadh àireamh mhòr.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28 XNUMX

Caochlaidhean

Suidhichidhean

còdachadh 64/66b

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Os cionn meud burst ann an àireamh fhacail (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Ùine comharra co-thaobhadh 81,915 ann an cearcall cloc (ALIGN_MARKER_PERIOD)

81,915

81,916

Leud comharra co-thaobhadh ann an 5

cearcall cloc

(ALIGN_MARKER_WIDTH)

Èifeachdas leud-bann (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Ìre èifeachdach (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Tricead cloc cleachdaiche as àirde (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Fiosrachadh co-cheangailte Ìre ceangail agus àireamhachadh èifeachd leud-bann air duilleag 40

(2) Anns a’ mhodh slàn, tha am meud BURST_SIZE_OVHD a’ toirt a-steach na START/END faclan smachd càraideach ann an sruth dàta.
(3) Airson modh bunaiteach, 's e 0 a th' ann am BURST_SIZE_OVHD a chionn 's nach eil START/END ann rè an t-srutha.
(4) Thoir sùil air Ìre Ceangail agus Àireamhachadh Èifeachdas Bandwidth airson obrachadh a-mach èifeachdas leud-bann.
(5) Thoir sùil air Ìre Ceangail agus Àireamhachadh Èifeachdas Bandwidth airson àireamhachadh reata èifeachdach.
(6) Thoir sùil air Ìre Ceangail agus Àireamhachadh Èifeachdas Bandwidth airson àireamhachadh tricead gleoc luchd-cleachdaidh as àirde.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 10

Cuir fios air ais

683074 | 2022.04.28 Cuir fios air ais

3. Toiseach tòiseachaidh

3.1. A’ stàladh agus a’ ceadachadh Intel FPGA IP Cores

Tha stàladh bathar-bog Intel Quartus Prime a’ toirt a-steach leabharlann IP Intel FPGA. Tha an leabharlann seo a’ toirt seachad mòran choraichean IP feumail airson do chleachdadh cinneasachaidh gun fheum air cead a bharrachd. Feumaidh cuid de choraichean Intel FPGA IP cead air leth a cheannach airson cleachdadh cinneasachaidh. Leigidh Modh Measaidh IP Intel FPGA leat measadh a dhèanamh air na coraichean ceadachd Intel FPGA IP sin ann an atharrais agus bathar-cruaidh, mus co-dhùin thu cead bunaiteach IP riochdachaidh iomlan a cheannach. Cha leig thu leas ach làn chead toraidh a cheannach airson coraichean Intel IP ceadaichte às deidh dhut deuchainn bathar-cruaidh a chrìochnachadh agus a bhith deiseil airson an IP a chleachdadh ann an cinneasachadh.

Bidh bathar-bog Intel Quartus Prime a’ stàladh coraichean IP anns na h-àiteachan a leanas gu bunaiteach:

Figear 2.

Slighe stàlaidh bunaiteach IP
intelFPGA (_pro) quartus - A ’toirt a-steach ip bathar-bog Intel Quartus Prime - A’ toirt a-steach leabharlann IP Intel FPGA agus coraichean IP treas-phàrtaidh altera - A ’toirt a-steach còd stòr leabharlann Intel FPGA IP - A’ toirt a-steach stòr IP Intel FPGA files

Clàr 8 .

Àiteachan stàlaidh bunaiteach IP

Àite

Bathar-bog

: intelFPGA_proquartusipaltera

Deasachadh Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Àrd-ùrlar Windows * Linux *

Thoir an aire:

Chan eil bathar-bog Intel Quartus Prime a’ toirt taic do dh’ àiteachan san t-slighe stàlaidh.

3.1.1. Modh measaidh IP Intel FPGA
Leigidh am Modh Measaidh IP Intel FPGA an-asgaidh dhut measadh a dhèanamh air coraichean IP ceadachd Intel FPGA ann an atharrais agus bathar-cruaidh mus dèan thu ceannach. Tha Modh Measaidh IP Intel FPGA a’ toirt taic do na measaidhean a leanas gun chead a bharrachd:
· Dèan atharrais air giùlan cridhe IP ceadaichte Intel FPGA san t-siostam agad. · Dearbhaich comas-gnìomh, meud, agus astar a’ chridhe IP gu sgiobalta agus gu furasta. · Cruthaich prògramadh innealan cuibhrichte le ùine files airson dealbhaidhean anns a bheil coraichean IP. · Dèan prògram air inneal leis a’ chridhe IP agad agus dearbhaich do dhealbhadh ann am bathar-cruaidh.

ISO 9001: 2015 clàraichte

3. Toiseach tòiseachaidh
683074 | 2022.04.28 XNUMX
Tha Modh Luachaidh IP Intel FPGA a’ toirt taic do na modhan obrachaidh a leanas:
· Tethered - A’ ceadachadh an dealbhadh anns a bheil an Intel FPGA IP ceadaichte a ruith gu bràth le ceangal eadar do bhòrd agus an coimpiutair aoigheachd. Feumaidh modh tethered buidheann gnìomh deuchainn còmhla sreathach (JTAG) càball ceangailte eadar an JTAG port air do bhòrd agus an coimpiutair aoigheachd, a tha a’ ruith an Intel Quartus Prime Programmer fad ùine measaidh bathar-cruaidh. Chan fheum am Prògramadair ach stàladh as lugha de bhathar-bog Intel Quartus Prime, agus chan fheum e cead Intel Quartus Prime. Bidh an coimpiutair aoigheachd a’ cumail smachd air an ùine measaidh le bhith a’ cur comharra bho àm gu àm chun inneal tron inneal JTAG port. Ma tha a h-uile cores IP ceadaichte anns a’ mhodh dealbhaidh taic ceangailte, ruithidh an ùine measaidh gus an tig measadh bunaiteach IP gu crìch. Ma tha a h-uile gin de na coraichean IP a 'toirt taic do ùine measaidh gun chrìoch, chan eil ùine aig an inneal.
· Untethered - A’ ceadachadh an dealbhadh anns a bheil an IP ceadaichte a ruith airson ùine chuingealaichte. Bidh an cridhe IP a ’tilleadh gu modh neo-cheangailte ma tha an inneal a’ dì-cheangal bhon choimpiutair aoigheachd a tha a ’ruith bathar-bog Intel Quartus Prime. Bidh an cridhe IP cuideachd a’ tilleadh gu modh gun cheangal mura h-eil cridhe IP ceadaichte sam bith eile san dealbhadh a’ toirt taic do mhodh tethered.
Nuair a thig an ùine measaidh gu crìch airson Intel FPGA IP ceadaichte sam bith san dealbhadh, stadaidh an dealbhadh ag obair. Bidh a h-uile cores IP a bhios a’ cleachdadh Modh Measaidh IP Intel FPGA a ’dol a-mach aig an aon àm nuair a bhios cridhe IP sam bith san dealbhadh a’ dol a-mach. Nuair a thig an ùine measaidh gu crìch, feumaidh tu inneal FPGA ath-chlàradh mus lean thu air adhart le dearbhadh bathar-cruaidh. Gus cleachdadh cridhe IP a leudachadh airson cinneasachadh, ceannaich làn chead cinneasachaidh airson cridhe IP.
Feumaidh tu an cead a cheannach agus iuchair làn chead toraidh a ghineadh mus urrainn dhut prògramadh inneal gun bhacadh a ghineadh file. Rè Modh Measaidh IP Intel FPGA, chan eil an Compiler a ’gineadh ach prògramadh inneal le ùine cuibhrichte file ( _time_limited.sof) a thig gu crìch aig a’ chrìoch ùine.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 12

Cuir fios air ais

3. Toiseach tòiseachaidh 683074 | 2022.04.28

Figear 3.

Sruth modh measaidh IP Intel FPGA
Stàlaich am bathar-bog Intel Quartus Prime le Leabharlann IP Intel FPGA

Dèan parameterize agus cuir air adhart Intel FPGA IP Core le cead

Dearbhaich an IP ann an Simulator le taic

Cuir ri chèile an dealbhadh ann am bathar-bog Intel Quartus Prime

Cruthaich prògramadh inneal cuibhrichte le ùine File

Dèan prògram air inneal Intel FPGA agus dearbhaich gnìomhachd air a’ Bhòrd
Chan eil IP deiseil airson cleachdadh cinneasachaidh?
Tha Ceannaich làn riochdachadh
Cead IP

Thoir an aire:

Cuir a-steach IP ceadaichte ann am bathar malairteach
Thoir sùil air an stiùireadh cleachdaiche aig gach cridhe IP airson ceumannan parameterization agus mion-fhiosrachadh buileachaidh.
Bidh Intel a’ ceadachadh coraichean IP air stèidh gach suidheachan, sìorraidh. Tha cìs a’ cheadachais a’ toirt a-steach cumail suas agus taic sa chiad bhliadhna. Feumaidh tu an cùmhnant cumail suas ùrachadh gus ùrachaidhean fhaighinn, rèiteachadh bug, agus taic theicnigeach nas fhaide na a’ chiad bhliadhna. Feumaidh tu làn chead riochdachaidh a cheannach airson coraichean IP Intel FPGA a dh’ fheumas cead riochdachaidh, mus cruthaich thu prògramadh files a dh’ fhaodadh tu a chleachdadh airson ùine gun chrìoch. Rè Modh Measaidh IP Intel FPGA, chan eil an Compiler a ’gineadh ach prògramadh inneal le ùine cuibhrichte file ( _time_limited.sof) a thig gu crìch aig a’ chrìoch ùine. Gus na h-iuchraichean cead riochdachaidh agad fhaighinn, tadhal air Ionad Ceadachd Fèin-sheirbheis Intel FPGA.
Bidh Aontaidhean Cead Bathar-bog Intel FPGA a’ riaghladh stàladh agus cleachdadh coraichean IP ceadaichte, bathar-bog dealbhaidh Intel Quartus Prime, agus a h-uile cores IP gun chead.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 13

3. Toiseach tòiseachaidh 683074 | 2022.04.28
Fiosrachadh Co-cheangailte · Ionad Taic Ceadachd Intel FPGA · Ro-ràdh mu Stàladh agus Ceadachadh Bathar-bog Intel FPGA
3.2. A 'sònrachadh nam paramadairean IP agus na roghainnean
Leigidh deasaiche paramadair IP leat an atharrachadh IP àbhaisteach agad a rèiteachadh gu sgiobalta. Cleachd na ceumannan a leanas gus roghainnean IP agus crìochan a shònrachadh ann am bathar-bog Intel Quartus Prime Pro Edition.
1. Mura h-eil pròiseact Intel Quartus Prime Pro Edition agad mu thràth far am faod thu am F-Tile Serial Lite IV Intel FPGA IP agad fhilleadh a-steach, feumaidh tu fear a chruthachadh. a. Anns an Intel Quartus Prime Pro Edition, cliog File Draoidh Pròiseact Ùr gus pròiseact Quartus Prime ùr a chruthachadh, no File Pròiseact Fosgailte gus pròiseact Quartus Prime a th’ ann mar-thà fhosgladh. Bidh an draoidh gad bhrosnachadh gus inneal a shònrachadh. b. Sònraich an teaghlach inneal Intel Agilex agus tagh inneal F-tile cinneasachaidh a choinnicheas ri riatanasan ìre astar an IP. c. Cliog Crìochnaich.
2. Anns a 'Catalog IP, lorg agus tagh F-Tile Serial Lite IV Intel FPGA IP. Nochdaidh an uinneag Atharrachadh IP ùr.
3. Sònraich ainm àrd-ìre airson an atharrachadh IP àbhaisteach ùr agad. Bidh an deasaiche paramadair a’ sàbhaladh na roghainnean atharrachaidh IP ann an a file ainmeachadh .ip.
4. Cliog OK. Nochdaidh deasaiche paramadair. 5. Sònraich na crìochan airson an eadar-dhealachadh IP agad. Thoir sùil air an roinn Parameter airson
fiosrachadh mu pharaimearan IP F-Tile Serial Lite IV Intel FPGA. 6. Optionally, a ghineadh testbench atharrais no cruinneachadh agus dealbhadh bathar-cruaidh
example, lean an stiùireadh anns an Design Example Stiùireadh Cleachdaiche. 7. Cliog Generate HDL. Nochdaidh bogsa deasbaid Generation. 8. Sònraich toradh file roghainnean ginealach, agus an uairsin cliog Generate. An tionndadh IP
files gineadh a rèir do shònrachaidhean. 9. Cliog Crìochnaich. Bidh an deasaiche paramadair a’ cur ris an àrd-ìre .ip file ris an t-sruth
pròiseact gu fèin-obrachail. Ma thèid iarraidh ort am faidhle .ip file chun phròiseact, cliog air Pròiseact Cuir ris / Thoir air falbh Files ann am Pròiseact gus an file. 10. Às deidh dhut an eadar-dhealachadh IP agad a ghineadh agus a ghluasad, dèan sònrachaidhean prìne iomchaidh gus puirt a cheangal agus paramadairean RTL iomchaidh sam bith a shuidheachadh.
Paramadairean fiosrachaidh co-cheangailte air duilleag 42
3.3. Gineadh File Structar
Bidh bathar-bog Intel Quartus Prime Pro Edition a’ gineadh an toradh IP a leanas file structar.
Airson fiosrachadh mun file structar an dealbhadh example, thoir sùil air an F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 14

Cuir fios air ais

3. Toiseach tòiseachaidh 683074 | 2022.04.28

Figear 4. F-Tile Serial Lite IV Intel FPGA IP air a ghineadh Files
.ip - amalachadh IP file

Atharrachadh IP files

_ Atharrachadh IP files

example_dealbhadh

.cmp – dearbhadh co-phàirt VHDL file _bb.v - Bogsa dubh Verilog HDL EDA synthesis file _inst.v agus .vhd – Sample templates instantiation .xml- aithisg XML file

Example àite airson do phrìomh dhealbhadh IP example files. Is e an t-àite bunaiteach example_design, ach thèid iarraidh ort slighe eile a shònrachadh.

.qgsimc - Liosta de pharaimearan atharrais gus taic a thoirt do ath-nuadhachadh mean air mhean .qgsynthc – Liosta de pharaimearan sintéise gus taic a thoirt do ath-nuadhachadh mean air mhean

.qip - Liosta de synthesis IP files

_generation.rpt- aithisg ginealach IP

.sopcinfo- Amalachadh slabhraidh inneal bathar-bog file .html- Dàta mapa ceangail is cuimhne

.csv – Tasgadh pin file

.spd – A’ cothlamadh sgriobtaichean atharrais fa leth

Samhlachadh files

IP synth files

.v Samhlachadh àrd-ìre file

.v Synthesis IP àrd-ìre file

Sgriobtaichean airson simulator

Leabharlannan subcore

synth
Synthesis subcore files

simi
Simulation subcore files

Clàr 9 .

F-Tile Serial Lite IV Intel FPGA IP air a ghineadh Files

File Ainm

Tuairisgeul

.ip

An siostam Dealbhaiche Àrd-ùrlar no atharrachadh IP àrd-ìre file. is e an t-ainm a bheir thu seachad an atharrachadh IP agad.

.cmp

Dearbhadh Co-phàirt VHDL (.cmp) file 's e teacsa file anns a bheil mìneachaidhean coitcheann ionadail agus puirt as urrainn dhut a chleachdadh ann an dealbhadh VHDL files.

.html

Aithisg anns a bheil fiosrachadh ceangail, mapa cuimhne a sheallas seòladh gach tràill a thaobh gach maighstir ris a bheil e ceangailte, agus sònrachaidhean paramadair.

_ginealach.rpt

Clàr ginealach IP no Dealbhaiche Àrd-ùrlar file. Geàrr-chunntas de na teachdaireachdan rè gineadh IP.

.qgsimc

Liosta de pharaimearan atharrais gus taic a thoirt do ath-nuadhachadh mean air mhean.

.qgsynthc

Liosta de pharaimearan synthesis gus taic a thoirt do ath-nuadhachadh mean air mhean.

.qip

A’ toirt a-steach a h-uile fiosrachadh riatanach mun phàirt IP gus am pàirt IP fhilleadh a-steach agus a chuir ri chèile ann am bathar-bog Intel Quartus Prime.
a’ leantainn…

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 15

3. Toiseach tòiseachaidh 683074 | 2022.04.28

File Ainm .sopcinfo
.csv .spd _bb.v _inst.v or _inst.vhd .regmap
.svd
.v or .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Tuairisgeul
A’ toirt cunntas air na ceanglaichean agus paramadairean co-phàirteach IP anns an t-siostam Dealbhadair Àrd-ùrlar agad. Faodaidh tu na tha ann a pharsadh gus riatanasan fhaighinn nuair a leasaicheas tu draibhearan bathar-bog airson co-phàirtean IP. Bidh innealan sìos an abhainn mar an t-sreath innealan Nios® II a’ cleachdadh seo file. Tha an .sopcinfo file agus an siostam.h file a chaidh a chruthachadh airson sreath innealan Nios II a’ toirt a-steach fiosrachadh mapa seòlaidh airson gach tràill an coimeas ri gach maighstir a gheibh cothrom air an tràill. Faodaidh mapa seòlaidh eadar-dhealaichte a bhith aig diofar mhaighstirean gus faighinn gu pàirt sònraichte de thràillean.
Tha fiosrachadh ann mu inbhe ùrachadh na h-earrainn IP.
Cuir a-steach a dhìth file airson ip-make-simscript gus sgriobtaichean atharrais a ghineadh airson simuladairean le taic. Tha an .spd file tha liosta ann de files air a chruthachadh airson atharrais, còmhla ri fiosrachadh mu chuimhneachain as urrainn dhut a thòiseachadh.
Faodaidh tu am bogsa dubh Verilog (_bb.v) a chleachdadh file mar dhearbhadh modal falamh airson a chleachdadh mar bhogsa dubh.
HDL example teamplaid instantiation. Faodaidh tu na tha ann an seo a chopaigeadh agus a phasgadh file a-steach don HDL agad file gus an atharrachadh IP a luathachadh.
Ma tha fiosrachadh clàraidh aig an IP, .regmap file gineadh. Tha an .regmap file a’ toirt cunntas air fiosrachadh mapa a’ chlàir air eadar-aghaidh maighstirean is thràillean. Seo file a’ cur ris an .sopcinfo file le bhith a’ toirt seachad fiosrachadh clàraidh nas mionaidiche mun t-siostam. Tha seo ga dhèanamh comasach taisbeanadh clàr views agus staitistig gnàthaichte cleachdaiche ann an Console an t-Siostaim.
A’ leigeil le innealan deasbaid siostam pròiseasar cruaidh (HPS) gu view na mapaichean clàr de iomaill ceangailte ri HPS ann an siostam Dealbhadair Àrd-ùrlar. Rè synthesis, tha an .svd files airson eadar-aghaidh tràillean a tha rim faicinn le maighstirean System Console air an stòradh anns an .sof file anns an roinn deasbaid. Bidh System Console a’ leughadh na h-earrainn seo, a dh’ fhaodas Dealbhaiche Àrd-ùrlar a cheasnachadh airson fiosrachadh mapa clàraidh. Airson tràillean siostam, faodaidh Dealbhaiche Àrd-ùrlar faighinn gu na clàran le ainm.
HDL files a chuireas sa bhad gach fo-mhodal no IP cloinne airson synthesis no atharrais.
Tha sgriobt ModelSim */QuestaSim* ann msim_setup.tcl gus atharrais a stèidheachadh agus a ruith.
Tha sgriobt slige ann vcs_setup.sh gus atharrais VCS* a stèidheachadh agus a ruith. Tha sgriobt shligean ann vcsmx_setup.sh agus synopsys_sim.setup file gus atharrais VCS MX a stèidheachadh agus a ruith.
Tha sgriobt shligean ann xcelium_setup.sh agus suidheachadh eile files gus atharrais Xcelium * a stèidheachadh agus a ruith.
Tha HDL ann files airson na fo-mhodalan IP.
Airson gach eòlaire IP cloinne a chaidh a chruthachadh, bidh Dealbhaiche Àrd-ùrlar a’ gineadh synth / agus sim / fo-eòlairean.

3.4. A’ dèanamh atharrais air Intel FPGA IP Cores
Tha bathar-bog Intel Quartus Prime a’ toirt taic do shamhlachadh RTL bunaiteach IP ann an simuladairean sònraichte EDA. Bidh gineadh IP gu roghnach a’ cruthachadh atharrais files, a’ toirt a-steach am modail atharrais gnìomh, being testbench sam bith (no example dealbhadh), agus sgriobtaichean rèiteachaidh simuladair sònraichte airson gach cridhe IP. Faodaidh tu am modal atharrais gnìomh a chleachdadh agus being testbench no example dealbhadh airson atharrais. Faodaidh toradh gineadh IP cuideachd a bhith a’ toirt a-steach sgriobtaichean gus being deuchainn sam bith a chuir ri chèile agus a ruith. Tha na sgriobtaichean a’ liostadh a h-uile modal no leabharlann a dh’ fheumas tu gus an cridhe IP agad a shamhlachadh.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 16

Cuir fios air ais

3. Toiseach tòiseachaidh 683074 | 2022.04.28

Tha am bathar-bog Intel Quartus Prime a’ toirt seachad amalachadh le mòran simuladairean agus a’ toirt taic do dh’iomadh sruthan atharrais, a’ toirt a-steach na sruthan atharrais scripte agus àbhaisteach agad fhèin. Ge bith dè an sruth a thaghas tu, bidh atharrais bunaiteach IP a’ toirt a-steach na ceumannan a leanas:
1. Cruthaich IP HDL, testbench (no example dealbhadh), agus sgriobt suidheachadh simuladair files.
2. Stèidhich an àrainneachd simuladair agad agus sgriobtaichean atharrais sam bith.
3. Cuir ri chèile leabharlannan modail atharrais.
4. Ruith an simuladair agad.

3.4.1. A 'samhlachadh agus a' dearbhadh an dealbhadh

Gu gnàthach, bidh an deasaiche paramadair a’ gineadh sgriobtaichean a tha sònraichte do simuladair anns a bheil òrdughan gus modalan IP Intel FPGA agus leabharlann modal atharrais a chuir ri chèile, a mhìneachadh agus a shamhlachadh. files. Faodaidh tu na h-òrdughan a chopaigeadh a-steach don sgriobt deuchainn samhlaidh agad, no an deasachadh files gus òrdughan a chuir ri chèile airson do dhealbhadh agus being deuchainn a chuir ri chèile, a mhìneachadh agus a shamhlachadh.

Clàr 10. Sgriobtaichean Intel FPGA IP Core Simulation

Simulator

File Eòlaire

Modail Sim

_sim/neach-comhairle

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Sgriobt msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Synthesizing IP Cores ann an Innealan EDA eile
Gu roghnach, cleachd inneal EDA eile le taic gus dealbhadh a cho-chur a tha a’ toirt a-steach coraichean IP Intel FPGA. Nuair a ghineas tu an synthesis bunaiteach IP files airson a chleachdadh le innealan synthesis EDA treas-phàrtaidh, faodaidh tu liosta measaidh sgìre agus ùine a chruthachadh. Gus gineadh a chomasachadh, tionndaidh air Cruthaich tuairmsean ùine agus ghoireasan airson innealan synthesis EDA treas-phàrtaidh nuair a bhios tu a’ gnàthachadh an atharrachadh IP agad.
Tha an lìonra tuairmse sgìre agus ùine a’ toirt cunntas air prìomh cheangal IP agus ailtireachd, ach chan eil e a’ toirt a-steach mion-fhiosrachadh mun fhìor ghnìomhachd. Leigidh am fiosrachadh seo le cuid de dh’ innealan synthesis treas-phàrtaidh cunntas a thoirt air tuairmsean sgìre agus ùine nas fheàrr. A bharrachd air an sin, faodaidh innealan synthesis am fiosrachadh tìm a chleachdadh gus optimizations stèidhichte air ùine a choileanadh agus càileachd thoraidhean adhartachadh.
Bidh bathar-bog Intel Quartus Prime a’ gineadh an _syn.v lìon-liosta file ann an cruth Verilog HDL, ge bith dè an toradh file cruth a shònraich thu. Ma chleachdas tu an liosta lìon seo airson synthesis, feumaidh tu am pasgan bunaiteach IP a thoirt a-steach file .v or .vhd sa phròiseact Intel Quartus Prime agad.

(7) Mura do shuidhich thu an roghainn inneal EDA - a leigeas leat simuladairean EDA treas-phàrtaidh a thòiseachadh bho bhathar-bog Intel Quartus Prime - ruith an sgriobt seo ann an consol ModelSim no QuestaSim simuladair Tcl (chan ann ann am bathar-bog Intel Quartus Prime Tcl console) gus mearachdan sam bith a sheachnadh.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 17

3. Toiseach tòiseachaidh 683074 | 2022.04.28
3.6. A 'cur ri chèile an Dealbhadh Làn
Faodaidh tu an àithne Start Compilation a chleachdadh air a’ chlàr Processing ann am bathar-bog Intel Quartus Prime Pro Edition gus do dhealbhadh a chuir ri chèile.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 18

Cuir fios air ais

683074 | 2022.04.28 Cuir fios air ais

4. Tuairisgeul gnìomh

Figear 5.

Tha F-Tile Serial Lite IV Intel FPGA IP air a dhèanamh suas de MAC agus Ethernet PCS. Bidh an MAC a’ conaltradh ris a’ PCS àbhaisteach tro eadar-aghaidh MII.

Tha an IP a’ toirt taic do dhà mhodh atharrachaidh:
· PAM4 - A’ toirt seachad 1 gu 12 àireamh de shlighean airson taghadh. Bidh an IP an-còmhnaidh a’ toirt dà sheanail PCS airson gach sreath ann am modh atharrachaidh PAM4.
· NRZ - A’ toirt seachad àireamh 1 gu 16 de shlighean airson taghadh.

Bidh gach modh atharrachaidh a’ toirt taic do dhà mhodh dàta:
· Modh bunaiteach - Is e modh sruthadh fìor a tha seo far a bheil dàta air a chuir às aonais a’ phacaid tòiseachaidh, cearcall falamh, agus deireadh pacaid gus leud-bann àrdachadh. Bidh an IP a’ gabhail a’ chiad dàta dligheach mar thoiseach spreadhaidh.

Gluasad dàta modh bunaiteach tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 clàraichte

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 6.

· Modh slàn - Seo am modh pacaid gluasad dàta. Anns a 'mhodh seo, bidh an IP a' cur cearcall burst agus sioncranachaidh aig toiseach agus deireadh pacaid mar chrìochan.

Gluasad dàta làn mhodh tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Fiosrachadh Co-cheangailte · F-Tile Serial Lite IV Intel FPGA IP Overview air duilleag 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche

4.1. Slighe-dàta TX
Tha an t-slighe-dàta TX air a dhèanamh suas de na pàirtean a leanas: · MAC adapter · Bloc cuir a-steach facal smachd · CRC · MII encoder · bloc PCS · bloc PMA

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 20

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28
Figear 7. TX Datapath

Bho loidsig luchd-cleachdaidh

TX MAC

Eadar-aghaidh sruthadh Avalon

Adaptor MAC

Cuir a-steach facal smachd

CRC

MII Encoder

MII Eadar-aghaidh Custom PCS
PCS agus PMA

Eadar-aghaidh sreathach TX gu inneal FPGA eile

4.1.1. TX MAC Adapter
Bidh an adapter TX MAC a ’cumail smachd air sgaoileadh dàta gu loidsig an neach-cleachdaidh a’ cleachdadh eadar-aghaidh sruthadh Avalon®. Tha am bloc seo a’ toirt taic do sgaoileadh fiosrachaidh a tha air a mhìneachadh leis an neach-cleachdaidh agus smachd sruthadh.

A’ gluasad fiosrachadh a tha air a shònrachadh leis a’ chleachdaiche

Ann am modh slàn, tha an IP a’ toirt seachad an comharra tx_is_usr_cmd as urrainn dhut a chleachdadh gus cearcall fiosrachaidh a tha air a mhìneachadh leis a’ chleachdaiche a thòiseachadh leithid tar-chur XOFF/XON gu loidsig an neach-cleachdaidh. Faodaidh tu an cearcall tar-chuir fiosrachaidh a tha air a mhìneachadh leis a’ chleachdaiche a thòiseachadh le bhith a’ cur a’ chomharra seo an cèill agus am fiosrachadh a ghluasad a’ cleachdadh tx_avs_data còmhla ri dearbhadh comharran tx_avs_startofpacket agus tx_avs_valid. Bidh am bloc an uairsin a’ deassert an tx_avs_ready airson dà chuairt.

Thoir an aire:

Chan eil am feart fiosrachaidh a tha air a mhìneachadh leis a’ chleachdaiche ri fhaighinn ach ann am modh Làn.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 21

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 8.

Smachd sruth

Tha suidheachaidhean ann far nach eil an TX MAC deiseil airson dàta fhaighinn bho loidsig an neach-cleachdaidh leithid rè pròiseas ath-thaobhadh ceangail no nuair nach eil dàta ri fhaighinn airson a thoirt seachad bho loidsig an neach-cleachdaidh. Gus call dàta a sheachnadh mar thoradh air na cumhaichean sin, bidh an IP a ’cleachdadh a’ chomharra tx_avs_ready gus smachd a chumail air sruthadh dàta bho loidsig an neach-cleachdaidh. Bidh an IP a 'deasachadh a' chomharra nuair a thig na cumhaichean a leanas:
· Nuair a thèid tx_avs_startofpacket a dhearbhadh, tha tx_avs_ready deasaichte airson cearcall aon ghleoc.
· Nuair a thèid tx_avs_endofpacket a dhearbhadh, tha tx_avs_ready deasaichte airson cearcall aon ghleoc.
· Nuair a thèid CWn càraideach sam bith a chuir an cèill tha tx_avs_ready deasaichte airson dà chearcall cloc.
· Nuair a bhios cuir a-steach comharra co-thaobhadh RS-FEC a’ tachairt aig an eadar-aghaidh àbhaisteach PCS, tha tx_avs_ready deasserted airson ceithir cuairtean cloc.
· Bidh a h-uile cearcall cloc bunaiteach 17 Ethernet ann am modh atharrachaidh PAM4 agus a h-uile cearcall cloc bunaiteach 33 Ethernet ann am modh atharrachaidh NRZ. Tha an tx_avs_ready deasserted airson cearcall aon uaireadair.
· Nuair a bhios loidsig luchd-cleachdaidh deasserts tx_avs_valid nuair nach eil sgaoileadh dàta ann.

Tha na diagraman tìm a leanas mar exampnas lugha de TX MAC adapter a’ cleachdadh tx_avs_ready airson smachd sruthadh dàta.

Smachd srutha le tx_avs_valid Deassertion agus START/END Paidhir CWs

tx_core_cliceadh

tx_avs_valid tx_avs_data

D1 D2 D3

Deassert chomharran dligheach

D5 D6

tx_avs_ready tx_avs_startofpacket

Deasserts comharran deiseil airson dà chearcall gus END-STRT CW a chuir a-steach

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN CRÌOCH STRT D0 D1 D2 D3 falamh D4

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 22

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 9.

Smachd sruthadh le cuir a-steach comharra co-thaobhadh
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN +1

i_sl_tx_mii_dligheach

i_sl_tx_mii_d[63:0]

Dn-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Figear 10.

Smachd sruthadh le CWs le paidhir START/END Aig an aon àm ri cuir a-steach comharran co-thaobhadh

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_deiseil

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CRÌOCH STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CRÌOCH STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CRÌOCH STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 CRÌOCH STRT D0

i_sl_tx_mii_dligheach

i_sl_tx_mii_d[63:0]

Dn-1

CRÌOCH STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Facal smachd (CW) Cuir a-steach
Bidh an F-Tile Serial Lite IV Intel FPGA IP a’ togail CWn stèidhichte air na comharran cuir a-steach bho loidsig an neach-cleachdaidh. Tha na CWn a’ comharrachadh delimiters pacaid, fiosrachadh inbhe tar-chuir no dàta luchd-cleachdaidh chun bhloc PCS agus tha iad a’ tighinn bho chòdan smachd XGMII.
Tha an clàr a leanas a’ sealltainn an tuairisgeul air na CWn le taic:

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 23

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Clàr 11 .
Tòiseachadh CRÌOCH ALIGN

Tuairisgeul air CWn le taic

Àireamh fhaclan (1 fhacal

= 64 pìosan)

Tha

EMPTY_CYC

Tha

IDLE

Chan eil

DÀTA

Tha

In-chòmhlan

Tuairisgeul
Tòisich delimiter dàta. Deireadh an delimiter dàta. Facal smachd (CW) airson co-thaobhadh RX. Cearcall falamh ann an gluasad dàta. IDLE (a-mach às a 'chòmhlan). Pàighidh.

Clàr 12. CW Field Description
Raon RSVD num_valid_bytes_eob
EMPTY eop sop seop co-thaobhadh CRC32 usr

Tuairisgeul
Raon glèidhte. Faodar a chleachdadh airson leudachadh san àm ri teachd. Ceangailte ri 0.
An àireamh de bytes dligheach san fhacal mu dheireadh (64-bit). Is e luach 3 bit a tha seo. · 3'b000: 8 bytes · 3'b001: 1 byte · 3'b010: 2 bytes · 3'b011: 3 bytes · 3'b100: 4 bytes · 3'b101: 5 bytes · 3'b110: 6 bytes · 3'b111: 7 bytes
Àireamh de dh’fhaclan neo-dhligheach aig deireadh burst.
A’ nochdadh eadar-aghaidh sruthadh RX Avalon gus comharra deireadh pacaid a dhearbhadh.
A’ nochdadh eadar-aghaidh sruthadh RX Avalon gus comharra tòiseachaidh pacaid a dhearbhadh.
A’ nochdadh eadar-aghaidh sruthadh RX Avalon gus tòiseachadh air pacaid agus deireadh pacaid a dhearbhadh san aon chearcall.
Thoir sùil air co-thaobhadh RX.
Eachdraidh prìsean stoc CRC air a thomhas.
A’ nochdadh gu bheil fiosrachadh a tha air a shònrachadh leis an neach-cleachdaidh anns an fhacal smachd (CW).

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 24

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

4.1.2.1. CW toiseach-spreadhaidh

Figear 11. Cruth CW tòiseachaidh-burst

Tòiseachadh

63:56

RSVD

55:48

RSVD

47:40

RSVD

dàta

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

seanail

7:0

'hFB(START)

smachd 7:0

Clàr 13 .

Ann am modh slàn, faodaidh tu an START CW a chuir a-steach le bhith a’ cur an cèill an comharra tx_avs_startofpacket. Nuair nach cuir thu an cèill ach an comharra tx_avs_startofpacket, tha am pìos sop air a shuidheachadh. Nuair a dhearbhas tu an dà chuid na comharran tx_avs_startofpacket agus tx_avs_endofpacket, tha am pìos seop air a shuidheachadh.

Tòiseachadh air Luachan Achaidh CW
Sop achaidh/seop
usr (8)
co-thaobhadh

Luach

A rèir a’ chomharra tx_is_usr_cmd:

1: Nuair a bhios tx_is_usr_cmd = 1

0: Nuair a bhios tx_is_usr_cmd = 0

Ann am modh bunaiteach, bidh an MAC a’ cur START CW às deidh an ath-shuidheachadh a bhith deas. Mura h-eil dàta ri fhaighinn, bidh an MAC an-còmhnaidh a’ cur EMPTY_CYC còmhla ri END agus START CWs gus an tòisich thu a’ cur dàta.

4.1.2.2. CW deireadh-spreadhaidh

Figear 12. Cruth CW deireadh-spreadhaidh

CRÌOCH

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

dàta 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop = 1 RSVD RSVD RSVD

RSVD

15:8

RSVD

FOLAMH

7:0

RSVD

àireamh_valid_bytes_eob

smachd

7:0

(8) Chan eil seo a’ faighinn taic ach ann am modh Làn.
Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 25

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Clàr 14 .

Bidh an MAC a’ cuir a-steach an END CW nuair a thèid an tx_avs_endofpacket a dhearbhadh. Anns an END CW tha an àireamh de bytes dligheach aig an fhacal dàta mu dheireadh agus am fiosrachadh CRC.

Is e luach CRC toradh 32-bit CRC airson an dàta eadar an START CW agus am facal dàta ron END CW.

Tha an clàr a leanas a’ sealltainn luachan nan raointean ann an CRÌOCH CW.

CRÌOCH CW Luachan Achaidh
Raon eop CRC32 num_valid_bytes_eob

Luach 1
Luach àireamhaichte CRC32. An àireamh de bytes dligheach aig an fhacal dàta mu dheireadh.

4.1.2.3. Co-thaobhadh Paidhir CW

Figear 13. Co-thaobhadh Cruth CW le paidhir

ALIGN CW Paidhir le START/END

Eadar-aghaidh XGMII 64+8bit

Tòiseachadh

63:56

RSVD

55:48

RSVD

47:40

RSVD

dàta

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 co-thaobhadh=1 seop=0

15:8

RSVD

7:0

'hFB

smachd 7:0

Eadar-aghaidh XGMII 64+8bit

CRÌOCH

63:56

'hFD

55:48

RSVD

47:40

RSVD

dàta

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

smachd 7:0

Tha an ALIGN CW na CW le paidhir le START/END no END/START CWs. Faodaidh tu an CW le paidhir ALIGN a chuir a-steach le bhith a’ cur an cèill an comharra tx_link_reinit, a’ suidheachadh a’ chunntair Ùine Co-thaobhadh, no a’ tòiseachadh ath-shuidheachadh. Nuair a thèid an CW paidhir ALIGN a chuir a-steach, tha an raon co-thaobhadh air a shuidheachadh gu 1 gus bloc co-thaobhadh an ghlacadair a thòiseachadh gus sgrùdadh a dhèanamh air co-thaobhadh dàta thar gach sreath.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 26

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Clàr 15 .

ALIGN CW Luachan Achaidh
Co-thaobhadh achaidh
eop sop usr seop

Luach 1 0 0 0 0

4.1.2.4. Cearcall falamh CW

Figear 14. Cruth CW cearcall falamh

EMPTY_CYC Paidhir le END/START

Eadar-aghaidh XGMII 64+8bit

CRÌOCH

63:56

'hFD

55:48

RSVD

47:40

RSVD

dàta

39:32 31:24

RSVD RSVD

23:16 eop = 0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

smachd 7:0

Eadar-aghaidh XGMII 64+8bit

Tòiseachadh

63:56

RSVD

55:48

RSVD

47:40

RSVD

dàta

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 co-thaobhadh=0 seop=0

15:8

RSVD

7:0

'hFB

smachd 7:0

Clàr 16 .

Nuair a dheasaicheas tu tx_avs_valid airson dà chearcall uaireadair ri linn spreadhadh, cuiridh an MAC a-steach EMPTY_CYC CW air a chàradh le END/START CWs. Faodaidh tu an CW seo a chleachdadh nuair nach eil dàta ri fhaighinn airson a chraoladh sa mhionaid.

Nuair a dheasaicheas tu tx_avs_valid airson aon chearcall, bidh an deassert IP tx_avs_valid airson dà uair san ùine tx_avs_valid deassertion gus paidhir END/START CWs a ghineadh.

EMPTY_CYC CW Luachan Achaidh
Co-thaobhadh achaidh
eop

Luach 0 0

a’ leantainn…

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 27

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Field sop usr seop

Luach 0 0 0

4.1.2.5. CW leisg

Figear 15. Cruth CW Idle

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

dàta

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

smachd 7:0

Bidh am MAC a’ cuir a-steach an IDLE CW nuair nach eil tar-chur ann. Rè na h-ùine seo, tha an comharra tx_avs_valid ìosal.
Faodaidh tu an IDLE CW a chleachdadh nuair a tha gluasad burst air a chrìochnachadh no nuair a tha an tar-chuir ann an staid leisg.

4.1.2.6. Facal dàta

Is e am facal dàta uallach pàighidh pacaid. Tha na pìosan smachd XGMII uile air an suidheachadh gu 0 ann an cruth facal dàta.

Figear 16. Cruth Facal Dàta

Eadar-aghaidh XGMII 64+8 pìosan

FOCAL DATA

63:56

dàta cleachdaiche 7

55:48

dàta cleachdaiche 6

47:40

dàta cleachdaiche 5

dàta

39:32 31:24

dàta cleachdaiche 4 dàta cleachdaiche 3

23:16

dàta cleachdaiche 2

15:8

dàta cleachdaiche 1

7:0

dàta cleachdaiche 0

smachd 7:0

4.1.3. TX CRC
Faodaidh tu am bloc TX CRC a chomasachadh le bhith a’ cleachdadh am paramadair Cumasaich CRC anns an Deasaiche Parameter IP. Tha am feart seo a’ faighinn taic an dà chuid ann am modhan Bunasach agus Làn.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 28

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Bidh an MAC a’ cur luach CRC ris an END CW le bhith a’ cur an cèill an comharra tx_avs_endofpacket. Ann am modh BASIC, chan eil ach an ALIGN CW còmhla ri END CW anns a bheil raon CRC dligheach.
Tha bloc TX CRC ag eadar-aghaidh leis an TX Control Word Insertion agus bloc Encode TX MII. Bidh bloc TX CRC a’ tomhas luach CRC airson dàta luach 64-bit gach cearcall a’ tòiseachadh bhon START CW suas chun END CW.
Faodaidh tu an comharra crc_error_inject a dhearbhadh gus dàta a thruailleadh a dh’aona ghnothach ann an sreath shònraichte gus mearachdan CRC a chruthachadh.

4.1.4. TX MII Encoder

Bidh an encoder TX MII a’ làimhseachadh tar-chuir a’ phacaid bhon MAC gu TX PCS.

Tha am figear a leanas a’ sealltainn pàtran an dàta air a’ bhus 8-bit MII ann am modh atharrachaidh PAM4. Bidh an START agus END CW a’ nochdadh aon uair anns gach dà shlighe MII.

Figear 17. Pàtran Dàta MII Modulation Modulation PAM4

Rothaireachd 1

Rothaireachd 2

Rothaireachd 3

Rothaireachd 4

Rothaireachd 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Tha am figear a leanas a’ sealltainn pàtran an dàta air a’ bhus 8-bit MII ann am modh atharrachaidh NRZ. Tha an START agus END CW a’ nochdadh anns a h-uile sreath MII.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 29

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 18. NRZ Modulation Modal Pàtran Dàta MII

Rothaireachd 1

Rothaireachd 2

Rothaireachd 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS agus PMA
Bidh an F-Tile Serial Lite IV Intel FPGA IP a’ rèiteachadh an transceiver F-tile gu modh Ethernet PCS.

4.2. Slighe-dàta RX
Tha na pàirtean a leanas anns an t-slighe-dàta RX: · Bloc PMA · Bloc PCS · MII decoder · CRC · Bloc Deasg · Bloc toirt air falbh Facal Smachd

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 30

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28
Figear 19. RX Datapath

Gu loidsig neach-cleachdaidh Avalon Streaming Interface
RX MAC
Smachd air toirt air falbh facal
Deasg

CRC

MII decoder

MII Eadar-aghaidh Custom PCS
PCS agus PMA

Eadar-aghaidh sreathach RX bho inneal FPGA eile
4.2.1. RX PCS agus PMA
Bidh an F-Tile Serial Lite IV Intel FPGA IP a’ rèiteachadh transceiver leac-F gu modh Ethernet PCS.
4.2.2. RX MII decoder
Bidh am bloc seo a’ comharrachadh a bheil comharran facal smachd agus co-thaobhadh ann an dàta a thig a-steach. Bidh an decoder RX MII a’ toirt a-mach dàta ann an cruth 1-bit dligheach, comharra comharra 1-bit, comharra smachd 1bit, agus dàta 64-bit gach sreath.
4.2.3. RX CRC
Faodaidh tu am bloc TX CRC a chomasachadh le bhith a’ cleachdadh am paramadair Dèan comas CRC anns an Deasaiche Parameter IP. Tha am feart seo a’ faighinn taic an dà chuid ann am modhan Bunasach agus Làn. Tha bloc RX CRC ag eadar-aghaidh leis na blocaichean RX Control Word Removal agus RX MII Decoder. Bidh an IP a’ dearbhadh comharra rx_crc_error nuair a thachras mearachd CRC.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 31

4. Tuairisgeul gnìomh 683074 | 2022.04.28
Bidh an IP a ’deasachadh an rx_crc_error aig a h-uile spreadhadh ùr. Tha e na thoradh air loidsig an neach-cleachdaidh airson làimhseachadh mhearachdan loidsig luchd-cleachdaidh.
4.2.4. RX Deasg
Bidh am bloc deasg RX a’ lorg na comharran co-thaobhadh airson gach sreath agus ag ath-thaobhadh an dàta mus tèid a chuir gu bloc gluasaid RX CW.
Faodaidh tu roghnachadh leigeil leis a’ chridhe IP an dàta airson gach sreath a cho-thaobhadh gu fèin-ghluasadach nuair a thachras mearachd co-thaobhadh le bhith a’ suidheachadh am paramadair Dèan comas air co-thaobhadh fèin-ghluasadach ann an Deasaiche paramadair IP. Ma chuireas tu am feart co-thaobhadh fèin-ghluasadach à comas, bidh an cridhe IP ag agairt an comharra rx_error gus mearachd co-thaobhadh a chomharrachadh. Feumaidh tu an rx_link_reinit a dhearbhadh gus am pròiseas co-thaobhadh sreatha a thòiseachadh nuair a thachras mearachd co-thaobhadh sreath.
Bidh an deasg RX a’ lorg na comharran co-thaobhadh stèidhichte air inneal stàite. Tha an diagram a leanas a’ sealltainn na stàitean anns a’ bhloc deasg RX.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 32

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 20.

Inneal stàite co-thaobhadh RX Deskew Lane le cairt sruthadh le comas co-thaobhadh fèin-ghluasadach
Tòisich

IDLE

Ath-shuidheachadh = 1 tha chan eil

A h-uile geama PCS

Chan eil

lannan deiseil?

Tha

FAIGHINN

A h-uile comharran sioncranachaidh no
air a lorg?
Tha
AIGINN

Chan eil
tha Ùine a-muigh?

Tha
Co-thaobhadh air chall?
no Deireadh

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 33

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 21.

Inneal stàite co-thaobhadh RX Deskew Lane le cairt sruthadh ciorramach co-thaobhadh fèin-ghluasadach
Tòisich

IDLE

Ath-shuidheachadh = 1 tha chan eil

A h-uile geama PCS

Chan eil

lannan deiseil?

Tha

Tha
rx_link_reinit =1
chan eil MEARACHD

no tha Timeout?

FAIGHINN
chan eil A h-uile comharra sioncranachaidh
air a lorg?
seadh ALIGN

Tha
Co-thaobhadh air chall?
Chan eil
Crìochnaich
1. Bidh am pròiseas co-thaobhadh a 'tòiseachadh le staid IDLE. Bidh am bloc a’ gluasad gu staid WAIT nuair a bhios a h-uile lann PCS deiseil agus rx_link_reinit deasserted.
2. Ann an staid WAIT, bidh am bloc a’ dèanamh cinnteach gu bheil na comharran a chaidh a lorg air an dearbhadh taobh a-staigh an aon chearcall. Ma tha an suidheachadh seo fìor, gluaisidh am bloc gu staid ALIGNED.
3. Nuair a tha am bloca ann an staid ALIGNED, tha e a 'sealltainn gu bheil na slighean air an co-thaobhadh. Anns an t-suidheachadh seo, tha am bloc a 'leantainn air adhart a' cumail sùil air co-thaobhadh an t-sreath agus a 'dèanamh cinnteach gu bheil na comharran gu lèir an làthair taobh a-staigh an aon chuairt. Mura h-eil co-dhiù aon chomharra an làthair anns an aon chearcall agus gu bheil am paramadair Dèan comas air co-thaobhadh fèin-ghluasadach air a shuidheachadh, thèid am bloca chun an

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 34

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

IDLE stàite gus am pròiseas co-thaobhadh ath-thòiseachadh. Mura h-eil Enable Auto Alinment air a shuidheachadh agus nach eil co-dhiù aon chomharra an làthair san aon chearcall, bidh am bloc a’ dol gu staid ERROR agus a’ feitheamh ri loidsig an neach-cleachdaidh gus comharra rx_link_reinit a dhearbhadh gus pròiseas co-thaobhadh sreath a thòiseachadh.

Figear 22. Ath-thaobhadh Caolshràid le Cumasaich Co-thaobhadh Auto air a chomasachadh rx_core_clk

rx_link_up

rx_link_reinit

agus_uile_marcairean

Stàit Deskw

AIGNEACHADH

IDLE

FAIGHINN

AIGNEACHADH

AUTO_ALIGN = 1

Figear 23. Ath-thaobhadh Caolshràid le Cumasaich Co-thaobhadh Auto ciorramach rx_core_clk

rx_link_up

rx_link_reinit

agus_uile_marcairean

Stàit Deskw

AIGNEACHADH

MEARACHD

IDLE

FAIGHINN

AIGNEACHADH

AUTO_ALIGN = 0
4.2.5. RX CW toirt air falbh
Bidh am bloc seo a’ còdachadh na CWn agus a’ cur dàta gu loidsig an neach-cleachdaidh a’ cleachdadh eadar-aghaidh sruthadh Avalon às deidh na CWn a thoirt air falbh.
Nuair nach eil dàta dligheach ri fhaighinn, deassert bloc toirt air falbh RX CW an comharra rx_avs_valid.
Ann am modh LÀN, ma tha am pìos cleachdaiche air a shuidheachadh, bidh am bloc seo a’ dearbhadh a’ chomharra rx_is_usr_cmd agus tha an dàta sa chiad chearcall gleoc air a chleachdadh mar fhiosrachadh no àithne a tha air a mhìneachadh leis a’ chleachdaiche.
Nuair a tha rx_avs_ready deasserts agus rx_avs_valid ag ràdh, bidh am bloc toirt air falbh RX CW a’ gineadh suidheachadh mearachd ann an loidsig an neach-cleachdaidh.
Tha na comharran sruthadh Avalon co-cheangailte ris a’ bhloc seo mar a leanas: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 35

4. Tuairisgeul gnìomh 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ri fhaighinn sa mhodh slàn a-mhàin)
4.3. F-Tile Serial Lite IV Ailtireachd Cloc IP Intel FPGA
Tha ceithir cuir a-steach gleoc aig an F-Tile Serial Lite IV Intel FPGA IP a ghineas clocaichean gu diofar bhlocaichean: · Cloc iomraidh transceiver (xcvr_ref_clk) - Cloc cuir a-steach bhon ghleoc a-muigh
chips no oscillators a bhios a’ gineadh clocaichean airson blocaichean PCS àbhaisteach TX MAC, RX MAC, agus TX agus RX. Thoir sùil air Parameters airson raon tricead le taic. · Cloc cridhe TX (tx_core_clk) - Tha an gleoc seo a ’tighinn bho transceiver PLL air a chleachdadh airson TX MAC. Tha an gleoc seo cuideachd na ghleoc toraidh bhon transceiver F-tile gus ceangal ri loidsig neach-cleachdaidh TX. · Cloc cridhe RX (rx_core_clk) - Tha an gleoc seo a’ tighinn bhon transceiver PLL air a chleachdadh airson RX deskew FIFO agus RX MAC. Tha an gleoc seo cuideachd na ghleoc toraidh bhon transceiver F-tile gus ceangal ri loidsig neach-cleachdaidh RX. · Cloc airson eadar-aghaidh ath-rèiteachaidh transceiver (reconfig_clk) - gleoc cuir a-steach bho chuairtean cloc taobh a-muigh no oscillators a bhios a’ gineadh clocaichean airson eadar-aghaidh ath-dhealbhachaidh transceiver leac-F ann an dà shlighean dàta TX agus RX. Tha tricead an uaireadair eadar 100 agus 162 MHz.
Tha an diagram bloca a leanas a’ sealltainn raointean gleoc F-Tile Serial Lite IV Intel FPGA IP agus na ceanglaichean taobh a-staigh an IP.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 36

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 24.

F-Tile Serial Lite IV Ailtireachd Cloc IP Intel FPGA

Oscillator

FPGA1
F-Tile Serial Lite IV Cloc Eadar-aghaidh Ath-rèiteachaidh Transceiver Intel FPGA IP
(ath-chumadh_clk)

tx_core_clkout (ceangal ri loidsig neach-cleachdaidh)

tx_core_clk= clk_pll_div64[meadhan_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Cloc eadar-aghaidh ath-rèiteachaidh transceiver

(ath-chumadh_clk)

Oscillator

rx_core_clk= clk_pll_div64[meadhan_ch]

rx_core_clkout (ceangal ri loidsig neach-cleachdaidh)

clk_pll_div64[meadhan_ch] clk_pll_div64[n-1:0]

Dàta TX eadar-aghaidh sruthadh Avalon
TX MAC

sreath_ceangal[n-1:0]

Deasg

FIFO

Eadar-aghaidh sruthadh Avalon RX Dàta RX MAC

Dàta RX eadar-aghaidh sruthadh Avalon
RX MAC

Deasg FIFO

rx_core_clkout (ceangal ri loidsig neach-cleachdaidh)

rx_core_clk= clk_pll_div64[meadhan_ch]

PCS gnàthaichte

sreath_ceangal[n-1:0]

TX MAC

Dàta TX eadar-aghaidh sruthadh Avalon

tx_core_clk= clk_pll_div64[meadhan_ch]

tx_core_clkout (ceangal ri loidsig neach-cleachdaidh)

Cloc iomraidh Transceiver (xcvr_ref_clk)
Cloc iomraidh Transceiver (xcvr_ref_clk)

Oscillator*

Uirsgeul

Inneal FPGA
Fearann cloc bunaiteach TX
Fearann cloc bunaiteach RX
Fearann cloc iomraidh transceiver inneal taobh a-muigh Comharran dàta

4.4. Ath-shuidheachadh agus Tòiseachadh Ceangail
Tha comharran ath-shuidheachadh eadar-dhealaichte aig MAC, F-tile Hard IP, agus blocaichean ath-rèiteachaidh: · Bidh blocaichean TX agus RX MAC a’ cleachdadh comharran ath-shuidheachadh tx_core_rst_n agus rx_core_rst_n. · tx_pcs_fec_phy_reset_n agus rx_pcs_fec_phy_reset_n ath-shuidheachadh draibhidh comharran
an rianadair ath-shuidheachadh bog gus an IP cruaidh F-tile ath-shuidheachadh. · Bidh bloc ath-rèiteachaidh a’ cleachdadh a’ chomharra ath-shuidheachadh reconfig_reset.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 37

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 25. Ath-shuidheachadh Ailtireachd
Dàta TX eadar-aghaidh sruthadh Avalon
MAC
Avalon Streaming SYNC Eadar-aghaidh RX Dàta

Sreathach FPGA F-leacach Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP cruaidh F-leac

Dàta Serial TX RX Dàta Sreathach

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ath-shuidheachadh loidsig
Fiosrachadh Co-cheangailte · Stiùireadh Ath-shuidheachadh air duilleag 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche
4.4.1. Sreath ath-shuidheachadh agus tòiseachaidh TX
Tha an t-sreath ath-shuidheachadh TX airson F-Tile Serial Lite IV Intel FPGA IP mar a leanas: 1. Dearbhaich tx_pcs_fec_phy_reset_n, tx_core_rst_n, agus reconfig_reset
aig an aon àm gus na blocaichean cruaidh IP, MAC, agus ath-rèiteachadh ath-shuidheachadh. Sgaoil tx_pcs_fec_phy_reset_n agus ath-rèiteachadh ath-shuidheachadh às deidh feitheamh tx_reset_ack gus dèanamh cinnteach gu bheil na blocaichean air an ath-shuidheachadh ceart. 2. Bidh an IP an uairsin ag ràdh gu bheil na comharran phy_tx_lanes_stable, tx_pll_locked, agus phy_ehip_ready às deidh ath-shuidheachadh tx_pcs_fec_phy_reset_n a leigeil ma sgaoil, gus sealltainn gu bheil an TX PHY deiseil airson a chuir a-mach. 3. Bidh an comharra tx_core_rst_n deasserts às deidh comharra phy_ehip_ready a 'dol àrd. 4. Bidh an IP a 'tòiseachadh a' sgaoileadh IDLE caractaran air an eadar-aghaidh MII aon uair 's gu bheil am MAC a-mach à ath-shuidheachadh. Chan eil feum air co-thaobhadh agus skewing TX oir tha a h-uile loidhne a’ cleachdadh an aon ghleoc. 5. Fhad 'sa tha e a' toirt seachad caractaran IDLE, tha an MAC a 'cur an cèill an comharra tx_link_up. 6. Bidh am MAC an uairsin a' tòiseachadh a' tar-chuir ALIGN le paidhir le START/END or END/START CW aig àm stèidhichte gus pròiseas co-thaobhadh loidhne a' ghlacadair ceangailte a thòiseachadh.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 38

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 26.

Diagram Ùine Ath-shuidheachadh agus Tòiseachaidh TX
ath-chumadh_sl_clk

ath-chumadh_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

ath-shuidheachadh_ath-shuidheachadh

ath-shuidheachadh_sl_ath-shuidheachadh

tx_ath-shuidheachadh_ack

tx_pll _ glaiste

phy_tx_lanes_seasmhach

phy_ehip_deiseil

tx_li nk_up

7
5 6 8

4.4.2. Seicheamh ath-shuidheachadh agus tòiseachaidh RX
Tha an t-sreath ath-shuidheachadh RX airson F-Tile Serial Lite IV Intel FPGA IP mar a leanas:
1. Dearbhaich rx_pcs_fec_phy_reset_n, rx_core_rst_n, agus reconfig_reset aig an aon àm gus ath-shuidheachadh cruaidh F-tile IP, MAC, agus blocaichean ath-rèiteachaidh. Sgaoil rx_pcs_fec_phy_reset_n agus ath-shuidheachadh ath-shuidheachadh an dèidh feitheamh airson rx_reset_ack gus dèanamh cinnteach gu bheil na blocaichean air an ath-shuidheachadh ceart.
2. Bidh an IP an uairsin ag ràdh gu bheil an comharra phy_rx_pcs_ready às deidh an ath-shuidheachadh PCS àbhaisteach a leigeil ma sgaoil, gus sealltainn gu bheil RX PHY deiseil airson a chuir a-mach.
3. Bidh an comharra rx_core_rst_n deasserts an dèidh phy_rx_pcs_ready comharra a 'dol àrd.
4. Tòisichidh an IP pròiseas co-thaobhadh an t-sreatha an dèidh dhan RX MAC ath-shuidheachadh a bhith air a leigeil ma sgaoil agus nuair a gheibhear ALIGN air a chàradh le START/END or END/START CW.
5. Tha am bloc deasg RX ag ràdh gu bheil an comharra rx_link_up aon uair 's gu bheil an co-thaobhadh airson a h-uile sreath deiseil.
6. Bidh an IP an uairsin a 'dearbhadh a' chomharra rx_link_up gu loidsig an neach-cleachdaidh gus innse gu bheil an ceangal RX deiseil airson fàilteachadh dàta a thòiseachadh.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 39

4. Tuairisgeul gnìomh 683074 | 2022.04.28

Figear 27. Diagram Ùine Ath-shuidheachadh agus Tòiseachaidh RX
ath-chumadh_sl_clk

ath-chumadh_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

ath-shuidheachadh_ath-shuidheachadh

ath-shuidheachadh_sl_ath-shuidheachadh

rx_reset_ack

rx_cdr_glasadh

rx_block_glasadh

rx_pcs_deiseil

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Ìre ceangail agus àireamhachadh èifeachd bandwidth

Tha an àireamhachadh èifeachdas leud-bann F-Tile Serial Lite IV Intel FPGA IP mar a leanas:

Èifeachdas leud-bann = raw_rate * 64/66 * (burst_size - burst_size_ovhd) / burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

Clàr 17. Bandwidth Èifeachdas caochlaideachd Tuairisgeul

Caochlaideach

Tuairisgeul

raw_rate burst_size

Is e seo an ìre bit a chaidh a choileanadh leis an eadar-aghaidh sreathach. raw_rate = leud SRDES * tricead gleoc transceiver Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Luach meud burst. Gus èifeachdas leud-bann cuibheasach obrachadh a-mach, cleachd luach meud burst cumanta. Airson an ìre as àirde, cleachd an luach meud burst as àirde.

spreadhadh_meud_ovhd

An luach os cionn meud burst.
Sa mhodh slàn, tha an luach burst_size_ovhd a' toirt iomradh air na CWs paidhir START agus END.
Sa mhodh Bunasach, chan eil burst_size_ovhd ann a chionn 's nach eil START is END paidhir CW ann.

align_marker_period

Luach na h-ùine far a bheil comharra co-thaobhadh air a chuir a-steach. Is e an luach cearcall cloc 81920 airson cruinneachadh agus 1280 airson atharrais luath. Gheibhear an luach seo bho loidsig chruaidh PCS.

align_marker_width srl4_align_period

An àireamh de chuairtean cloc far a bheil comharra comharrachaidh co-thaobhadh dligheach air a chumail àrd.
An àireamh de chuairtean cloc eadar dà chomharra co-thaobhadh. Faodaidh tu an luach seo a shuidheachadh a’ cleachdadh am paramadair Ùine Co-thaobhadh ann an Deasaiche Parameter IP.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 40

Cuir fios air ais

4. Tuairisgeul gnìomh 683074 | 2022.04.28
Tha an àireamhachadh ìre ceangail mar a leanas: Ìre èifeachdach = èifeachd leud-bann * raw_rate Gheibh thu an tricead gleoc cleachdaiche as àirde leis a’ cho-aontar a leanas. Tha an àireamhachadh tricead gleoc cleachdaiche as àirde a’ gabhail ris gu bheil sruthadh dàta leantainneach agus chan eil cearcall IDLE a’ tachairt aig loidsig an neach-cleachdaidh. Tha an ìre seo cudromach nuair a thathar a’ dealbhadh loidsig an neach-cleachdaidh FIFO gus cus FIFO a sheachnadh. Tricead cloc cleachdaiche as àirde = ìre èifeachdach / 64

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 41

683074 | 2022.04.28 Cuir fios air ais

5. Paramadairean

Clàr 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Tuairisgeul

Paramadair

Luach

Deònach

Tuairisgeul

Roghainnean dealbhaidh coitcheann

Seòrsa atharrachaidh PMA

· PAM4 · NRZ

PAM4

Tagh am modh atharrachaidh PCS.

Seòrsa PMA

· FHT · FGT

FGT

Tagh an seòrsa transceiver.

Eachdraidh prìsean stoc PMA

· Airson modh PAM4:
- Seòrsa transceiver FGT: 20 Gbps 58 Gbps
- Seòrsa transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Airson modh NRZ:
- Seòrsa transceiver FGT: 10 Gbps 28.05 Gbps
- Seòrsa transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

A’ sònrachadh an ìre dàta èifeachdach aig toradh an transceiver a’ toirt a-steach tar-chuir agus cosgaisean eile. Tha an luach air a thomhas leis an IP le bhith a’ cruinneachadh suas gu 1 ionad deicheach ann an aonad Gbps.

Modh PMA

· Duplex · Tx · Rx

Duplex

Airson seòrsa transceiver FHT, tha an stiùireadh le taic dà-fhillte a-mhàin. Airson seòrsa transceiver FGT, is e an stiùireadh le taic Duplex, Tx, agus Rx.

An àireamh de PMA

· Airson modh PAM4:

lannan

- 1 gu 12

· Airson modh NRZ:

- 1 gu 16

Tagh an àireamh de shlighean. Airson dealbhadh simplex, is e 1 an àireamh de shlighean le taic.

Tricead cloc iomraidh PLL

· Airson seòrsa transceiver FHT: 156.25 MHz
· Airson seòrsa transceiver FGT: 27.5 MHz 379.84375 MHz, a rèir an ìre dàta transceiver taghte.

· Airson seòrsa transceiver FHT: 156.25 MHz
· Airson seòrsa transceiver FGT: 165 MHz

Sònraich tricead cloc iomraidh an transceiver.

PLL siostam

—

uaireadair iomraidh

tricead

170 MHz

Ri fhaighinn a-mhàin airson seòrsa transceiver FHT. A’ sònrachadh gleoc iomraidh System PLL agus thèid a chleachdadh mar chur-a-steach de F-Tile Reference agus System PLL Clocks Intel FPGA IP gus gleoc System PLL a ghineadh.

Tricead siostam PLL
Ùine Co-thaobhadh

- 128 65536

Dèan comas air RS-FEC

Dèan comas

876.5625 MHz 128 Dèan comas

Sònraichidh seo tricead gleoc System PLL.
A’ sònrachadh an ùine comharrachaidh co-thaobhadh. Feumaidh an luach a bhith x2. Tionndaidh air gus am feart RS-FEC a chomasachadh.
a’ leantainn…

ISO 9001: 2015 clàraichte

5. Paramadairean 683074 | 2022.04.28

Paramadair

Luach

Deònach

Tuairisgeul

Cuir à comas

Airson modh atharrachaidh PAM4 PCS, tha RS-FEC an-còmhnaidh air a chomasachadh.

Eadar-aghaidh cleachdaiche

Modh sruthadh

· LÀN · BASIC

Làn

Tagh an sruthadh dàta airson an IP.

Slàn: Bidh am modh seo a’ cur cearcall tòiseachaidh pacaid agus deireadh pacaid taobh a-staigh frèam.

Bunasach: Is e modh sruthadh fìor a tha seo far a bheil dàta air a chuir às aonais pasgan tòiseachaidh, falamh, agus deireadh pacaid gus leud-bann àrdachadh.

Dèan comas air CRC

Dèan comas air cuir à comas

Cuir à comas

Tionndaidh air gus leigeil le CRC mearachd a lorg agus a cheartachadh.

Dèan comas air co-thaobhadh fèin-ghluasadach

Dèan comas air cuir à comas

Cuir à comas

Tionndaidh air gus am feart co-thaobhadh sreath fèin-ghluasadach a chomasachadh.

Dèan comas air puing crìochnachaidh debug

Dèan comas air cuir à comas

Cuir à comas

Nuair a bhios e AIR, tha an F-Tile Serial Lite IV Intel FPGA IP a ’toirt a-steach Debug Endpoint freumhaichte a tha a’ ceangal a-staigh ri eadar-aghaidh mapa cuimhne Avalon. Faodaidh an IP deuchainnean sònraichte agus gnìomhan deasbaid a dhèanamh tro JTAG a’ cleachdadh an t-Siostam Console. Tha an luach bunaiteach dheth.

Simplex Merging (Chan eil an suidheachadh paramadair seo ri fhaighinn ach nuair a thaghas tu dealbhadh FGT dùbailte simplex.)

RSFEC air a chomasachadh air an Serial Lite IV Simplex IP eile air a chuir aig an aon seanail (ean) FGT

Dèan comas air cuir à comas

Cuir à comas

Tionndaidh air an roghainn seo ma tha feum agad air measgachadh de rèiteachadh le RS-FEC comasach agus ciorramach airson an F-Tile Serial Lite IV Intel FPGA IP ann an dealbhadh dùbailte simplex airson modh transceiver NRZ, far a bheil an dà chuid TX agus RX air an cur air an aon FGT seanail(ean).

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 43

683074 | 2022.04.28 Cuir fios air ais

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA

6.1. Comharran uaireadair

Clàr 19. Comharran Cloc

Ainm

Stiùireadh leud

Tuairisgeul

tx_core_cliceadh

Cloc cridhe toraidh TX airson eadar-aghaidh PCS àbhaisteach TX, TX MAC agus loidsig luchd-cleachdaidh a-steach

an t-slighe dàta TX.

Tha an gleoc seo air a chruthachadh bhon bhloc PCS àbhaisteach.

rx_core_clkout

Cloc cridhe toraidh RX airson eadar-aghaidh PCS àbhaisteach RX, RX deskw FIFO, RX MAC

agus loidsig luchd-cleachdaidh anns an dàta RX.

Tha an gleoc seo air a chruthachadh bhon bhloc PCS àbhaisteach.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Cloc fiosrachaidh cuir a-steach Transceiver.

Nuair a tha an seòrsa transceiver air a shuidheachadh gu FGT, ceangail an gleoc seo ris a’ chomharra toraidh (out_refclk_fgt_0) den Iomradh F-Tile agus Clocaichean System PLL Intel FPGA IP. Nuair a tha an seòrsa transceiver air a shuidheachadh gu FHT, ceangail

an gleoc seo chun chomharra toraidh (out_fht_cmmpll_clk_0) den Iomradh F-Tile agus Clocaichean System PLL Intel FPGA IP.

Thoir sùil air Parameters airson raon tricead le taic.

Cloc cuir a-steach airson eadar-aghaidh ath-rèiteachaidh transceiver.

Tha tricead an uaireadair eadar 100 agus 162 MHz.

Ceangail an comharra cloc cuir a-steach seo ri cuairtean cloc taobh a-muigh no oscillators.

Cloc cuir a-steach airson eadar-aghaidh ath-rèiteachaidh transceiver.

Tha tricead an uaireadair eadar 100 agus 162 MHz.

Ceangail an comharra cloc cuir a-steach seo ri cuairtean cloc taobh a-muigh no oscillators.

a-mach_systempll_clk_ 1

Cuir a-steach

Cloc siostam PLL.
Ceangail an gleoc seo ris a’ chomharra toraidh (out_systempll_clk_0) den Iomradh F-Tile agus Clocaichean System PLL Intel FPGA IP.

Paramadairean fiosrachaidh co-cheangailte air duilleag 42

6.2. Ath-shuidhich comharran

Clàr 20. Ath-shuidheachadh comharran

Ainm

Stiùireadh leud

tx_core_rst_n

Cuir a-steach

Fearann cloc Asyncronach

rx_core_rst_n

Cuir a-steach

Asyncronach

tx_pcs_fec_phy_reset_n 1

Cuir a-steach

Asyncronach

Tuairisgeul

Comharra ath-shuidheachadh gnìomhach-ìosal. Ag ath-shuidheachadh an F-Tile Serial Lite IV TX MAC.

Comharra ath-shuidheachadh gnìomhach-ìosal. Ag ath-shuidheachadh an F-Tile Serial Lite IV RX MAC.

Comharra ath-shuidheachadh gnìomhach-ìosal.

a’ leantainn…

ISO 9001: 2015 clàraichte

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

Ainm

Fearann cloc stiùireadh leud

Tuairisgeul

Ag ath-shuidheachadh PCS àbhaisteach F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Cuir a-steach

Asyncronach

Comharra ath-shuidheachadh gnìomhach-ìosal. Ag ath-shuidheachadh PCS àbhaisteach F-Tile Serial Lite IV RX.

ath-shuidheachadh_ath-shuidheachadh

Cuir a-steach

reconfig_clk Comharra ath-shuidheachadh gnìomhach-àrd.

Ag ath-shuidheachadh bloc ath-dhealbhachaidh eadar-aghaidh mapa cuimhne Avalon.

ath-shuidheachadh_sl_ath-shuidheachadh

Cuir a-steach reconfig_sl_clk Comharra ath-shuidheachadh gnìomhach-àrd.

Ag ath-shuidheachadh bloc ath-dhealbhachaidh eadar-aghaidh mapa cuimhne Avalon.

6.3. Comharran MAC

Clàr 21 .

Comharraidhean TX MAC
Anns a’ chlàr seo, tha N a’ riochdachadh na h-àireimh de shlighean a tha suidhichte ann an deasaiche paramadair IP.

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

tx_avs_deiseil

Toradh tx_core_clkout Comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich gu bheil an TX MAC deiseil airson gabhail ri dàta.

tx_avs_data

· (64 * N) * 2 (modh PAM4)
· 64 * N (modh NRZ)

Cuir a-steach

tx_core_clkout Comharra sruthadh Avalon. TX dàta.

tx_avs_channel

Cuir a-steach tx_core_clkout comharra sruthadh Avalon.

An àireamh seanail airson dàta a thèid a ghluasad air a’ chearcall làithreach.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

tx_avs_dligheach

Cuir a-steach tx_core_clkout comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich gu bheil an comharra dàta TX dligheach.

tx_avs_startofpacket

Cuir a-steach tx_core_clkout comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich toiseach pasgan dàta TX.

Dearbhaich airson dìreach cearcall aon uaireadair airson gach pacaid.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

tx_avs_endofpacket

Cuir a-steach tx_core_clkout comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich deireadh pasgan dàta TX.

Dearbhaich airson dìreach cearcall aon uaireadair airson gach pacaid.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

tx_avs_falamh

Cuir a-steach tx_core_clkout comharra sruthadh Avalon.

A’ nochdadh an àireamh de dh’fhaclan neo-dhligheach anns an spreadhadh mu dheireadh den dàta TX.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

tx_num_valid_bytes_eob

Cuir a-steach

tx_core_cliceadh

A’ nochdadh an àireamh de bytes dligheach anns an fhacal mu dheireadh den spreadhadh mu dheireadh. Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.
a’ leantainn…

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 45

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

Ainm tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Leud 1
1 1
N 5

Fearann cloc stiùiridh

Tuairisgeul

Cuir a-steach

tx_core_cliceadh

Nuair a thèid a ràdh, bidh an comharra seo a’ tòiseachadh cearcall fiosrachaidh ainmichte le neach-cleachdaidh.
Dearbhaich an comharra seo aig an aon chearcall cloc ri dearbhadh tx_startofpacket.
Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

Toradh tx_core_clkout Nuair a thèid a ràdh, comharraich gu bheil an ceangal dàta TX deiseil airson sgaoileadh dàta.

Toradh

tx_core_cliceadh

Nuair a thèid a ràdh, bidh an comharra seo a’ tòiseachadh air ath-thaobhadh shlighean.
Dearbhaich an comharra seo airson cearcall aon ghleoc gus an MAC a bhrosnachadh gus ALIGN CW a chuir.

Cuir a-steach

tx_core_clkout Nuair a thèid a ràdh, bidh an MAC a’ stealladh mearachd CRC32 gu slighean taghte.

Toradh tx_core_clkout Gun chleachdadh.

Tha an diagram ùine a leanas a’ sealltainn example de sgaoileadh dàta TX de fhaclan 10 bho loidsig luchd-cleachdaidh thairis air slighean sreathach 10 TX.

Figear 28.

Diagram ùine tar-chuir dàta TX
tx_core_cliceadh

tx_avs_dligheach

tx_avs_deiseil

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11 …19 ……N-10..

0,1,2, ..., 9

…n-10..

sràid 0

…………

STRT 0 10

N-10 CRÌOCH STRT 0

sràid 1

…………

STRT 1 11

N-9 CRÌOCH STRT 1

N-10 CRÌOCH IDLE IDLE N-9 END IDLE IDLE

sràid 9

…………

STRT 9 19

N-1 CRÌOCH STRT 9

N-1 DEIREADH IDLE

Clàr 22 .

Comharran RX MAC
Anns a’ chlàr seo, tha N a’ riochdachadh na h-àireimh de shlighean a tha suidhichte ann an deasaiche paramadair IP.

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

rx_avs_deiseil

Cuir a-steach rx_core_clkout comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich gu bheil loidsig an neach-cleachdaidh deiseil airson gabhail ri dàta.

rx_avs_data

(64*N)*2 (modh PAM4)
64*N (modh NRZ)

Toradh

rx_core_clkout Comharra sruthadh Avalon. RX dàta.

rx_avs_channel

Toradh rx_core_clkout Comharra sruthadh Avalon.

An àireamh sianal airson dàta a bhith

air fhaighinn sa chearcall làithreach.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_avs_dligheach

Toradh rx_core_clkout Comharra sruthadh Avalon.

a’ leantainn…

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 46

Cuir fios air ais

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

Nuair a thèid a ràdh, comharraich gu bheil an comharra dàta RX dligheach.

rx_avs_startofpacket

Toradh rx_core_clkout Comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich toiseach pasgan dàta RX.

Dearbhaich airson dìreach cearcall aon uaireadair airson gach pacaid.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_avs_endofpacket

Toradh rx_core_clkout Comharra sruthadh Avalon.

Nuair a thèid a ràdh, comharraich deireadh pasgan dàta RX.

Dearbhaich airson dìreach cearcall aon uaireadair airson gach pacaid.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_avs_falamh

Toradh rx_core_clkout Comharra sruthadh Avalon.

A’ nochdadh an àireamh de dh’fhaclan neo-dhligheach anns an spreadhadh mu dheireadh den dàta RX.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_num_valid_bytes_eob

Toradh

rx_core_clkout A’ comharrachadh an àireamh de bytes dligheach anns an fhacal mu dheireadh den spreadhadh mu dheireadh.
Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_is_usr_cmd

Toradh rx_core_clkout Nuair a thèid a ràdh, tòisichidh an comharra seo neach-cleachdaidh-

cearcall fiosrachaidh comharraichte.

Dearbhaich an comharra seo aig an aon chearcall cloc ri dearbhadh tx_startofpacket.

Chan eil an comharra seo ri fhaighinn sa mhodh Bunasach.

rx_link_up

Toradh rx_core_clkout Nuair a thèid a ràdh, comharraich an ceangal dàta RX

deiseil airson faighinn dàta.

rx_link_reinit

Input rx_core_clkout Nuair a thèid a ràdh, tòisichidh an comharra seo slighean

ath-thaobhadh.

Ma chuireas tu à comas Co-thaobhadh fèin-ghluasadach, innis an comharra seo airson aon chearcall uaireadair gus an MAC a bhrosnachadh gus na slighean ath-thaobhadh. Ma tha an Enable Auto Alinment air a shuidheachadh, bidh an MAC ag ath-thaobhadh nan slighean gu fèin-ghluasadach.

Na cuir an comharra seo an cèill nuair a bhios Cumasaich Auto Alinment air a shuidheachadh.

rx_mearachd

(N*2*2)+3 (modh PAM4)
(N*2)*3 (modh NRZ)

Toradh

rx_core_clkout

Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil suidheachadh mearachd a’ nochdadh ann an datapath RX.
· [(N*2+2): N+3] = A' comharrachadh mearachd PCS airson sreath shònraichte.
· [N+2] = A' comharrachadh mearachd co-thaobhadh. Ath-thòisich co-thaobhadh an t-sreatha ma thèid am pìos seo a dhearbhadh.
· [N+1] = A' comharrachadh gu bheil dàta air a chur air adhart gu loidsig a' chleachdaiche nuair nach eil loidsig a' chleachdaiche deiseil.
· [N] = A' comharrachadh call co-thaobhadh.
· [(N-1):0] = A’ nochdadh gu bheil mearachd CRC san dàta.

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 47

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

6.4. Comharran ath-rèiteachaidh transceiver

Clàr 23 .

Comharran ath-dhealbhachaidh PCS
Anns a’ chlàr seo, tha N a’ riochdachadh na h-àireimh de shlighean a tha suidhichte ann an deasaiche paramadair IP.

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

reconfig_sl_read

Cuir a-steach reconfig_sl_ ath-dhealbhadh PCS leugh àithne

clk

comharran.

reconfig_sl_write

Cuir a-steach reconfig_sl_ sgrìobhadh ath-dhealbhadh PCS

clk

comharran àithne.

reconfig_sl_seòladh

14 bit + clogb2N

Cuir a-steach

ath-chumadh_sl_ clk

Sònraich ath-dhealbhadh PCS seòladh eadar-aghaidh mapa cuimhne Avalon ann an sreath taghte.
Tha 14 pìosan anns gach sreath agus tha na pìosan gu h-àrd a’ toirt iomradh air co-chothromachadh an t-sreath.
Example, airson dealbhadh 4-lane NRZ/PAM4, le reconfig_sl_address[13:0] a’ toirt iomradh air luach an t-seòlaidh:
· reconfig_sl_address[15:1 4] suidhichte gu 00 = seòladh airson sreath 0.
· reconfig_sl_address[15:1 4] suidhichte gu 01 = seòladh airson sreath 1.
· reconfig_sl_address[15:1 4] suidhichte gu 10 = seòladh airson sreath 2.
· reconfig_sl_address[15:1 4] suidhichte gu 11 = seòladh airson sreath 3.

reconfig_sl_readdata

Toradh reconfig_sl_ Sònraich dàta ath-rèiteachaidh PCS

clk

ri leughadh le cearcall deiseil ann an a

sreath taghte.

reconfig_sl_waitrequest

Toradh reconfig_sl_ A’ riochdachadh ath-dhealbhadh PCS

clk

Eadar-aghaidh le mapa cuimhne Avalon

comharra stad ann an sreath taghte.

reconfig_sl_writedata

Input reconfig_sl_ Sònraich dàta ath-rèiteachaidh PCS

clk

a sgrìobhadh air cearcall sgrìobhaidh ann an a

sreath taghte.

reconfig_sl_readdata_vali

Toradh

reconfig_sl_ Sònraich ath-rèiteachadh PCS

clk

tha dàta a fhuaireadh dligheach ann an taghadh

lain.

Clàr 24 .

Comharran ath-rèiteachaidh IP cruaidh F-Tile
Anns a’ chlàr seo, tha N a’ riochdachadh na h-àireimh de shlighean a tha suidhichte ann an deasaiche paramadair IP.

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

ath-chumadh_leugh

Cuir a-steach reconfig_clk ath-dhealbhadh PMA air a leughadh

comharran àithne.

reconfig_write

Cuir a-steach reconfig_clk Sgrìobh ath-dhealbhadh PMA

comharran àithne.

ath-chumadh_seòladh

18 pìosan + clog2bN

Cuir a-steach

ath-chumadh_clk

Sònraich seòladh eadar-aghaidh cuimhneachaidh PMA Avalon ann an sreath taghte.
a’ leantainn…

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 48

Cuir fios air ais

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

Ainm
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Leud
32 1 32 1

Fearann cloc stiùiridh

Tuairisgeul

Anns an dà mhodh PAM4 ad NRZ, tha 18 pìosan aig gach sreath agus tha na pìosan àrda a tha air fhàgail a’ toirt iomradh air an t-sreath a chothromachadh.
Example, airson dealbhadh 4-sreath:
· reconfig_address[19:18] suidhichte gu 00 = seòladh airson sreath 0.
· reconfig_address[19:18] suidhichte gu 01 = seòladh airson sreath 1.
· reconfig_address[19:18] suidhichte gu 10 = seòladh airson sreath 2.
· reconfig_address[19:18] suidhichte gu 11 = seòladh airson sreath 3.

Toradh

reconfig_clk Sònraich dàta PMA ri leughadh le cearcall deiseil ann an sreath taghte.

Toradh

reconfig_clk A’ riochdachadh comharra stàil eadar-aghaidh cuimhneachaidh PMA Avalon ann an sreath taghte.

Cuir a-steach

reconfig_clk Sònraich dàta PMA ri sgrìobhadh air cearcall sgrìobhaidh ann an sreath taghte.

Toradh

reconfig_clk Sònraich gu bheil ath-dhealbhadh PMA dàta a fhuaireadh dligheach ann an sreath taghte.

6.5. Comharran PMA

Clàr 25 .

Comharran PMA
Anns a’ chlàr seo, tha N a’ riochdachadh na h-àireimh de shlighean a tha suidhichte ann an deasaiche paramadair IP.

Ainm

Leud

Fearann cloc stiùiridh

Tuairisgeul

phy_tx_lanes_seasmhach

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asynchronous Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil TX datapath deiseil airson dàta a chuir.

tx_pll_glaiste

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asynchronous Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil an TX PLL air inbhe glasaidh a choileanadh.

phy_ehip_deiseil

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asyncronach

Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil am PCS àbhaisteach air crìoch a chuir air tòiseachadh a-staigh agus deiseil airson a chraoladh.
Tha an comharra seo ag agairt às deidh tx_pcs_fec_phy_reset_n agus tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Toradh gleoc sreathach TX prìneachan sreathach TX.

rx_serial_data

Cuir a-steach gleoc sreathach RX prìneachan sreathach RX.

phy_rx_block_glas

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asynchronous Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil co-thaobhadh bloc 66b air a chrìochnachadh airson na slighean.

rx_cdr_glasadh

N*2 (modh PAM4)

Toradh

Asyncronach

Nuair a thèid a ràdh, tha e a’ nochdadh gu bheil na clocaichean a chaidh fhaighinn air ais glaiste gu dàta.
a’ leantainn…

Cuir fios air ais

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 49

6. F-Tile Serial Lite IV Comharran Eadar-aghaidh IP Intel FPGA 683074 | 2022.04.28

Ainm phy_rx_pcs_ready phy_rx_hi_ber

Leud

Fearann cloc stiùiridh

Tuairisgeul

N (modh NRZ)

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asyncronach

Nuair a thèid a ràdh, a’ nochdadh gu bheil na slighean RX den t-sianal Ethernet co-fhreagarrach làn cho-thaobhadh agus deiseil airson dàta fhaighinn.

N*2 (modh PAM4)
N (modh NRZ)

Toradh

Asyncronach

Nuair a thèid a ràdh, a’ nochdadh gu bheil an RX PCS den t-sianal Ethernet co-fhreagarrach ann an staid HI BER.

F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh 50

Cuir fios air ais

683074 | 2022.04.28 Cuir fios air ais

7. Dealbhadh le F-Tile Serial Lite IV Intel FPGA IP

7.1. Stiùireadh Ath-shuidheachadh
Lean an stiùireadh ath-shuidheachadh seo gus ath-shuidheachadh ìre an t-siostaim a chuir an gnìomh.
· Ceangail tx_pcs_fec_phy_reset_n agus rx_pcs_fec_phy_reset_n comharran còmhla air ìre an t-siostaim gus an TX agus RX PCS ath-shuidheachadh aig an aon àm.
· Dearbhaich tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, agus reconfig_reset comharran aig an aon àm. Thoir sùil air Ath-shuidheachadh agus Ceangal Tòiseachadh airson tuilleadh fiosrachaidh mun ath-shuidheachadh IP agus sreathan tòiseachaidh.
· Cùm tx_pcs_fec_phy_reset_n, agus rx_pcs_fec_phy_reset_n comharran ìosal, agus reconfig_reset comharra àrd agus feitheamh ri tx_reset_ack agus rx_reset_ack gus an IP cruaidh F-tile ath-shuidheachadh gu ceart agus na blocaichean ath-rèiteachaidh.
· Gus ceangal luath a dhèanamh eadar innealan FPGA, ath-shuidhich na IPan F-Tile Serial Lite IV Intel FPGA aig an aon àm. Thoir sùil air F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche airson fiosrachadh mu bhith a’ cumail sùil air a’ cheangal IP TX agus RX a’ cleachdadh an inneal.
Fiosrachadh Co-cheangailte
· Ath-shuidheachadh is ceangal tòiseachaidh air duilleag 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Stiùireadh Cleachdaiche

7.2. Stiùireadh airson làimhseachadh mhearachdan

Tha an clàr a leanas a’ liostadh an stiùireadh làimhseachadh mhearachdan airson suidheachaidhean mearachd a dh’ fhaodadh tachairt le dealbhadh F-Tile Serial Lite IV Intel FPGA IP.

Clàr 26. Suidheachadh Mearachd agus Stiùireadh Làimhseachaidh

Suidheachadh mearachd
Chan urrainn dha aon shlighe no barrachd conaltradh a stèidheachadh às deidh frèam-ama sònraichte.

Stiùiridhean
Cuir an gnìomh siostam ùine a-mach gus an ceangal ath-shuidheachadh aig ìre an tagraidh.

Bidh lann a ‘call conaltradh às deidh conaltradh a stèidheachadh.
Bidh lann a 'call conaltradh tron phròiseas deasg.

Faodaidh seo tachairt às deidh no rè nan ìrean gluasad dàta. Cuir an gnìomh lorg call ceangail aig ìre an tagraidh agus ath-shuidhich an ceangal.
Cuir an gnìomh pròiseas ath-shuidheachadh ceangail airson an t-sreath mhearachdach. Feumaidh tu dèanamh cinnteach nach bi slighe a’ bhùird nas àirde na 320 UI.

Co-thaobhadh slighe call às deidh a h-uile sreath a bhith air a cho-thaobhadh.

Faodaidh seo tachairt às deidh no rè ìrean gluasad dàta. Cuir an gnìomh lorg call co-thaobhadh sreath aig ìre an tagraidh gus pròiseas co-thaobhadh an t-sreath ath-thòiseachadh.

ISO 9001: 2015 clàraichte

683074 | 2022.04.28 Cuir fios air ais

8. Tasglannan F-Tile Serial Lite IV Intel FPGA IP User Guide

Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.

Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.

Intel Quartus Prìomh Tionndadh
21.3

IP Core Tionndadh 3.0.0

Stiùireadh Cleachdaiche F-Tile Serial Lite IV Intel® FPGA IP Stiùireadh Cleachdaiche

ISO 9001: 2015 clàraichte

683074 | 2022.04.28 Cuir fios air ais

9. Eachdraidh Ath-sgrùdaidh Sgrìobhainnean airson Leabhar-iùil Cleachdaiche IP Intel FPGA IP Serial F-Tile IV

Tionndadh Sgrìobhainn 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prìomh Tionndadh
22.1
21.3 21.3 21.2

Tionndadh IP 5.0.0
3.0.0 3.0.0 2.0.0

Atharrachaidhean
· Clàr ùraichte: Feartan IP F-Tile Serial Lite IV Intel FPGA - Tuairisgeul gluasad dàta ùraichte le taic ìre transceiver FHT a bharrachd: 58G NRZ, 58G PAM4, agus 116G PAM4
· Clàr ùraichte: F-Tile Serial Lite IV Tuairisgeul paramadair Intel FPGA IP - Paramadair ùr air a chur ris · tricead gleoc iomraidh an t-Siostam PLL · Cuir an comas crìoch deasbaid - Ùraich na luachan airson ìre dàta PMA - Ainm paramadair ùraichte gus a bhith co-ionnan ri GUI
· Ùraich an tuairisgeul airson gluasad dàta ann an Clàr: F-Tile Serial Lite IV Feartan IP Intel FPGA.
· Ainm clàr ath-ainmichte IP gu F-Tile Serial Lite IV Tuairisgeul paramadair Intel FPGA IP anns an roinn Parameters airson soilleireachd.
· Clàr ùraichte: paramadairean IP: - Chaidh paramadair ùr a chuir ris - RSFEC air a chomasachadh air an IP Simplex Serial Lite IV eile air a chuir aig an aon seanal (ean) FGT. - Chaidh na luachan bunaiteach ùrachadh airson tricead gleoc iomraidh Transceiver.
Sgaoileadh tùsail.

ISO 9001: 2015 clàraichte

Sgrìobhainnean/Goireasan

	intel F Tile Serial Lite IV Intel FPGA IP [pdfStiùireadh Cleachdaiche F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfStiùireadh Cleachdaiche F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP