F Tile Serial Lite IV Intel FPGA IP korisnički priručnik

Sadržaj sakriti

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik
Ažurirano za Intel® Quartus® Prime Design Suite: 22.1 IP verzija: 5.0.0

Online verzija Pošalji povratne informacije

UG-20324

ID: 683074 Verzija: 2022.04.28

Sadržaj
Sadržaj
1. O F-Tile Serial Lite IV Intel® FPGA IP korisničkom vodiču……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………………. 6 2.1. Informacije o izdanju………………………………………………………………………………………………..7 2.2. Podržane karakteristike……………………………………………………………………………………………….. 7 2.3. Nivo podrške za IP verziju………………………………………………………………………………………..8 2.4. Podrška za brzinu uređaja…………………………………………………………………………………..8 2.5. Korištenje resursa i kašnjenje……………………………………………………………………9 2.6. Efikasnost propusnog opsega……………………………………………………………………………………………. 9
3. Početak……………………………………………………………………………………………………………. 11 3.1. Instaliranje i licenciranje Intel FPGA IP jezgri……………………………………………………… 11 3.1.1. Intel FPGA IP Evaluation Mode………………………………………………………………………. 11 3.2. Određivanje IP parametara i opcija………………………………………………………… 14 3.3. Generirano File Struktura……………………………………………………………………………………… 14 3.4. Simulacija Intel FPGA IP jezgri……………………………………………………………………… 16 3.4.1. Simulacija i provjera dizajna…………………………………………………………….. 17 3.5. Sintetiziranje IP jezgri u drugim EDA alatima…………………………………………………………………. 17 3.6. Sastavljanje punog dizajna……………………………………………………………………………………..18
4. Opis funkcionalnosti………………………………………………………………………………………………….. 19 4.1. TX Datapath…………………………………………………………………………………………………………………..20 4.1.1. TX MAC adapter……………………………………………………………………………………….. 21 4.1.2. Umetanje kontrolne riječi (CW)……………………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………………28 4.1.4. TX MII enkoder…………………………………………………………………………………………………….29 4.1.5. TX PCS i PMA……………………………………………………………………………………….. 30 4.2. RX Datapath…………………………………………………………………………………………………………………. 30 4.2.1. RX PCS i PMA……………………………………………………………………………………….. 31 4.2.2. RX MII dekoder……………………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………….32 4.2.5. RX CW uklanjanje…………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP arhitektura sata…………………………………………. 36 4.4. Resetovanje i inicijalizacija veze …………………………………………………………………………..37 4.4.1. Redoslijed TX resetovanja i inicijalizacije……………………………………………………………. 38 4.4.2. Redoslijed resetiranja i inicijalizacije RX-a……………………………………………………………. 39 4.5. Izračun brzine veze i efikasnosti propusnog opsega…………………………………………………………….. 40
5. Parametri…………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP signali sučelja ……………………………………………….. 44 6.1. Signali sata……………………………………………………………………………………………………….44 6.2. Reset signali…………………………………………………………………………………………………… 44 6.3. MAC signali……………………………………………………………………………………………………….. 45 6.4. Signali rekonfiguracije primopredajnika………………………………………………………………………… 48 6.5. PMA signali……………………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 2

Pošalji povratne informacije

Sadržaj
7. Dizajniranje sa F-Tile Serial Lite IV Intel FPGA IP…………………………………………………………… 51 7.1. Smjernice za resetiranje………………………………………………………………………………………………….. 51 7.2. Smjernice za rukovanje greškama………………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP korisnički vodič Arhiva…………………………………………. 52 9. Istorija revizija dokumenta za F-Tile Serial Lite IV Intel FPGA IP korisnički vodič………53

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 3

683074 | 2022.04.28. Pošalji povratnu informaciju

1. O F-Tile Serial Lite IV Intel® FPGA IP korisničkom vodiču

Ovaj dokument opisuje IP karakteristike, opis arhitekture, korake za generisanje i smjernice za dizajn F-Tile Serial Lite IV Intel® FPGA IP koristeći F-tile primopredajnike u Intel AgilexTM uređajima.

Predviđena publika

Ovaj dokument je namijenjen sljedećim korisnicima:
· Dizajnirajte arhitekte za odabir IP-a tokom faze planiranja dizajna na nivou sistema
· Dizajneri hardvera kada integrišu IP u svoj sistemski dizajn
· Inženjeri za validaciju tokom faza simulacije na nivou sistema i validacije hardvera

Povezani dokumenti

Sledeća tabela navodi druge referentne dokumente koji se odnose na F-Tile Serial Lite IV Intel FPGA IP.

Tabela 1.

Povezani dokumenti

Referenca

F-Tile Serial Lite IV Intel FPGA IP dizajn Example Korisničko uputstvo

List sa podacima o Intel Agilex uređaju

Opis
Ovaj dokument pruža generisanje, uputstva za upotrebu i funkcionalni opis F-Tile Serial Lite IV Intel FPGA IP dizajn examples u Intel Agilex uređajima.
Ovaj dokument opisuje električne karakteristike, karakteristike prebacivanja, specifikacije konfiguracije i vrijeme za Intel Agilex uređaje.

Tabela 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronimi i glosar Lista akronima
Akronim

Kontrolna riječ proširenja Reed-Solomon Ispravka naprijed grešaka Fizički srednji prilog Predajnik Prijemnik Puls-Amplitude Modulacija 4-nivoa bez povratka na nulu

nastavak…

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

ISO 9001:2015 Registrovan

1. O F-Tile Serial Lite IV Intel® FPGA IP korisničkom vodiču 683074 | 2022.04.28

KOM MII XGMII

Akronim

Podsloj proširenja fizičkog kodiranja Sučelje neovisno o medijima 10 gigabitnih medija neovisno sučelje

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 5

683074 | 2022.04.28. Pošalji povratnu informaciju

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Slika 1.

F-Tile Serial Lite IV Intel FPGA IP je pogodan za komunikaciju podataka velikog propusnog opsega za aplikacije od čipa do čipa, od ploče do ploče i zadnje ploče.

F-Tile Serial Lite IV Intel FPGA IP uključuje kontrolu pristupa medijima (MAC), podsloj fizičkog kodiranja (PCS) i blokove za pričvršćivanje fizičkog medija (PMA). IP podržava brzine prijenosa podataka do 56 Gbps po traci sa maksimalno četiri PAM4 trake ili 28 Gbps po traci sa maksimalno 16 NRZ traka. Ovaj IP nudi visoku propusnost, niske okvire, mali I/O broj i podržava visoku skalabilnost u oba broja traka i brzine. Ovaj IP se takođe lako može rekonfigurisati uz podršku širokog spektra brzina prenosa podataka sa Ethernet PCS modom F-tile primopredajnika.

Ovaj IP podržava dva načina prijenosa:
· Osnovni režim–Ovo je čisti režim strimovanja gde se podaci šalju bez početka paketa, praznog ciklusa i kraja paketa radi povećanja propusnog opsega. IP uzima prve važeće podatke kao početak rafala.
· Puni način rada – Ovo je način prijenosa paketa. U ovom režimu, IP šalje rafal i ciklus sinhronizacije na početku i na kraju paketa kao graničnike.

F-Tile Serial Lite IV Blok dijagram visokog nivoa

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bita traka (NRZ način rada)/ 2*n bita traka (PAM4 način rada)

TX MAC

Adapter INSERT

MII ENCODE

Custom PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bitovi traka (način PAM4)/ n Bitovi traka (NRZ način rada)
TX serijski interfejs

Avalon Streaming Interface RX
64*n bita traka (NRZ način rada)/ 2*n bita traka (PAM4 način rada)

RX PCS

CW RMV

DESKEW

MII

& ALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n bitova traka (način PAM4)/ n bitova traka (NRZ način rada) RX serijski interfejs
Avalon Memory-Mapped Interface Register Config

Legenda

Meka logika

Teška logika

ISO 9001:2015 Registrovan

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Možete generirati F-Tile Serial Lite IV Intel FPGA IP dizajn npramples da saznate više o IP funkcijama. Pogledajte F-Tile Serial Lite IV Intel FPGA IP dizajn Example Korisničko uputstvo.
Povezane informacije · Opis funkcije na stranici 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Korisničko uputstvo

2.1. Informacije o izdanju

Intel FPGA IP verzije odgovaraju verzijama softvera Intel Quartus® Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ima novu šemu verzioniranja.

Broj Intel FPGA IP verzije (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:

· X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate regenerisati IP.
· Y označava da IP uključuje nove karakteristike. Regenerirajte svoj IP da biste uključili ove nove funkcije.
· Z označava da IP uključuje manje promjene. Ponovo generirajte svoj IP kako biste uključili ove promjene.

Tabela 3.

F-Tile Serial Lite IV Intel FPGA IP informacija o izdanju

Stavka IP verzija Intel Quartus Prime verzija Datum izdavanja Šifra za narudžbu

5.0.0 22.1 2022.04.28 IP-SLITE4F

Opis

2.2. Podržane karakteristike
U sljedećoj tabeli su navedene funkcije dostupne u F-Tile Serial Lite IV Intel FPGA IP:

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabela 4.

F-Tile Serial Lite IV Intel FPGA IP karakteristike

Feature

Opis

Prijenos podataka

· Za PAM4 način rada:
— FHT podržava samo 56.1, 58 i 116 Gbps po traci sa maksimalno 4 trake.
— FGT podržava do 58 Gbps po traci sa maksimalno 12 traka.
Pogledajte Tabelu 18 na stranici 42 za više detalja o podržanim brzinama podataka primopredajnika za PAM4 način rada.
· Za NRZ način rada:
— FHT podržava samo 28.05 i 58 Gbps po traci sa maksimalno 4 trake.
— FGT podržava do 28.05 Gbps po traci sa maksimalno 16 traka.
Pogledajte Tabelu 18 na stranici 42 za više detalja o podržanim brzinama podataka primopredajnika za NRZ način rada.
· Podržava kontinuirani streaming (osnovni) ili paketni (pun) način rada.
· Podržava niske pakete okvira.
· Podržava prijenos granularnosti bajtova za svaku veličinu bursta.
· Podržava korisnikovo ili automatsko poravnanje trake.
· Podržava programirani period poravnanja.

PCS

· Koristi tvrdu IP logiku koja se povezuje sa Intel Agilex F-tile primopredajnicima za smanjenje resursa meke logike.
· Podržava PAM4 mod modulacije za 100GBASE-KP4 specifikaciju. RS-FEC je uvijek omogućen u ovom modulacijskom modu.
· Podržava NRZ sa opcionim RS-FEC modom modulacije.
· Podržava dekodiranje 64b/66b kodiranja.

Otkrivanje i rukovanje greškama

· Podržava CRC provjeru grešaka na TX i RX putevima podataka. · Podržava provjeru greške RX veze. · Podržava detekciju grešaka RX PCS-a.

Interfejsi

· Podržava samo full duplex paketni transfer sa nezavisnim vezama.
· Koristi povezivanje od tačke do tačke na više FPGA uređaja sa malim kašnjenjem u prenosu.
· Podržava korisnički definirane komande.

2.3. Nivo podrške za IP verziju

Intel Quartus Prime softver i podrška za Intel FPGA uređaj za F-Tile Serial Lite IV Intel FPGA IP je kako slijedi:

Tabela 5.

IP verzija i nivo podrške

Intel Quartus Prime 22.1

Uređaj Intel Agilex F-tile primopredajnici

IP verzija simulacije kompilacija hardverskog dizajna

5.0.0

2.4. Podrška za brzinu uređaja
F-Tile Serial Lite IV Intel FPGA IP podržava sljedeće ocjene brzine za Intel Agilex F-tile uređaje: · Ocjena brzine primopredajnika: -1, -2 i -3 · Ocjena brzine jezgre: -1, -2 i - 3

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 8

Pošalji povratne informacije

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Povezane informacije
List sa podacima o Intel Agilex uređaju Više informacija o podržanoj brzini podataka u Intel Agilex F-tile primopredajnicima.

2.5. Korištenje resursa i kašnjenje

Resursi i latencija za F-Tile Serial Lite IV Intel FPGA IP su dobijeni iz verzije softvera Intel Quartus Prime Pro Edition 22.1.

Tabela 6.

Intel Agilex F-Tile Serial Lite IV Korištenje Intel FPGA IP resursa
Mjerenje kašnjenja je bazirano na povratnom kašnjenju od ulaza TX jezgre do izlaza RX jezgre.

Transceiver Type

Varijanta

Broj podatkovnih traka Mod RS-FEC ALM

Latencija (ciklus takta jezgre TX)

FGT

28.05 Gbps NRZ 16

Osnovni invalidi 21,691 65

Potpuno onemogućen 22,135 65

Osnovno Omogućeno 21,915 189

Potpuno omogućeno 22,452 189

58 Gbps PAM4 12

Osnovno Omogućeno 28,206 146

Potpuno omogućeno 30,360 146

FHT

58 Gbps NRZ

Osnovno Omogućeno 15,793 146

Potpuno omogućeno 16,624 146

58 Gbps PAM4 4

Osnovno Omogućeno 15,771 154

Potpuno omogućeno 16,611 154

116 Gbps PAM4 4

Osnovno Omogućeno 21,605 128

Potpuno omogućeno 23,148 128

2.6. Efikasnost propusnog opsega

Tabela 7.

Efikasnost propusnog opsega

Promjenjive Način rada primopredajnika

PAM4

Način striminga RS-FEC

Potpuno omogućeno

Basic Enabled

Bitna brzina serijskog interfejsa u Gbps (RAW_RATE)
Veličina rafala prijenosa u broju riječi (BURST_SIZE) (1)
Period poravnanja u taktu (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Postavke

NRZ

Pun

Onemogućeno

Omogućeno

28.0

2,048

4,096

Basic Disabled 28.0

Omogućeno 28.0

4,194,304

4,096

4,096 nastavak…

(1) BURST_SIZE za osnovni način rada približava se beskonačnosti, stoga se koristi veliki broj.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Varijable

Postavke

64/66b kodiranje

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Prekoračenje veličine rafala u broju riječi (BURST_SIZE_OVHD)

2 (2.)

0 (3.)

2 (2.)

0 (3.)

Period markera poravnanja 81,915 u taktu (ALIGN_MARKER_PERIOD)

81,915

81,916

Širina markera za poravnanje u 5

takt ciklusa

(ALIGN_MARKER_WIDTH)

Efikasnost propusnog opsega (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektivna brzina (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimalna korisnička frekvencija takta (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Povezane informacije Izračun brzine veze i efikasnosti propusnog opsega na stranici 40

(2) U punom načinu rada, veličina BURST_SIZE_OVHD uključuje START/END uparene kontrolne riječi u toku podataka.
(3) Za osnovni način rada, BURST_SIZE_OVHD je 0 jer nema START/END tokom prijenosa.
(4) Pogledajte Izračun brzine veze i efikasnosti propusnog opsega za proračun efikasnosti propusnog opsega.
(5) Za izračunavanje efektivne stope pogledajte izračun brzine veze i efikasnosti propusnog opsega.
(6) Pogledajte izračunavanje brzine veze i efikasnosti propusnog opsega za izračunavanje maksimalne frekvencije korisničkog takta.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 10

Pošalji povratne informacije

683074 | 2022.04.28. Pošalji povratnu informaciju

3. Getting Started

3.1. Instaliranje i licenciranje Intel FPGA IP jezgri

Instalacija softvera Intel Quartus Prime uključuje Intel FPGA IP biblioteku. Ova biblioteka pruža mnogo korisnih IP jezgara za vašu proizvodnju bez potrebe za dodatnom licencom. Neka Intel FPGA IP jezgra zahtijevaju kupovinu posebne licence za proizvodnu upotrebu. Intel FPGA IP Evaluation Mode vam omogućava da procenite ove licencirane Intel FPGA IP jezgre u simulaciji i hardveru, pre nego što odlučite da kupite licencu za punu produkciju IP jezgra. Potrebno je da kupite punu proizvodnu licencu za licencirana Intel IP jezgra nakon što završite testiranje hardvera i budete spremni da koristite IP u proizvodnji.

Intel Quartus Prime softver podrazumevano instalira IP jezgre na sledećim lokacijama:

Slika 2.

Putanja za instalaciju IP jezgra
intelFPGA(_pro) quartus – Sadrži ip softvera Intel Quartus Prime – Sadrži Intel FPGA IP biblioteku i druge IP jezgre treće strane – Sadrži izvorni kod Intel FPGA IP biblioteke – Sadrži Intel FPGA IP izvor files

Tabela 8.

IP Core instalacijske lokacije

Lokacija

Softver

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platforma Windows* Linux*

Napomena:

Softver Intel Quartus Prime ne podržava razmake u instalacionoj putanji.

3.1.1. Intel FPGA IP Evaluation Mode
Besplatni Intel FPGA IP Evaluation Mode omogućava vam da procijenite licencirane Intel FPGA IP jezgre u simulaciji i hardveru prije kupovine. Intel FPGA IP Evaluation Mode podržava sljedeće evaluacije bez dodatne licence:
· Simulirajte ponašanje licenciranog Intel FPGA IP jezgra u vašem sistemu. · Brzo i jednostavno provjerite funkcionalnost, veličinu i brzinu IP jezgra. · Generirajte vremenski ograničeno programiranje uređaja files za dizajne koji uključuju IP jezgre. · Programirajte uređaj sa svojom IP jezgrom i provjerite svoj dizajn u hardveru.

ISO 9001:2015 Registrovan

3. Getting Started
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode podržava sljedeće načine rada:
· Tethered – Omogućava neograničeno pokretanje dizajna koji sadrži licencirani Intel FPGA IP sa vezom između vaše ploče i glavnog računara. Vezani način rada zahtijeva serijsku zajedničku grupu za testiranje (JTAG) kabl spojen između JTAG port na vašoj ploči i host računar, koji pokreće Intel Quartus Prime Programmer tokom perioda procene hardvera. Programatoru je potrebna samo minimalna instalacija Intel Quartus Prime softvera i nije potrebna Intel Quartus Prime licenca. Računar domaćin kontrolira vrijeme evaluacije slanjem periodičnog signala uređaju preko JTAG luka. Ako sve licencirane IP jezgre u dizajnu podržavaju privezani način rada, vrijeme evaluacije teče dok bilo koja evaluacija IP jezgre ne istekne. Ako sve IP jezgre podržavaju neograničeno vrijeme evaluacije, uređaj neće isteći.
· Untethered – Omogućava pokretanje dizajna koji sadrži licenciranu IP adresu na ograničeno vrijeme. IP jezgro se vraća u nevezani način rada ako se uređaj isključi sa glavnog računara koji koristi softver Intel Quartus Prime. IP jezgro se također vraća u nevezani način rada ako bilo koje drugo licencirano IP jezgro u dizajnu ne podržava privezani način rada.
Kada istekne vreme evaluacije za bilo koji licencirani Intel FPGA IP u dizajnu, dizajn prestaje da funkcioniše. Sve IP jezgre koje koriste Intel FPGA IP Evaluation Mode ističu istovremeno kada istekne bilo koja IP jezgra u dizajnu. Kada istekne vrijeme evaluacije, morate reprogramirati FPGA uređaj prije nego što nastavite s verifikacijom hardvera. Da biste proširili upotrebu IP jezgra za proizvodnju, kupite punu licencu za proizvodnju za IP jezgro.
Morate kupiti licencu i generirati potpuni proizvodni licencni ključ prije nego što možete generirati neograničeno programiranje uređaja file. Tokom Intel FPGA IP Evaluation Mode, kompajler generiše samo vremenski ograničeno programiranje uređaja file ( _time_limited.sof) koji ističe u vremenskom ograničenju.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 12

Pošalji povratne informacije

3. Početak rada 683074 | 2022.04.28

Slika 3.

Intel FPGA IP Evaluation Mode Flow
Instalirajte Intel Quartus Prime softver sa Intel FPGA IP bibliotekom

Parametrizovati i instancirati licencirano Intel FPGA IP jezgro

Provjerite IP u podržanom simulatoru

Kompajlirajte dizajn u Intel Quartus Prime softveru

Generirajte vremenski ograničeno programiranje uređaja File

Programirajte Intel FPGA uređaj i provjerite rad na ploči
Nema IP-a Spreman za upotrebu u proizvodnji?
Da Kupite kompletnu proizvodnju
IP licenca

Napomena:

Uključite licencirani IP u komercijalne proizvode
Pogledajte korisnički vodič svakog IP jezgra za korake parametrizacije i detalje implementacije.
Intel licencira IP jezgre na stalnoj osnovi po sjedištu. Naknada za licencu uključuje održavanje i podršku prve godine. Morate obnoviti ugovor o održavanju da biste primali ažuriranja, ispravke grešaka i tehničku podršku nakon prve godine. Morate kupiti punu proizvodnu licencu za Intel FPGA IP jezgre za koje je potrebna proizvodna licenca prije generiranja programiranja filekoje možete koristiti neograničeno vrijeme. Tokom Intel FPGA IP Evaluation Mode, kompajler generiše samo vremenski ograničeno programiranje uređaja file ( _time_limited.sof) koji ističe u vremenskom ograničenju. Da biste dobili svoje proizvodne licencne ključeve, posjetite Intel FPGA Self-Service Licensing Center.
Ugovori o licenci za Intel FPGA softver regulišu instalaciju i upotrebu licenciranih IP jezgara, softvera za dizajn Intel Quartus Prime i svih nelicenciranih IP jezgara.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 13

3. Početak rada 683074 | 2022.04.28
Povezane informacije · Centar za podršku licenciranju Intel FPGA · Uvod u instalaciju i licenciranje Intel FPGA softvera
3.2. Određivanje IP parametara i opcija
Uređivač IP parametara vam omogućava da brzo konfigurirate svoju prilagođenu IP varijaciju. Koristite sljedeće korake da odredite IP opcije i parametre u softveru Intel Quartus Prime Pro Edition.
1. Ako već nemate Intel Quartus Prime Pro Edition projekat u koji da integrišete svoj F-Tile Serial Lite IV Intel FPGA IP, morate ga kreirati. a. U Intel Quartus Prime Pro izdanju kliknite File Čarobnjak za novi projekt za kreiranje novog Quartus Prime projekta, ili File Otvorite projekat da otvorite postojeći Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj. b. Navedite familiju uređaja Intel Agilex i odaberite proizvodni F-tile uređaj koji ispunjava zahtjeve brzine za IP. c. Kliknite na Završi.
2. U IP katalogu, pronađite i odaberite F-Tile Serial Lite IV Intel FPGA IP. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najviše razine za vašu novu prilagođenu IP varijaciju. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
4. Kliknite OK. Pojavljuje se uređivač parametara. 5. Odredite parametre za vašu IP varijaciju. Pogledajte odjeljak Parametar za
informacije o F-Tile Serial Lite IV Intel FPGA IP parametrima. 6. Opciono, za generisanje simulacionog testnog stola ili kompilacije i dizajna hardvera
example, slijedite upute u Design Example Korisničko uputstvo. 7. Kliknite Generate HDL. Pojavljuje se dijaloški okvir Generacija. 8. Odredite izlaz file opcije generisanja, a zatim kliknite na Generiraj. IP varijanta
files generirati prema vašim specifikacijama. 9. Kliknite na Finish. Editor parametara dodaje .ip najvišeg nivoa file do struje
projekat automatski. Ako se od vas zatraži da ručno dodate .ip file na projekat, kliknite na Project Add/Remove Files u Project da biste dodali file. 10. Nakon generiranja i instanciranja vaše IP varijacije, izvršite odgovarajuće dodjele pinova za povezivanje portova i postavite sve odgovarajuće RTL parametre po instanci.
Povezane informacije Parametri na stranici 42
3.3. Generirano File Struktura
Softver Intel Quartus Prime Pro Edition generiše sledeći IP izlaz file strukturu.
Za informacije o file struktura dizajna nprample, pogledajte F-Tile Serial Lite IV Intel FPGA IP Design Example Korisničko uputstvo.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 14

Pošalji povratne informacije

3. Početak rada 683074 | 2022.04.28

Slika 4. F-Tile Serial Lite IV generisan Intel FPGA IP Files
.ip – IP integracija file

IP varijacija files

_ IP varijacija files

example_design

.cmp – deklaracija VHDL komponente file _bb.v – Verilog HDL crna kutija EDA sinteza file _inst.v i .vhd – Sample instantiation templates .xml- XML izvještaj file

Examplokacija za dizajn vašeg IP jezgra nprample files. Zadana lokacija je nprample_design, ali od vas se traži da navedete drugu putanju.

.qgsimc – Navodi parametre simulacije za podršku inkrementalne regeneracije .qgsynthc – Navodi parametre sinteze za podršku inkrementalne regeneracije

.qip – Navodi IP sintezu files

_generation.rpt- Izvještaj o generiranju IP-a

.sopcinfo- Integracija softverskog lanca alata file .html- Podaci o vezi i memorijskoj mapi

.csv – Dodjela pinova file

.spd – Kombinira pojedinačne simulacijske skripte

sim Simulation files

sinteza IP sinteze files

.v Simulacija najvišeg nivoa file

.v Najviša IP sinteza file

Skripte za simulatore

Podjezgrene biblioteke

synth
Subcore synthesis files

sim
Subcore Simulation files

Tabela 9.

F-Tile Serial Lite IV Intel FPGA IP generisan Files

File Ime

Opis

.ip

Platform Designer sistem ili varijanta IP najvišeg nivoa file. je naziv koji dajete svojoj varijanti IP-a.

.cmp

Deklaracija VHDL komponente (.cmp) file je tekst file koji sadrži lokalne generičke definicije i definicije portova koje možete koristiti u VHDL dizajnu files.

.html

Izvještaj koji sadrži informacije o povezivanju, memorijsku mapu koja prikazuje adresu svakog slave-a u odnosu na svaki master na koji je povezan i dodjelu parametara.

_generation.rpt

IP ili Platform Designer dnevnik generacije file. Sažetak poruka tokom IP generisanja.

.qgsimc

Navodi parametre simulacije koji podržavaju inkrementalnu regeneraciju.

.qgsynthc

Navodi parametre sinteze koji podržavaju inkrementalnu regeneraciju.

.qip

Sadrži sve potrebne informacije o IP komponenti za integraciju i kompajliranje IP komponente u softver Intel Quartus Prime.
nastavak…

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 15

3. Početak rada 683074 | 2022.04.28

File Ime .sopcinfo
.csv .spd _bb.v _inst.v ili _inst.vhd .regmap
.svd
.v ili .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Opis
Opisuje veze i parametrizacije IP komponenti u vašem sistemu Platform Designer. Možete raščlaniti njegov sadržaj da biste dobili zahtjeve kada razvijate softverske upravljačke programe za IP komponente. Nizvodni alati kao što je Nios® II lanac alata koriste ovo file. The .sopcinfo file i sistem.h file generirani za Nios II lanac alata uključuju informacije mape adresa za svaki slave u odnosu na svaki master koji pristupa slave-u. Različiti masteri mogu imati različitu mapu adresa za pristup određenoj slave komponenti.
Sadrži informacije o statusu nadogradnje IP komponente.
Potreban unos file za ip-make-simscript za generiranje simulacijskih skripti za podržane simulatore. .spd file sadrži listu files generiran za simulaciju, zajedno s informacijama o memorijama koje možete inicijalizirati.
Možete koristiti Verilog crnu kutiju (_bb.v) file kao prazna deklaracija modula za upotrebu kao crna kutija.
HDL example instantiation template. Možete kopirati i zalijepiti sadržaj ovoga file u vaš HDL file za instanciranje IP varijacije.
Ako IP sadrži informacije registra, .regmap file generiše. .regmap file opisuje informacije o mapi registra master i slave interfejsa. Ovo file dopunjuje .sopcinfo file pružanjem detaljnijih informacija registra o sistemu. Ovo omogućava prikaz registra viewi statistike koje se mogu prilagoditi korisnicima u sistemskoj konzoli.
Dozvoljava alatima za otklanjanje grešaka sistema tvrdog procesora (HPS). view registarske mape perifernih uređaja povezanih na HPS u sistemu Platform Designer. Tokom sinteze, .svd files za slave interfejse vidljive masterima sistemske konzole pohranjeni su u .sof file u odjeljku za otklanjanje grešaka. Sistemska konzola čita ovaj odjeljak, koji Platform Designer može zatražiti informacije o mapi registra. Za sistemske slave, Platform Designer može pristupiti registrima po imenu.
HDL files koji instanciraju svaki podmodul ili podređeni IP za sintezu ili simulaciju.
Sadrži ModelSim*/QuestaSim* skriptu msim_setup.tcl za postavljanje i pokretanje simulacije.
Sadrži shell skriptu vcs_setup.sh za postavljanje i pokretanje VCS* simulacije. Sadrži shell skriptu vcsmx_setup.sh i synopsys_sim.setup file za postavljanje i pokretanje VCS MX simulacije.
Sadrži shell skriptu xcelium_setup.sh i druge postavke files za postavljanje i pokretanje Xcelium* simulacije.
Sadrži HDL files za IP podmodule.
Za svaki generirani podređeni IP direktorij, Platform Designer generiše synth/ i sim/ poddirektorije.

3.4. Simulacija Intel FPGA IP jezgara
Intel Quartus Prime softver podržava IP core RTL simulaciju u specifičnim EDA simulatorima. IP generisanje opciono stvara simulaciju files, uključujući funkcionalni simulacijski model, bilo koji testni stol (ili nprample design), i skripte za podešavanje simulatora specifične za svaku IP jezgru. Možete koristiti funkcionalni simulacijski model i bilo koji testni stol ili example dizajn za simulaciju. Izlaz IP generiranja također može uključivati skripte za kompajliranje i pokretanje bilo koje testbench. Skripte navode sve modele ili biblioteke koje su vam potrebne za simulaciju vašeg IP jezgra.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 16

Pošalji povratne informacije

3. Početak rada 683074 | 2022.04.28

Softver Intel Quartus Prime omogućava integraciju sa mnogim simulatorima i podržava višestruke tokove simulacije, uključujući vaše sopstvene skriptovane i prilagođene tokove simulacije. Koji god tok da odaberete, simulacija IP jezgre uključuje sljedeće korake:
1. Generirajte IP HDL, testbench (ili nprample design) i skripta za postavljanje simulatora files.
2. Postavite okruženje simulatora i sve skripte za simulaciju.
3. Kompilirajte biblioteke simulacijskih modela.
4. Pokrenite svoj simulator.

3.4.1. Simulacija i provjera dizajna

Po defaultu, uređivač parametara generiše skripte specifične za simulator koje sadrže naredbe za kompajliranje, razradu i simulaciju Intel FPGA IP modela i biblioteke simulacijskih modela files. Možete kopirati komande u svoju skriptu testbencha za simulaciju ili ih urediti files za dodavanje naredbi za kompajliranje, razradu i simulaciju vašeg dizajna i testne stola.

Tabela 10. Intel FPGA IP Core Skripte za simulaciju

Simulator

File Imenik

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skripta msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Sintetiziranje IP jezgri u drugim EDA alatima
Opciono, koristite drugi podržani EDA alat za sintetizaciju dizajna koji uključuje Intel FPGA IP jezgra. Kada generišete sintezu IP jezgra files za upotrebu sa EDA alatima za sintezu treće strane, možete kreirati netlistu za procjenu područja i vremena. Da biste omogućili generiranje, uključite Kreiraj vrijeme i procjene resursa za EDA alate za sintezu treće strane kada prilagođavate varijaciju IP-a.
Mrežna lista za procjenu područja i vremena opisuje povezivanje i arhitekturu IP jezgra, ali ne uključuje detalje o pravoj funkcionalnosti. Ove informacije omogućavaju određenim alatima treće strane za sintezu da bolje procijene područje i vrijeme izvještavanja. Osim toga, alati za sintezu mogu koristiti informacije o vremenu kako bi postigli optimizacije vođene vremenom i poboljšale kvalitet rezultata.
Softver Intel Quartus Prime generiše _syn.v netlist file u Verilog HDL formatu, bez obzira na izlaz file format koji odredite. Ako koristite ovu netlistu za sintezu, morate uključiti omotač IP jezgre file .v ili .vhd u vašem Intel Quartus Prime projektu.

(7) Ako niste postavili opciju EDA alata – koja vam omogućava da pokrenete EDA simulatore treće strane iz Intel Quartus Prime softvera – pokrenite ovu skriptu u ModelSim ili QuestaSim simulator Tcl konzoli (ne u softveru Intel Quartus Prime Tcl konzola) kako biste izbjegli bilo kakve greške.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 17

3. Početak rada 683074 | 2022.04.28
3.6. Sastavljanje punog dizajna
Možete koristiti naredbu Start Compilation u meniju Processing u softveru Intel Quartus Prime Pro Edition da kompajlirate svoj dizajn.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 18

Pošalji povratne informacije

683074 | 2022.04.28. Pošalji povratnu informaciju

4. Funkcionalni opis

Slika 5.

F-Tile Serial Lite IV Intel FPGA IP se sastoji od MAC-a i Ethernet PCS-a. MAC komunicira sa prilagođenim PCS-om preko MII interfejsa.

IP podržava dva načina modulacije:
· PAM4–Pruža 1 do 12 broj traka za odabir. IP uvijek instancira dva PCS kanala za svaku traku u PAM4 modulacijskom modu.
· NRZ–Omogućuje 1 do 16 broj traka za odabir.

Svaki način modulacije podržava dva načina rada podataka:
· Osnovni režim–Ovo je čisti režim strimovanja gde se podaci šalju bez početka paketa, praznog ciklusa i kraja paketa radi povećanja propusnog opsega. IP uzima prve važeće podatke kao početak rafala.

Osnovni način prijenosa podataka tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Registrovan

4. Funkcionalni opis 683074 | 2022.04.28

Slika 6.

· Puni način rada – Ovo je prijenos podataka u paketnom režimu. U ovom režimu, IP šalje rafal i ciklus sinhronizacije na početku i na kraju paketa kao graničnike.

Prijenos podataka u punom modu tx_core_clout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Povezane informacije · F-Tile Serial Lite IV Intel FPGA IP Overview na strani 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Korisničko uputstvo

4.1. TX Datapath
TX datapath se sastoji od sljedećih komponenti: · MAC adapter · blok za umetanje kontrolne riječi · CRC · MII koder · PCS blok · PMA blok

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 20

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Slika 7. TX Datapath

Iz korisničke logike

TX MAC

Avalon Streaming Interfejs

MAC adapter

Kontrolirajte umetanje riječi

CRC

MII Encoder

MII interfejs Custom PCS
PCS i PMA

TX serijski interfejs za drugi FPGA uređaj

4.1.1. TX MAC adapter
TX MAC adapter kontrolira prijenos podataka do korisničke logike koristeći Avalon® streaming interfejs. Ovaj blok podržava korisnički definiran prijenos informacija i kontrolu toka.

Prijenos korisnički definiranih informacija

U punom načinu rada, IP pruža tx_is_usr_cmd signal koji možete koristiti za pokretanje korisnički definiranog ciklusa informacija kao što je XOFF/XON prijenos korisničkoj logici. Možete pokrenuti korisnički definirani ciklus prijenosa informacija tako što ćete potvrditi ovaj signal i prenijeti informacije koristeći tx_avs_data zajedno sa potvrđivanjem tx_avs_startofpacket i tx_avs_valid signala. Blok zatim poništava potvrdu tx_avs_ready za dva ciklusa.

Napomena:

Funkcija korisnički definiranih informacija dostupna je samo u punom načinu rada.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 21

4. Funkcionalni opis 683074 | 2022.04.28

Slika 8.

Kontrola protoka

Postoje uslovi u kojima TX MAC nije spreman da primi podatke iz korisničke logike, kao što je tokom procesa ponovnog poravnanja veze ili kada nema dostupnih podataka za prijenos iz korisničke logike. Da bi se izbjegao gubitak podataka zbog ovih uvjeta, IP koristi signal tx_avs_ready za kontrolu toka podataka iz korisničke logike. IP poništava signal kada se pojave sljedeći uslovi:
· Kada se potvrdi tx_avs_startofpacket, tx_avs_ready se poništava za jedan ciklus takta.
· Kada se potvrdi tx_avs_endofpacket, tx_avs_ready se poništava za jedan ciklus takta.
· Kada se potvrdi bilo koji upareni CW, tx_avs_ready se poništava za dva ciklusa takta.
· Kada se RS-FEC umetanje markera za poravnanje dogodi na prilagođenom PCS interfejsu, tx_avs_ready se poništava za četiri ciklusa takta.
· Svakih 17 ciklusa takta Ethernet jezgre u PAM4 modulacijskom modu i svaka 33 ciklusa takta Ethernet jezgre u NRZ modulacijskom modu. tx_avs_ready se poništava za jedan ciklus takta.
· Kada korisnička logika poništi potvrdu tx_avs_valid dok nema prijenosa podataka.

Sljedeći vremenski dijagrami su nprampdatoteke TX MAC adaptera koristeći tx_avs_ready za kontrolu toka podataka.

Kontrola toka sa tx_avs_valid Deassertion i START/END uparenim CW-ovima

tx_core_clout

tx_avs_valid tx_avs_data

D1 D2 D3

Valjani signal deasserts

D5 D6

tx_avs_ready tx_avs_startofpacket

Signal spremnosti deasserts za dva ciklusa za umetanje END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN KRAJ STRT D0 D1 D2 D3 PRAZAN D4

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 22

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 9.

Kontrola protoka sa umetanjem markera za poravnanje
tx_core_clout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Slika 10.

Kontrola protoka sa START/END uparenim CW-ovima se poklapa sa umetanjem markera za poravnanje

tx_core_clout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KRAJ STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KRAJ STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KRAJ STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 KRAJ STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

KRAJ STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Umetanje kontrolne riječi (CW).
F-Tile Serial Lite IV Intel FPGA IP konstruiše CW-ove na osnovu ulaznih signala iz korisničke logike. CW-ovi označavaju graničnike paketa, informacije o statusu prijenosa ili korisničke podatke u PCS blok i oni su izvedeni iz XGMII kontrolnih kodova.
Sljedeća tabela prikazuje opis podržanih CW-ova:

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 23

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 11.
POČNI KRAJ RAVNI

Opis podržanih CW-ova

Broj riječi (1 riječ

= 64 bita)

EMPTY_CYC

IDLE

PODACI

Unutar pojasa

Opis
Početak graničnika podataka. Kraj graničnika podataka. Kontrolna riječ (CW) za RX poravnanje. Prazan ciklus u prijenosu podataka. IDLE (van opsega). Nosivost.

Tabela 12. Opis CW polja
Polje RSVD num_valid_bytes_eob
PRAZNO eop sop seop align CRC32 usr

Opis
Rezervirano polje. Može se koristiti za buduće produženje. Vezano za 0.
Broj važećih bajtova u posljednjoj riječi (64-bit). Ovo je 3-bitna vrijednost. · 3'b000: 8 bajtova · 3'b001: 1 bajt · 3'b010: 2 bajta · 3'b011: 3 bajta · 3'b100: 4 bajta · 3'b101: 5 bajtova · 3'b110: 6 bajtova · 3'b111: 7 bajtova
Broj nevažećih riječi na kraju niza.
Označava da RX Avalon interfejs za striming potvrdi signal kraja paketa.
Označava da RX Avalon striming sučelje potvrđuje signal početka paketa.
Označava da RX Avalon streaming interfejs potvrđuje početak paketa i kraj paketa u istom ciklusu.
Provjerite RX poravnanje.
Vrijednosti izračunatog CRC-a.
Označava da kontrolna riječ (CW) sadrži informacije koje definira korisnik.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 24

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

4.1.2.1. Početak rafala CW

Slika 11. Početak rafalnog CW formata

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podaci

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(START)

kontrola 7:0

Tabela 13.

U punom modu, možete umetnuti START CW potvrđivanjem tx_avs_startofpacket signala. Kada potvrdite samo tx_avs_startofpacket signal, postavlja se sop bit. Kada potvrdite i tx_avs_startofpacket i tx_avs_endofpacket signale, seop bit je postavljen.

START CW Vrijednosti polja
Field sop/seop
usr (8)
poravnati

Vrijednost

Ovisno o tx_is_usr_cmd signalu:

1: Kada je tx_is_usr_cmd = 1

0: Kada je tx_is_usr_cmd = 0

U osnovnom načinu rada, MAC šalje START CW nakon što se resetovanje poništi. Ako podaci nisu dostupni, MAC kontinuirano šalje EMPTY_CYC uparen sa END i START CW dok ne počnete slati podatke.

4.1.2.2. Kraj rafalnog CW

Slika 12. CW format na kraju rafalnog snimanja

KRAJ

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

podaci 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

PRAZNO

7:0

RSVD

num_valid_bytes_eob

kontrolu

7:0

(8) Ovo je podržano samo u punom načinu rada.
Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 25

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 14.

MAC ubacuje END CW kada se potvrdi tx_avs_endofpacket. KRAJ CW sadrži broj važećih bajtova na posljednjoj riječi podataka i CRC informaciju.

CRC vrijednost je 32-bitni CRC rezultat za podatke između START CW i riječi podataka prije END CW.

Sljedeća tabela prikazuje vrijednosti polja u KRAJ CW.

KRAJ CW Vrijednosti polja
Polje eop CRC32 num_valid_bytes_eob

Vrijednost 1
CRC32 izračunata vrijednost. Broj važećih bajtova u posljednjoj riječi podataka.

4.1.2.3. Poravnanje upareno CW

Slika 13. Upareni CW format za poravnanje

ALIGN CW uparite sa START/END

64+8 bita XGMII interfejs

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podaci

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

64+8 bita XGMII interfejs

KRAJ

63:56

'hFD

55:48

RSVD

47:40

RSVD

podaci

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

ALIGN CW je upareni CW sa START/END ili END/START CW. Možete umetnuti ALIGN upareni CW bilo potvrđivanjem tx_link_reinit signala, postavljanjem brojača perioda poravnanja ili pokretanjem resetovanja. Kada se umetne ALIGN upareni CW, polje za poravnanje je postavljeno na 1 kako bi se pokrenuo blok poravnanja prijemnika za provjeru poravnanja podataka u svim trakama.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 26

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Tabela 15.

ALIGN CW vrijednosti polja
Poravnanje polja
eop sop usr seop

Vrijednost 1 0 0 0 0

4.1.2.4. Prazan ciklus CW

Slika 14. CW format praznog ciklusa

EMPTY_CYC Uparite sa END/START

64+8 bita XGMII interfejs

KRAJ

63:56

'hFD

55:48

RSVD

47:40

RSVD

podaci

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrola 7:0

64+8 bita XGMII interfejs

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

podaci

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrola 7:0

Tabela 16.

Kada poništite potvrdu tx_avs_valid za dva ciklusa takta tokom burst-a, MAC ubacuje EMPTY_CYC CW uparen sa END/START CW-ovima. Možete koristiti ovaj CW kada trenutno nema dostupnih podataka za prijenos.

Kada deassert tx_avs_valid za jedan ciklus, IP poništava tx_avs_valid za dvostruko duži period od tx_avs_valid deassertion da generiše par END/START CW-ova.

EMPTY_CYC CW vrijednosti polja
Poravnanje polja
eop

Vrijednost 0 0

nastavak…

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 27

4. Funkcionalni opis 683074 | 2022.04.28

Field sop usr seop

Vrijednost 0 0 0

4.1.2.5. Idle CW

Slika 15. Idle CW format

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

podaci

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

kontrola 7:0

MAC ubacuje IDLE CW kada nema prijenosa. Tokom ovog perioda, tx_avs_valid signal je nizak.
Možete koristiti IDLE CW kada je burst prijenos završen ili je prijenos u stanju mirovanja.

4.1.2.6. Data Word

Riječ podataka je nosivost paketa. XGMII kontrolni bitovi su svi postavljeni na 0 u formatu riječi podataka.

Slika 16. Format riječi podataka

64+8 bita XGMII interfejs

DATA WORD

63:56

korisnički podaci 7

55:48

korisnički podaci 6

47:40

korisnički podaci 5

podaci

39:32 31:24

korisnički podaci 4 korisnički podaci 3

23:16

korisnički podaci 2

15:8

korisnički podaci 1

7:0

korisnički podaci 0

kontrola 7:0

4.1.3. TX CRC
Možete omogućiti TX CRC blok pomoću parametra Enable CRC u uređivaču IP parametara. Ova funkcija je podržana i u osnovnom iu punom načinu rada.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 28

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

MAC dodaje CRC vrijednost na END CW potvrđivanjem signala tx_avs_endofpacket. U BASIC modu, samo ALIGN CW uparen sa END CW sadrži važeće CRC polje.
TX CRC blok se povezuje s blokom za umetanje kontrolne riječi TX i TX MII kodiranje. TX CRC blok izračunava CRC vrijednost za 64-bitne vrijednosti po ciklusu podataka počevši od START CW do END CW.
Možete potvrditi da crc_error_inject signal namjerno ošteti podatke u određenoj traci kako biste stvorili CRC greške.

4.1.4. TX MII enkoder

TX MII enkoder upravlja prijenosom paketa od MAC-a do TX PCS-a.

Sljedeća slika prikazuje obrazac podataka na 8-bitnoj MII magistrali u PAM4 modulacijskom modu. START i END CW se pojavljuju jednom u svake dvije MII trake.

Slika 17. PAM4 Modulation Mode MII Data Pattern

CIKLUS 1

CIKLUS 2

CIKLUS 3

CIKLUS 4

CIKLUS 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Sljedeća slika prikazuje obrazac podataka na 8-bitnoj MII magistrali u NRZ modulacijskom modu. START i END CW se pojavljuju u svakoj MII stazi.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 29

4. Funkcionalni opis 683074 | 2022.04.28

Slika 18. NRZ Modulation Mode MII Data Pattern

CIKLUS 1

CIKLUS 2

CIKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CIKLUS 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS i PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguriše F-tile primopredajnik u Ethernet PCS mod.

4.2. RX Datapath
RX datapath se sastoji od sljedećih komponenti: · PMA blok · PCS blok · MII dekoder · CRC · Deskew blok · blok uklanjanja kontrolne riječi

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 30

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Slika 19. RX Datapath

Korisničkoj logici Avalon Streaming Interface
RX MAC
Kontrolno uklanjanje riječi
Deskew

CRC

MII dekoder

MII interfejs Custom PCS
PCS i PMA

RX serijski interfejs sa drugog FPGA uređaja
4.2.1. RX PCS i PMA
F-Tile Serial Lite IV Intel FPGA IP konfiguriše F-tile primopredajnik na Ethernet PCS mod.
4.2.2. RX MII dekoder
Ovaj blok identificira da li dolazni podaci sadrže kontrolnu riječ i markere poravnanja. RX MII dekoder emituje podatke u obliku 1-bitnog validnog, 1-bitnog indikatora markera, 1-bitnog kontrolnog indikatora i 64-bitnih podataka po traci.
4.2.3. RX CRC
Možete omogućiti TX CRC blok pomoću parametra Enable CRC u uređivaču IP parametara. Ova funkcija je podržana i u osnovnom iu punom načinu rada. RX CRC blok se povezuje sa blokovima RX Control Word Removal i RX MII Decoder. IP potvrđuje signal rx_crc_error kada se pojavi CRC greška.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 31

4. Funkcionalni opis 683074 | 2022.04.28
IP poništava potvrdu rx_crc_error pri svakom novom rafalu. To je izlaz korisničkoj logici za rukovanje greškama korisničke logike.
4.2.4. RX Deskew
RX blok deskew detektuje markere poravnanja za svaku traku i ponovo poravnava podatke pre nego što ih pošalje u blok za uklanjanje RX CW.
Možete odabrati da dopustite IP jezgru da automatski poravna podatke za svaku traku kada dođe do greške u poravnanju tako što ćete postaviti parametar Omogući automatsko poravnanje u uređivaču IP parametara. Ako onemogućite funkciju automatskog poravnanja, IP jezgro potvrđuje signal rx_error da ukaže na grešku poravnanja. Morate potvrditi rx_link_reinit da pokrenete proces poravnanja trake kada dođe do greške u poravnanju trake.
RX deskew detektuje markere poravnanja na osnovu državnog stroja. Sljedeći dijagram prikazuje stanja u bloku RX deskew.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 32

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 20.

RX Deskew Lane Alignment State Machine sa dijagramom toka omogućenim za automatsko poravnanje
Počni

IDLE

Reset = 1 da ne

Svi PCS

trake spremne?

ČEKAJ

Svi markeri za sinhronizaciju br
otkriveno?
da
ALIGN

br
yes Timeout?

da
Izgubljeno poravnanje?
no End

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 33

4. Funkcionalni opis 683074 | 2022.04.28

Slika 21.

RX Deskew Lane Alignment State Machine sa automatskim poravnanjem onemogućenim dijagramom toka
Počni

IDLE

Reset = 1 da ne

Svi PCS

trake spremne?

da
rx_link_reinit =1
nema GREŠKE

ne da Vremensko ograničenje?

ČEKAJ
ne Svi markeri za sinhronizaciju
otkriveno?
yes ALIGN

da
Izgubljeno poravnanje?
br
Kraj
1. Proces poravnanja počinje sa stanjem IDLE. Blok prelazi u stanje WAIT kada su sve PCS trake spremne i rx_link_reinit je poništen.
2. U stanju WAIT, blok provjerava da li su svi otkriveni markeri potvrđeni unutar istog ciklusa. Ako je ovaj uvjet tačan, blok se pomiče u stanje ALIGNED.
3. Kada je blok u ALIGNED stanju, to pokazuje da su trake poravnate. U ovom stanju, blok nastavlja da prati poravnanje trake i provjerava da li su svi markeri prisutni unutar istog ciklusa. Ako barem jedan marker nije prisutan u istom ciklusu i postavljen je parametar Omogući automatsko poravnanje, blok ide na

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 34

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

IDLE stanje za ponovno pokretanje procesa poravnanja. Ako Enable Auto Alignment nije postavljeno i barem jedan marker nije prisutan u istom ciklusu, blok prelazi u stanje ERROR i čeka da korisnička logika potvrdi signal rx_link_reinit da pokrene proces poravnanja trake.

Slika 22. Preusmjeravanje trake sa omogućenim Enable Auto Alignment rx_core_clk

rx_link_up

rx_link_reinit

i_svi_markeri

Deskew State

ALGNED

IDLE

ČEKAJ

ALGNED

AUTO_ALIGN = 1

Slika 23. Preusmjeravanje trake sa onemogućenim Enable Auto Alignment rx_core_clk

rx_link_up

rx_link_reinit

i_svi_markeri

Deskew State

ALGNED

GREŠKA

IDLE

ČEKAJ

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW uklanjanje
Ovaj blok dekodira CW-ove i šalje podatke korisničkoj logici koristeći Avalon streaming interfejs nakon uklanjanja CW-ova.
Kada nema dostupnih valjanih podataka, blok uklanjanja RX CW deaktivira signal rx_avs_valid.
U FULL modu, ako je korisnički bit postavljen, ovaj blok potvrđuje rx_is_usr_cmd signal i podaci u prvom ciklusu takta se koriste kao korisnički definirana informacija ili naredba.
Kada rx_avs_ready deasserts i rx_avs_valid assert, blok uklanjanja RX CW generiše uslov greške korisničkoj logici.
Avalon streaming signali koji se odnose na ovaj blok su sljedeći: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 35

4. Funkcionalni opis 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (dostupno samo u punom modu)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Arhitektura
F-Tile Serial Lite IV Intel FPGA IP ima četiri ulaza takta koji generišu taktove za različite blokove: · Referentni takt primopredajnika (xcvr_ref_clk) – Ulazni takt sa eksternog sata
čipovi ili oscilatori koji generiraju taktove za TX MAC, RX MAC i TX i RX prilagođene PCS blokove. Pogledajte Parametri za podržani frekventni opseg. · Takt jezgre TX (tx_core_clk) – Ovaj takt je izveden iz PLL primopredajnika koji se koristi za TX MAC. Ovaj sat je također izlazni sat od F-tile primopredajnika za povezivanje na TX korisničku logiku. · Takt jezgre RX (rx_core_clk) – Ovaj takt je izveden iz PLL primopredajnika i koristi se za RX deskew FIFO i RX MAC. Ovaj sat je također izlazni sat od F-tile primopredajnika za povezivanje na RX korisničku logiku. · Sat za sučelje za rekonfiguraciju primopredajnika (reconfig_clk) – ulazni takt iz vanjskih taktnih kola ili oscilatora koji generiše taktove za F-tile interfejs rekonfiguracije primopredajnika u oba TX i RX putanja podataka. Frekvencija takta je 100 do 162 MHz.
Sljedeći blok dijagram prikazuje F-Tile Serial Lite IV Intel FPGA IP domene takta i veze unutar IP-a.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 36

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Arhitektura

Oscilator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP primopredajnik Rekonfiguracija Interfejs Sat
(reconfig_clk)

tx_core_clout (povezivanje na korisničku logiku)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Sat interfejsa za rekonfiguraciju primopredajnika

(reconfig_clk)

Oscilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clout (povezivanje na korisničku logiku)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX podaci
TX MAC

serijski_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Podaci RX MAC

Avalon Streaming Interface RX podaci
RX MAC

Deskew FIFO

rx_core_clout (povezivanje na korisničku logiku)

rx_core_clk= clk_pll_div64[mid_ch]

Custom PCS

serijski_link[n-1:0]

TX MAC

Avalon Streaming Interface TX podaci

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clout (povezivanje na korisničku logiku)

Referentni sat primopredajnika (xcvr_ref_clk)
Referentni sat primopredajnika (xcvr_ref_clk)

Oscilator*

Legenda

FPGA uređaj
TX domen takta jezgre
Domen takta RX jezgre
Domen referentnog sata primopredajnika Eksterni uređaj Signali podataka

4.4. Reset i inicijalizacija veze
MAC, F-tile Hard IP i rekonfiguracioni blokovi imaju različite signale resetovanja: · TX i RX MAC blokovi koriste tx_core_rst_n i rx_core_rst_n signale resetovanja. · tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n pogon signala resetovanja
soft reset kontroler da resetuje F-tile Hard IP. · Blok rekonfiguracije koristi signal resetovanja reconfig_reset.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 37

4. Funkcionalni opis 683074 | 2022.04.28

Slika 25. Resetiranje arhitekture
Avalon Streaming Interface TX podaci
MAC
Avalon Streaming SYNC Interface RX podaci

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX serijski podaci RX serijski podaci

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Reset Logic
Povezane informacije · Smjernice za resetiranje na stranici 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Korisničko uputstvo
4.4.1. TX resetovanje i redosled inicijalizacije
Redoslijed TX resetiranja za F-Tile Serial Lite IV Intel FPGA IP je sljedeći: 1. Potvrdite tx_pcs_fec_phy_reset_n, tx_core_rst_n i reconfig_reset
istovremeno da resetujete čvrsti IP, MAC i blokove za rekonfiguraciju F-pločice. Otpustite tx_pcs_fec_phy_reset_n i resetirajte rekonfiguraciju nakon čekanja na tx_reset_ack kako biste osigurali da su blokovi ispravno resetovani. 2. IP tada potvrđuje signale phy_tx_lanes_stable, tx_pll_locked i phy_ehip_ready nakon što je tx_pcs_fec_phy_reset_n reset pušten, kako bi naznačio da je TX PHY spreman za prijenos. 3. Signal tx_core_rst_n se poništava nakon što signal phy_ehip_ready postane visok. 4. IP počinje sa slanjem IDLE znakova na MII interfejsu nakon što je MAC resetovan. Nema potrebe za poravnanjem TX trake i iskošenjem jer sve trake koriste isti sat. 5. Dok prenosi IDLE znakove, MAC potvrđuje tx_link_up signal. 6. MAC tada počinje odašiljati ALIGN uparen sa START/END ili END/START CW u fiksnom intervalu kako bi pokrenuo proces poravnanja trake povezanog prijemnika.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 38

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28

Slika 26.

Vremenski dijagram TX resetovanja i inicijalizacije
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Resetovanje RX-a i sekvenca inicijalizacije
Redoslijed RX resetiranja za F-Tile Serial Lite IV Intel FPGA IP je sljedeći:
1. Istovremeno potvrdite rx_pcs_fec_phy_reset_n, rx_core_rst_n i reconfig_reset da resetujete čvrsti IP, MAC i blokove za rekonfiguraciju F-pločice. Otpustite rx_pcs_fec_phy_reset_n i resetirajte rekonfiguraciju nakon što čekate rx_reset_ack kako biste osigurali da su blokovi ispravno resetovani.
2. IP tada potvrđuje signal phy_rx_pcs_ready nakon što je prilagođeno PCS resetovanje pušteno, kako bi se pokazalo da je RX PHY spreman za prijenos.
3. Signal rx_core_rst_n se poništava nakon što signal phy_rx_pcs_ready postane visok.
4. IP započinje proces poravnanja trake nakon što se otpusti RX MAC reset i po prijemu ALIGN uparen sa START/END ili END/START CW.
5. Blok RX deskew potvrđuje signal rx_link_up kada se poravnanje za sve trake završi.
6. IP tada potvrđuje rx_link_up signal korisničkoj logici da naznači da je RX veza spremna za početak prijema podataka.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 39

4. Funkcionalni opis 683074 | 2022.04.28

Slika 27. Vremenski dijagram resetovanja i inicijalizacije RX-a
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Izračun brzine veze i efikasnosti propusnog opsega

Proračun efikasnosti F-Tile Serial Lite IV Intel FPGA IP propusnog opsega je sljedeći:

Efikasnost propusnog opsega = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) /period_align_period

Tabela 17. Opis varijabli efikasnosti propusnog opsega

Varijabilna

Opis

raw_rate burst_size

Ovo je brzina prijenosa koju postiže serijski interfejs. raw_rate = SERDES širina * frekvencija takta primopredajnika prample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Vrijednost veličine rafala. Za izračunavanje prosječne efikasnosti propusnog opsega, koristite uobičajenu vrijednost veličine bursta. Za maksimalnu brzinu, koristite vrijednost maksimalne veličine bursta.

burst_size_ovhd

Maksimalna vrijednost veličine bursta.
U punom načinu rada, burst_size_ovhd vrijednost se odnosi na START i END uparene CW-ove.
U osnovnom načinu rada, nema burst_size_ovhd jer nema START i END uparenih CW-ova.

align_marker_period

Vrijednost perioda u koji je umetnut marker poravnanja. Vrijednost je 81920 takta za kompilaciju i 1280 za brzu simulaciju. Ova vrijednost se dobija iz PCS čvrste logike.

align_marker_width srl4_align_period

Broj ciklusa takta u kojima se važeći signal markera poravnanja drži visokim.
Broj ciklusa takta između dva markera za poravnanje. Ovu vrijednost možete postaviti koristeći parametar Period poravnanja u uređivaču IP parametara.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 40

Pošalji povratne informacije

4. Funkcionalni opis 683074 | 2022.04.28
Izračuni brzine veze su sljedeći: Efektivna brzina = efikasnost propusnog opsega * raw_rate Možete dobiti maksimalnu korisničku frekvenciju takta pomoću sljedeće jednačine. Izračunavanje maksimalne frekvencije korisničkog takta pretpostavlja kontinuirano strujanje podataka i ne dolazi do IDLE ciklusa u korisničkoj logici. Ova stopa je važna kada se dizajnira korisnička logika FIFO kako bi se izbjeglo prelijevanje FIFO. Maksimalna korisnička frekvencija sata = efektivna stopa / 64

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 41

683074 | 2022.04.28. Pošalji povratnu informaciju

5. Parametri

Tabela 18. F-Tile Serial Lite IV Intel FPGA IP parametar Opis

Parametar

Vrijednost

Default

Opis

Opšte opcije dizajna

Tip PMA modulacije

· PAM4 · NRZ

PAM4

Odaberite PCS mod modulacije.

PMA Type

· FHT · FGT

FGT

Odabir tipa primopredajnika.

PMA brzina podataka

· Za PAM4 način rada:
— Tip FGT primopredajnika: 20 Gbps 58 Gbps
— Tip FHT primopredajnika: 56.1 Gbps, 58 Gbps, 116 Gbps
· Za NRZ način rada:
— Tip FGT primopredajnika: 10 Gbps 28.05 Gbps
— Tip FHT primopredajnika: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Određuje efektivnu brzinu podataka na izlazu primopredajnika uključujući prijenos i druge troškove. Vrijednost se izračunava prema IP-u zaokruživanjem na 1 decimalno mjesto u Gbps jedinici.

PMA mod

· Duplex · Tx · Rx

Duplex

Za tip FHT primopredajnika, podržani smjer je samo dupleks. Za tip FGT primopredajnika, podržani smjer je Duplex, Tx i Rx.

Broj PMA

· Za PAM4 način rada:

trake

— 1 do 12

· Za NRZ način rada:

— 1 do 16

Odaberite broj traka. Za simpleks dizajn, podržani broj traka je 1.

PLL referentna frekvencija takta

· Za tip FHT primopredajnika: 156.25 MHz
· Za tip FGT primopredajnika: 27.5 MHz 379.84375 MHz, u zavisnosti od odabrane brzine prenosa podataka primopredajnika.

· Za tip FHT primopredajnika: 156.25 MHz
· Za tip FGT primopredajnika: 165 MHz

Određuje referentnu frekvenciju takta primopredajnika.

Sistem PLL

—

referentni sat

frekvencija

170 MHz

Dostupno samo za tip FHT primopredajnika. Određuje referentni takt sistemskog PLL-a i koristiće se kao ulaz za referentnu F-pločicu i sistemske PLL satove Intel FPGA IP za generisanje sistemskog PLL takta.

Sistemska PLL frekvencija
Period poravnanja

— 128 65536

Omogućite RS-FEC

Omogući

876.5625 MHz 128 Omogućeno

Određuje frekvenciju sistemskog PLL takta.
Određuje period markera poravnanja. Vrijednost mora biti x2. Uključite da biste omogućili RS-FEC funkciju.
nastavak…

ISO 9001:2015 Registrovan

5. Parametri 683074 | 2022.04.28

Parametar

Vrijednost

Default

Opis

Onemogući

Za PAM4 PCS mod modulacije, RS-FEC je uvijek omogućen.

Korisničko sučelje

Streaming način rada

· FULL · OSNOVNI

Pun

Odaberite prijenos podataka za IP.

Pun: Ovaj način rada šalje ciklus početka paketa i kraja paketa unutar okvira.

Osnovno: Ovo je čisti način prijenosa podataka u kojem se podaci šalju bez početka paketa, praznog i kraja paketa radi povećanja propusnosti.

Omogući CRC

Omogući onemogući

Onemogući

Uključite da omogućite CRC otkrivanje i ispravljanje grešaka.

Omogući automatsko poravnanje

Omogući onemogući

Onemogući

Uključite da omogućite funkciju automatskog poravnanja trake.

Omogući krajnju tačku za otklanjanje grešaka

Omogući onemogući

Onemogući

Kada je uključen, F-Tile Serial Lite IV Intel FPGA IP uključuje ugrađenu krajnju tačku za otklanjanje grešaka koja se interno povezuje na Avalon memorijsko mapirani interfejs. IP može izvršiti određene testove i funkcije otklanjanja grešaka preko JTAG koristeći sistemsku konzolu. Zadana vrijednost je Off.

Simpleksno spajanje (Ova postavka parametra dostupna je samo kada odaberete FGT dual simplex dizajn.)

RSFEC omogućen na drugom Serial Lite IV Simplex IP-u koji je postavljen na isti FGT kanal(e)

Omogući onemogući

Onemogući

Uključite ovu opciju ako vam je potrebna mješavina konfiguracije sa RS-FEC omogućenim i onemogućenim za F-Tile Serial Lite IV Intel FPGA IP u dual simplex dizajnu za NRZ primopredajni način, gdje su i TX i RX postavljeni na isti FGT kanal(i).

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 43

683074 | 2022.04.28. Pošalji povratnu informaciju

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali

6.1. Clock Signals

Tabela 19. Signali sata

Ime

Smjer širine

Opis

tx_core_clout

Izlazni takt jezgre TX za TX prilagođeni PCS interfejs, TX MAC i korisničku logiku

TX datapath.

Ovaj sat se generiše iz prilagođenog PCS bloka.

rx_core_clout

Izlazni takt RX jezgre za RX prilagođeni PCS interfejs, RX deskew FIFO, RX MAC

i korisničke logike u RX datapath.

Ovaj sat se generiše iz prilagođenog PCS bloka.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Ulazni referentni sat primopredajnika.

Kada je tip primopredajnika postavljen na FGT, povežite ovaj sat sa izlaznim signalom (out_refclk_fgt_0) referentnih F-pločica i sistemskih PLL taktova Intel FPGA IP. Kada je tip primopredajnika postavljen na FHT, povežite se

ovaj sat na izlazni signal (out_fht_cmmpll_clk_0) referentnih F-pločica i sistemskih PLL taktova Intel FPGA IP.

Pogledajte Parametri za podržani frekventni opseg.

Ulaz Ulazni sat za interfejs za rekonfiguraciju primopredajnika.

Frekvencija takta je 100 do 162 MHz.

Povežite ovaj ulazni taktni signal sa eksternim taktnim krugovima ili oscilatorima.

Ulaz Ulazni sat za interfejs za rekonfiguraciju primopredajnika.

Frekvencija takta je 100 do 162 MHz.

Povežite ovaj ulazni taktni signal sa eksternim taktnim krugovima ili oscilatorima.

out_systempll_clk_ 1

Input

Sistemski PLL sat.
Povežite ovaj sat sa izlaznim signalom (out_systempll_clk_0) referentnih F-pločica i sistemskih PLL satova Intel FPGA IP.

Povezane informacije Parametri na stranici 42

6.2. Reset Signals

Tabela 20. Reset signali

Ime

Smjer širine

tx_core_rst_n

Input

Asinkrona domena sata

rx_core_rst_n

Input

Asinhroni

tx_pcs_fec_phy_reset_n 1

Input

Asinhroni

Opis

Aktivno-niski signal resetovanja. Resetuje F-Tile Serial Lite IV TX MAC.

Aktivno-niski signal resetovanja. Resetuje F-Tile Serial Lite IV RX MAC.

Aktivno-niski signal resetovanja.

nastavak…

ISO 9001:2015 Registrovan

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

Ime

Domena sata u smjeru širine

Opis

Resetuje prilagođeni PCS F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Input

Asinhroni

Aktivno-niski signal resetovanja. Resetuje prilagođeni PCS F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Aktivno-visoki signal resetovanja.

Resetuje blok rekonfiguracije interfejsa Avalon memorijskog mapiranog.

reconfig_sl_reset

Ulaz reconfig_sl_clk Aktivno-visoki signal resetovanja.

Resetuje blok rekonfiguracije interfejsa Avalon memorijskog mapiranog.

6.3. MAC signali

Tabela 21.

TX MAC signali
U ovoj tabeli, N predstavlja broj traka postavljenih u uređivaču IP parametara.

Ime

Širina

Domena sata smjera

Opis

tx_avs_ready

Izlazni tx_core_clout Avalon streaming signal.

Kada se potvrdi, označava da je TX MAC spreman da prihvati podatke.

tx_avs_data

· (64*N)*2 (PAM4 način rada)
· 64*N (NRZ način rada)

Input

tx_core_clout Avalon streaming signal. TX podaci.

tx_avs_channel

Ulazni tx_core_clout Avalon streaming signal.

Broj kanala za podatke koji se prenose u trenutnom ciklusu.

Ovaj signal nije dostupan u osnovnom načinu rada.

tx_avs_valid

Ulazni tx_core_clout Avalon streaming signal.

Kada se potvrdi, označava da je signal TX podataka važeći.

tx_avs_startofpacket

Ulazni tx_core_clout Avalon streaming signal.

Kada se potvrdi, označava početak TX paketa podataka.

Potvrdite za samo jedan ciklus takta za svaki paket.

Ovaj signal nije dostupan u osnovnom načinu rada.

tx_avs_endofpacket

Ulazni tx_core_clout Avalon streaming signal.

Kada se potvrdi, označava kraj TX paketa podataka.

Potvrdite za samo jedan ciklus takta za svaki paket.

Ovaj signal nije dostupan u osnovnom načinu rada.

tx_avs_empty

Ulazni tx_core_clout Avalon streaming signal.

Označava broj nevažećih riječi u konačnom nizu TX podataka.

Ovaj signal nije dostupan u osnovnom načinu rada.

tx_num_valid_bytes_eob

Input

tx_core_clout

Označava broj važećih bajtova u posljednjoj riječi završnog rafala. Ovaj signal nije dostupan u osnovnom načinu rada.
nastavak…

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

Ime tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Širina 1
1 1
N 5

Domena sata smjera

Opis

Input

tx_core_clout

Kada se potvrdi, ovaj signal pokreće korisnički definirani ciklus informacija.
Potvrdite ovaj signal u istom taktu kao i tx_startofpacket tvrdnja.
Ovaj signal nije dostupan u osnovnom načinu rada.

Izlaz tx_core_clkout Kada se potvrdi, označava da je TX data veza spremna za prijenos podataka.

Izlaz

tx_core_clout

Kada se potvrdi, ovaj signal pokreće ponovno poravnavanje traka.
Potvrdite ovaj signal za jedan ciklus takta da pokrenete MAC da pošalje ALIGN CW.

Input

tx_core_clout Kada se potvrdi, MAC ubacuje grešku CRC32 u odabrane trake.

Izlaz tx_core_clkout Ne koristi se.

Sljedeći vremenski dijagram prikazuje prampbroj TX prijenosa podataka od 10 riječi iz korisničke logike preko 10 TX serijskih traka.

Slika 28.

TX dijagram vremena prijenosa podataka
tx_core_clout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…, 9

… N-10..

Lane 0

…………

STRT 0 10

N-10 KRAJ STRT 0

Lane 1

…………

STRT 1 11

N-9 KRAJ STRT 1

N-10 KRAJ PRAZAN PRAZAN N-9 KRAJ PRAZAN PRAZAN

Lane 9

…………

STRT 9 19

N-1 KRAJ STRT 9

N-1 KRAJ PRAZAN PRAK

Tabela 22.

RX MAC signali
U ovoj tabeli, N predstavlja broj traka postavljenih u uređivaču IP parametara.

Ime

Širina

Domena sata smjera

Opis

rx_avs_ready

Ulazni rx_core_clout Avalon streaming signal.

Kada se potvrdi, označava da je korisnička logika spremna da prihvati podatke.

rx_avs_data

(64*N)*2 (način PAM4)
64*N (NRZ način rada)

Izlaz

rx_core_clout Avalon streaming signal. RX podaci.

rx_avs_channel

Izlazni rx_core_clkout Avalon streaming signal.

Broj kanala za podatke

primljeno u tekućem ciklusu.

Ovaj signal nije dostupan u osnovnom načinu rada.

rx_avs_valid

Izlazni rx_core_clkout Avalon streaming signal.

nastavak…

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 46

Pošalji povratne informacije

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

Ime

Širina

Domena sata smjera

Opis

Kada se potvrdi, označava da je signal RX podataka važeći.

rx_avs_startofpacket

Izlazni rx_core_clkout Avalon streaming signal.

Kada se potvrdi, označava početak RX paketa podataka.

Potvrdite za samo jedan ciklus takta za svaki paket.

Ovaj signal nije dostupan u osnovnom načinu rada.

rx_avs_endofpacket

Izlazni rx_core_clkout Avalon streaming signal.

Kada se potvrdi, označava kraj RX paketa podataka.

Potvrdite za samo jedan ciklus takta za svaki paket.

Ovaj signal nije dostupan u osnovnom načinu rada.

rx_avs_empty

Izlazni rx_core_clkout Avalon streaming signal.

Označava broj nevažećih riječi u konačnom nizu RX podataka.

Ovaj signal nije dostupan u osnovnom načinu rada.

rx_num_valid_bytes_eob

Izlaz

rx_core_clkout Označava broj važećih bajtova u posljednjoj riječi završnog rafala.
Ovaj signal nije dostupan u osnovnom načinu rada.

rx_is_usr_cmd

Izlaz rx_core_clkout Kada se potvrdi, ovaj signal pokreće korisnik-

definisan ciklus informacija.

Potvrdite ovaj signal u istom taktu kao i tx_startofpacket tvrdnja.

Ovaj signal nije dostupan u osnovnom načinu rada.

rx_link_up

Izlaz rx_core_clkout Kada se potvrdi, označava RX podatkovnu vezu

je spreman za prijem podataka.

rx_link_reinit

Ulaz rx_core_clout Kada se potvrdi, ovaj signal pokreće trake

ponovno poravnanje.

Ako onemogućite Omogući automatsko poravnanje, potvrdite ovaj signal za jedan takt da pokrenete MAC da ponovo poravna trake. Ako je podešeno Omogući automatsko poravnanje, MAC automatski ponovo poravnava trake.

Nemojte davati ovaj signal kada je postavljeno Enable Auto Alignment.

rx_error

(N*2*2)+3 (način PAM4)
(N*2)*3 (NRZ način rada)

Izlaz

rx_core_clout

Kada se potvrdi, ukazuje na pojavu uslova greške u RX putanji podataka.
· [(N*2+2):N+3] = Označava PCS grešku za određenu traku.
· [N+2] = Ukazuje na grešku poravnanja. Ponovo inicijalizirajte poravnanje trake ako je ovaj bit potvrđen.
· [N+1]= Označava da se podaci prosleđuju korisničkoj logici kada korisnička logika nije spremna.
· [N] = Ukazuje na gubitak poravnanja.
· [(N-1):0] = Označava da podaci sadrže CRC grešku.

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

6.4. Signali za rekonfiguraciju primopredajnika

Tabela 23.

Signali za rekonfiguraciju PCS-a
U ovoj tabeli, N predstavlja broj traka postavljenih u uređivaču IP parametara.

Ime

Širina

Domena sata smjera

Opis

reconfig_sl_read

Unos reconfig_sl_ naredba za čitanje PCS rekonfiguracije

clk

signale.

reconfig_sl_write

Unos reconfig_sl_ Zapisivanje rekonfiguracije PCS-a

clk

komandni signali.

reconfig_sl_address

14 bita + clogb2N

Input

reconfig_sl_ clk

Određuje PCS rekonfiguraciju Avalon memorijsko mapiranu adresu interfejsa u odabranoj traci.
Svaka traka ima 14 bitova, a gornji bitovi se odnose na pomak trake.
Example, za NRZ/PAM4 dizajn sa 4 trake, sa reconfig_sl_address[13:0] koji se odnosi na vrijednost adrese:
· reconfig_sl_address[15:1 4] postavljeno na 00 = adresa za traku 0.
· reconfig_sl_address[15:1 4] postavljeno na 01 = adresa za traku 1.
· reconfig_sl_address[15:1 4] postavljeno na 10 = adresa za traku 2.
· reconfig_sl_address[15:1 4] postavljeno na 11 = adresa za traku 3.

reconfig_sl_readdata

Izlaz reconfig_sl_ Određuje podatke o rekonfiguraciji PCS-a

clk

da bi se pročitao spremnim ciklusom u a

odabranu traku.

reconfig_sl_waitrequest

Izlaz reconfig_sl_ Predstavlja PCS rekonfiguraciju

clk

Avalon memorijsko mapirano sučelje

signal za zaustavljanje u odabranoj traci.

reconfig_sl_writedata

Ulaz reconfig_sl_ Određuje podatke o rekonfiguraciji PCS-a

clk

zapisati u ciklusu pisanja u a

odabranu traku.

reconfig_sl_readdata_vali

Izlaz

reconfig_sl_ Određuje rekonfiguraciju PCS-a

clk

primljeni podaci su važeći u odabranom

lane.

Tabela 24.

Signali za rekonfiguraciju tvrdog IP-a F-Tile
U ovoj tabeli, N predstavlja broj traka postavljenih u uređivaču IP parametara.

Ime

Širina

Domena sata smjera

Opis

reconfig_read

Unos reconfig_clk Čitanje PMA rekonfiguracije

komandni signali.

reconfig_write

Unos reconfig_clk PMA rekonfiguracija pisanje

komandni signali.

reconfig_address

18 bita + clog2bN

Input

reconfig_clk

Određuje PMA Avalon memorijsko mapiranu adresu interfejsa u odabranoj traci.
nastavak…

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 48

Pošalji povratne informacije

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

Ime
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Širina
32 1 32 1

Domena sata smjera

Opis

U oba PAM4 ad NRZ moda, svaka traka ima 18 bitova, a preostali gornji bitovi se odnose na pomak trake.
Example, za dizajn sa 4 trake:
· reconfig_address[19:18] postavljeno na 00 = adresa za traku 0.
· reconfig_address[19:18] postavljeno na 01 = adresa za traku 1.
· reconfig_address[19:18] postavljeno na 10 = adresa za traku 2.
· reconfig_address[19:18] postavljeno na 11 = adresa za traku 3.

Izlaz

reconfig_clk Određuje PMA podatke koje treba pročitati ciklus spremanja u odabranoj traci.

Izlaz

reconfig_clk Predstavlja PMA Avalon memorijsko mapirani interfejs signal zastoja u odabranoj traci.

Input

reconfig_clk Određuje PMA podatke koji će biti upisani u ciklusu pisanja u odabranoj traci.

Izlaz

reconfig_clk Određuje da su primljeni podaci za PMA rekonfiguraciju važeći u odabranoj traci.

6.5. PMA signali

Tabela 25.

PMA signali
U ovoj tabeli, N predstavlja broj traka postavljenih u uređivaču IP parametara.

Ime

Širina

Domena sata smjera

Opis

phy_tx_lanes_stable

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni Kada se potvrdi, označava da je TX datapath spreman za slanje podataka.

tx_pll_locked

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni Kada se potvrdi, označava da je TX PLL postigao status zaključavanja.

phy_ehip_ready

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni

Kada se potvrdi, označava da je prilagođeni PCS završio internu inicijalizaciju i spreman za prijenos.
Ovaj signal se potvrđuje nakon što su tx_pcs_fec_phy_reset_n i tx_pcs_fec_phy_reset_nare deassertirani.

tx_serial_data

Izlazni TX serijski sat TX serijski pinovi.

rx_serial_data

Ulazni RX serijski sat RX serijski pinovi.

phy_rx_block_lock

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni Kada se potvrdi, označava da je poravnanje bloka 66b završeno za trake.

rx_cdr_lock

N*2 (PAM4 način rada)

Izlaz

Asinhroni

Kada se potvrdi, označava da su oporavljeni satovi zaključani za podatke.
nastavak…

Pošalji povratne informacije

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signali 683074 | 2022.04.28

Ime phy_rx_pcs_ready phy_rx_hi_ber

Širina

Domena sata smjera

Opis

N (NRZ način rada)

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni

Kada se potvrdi, označava da su RX trake odgovarajućeg Ethernet kanala potpuno poravnate i spremne za primanje podataka.

N*2 (PAM4 način rada)
N (NRZ način rada)

Izlaz

Asinhroni

Kada se potvrdi, označava da je RX PCS odgovarajućeg Ethernet kanala u HI BER stanju.

F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik 50

Pošalji povratne informacije

683074 | 2022.04.28. Pošalji povratnu informaciju

7. Dizajniranje sa F-Tile Serial Lite IV Intel FPGA IP

7.1. Resetirajte smjernice
Slijedite ove smjernice za resetiranje kako biste implementirali svoje resetiranje na nivou sistema.
· Povežite tx_pcs_fec_phy_reset_n i rx_pcs_fec_phy_reset_n signale zajedno na nivou sistema kako biste resetovali TX i RX PCS istovremeno.
· Potvrdite tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n i reconfig_reset signale u isto vrijeme. Pogledajte Reset i inicijalizacija veze za više informacija o sekvencama resetovanja i inicijalizacije IP-a.
· Držite tx_pcs_fec_phy_reset_n, i rx_pcs_fec_phy_reset_n signale niske, a reconfig_reset signal visok i sačekajte da tx_reset_ack i rx_reset_ack pravilno resetuju F-tile hard IP i blokove za rekonfiguraciju.
· Da biste postigli brzu vezu između FPGA uređaja, istovremeno resetujte povezane F-Tile Serial Lite IV Intel FPGA IP adrese. Pogledajte F-Tile Serial Lite IV Intel FPGA IP dizajn Example Korisnički vodič za informacije o nadgledanju IP TX i RX veze pomoću alata.
Povezane informacije
· Resetovanje i inicijalizacija veze na stranici 37
· F-Tile Serial Lite IV Intel FPGA IP dizajn Example Korisničko uputstvo

7.2. Smjernice za rukovanje greškama

Sljedeća tabela navodi smjernice za rukovanje greškama za uslove greške koji se mogu pojaviti sa F-Tile Serial Lite IV Intel FPGA IP dizajnom.

Tabela 26. Stanje greške i smjernice za rukovanje

Stanje greške
Jedna ili više traka ne mogu uspostaviti komunikaciju nakon određenog vremenskog okvira.

Smjernice
Implementirajte sistem tajm-auta da resetujete vezu na nivou aplikacije.

Traka gubi komunikaciju nakon uspostavljanja komunikacije.
Traka gubi komunikaciju tokom procesa deskew.

Ovo se može dogoditi nakon ili tokom faza prijenosa podataka. Implementirajte detekciju gubitka veze na nivou aplikacije i resetirajte vezu.
Implementirajte proces reinicijalizacije veze za pogrešnu traku. Morate osigurati da rutiranje ploče ne prelazi 320 UI.

Gubitak poravnanja trake nakon što su sve trake poravnate.

Ovo se može dogoditi nakon ili tokom faza prijenosa podataka. Implementirajte detekciju gubitka poravnanja trake na nivou aplikacije da ponovo pokrenete proces poravnanja trake.

ISO 9001:2015 Registrovan

683074 | 2022.04.28. Pošalji povratnu informaciju

8. F-Tile Serial Lite IV Intel FPGA IP Korisnički vodič Arhiva

IP verzije su iste kao verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu šemu IP verzija.

Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija
21.3

IP Core verzija 3.0.0

Korisnički vodič F-Tile Serial Lite IV Intel® FPGA IP korisnički priručnik

ISO 9001:2015 Registrovan

683074 | 2022.04.28. Pošalji povratnu informaciju

9. Istorija revizija dokumenta za F-Tile Serial Lite IV Intel FPGA IP korisnički priručnik

Verzija dokumenta 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime verzija
22.1
21.3 21.3 21.2

IP verzija 5.0.0
3.0.0 3.0.0 2.0.0

Promjene
· Ažurirana tabela: F-Tile Serial Lite IV Intel FPGA IP karakteristike — Ažurirani opis prijenosa podataka s dodatnom podrškom za brzinu FHT primopredajnika: 58G NRZ, 58G PAM4 i 116G PAM4
· Ažurirana tabela: F-Tile Serial Lite IV Intel FPGA IP parametar Opis — Dodan novi parametar · Sistemska PLL referentna frekvencija takta · Omogući krajnju tačku za otklanjanje grešaka — Ažurirane vrijednosti za PMA brzinu podataka — Ažurirano imenovanje parametara da odgovara GUI-u
· Ažuriran opis za prenos podataka u tabeli: F-Tile Serial Lite IV Intel FPGA IP karakteristike.
· Preimenovano ime tabele IP u F-Tile Serial Lite IV Intel FPGA IP parametar Opis u odeljku Parametri radi jasnoće.
· Ažurirana tabela: IP parametri: — Dodan je novi parametar – RSFEC omogućen na drugom Serial Lite IV Simplex IP-u koji se nalazi na istom FGT kanalu(ima). — Ažurirane su podrazumevane vrednosti za frekvenciju referentnog takta primopredajnika.
Prvo izdanje.

ISO 9001:2015 Registrovan

Dokumenti / Resursi

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Korisnički priručnik F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Korisnički priručnik F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP