XILINX-nembo

XILINX 63234 MALIZA Msambazaji wa FPGA

XILINX-63234-END-FPGA-Bidhaa-ya-Msambazaji

Kumbuka Muhimu: PDF hii ya Rekodi ya Majibu inayoweza kupakuliwa imetolewa ili kuboresha utumiaji na usomaji wake. Ni muhimu kutambua kwamba Rekodi za Majibu ni Web-yaliyomo kulingana na ambayo husasishwa mara kwa mara kadiri habari mpya inavyopatikana. Unakumbushwa kutembelea Msaada wa Kiufundi wa Xilinx Webtovuti na review (Jilinx Jibu 63234) kwa toleo jipya zaidi la Jibu hili.

Utangulizi

Kwa sababu ya jinsi kumbukumbu za DDR2 na DDR3 zinavyoundwa na mtawala wa mfululizo wa MIG 7 umeundwa, utendaji sio moja kwa moja. Inahitaji uelewa wa vigezo mbalimbali vya Muda wa Jedec na Usanifu wa kidhibiti, na utahitaji kuendesha masimulizi ili kupata makadirio. Kanuni ya jumla ya kuamua utendaji ni sawa, lakini hati hii inatoa njia rahisi ya kupata ufanisi kwa kutumia MIG example kubuni kwa msaada wa benchi ya mtihani na kichocheo fileimeambatanishwa hapa.

Bandwidth yenye ufanisi
Basi la data la DRAM hufaulu karibu na kipimo data cha kilele wakati wa kusoma na kuandika tu, na uendeshaji wake hupunguza kasi madhubuti ya data.

XILINX-63234-END-FPGA-Distributor-fig-36

Wachache wa zamaniampchini ya juu ni

  • muda wa malipo ya awali wa kufikia safu mlalo katika benki ile ile (Anwani ya ufikiaji haiko katika gombo sawa la ukurasa)
  • andika wakati wa kurejesha ili kubadilisha kutoka kwa maandishi hadi ufikiaji wa kusoma
  • muda wa basi kubadili kutoka kusoma hadi kuandika

Mizunguko ya saa kuhamisha data

  • Ufanisi (%) =————————————————-

Jumla ya mizunguko ya saa
Kipimo Kinachofaa = Kipimo cha Kilele cha Kilele * Ufanisi

Kizazi cha Ubunifu cha MIG

  • Rejelea UG586 Sura ya 1 kwa maelezo ya hatua kwa hatua kwenye MIG IP na exampkizazi cha kubuni.
  • Kabla ya kutekeleza uigaji wa utendakazi wa Msururu wa MIG 7, fanya yafuatayo ili kuhakikisha kuwa mazingira yako ya kuiga ni sawa.
  • Fungua MIG exampkubuni na kuweka ramani maktaba zinazofaa, endesha uigaji, na uhakikishe kuwa unaweza kuona ujumbe "jaribio lililopitishwa" katika nakala.
  • Ili kuonyesha mtiririko, nimetoa IP ya MIG ya xc7vx690tffg1761-2 na nikaomba ile ya zamani.ampna kubuni.
  • Mambo mawili ambayo yanapaswa kuzingatiwa ni biti za anwani ya kumbukumbu na uteuzi wa ramani ya anwani ya kumbukumbu.
  • Kwa mfanoample, nimechagua MT41J128M8XX-125 chini ya chaguzi za kunjuzi za sehemu ya kumbukumbu.XILINX-63234-END-FPGA-Msambazaji-mtini- (1)

Kwa sehemu ya kumbukumbu iliyochaguliwa kutoka Kielelezo-1, safu mlalo = 14, safuwima = 10 na benki = 3, kwa hivyo app_addr_width = safu + safu + benki + cheo= 28

XILINX-63234-END-FPGA-Msambazaji-mtini- (2)

Unaweza kuchagua BANK_ROW_COLUMN au ROW BANK_COLUMN.
Nimeacha Safu ya ROW BANK, ambayo ni ramani chaguo-msingi ya anwani.

Exampmuundo wa Uigaji na benchi ya majaribio inayoweza kutengenezwa

  • Chini ya mipangilio ya Uigaji, chagua QuestaSim/ModelSim Simulator na uvinjari hadi eneo la maktaba zilizokusanywa.
  • Kwa maelezo kuhusu kuelekeza kwenye njia ya kusakinisha ya wahusika wengine, kuchagua kiigaji lengwa, na kuandaa na kuchora maktaba, unaweza kurejelea (UG900) Uigaji wa Mantiki wa Mwongozo wa Mtumiaji wa Vivado Design Suite.XILINX-63234-END-FPGA-Msambazaji-mtini- (3)

Iga GUI (Bofya Kichupo cha Kuiga Simu katika kidhibiti cha mradi) na uhakikishe kuwa unaona ujumbe wa "jaribio limepitishwa" katika nakala.

Marekebisho ya Uigaji wa Utendaji RTL

  1. Bofya kulia kichupo cha vyanzo, chagua "ongeza au unda vyanzo vya kuiga", vinjari mig7_perfsim_traffic_generator.sv file na ubofye malizia ili kuiongeza.
  2. Bofya kulia kichupo cha vyanzo, chagua "ongeza au unda vyanzo vya kuiga", vinjari hadi perfsim_stimulus.txt, na ubofye malizia kuiongeza.
  3. Toa maoni yako kwa example_top instantiation katika sim_tb_top.v file.
  4. Ongeza mistari iliyo hapa chini ya RTL kwa sim_tb_top,vXILINX-63234-END-FPGA-Msambazaji-mtini- (4)XILINX-63234-END-FPGA-Msambazaji-mtini- (5)XILINX-63234-END-FPGA-Msambazaji-mtini- (6)XILINX-63234-END-FPGA-Msambazaji-mtini- (7)XILINX-63234-END-FPGA-Msambazaji-mtini- (8)
  5. Rekebisha APP_ADDR_WIDTH, APP_DATA_WIDTH, RANK_WIDTH, H, na BANK_WIDTH kulingana na uteuzi wa sehemu ya kumbukumbu yako. Thamani zinaweza kupatikana kutoka kwa _mig.v file.
  6. Jina la papo hapo lililoangaziwa mig_7series_0_mig linaweza kutofautiana kulingana na jina la kijenzi chako wakati wa kuunda IP.n, Thibitisha ikiwa umechagua jina tofauti na ulibadilishe ipasavyo.XILINX-63234-END-FPGA-Msambazaji-mtini- (9)
  7. Mara tu IP inapotolewa fungua _mig.v file na angalia tofauti zozote za majina ya mawimbi ya LHS na uzirekebishe.
  8. app_sr_req, app_ref_req, na app_zq_req inapaswa kuanzishwa hadi 0.
  9. Kama example_top.v imetolewa maoni na mpya files zimeongezwa, labda utaona "?" kando ya mig_7series_0_mig.v file chini ya vyanzo vya kuiga.
  10. Ili ramani sahihi file, bofya kulia mig_7series_0_mig.v, chagua "Ongeza Vyanzo", vinjari hadi /mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl na kuongeza mig_7series_0_mig_sim.v file.
  11. Ikiwa unaona "?" kwa msingi files, ongeza RTL zote files kwenye folda za saa, kidhibiti, ip_top, phy, na UI.XILINX-63234-END-FPGA-Msambazaji-mtini- (10)
  12. Mara tu mabadiliko ya RTL yamefanywa na yote yanayohitajika files zinaongezwa kwenye Vyanzo vyako vya Uigaji, Hierarkia inapaswa kuwa sawa na Kielelezo cha 5.
  13. The filezilizoangaziwa kwa rangi nyekundu zimeongezwa hivi karibuni, na "?" inatarajiwa kwenye moduli zinazohusiana na ECC kwani usanidi wa kumbukumbu uliochaguliwa umezimwa chaguo la ECC.

Kichocheo File Maelezo

Kila muundo wa kichocheo ni biti 48, na umbizo limefafanuliwa katika Mchoro 6-1 hadi 6-4.

XILINX-63234-END-FPGA-Msambazaji-mtini- (11)

Usimbaji wa Anwani (Anwani [35:0])
Anwani imesimbwa katika kichocheo kulingana na Mchoro 7-1 hadi Mchoro 7-6. Sehemu zote za anwani zinahitaji kuingizwa katika umbizo la hexadecimal.

Sehemu zote za anwani ni upana ambao unaweza kugawanywa na nne ili kuingia katika umbizo la hexadecimal. Benchi ya majaribio hutuma tu biti zinazohitajika za sehemu ya anwani kwa Kidhibiti cha Kumbukumbu. Kwa mfanoample, katika usanidi nane wa benki, Biti za benki pekee [2:0] hutumwa kwa Kidhibiti cha Kumbukumbu, na vipande vilivyosalia vinapuuzwa. Biti za ziada za uga wa anwani zimetolewa ili uweke anwani katika umbizo la hexadecimal. Lazima uthibitishe kuwa thamani iliyoingizwa inalingana na upana wa usanidi uliopeanwa.

XILINX-63234-END-FPGA-Msambazaji-mtini- (12)

  • Anwani ya Safu Wima (Safuwima[11:0]) - Anwani ya Safu wima katika kichocheo imetolewa kwa upeo wa biti 12, lakini unahitaji kushughulikia hili kulingana na kigezo cha upana wa safu wima kilichowekwa katika muundo wako.
  • Anwani ya Safu (Safu[15:0]) - Anwani ya safu mlalo katika kichocheo imetolewa kwa upeo wa biti 16, lakini unahitaji kushughulikia
  • Hii inatokana na kigezo cha upana wa safu mlalo kilichowekwa katika muundo wako.
  • Anwani ya Benki (Benki[3:0]) - Anwani ya Benki katika kichocheo hutolewa kwa kiwango cha juu cha biti nne, lakini unahitaji kushughulikia hili kulingana na kigezo cha upana wa benki kilichowekwa katika muundo wako.
  • Anwani ya Cheo (Cheo[3:0]) - Anwani ya cheo katika kichocheo hutolewa hadi kiwango cha juu cha biti nne, lakini unahitaji kushughulikia hili kulingana na kigezo cha upana wa cheo kilichowekwa katika muundo wako.
  • Anwani hukusanywa kulingana na kigezo cha kiwango cha juu cha MEM_ADDR_ORDER na kutumwa kwa kiolesura cha mtumiaji.

Amri Rudia (Amri Rudia [7:0])

  • Hesabu ya marudio ya amri ni idadi ya mara ambazo amri husika inarudiwa kwenye Kiolesura cha Mtumiaji. Anwani kwa kila marudio huongezeka kwa 8. Idadi ya juu zaidi ya marudio ni 128.
  • Benchi la majaribio haliangalii mpaka wa safu wima, na linazunguka ikiwa kikomo cha safu wima cha juu kinafikiwa wakati wa nyongeza.
  • Amri 128 zinajaza ukurasa. Kwa anwani yoyote ya safu wima isipokuwa 0, hesabu ya marudio ya 128 huishia kuvuka.
  • Mpaka wa safu wima huzunguka hadi mwanzo wa anwani ya safu wima.

Matumizi ya Mabasi

Utumiaji wa basi hukokotolewa kwenye Kiolesura cha Mtumiaji, kwa kuzingatia jumla ya idadi ya Masomo na kuandika, na mlinganyo ufuatao unatumika:

XILINX-63234-END-FPGA-Msambazaji-mtini- (13)

  • BL8 inachukua mizunguko minne ya saa ya kumbukumbu
  • Mwisho_wa_kichocheo ni wakati ambapo amri zote zinafanywa.
  • calib_done ni wakati ambapo urekebishaji unafanywa.

Example Miundo
Hawa wa zamaniamples zinatokana na MEM_ADDR_ORDER iliyowekwa kuwa BANK_ROW_COLUMN.

Muundo wa Kusoma Mmoja
00_0_2_000F_00A_1 - Mchoro huu ni usomaji mmoja kutoka safu ya 10, safu ya 15 na benki ya pili.

XILINX-63234-END-FPGA-Msambazaji-mtini- (14)

Muundo wa Kuandika Moja
00_0_1_0040_010_0 - Mchoro huu ni uandishi mmoja kwa safu wima ya 32, safu mlalo ya 128 na benki ya kwanza.

XILINX-63234-END-FPGA-Msambazaji-mtini- (15)

Andika Moja na Usome kwa Anwani Sawa

  • 00_0_2_000F_00A_0 - Mchoro huu ni uandishi mmoja hadi safu ya 10, safu mlalo ya 15 na benki ya pili.
  • 00_0_2_000F_00A_1 - Mchoro huu ni usomaji mmoja kutoka safu ya 10, safu ya 15 na benki ya pili.XILINX-63234-END-FPGA-Msambazaji-mtini- (16)

Huandika na Kusoma Nyingi kwa Anwani Sahihi

  • 0A_0_0_0010_000_0 - Hii inalingana na maandishi 10 yenye anwani kuanzia 0 hadi 80, ambayo inaweza kuonekana kwenye safu.XILINX-63234-END-FPGA-Msambazaji-mtini- (17)
  • 0A_0_0_0010_000_1 - Hii inalingana na 10 zilizosomwa na anwani kuanzia 0 hadi 8,0, ambayo inaweza kuonekana kwenye safu.XILINX-63a234-END-FPGA-Msambazaji-mtini- (18)

Funga Ukurasa Wakati wa Kuandika
0A_0_2_000F_3F8_0 - Hii inalingana na 10 huandika na anwani ya safu imefungwa hadi mwanzo wa ukurasa baada ya kuandika moja.

XILINX-63234-END-FPGA-Msambazaji-mtini- (19)

Kuiga Jenereta ya Utendaji ya Trafiki
Kwa hatua hii, umemalizana na MIG exampuigaji wa muundo. Hii ina maana kwamba usanidi wako wa uigaji uko tayari, umefanya marekebisho ya RTL ya uigaji wa utendaji, safu mpya ya uigaji ni sahihi, na umeelewa ruwaza za vichocheo. Tekeleza simulizi kwa mara nyingine tena kwa kuandika na kusoma 16 katika perfsim_stimulus.txt.

XILINX-63234-END-FPGA-Msambazaji-mtini- (20)

  • Endesha zote, subiri hadi ishara ya init_calib_complete ithibitishwe, na utaweza kuona idadi iliyopendekezwa ya maandishi na usomaji. Simulation basi itaacha.XILINX-63234-END-FPGA-Msambazaji-mtini- (21)
  • Unapoombwa kuacha kuiga, chagua Hapana na uende kwenye kidirisha cha manukuu, ambapo utaweza kuona takwimu za utendakazi.XILINX-63234-END-FPGA-Msambazaji-mtini- (22)
  • Ukichagua "acha kuiga," takwimu za utendakazi zitaandikwa kwa a file iliyopewa jina mig_band_width_output.txt iliyoko katika folda ya sim_1/behave.
  • Exampnjia ya saraka:- /mig_7series_0_example_perf_sim\mig_7series_0_example.sim/sim_1/behavXILINX-63234-END-FPGA-Msambazaji-mtini- (23)

Unaweza kujiuliza kwa nini asilimiatage ya matumizi ya basi ni 29 pekee. Rudia uigaji kwa mipangilio sawa ya IP, lakini ukibadilisha kichocheo tu. file hadi 256 wanaandika na 256 wanasoma

  • ff_0_0_0000_000_0
  • ff_0_0_0000_000_1

Sasa utaona asilimiatage kama 85, ambayo ina maana kwamba DDR3 inatoa matumizi bora ya basi kwa mlolongo mrefu wa kuandika na kusoma milipuko.

XILINX-63234-END-FPGA-Msambazaji-mtini- (25)

Njia za jumla za kuboresha Utendaji
Sababu zinazoathiri ufanisi zinaweza kugawanywa katika sehemu mbili:

  1. Kumbukumbu MaalumXILINX-63234-END-FPGA-Msambazaji-mtini- (26)
  2. Kidhibiti Maalum

Kielelezo cha 9 kinakupa zaidiview ya maneno ambayo ni kumbukumbu mahususi.
Tofauti na SRAM na Kumbukumbu za Zuia, utendakazi wa DDR2 au DDR3 sio tu kiwango cha juu cha data.

Inategemea mambo mengi ya wakati, ikiwa ni pamoja na:

  • tRCD: Ucheleweshaji wa Amri ya Safu (au ras hadi kucheleweshwa kwa kesi).
  • tCAS(CL): Muda wa kusubiri wa safu wima ya anwani.
  • tRP: Kuchelewa kwa malipo ya safu mlalo.
  • tRAS: Safu Amilifu Safu (washa ili kubadilisha mapema).
  • tRC: Muda wa mzunguko wa safu. tRC = tRAS + tRP
  • TRAC: Kuchelewa kwa ufikiaji bila mpangilio. tRAC = tRCD + tCAS
  • tCWLCas huandika muda wa kusubiri.
  • tZQ: Wakati wa urekebishaji wa ZQ.
  • tRFC: Muda wa Mzunguko wa Kuonyesha Safu Safu
  • tWTR: Andika ili Kuchelewa kuchelewa. Mwisho wa kuandika muamala ili Soma wakati wa amri.
  • tWR: Andika Muda wa Urejeshaji. Mwisho wa kuandika muamala hadi Saa ya Kuchaji kabla
  • Muda wa vigezo vyote vilivyoorodheshwa hutegemea aina ya kumbukumbu iliyotumiwa na daraja la kasi la sehemu ya kumbukumbu.
  • Maelezo zaidi kuhusu ufafanuzi na vipimo vya muda yanaweza kupatikana katika viwango vya DDR2 na DDR3 JEDEC au hifadhidata ya kifaa chochote cha kumbukumbu.

Ufanisi hasa inategemea jinsi kumbukumbu inavyofikiwa. Mitindo tofauti ya anwani hutoa matokeo tofauti ya ufanisi.

Utunzaji wa muda wa kumbukumbu

  1. Muda wa kuwezesha na Muda wa Kuchaji kabla ya kubadilisha hadi benki/safu mpya au kubadilisha safu ndani ya benki hiyo hiyo.- Kwa hiyo, unapunguza mabadiliko ya safu, ambayo yanaweza kuondoa tRCD na tRP.
  2. Tuma amri zinazoendelea za kuandika au kusoma -Kudumisha muda wa tCCD.
  3. Punguza ubadilishaji wa amri ya kuandika-kusoma na kusoma-kuandika - Andika wakati wa uokoaji ili kubadilisha ufikiaji wa kusoma, na wakati wa kubadilisha basi kutoka kusoma hadi kuandika.
  4. Weka muda sahihi wa kuonyesha upya.
    • a. DDR3 SDRAM inahitaji Onyesha upya mizunguko kwa wastani wa muda wa muda wa tREFI.
    • b. Upeo wa amri 8 za Upyaji upya zinaweza kutolewa mapema ("vutwa ndani"). Hii haipunguzi idadi ya viburudisho, lakini muda wa juu kati ya amri mbili za Upyaji upya ni mdogo kwa 9 × tREFI.XILINX-63234-END-FPGA-Msambazaji-mtini- (27)
  5. Tumia benki zote - Utaratibu unaofaa wa kushughulikia ni vyema.
    • a. Safu Mlalo-Bank-Safu: Kwa muamala unaofanyika kwenye nafasi ya anwani inayofuatana, msingi hufungua kiotomatiki safu mlalo sawa katika benki inayofuata ya kifaa cha DRAM ili kuendeleza muamala wakati mwisho wa safu mlalo uliopo umefikiwa. Inafaa kwa programu zinazohitaji kupasuka kwa pakiti kubwa za data hadi maeneo ya anwani yanayofuatana.
    • b. Safu ya Safu ya Benki: Wakati wa kuvuka mpaka wa safu, safu ya sasa itafungwa, na safu nyingine itafunguliwa ndani ya benki hiyo hiyo. MSB ni anwani ya benki ambayo inaweza kutumika kubadili kutoka kwa benki tofauti. Inafaa kwa shughuli fupi, za nasibu zaidi kwa block moja ya kumbukumbu kwa muda, na kisha kuruka kwa block nyingine (benki)
  6. Urefu wa Kupasuka
    • a. BL 8 inatumika kwa DDR3 kwenye mfululizo wa 7. BC4 ina ufanisi mdogo sana, ambao ni chini ya 50%. Hii ni kwa sababu muda wa utekelezaji wa BC4 ni sawa na BL8. Data imefichwa tu ndani ya kijenzi.
    • b. Katika hali ambapo hutaki kuandika mlipuko kamili, aidha kinyago cha data au kuandika-baada ya kusoma kinaweza kuzingatiwa.
  7. Weka muda sahihi wa ZQ (DDR3 Pekee)
    Kidhibiti hutuma amri zote mbili za Urekebishaji wa ZQ Short (ZQCS) na ZQ Long (ZQCL).
    • a. Zingatia Kiwango cha DDR3 JEDEC
    • b. Urekebishaji wa ZQ umejadiliwa katika sehemu ya 5.5 ya Kiwango cha JEDEC JESD79-3 DDR3 SDRAM
    • c. Urekebishaji wa ZQ hurekebisha Uondoaji wa On-Die (ODT) kwa vipindi vya kawaida ili kutoa hesabu kwa tofauti katika VT
    • d. Mantiki iko katika bank_common.v/vhd
    • e. Parameta Tzqcs huamua kiwango ambacho amri ya Urekebishaji wa ZQ inatumwa kwenye kumbukumbu
    • f. Inawezekana kuzima kihesabu na kutuma wewe mwenyewe ukitumia app_zq_req, Ni Sawa na kutuma Uonyeshaji upya mwenyewe. Rejelea (Jibu la Xilinx 47924) kwa maelezo.XILINX-63234-END-FPGA-Msambazaji-mtini- (28)

Vidhibiti vya Juu vya Kidhibiti

  1. Usomaji wa Muda - Rejelea (Jibu la Xilinx 43344) kwa maelezo.
    • a. Usibadilishe kipindi cha kusoma.
    • b. Ruka usomaji wa mara kwa mara wakati wa kuandika na utoe nambari ya usomaji uliokosa kabla ya usomaji wa kweli
  2. Kupanga upya - Rejelea (Jibu la Xilinx 34392) kwa maelezo. Kwa miundo ya Kiolesura cha Mtumiaji na AXI, ni vyema kuwasha hii.
    • a. Kupanga upya ni mantiki inayoangalia mbele amri kadhaa na kubadilisha mpangilio wa amri ya mtumiaji ili kufanya amri zisizo za kumbukumbu zisichukue kipimo data halali. Utendaji pia unahusiana na muundo halisi wa trafiki.
    • b. Kulingana na muundo wa anwani, kupanga upya husaidia kuruka malipo ya awali na kuwezesha amri na kufanya tRCD na tRP zichukue kipimo data cha data.XILINX-63234-END-FPGA-Msambazaji-mtini- (29)
  3. Jaribu kuongeza idadi ya Mashine za Benki.
    • a. Mantiki nyingi za mtawala hukaa kwenye mashine za benki, na zinalingana na benki za DRAM.
    • b. Mashine fulani ya benki hudhibiti benki moja ya DRAM wakati wowote.
    • c. Ugawaji wa mashine ya benki ni wa nguvu, kwa hivyo si lazima kuwa na mashine ya benki kwa kila benki halisi.
    • d. Mashine za benki zinaweza kusanidiwa, lakini ni biashara kati ya eneo na utendaji.
    • e. Idadi inayoruhusiwa ya mashine za benki ni kati ya 2-8.
    • f. Kwa chaguo-msingi, Mashine 4 za Benki husanidiwa kupitia vigezo vya RTL.
    • g. Ili kubadilisha Mashine za Benki, zingatia kigezo nBANK_MACHS = 8 kilicho katika memc_ui_top

Example kwa Mashine 8 za Benki - nBANK_MACHS = 8
Sasa unafahamu mambo yanayoathiri utendaji kazi. Fikiria programu ya juu inayokupa baiti 512 za data kwa kila pakiti, na unahitaji kuzihifadhi kwenye maeneo tofauti ya kumbukumbu. Kwa kuwa baiti 512 za data ni sawa na mipasuko ya data 64 DDR3, endesha tena ile ya zamani.ample kubuni na kichocheo file iliyo na maandishi 512, yaliyosomwa 512, na ubadilishaji wa safu kwa kila 64 huandika au kusoma:

XILINX-63234-ENXILINX-63234-END-FPGA-Distributor-fig- (29)D-FPGA-Distributor-fig- (30)

Mwishoni mwa simulation, utaona kwamba matumizi ya basi ni asilimia 77.

XILINX-63234-END-FPGA-Msambazaji-mtini- (31)
Mchoro wa 11: Takwimu za Utendaji za 512 huandika na 512 zinasomwa - Kubadilisha safu kwa 64 huandika au kusoma.

Sasa unaweza kutumia maarifa uliyojifunza katika sehemu ya awali ili kuboresha ufanisi. Ili kutumia benki zote badala ya kubadilisha safu mlalo, rekebisha muundo wa anwani ili kubadilisha benki kama inavyoonyeshwa hapa chini. Hii ni sawa na kuweka safuwima ROW_BANK_ katika mpangilio wa ramani ya anwani ya kumbukumbu katika MIG GUI.

XILINX-63234-END-FPGA-Msambazaji-mtini- (32)

Mwishoni mwa simulizi, utaona kwamba Asilimia 77 ya Matumizi ya Mabasi ya awali sasa ni 87!

XILINX-63234-END-FPGA-Msambazaji-mtini- (33)
Iwapo bado unahitaji ufanisi wa juu zaidi, unaweza kutafuta saizi kubwa za pakiti za baiti 1024 au 2048, au fikiria uonyeshaji upya mwenyewe.
Kumbuka: Xilinx haihimizi kupitisha uonyeshaji upya wa kidhibiti, kwa kuwa hatuna uhakika kama utaweza kutimiza muda wa Uonyeshaji Kiotomatiki wa JEDEC, ambao unaathiri utegemezi wa data. Kutoka kwa kidhibiti unaweza kubadilisha NBANNBANk_MACH ili kuona uboreshaji wa utendaji. Hata hivyo, hii inaweza kuathiri muda wa muundo wako, Tafadhali rejelea (Xilinx Answer 36505) kwa maelezo kuhusu nBANk_MACH.

XILINX-63234-END-FPGA-Msambazaji-mtini- (33)

Fungua core_name_mig_sim.v file na ubadilishe vigezo nBANK_MACHS kutoka 4 hadi 8 na utekeleze tena uigaji.
Ili thamani ya kigezo ianze kutumika katika maunzi, unahitaji kusasisha core_name_mig.v file. Nilitumia muundo huo ambapo tulipata 87% ya matumizi ya basi (Mchoro 2). Na nBANK_MACHS imewekwa kuwa 8, ufanisi sasa ni 90%.

XILINX-63234-END-FPGA-Msambazaji-mtini- (35)

Pia, kumbuka kuwa vidhibiti ½ na ¼ vinaathiri vibaya ufanisi kutokana na kuchelewa kwao. Kwa mfanoamphata hivyo, kwa kuwa tunaweza kutuma amri tu kila mizunguko 4 ya CK, wakati mwingine kuna pedi za ziada wakati wa kuzingatia vipimo vya chini vya muda vya DRAM, ambavyo vinaweza kupunguza ufanisi kutoka kwa kinadharia. Jaribu vidhibiti tofauti ili kupata kile kinachofaa mahitaji yako ya ufanisi. Marejeleo

  1. Zynq-7000 AP SoC na Mfululizo 7 wa FPGAs MIS v2.3 [UG586]
  2. Kituo cha Suluhisho cha Xilinx MIG http://www.xilinx.com/support/answers/34243.html

Historia ya Marekebisho
13/03/2015 - Toleo la awali..

Nyaraka / Rasilimali

XILINX 63234 MALIZA Msambazaji wa FPGA [pdf] Mwongozo wa Mtumiaji
63234 END FPGA Distributor, 63234, END FPGA Distributor, FPGA Distributor

Marejeleo

Acha maoni

Barua pepe yako haitachapishwa. Sehemu zinazohitajika zimetiwa alama *