Udhëzuesi i përdorimit të bërthamave IP të numrave të plotë të intel FPGA

Përmbajtja fshehin

1 Bërthamat IP aritmetike me numër të plotë FPGA

Bërthamat IP aritmetike me numër të plotë FPGA

Udhëzuesi i përdorimit të bërthamave IP të numrave të plotë të Intel FPGA
Përditësuar për Intel® Quartus® Prime Design Suite: 20.3

Versioni Online Dërgo koment

UG-01063

ID: 683490 Versioni: 2020.10.05

Përmbajtja
Përmbajtja
1. Bërthamat IP aritmetike me numër të plotë të Intel FPGA………………………………………………………………….. 5
2. LPM_NUMER (Numërues) Bërthama IP………………………………………………………………………….. 7 2.1. Veçoritë………………………………………………………………………………………………7 2.2. Prototipi Verilog HDL…………………………………………………………………………….. 8 2.3. Deklarata e Komponentit VHDL………………………………………………………………………….8 2.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 9 2.5. Portet…………………………………………………………………………………………………..9 2.6. Parametrat…………………………………………………………………………………………… 10
3. LPM_DIVIDE (Ndarës) Intel FPGA IP Core…………………………………………………………….. 12 3.1. Veçoritë……………………………………………………………………………………………… 12 3.2. Prototipi Verilog HDL……………………………………………………………………………… 12 3.3. Deklarata e Komponentit VHDL……………………………………………………………………….. 13 3.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 13 3.5. Portet…………………………………………………………………………………………………… 13 3.6. Parametrat…………………………………………………………………………………………… 14
4. LPM_MULT (Shumëzues) Bërthama IP………………………………………………………………………………. 16 4.1. Veçoritë……………………………………………………………………………………………… 16 4.2. Prototipi Verilog HDL……………………………………………………………………………… 17 4.3. Deklarata e Komponentit VHDL……………………………………………………………………….. 17 4.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 17 4.5. Sinjalet………………………………………………………………………………………………… 18 4.6. Parametrat për pajisjet Stratix V, Arria V, Cyclone V dhe Intel Cyclone 10 LP…………… 18 4.6.1. Skeda e Përgjithshme…………………………………………………………………………………18 4.6.2. Të përgjithshme 2 Skeda………………………………………………………………………………… 19 4.6.3. Skeda e tubacionit………………………………………………………………………………… 19 4.7. Parametrat për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX……….. 20 4.7.1. Skeda e përgjithshme…………………………………………………………………………………20 4.7.2. Të përgjithshme 2 Skeda………………………………………………………………………………… 20 4.7.3. Tubacionet…………………………………………………………………………………………………………………………………………………………
5. LPM_ADD_SUB (Mbledhësi/Zbritës)………………………………………………………………………… 22 5.1. Veçoritë……………………………………………………………………………………………… 22 5.2. Prototipi Verilog HDL……………………………………………………………………………… 23 5.3. Deklarata e Komponentit VHDL……………………………………………………………………….. 23 5.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 23 5.5. Portet…………………………………………………………………………………………………… 23 5.6. Parametrat…………………………………………………………………………………………… 24
6. LPM_KRAHASIM (Krahasues)……………………………………………………………………………… 26 6.1. Veçoritë……………………………………………………………………………………………… 26 6.2. Prototipi Verilog HDL……………………………………………………………………………… 27 6.3. Deklarata e Komponentit VHDL……………………………………………………………………….. 27 6.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 27 6.5. Portet…………………………………………………………………………………………………… 27 6.6. Parametrat…………………………………………………………………………………………… 28

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 2

Dërgo koment

Përmbajtja

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) Bërthama IP……………………………………… 30
7.1. Karakteristikat e koduesit ALTECC……………………………………………………………………………..31 7.2. Prototipi Verilog HDL (ALTECC_ENCODER)……………………………………………………. 32 7.3. Prototipi i Verilog HDL (ALTECC_DECODER)………………………………………………………. 32 7.4. Deklarata e komponentit VHDL (ALTECC_ENCODER)………………………………………………33 7.5. Deklarata e komponentit VHDL (ALTECC_DECODER)………………………………………………33 7.6. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 33 7.7. Portat e koduesit…………………………………………………………………………………………… 33 7.8. Portat e dekoderit……………………………………………………………………………………………34 7.9. Parametrat e koduesit……………………………………………………………………………………… 34 7.10. Parametrat e dekoderit ………………………………………………………………………………… 35
8. Bërthama IP e grumbullimit të shumëzimit të Intel FPGA……………………………………………………………………. 36
8.1. Veçoritë……………………………………………………………………………………………… 37 8.1.1. Para-mbledhësi…………………………………………………………………………………….. 38 8.1.2. Regjistri i Vonesave Sistolike…………………………………………………………………….. 40 8.1.3. Konstante e para-ngarkesës…………………………………………………………………………… 43 8.1.4. Akumulator i dyfishtë……………………………………………………………………… 43
8.2. Prototipi Verilog HDL……………………………………………………………………………… 44 8.3. Deklarata e Komponentit VHDL…………………………………………………………………….. 44 8.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………… 44 8.5. Sinjalet……………………………………………………………………………………………… 44 8.6. Parametrat………………………………………………………………………………………… 47
8.6.1. Skeda e përgjithshme…………………………………………………………………………………47 8.6.2. Skeda e modaliteteve shtesë…………………………………………………………………………….. 47 8.6.3. Skeda e shumëzuesve…………………………………………………………………………….. 49 8.6.4. Skeda Preadder………………………………………………………………………………… 51 8.6.5. Skeda e akumuluesit………………………………………………………………………….. 53 8.6.6. Skeda sistolike / zinxhir………………………………………………………………………. 55 8.6.7. Skeda e tubacionit………………………………………………………………………………… 56
9. ALTMEMMULT (shumëzimi i koeficientit konstant i bazuar në memorie) Bërthama IP……………………… 57
9.1. Veçoritë……………………………………………………………………………………………… 57 9.2. Prototipi Verilog HDL…………………………………………………………………………… 58 9.3. Deklarata e Komponentit VHDL…………………………………………………………………….. 58 9.4. Portet…………………………………………………………………………………………………… 59 9.5. Parametrat…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Shumë-Akumulo) Bërthama IP………………………………………………… 61
10.1. Veçoritë…………………………………………………………………………………………….. 62 10.2. Prototipi Verilog HDL………………………………………………………………………..62 10.3. Deklarata e Komponentit VHDL……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Deklarata……………………………………………………………………………………………………………………………………………………………………………………………………………… 63 10.5. Portet……………………………………………………………………………………………………. 63 10.6. Parametrat……………………………………………………………………………………………. 64
11. Bërthama IP ALTMULT_ADD (Multiply-Adder)………………………………………………………………..69
11.1. Veçoritë…………………………………………………………………………………………….. 71 11.2. Prototipi Verilog HDL………………………………………………………………………..72 11.3. Deklarata e Komponentit VHDL……………………………………………………………………… 72 11.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………72

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 3

Përmbajtja
11.5. Portet……………………………………………………………………………………………………. 72 11.6. Parametrat……………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Shumëzuesi kompleks) Bërthama IP……………………………………………… 86 12.1. Shumëzimi kompleks……………………………………………………………………………. 86 12.2. Përfaqësimi Kanonik……………………………………………………………………………… 87 12.3. Përfaqësimi Konvencional………………………………………………………………………… 87 12.4. Veçoritë…………………………………………………………………………………………….. 88 12.5. Prototipi Verilog HDL…………………………………………………………………………..88 12.6. Deklarata e Komponentit VHDL……………………………………………………………………… 89 12.7. Deklarata VHDL LIBRARY_USE…………………………………………………………………89 12.8. Sinjalet………………………………………………………………………………………………. 89 12.9. Parametrat……………………………………………………………………………………………. 90
13. ALTSQRT (Rrënja e plotë katrore) IP Core……………………………………………………………92 13.1. Veçoritë…………………………………………………………………………………………….. 92 13.2. Prototipi Verilog HDL…………………………………………………………………………..92 13.3. Deklarata e Komponentit VHDL……………………………………………………………………… 93 13.4. Deklarata VHDL LIBRARY_USE……………………………………………………………………93 13.5. Portet……………………………………………………………………………………………………. 93 13.6. Parametrat……………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) Core IP…………………………………………………………….. 95 14.1. Veçori……………………………………………………………………………………………….95 14.2. Prototipi Verilog HDL………………………………………………………………………..95 14.3. Deklarata e Komponentit VHDL…………………………………………………………………… 96 14.4. Deklarata VHDL LIBRARY_USE…………………………………………………………………96 14.5. Portet……………………………………………………………………………………………………. 96 14.6. Parametrat……………………………………………………………………………………………. 97
15. Udhëzuesi i përdorimit të bërthamave aritmetike IP të numrave të plotë Arkivat e dokumenteve…………………………………… 98
16. Udhëzuesi i përdorimit të Historisë së Rishikimit të Dokumentit për Bërthamat e IP-së me numër të plotë aritmetik të Intel FPGA…. 99

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 4

Dërgo koment

683490 | 2020.10.05 Dërgo komente

1. Bërthamat IP aritmetike me numër të plotë Intel FPGA

Ju mund të përdorni bërthamat IP me numër të plotë Intel® FPGA për të kryer operacione matematikore në dizajnin tuaj.

Këto funksione ofrojnë sintezë logjike dhe implementim më efikas të pajisjes sesa kodimin e funksioneve tuaja. Ju mund të personalizoni bërthamat IP për të përmbushur kërkesat tuaja të dizajnit.

Bërthamat IP aritmetike me numra të plotë të Intel ndahen në dy kategoritë e mëposhtme: · Biblioteka e moduleve të parametrizuara (LPM) Bërthamat IP · Bërthamat IP specifike (ALT) të Intel-it

Tabela e mëposhtme liston bërthamat IP aritmetike me numra të plotë.

Tabela 1.

Lista e bërthamave IP

Bërthamat IP

Bërthamat IP LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_KRAHASIM
Bërthamat IP specifike të Intel (ALT) ALTECC

Funksioni Mbiview Shumëzues kundërpjestues
Krahasuesi mbledhës ose zbritës
ECC Encoder/Dekoder

Pajisja e mbështetur
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Ciklon IV E, Ciklon IV GX, Ciklon V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Ciklon IV E, Ciklon IV GX, Ciklon V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V vazhdoi…

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

ISO 9001:2015 Regjistruar

1. Bërthamat IP aritmetike me numër të plotë Intel FPGA 683490 | 2020.10.05

Bërthamat IP Intel FPGA Mbledhës shumëzues ose ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_SHTO

Funksioni Mbiview Shumëzues-Shtesë
Shumëzuesi i koeficientit konstant i bazuar në memorie
Multiplier-Acumulator Multiplier-Adder
Shumëzuesi kompleks
Numri i plotë me rrënjë katrore
Mbledhja paralele

Pajisja e mbështetur
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Ciklon 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Ciklon IV E, Ciklon IV GX, Ciklon V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Informacione të Përafërta
· Shënimet e lëshimit të FPGA-ve të Intel dhe Pajisjeve të Programueshme
· Hyrje në Bërthamat IP të Intel FPGA Ofron më shumë informacion rreth bërthamave IP të Intel FPGA.
· Udhëzuesi i përdorimit të Bërthamave IP me Pika Floating Ofron më shumë informacion rreth bërthamave IP të Intel FPGA Floating-Point.
· Hyrje në bërthamat IP të Intel FPGA Ofron informacion të përgjithshëm për të gjitha bërthamat IP të Intel FPGA, duke përfshirë parametrizimin, gjenerimin, përmirësimin dhe simulimin e bërthamave IP.
· Krijimi i skripteve IP të pavarur nga versioni dhe Qsys Simulimi Krijoni skripta simulimi që nuk kërkojnë përditësime manuale për përmirësimet e softuerit ose versionit IP.
· Udhëzimet e praktikave më të mira të menaxhimit të projektit për menaxhim efikas dhe transportueshmëri të projektit dhe IP-së tuaj files.
· Udhëzuesi i përdorimit të bërthamave aritmetike IP me numër të plotë Arkivat e dokumenteve në faqen 98 Ofron një listë të udhëzuesve të përdoruesit për versionet e mëparshme të bërthamave IP të aritmetikës së plotë.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 6

Dërgo koment

683490 | 2020.10.05 Dërgo komente

2. LPM_COUNTER (Counter) Core IP

Figura 1.

Bërthama IP LPM_COUNTER është një numërues binar që krijon numërues lart, numërues poshtë dhe numërues lart ose poshtë me dalje deri në 256 bit të gjerë.

Figura e mëposhtme tregon portet për bërthamën IP LPM_COUNTER.

LPM_COUNTER Portet

LPM_COUNTER

ssclr ngarkon të dhënat e seteve[]

q[]

rinovohet

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Veçoritë
Bërthama IP LPM_COUNTER ofron veçoritë e mëposhtme: · Gjeneron numërues lart, poshtë dhe lart/poshtë · Gjeneron llojet e mëposhtme të numëruesve:
— Binar i thjeshtë – rritja e numëruesit duke filluar nga zero ose zvogëlohet duke filluar nga 255
— Moduli – numëruesi rritet ose zvogëlohet nga vlera e modulit të specifikuar nga përdoruesi dhe përsëritet
· Mbështet portat hyrëse të pastra, ngarkimit dhe vendosjes sinkron opsionale · Mbështet portat hyrëse asinkrone opsionale të pastrimit, ngarkimit dhe vendosjes · Mbështet portat e hyrjes për aktivizimin e numërimit dhe aktivizimin e orës · Mbështet portat opsionale të mbajtjes dhe kryerjes

ISO 9001:2015 Regjistruar

2. LPM_COUNTER (Counter) Core IP
683490 | 2020.10.05
2.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli lpm_counter (q, të dhëna, orë, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); parametri lpm_type = “lpm_counter”; parametri lpm_gjerësia = 1; parametri lpm_moduli = 0; parametri lpm_direction = “I PAPERDORUR”; parametri lpm_value = “I PAPERDORUR”; parametri lpm_svalue = “I PAPERDORUR”; parametri lpm_pvalue = “I PAPERDORUR”; parametri lpm_port_updown = “PORT_LIDHJE”; parametri lpm_hint = “I PAPERDORUR”; prodhimi [lpm_gjerësia-1:0] q; output cout; prodhimi [15:0] eq; cin hyrëse; futja e të dhënave [lpm_width-1:0]; ora e hyrjes, clk_en, cnt_en, lart; input aset, aclr, aload; input sset, sclr, sload; modul fundor
2.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) LPM_PACK.vhd në drejtoria librariesvhdllpm.
komponenti LPM_COUNTER gjenerik ( LPM_WIDTH : natyral; LPM_MODULUS : natyral := 0; LPM_DIRECTION : varg := "UNUSED"; LPM_AVALUE : varg := "PAPËDORUR"; LPM_SVALUE : string := "UNUSPORT_UPY"DOWNOW; ; porta (TË DHËNAT : në std_logic_vector(LPM_WIDTH-1 deri në 0):= (OTHERS =>
'0'); ORË: në std_logic; CLK_EN : në std_logic := '1'; CNT_EN : në std_logic := '1'; UPDOWN : në std_logic := '1'; SLOAD : në std_logic := '0'; SSET : në std_logic := '0'; SCLR: në std_logic := '0'; ALOAD : në std_logic := '0'; ASET : në std_logic := '0'; ACLR: në std_logic := '0'; CIN: në std_logic := '1'; COUT : out std_logic := '0'; P: nga std_logic_vector (LPM_WIDTH-1 deri në 0); EQ : out std_logic_vector (15 deri në 0));
komponenti fundor;

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 8

Dërgo koment

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA lpm; PËRDOR lpm.lpm_components.all;

2.5. Portet

Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP LPM_COUNTER.

Tabela 2.

LPM_COUNTER Portat hyrëse

Emri i portit

E detyrueshme

Përshkrimi

të dhëna[]

Futja paralele e të dhënave në numërues. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTH.

ora

Hyrja e orës me nxitje pozitive.

clk_en

Ora aktivizon hyrjen për të aktivizuar të gjitha aktivitetet sinkrone. Nëse hiqet, vlera e paracaktuar është 1.

cnt_en

Numërimi aktivizoni hyrjen për të çaktivizuar numërimin kur deklarohet i ulët pa ndikuar në ngarkesën, grupin ose sclr. Nëse hiqet, vlera e paracaktuar është 1.

rinovohet

Kontrollon drejtimin e numërimit. Kur deklarohet i lartë (1), drejtimi i numërimit është lart, dhe kur pohohet i ulët (0), drejtimi i numërimit është poshtë. Nëse përdoret parametri LPM_DIRECTION, porta lart-poshtë nuk mund të lidhet. Nëse LPM_DIRECTION nuk përdoret, porta lart-poshtë është opsionale. Nëse hiqet, vlera e paracaktuar është lart (1).

cin

Kryeni në bitin e rendit të ulët. Për numëruesit lart, sjellja e hyrjes cin është

identike me sjelljen e hyrjes cnt_en. Nëse hiqet, vlera e paracaktuar është 1

(KQV).

aclr

Hyrja e qartë asinkrone. Nëse përdoren dhe pohohen të dyja aset dhe aclr, aclr anulon asetin. Nëse hiqet, vlera e paracaktuar është 0 (e çaktivizuar).

aset

Hyrja e grupit asinkron. Specifikon daljet q[] si të gjitha 1-të, ose në vlerën e specifikuar nga parametri LPM_AVALUE. Nëse përdoren dhe pohohen të dyja portat aset dhe aclr, vlera e portës aclr tejkalon vlerën e portës së asetit. Nëse hiqet, vlera e paracaktuar është 0, e çaktivizuar.

ngarkoj

Hyrja e ngarkesës asinkrone që ngarkon në mënyrë asinkron numëruesin me vlerën në hyrjen e të dhënave. Kur përdoret porta e ngarkimit, porti i të dhënave[] duhet të lidhet. Nëse hiqet, vlera e paracaktuar është 0, e çaktivizuar.

sclr

Hyrja e qartë sinkronike që pastron numëruesin në skajin tjetër aktiv të orës. Nëse përdoren dhe pohohen të dyja portat sset dhe sclr, vlera e portës sclr tejkalon vlerën e portit sset. Nëse hiqet, vlera e paracaktuar është 0, e çaktivizuar.

set

Hyrja sinkron e setit që vendos numëruesin në skajin tjetër aktiv të orës. Përcakton vlerën e daljeve q si të gjitha 1-të, ose vlerën e specifikuar nga parametri LPM_SVALUE. Nëse përdoren dhe pohohen të dyja portat sset dhe sclr,
vlera e portës sclr e tejkalon vlerën e portit sset. Nëse hiqet, vlera e paracaktuar është 0 (e çaktivizuar).

ngarkoj

Hyrja e ngarkesës sinkrone që ngarkon numëruesin me të dhëna[] në skajin tjetër aktiv të orës. Kur përdoret porta e ngarkesës, porta e të dhënave[] duhet të lidhet. Nëse hiqet, vlera e paracaktuar është 0 (e çaktivizuar).

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Tabela 3.

LPM_COUNTER Portet e daljes

Emri i portit

E detyrueshme

Përshkrimi

q[]

Dalja e të dhënave nga numëruesi. Madhësia e portës së daljes varet nga

Vlera e parametrit LPM_WIDTH. Ose q[] ose të paktën një nga portat eq[15..0]

duhet të jetë i lidhur.

eq[15..0]

Dalja e dekodimit të numëruesit. Porta eq[15..0] nuk është e aksesueshme në redaktuesin e parametrave sepse parametri mbështet vetëm AHDL.
Duhet të lidhet ose porta q[] ose porta eq[]. Mund të përdoren deri në portat c eq (0 <= c <= 15). Deshifrohen vetëm 16 vlerat e numërimit më të ulët. Kur vlera e numërimit është c, prodhimi eqc pohohet i lartë (1). Për shembullample, kur numërimi është 0, eq0 = 1, kur numërimi është 1, eq1 = 1, dhe kur numërimi është 15, eq 15 = 1. Prodhimi i dekoduar për vlerat e numërimit prej 16 ose më i madh kërkon dekodim të jashtëm. Daljet eq[15..0] janë asinkrone me daljen q[].

cout

Kryerja e portit të bitit MSB të banakut. Mund të përdoret për t'u lidhur me një numërues tjetër për të krijuar një numërues më të madh.

2.6. Parametrat

Tabela e mëposhtme liston parametrat për bërthamën IP LPM_COUNTER.

Tabela 4.

LPM_COUNTER Parametrat

Emri i parametrit

Lloji

LPM_WIDTH

Numër i plotë

LPM_DIRECTION

Vargu

LPM_MODULUS LPM_AVALUE

Numër i plotë
Numri i plotë/ Vargu

LPM_SVALUE LPM_HINT

Numri i plotë/ Vargu
Vargu

LPM_TYPE

Vargu

Kërkohet Po Jo Jo Jo
Jo Jo
Nr

Përshkrimi
Përcakton gjerësinë e portave të të dhënave[] dhe q[], nëse ato përdoren.
Vlerat janë LARTË, POSHTË dhe TË PAPERDORUR. Nëse përdoret parametri LPM_DIRECTION, porta lart-poshtë nuk mund të lidhet. Kur porta lart-poshtë nuk është e lidhur, vlera e paracaktuar e parametrit LPM_DIRECTION është UP.
Numri maksimal, plus një. Numri i gjendjeve unike në ciklin e numëruesit. Nëse vlera e ngarkesës është më e madhe se parametri LPM_MODULUS, sjellja e numëruesit nuk specifikohet.
Vlera konstante që ngarkohet kur aktivi deklarohet i lartë. Nëse vlera e specifikuar është më e madhe ose e barabartë me , sjellja e numëruesit është një nivel logjik (X) i papërcaktuar, ku është LPM_MODULUS, nëse është i pranishëm, ose 2 ^ LPM_WIDTH. Intel rekomandon që ta specifikoni këtë vlerë si një numër dhjetor për dizajnet AHDL.
Vlera konstante që ngarkohet në skajin në rritje të portës së orës kur porta e vendosjes është pohuar e lartë. Intel rekomandon që ta specifikoni këtë vlerë si një numër dhjetor për dizajnet AHDL.
Kur krijoni një bibliotekë të moduleve të parametrizuara (LPM) funksionojnë në një dizajn VHDL File (.vhd), duhet të përdorni parametrin LPM_HINT për të specifikuar një parametër specifik të Intel. Për shembullample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = PO"
Vlera e paracaktuar është UNED.
Identifikon emrin e entitetit të bibliotekës së moduleve të parametrizuara (LPM) në dizajnin VHDL files.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 10

Dërgo koment

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Emri i parametrit INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Lloji String String
Vargu
Vargu

Kërkohet nr
Nr
Nr

Përshkrimi
Ky parametër përdoret për qëllime modelimi dhe simulimi të sjelljes. Ky parametër përdoret për qëllime modelimi dhe simulimi të sjelljes. Redaktori i parametrave llogarit vlerën për këtë parametër.
Parametër specifik për Intel. Ju duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin CARRY_CNT_EN në dizajnin VHDL files. Vlerat janë SMART, ON, OFF dhe PAPERDORUR. Aktivizon funksionin LPM_COUNTER për të përhapur sinjalin cnt_en përmes zinxhirit të transportit. Në disa raste, cilësimi i parametrit CARRY_CNT_EN mund të ketë një ndikim të lehtë në shpejtësinë, kështu që mund të dëshironi ta çaktivizoni atë. Vlera e paracaktuar është SMART, e cila siguron shkëmbimin më të mirë midis madhësisë dhe shpejtësisë.
Parametër specifik për Intel. Duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin LABWIDE_SCLR në dizajnin VHDL files. Vlerat janë AKTIV, FAKTUAR ose TË PAKOSTUARA. Vlera e paracaktuar është ON. Ju lejon të çaktivizoni përdorimin e veçorisë LABwide sclr që gjendet në familjet e pajisjeve të vjetruara. Çaktivizimi i këtij opsioni rrit shanset për të përdorur plotësisht LAB-të e mbushura pjesërisht, dhe kështu mund të lejojë densitet logjik më të lartë kur SCLR nuk zbatohet për një LAB të plotë. Ky parametër është i disponueshëm për pajtueshmërinë e prapambetur dhe Intel ju rekomandon të mos e përdorni këtë parametër.
Përcakton përdorimin e portit të hyrjes lart. Nëse hiqet, vlera e paracaktuar është PORT_CONNECTIVITY. Kur vlera e portit caktohet në PORT_USED, porti trajtohet si i përdorur. Kur vlera e portit vendoset në PORT_UNUSED, porti trajtohet si i papërdorur. Kur vlera e portit caktohet në PORT_CONNECTIVITY, përdorimi i portit përcaktohet duke kontrolluar lidhjen e portit.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 11

683490 | 2020.10.05 Dërgo komente

3. LPM_DIVIDE (Ndarës) Intel FPGA IP Core

Figura 2.

Bërthama IP e Intel FPGA LPM_DIVIDE zbaton një ndarës për të ndarë një vlerë hyrëse të numëruesit me një vlerë hyrëse të emëruesit për të prodhuar një koeficient dhe një mbetje.

Figura e mëposhtme tregon portet për bërthamën IP LPM_DIVIDE.

Portet LPM_DIVIDE

LPM_DIVIDE

numër[] emërtim[] orë

herësi[] mbetet[]

clken aclr

inst

3.1. Veçoritë
Bërthama IP LPM_DIVIDE ofron veçoritë e mëposhtme: · Gjeneron një ndarës që ndan një vlerë hyrëse të numëruesit me një hyrje emëruesi
vlerë për të prodhuar një koeficient dhe një mbetje. · Mbështet gjerësinë e të dhënave prej 1 bit. · Mbështet formatin e paraqitjes së të dhënave të nënshkruara dhe të panënshkruar për të dy numëruesit
dhe vlerat e emërtuesve. · Mbështet optimizimin e zonës ose shpejtësisë. · Ofron një opsion për të specifikuar një dalje pozitive të mbetjes. · Mbështet vonesën e prodhimit të konfigurueshëm të tubacionit. · Mbështet portet opsionale asinkrone të qarta dhe të aktivizimit të orës.

3.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli lpm_divide (herësi, mbetje, numer, emërtim, orë, clken, aclr); parametri lpm_type = “lpm_ndarje”; parametri lpm_gjerësi = 1; parametri lpm_gjerësi = 1; parametri lpm_nrepresentation = “PA SIGNET”; parametri lpm_drepresentation = “PA SIGNET”; parametri lpm_remainderpositive = “E VËRTETË”; parametri lpm_tubacioni = 0;

ISO 9001:2015 Regjistruar

3. LPM_DIVIDE (Ndarës) Intel FPGA IP Core 683490 | 2020.10.05

parametri lpm_hint = “I PAPERDORUR”; ora hyrëse; input clken; hyrje aclr; hyrje [lpm_widthn-1:0] numer; hyrje [lpm_widthd-1:0] emërtim; herësi i prodhimit [lpm_widthn-1:0]; dalja [lpm_widthd-1:0] mbetet; modul fundor

3.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) LPM_PACK.vhd në drejtoria librariesvhdllpm.
komponenti LPM_DIVIDE gjenerik (LPM_WIDTHN : natyral; LPM_WIDTHD : natyral;
LPM_NREPRESENTATION : string := “PASIGNED”; LPM_DREPRESENTATION : string := “PASIGNED”; LPM_PIPELINE : natyral := 0; LPM_TYPE : varg := L_DIVIDE; LPM_HINT : string := “I PAPERDORUR”); port (NUMER: në std_logic_vector(LPM_WIDTHN-1 deri në 0); DENOM: në std_logic_vector (LPM_WIDTHD-1 deri në 0); ACLR: në std_logic := '0'; CLOCK: në std_logic := '0 EN_ind'; := '1'; QUOTIENT: nga std_logic_vector(LPM_WIDTHN-1 deri në 0); REMAIN: jashtë std_logic_vector(LPM_WIDTHD-1 deri në 0)); komponenti fundor;

3.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA lpm; PËRDOR lpm.lpm_components.all;

3.5. Portet

Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP LPM_DIVIDE.

Tabela 5.

Portat hyrëse LPM_DIVIDE

Emri i portit

E detyrueshme

numër[]

emërtim[]

Përshkrimi
Futja e të dhënave të numëruesit. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTHN.
Futja e të dhënave të emëruesit. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTHD.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 13

3. LPM_DIVIDE (Ndarës) Intel FPGA IP Core 683490 | 2020.10.05

Emri i portit clock clken
aclr

Kërkohet nr
Nr

Përshkrimi
Hyrja e orës për përdorim me tubacion. Për vlerat LPM_PIPELINE të tjera nga 0 (e parazgjedhur), porta e orës duhet të aktivizohet.
Ora mundëson përdorimin e tubacionit. Kur porta clken është pohuar e lartë, ndodh operacioni i ndarjes. Kur sinjali është i ulët, nuk ndodh asnjë operacion. Nëse hiqet, vlera e paracaktuar është 1.
Porta e pastër asinkrone përdoret në çdo kohë për të rivendosur tubacionin në të gjitha '0-të në mënyrë asinkrone me hyrjen e orës.

Tabela 6.

Portat e daljes LPM_DIVIDE

Emri i portit

E detyrueshme

Përshkrimi

herësi[]

Prodhimi i të dhënave. Madhësia e portës së daljes varet nga LPM_WIDTHN

vlera e parametrit.

mbeten[]

Prodhimi i të dhënave. Madhësia e portës së daljes varet nga LPM_WIDTHD

vlera e parametrit.

3.6. Parametrat

Tabela e mëposhtme liston parametrat për bërthamën IP të Intel FPGA LPM_DIVIDE.

Emri i parametrit

Lloji

E detyrueshme

Përshkrimi

LPM_WIDTHN

Numër i plotë

Përcakton gjerësinë e numrit[] dhe

portet quotient[]. Vlerat janë nga 1 deri në 64.

LPM_WIDTHD

Numër i plotë

Përcakton gjerësinë e emrit[] dhe

mbeten[] portet. Vlerat janë nga 1 deri në 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Paraqitja me shenjë e hyrjes së numëruesit.

Vlerat janë të nënshkruara dhe të panënshkruara. Kur kjo

parametri është vendosur në SIGNED, ndarësi

interpreton hyrjen numer[] si të nënshkruar me dy

plotësojnë.

Paraqitja e shenjës së hyrjes së emëruesit.

Vlerat janë të nënshkruara dhe të panënshkruara. Kur kjo

parametri është vendosur në SIGNED, ndarësi

interpreton hyrjen e emërtimit[] si të dyfishta

plotësojnë.

LPM_TYPE

Vargu

Identifikon bibliotekën e parametrave

module (LPM) emri i entitetit në dizajnin VHDL

files (.vhd).

LPM_HINT

Vargu

Kur krijoni një bibliotekë të

modulet e parametrizuara (LPM) funksionojnë në a

Dizajni VHDL File (.vhd), duhet të përdorni

Parametri LPM_HINT për të specifikuar një Intel-

parametër specifik. Për shembullample: LPM_HINT

= "MADËSIA_ZINJOR = 8,

ONE_INPUT_IS_CONSTANT = PO” The

vlera e paracaktuar është e papërdorur.

LPM_REMAINDERPOZITIVE

Vargu

Parametër specifik për Intel. Ju duhet të përdorni

Parametri LPM_HINT për të specifikuar

Parametri LPM_REMAINDERPOSITIVE në

Dizajni VHDL files. Vlerat janë të vërteta ose të rreme.

Nëse ky parametër është vendosur në TRUE, atëherë

vlera e portit të mbetur[] duhet të jetë më e madhe

vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 14

Dërgo koment

3. LPM_DIVIDE (Ndarës) Intel FPGA IP Core 683490 | 2020.10.05

Emri i parametrit

Lloji

MAXIMIZE_SHPEJTËSIA

Numër i plotë

LPM_PIPELINE

Numër i plotë

INTENDED_DEVICE_FAMILY SKIP_BITS

Numri i plotë i vargut

Nr. i kërkuar
Jo Jo Jo

Përshkrimi
se ose e barabartë me zero. Nëse ky parametër vendoset në TRUE, atëherë vlera e portit mbetje[] është ose zero, ose vlera është e njëjta shenjë, pozitive ose negative, si vlera e portës numerike. Për të reduktuar zonën dhe për të përmirësuar shpejtësinë, Intel rekomandon vendosjen e këtij parametri në TRUE në operacionet ku pjesa e mbetur duhet të jetë pozitive ose ku pjesa e mbetur është e parëndësishme.
Parametër specifik për Intel. Duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin MAXIMIZE_SPEED në dizajnin VHDL files. Vlerat janë [0..9]. Nëse përdoret, softueri Intel Quartus Prime përpiqet të optimizojë një shembull specifik të funksionit LPM_DIVIDE për shpejtësinë dhe jo për drejtimin, dhe anashkalon cilësimin e opsionit logjik të Teknika e Optimizimit. Nëse MAXIMIZE_SPEED është i papërdorur, në vend të tij përdoret vlera e opsionit "Teknika e Optimizimit". Nëse vlera e MAXIMIZE_SPEED është 6 ose më e lartë, përpiluesi optimizon bërthamën IP LPM_DIVIDE për shpejtësi më të lartë duke përdorur zinxhirë transportues; nëse vlera është 5 ose më pak, përpiluesi zbaton dizajnin pa zinxhirë mbajtës.
Përcakton numrin e cikleve të orës së vonesës të lidhur me daljet e herësit[] dhe mbetjes[]. Një vlerë zero (0) tregon se nuk ekziston vonesë dhe se një funksion thjesht kombinues është instantuar. Nëse hiqet, vlera e paracaktuar është 0 (jo tubacion). Nuk mund të specifikoni një vlerë për parametrin LPM_PIPELINE që është më e lartë se LPM_WIDTHN.
Ky parametër përdoret për qëllime modelimi dhe simulimi të sjelljes. Redaktori i parametrave llogarit vlerën për këtë parametër.
Lejon ndarje më efikase të biteve fraksionale për të optimizuar logjikën në bitet kryesore duke siguruar numrin e GND-së kryesore në bërthamën IP LPM_DIVIDE. Specifikoni numrin e GND kryesore në daljen koeficient të këtij parametri.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 15

683490 | 2020.10.05 Dërgo komente

4. Bërthama IP LPM_MULT (Multiplier).

Figura 3.

Bërthama IP LPM_MULT zbaton një shumëzues për të shumëzuar dy vlera të të dhënave hyrëse për të prodhuar një produkt si një dalje.

Figura e mëposhtme tregon portet për bërthamën IP LPM_MULT.

LPM_Portet e shumëfishta

LPM_MULT të dhëna të orës[] rezultat[] të dhëna[] aclr/sclr clken
inst

Veçoritë e informacionit përkatës në faqen 71

4.1. Veçoritë
Bërthama IP LPM_MULT ofron karakteristikat e mëposhtme: · Gjeneron një shumëzues që shumëzon dy vlera të të dhënave hyrëse · Mbështet gjerësinë e të dhënave prej 1 bit · Mbështet formatin e paraqitjes së të dhënave të nënshkruara dhe të panënshkruar · Mbështet optimizimin e zonës ose shpejtësisë · Mbështet tubacionin me vonesë të konfigurueshme të daljes · Ofron një opsion për zbatim në përpunimin e dedikuar të sinjalit dixhital (DSP)
qark bllokues ose elementë logjikë (LE) Shënim: Kur ndërtoni shumëzues më të mëdhenj se madhësia e mbështetur në mënyrë origjinale, mund/
do të jetë një ndikim në performancë që rezulton nga kaskadimi i blloqeve DSP. · Mbështet portat e hyrjes opsionale asinkrone të pastra dhe të aktivizimit të orës · Mbështet klipin sinkron opsional për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX

ISO 9001:2015 Regjistruar

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05
4.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli lpm_mult (rezultati, dataa, datab, shuma, ora, clken, aclr ) parametri lpm_type = “lpm_mult”; parametri lpm_gjerësi = 1; parametri lpm_widthb = 1; parametri lpm_gjerësi = 1; parametri lpm_gjerësi = 1; parametri lpm_representation = “PA SIGNET”; parametri lpm_tubacioni = 0; parametri lpm_hint = “I PAPERDORUR”; ora hyrëse; input clken; hyrje aclr; input [lpm_widtha-1:0] dataa; të dhëna hyrëse [lpm_widthb-1:0]; input [lpm_gjerësi-1:0] shuma; rezultati i prodhimit [lpm_widthp-1:0]; modul fundor
4.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) LPM_PACK.vhd në drejtoria librariesvhdllpm.
komponenti LPM_MULT gjenerik (LPM_WIDTHA: natyral; LPM_WIDTHB: natyral; LPM_WIDTHS: natyral:= 1; LPM_WIDTHP: natyral;
LPM_REPRESENTATION : string := “PASIGNED”; LPM_PIPELINE : natyral := 0; LPM_TYPE: varg := L_MULT; LPM_HINT : string := “I PAPERDORUR”); porta (DATAA: në std_logic_vector(LPM_WIDTHA-1 deri në 0); TË DHËNAT: në std_logic_vector(LPM_WIDTHB-1 deri në 0); ACLR: në std_logic:= '0'; CLOCK: në std_logic := '0 logic'; := '1'; SHUMË: në std_logic_vector(LPM_WIDTHS-1 deri në 0) := (TË TJERA => '0'); REZULTATE: jashtë std_logic_vector(LPM_WIDTHP-1 deri në 0)); komponenti fundor;
4.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA lpm; PËRDOR lpm.lpm_components.all;

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 17

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

4.5. Sinjalet

Tabela 7.

LPM_MULT Sinjale hyrëse

Emri i sinjalit

E detyrueshme

Përshkrimi

të dhënat[]

Futja e të dhënave.

Për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX, madhësia e sinjalit të hyrjes varet nga vlera e parametrit të gjerësisë Dataa.

Për pajisjet më të vjetra dhe pajisjet Intel Cyclone 10 LP, madhësia e sinjalit të hyrjes varet nga vlera e parametrit LPM_WIDTHA.

baza e të dhënave[]

Futja e të dhënave.

Për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX, madhësia e sinjalit të hyrjes varet nga vlera e parametrit të gjerësisë së të dhënave.

Për pajisjet më të vjetra dhe pajisjet Intel Cyclone 10 LP, madhësia e sinjalit të hyrjes varet

në vlerën e parametrit LPM_WIDTHB.

ora

Hyrja e orës për përdorim me tubacion.

Për pajisjet më të vjetra dhe pajisjet Intel Cyclone 10 LP, sinjali i orës duhet të aktivizohet për vlera LPM_PIPELINE të tjera nga 0 (parazgjedhja).

Për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX, sinjali i orës duhet të aktivizohet nëse vlera e vonesës është e ndryshme nga 1 (parazgjedhja).

clken

Aktivizimi i orës për përdorim me tubacion. Kur sinjali clken pohohet i lartë,

bëhet operacioni mbledhës/zbritës. Kur sinjali është i ulët, asnjë operacion

ndodh. Nëse hiqet, vlera e paracaktuar është 1.

aclr sclr

Sinjali i qartë asinkron i përdorur në çdo kohë për të rivendosur tubacionin në të gjitha 0-të,

në mënyrë asinkrone me sinjalin e orës. Gazsjellësi inicializohet në një të papërcaktuar (X)

niveli logjik. Rezultatet janë një vlerë konsistente, por jo zero.

Sinjali i qartë sinkron i përdorur në çdo kohë për të rivendosur tubacionin në të gjitha 0-të,

sinkron me sinjalin e orës. Gazsjellësi inicializohet në një të papërcaktuar (X)

niveli logjik. Rezultatet janë një vlerë konsistente, por jo zero.

Tabela 8.

LPM_MULT Sinjalet dalëse

sinjal Emri

E detyrueshme

Përshkrimi

rezultati[]

Prodhimi i të dhënave.

Për pajisjet më të vjetra dhe pajisjet Intel Cyclone 10 LP, madhësia e sinjalit të daljes varet nga vlera e parametrit LPM_WIDTHP. Nëse LPM_WIDTHP < maksimumi (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) ose (LPM_WIDTHA + LPM_WIDTHS), janë të pranishme vetëm MSB-të LPM_WIDTHP.

Për Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX, madhësia e sinjaleve të daljes varet nga parametri i gjerësisë së rezultatit.

4.6. Parametrat për pajisjet Stratix V, Arria V, Cyclone V dhe Intel Cyclone 10 LP

4.6.1. Skeda e Përgjithshme

Tabela 9.

Skeda e Përgjithshme

Parametri

Vlera

Konfigurimi i shumëzuesit

Shumëzoni hyrjen 'dataa' me hyrjen 'datab'

Vlera e paracaktuar

Përshkrimi

Shumëzoni hyrjen 'dataa' me hyrjen 'datab'

Zgjidhni konfigurimin e dëshiruar për shumëzuesin.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 18

Dërgo koment

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametri
Sa i gjerë duhet të jetë hyrja 'dataa'? Sa i gjerë duhet të jetë hyrja e 'të dhënave'? Si duhet të përcaktohet gjerësia e prodhimit 'rezultat'? Kufizoni gjerësinë

Vlera
Shumëzoni hyrjen e 'të dhënave' në vetvete (operacioni katror)
1 - 256 bit

Vlera e paracaktuar

Përshkrimi

8 bit

Specifikoni gjerësinë e portit dataa[].

1 - 256 bit

8 bit

Specifikoni gjerësinë e portës së të dhënave[].

Llogaritni automatikisht gjerësinë Kufizoni gjerësinë
1 - 512 bit

Llogaritni automatikisht gjerësinë

Zgjidhni metodën e dëshiruar për të përcaktuar gjerësinë e portës së rezultatit[].

16 bit

Specifikoni gjerësinë e portit të rezultatit[].
Kjo vlerë do të jetë efektive vetëm nëse zgjidhni Kufizoni gjerësinë në parametrin Lloji.

4.6.2. Të përgjithshme 2 Tab

Tabela 10. Të përgjithshme 2 Tab

Parametri

Vlera

Hyrja e të dhënave

A ka autobusi i hyrjes 'të dhënat' një vlerë konstante?

Jo Po

Lloji i shumëzimit

Cili lloj i

E panënshkruar

shumim deshironi? Nënshkruar

Zbatimi

Cili zbatim i shumëzuesit duhet të përdoret?

Përdorni zbatimin e paracaktuar
Përdorni qarkun e dedikuar të shumëzuesit (Nuk disponohet për të gjitha familjet)
Përdorni elemente logjike

Vlera e paracaktuar

Përshkrimi

Zgjidhni Po për të specifikuar vlerën konstante të

Autobusi i hyrjes 'datab', nëse ka.

E panënshkruar

Specifikoni formatin e paraqitjes si për hyrjet dataa[] dhe datab[].

Përdorni jonin e paracaktuar të implementimit

Zgjidhni metodën e dëshiruar për të përcaktuar gjerësinë e portës së rezultatit[].

4.6.3. Tabela e tubacioneve

Tabela 11. Tabela e tubacioneve

Parametri

Dëshironi të tuboni nr

funksion?

Vlera

Krijo një "aclr"

—

porta e qartë asinkrone

Vlera e paracaktuar

Përshkrimi

Zgjidhni Po për të aktivizuar regjistrimin e tubacionit në

prodhimi i shumëzuesit dhe specifikoni atë të dëshiruar

vonesa e daljes në ciklin e orës. Mundësimi i

regjistri i tubacionit shton vonesë shtesë në

prodhimit.

E pazgjedhur

Zgjidhni këtë opsion për të mundësuar që porta aclr të përdorë pastrimin asinkron për regjistrin e tubacionit.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 19

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametri
Krijo një orë të aktivizimit të orës 'clken'
Optimizimi
Çfarë lloj optimizimi dëshironi?

vlera -
Zona e parazgjedhur e shpejtësisë

Vlera e paracaktuar

Përshkrimi

E pazgjedhur

Specifikon aktivizimin e orës së lartë aktive për portin e orës të regjistrit të tubacionit

E paracaktuar

Specifikoni optimizimin e dëshiruar për bërthamën IP.
Zgjidhni Default për të lejuar që softueri Intel Quartus Prime të përcaktojë optimizimin më të mirë për bërthamën IP.

4.7. Parametrat për pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX

4.7.1. Skeda e Përgjithshme

Tabela 12. Tabela e Përgjithshme

Parametri

Vlera

Vlera e paracaktuar

Përshkrimi

Lloji i konfigurimit të shumëzuesit
Gjerësia e portës së të dhënave

Shumëzoni hyrjen 'dataa' me hyrjen 'datab'
Shumëzoni hyrjen e 'të dhënave' në vetvete (operacioni katror)

Shumëzoni hyrjen 'dataa' me hyrjen 'datab'

Zgjidhni konfigurimin e dëshiruar për shumëzuesin.

Gjerësia e të dhënave

1 - 256 bit

8 bit

Specifikoni gjerësinë e portit dataa[].

Gjerësia e të dhënave

1 - 256 bit

8 bit

Specifikoni gjerësinë e portës së të dhënave[].

Si duhet të përcaktohet gjerësia e prodhimit 'rezultat'?

Lloji

Llogaritni automatikisht gjerësinë
Kufizoni gjerësinë

Llogaritni automatikisht gjerësinë

Zgjidhni metodën e dëshiruar për të përcaktuar gjerësinë e portës së rezultatit[].

Vlera

1 - 512 bit

16 bit

Specifikoni gjerësinë e portit të rezultatit[].
Kjo vlerë do të jetë efektive vetëm nëse zgjidhni Kufizoni gjerësinë në parametrin Lloji.

Gjerësia e rezultatit

1 - 512 bit

—

Shfaq gjerësinë efektive të portës së rezultatit[].

4.7.2. Të përgjithshme 2 Tab

Tabela 13. Të përgjithshme 2 Tab

Parametri

Hyrja e të dhënave

A ka autobusi i hyrjes 'të dhënat' një vlerë konstante?

Jo Po

Vlera

Vlera e paracaktuar

Përshkrimi

Zgjidhni Po për të specifikuar vlerën konstante të

Autobusi i hyrjes 'datab', nëse ka.

vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 20

Dërgo koment

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametri

Vlera

Çdo vlerë më e madhe se 0

Lloji i shumëzimit

Cili lloj i

E panënshkruar

shumim deshironi? Nënshkruar

Stili i Zbatimit

Cili zbatim i shumëzuesit duhet të përdoret?

Përdorni zbatimin e paracaktuar
Përdorni qarkun e dedikuar të shumëzuesit
Përdorni elemente logjike

Vlera e paracaktuar

Përshkrimi

Specifikoni vlerën konstante të portit datab[].

E panënshkruar

Specifikoni formatin e paraqitjes si për hyrjet dataa[] dhe datab[].

Përdorni jonin e paracaktuar të implementimit

Zgjidhni metodën e dëshiruar për të përcaktuar gjerësinë e portës së rezultatit[].

4.7.3. Tubacionet

Tabela 14. Tabela e tubacioneve

Parametri

Vlera

Dëshironi të përpiloni funksionin?

Tubacioni

Jo Po

Lloji i sinjalit të pastër të vonesës

Çdo vlerë më e madhe se 0.
ASNJË ACLR SCLR

Krijo një orë 'clken'

—

aktivizoni orën

Çfarë lloj optimizimi dëshironi?

Lloji

Zona e parazgjedhur e shpejtësisë

Vlera e paracaktuar

Përshkrimi

Nr 1 ASNJË
—

Zgjidhni Po për të aktivizuar regjistrimin e tubacionit në daljen e shumëzuesit. Aktivizimi i regjistrit të tubacionit shton vonesë shtesë në dalje.
Specifikoni vonesën e dëshiruar të daljes në ciklin e orës.
Specifikoni llojin e rivendosjes për regjistrin e tubacionit. Zgjidhni ASNJË nëse nuk përdorni ndonjë regjistër tubacioni. Zgjidhni ACLR për të përdorur pastrimin asinkron për regjistrin e tubacionit. Kjo do të gjenerojë portin ACLR. Zgjidhni SCLR për të përdorur pastrimin sinkron për regjistrin e tubacionit. Kjo do të gjenerojë portin SCLR.
Specifikon aktivizimin e orës së lartë aktive për portin e orës të regjistrit të tubacionit

E paracaktuar

Specifikoni optimizimin e dëshiruar për bërthamën IP.
Zgjidhni Default për të lejuar që softueri Intel Quartus Prime të përcaktojë optimizimin më të mirë për bërthamën IP.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 21

683490 | 2020.10.05 Dërgo komente

5. LPM_ADD_SUB (Shtues/zbritës)

Figura 4.

Bërthama IP LPM_ADD_SUB ju lejon të implementoni një grumbullues ose një zbritës për të shtuar ose zbritur grupe të dhënash për të prodhuar një dalje që përmban shumën ose diferencën e vlerave hyrëse.

Figura e mëposhtme tregon portet për bërthamën IP LPM_ADD_SUB.

Portet LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

të dhënat[]

clock clken datab[] aclr

rezultat[] tejmbushje cout

inst

5.1. Veçoritë
Bërthama IP LPM_ADD_SUB ofron karakteristikat e mëposhtme: · Gjeneron mbledhës, zbritës dhe mbledhës/zbritës të konfigurueshëm në mënyrë dinamike
funksione. · Mbështet gjerësinë e të dhënave prej 1 bit. · Mbështet formatin e paraqitjes së të dhënave të tilla si të nënshkruara dhe të panënshkruara. · Mbështet mbajtjen opsionale (huazimin), fshirjen asinkrone dhe aktivizimin e orës
portat hyrëse. · Mbështet portat e daljes së marrjes (huazimit) dhe tejmbushjes opsionale. · Cakton njërin nga autobusët e të dhënave hyrëse në një konstante. · Mbështet tubacionet me vonesë të konfigurueshme të daljes.

ISO 9001:2015 Regjistruar

5. LPM_ADD_SUB (Mbledhës/Zbritës) 683490 | 2020.10.05
5.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli lpm_add_sub (rezultat, cout, tejmbushje, add_sub, cin, dataa, datab, clock, clken, aclr ); parametri lpm_type = “lpm_add_sub”; parametri lpm_gjerësia = 1; parametri lpm_direction = “I PAPERDORUR”; parametri lpm_representation = “SIGNED”; parametri lpm_tubacioni = 0; parametri lpm_hint = “I PAPERDORUR”; input [lpm_width-1:0] dataa, datab; hyrje add_sub, cin; ora hyrëse; input clken; hyrje aclr; rezultati i daljes [lpm_width-1:0]; output cout, tejmbushje; modul fundor
5.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) LPM_PACK.vhd në drejtoria librariesvhdllpm.
komponenti LPM_ADD_SUB gjenerik (LPM_WIDTH : natyral;
LPM_DIRECTION : string := “I PAPERDORUR”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : natyral := 0; LPM_TYPE : varg := L_ADD_SUB; LPM_HINT : string := “I PAPERDORUR”); porta (DATAA: në std_logic_vector(LPM_WIDTH-1 deri në 0); TË DHËNAT: në std_logic_vector(LPM_WIDTH-1 deri në 0); ACLR: në std_logic:= '0'; CLOCK: në std_logic := '0': st CL_EN; := '1'; CIN: në std_logic := 'Z'; ADD_SUB: në std_logic := '1'; REZULTATE: jashtë std_logic_vector(LPM_WIDTH-1 deri në 0); COUT: jashtë std_logic; OVERFLOW: jashtë std_logic); komponenti fundor;
5.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA lpm; PËRDOR lpm.lpm_components.all;
5.5. Portet
Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP LPM_ADD_SUB.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 23

5. LPM_ADD_SUB (Mbledhës/Zbritës) 683490 | 2020.10.05

Tabela 15. Portat hyrëse kryesore të IP-së LPM_ADD_SUB

Emri i portit

E detyrueshme

Përshkrimi

cin

Kryeni në bitin e rendit të ulët. Për operacionet e mbledhjes, vlera e paracaktuar është 0. Për

operacionet e zbritjes, vlera e paracaktuar është 1.

të dhënat[]

Futja e të dhënave. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTH.

baza e të dhënave[]

Futja e të dhënave. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTH.

shtoni_nën

Porta e hyrjes opsionale për të mundësuar kalimin dinamik midis grumbulluesit dhe zbritësit

funksione. Nëse përdoret parametri LPM_DIRECTION, add_sub nuk mund të përdoret. Nëse

i anashkaluar, vlera e paracaktuar është ADD. Intel rekomandon që të përdorni

Parametri LPM_DIRECTION për të specifikuar funksionimin e funksionit LPM_ADD_SUB,

në vend që të caktohet një konstante në portën add_sub.

ora

Input për përdorim me tubacion. Porta e orës siguron hyrjen e orës për një tubacion

operacion. Për vlerat LPM_PIPELINE të tjera nga 0 (e parazgjedhur), porta e orës duhet të jetë

aktivizuar.

clken

Aktivizimi i orës për përdorim me tubacion. Kur porta e clken është pohuar e lartë, mbledhësi/

bëhet operacioni i zbritësit. Kur sinjali është i ulët, nuk ndodh asnjë operacion. Nëse

i anashkaluar, vlera e paracaktuar është 1.

aclr

I pastër asinkron për përdorim me tubacion. Gazsjellësi inicializohet në një të papërcaktuar (X)

niveli logjik. Porta aclr mund të përdoret në çdo kohë për të rivendosur tubacionin në të gjitha 0-të,

në mënyrë asinkrone me sinjalin e orës.

Tabela 16. Portat e daljes bërthamore IP LPM_ADD_SUB

Emri i portit

E detyrueshme

Përshkrimi

rezultati[]

Prodhimi i të dhënave. Madhësia e portës së daljes varet nga parametri LPM_WIDTH

vlerë.

cout

Kryerja (huazimi) i bitit më të rëndësishëm (MSB). Porti cout ka një fizik

interpretimi si kryerja (huamarrja) e MSB. Porta cout zbulon

tejmbushje në operacionet e PASINJORSHUARA. Porti cout funksionon në të njëjtën mënyrë për

Operacionet e nënshkruara dhe të panënshkruara.

vërshoj

Dalje opsionale përjashtimi nga tejmbushja. Porta e tejmbushjes ka një interpretim fizik si

XOR e transportit në MSB me kryerjen e MSB. Porti i tejmbushjes

pohon kur rezultatet tejkalojnë saktësinë e disponueshme dhe përdoret vetëm kur

Vlera e parametrit LPM_REPRESENTATION është SIGNED.

5.6. Parametrat

Tabela e mëposhtme liston parametrat bazë të IP-së LPM_ADD_SUB.

Tabela 17. Parametrat bazë të IP-së LPM_ADD_SUB

Emri i parametrit LPM_WIDTH

Lloji Integer

Kërkohet Po

Përshkrimi
Specifikon gjerësinë e portave dataa[], datab[] dhe rezultat[].

LPM_DIRECTION

Vargu

Vlerat janë ADD, SUB dhe UNED. Nëse hiqet, vlera e paracaktuar është DEFAULT, e cila e drejton parametrin të marrë vlerën e tij nga porta add_sub. Porta add_sub nuk mund të përdoret nëse përdoret LPM_DIRECTION. Intel rekomandon që të përdorni parametrin LPM_DIRECTION për të specifikuar funksionimin e funksionit LPM_ADD_SUB, në vend që të caktoni një konstante në portën add_sub.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 24

Dërgo koment

5. LPM_ADD_SUB (Mbledhës/Zbritës) 683490 | 2020.10.05

Emri i parametrit LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Lloji String Integer String String String Integer
Vargu

Kërkohet Jo Jo Jo Jo Jo Jo Jo
Nr

Përshkrimi
Përcakton llojin e shtimit të kryer. Vlerat janë të nënshkruara dhe të panënshkruara. Nëse hiqet, vlera e paracaktuar është SIGNED. Kur ky parametër vendoset në SIGNED, mbledhësi/zbritësi interpreton hyrjen e të dhënave si plotësues të dyfishtë.
Përcakton numrin e cikleve të orës së vonesës që lidhen me rezultatin[]. Një vlerë prej zero (0) tregon se nuk ekziston vonesë dhe se një funksion thjesht kombinues do të instantohet. Nëse hiqet, vlera e parazgjedhur është 0 (jo e lidhur).
Ju lejon të specifikoni parametrat specifikë të Intel në dizajnin VHDL files (.vhd). Vlera e paracaktuar është UNED.
Identifikon emrin e entitetit të bibliotekës së moduleve të parametrizuara (LPM) në dizajnin VHDL files.
Parametër specifik për Intel. Ju duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin ONE_INPUT_IS_CONSTANT në dizajnin VHDL files. Vlerat janë PO, JO, dhe të PAKUT. Ofron optimizim më të madh nëse një hyrje është konstante. Nëse hiqet, vlera e paracaktuar është JO.
Parametër specifik për Intel. Duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin MAXIMIZE_SPEED në dizajnin VHDL files. Mund të specifikoni një vlerë midis 0 dhe 10. Nëse përdoret, softueri Intel Quartus Prime përpiqet të optimizojë një shembull specifik të funksionit LPM_ADD_SUB për shpejtësinë dhe jo për drejtimin, dhe anashkalon cilësimin e opsionit logjik të Teknika e Optimizimit. Nëse MAXIMIZE_SPEED është i papërdorur, në vend të tij përdoret vlera e opsionit "Teknika e Optimizimit". Nëse cilësimi për MAXIMIZE_SPEED është 6 ose më i lartë, përpiluesi optimizon bërthamën IP LPM_ADD_SUB për shpejtësi më të lartë duke përdorur zinxhirë transportues; nëse cilësimi është 5 ose më pak, përpiluesi zbaton dizajnin pa zinxhirë mbajtëse. Ky parametër duhet të specifikohet për pajisjet Cyclone, Stratix dhe Stratix GX vetëm kur porta add_sub nuk përdoret.
Ky parametër përdoret për qëllime modelimi dhe simulimi të sjelljes. Redaktori i parametrave llogarit vlerën për këtë parametër.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 25

683490 | 2020.10.05 Dërgo komente

6. LPM_COMPARE (krahasues)

Figura 5.

Bërthama IP LPM_COMPARE krahason vlerën e dy grupeve të të dhënave për të përcaktuar marrëdhënien midis tyre. Në formën e saj më të thjeshtë, mund të përdorni një portë ekskluzive-OR për të përcaktuar nëse dy bit të dhënash janë të barabarta.

Figura e mëposhtme tregon portet për bërthamën IP LPM_COMPARE.

LPM_COMPARE Portet

LPM_KRAHASIM

clken

Alb

aeb

të dhënat[]

agb

baza e të dhënave[]

moshëb

ora

aneb

aclr

aleb

inst

6.1. Veçoritë
Bërthama IP LPM_COMPARE ofron veçoritë e mëposhtme: · Gjeneron një funksion krahasues për të krahasuar dy grupe të dhënash · Mbështet gjerësinë e të dhënave prej 1 bit · Mbështet formatin e paraqitjes së të dhënave si të nënshkruara dhe të panënshkruara · Prodhon llojet e mëposhtme të daljes:
- alb (hyrja A është më e vogël se hyrja B) - aeb (hyrja A është e barabartë me hyrjen B) - agb (hyrja A është më e madhe se hyrja B) - ageb (hyrja A është më e madhe ose e barabartë me hyrjen B) - aneb ( hyrja A nuk është e barabartë me hyrjen B) — aleb (hyrja A është më e vogël ose e barabartë me hyrjen B) · Mbështet portat e hyrjes opsionale asinkrone të qarta dhe të aktivizimit të orës.

ISO 9001:2015 Regjistruar

6. LPM_COMPARE (Krahasues) 683490 | 2020.10.05
6.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli lpm_krahaso (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); parametri lpm_type = “lpm_krahaso”; parametri lpm_gjerësia = 1; parametri lpm_representation = “PA SIGNET”; parametri lpm_tubacioni = 0; parametri lpm_hint = “I PAPERDORUR”; input [lpm_width-1:0] dataa, datab; ora hyrëse; input clken; hyrje aclr; dalje alb, aeb, agb, aleb, aneb, ageb; modul fundor
6.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) LPM_PACK.vhd në drejtoria librariesvhdllpm.
komponenti LPM_COMPARE gjenerik (LPM_WIDTH : natyral;
LPM_REPRESENTATION : string := “PASIGNED”; LPM_PIPELINE : natyral := 0; LPM_TYPE: varg := L_KRAHASIM; LPM_HINT : string := “I PAPERDORUR”); porta (DATAA: në std_logic_vector(LPM_WIDTH-1 deri në 0); TË DHËNAT: në std_logic_vector(LPM_WIDTH-1 deri në 0); ACLR: në std_logic:= '0'; CLOCK: në std_logic := '0': st CL_EN; := '1'; AGB: jashtë std_logic; AGEB: jashtë std_logic; AEB: jashtë std_logic; ANEB: jashtë std_logic; ALB: jashtë std_logic; ALEB: jashtë std_logic); komponenti fundor;
6.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA lpm; PËRDOR lpm.lpm_components.all;
6.5. Portet
Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP LMP_COMPARE.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 27

6. LPM_COMPARE (Krahasues) 683490 | 2020.10.05

Tabela 18. Portat hyrëse të bërthamës së IP-së LPM_COMPARE

Emri i portit

E detyrueshme

Përshkrimi

të dhënat[]

Futja e të dhënave. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTH.

baza e të dhënave[]

Futja e të dhënave. Madhësia e portës hyrëse varet nga vlera e parametrit LPM_WIDTH.

ora

Hyrja e orës për përdorim me tubacion. Porta e orës siguron hyrjen e orës për një tubacion

operacion. Për vlerat LPM_PIPELINE të tjera nga 0 (e parazgjedhur), porta e orës duhet të jetë

aktivizuar.

clken

Aktivizimi i orës për përdorim me tubacion. Kur porta clken është pohuar e lartë,

kryhet operacioni i krahasimit. Kur sinjali është i ulët, nuk ndodh asnjë operacion. Nëse

i anashkaluar, vlera e paracaktuar është 1.

aclr

I pastër asinkron për përdorim me tubacion. Tubacioni inicializohet në një logjikë të papërcaktuar (X).

niveli. Porta aclr mund të përdoret në çdo kohë për të rivendosur tubacionin në të gjitha 0-të,

në mënyrë asinkrone me sinjalin e orës.

Tabela 19. Portat e daljes së bërthamës së IP-së LPM_COMPARE

Emri i portit

E detyrueshme

Përshkrimi

Alb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A është më e vogël se hyrja B.

aeb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A është e barabartë me hyrjen B.

agb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A është më e madhe se hyrja B.

moshëb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A është më e madhe ose e barabartë me hyrjen

aneb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A nuk është e barabartë me hyrjen B.

aleb

Porta e daljes për krahasuesin. Pohohet nëse hyrja A është më e vogël ose e barabartë me hyrjen B.

6.6. Parametrat

Tabela e mëposhtme liston parametrat për bërthamën IP LPM_COMPARE.

Tabela 20. Parametrat bazë të IP-së LPM_COMPARE

Emri i parametrit

Lloji

E detyrueshme

LPM_WIDTH

Numër i plotë Po

LPM_REPRESENTATION

Vargu

LPM_PIPELINE

Numri i plotë Nr

LPM_HINT

Vargu

Përshkrimi
Përcakton gjerësinë e portave dataa[] dhe datab[].
Përcakton llojin e krahasimit të kryer. Vlerat janë të nënshkruara dhe të panënshkruara. Nëse hiqet, vlera e paracaktuar është UNISIGNED. Kur kjo vlerë parametri vendoset në SIGNED, krahasuesi interpreton hyrjen e të dhënave si plotësues të dyfishtë.
Specifikon numrin e cikleve të orës të vonesës të lidhur me daljen alb, aeb, agb, ageb, aleb ose aneb. Një vlerë prej zero (0) tregon se nuk ekziston vonesë dhe se një funksion thjesht kombinues do të instantohet. Nëse hiqet, vlera e paracaktuar është 0 (jo tubacion).
Ju lejon të specifikoni parametrat specifikë të Intel në dizajnin VHDL files (.vhd). Vlera e paracaktuar është UNED.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 28

Dërgo koment

6. LPM_COMPARE (Krahasues) 683490 | 2020.10.05
Emri i parametrit LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Lloji String String
Vargu

Kërkohet nr
Nr

Përshkrimi
Identifikon emrin e entitetit të bibliotekës së moduleve të parametrizuara (LPM) në dizajnin VHDL files.
Ky parametër përdoret për qëllime modelimi dhe simulimi të sjelljes. Redaktori i parametrave llogarit vlerën për këtë parametër.
Parametër specifik për Intel. Ju duhet të përdorni parametrin LPM_HINT për të specifikuar parametrin ONE_INPUT_IS_CONSTANT në dizajnin VHDL files. Vlerat janë PO, JO, ose TË PAKTUARA. Ofron optimizim më të madh nëse një hyrje është konstante. Nëse hiqet, vlera e paracaktuar është JO.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 29

683490 | 2020.10.05 Dërgo komente

7. ALTECC (Error Correction Code: Encoder/Decoder) Core IP

Figura 6.

Intel siguron bërthamën IP ALTECC për të zbatuar funksionalitetin ECC. ECC zbulon të dhëna të dëmtuara që ndodhin në anën e marrësit gjatë transmetimit të të dhënave. Kjo metodë e korrigjimit të gabimeve është më e përshtatshme për situatat ku gabimet ndodhin në mënyrë të rastësishme dhe jo në breshëri.

ECC zbulon gabime përmes procesit të kodimit dhe dekodimit të të dhënave. Për shembullampKështu, kur ECC aplikohet në një aplikacion transmetimi, të dhënat e lexuara nga burimi kodohen përpara se të dërgohen te marrësi. Dalja (fjala e kodit) nga koduesi përbëhet nga të dhënat e papërpunuara të bashkangjitura me numrin e biteve të barazisë. Numri i saktë i biteve të paritetit të bashkangjitur varet nga numri i biteve në të dhënat hyrëse. Fjala e koduar e gjeneruar më pas transmetohet në destinacion.

Marrësi merr fjalën e kodit dhe e deshifron atë. Informacioni i marrë nga dekoderi përcakton nëse zbulohet një gabim. Dekoderi zbulon gabime me një dhe dy bit, por mund të rregullojë vetëm gabimet me një bit në të dhënat e dëmtuara. Ky lloj ECC është zbulimi i dyfishtë i korrigjimit të gabimit të vetëm (SECDED).

Mund të konfiguroni funksionet e koduesit dhe dekoderit të bërthamës IP ALTECC. Hyrja e të dhënave në kodues është e koduar për të gjeneruar një fjalë kodi që është një kombinim i hyrjes së të dhënave dhe biteve të barazisë së gjeneruar. Fjala e koduar e gjeneruar transmetohet në modulin e dekoderit për dekodim pak përpara se të arrijë bllokun e destinacionit. Dekoderi gjeneron një vektor sindromi për të përcaktuar nëse ka ndonjë gabim në fjalën e kodit të marrë. Dekoderi korrigjon të dhënat vetëm nëse gabimi me një bit është nga bitet e të dhënave. Asnjë sinjal nuk shënohet nëse gabimi me një bit është nga bitet e barazisë. Dekoderi gjithashtu ka sinjale flamuri për të treguar statusin e të dhënave të marra dhe veprimin e ndërmarrë nga dekoderi, nëse ka.

Shifrat e mëposhtme tregojnë portat për bërthamën IP ALTECC.

Portat e koduesit ALTECC

ALTECC_ENCODER

të dhëna[]

q[]

ora

orën

aclr

inst

ISO 9001:2015 Regjistruar

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) IP Core 683490 | 2020.10.05

Figura 7. Portat e dekoderit ALTECC

ALTECC_DEKODER

ora e të dhënave[]

q[] err_zbulohet gabim_korrigjohet
gaboj_fatal

aclr

inst

7.1. Karakteristikat e kodifikuesit ALTECC

Bërthama IP e koduesit ALTECC ofron veçoritë e mëposhtme: · Kryen kodimin e të dhënave duke përdorur skemën e kodimit Hamming · Mbështet gjerësinë e të dhënave prej 2 bitsh · Mbështet formatin e paraqitjes së të dhënave të nënshkruara dhe të panënshkruara · Mbështet tubacionin me vonesë dalëse të një ose dy cikle orësh · Mbështet opsional porte asinkrone të qarta dhe të aktivizimit të orës

Bërthama IP e koduesit ALTECC merr dhe kodon të dhënat duke përdorur skemën e kodimit Hamming. Skema e kodimit Hamming nxjerr bitat e barazisë dhe i shton ato në të dhënat origjinale për të prodhuar fjalën e kodit të daljes. Numri i biteve të barazisë së bashkangjitur varet nga gjerësia e të dhënave.

Tabela e mëposhtme liston numrin e bitave të barazisë të bashkangjitur për vargje të ndryshme të gjerësive të të dhënave. Kolona Total Bits përfaqëson numrin total të bitave të të dhënave hyrëse dhe biteve të paritetit të bashkëngjitur.

Tabela 21.

Numri i biteve të barazisë dhe fjalës së kodit sipas gjerësisë së të dhënave

Gjerësia e të dhënave

Numri i biteve të barazisë

Bit gjithsej (fjala e kodit)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Derivimi i bitit të barazisë përdor një kontroll të barazisë çift. 1 biti shtesë (i paraqitur në tabelë si +1) i shtohet biteve të barazisë si MSB e fjalës së kodit. Kjo siguron që fjala e kodit të ketë një numër çift prej 1. Për shembullample, nëse gjerësia e të dhënave është 4 bit, 4 bit barazie i shtohen të dhënave për t'u bërë një fjalë kodi me gjithsej 8 bit. Nëse 7 bit nga LSB e fjalës së kodit 8-bit kanë një numër tek 1, biti i 8-të (MSB) i fjalës së kodit është 1 duke e bërë numrin total të 1-ve në fjalën e kodit çift.
Figura e mëposhtme tregon fjalën kodike të gjeneruar dhe renditjen e bitave të barazisë dhe biteve të të dhënave në një hyrje të të dhënave 8-bit.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 31

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) IP Core 683490 | 2020.10.05

Figura 8.

Rregullimi i biteve të barazisë dhe biteve të të dhënave në një fjalë kodi të gjeneruar 8-bit

MSB

LSB

4 bit barazie

4 bit të dhënash

Bërthama IP e koduesit ALTECC pranon vetëm gjerësi hyrëse nga 2 deri në 64 bit në të njëjtën kohë. Gjerësia e hyrjes prej 12 bit, 29 bit dhe 64 bit, të cilat janë të përshtatshme në mënyrë ideale për pajisjet Intel, gjenerojnë rezultate përkatësisht 18 bit, 36 bit dhe 72 bit. Ju mund të kontrolloni kufizimin e zgjedhjes së bitave në redaktuesin e parametrave.

7.2. Prototipi i Verilog HDL (ALTECC_ENCODER)
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli altecc_encoder #( parametri i destinuar_device_family = "i papërdorur", parametri lpm_pipeline = 0, parametri width_codeword = 8, parametri width_dataword = 8, parametri lpm_type = "altecc_encoder", parametri lpm_hint = "teli i papërdorur futur cclr", futur tela cclr) ora me tela, tela hyrëse [gjerësia_fjalë_të dhëna-1:0] të dhëna, tela dalëse [gjerësia_kodimi-1:0] q); modul fundor

7.3. Prototipi i Verilog HDL (ALTECC_DECODER)
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) lpm.v në drejtoria edasintezës.
moduli altecc_decoder #( parametri syned_device_family = "i papërdorur", parametri lpm_pipeline = 0, parametri width_codeword = 8, parametri width_dataword = 8, parametri lpm_type = "altecc_decoder", parametri lpm_hint = "teli i papërdorur futur cclr", futur tela cclr) ora me tela, teli i hyrjes [gjerësia_kodimi-1:0] të dhëna, teli i daljes i gabuar_korrigjuar, teli i daljes gabim_zbuluar, teli i daljes err_fatal, teli i daljes [gjerësia_fjala_të dhënave-1:0] q); modul fundor

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 32

Dërgo koment

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) IP Core 683490 | 2020.10.05
7.4. Deklarata e komponentit VHDL (ALTECC_ENCODER)
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) altera_mf_components.vhd në directory librariesvhdlaltera_mf.
komponenti altecc_encoder gjenerik (destinuar_device_family:string := "i papërdorur"; lpm_pipeline:natyrore := 0; width_codeword:natyrore := 8; width_dataword:natyrore := 8; lpm_hint:string := "UNPROPERDORUR": cc_teenalpm; cc ”); port(aclr:në std_logic := '0'; orë: në std_logic := '0'; ora: në std_logic := '1'; të dhëna: në std_logic_vector(gjerësia_fjalë e të dhënave-1 deri në 0); q:jashtë std_logic_vector(fjala_gjerësia -1 deri në 0)); komponenti fundor;
7.5. Deklarata e komponentit VHDL (ALTECC_DECODER)
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) altera_mf_components.vhd në directory librariesvhdlaltera_mf.
komponenti altecc_dekoder gjenerik (destinuar_device_family:string := "i papërdorur"; lpm_pipeline:natyrore := 0; width_codeword:natyrore := 8; width_dataword:natyrore := 8; lpm_hint:string := "PASHPËRDORUAR": ccdederalpm; ”); port(aclr:në std_logic:= '0'; ora:në std_logic := '0'; ora: në std_logic := '1'; të dhëna: në std_logic_vector(gjerësia_kodimi-1 deri në 0); err_korrektuar: jashtë std_logic; err_detect : out std_logic, q: out std_logic_vector (width_dataword-1 downto 0); syn_e : out std_logic); komponenti fundor;
7.6. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA altera_mf; PËRDORNI altera_mf.altera_mf_components.all;
7.7. Portat e koduesit
Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP të koduesit ALTECC.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 33

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) IP Core 683490 | 2020.10.05

Tabela 22. Portat hyrëse të koduesit ALTECC

Emri i portit

E detyrueshme

Përshkrimi

të dhëna[]

Porta e hyrjes së të dhënave. Madhësia e portës së hyrjes varet nga WIDTH_DATAWORD

vlera e parametrit. Porta e të dhënave[] përmban të dhënat e papërpunuara që do të kodohen.

ora

Porta hyrëse e orës që siguron sinjalin e orës për të sinkronizuar funksionimin e kodimit.

Porta e orës kërkohet kur vlera LPM_PIPELINE është më e madhe se 0.

orën

Aktivizo orën. Nëse hiqet, vlera e paracaktuar është 1.

aclr

Hyrja e qartë asinkrone. Sinjali aktiv me aclr të lartë mund të përdoret në çdo kohë për të

pastroni në mënyrë asinkrone regjistrat.

Tabela 23. Portat e daljes së koduesit ALTECC

Emri i portit q[]

Kërkohet Po

Përshkrimi
Porta e daljes së të dhënave të koduara. Madhësia e portës së daljes varet nga vlera e parametrit WIDTH_CODEWORD.

7.8. Portet e dekoderit

Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP të dekoderit ALTECC.

Tabela 24. Portat hyrëse të dekoderit ALTECC

Emri i portit

E detyrueshme

Përshkrimi

të dhëna[]

Porta e hyrjes së të dhënave. Madhësia e portës së hyrjes varet nga vlera e parametrit WIDTH_CODEWORD.

ora

Porta hyrëse e orës që siguron sinjalin e orës për të sinkronizuar funksionimin e kodimit. Porta e orës kërkohet kur vlera LPM_PIPELINE është më e madhe se 0.

orën

Aktivizo orën. Nëse hiqet, vlera e paracaktuar është 1.

aclr

Hyrja e qartë asinkrone. Sinjali aktiv i lartë aclr mund të përdoret në çdo kohë për të pastruar në mënyrë asinkrone regjistrat.

Tabela 25. Portat e daljes së dekoderit ALTECC

Emri i portit q[]

Kërkohet Po

Përshkrimi
Porta e daljes së të dhënave të dekoduara. Madhësia e portës së daljes varet nga vlera e parametrit WIDTH_DATAWORD.

err_detected Po

Sinjali i flamurit për të pasqyruar statusin e të dhënave të marra dhe specifikon çdo gabim të gjetur.

err_korrekte Po d

Sinjali i flamurit për të pasqyruar statusin e të dhënave të marra. Tregon gabim me një bit të gjetur dhe korrigjuar. Ju mund t'i përdorni të dhënat sepse ato tashmë janë korrigjuar.

gaboj_fatal

Sinjali i flamurit për të pasqyruar statusin e të dhënave të marra. Tregon gabim me dy bit të gjetur, por jo të korrigjuar. Nuk duhet t'i përdorni të dhënat nëse pohohet ky sinjal.

syn_e

Një sinjal dalës i cili do të shkojë lart sa herë që zbulohet një gabim me një bit në barazi

copa.

7.9. Parametrat e koduesit
Tabela e mëposhtme liston parametrat për bërthamën IP të koduesit ALTECC.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 34

Dërgo koment

7. ALTECC (Kodi i korrigjimit të gabimit: kodues/dekoder) IP Core 683490 | 2020.10.05

Tabela 26. Parametrat e koduesit ALTECC

Emri i parametrit

Lloji

E detyrueshme

Përshkrimi

WIDTH_DATAWORD

Numër i plotë Po

Përcakton gjerësinë e të dhënave të papërpunuara. Vlerat janë nga 2 në 64. Nëse hiqet, vlera e paracaktuar është 8.

WIDTH_CODEWORD

Numër i plotë Po

Përcakton gjerësinë e fjalës së kodit përkatës. Vlerat e vlefshme janë nga 6 në 72, duke përjashtuar 9, 17, 33 dhe 65. Nëse hiqet, vlera e paracaktuar është 13.

LPM_PIPELINE

Numri i plotë Nr

Specifikon tubacionin për qarkun. Vlerat janë nga 0 në 2. Nëse vlera është 0, portat nuk regjistrohen. Nëse vlera është 1, portat e daljes regjistrohen. Nëse vlera është 2, portat hyrëse dhe dalëse regjistrohen. Nëse hiqet, vlera e paracaktuar është 0.

7.10. Parametrat e dekoderit

Tabela e mëposhtme liston parametrat bazë të dekoderit IP të ALTECC.

Tabela 27. Parametrat e dekoderit ALTECC

Emri i parametrit WIDTH_DATAWORD

Lloji Integer

E detyrueshme

Përshkrimi

Përcakton gjerësinë e të dhënave të papërpunuara. Vlerat janë 2 deri në 64. The

vlera e paracaktuar është 8.

WIDTH_CODEWORD

Numër i plotë

Përcakton gjerësinë e fjalës së kodit përkatës. Vlerat janë 6

në 72, duke përjashtuar 9, 17, 33 dhe 65. Nëse hiqet, vlera e paracaktuar

është 13.

LPM_PIPELINE

Numër i plotë

Përcakton regjistrin e qarkut. Vlerat janë nga 0 në 2. Nëse

vlera është 0, asnjë regjistër nuk është implementuar. Nëse vlera është 1, atëherë

prodhimi është i regjistruar. Nëse vlera është 2, edhe hyrja edhe ajo

prodhimi regjistrohet. Nëse vlera është më e madhe se 2, shtesë

regjistrat zbatohen në dalje për shtesën

vonesat. Nëse hiqet, vlera e paracaktuar është 0.

Krijo një port 'syn_e'

Numër i plotë

Aktivizoni këtë parametër për të krijuar një port syn_e.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 35

683490 | 2020.10.05 Dërgo komente

8. Intel FPGA Multiply Adder IP Core

Figura 9.

Bërthama IP e Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX pajisje) ose ALTERA_MULT_ADD (pajisjet Arria V, Stratix V dhe Cyclone V) ju lejon të implementoni një shtues shumëzues.

Figura e mëposhtme tregon portet për Mbledhësin e Shumëzimit të Intel FPGA ose bërthamën IP ALTERA_MULT_ADD.

Mbledhja e shumëzimit të Intel FPGA ose portat ALTERA_MULT_ADD

Mbledhja e shumëzimit të Intel FPGA ose ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
zinxhiri accum_sload[]

scanouta[] rezultati[]

aclr0 aclr1

inst
Një shtues shumëzues pranon çifte hyrjesh, shumëzon vlerat së bashku dhe më pas shton ose zbret nga prodhimet e të gjitha çifteve të tjera.
Nëse të gjitha gjerësitë e të dhënave hyrëse janë 9-bit të gjera ose më të vogla, funksioni përdor konfigurimin e shumëzuesit të hyrjes 9 x 9 bit në bllokun DSP për pajisjet që mbështesin konfigurimin 9 x 9. Nëse jo, blloku DSP përdor shumëzues të hyrjes 18 × 18-bit për të përpunuar të dhëna me gjerësi midis 10 bit dhe 18 bit. Nëse në një dizajn ndodhin shumë bërthama Intel FPGA Multiply Adder ose ALTERA_MULT_ADD IP, funksionet shpërndahen si

ISO 9001:2015 Regjistruar

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
shumë blloqe të ndryshme DSP sa të jetë e mundur në mënyrë që kursimi në këto blloqe të jetë më fleksibël. Më pak shumëzues për bllok DSP lejojnë më shumë zgjedhje rrugëtimi në bllok duke minimizuar shtigjet për në pjesën tjetër të pajisjes.
Regjistrat dhe regjistrat shtesë të tubacionit për sinjalet e mëposhtme vendosen gjithashtu brenda bllokut DSP: · Futja e të dhënave · Zgjedhja e nënshkruar ose e panënshkruar · Shtoni ose zbritni zgjidhni · Produktet e shumëzuesve
Në rastin e rezultatit të daljes, regjistri i parë vendoset në bllokun DSP. Megjithatë regjistrat shtesë të vonesës vendosen në elemente logjike jashtë bllokut. Periferik në bllokun DSP, duke përfshirë hyrjet e të dhënave në shumëzues, hyrjet e sinjalit të kontrollit dhe daljet e grumbulluesit, përdorin rrugëzim të rregullt për të komunikuar me pjesën tjetër të pajisjes. Të gjitha lidhjet në funksion përdorin rrugëzim të dedikuar brenda bllokut DSP. Ky kurs i dedikuar përfshin zinxhirët e regjistrit të zhvendosjes kur zgjidhni opsionin për të zhvendosur të dhënat hyrëse të regjistruara të një shumëzuesi nga një shumëzues në një shumëzues ngjitur.
Për më shumë informacion rreth blloqeve DSP në cilindo nga seritë e pajisjeve Stratix V dhe Arria V, referojuni kapitullit DSP Blocks të manualeve përkatës në faqen Literatura dhe Dokumentacioni Teknik.
Informacione të ngjashme AN 306: Implementimi i shumëzuesve në pajisjet FPGA
Ofron më shumë informacion rreth zbatimit të shumëzuesve duke përdorur DSP dhe blloqe memorie në pajisjet Intel FPGA.
8.1. Veçoritë
Mbledhja e shumëzimit Intel FPGA ose bërthama IP ALTERA_MULT_ADD ofron veçoritë e mëposhtme: · Gjeneron një shumëzues për të kryer operacionet e shumëzimit të dy komplekseve
numrat Shënim: Kur ndërtoni shumëzues më të mëdhenj se madhësia e mbështetur në mënyrë origjinale, mund/
do të jetë një ndikim në performancë që rezulton nga kaskadimi i blloqeve DSP. · Mbështet gjerësinë e të dhënave prej 1 256 bit · Mbështet formatin e paraqitjes së të dhënave të nënshkruara dhe të panënshkruara · Mbështet tubacionin me vonesë të konfigurueshme të hyrjes · Ofron një opsion për të kaluar në mënyrë dinamike midis mbështetjes së të dhënave të nënshkruara dhe të panënshkruara · Ofron një opsion për të kaluar në mënyrë dinamike midis operacionit të mbledhjes dhe zbritjes · Mbështet opsional asinkron dhe sinkron portat hyrëse të qarta dhe aktivizimi i orës · Mbështet modalitetin sistolik të regjistrimit të vonesës · Mbështet para-mbledhësin me 8 koeficientë të para-ngarkesës për shumëzues · Mbështet konstante të ngarkesës paraprake për të plotësuar reagimet e akumulatorit

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Para-mbledhëse
Me para-mbledhësin, mbledhjet ose zbritjet bëhen para ushqyerjes së shumëzuesit.
Ka pesë mënyra para-mbledhëse: · Modaliteti i thjeshtë · Modaliteti i koeficientit · Modaliteti i hyrjes · Modaliteti katror · Modaliteti konstant

Shënim:

Kur përdoret para-mbledhësi (koeficienti para-mbledhës/modaliteti i hyrjes/katrorit), të gjitha hyrjet e të dhënave në shumëzues duhet të kenë të njëjtin cilësim të orës.

8.1.1.1. Modaliteti i thjeshtë para-shtues

Në këtë mënyrë, të dy operandët rrjedhin nga portat hyrëse dhe para-shtuesi nuk përdoret ose anashkalohet. Ky është modaliteti i paracaktuar.

Figura 10. Modaliteti i thjeshtë para-shtues
a0 b0

Mult0

rezultat

8.1.1.2. Modaliteti i koeficientit para-mbledhës
Në këtë mënyrë, një operand shumëzues rrjedh nga para-mbledhësi, dhe operandi tjetër rrjedh nga ruajtja e koeficientit të brendshëm. Ruajtja e koeficientit lejon deri në 8 konstante të paracaktuara. Sinjalet e përzgjedhjes së koeficientit janë koefsel[0..3].
Kjo mënyrë shprehet në ekuacionin e mëposhtëm.

Më poshtë tregon modalitetin e koeficientit para-mbledhës të një shumëzuesi.

Figura 11. Modaliteti i koeficientit para-mbledhës

Preadder

Mult0

+/-

rezultat

koefsel0 koef

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 38

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Modaliteti i hyrjes para-adder Në këtë modalitet, një operand shumëzues rrjedh nga para-mbledhësi, dhe operandi tjetër rrjedh nga porta hyrëse datac[]. Kjo mënyrë shprehet në ekuacionin e mëposhtëm.

Më poshtë tregon mënyrën e hyrjes para-mbledhëse të një shumëzuesi.

Figura 12. Mënyra e hyrjes së para-shtuesit
a0 b0

Mult0

+/-

rezultat

8.1.1.4. Modaliteti katror para-mbledhës Kjo mënyrë shprehet në ekuacionin e mëposhtëm.

Më poshtë tregon modalitetin katror para-mbledhës të dy shumëzuesve.

Figura 13. Modaliteti katror para-mbledhës
a0 b0

Mult0

+/-

rezultat

8.1.1.5. Modaliteti i vazhdueshëm i para-shtimit
Në këtë mënyrë, një operand shumëzues rrjedh nga porta hyrëse dhe operandi tjetër rrjedh nga ruajtja e koeficientit të brendshëm. Ruajtja e koeficientit lejon deri në 8 konstante të paracaktuara. Sinjalet e përzgjedhjes së koeficientit janë koefsel[0..3].
Kjo mënyrë shprehet në ekuacionin e mëposhtëm.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figura e mëposhtme tregon mënyrën konstante para-mbledhëse të një shumëzuesi.

Figura 14. Modaliteti konstant para-shtues
a0

Mult0

rezultat

koefsel0
koefi
8.1.2. Regjistri i vonesave sistolike
Në një arkitekturë sistolike, të dhënat hyrëse futen në një kaskadë regjistrash që veprojnë si një bufer i të dhënave. Çdo regjistër jep një input sample në një shumëzues ku shumëzohet me koeficientin përkatës. Mbledhja e zinxhirit ruan rezultatet e kombinuara gradualisht nga shumëzuesi dhe rezultatin e regjistruar më parë nga porta hyrëse e zinxhirit[] për të formuar rezultatin përfundimtar. Çdo element shumëfisho-shto duhet të vonohet me një cikël të vetëm në mënyrë që rezultatet të sinkronizohen siç duhet kur mblidhen së bashku. Çdo vonesë e njëpasnjëshme përdoret për të adresuar si memorien e koeficientit ashtu edhe buferin e të dhënave të elementeve të tyre përkatëse të shumëfishimit. Për shembullample, një vonesë e vetme për elementin e dytë të shtimit të shumëzimit, dy vonesa për elementin e tretë të shumëzimit-shtimit, e kështu me radhë.
Figura 15. Regjistrat sistolik
Regjistrat sistolik

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 vjet (t)

x(t) paraqet rezultatet nga një rrjedhë e vazhdueshme e hyrjes samples dhe y(t)
paraqet përmbledhjen e një grupi të dhënash samples, dhe në kohë, shumëzuar me të tyre
koeficientët përkatës. Si rezultatet hyrëse ashtu edhe ato dalëse rrjedhin nga e majta në të djathtë. C(0) deri në c(N-1) tregon koeficientët. Regjistrat e vonesës sistolike shënohen me S-1, ndërsa 1 përfaqëson një vonesë të vetme të orës. Regjistrat e vonesave sistolike shtohen në
hyrjet dhe daljet për tubacion në një mënyrë që siguron rezultatet nga
operandi i shumëzuesit dhe shumat e grumbulluara qëndrojnë të sinkronizuara. Ky element përpunues
përsëritet për të formuar një qark që llogarit funksionin e filtrimit. Ky funksion është
shprehur në ekuacionin e mëposhtëm.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 40

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N përfaqëson numrin e cikleve të të dhënave që janë futur në akumulator, y(t) përfaqëson daljen në kohën t, A(t) përfaqëson hyrjen në kohën t dhe B(i) janë koeficientët. T dhe i në ekuacion korrespondojnë me një moment të caktuar në kohë, kështu që për të llogaritur daljen sample y(t) në kohën t, një grup inputesh samples në N pika të ndryshme në kohë, ose kërkohet A(n), A(n-1), A(n-2), … A(n-N+1). Grupi i N hyrjes samples shumëzohen me koeficientët N dhe mblidhen së bashku për të formuar rezultatin përfundimtar y.
Arkitektura e regjistrit sistolik është e disponueshme vetëm për mënyrat sum-of-2 dhe sum-of-4. Për të dy mënyrat e arkitekturës së regjistrit sistolik, sinjali i parë zinxhir duhet të lidhet me 0.
Figura e mëposhtme tregon zbatimin e regjistrit të vonesës sistolike të 2 shumëzuesve.
Figura 16. Zbatimi i regjistrit të vonesave sistolike të 2 shumëzuesve
zinxhir

Mult0

+/-

Mult1

+/-

rezultat
Shuma e dy shumëzuesve shprehet në ekuacionin e mëposhtëm.
Figura e mëposhtme tregon zbatimin e regjistrit të vonesës sistolike të 4 shumëzuesve.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figura 17. Zbatimi i regjistrit të vonesave sistolike të 4 shumëzuesve
zinxhir

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

rezultat
Shuma e katër shumëzuesve shprehet në ekuacionin e mëposhtëm. Figura 18. Shuma e 4 shumëzuesve
Më poshtë liston advan-intages e zbatimit të regjistrit sistolik: · Redukton përdorimin e burimeve DSP · Mundëson hartëzimin efikas në bllokun DSP duke përdorur strukturën e grumbulluesit zinxhir

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 42

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Konstante para-ngarkese
Konstanta e para-ngarkesës kontrollon operandin e akumulatorit dhe plotëson reagimin e akumulatorit. Vlera e vlefshme LOADCONST_VALUE varion nga 0. Vlera konstante është e barabartë me 64N, ku N = LOADCONST_VALUE. Kur LOADCONST_VALUE është vendosur në 2, vlera konstante është e barabartë me 64. Ky funksion mund të përdoret si rrumbullakim i njëanshëm.
Figura e mëposhtme tregon zbatimin konstant para ngarkesës.
Figura 19. Konstante para ngarkese

Reagimet e akumulatorit

konstante

Mult0

+/-

Mult1

+/b1

rezultat

accum_sload sload_accum

Referojuni bërthamave IP të mëposhtme për implementime të tjera të shumëzuesit: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Akumulator i dyfishtë
Funksioni i akumuluesit të dyfishtë shton një regjistër shtesë në shtegun e reagimit të akumulatorit. Regjistri i akumulatorit të dyfishtë ndjek regjistrin e daljes, i cili përfshin orën, aktivizimin e orës dhe aclr. Regjistri shtesë i akumulatorit e kthen rezultatin me një vonesë prej një cikli. Kjo veçori ju mundëson të keni dy kanale akumuluese me të njëjtin numër burimesh.
Figura e mëposhtme tregon zbatimin e akumulatorit të dyfishtë.

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figura 20. Akumulator i dyfishtë

Dou ble Accu mulator Regjistrohu

Aktu mulator feedba ck

Mult0

+/-

Mult1

+/b1

Regjistri i rezultateve të daljes

8.2. Prototipi Verilog HDL
Mund të gjeni prototipin Intel FPGA Multiply Adder ose ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) në libraritëmegafunksionet direktorium.
8.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në altera_lnsim_components.vhd në librariesvhdl altera_lnsim direktorium.
8.4. Deklaratë VHDL LIBRARY_USE
Deklarata VHDL LIBRARY-USE nuk kërkohet nëse përdorni deklaratën e komponentit VHDL.
BIBLIOTEKA altera_mf; PËRDORNI altera_mf.altera_mf_components.all;

8.5. Sinjalet

Tabelat e mëposhtme rendisin sinjalet hyrëse dhe dalëse të bërthamës IP të Mbushësit të Shumëzimit Intel FPGA IPor ALTERA_MULT_ADD.

Tabela 28. Shumëzoni sinjalet hyrëse të shtuesit Intel FPGA ose ALTERA_MULT_ADD

Sinjali

E detyrueshme

Përshkrimi

dataa_0[]/dataa_1[]/

dataa_2[]/dataa_3[]

Futja e të dhënave në shumëzues. Porta e hyrjes [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] gjerësi
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 44

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Të dhënat e sinjalitb_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] en [1:0] shenjë
shenjëb
scanina[] accum_sload

Kërkohet Po Jo
Jo Jo Jo Jo Jo
Nr
Jo Jo

Përshkrimi
Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Futja e të dhënave në shumëzues. Sinjali i hyrjes [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] i gjerë Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Futja e të dhënave në shumëzues. Sinjali i hyrjes [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] i gjerë Zgjidhni INPUT për parametrin Zgjidh modalitetin e preadder-it për të aktivizuar këto sinjale. Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Vendosni portën e hyrjes në regjistrin përkatës. Ky sinjal mund të përdoret nga çdo regjistër në bërthamën IP. Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Hyrja e qartë asinkrone në regjistrin përkatës. Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Hyrja e qartë sinkronike në regjistrin përkatës. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar X në këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse
Aktivizo hyrjen e sinjalit në regjistrin përkatës. Modeli i simulimit për këtë IP mbështet vlerë hyrëse të papërcaktuar (X) për këto sinjale. Kur jepni vlerë X për këto sinjale, vlera X përhapet në sinjalet dalëse.
Përcakton paraqitjen numerike të hyrjes së shumëzuesit A. Nëse sinjali i sinjalit është i lartë, shumëzuesi trajton sinjalin A të hyrjes së shumëzuesit si një numër të nënshkruar. Nëse sinjali i sinjalit është i ulët, shumëzuesi e trajton sinjalin A të hyrjes së shumëzuesit si një numër të panënshkruar. Zgjidhni VARIABLE për Cili është formati i paraqitjes për Parametrin e shumëzuesve Një hyrje për të aktivizuar këtë sinjal. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Specifikon paraqitjen numerike të sinjalit B të hyrjes së shumëzuesit. Nëse sinjali signb është i lartë, shumëzuesi e trajton sinjalin B të hyrjes së shumëzuesit si një numër plotësues të dyfishtë. Nëse sinjali signb është i ulët, shumëzuesi e trajton sinjalin B të hyrjes së shumëzuesit si një numër të panënshkruar. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Hyrja për zinxhirin e skanimit A. Sinjali i hyrjes [WIDTH_A – 1, … 0] i gjerë. Kur parametri INPUT_SOURCE_A ka një vlerë SCANA, kërkohet sinjali scanina[].
Dinamikisht specifikon nëse vlera e akumulatorit është konstante. Nëse sinjali accum_sload është i ulët, atëherë dalja e shumëzuesit ngarkohet në akumulator. Mos përdorni accum_sload dhe sload_accum njëkohësisht.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sinjali sload_accum
zinxhir[] addnsub1
addnsub3
koefsel0[] koefsel1[] koefsel2[] koefsel3[]

Nr. i kërkuar
Jo Jo
Nr
Jo Jo Jo Jo

Përshkrimi
Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Dinamikisht specifikon nëse vlera e akumulatorit është konstante. Nëse sinjali sload_accum është i lartë, atëherë dalja e shumëzuesit ngarkohet në akumulator. Mos përdorni accum_sload dhe sload_accum njëkohësisht. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Autobusi i hyrjes së rezultateve të grumbullimit nga s-të e mëparshëmtage. Sinjali i hyrjes [WIDTH_CHAININ – 1, … 0] i gjerë.
Kryeni mbledhjen ose zbritjen e rezultateve nga çifti i parë i shumëzuesve. Futni 1 në sinjalin addnsub1 për të shtuar daljet nga çifti i parë i shumëzuesve. Futni 0 në sinjalin addnsub1 për të zbritur daljet nga çifti i parë i shumëzuesve. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Kryeni mbledhjen ose zbritjen e rezultateve nga çifti i parë i shumëzuesve. Futni 1 në sinjalin addnsub3 për të shtuar daljet nga çifti i dytë i shumëzuesve. Futni 0 në sinjalin addnsub3 për të zbritur daljet nga çifti i parë i shumëzuesve. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Sinjali i hyrjes së koeficientit[0:3] në shumëzuesin e parë. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Sinjali i hyrjes së koeficientit[0:3] në shumëzuesin e dytë. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Sinjali i hyrjes së koeficientit[0:3] në shumëzuesin e tretë. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.
Sinjali i hyrjes së koeficientit [0:3] në shumëzuesin e katërt. Modeli i simulimit për këtë IP mbështet vlerën hyrëse të papërcaktuar (X) në këtë sinjal. Kur jepni vlerë X në këtë hyrje, vlera X përhapet në sinjalet e daljes.

Tabela 29. Sinjalet e daljes IP të shtuesit të shumëzimit të Intel FPGA

Sinjali

E detyrueshme

Përshkrimi

rezultati []

Sinjali i daljes së shumëzuesit. Sinjali i daljes [WIDTH_RESULT – 1 … 0] i gjerë

Modeli i simulimit për këtë IP mbështet vlerë të pacaktuar të daljes (X). Kur jepni vlerën X si hyrje, vlera X përhapet në këtë sinjal.

scanouta []

Dalja e zinxhirit të skanimit A. Sinjali i daljes [WIDTH_A – 1..0] i gjerë.

Zgjidhni më shumë se 2 për numrat e shumëzuesve dhe zgjidhni hyrjen Skano zinxhir për Cila është hyrja A e shumëzuesit të lidhur me parametrin për të aktivizuar këtë sinjal.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 46

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Parametrat

8.6.1. Skeda e Përgjithshme

Tabela 30. Tabela e Përgjithshme

Parametri

Parametri i gjeneruar nga IP

Vlera

Sa është numri i shumëzuesve?

numri_e_m 1 – 4 ultiplikatorë

Sa i gjerë duhet të jenë autobusët e hyrjes A width_a?

1 – 256

Sa i gjerë duhet të jenë autobusët e hyrjes B width_b?

1 – 256

Sa i gjerë duhet të jetë autobusi i daljes 'rezultati'?

gjerësia_rezultati

1 – 256

Krijo një aktivizim orar të lidhur për çdo orë

gui_associate On d_clock_enbl Off e

8.6.2. Skeda e modaliteteve shtesë

Tabela 31. Mënyrë shtesë Tab

Parametri

Parametri i gjeneruar nga IP

Vlera

Konfigurimi i rezultateve

Regjistroni daljen e njësisë së mbledhjes

gui_output_re Aktiv

gjister

Joaktiv

Cili është burimi për hyrjen e orës?

gui_output_re gister_clock

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_output_re gister_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_output_re gister_sclr

ASNJË SCLR0 SCLR1

Operacioni i shtuesit

Çfarë operacioni duhet të kryhet në daljet e çiftit të parë të shumëzuesve?

gui_multiplier 1_drejtim

SHTO, NËN, VARIABLE

Vlera e Paracaktuar 1
16

Përshkrimi
Numri i shumëzuesve që do të mblidhen së bashku. Vlerat janë nga 1 deri në 4. Specifikoni gjerësinë e portës dataa[].

Specifikoni gjerësinë e portës së të dhënave[].

Specifikoni gjerësinë e portit të rezultatit[].

Joaktiv

Zgjidhni këtë opsion për të krijuar aktivizimin e orës

për çdo orë.

Vlera e paracaktuar

Përshkrimi

Ora joaktive0
ASNJË ASNJË

Zgjidhni këtë opsion për të aktivizuar regjistrin e daljes së modulit të grumbullimit.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar burimin e orës për regjistrat e daljes. Duhet të zgjidhni Regjistro daljen e njësisë së grumbullimit për të aktivizuar këtë parametër.
Përcakton burimin e pastër asinkron për regjistrin e daljes së grumbulluesit. Duhet të zgjidhni Regjistro daljen e njësisë së grumbullimit për të aktivizuar këtë parametër.
Përcakton burimin e pastër sinkron për regjistrin e daljes së grumbulluesit. Duhet të zgjidhni Regjistro daljen e njësisë së grumbullimit për të aktivizuar këtë parametër.

SHTO

Zgjidhni operacionin e mbledhjes ose zbritjes për të kryer për daljet midis shumëzuesit të parë dhe të dytë.
· Zgjidhni ADD për të kryer operacionin e shtimit.
· Zgjidhni SUB për të kryer operacionin e zbritjes.
· Zgjidhni VARIABLE për të përdorur portën addnsub1 për kontrollin dinamik të mbledhjes/zbritjes.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri

Parametri i gjeneruar nga IP

Vlera

Regjistro hyrjen "addnsub1".

gui_addnsub_ Në multiplier_reg Off ister1

Cili është burimi për hyrjen e orës?

gui_addnsub_ multiplier_reg ister1_clock

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_addnsub_ multiplier_aclr 1

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_addnsub_ multiplier_sclr 1

ASNJË SCLR0 SCLR1

Çfarë operacioni duhet të kryhet në daljet e çiftit të dytë të shumëzuesve?

gui_multiplier 3_drejtim

SHTO, NËN, VARIABLE

Regjistro hyrjen "addnsub3".

gui_addnsub_ Në multiplier_reg Off ister3

Cili është burimi për hyrjen e orës?

gui_addnsub_ multiplier_reg ister3_clock

Ora0 Ora1 Ora2

Vlera e paracaktuar
Ora joaktive0 ASNJË ASNJË SHTO
Ora joaktive0

Përshkrimi
Kur zgjidhet vlera VARIABLE: · Vendosni sinjalin addnsub1 në të lartë për
operacion shtesë. · Drejtoni sinjalin addnsub1 në nivel të ulët për
operacioni i zbritjes. Ju duhet të zgjidhni më shumë se dy shumëzues për të aktivizuar këtë parametër.
Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për portën addnsub1. Duhet të zgjidhni VARIABLE për çfarë operacioni duhet të kryhet në daljet e çiftit të parë të shumëzuesve për të aktivizuar këtë parametër.
Zgjidhni Clock0 , Clock1 ose Clock2 për të specifikuar sinjalin e orës hyrëse për regjistrin addnsub1. Duhet të zgjidhni Regjistro hyrjen 'addnsub1' për të aktivizuar këtë parametër.
Përcakton burimin e qartë asinkron për regjistrin addnsub1. Duhet të zgjidhni Regjistro hyrjen 'addnsub1' për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron për regjistrin addnsub1. Duhet të zgjidhni Regjistro hyrjen 'addnsub1' për të aktivizuar këtë parametër.
Zgjidhni operacionin e mbledhjes ose zbritjes për të kryer për daljet midis shumëzuesit të tretë dhe të katërt. · Zgjidhni ADD për të kryer shtimin
operacion. · Zgjidhni SUB për të kryer zbritjen
operacion. · Zgjidhni VARIABLE për të përdorur addnsub1
porta për kontroll dinamik të mbledhjes/zbritjes. Kur zgjidhet vlera VARIABLE: · Vendosni sinjalin addnsub1 në të lartë për funksionimin e shtimit. · Vendosni sinjalin addnsub1 në nivel të ulët për funksionimin e zbritjes. Duhet të zgjidhni vlerën 4 për Sa është numri i shumëzuesve? për të aktivizuar këtë parametër.
Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për sinjalin addnsub3. Duhet të zgjidhni VARIABLE për Çfarë operacioni duhet të kryhet në daljet e çiftit të dytë të shumëzuesve për të aktivizuar këtë parametër.
Zgjidhni Clock0 , Clock1 ose Clock2 për të specifikuar sinjalin e orës hyrëse për regjistrin addnsub3. Duhet të zgjidhni Regjistro hyrjen 'addnsub3' për të aktivizuar këtë parametër.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 48

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri
Cili është burimi për hyrjen e qartë asinkrone?

Parametri i gjeneruar nga IP

Vlera

gui_addnsub_ multiplier_aclr 3

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_addnsub_ multiplier_sclr 3

ASNJË SCLR0 SCLR1

Polariteti Aktivizo 'use_subadd'

gui_use_subn Aktiv

shtoni

Joaktiv

8.6.3. Skeda e shumëzuesve

Tabela 32. Shumëzuesit Tab

Parametri

Parametri i gjeneruar nga IP

Vlera

Çfarë është

gui_përfaqësoj

formati i përfaqësimit ation_a

për hyrjet e shumëzuesit A?

I NËNSHKUR, I PASINËNSHUR, I NDRYSHËM

Regjistro hyrjen "signa".

gui_register_s Aktiv

igna

Joaktiv

Cili është burimi për hyrjen e orës?

gui_register_s igna_clock

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_register_s igna_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_register_s igna_sclr

ASNJË SCLR0 SCLR1

Çfarë është

gui_përfaqësoj

formati i përfaqësimit ation_b

për hyrjet e shumëzuesit B?

I NËNSHKUR, I PASINËNSHUR, I NDRYSHËM

Regjistro hyrjen "signb".

gui_register_s Aktiv

ignb

Joaktiv

Vlera e paracaktuar NONE
ASNJË

Përshkrimi
Përcakton burimin e qartë asinkron për regjistrin addnsub3. Duhet të zgjidhni Regjistro hyrjen 'addnsub3' për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron për regjistrin addnsub3. Duhet të zgjidhni Regjistro hyrjen 'addnsub3' për të aktivizuar këtë parametër.

Joaktiv

Zgjidhni këtë opsion për të kthyer funksionin

e portës hyrëse të addnsub.

Vendosni addnsub në të lartë për operacionin e zbritjes.

Vendosni addnsub në nivel të ulët për funksionimin e shtimit.

Vlera e paracaktuar

Përshkrimi

I PASINJËZUAR Specifikoni formatin e paraqitjes për hyrjen e shumëzuesit A.

Joaktiv

Zgjidhni këtë opsion për të aktivizuar sinjalin

regjistrohen.

Duhet të zgjidhni vlerën VARIABLE për Cili është formati i paraqitjes për inputet e shumëzuesit A? parametri për të aktivizuar këtë opsion.

Ora0

Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse për regjistrin e sinjaleve.
Duhet të zgjidhni Regjistro hyrjen 'signa' për të aktivizuar këtë parametër.

ASNJË

Përcakton burimin e qartë asinkron për regjistrin e sinjaleve.
Duhet të zgjidhni Regjistro hyrjen 'signa' për të aktivizuar këtë parametër.

ASNJË

Përcakton burimin e qartë sinkron për regjistrin e sinjaleve.
Duhet të zgjidhni Regjistro hyrjen 'signa' për të aktivizuar këtë parametër.

I PASINJËZUAR Specifikoni formatin e paraqitjes për hyrjen e shumëzuesit B.

Joaktiv

Zgjidhni këtë opsion për të aktivizuar signb

regjistrohen.

vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri

Parametri i gjeneruar nga IP

Vlera

Vlera e paracaktuar

Cili është burimi për hyrjen e orës?

gui_register_s ignb_clock

Ora0 Ora1 Ora2

Ora0

Cili është burimi për hyrjen e qartë asinkrone?

gui_register_s ignb_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_register_s ignb_sclr

ASNJË SCLR0 SCLR1

Konfigurimi i hyrjes
Regjistro hyrjen A të shumëzuesit
Cili është burimi për hyrjen e orës?

gui_input_reg Aktiv

ister_a

Joaktiv

gui_input_reg ister_a_clock

Ora0 Ora1 Ora2

ASNJË ASNJË
Ora joaktive0

Cili është burimi për hyrjen e qartë asinkrone?

gui_input_reg ister_a_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_input_reg ister_a_sclr

ASNJË SCLR0 SCLR1

Regjistroni hyrjen B të shumëzuesit
Cili është burimi për hyrjen e orës?

gui_input_reg Aktiv

ister_b

Joaktiv

gui_input_reg ister_b_clock

Ora0 Ora1 Ora2

ASNJE ASNJË Ora joaktive0

Cili është burimi për hyrjen e qartë asinkrone?

gui_input_reg ister_b_aclr

ASNJË ACLR0 ACLR1

ASNJË

Cili është burimi për hyrje të qartë sinkron?

gui_input_reg ister_b_sclr

ASNJË SCLR0 SCLR1

ASNJË

Me çfarë lidhet hyrja A e shumëzuesit?

gui_multiplier Multiplier input Multiplier

_a_hyrje

Skanoni hyrjen e zinxhirit

Përshkrimi
Duhet të zgjidhni vlerën VARIABLE për Cili është formati i paraqitjes për hyrjet e shumëzuesve B? parametri për të aktivizuar këtë opsion.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse për regjistrin signb. Duhet të zgjidhni Regjistro hyrjen 'signb' për të aktivizuar këtë parametër.
Përcakton burimin e qartë asinkron për regjistrin signb. Duhet të zgjidhni Regjistro hyrjen 'signb' për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron për regjistrin signb. Duhet të zgjidhni Regjistro hyrjen 'signb' për të aktivizuar këtë parametër.
Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për autobusin e hyrjes së të dhënave.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse të regjistrit për autobusin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen A të shumëzuesit për të aktivizuar këtë parametër.
Specifikon burimin e pastër asinkron të regjistrit për autobusin hyrës të të dhënave. Duhet të zgjidhni Regjistro hyrjen A të shumëzuesit për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron të regjistrit për autobusin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen A të shumëzuesit për të aktivizuar këtë parametër.
Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për autobusin e hyrjes së të dhënave.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse të regjistrit për autobusin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen B të shumëzuesit për të aktivizuar këtë parametër.
Përcakton burimin e pastër asinkron të regjistrit për autobusin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen B të shumëzuesit për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron të regjistrit për autobusin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen B të shumëzuesit për të aktivizuar këtë parametër.
Zgjidhni burimin e hyrjes për hyrjen A të shumëzuesit.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 50

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri

Parametri i gjeneruar nga IP

Vlera

Scanout A konfigurimin e regjistrit

Regjistroni daljen e zinxhirit të skanimit

gui_scanouta Aktiv

_regjistrohu

Joaktiv

Cili është burimi për hyrjen e orës?

gui_scanouta _register_cloc k

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_scanouta _register_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_scanouta _register_sclr

ASNJË SCLR0 SCLR1

8.6.4. Skeda Preadder

Tabela 33. Tab. Preadder

Parametri

Parametri i gjeneruar nga IP

Vlera

Zgjidhni modalitetin preadder

preadder_mo de

THJESHTE, KOEF, HYRJE, KATROR, KONSTANT

Vlera e paracaktuar

Përshkrimi
Zgjidhni hyrjen e shumëzuesit për të përdorur autobusin e hyrjes së të dhënave si burim për shumëzuesin. Zgjidhni hyrjen e zinxhirit Skano për të përdorur autobusin e hyrjes së skanimit si burim për shumëzuesin dhe aktivizoni autobusin e daljes së skanimit. Ky parametër është i disponueshëm kur zgjidhni 2, 3 ose 4 për Sa është numri i shumëzuesve? parametri.

Ora joaktive0 ASNJË ASNJË

Zgjidhni këtë opsion për të aktivizuar regjistrin e daljes për autobusin e daljes scanouta.
Duhet të zgjidhni hyrjen e zinxhirit Skano për Me çfarë lidhet hyrja A e shumëzuesit? parametri për të aktivizuar këtë opsion.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse të regjistrit për autobusin e daljes scanouta.
Duhet të aktivizoni daljen e regjistrimit të parametrit të zinxhirit të skanimit për të aktivizuar këtë opsion.
Përcakton burimin e pastër asinkron të regjistrit për autobusin e daljes scanouta.
Duhet të aktivizoni daljen e regjistrimit të parametrit të zinxhirit të skanimit për të aktivizuar këtë opsion.
Përcakton burimin e qartë sinkron të regjistrit për autobusin e daljes scanouta.
Duhet të zgjidhni Regjistro daljen e parametrit të zinxhirit të skanimit për të aktivizuar këtë opsion.

Vlera e paracaktuar
E THJESHTË

Përshkrimi
Përcakton mënyrën e funksionimit për modulin preadder. E THJESHTË: Ky modalitet anashkalon preadder-in. Ky është modaliteti i paracaktuar. KOEF: Ky modalitet përdor daljen e preadder-it dhe autobusit të hyrjes koefsel si hyrje në shumëzues. INPUT: Ky modalitet përdor daljen e preadder-it dhe autobusit të hyrjes së të dhënave si hyrje në shumëzues. SQUARE: Ky modalitet përdor daljen e preadder-it si hyrje në shumëzues.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri

Parametri i gjeneruar nga IP

Vlera

Zgjidhni drejtimin e lexuesit

gui_preadder SHTO,

_drejtimi

NËN

Sa i gjerë duhet të jenë autobusët e hyrjes C width_c?

1 – 256

Të dhënat C Konfigurimi i regjistrit të hyrjes

Regjistro hyrjen e të dhënave

gui_datac_inp Aktiv

ut_regjistrohu

Joaktiv

Cili është burimi për hyrjen e orës?

gui_datac_inp ut_register_cl ock

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_datac_inp ut_register_a clr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_datac_inp ut_register_sc lr

ASNJË SCLR0 SCLR1

Koeficientët
Sa e gjerë duhet të jetë gjerësia e koeficientit?

gjerësia_koefi

1 – 27

Konfigurimi i Regjistrit Koefi

Regjistroni hyrjen e koefselit

gui_coef_regi On

ster

Joaktiv

Cili është burimi për hyrjen e orës?

gui_coef_regi ster_clock

Ora0 Ora1 Ora2

Vlera e paracaktuar
SHTO
16

Përshkrimi
KONSTANT: Ky modalitet përdor autobusin hyrës të të dhënave me anashkalimin e preadder-it dhe autobusin e hyrjes koefsel si hyrje në shumëzues.
Specifikon funksionimin e preadder-it. Për të aktivizuar këtë parametër, zgjidhni opsionin e mëposhtëm për modalitetin "Zgjidhni preadder": · KOEF · INPUT · SQUARE ose · CONSTANT
Përcakton numrin e biteve për autobusin hyrës C. Për të aktivizuar këtë parametër, duhet të zgjidhni INPUT për modalitetin Select preadder.

Në Clock0 ASNJË ASNJË

Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për autobusin e hyrjes së të dhënave. Ju duhet të vendosni INPUT në parametrin Select mode preadder për të aktivizuar këtë opsion.
Zgjidhni Clock0 , Clock1 ose Clock2 për të specifikuar sinjalin e orës hyrëse për regjistrin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen e të dhënave për të aktivizuar këtë parametër.
Përcakton burimin e pastër asinkron për regjistrin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen e të dhënave për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron për regjistrin e hyrjes së të dhënave. Duhet të zgjidhni Regjistro hyrjen e të dhënave për të aktivizuar këtë parametër.

Përcakton numrin e biteve për

autobusi i hyrjes koefsel.

Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.

Në orën 0

Zgjidhni këtë opsion për të aktivizuar regjistrin e hyrjes për autobusin e hyrjes koefsel. Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.
Zgjidhni Clock0 , Clock1 ose Clock2 për të specifikuar sinjalin e orës hyrëse për regjistrin e hyrjes koefsel. Duhet të zgjidhni Regjistrojeni hyrjen e koefselit për të aktivizuar këtë parametër.
vazhdoi…

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 52

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri
Cili është burimi për hyrjen e qartë asinkrone?

Parametri i gjeneruar nga IP

Vlera

gui_coef_regi ster_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkrone

gui_coef_regi ster_sclr

ASNJË SCLR0 SCLR1

Konfigurimi i koeficientit_0

coef0_0 në coef0_7

0x00000 0xFFFFFFFF

Konfigurimi i koeficientit_1

coef1_0 në coef1_7

0x00000 0xFFFFFFFF

Konfigurimi i koeficientit_2

coef2_0 në coef2_7

0x00000 0xFFFFFFFF

Konfigurimi i koeficientit_3

coef3_0 në coef3_7

0x00000 0xFFFFFFFF

8.6.5. Skeda e akumuluesit

Tabela 34. Akumulatori Tab

Parametri

Parametri i gjeneruar nga IP

Vlera

Të aktivizohet akumulatori?

akumulator

PO JO

Cili është lloji i funksionimit të akumulatorit?

accum_directi SHTO,

NËN

Vlera e paracaktuar NONE
ASNJË
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Përshkrimi
Përcakton burimin e qartë asinkron për regjistrin e hyrjes së koefselit. Duhet të zgjidhni Regjistrojeni hyrjen e koefselit për të aktivizuar këtë parametër.
Përcakton burimin e qartë sinkron për regjistrin e hyrjes së koefselit. Duhet të zgjidhni Regjistrojeni hyrjen e koefselit për të aktivizuar këtë parametër.
Përcakton vlerat e koeficientit për këtë shumëzues të parë. Numri i biteve duhet të jetë i njëjtë me atë të specifikuar në Sa e gjerë duhet të jetë gjerësia e koefit? parametri. Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.
Përcakton vlerat e koeficientit për këtë shumëzues të dytë. Numri i biteve duhet të jetë i njëjtë me atë të specifikuar në Sa e gjerë duhet të jetë gjerësia e koefit? parametri. Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.
Përcakton vlerat e koeficientit për këtë shumëzues të tretë. Numri i biteve duhet të jetë i njëjtë me atë të specifikuar në Sa e gjerë duhet të jetë gjerësia e koefit? parametri. Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.
Përcakton vlerat e koeficientit për këtë shumëzues të katërt. Numri i biteve duhet të jetë i njëjtë me atë të specifikuar në Sa e gjerë duhet të jetë gjerësia e koefit? parametri. Për të aktivizuar këtë parametër, duhet të zgjidhni COEF ose CONSTANT për modalitetin preadder.

Vlera e parazgjedhur NR
SHTO

Përshkrimi
Zgjidhni YES për të aktivizuar akumulatorin. Duhet të zgjidhni Regjistro daljen e njësisë së grumbulluesit kur përdorni funksionin e akumulatorit.
Përcakton funksionimin e akumulatorit: · ADD për veprimin e mbledhjes · SUB për veprimin e zbritjes. Duhet të zgjidhni PO për Aktivizo akumulatorin? parametri për të aktivizuar këtë opsion.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri
Konstantja e parangarkesës Aktivizo konstanten e parangarkesës

Parametri i gjeneruar nga IP

Vlera

gui_ena_prelo On

ad_const

Joaktiv

Me çfarë lidhet hyrja e portit të grumbullimit?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Zgjidhni vlerën për parangarkimin loadconst_val 0 – 64

konstante

Cili është burimi për hyrjen e orës?

ora gui_accum_sl oad_register_

Ora0 Ora1 Ora2

Cili është burimi për hyrjen e qartë asinkrone?

gui_accum_sl oad_register_ aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_accum_sl oad_register_ sclr

ASNJË SCLR0 SCLR1

Aktivizo akumulatorin e dyfishtë

gui_double_a Aktiv

ccum

Joaktiv

Vlera e paracaktuar

Përshkrimi

Joaktiv

Aktivizo accum_sload ose

sinjalet sload_accum dhe regjistrimi i hyrjes

për të zgjedhur në mënyrë dinamike hyrjen në

akumulator

Kur accum_sload është i ulët ose sload_accum, prodhimi i shumëzuesit futet në akumulator.

Kur accum_sload është i lartë ose sload_accum, një konstante e parangarkuar e specifikuar nga përdoruesi futet në akumulator.

Duhet të zgjidhni PO për Aktivizo akumulatorin? parametri për të aktivizuar këtë opsion.

ACCUM_SL OAD

Përcakton sjelljen e sinjalit accum_sload/ sload_accum.
ACCUM_SLOAD: Drejtoni accum_sload ulët për të ngarkuar daljen e shumëzuesit në akumulator.
SLOAD_ACCUM: Nxisni sload_accum lart për të ngarkuar daljen e shumëzuesit në akumulator.
Për të aktivizuar këtë parametër, duhet të zgjidhni opsionin Aktivizo konstante para ngarkimit.

Specifikoni vlerën konstante të paracaktuar.

Kjo vlerë mund të jetë 2N ku N është vlera konstante e paracaktuar.

Kur N=64, ai përfaqëson një zero konstante.

Për të aktivizuar këtë parametër, duhet të zgjidhni opsionin Aktivizo konstante para ngarkimit.

Ora0

Zgjidhni Clock0 , Clock1 ose Clock2 për të specifikuar sinjalin e orës hyrëse për regjistrin accum_sload/sload_accum.
Për të aktivizuar këtë parametër, duhet të zgjidhni opsionin Aktivizo konstante para ngarkimit.

ASNJË

Përcakton burimin e qartë asinkron për regjistrin accum_sload/sload_accum.
Për të aktivizuar këtë parametër, duhet të zgjidhni opsionin Aktivizo konstante para ngarkimit.

ASNJË

Përcakton burimin e qartë sinkron për regjistrin accum_sload/sload_accum.
Për të aktivizuar këtë parametër, duhet të zgjidhni opsionin Aktivizo konstante para ngarkimit.

Joaktiv

Aktivizon regjistrin e dyfishtë të akumulatorit.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 54

Dërgo koment

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Tab Sistolic/Chainout

Tabela 35. Tabela Sistolic/Chainout Adder

Parametri Aktivizo shtuesin zinxhir

Parametri i gjeneruar nga IP

Vlera

chainout_add PO,

Cili është lloji i funksionimit të grumbulluesit zinxhir?

chainout_add SHTO,

drejtimi_er

NËN

Të aktivizohet hyrja 'negate' për grumbulluesin zinxhir?

Port_negate

PORT_USED, PORT_PAPERDORUR

Regjistrohu 'negojë' hyrjen? negate_regist er

E PARREGJISTRUAR, ORA 0, ORA 1, ORA 2, ORA 3

Cili është burimi për hyrjen e qartë asinkrone?

mohoj_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

mohoj_sclr

ASNJË SCLR0 SCLR1

Vonesa sistolike
Aktivizo regjistrat e vonesave sistolike

gui_systolic_d Aktiv

Elay

Joaktiv

Cili është burimi për hyrjen e orës?

gui_systolic_d ORË0,

ora_elay

ORË 1,

Vlera e paracaktuar
NR

Përshkrimi
Zgjidhni YES për të aktivizuar modulin e grumbullimit të zinxhirit.

SHTO

Përcakton funksionimin e grumbulluesit të zinxhirit.
Për operacionin e zbritjes, SIGNED duhet të zgjidhet për Cili është formati i paraqitjes për hyrjet e shumëzuesit A? dhe Cili është formati i paraqitjes për inputet e shumëzuesit B? në skedën e shumëzuesve.

PORT_UN E PËRDORUR

Zgjidhni PORT_USED për të aktivizuar sinjalin e hyrjes mohuese.
Ky parametër është i pavlefshëm kur shtuesi i zinxhirit është i çaktivizuar.

ÇREGJISTROJ ERED

Për të aktivizuar regjistrin e hyrjes për sinjalin e hyrjes mohuese dhe specifikon sinjalin e orës hyrëse për regjistrin mohues.
Zgjidhni E PAREGJISTRUAR nëse regjistri i hyrjes mohuese nuk është i nevojshëm
Ky parametër është i pavlefshëm kur zgjidhni:
· JO për Aktivizo shtuesin zinxhir ose
· PORT_UNUSED për Aktivizo hyrjen "negate" për grumbulluesin zinxhir? parametri ose

ASNJË

Përcakton burimin e qartë asinkron për regjistrin mohues.
Ky parametër është i pavlefshëm kur zgjidhni:
· JO për Aktivizo shtuesin zinxhir ose
· PORT_UNUSED për Aktivizo hyrjen "negate" për grumbulluesin zinxhir? parametri ose

ASNJË

Përcakton burimin e qartë sinkron për regjistrin mohues.
Ky parametër është i pavlefshëm kur zgjidhni:
· JO për Aktivizo shtuesin zinxhir ose
· PORT_UNUSED për Aktivizo hyrjen "negate" për grumbulluesin zinxhir? parametri ose

ORA joaktive 0

Zgjidhni këtë opsion për të aktivizuar modalitetin sistolik. Ky parametër është i disponueshëm kur zgjidhni 2 ose 4 për Sa është numri i shumëzuesve? parametri. Duhet të aktivizoni daljen e Regjistrit të njësisë së grumbullimit për të përdorur regjistrat e vonesave sistolike.
Specifikon sinjalin e orës hyrëse për regjistrin e vonesave sistolike.
vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametri

Parametri i gjeneruar nga IP

Vlera

ORË 2,

Cili është burimi për hyrjen e qartë asinkrone?

gui_systolic_d elay_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_systolic_d elay_sclr

ASNJË SCLR0 SCLR1

Vlera e paracaktuar
ASNJË
ASNJË

Përshkrimi
Ju duhet të zgjidhni aktivizoni regjistrat e vonesës sistolike për të aktivizuar këtë opsion.
Përcakton burimin e qartë asinkron për regjistrin e vonesave sistolike. Ju duhet të zgjidhni aktivizoni regjistrat e vonesës sistolike për të aktivizuar këtë opsion.
Përcakton burimin e qartë sinkron për regjistrin e vonesave sistolike. Ju duhet të zgjidhni aktivizoni regjistrat e vonesës sistolike për të aktivizuar këtë opsion.

8.6.7. Tabela e tubacioneve

Tabela 36. Tabela e tubacioneve

Konfigurimi i tubacionit të parametrave

Parametri i gjeneruar nga IP

Vlera

Dëshironi të shtoni regjistrin e tubacionit në hyrje?

gui_pipelining Jo, Po

Vlera e paracaktuar
Nr

Ju lutemi specifikoni

vonesë

numri i orës së vonesës

cikle

Çdo vlerë më e madhe 0 se 0

Cili është burimi për hyrjen e orës?

gui_input_ora_në_votë

ORA 0, ORA 1, ORA 2

Cili është burimi për hyrjen e qartë asinkrone?

gui_input_late ncy_aclr

ASNJË ACLR0 ACLR1

Cili është burimi për hyrje të qartë sinkron?

gui_input_late ncy_sclr

ASNJË SCLR0 SCLR1

ORË 0 ASNJË ASNJË

Përshkrimi
Zgjidhni Po për të aktivizuar një nivel shtesë të regjistrit të tubacionit në sinjalet hyrëse. Duhet të specifikoni një vlerë më të madhe se 0 për parametrin Ju lutemi specifikoni numrin e cikleve të orës së vonesës.
Përcakton vonesën e dëshiruar në ciklet e orës. Një nivel i regjistrit të tubacionit = 1 vonesë në ciklin e orës. Ju duhet të zgjidhni YES për A doni të shtoni regjistrin e tubacionit në hyrje? për të aktivizuar këtë opsion.
Zgjidhni Clock0 , Clock1 ose Clock2 për të aktivizuar dhe specifikuar sinjalin e orës hyrëse të regjistrit të tubacionit. Ju duhet të zgjidhni YES për A doni të shtoni regjistrin e tubacionit në hyrje? për të aktivizuar këtë opsion.
Përcakton burimin e pastër asinkron të regjistrit për regjistrin shtesë të tubacionit. Ju duhet të zgjidhni YES për A doni të shtoni regjistrin e tubacionit në hyrje? për të aktivizuar këtë opsion.
Përcakton burimin e qartë sinkron të regjistrit për regjistrin shtesë të tubacionit. Ju duhet të zgjidhni YES për A doni të shtoni regjistrin e tubacionit në hyrje? për të aktivizuar këtë opsion.

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 56

Dërgo koment

683490 | 2020.10.05 Dërgo komente

9. Bërthama IP ALTMEMMULT (shumzues i koeficientit konstant i bazuar në memorie)

Kujdes:

Intel ka hequr mbështetjen e kësaj IP në versionin 20.3 të Intel Quartus Prime Pro Edition. Nëse bërthama IP në dizajnin tuaj synon pajisjet në Intel Quartus Prime Pro Edition, mund ta zëvendësoni IP-në me LPM_MULT Intel FPGA IP ose të rigjeneroni IP-në dhe të përpiloni dizajnin tuaj duke përdorur softuerin Intel Quartus Prime Standard Edition.

Bërthama IP ALTMEMMULT përdoret për të krijuar shumëzues të bazuar në memorie duke përdorur blloqet e memories onchip që gjenden në Intel FPGA (me blloqe memorie M512, M4K, M9K dhe MLAB). Kjo bërthamë IP është e dobishme nëse nuk keni burime të mjaftueshme për të zbatuar shumëzuesit në elementet logjike (LE) ose burimet e dedikuara të shumëzuesit.
Bërthama IP ALTMEMMULT është një funksion sinkron që kërkon një orë. Bërthama IP ALTMEMMULT zbaton një shumëzues me xhiron dhe vonesën më të vogël të mundshme për një grup të caktuar parametrash dhe specifikash.
Figura e mëposhtme tregon portet për bërthamën IP ALTMEMMULT.

Figura 21. Portat ALTMEMMULT

ALTMEMMULT

data_in[] sload_data koeff_in[]

rezultat[] rezultat_i vlefshëm load_done

sload_koeff

orë sclr
inst

Veçoritë e informacionit përkatës në faqen 71

9.1. Veçoritë
Bërthama IP ALTMEMMULT ofron veçoritë e mëposhtme: · Krijon vetëm shumëzues të bazuar në memorie duke përdorur blloqet e memories në çip që gjenden në
Intel FPGA · Mbështet gjerësinë e të dhënave prej 1 bit · Mbështet formatin e përfaqësimit të të dhënave të nënshkruara dhe të panënshkruar · Mbështet tubacionin me vonesë fikse të daljes

ISO 9001:2015 Regjistruar

9. ALTMEMMULT (shumzues i koeficientit konstant i bazuar në memorie) IP Core 683490 | 2020.10.05
· Ruan konstante të shumëfishta në kujtesën me akses të rastësishëm (RAM)
· Ofron një opsion për të zgjedhur llojin e bllokut RAM
· Mbështet portat e hyrjes sinkrone të pastra dhe të kontrollit të ngarkesës
9.2. Prototipi Verilog HDL
Prototipi i mëposhtëm Verilog HDL ndodhet në Verilog Design File (.v) altera_mf.v në drejtoria e sintezës eda.
moduli altmemmult #( parametri koeff_representation = "SIGNED", koeficienti i parametrit 0 = "I PAPERDORUR", parametri data_representation = "SIGNED", parametri syned_device_family = "i papërdorur", parametri max_clock_cycles_per_rezult = 1, parametri numer_of_block, parametër_of_block TO_paramet = latente_gjithsej = 1, parametri gjerësia_c = 1, parametri gjerësia_d = 1, parametri gjerësia_r = 1, parametri gjerësia_s = 1, parametri lpm_type = "altmemmult", parametri lpm_hint = "i papërdorur") ( ora e telit të hyrjes, teli i hyrjes [gjerësia_c-1: 1]coeff_in, teli i hyrjes [gjerësia_d-0:1] data_in, teli i daljes ngarkesa_mbaruar, teli i daljes [gjerësia_r-0:1] rezultati, teli i daljes rezultati_vlefshëm, teli i hyrjes sclr, teli i hyrjes [gjerësia_s-0:1] sel, hyrje teli sload_koeff, tela hyrëse sload_data)/* synthesis syn_black_box=0 */; modul fundor
9.3. Deklarata e komponentit VHDL
Deklarata e komponentit VHDL ndodhet në dizajnin VHDL File (.vhd) altera_mf_components.vhd në directory librariesvhdlaltera_mf.
komponenti altmemmult gjenerik (coeff_representation:string := "SIGNED"; koeficient0:string := "PAPERDORUR"; data_representation:string := "SIGNED"; destinuar_device_family:string := "i papërdorur"; max_clock_ciklet: maksimumi i ciklit_e := 1; ram_block_type:string := "AUTO"; latente_gjithsej:natyrore; width_c:natyrore; width_d:natyrore; width_r:natyrore; width_s:natyrale := 1; lpm_hint:string := "I PAPERDORUR"; lpm_lloj:string := "altmemmult"); port (ora: në std_logjik; koefi_në: në std_logjik_vektor (gjerësia_c-1 deri në 1) := (të tjerët => '0'); të dhënat_në: në std_logjik_vektor (gjerësia_d-0 deri në 1);

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 58

Dërgo koment

9. ALTMEMMULT (shumzues i koeficientit konstant i bazuar në memorie) IP Core 683490 | 2020.10.05

load_done:out std_logic; rezultat:out std_logic_vector (gjerësia_r-1 deri në 0); rezultat_valid:jashtë std_logic; sclr:në std_logic := '0'; sel:në std_logic_vector(gjerësia_s-1 deri në 0) := (të tjerët => '0'); sload_coeff:në std_logic := '0'; sload_data:në std_logic := '0'); komponenti fundor;

9.4. Portet

Tabelat e mëposhtme listojnë portat hyrëse dhe dalëse për bërthamën IP ALTMEMMULT.

Tabela 37. Portat hyrëse ALTMEMMULT

Emri i portit

E detyrueshme

Përshkrimi

ora

Hyrja e orës në shumëzues.

koefi_në[]

Porta e hyrjes së koeficientit për shumëzuesin. Madhësia e portës së hyrjes varet nga vlera e parametrit WIDTH_C.

të dhënat_në[]

Porta e hyrjes së të dhënave në shumëzues. Madhësia e portës së hyrjes varet nga vlera e parametrit WIDTH_D.

sclr

Hyrja sinkrone e qartë. Nëse nuk përdoret, vlera e paracaktuar është aktive e lartë.

sel[]

Zgjedhja e koeficientit fiks. Madhësia e portës së hyrjes varet nga WIDTH_S

vlera e parametrit.

sload_koeff

Porta hyrëse e koeficientit të ngarkesës sinkrone. Zëvendëson vlerën aktuale të koeficientit të zgjedhur me vlerën e specifikuar në hyrjen coeff_in.

sload_data

Porta e hyrjes së të dhënave të ngarkesës sinkrone. Sinjali që specifikon operacionin e ri të shumëzimit dhe anulon çdo operacion ekzistues të shumëzimit. Nëse parametri MAX_CLOCK_CYCLES_PER_RESULT ka një vlerë 1, porta e hyrjes sload_data shpërfillet.

Tabela 38. Portat e daljes ALTMEMMULT

Emri i portit

E detyrueshme

Përshkrimi

rezultati[]

Porta e daljes së shumëzuesit. Madhësia e portës së hyrjes varet nga vlera e parametrit WIDTH_R.

rezultati_vlefshëm

Tregon kur dalja është rezultati i vlefshëm i një shumëzimi të plotë. Nëse parametri MAX_CLOCK_CYCLES_PER_RESULT ka një vlerë 1, porta e daljes result_valid nuk përdoret.

ngarkesa_e kryer

Tregon kur koeficienti i ri ka përfunduar ngarkimin. Sinjali load_done pohon kur një koeficient i ri ka përfunduar ngarkimin. Përveç nëse sinjali load_done është i lartë, asnjë vlerë tjetër koeficienti nuk mund të ngarkohet në memorie.

9.5. Parametrat

Tabela e mëposhtme liston parametrat për bërthamën IP ALTMEMMULT.

Tabela 39.
WIDTH_D WIDTH_C

Parametrat ALTMEMMULT
Emri i parametrit

Lloji i kërkuar

Përshkrimi

Numër i plotë Po

Përcakton gjerësinë e portës data_in[].

Numër i plotë Po

Përcakton gjerësinë e portit coeff_in[]. vazhdoi…

Dërgo koment

Udhëzuesi i përdorimit të bërthamave IP aritmetike të numrave të plotë të Intel FPGA 59

9. ALTMEMMULT (shumzues i koeficientit konstant i bazuar në memorie) IP Core 683490 | 2020.10.05

Emri i parametrit WIDTH_R WIDTH

Dokumentet / Burimet

Bërthamat IP aritmetike me numër të plotë intel FPGA [pdfUdhëzuesi i përdoruesit
Bërthamat IP aritmetike me numër të plotë FPGA, Bërthamat IP aritmetike me numër të plotë, Bërthamat IP aritmetike, Bërthamat IP

Referencat

Manuali i Përdoruesit

Bërthamat IP aritmetike me numër të plotë FPGA

Dokumentet / Burimet

Referencat

Lini një koment

Anulo përgjigjen

Bërthamat IP aritmetike me numër të plotë FPGA

Dokumentet / Burimet

Referencat

Postime të ngjashme

Lini një koment

Anulo përgjigjen