F ਟਾਇਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ

ਸਮੱਗਰੀ ਓਹਲੇ

F ਟਾਇਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ
Intel® Quartus® Prime Design Suite ਲਈ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ: 22.1 IP ਸੰਸਕਰਣ: 5.0.0

ਔਨਲਾਈਨ ਸੰਸਕਰਣ ਫੀਡਬੈਕ ਭੇਜੋ

UG-20324

ID: 683074 ਸੰਸਕਰਣ: 2022.04.28

ਸਮੱਗਰੀ
ਸਮੱਗਰੀ
1. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਬਾਰੇ……………………………………….. 4
2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview…………………………………………………………. 6 2.1. ਜਾਰੀ ਜਾਣਕਾਰੀ…………………………………………………………………………………..7 2.2. ਸਮਰਥਿਤ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ………………………………………………………………………….. 7 2.3. IP ਸੰਸਕਰਣ ਸਮਰਥਨ ਪੱਧਰ………………………………………………………………………………..8 2.4. ਡਿਵਾਈਸ ਸਪੀਡ ਗ੍ਰੇਡ ਸਪੋਰਟ………………………………………………………………………..8 2.5. ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਲੇਟੈਂਸੀ …………………………………………………………………… 9 2.6. ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ…………………………………………………………………………………. 9
3. ਸ਼ੁਰੂ ਕਰਨਾ………………………………………………………………………………………. 11 3.1. Intel FPGA IP ਕੋਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰਨਾ ਅਤੇ ਲਾਇਸੰਸ ਦੇਣਾ……………………………………………………… 11 3.1.1. Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ…………………………………………………………. 11 3.2. IP ਪੈਰਾਮੀਟਰਾਂ ਅਤੇ ਵਿਕਲਪਾਂ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਨਾ……………………………………………………………… 14 3.3. ਪੈਦਾ ਕੀਤਾ File ਬਣਤਰ……………………………………………………………………… 14 3.4. Intel FPGA IP ਕੋਰ ਦੀ ਨਕਲ ਕਰਨਾ…………………………………………………………………………… 16 3.4.1. ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਅਤੇ ਪੁਸ਼ਟੀ ਕਰਨਾ………………………………………………….. 17 3.5. ਹੋਰ EDA ਸਾਧਨਾਂ ਵਿੱਚ IP ਕੋਰਾਂ ਦਾ ਸੰਸਲੇਸ਼ਣ ਕਰਨਾ………………………………………………………. 17 3.6. ਪੂਰਾ ਡਿਜ਼ਾਈਨ ਕੰਪਾਇਲ ਕਰਨਾ…………………………………………………………………………..18
4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ……………………………………………………………………………….. 19 4.1. TX ਡਾਟਾਪਾਥ…………………………………………………………………………………………..20 4.1.1. TX MAC ਅਡਾਪਟਰ………………………………………………………………….. 21 4.1.2. ਕੰਟਰੋਲ ਵਰਡ (CW) ਸੰਮਿਲਨ……………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII ਏਨਕੋਡਰ……………………………………………………………………………….29 4.1.5. TX PCS ਅਤੇ PMA………………………………………………………………………….. 30 4.2. ਆਰਐਕਸ ਡਾਟਾਪਾਥ…………………………………………………………………………………. 30 4.2.1. RX PCS ਅਤੇ PMA………………………………………………………………….. 31 4.2.2. RX MII ਡੀਕੋਡਰ…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………….. 31 4.2.4. RX ਡੈਸਕਿਊ………………………………………………………………………………….32 4.2.5. RX CW ਹਟਾਉਣਾ…………………………………………………………………………… 35 4.3. ਐਫ-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਕਲਾਕ ਆਰਕੀਟੈਕਚਰ…………………………………………. 36 4.4. ਰੀਸੈਟ ਅਤੇ ਲਿੰਕ ਇਨੀਸ਼ੀਅਲਾਈਜ਼ੇਸ਼ਨ………………………………………………………………………..37 4.4.1. TX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਕ੍ਰਮ…………………………………………………. 38 4.4.2. RX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਕ੍ਰਮ…………………………………………………. 39 4.5. ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ……………………………………………….. 40
5. ਮਾਪਦੰਡ………………………………………………………………………………………………. 42
6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ……………………………………………….. 44 6.1. ਘੜੀ ਸਿਗਨਲ………………………………………………………………………………………….44 6.2. ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ……………………………………………………………………………………………… 44 6.3. MAC ਸਿਗਨਲ………………………………………………………………………………………….. 45 6.4. ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਸਿਗਨਲ……………………………………………………………… 48 6.5. PMA ਸਿਗਨਲ……………………………………………………………………………………………… 49

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 2

ਫੀਡਬੈਕ ਭੇਜੋ

ਸਮੱਗਰੀ
7. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਨਾਲ ਡਿਜ਼ਾਈਨਿੰਗ……………………………………………………… 51 7.1। ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਰੀਸੈਟ ਕਰੋ……………………………………………………………………………………….. 51 7.2. ਗਲਤੀ ਹੈਂਡਲਿੰਗ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼…………………………………………………………………………..51
8. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵ…………………………………………. 52 9. ਐਫ-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਯੂਜ਼ਰ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ………53

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 3

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

1. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਬਾਰੇ

ਇਹ ਦਸਤਾਵੇਜ਼ IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਆਰਕੀਟੈਕਚਰ ਵਰਣਨ, ਤਿਆਰ ਕਰਨ ਲਈ ਕਦਮਾਂ, ਅਤੇ F-Tile Serial Lite IV Intel® FPGA IP ਨੂੰ Intel AgilexTM ਡਿਵਾਈਸਾਂ ਵਿੱਚ F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਡਿਜ਼ਾਈਨ ਕਰਨ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।

ਇਰਾਦਾ ਦਰਸ਼ਕ

ਇਹ ਦਸਤਾਵੇਜ਼ ਹੇਠਾਂ ਦਿੱਤੇ ਉਪਭੋਗਤਾਵਾਂ ਲਈ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ:
· ਸਿਸਟਮ-ਪੱਧਰ ਦੇ ਡਿਜ਼ਾਈਨ ਯੋਜਨਾਬੰਦੀ ਪੜਾਅ ਦੌਰਾਨ IP ਚੋਣ ਕਰਨ ਲਈ ਡਿਜ਼ਾਈਨ ਆਰਕੀਟੈਕਟ
· ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨਰ ਜਦੋਂ IP ਨੂੰ ਆਪਣੇ ਸਿਸਟਮ-ਪੱਧਰ ਦੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਜੋੜਦੇ ਹਨ
· ਸਿਸਟਮ-ਪੱਧਰ ਦੇ ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਪ੍ਰਮਾਣਿਕਤਾ ਪੜਾਵਾਂ ਦੌਰਾਨ ਪ੍ਰਮਾਣਿਕਤਾ ਇੰਜੀਨੀਅਰ

ਸਬੰਧਤ ਦਸਤਾਵੇਜ਼

ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ ਹੋਰ ਸੰਦਰਭ ਦਸਤਾਵੇਜ਼ਾਂ ਦੀ ਸੂਚੀ ਦਿੱਤੀ ਗਈ ਹੈ ਜੋ F-Tile ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਨਾਲ ਸੰਬੰਧਿਤ ਹਨ।

ਸਾਰਣੀ 1.

ਸਬੰਧਤ ਦਸਤਾਵੇਜ਼

ਹਵਾਲਾ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੈਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

Intel Agilex ਡਿਵਾਈਸ ਡਾਟਾ ਸ਼ੀਟ

ਵਰਣਨ
ਇਹ ਦਸਤਾਵੇਜ਼ F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਦਾ ਉਤਪਾਦਨ, ਵਰਤੋਂ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼, ਅਤੇ ਕਾਰਜਸ਼ੀਲ ਵਰਣਨ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।ampIntel Agilex ਡਿਵਾਈਸਾਂ ਵਿੱਚ les.
ਇਹ ਦਸਤਾਵੇਜ਼ Intel Agilex ਡਿਵਾਈਸਾਂ ਲਈ ਇਲੈਕਟ੍ਰੀਕਲ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਸਵਿਚਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਕੌਂਫਿਗਰੇਸ਼ਨ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਅਤੇ ਸਮੇਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ।

ਸਾਰਣੀ 2.
CW RS-FEC PMA TX RX PAM4 NRZ

ਸੰਖੇਪ ਸ਼ਬਦ ਅਤੇ ਸ਼ਬਦਾਵਲੀ ਸੰਖੇਪ ਸੂਚੀ
ਸੰਖੇਪ

ਵਿਸਤਾਰ ਨਿਯੰਤਰਣ ਸ਼ਬਦ ਰੀਡ-ਸੋਲੋਮਨ ਫਾਰਵਰਡ ਗਲਤੀ ਸੁਧਾਰ ਭੌਤਿਕ ਮੱਧਮ ਅਟੈਚਮੈਂਟ ਟ੍ਰਾਂਸਮੀਟਰ ਰਿਸੀਵਰ ਪਲਸ-Ampਲਿਟਿਊਡ ਮੋਡੂਲੇਸ਼ਨ 4-ਪੱਧਰ ਗੈਰ-ਵਾਪਸੀ-ਤੋਂ-ਜ਼ੀਰੋ

ਜਾਰੀ…

ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ ਵਾਰੰਟ ਦਿੰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਅਰਜ਼ੀ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ। *ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।

ISO 9001:2015 ਰਜਿਸਟਰਡ

1. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 683074 ਬਾਰੇ | 2022.04.28

PCS MII XGMII

ਸੰਖੇਪ

ਵਿਸਤਾਰ ਭੌਤਿਕ ਕੋਡਿੰਗ ਸਬਲੇਅਰ ਮੀਡੀਆ ਸੁਤੰਤਰ ਇੰਟਰਫੇਸ 10 ਗੀਗਾਬਾਈਟ ਮੀਡੀਆ ਸੁਤੰਤਰ ਇੰਟਰਫੇਸ

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 5

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview

ਚਿੱਤਰ 1.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਚਿੱਪ-ਟੂ-ਚਿੱਪ, ਬੋਰਡ-ਟੂ-ਬੋਰਡ, ਅਤੇ ਬੈਕਪਲੇਨ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਉੱਚ ਬੈਂਡਵਿਡਥ ਡਾਟਾ ਸੰਚਾਰ ਲਈ ਢੁਕਵਾਂ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿੱਚ ਮੀਡੀਆ ਐਕਸੈਸ ਕੰਟਰੋਲ (MAC), ਫਿਜ਼ੀਕਲ ਕੋਡਿੰਗ ਸਬਲੇਅਰ (PCS), ਅਤੇ ਫਿਜ਼ੀਕਲ ਮੀਡੀਆ ਅਟੈਚਮੈਂਟ (PMA) ਬਲਾਕ ਸ਼ਾਮਲ ਹਨ। IP ਵੱਧ ਤੋਂ ਵੱਧ ਚਾਰ PAM56 ਲੇਨਾਂ ਦੇ ਨਾਲ 4 Gbps ਪ੍ਰਤੀ ਲੇਨ ਜਾਂ ਅਧਿਕਤਮ 28 NRZ ਲੇਨਾਂ ਦੇ ਨਾਲ 16 Gbps ਪ੍ਰਤੀ ਲੇਨ ਤੱਕ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਸਪੀਡ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਇਹ IP ਉੱਚ ਬੈਂਡਵਿਡਥ, ਘੱਟ ਓਵਰਹੈੱਡ ਫ੍ਰੇਮ, ਘੱਟ I/O ਗਿਣਤੀ, ਅਤੇ ਲੇਨਾਂ ਅਤੇ ਗਤੀ ਦੋਵਾਂ ਸੰਖਿਆਵਾਂ ਵਿੱਚ ਉੱਚ ਮਾਪਯੋਗਤਾ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਇਹ IP F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਦੇ ਈਥਰਨੈੱਟ PCS ਮੋਡ ਦੇ ਨਾਲ ਡਾਟਾ ਦਰਾਂ ਦੀ ਇੱਕ ਵਿਸ਼ਾਲ ਸ਼੍ਰੇਣੀ ਦੇ ਸਮਰਥਨ ਨਾਲ ਆਸਾਨੀ ਨਾਲ ਮੁੜ ਸੰਰਚਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।

ਇਹ IP ਦੋ ਪ੍ਰਸਾਰਣ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
· ਬੇਸਿਕ ਮੋਡ–ਇਹ ਇੱਕ ਸ਼ੁੱਧ ਸਟ੍ਰੀਮਿੰਗ ਮੋਡ ਹੈ ਜਿੱਥੇ ਬੈਂਡਵਿਡਥ ਨੂੰ ਵਧਾਉਣ ਲਈ ਸ਼ੁਰੂਆਤੀ-ਪੈਕੇਟ, ਖਾਲੀ ਚੱਕਰ ਅਤੇ ਪੈਕੇਟ ਦੇ ਅੰਤ ਤੋਂ ਬਿਨਾਂ ਡਾਟਾ ਭੇਜਿਆ ਜਾਂਦਾ ਹੈ। IP ਇੱਕ ਬਰਸਟ ਦੀ ਸ਼ੁਰੂਆਤ ਦੇ ਰੂਪ ਵਿੱਚ ਪਹਿਲਾ ਵੈਧ ਡੇਟਾ ਲੈਂਦਾ ਹੈ।
· ਫੁੱਲ ਮੋਡ-ਇਹ ਇੱਕ ਪੈਕੇਟ ਟ੍ਰਾਂਸਫਰ ਮੋਡ ਹੈ। ਇਸ ਮੋਡ ਵਿੱਚ, IP ਇੱਕ ਪੈਕੇਟ ਦੇ ਸ਼ੁਰੂ ਅਤੇ ਅੰਤ ਵਿੱਚ ਇੱਕ ਬਰਸਟ ਅਤੇ ਇੱਕ ਸਿੰਕ ਚੱਕਰ ਨੂੰ ਡੈਲੀਮੀਟਰਾਂ ਵਜੋਂ ਭੇਜਦਾ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ TX

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n ਲੇਨ ਬਿੱਟ (NRZ ਮੋਡ)/ 2*n ਲੇਨ ਬਿੱਟ (PAM4 ਮੋਡ)

TX MAC

ਅਡਾਪਟਰ INSERT

MII ਐਨਕੋਡ

ਕਸਟਮ ਪੀ.ਸੀ.ਐਸ

TX PCS

TX MII

EMIB ਏਨਕੋਡ ਸਕ੍ਰੈਂਬਲਰ FEC

TX PMA

n ਲੇਨਜ਼ ਬਿਟਸ (PAM4 ਮੋਡ)/ n ਲੇਨਜ਼ ਬਿੱਟ (NRZ ਮੋਡ)
TX ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ RX
64*n ਲੇਨ ਬਿੱਟ (NRZ ਮੋਡ)/ 2*n ਲੇਨ ਬਿੱਟ (PAM4 ਮੋਡ)

RX PCS

CW RMV

ਡੈਸਕਿਊ

MII

ਅਤੇ ਡੀਕੋਡ ਨੂੰ ਅਲਾਈਨ ਕਰੋ

RX MII

ਈਐਮਆਈਬੀ

ਡੀਕੋਡ ਬਲਾਕ ਸਿੰਕ ਅਤੇ ਐਫਈਸੀ ਡੀਸਕ੍ਰੈਂਬਲਰ

RX PMA

ਸੀ.ਐਸ.ਆਰ

2n ਲੇਨਜ਼ ਬਿਟਸ (PAM4 ਮੋਡ)/ n ਲੇਨਜ਼ ਬਿੱਟ (NRZ ਮੋਡ) RX ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ
ਐਵਲੋਨ ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਰਜਿਸਟਰ ਕੌਂਫਿਗ

ਦੰਤਕਥਾ

ਨਰਮ ਤਰਕ

ਸਖ਼ਤ ਤਰਕ

ISO 9001:2015 ਰਜਿਸਟਰਡ

2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview 683074 | 2022.04.28 ਹੈ

ਤੁਸੀਂ F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰ ਸਕਦੇ ਹੋampIP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਬਾਰੇ ਹੋਰ ਜਾਣਨ ਲਈ les. F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਐਕਸ ਦਾ ਹਵਾਲਾ ਦਿਓampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ · ਪੰਨਾ 19 'ਤੇ ਕਾਰਜਸ਼ੀਲ ਵਰਣਨ · F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

2.1 ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ

Intel FPGA IP ਸੰਸਕਰਣ v19.1 ਤੱਕ Intel Quartus® Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਨਾਲ ਮੇਲ ਖਾਂਦੇ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਵਿੱਚ ਸ਼ੁਰੂ ਕਰਦੇ ਹੋਏ, Intel FPGA IP ਦੀ ਇੱਕ ਨਵੀਂ ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ।

Intel FPGA IP ਸੰਸਕਰਣ (XYZ) ਨੰਬਰ ਹਰੇਕ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ ਦੇ ਨਾਲ ਬਦਲ ਸਕਦਾ ਹੈ। ਵਿੱਚ ਇੱਕ ਤਬਦੀਲੀ:

· X IP ਦੇ ਇੱਕ ਵੱਡੇ ਸੰਸ਼ੋਧਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਨੂੰ ਅੱਪਡੇਟ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਉਣਾ ਪਵੇਗਾ।
· Y ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
· Z ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਮਾਮੂਲੀ ਤਬਦੀਲੀਆਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।

ਸਾਰਣੀ 3.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਰੀਲੀਜ਼ ਜਾਣਕਾਰੀ

ਆਈਟਮ IP ਸੰਸਕਰਣ Intel Quartus Prime ਸੰਸਕਰਣ ਰੀਲੀਜ਼ ਮਿਤੀ ਆਰਡਰਿੰਗ ਕੋਡ

5.0.0 22.1 2022.04.28 IP-SLITE4F

ਵਰਣਨ

2.2 ਸਮਰਥਿਤ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ F-Tile ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿੱਚ ਉਪਲਬਧ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੀ ਸੂਚੀ ਦਿੰਦੀ ਹੈ:

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 7

2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview 683074 | 2022.04.28 ਹੈ

ਸਾਰਣੀ 4.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ

ਵਿਸ਼ੇਸ਼ਤਾ

ਵਰਣਨ

ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ

· PAM4 ਮੋਡ ਲਈ:
— FHT ਵੱਧ ਤੋਂ ਵੱਧ 56.1 ਲੇਨਾਂ ਦੇ ਨਾਲ ਸਿਰਫ਼ 58, 116, ਅਤੇ 4 Gbps ਪ੍ਰਤੀ ਲੇਨ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
— FGT ਵੱਧ ਤੋਂ ਵੱਧ 58 ਲੇਨਾਂ ਦੇ ਨਾਲ ਪ੍ਰਤੀ ਲੇਨ 12 Gbps ਤੱਕ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
PAM18 ਮੋਡ ਲਈ ਸਮਰਥਿਤ ਟ੍ਰਾਂਸਸੀਵਰ ਡੇਟਾ ਦਰਾਂ ਬਾਰੇ ਹੋਰ ਵੇਰਵਿਆਂ ਲਈ ਪੰਨਾ 42 'ਤੇ ਟੇਬਲ 4 ਵੇਖੋ।
· NRZ ਮੋਡ ਲਈ:
— FHT ਵੱਧ ਤੋਂ ਵੱਧ 28.05 ਲੇਨਾਂ ਦੇ ਨਾਲ ਸਿਰਫ਼ 58 ਅਤੇ 4 Gbps ਪ੍ਰਤੀ ਲੇਨ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
— FGT ਵੱਧ ਤੋਂ ਵੱਧ 28.05 ਲੇਨਾਂ ਦੇ ਨਾਲ ਪ੍ਰਤੀ ਲੇਨ 16 Gbps ਤੱਕ ਦਾ ਸਮਰਥਨ ਕਰ ਰਿਹਾ ਹੈ।
NRZ ਮੋਡ ਲਈ ਸਮਰਥਿਤ ਟ੍ਰਾਂਸਸੀਵਰ ਡੇਟਾ ਦਰਾਂ ਬਾਰੇ ਹੋਰ ਵੇਰਵਿਆਂ ਲਈ ਪੰਨਾ 18 'ਤੇ ਟੇਬਲ 42 ਵੇਖੋ।
· ਨਿਰੰਤਰ ਸਟ੍ਰੀਮਿੰਗ (ਬੇਸਿਕ) ਜਾਂ ਪੈਕੇਟ (ਪੂਰੇ) ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· ਘੱਟ ਓਵਰਹੈੱਡ ਫਰੇਮ ਪੈਕੇਟਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· ਹਰ ਬਰਸਟ ਸਾਈਜ਼ ਲਈ ਬਾਈਟ ਗ੍ਰੈਨਿਊਲਿਟੀ ਟ੍ਰਾਂਸਫਰ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਸ਼ੁਰੂ ਕੀਤੀ ਜਾਂ ਆਟੋਮੈਟਿਕ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· ਪ੍ਰੋਗਰਾਮੇਬਲ ਅਲਾਈਨਮੈਂਟ ਪੀਰੀਅਡ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।

ਪੀ.ਸੀ.ਐਸ

· ਹਾਰਡ IP ਤਰਕ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਜੋ ਸਾਫਟ ਤਰਕ ਸਰੋਤ ਘਟਾਉਣ ਲਈ Intel Agilex F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰਾਂ ਨਾਲ ਇੰਟਰਫੇਸ ਕਰਦਾ ਹੈ।
· 4GBASE-KP100 ਨਿਰਧਾਰਨ ਲਈ PAM4 ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। RS-FEC ਹਮੇਸ਼ਾ ਇਸ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਸਮਰੱਥ ਹੁੰਦਾ ਹੈ।
· ਵਿਕਲਪਿਕ RS-FEC ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਨਾਲ NRZ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· 64b/66b ਏਨਕੋਡਿੰਗ ਡੀਕੋਡਿੰਗ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।

ਗਲਤੀ ਦਾ ਪਤਾ ਲਗਾਉਣਾ ਅਤੇ ਸੰਭਾਲਣਾ

· TX ਅਤੇ RX ਡਾਟਾ ਮਾਰਗਾਂ 'ਤੇ CRC ਗਲਤੀ ਦੀ ਜਾਂਚ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। · RX ਲਿੰਕ ਗਲਤੀ ਜਾਂਚ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। · RX PCS ਗਲਤੀ ਖੋਜ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।

ਇੰਟਰਫੇਸ

· ਸੁਤੰਤਰ ਲਿੰਕਾਂ ਦੇ ਨਾਲ ਸਿਰਫ ਪੂਰੇ ਡੁਪਲੈਕਸ ਪੈਕੇਟ ਟ੍ਰਾਂਸਫਰ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ।
· ਘੱਟ ਟ੍ਰਾਂਸਫਰ ਲੇਟੈਂਸੀ ਵਾਲੇ ਕਈ FPGA ਡਿਵਾਈਸਾਂ ਲਈ ਪੁਆਇੰਟ-ਟੂ-ਪੁਆਇੰਟ ਇੰਟਰਕਨੈਕਟ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।
· ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਕਮਾਂਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ.

2.3 IP ਸੰਸਕਰਣ ਸਮਰਥਨ ਪੱਧਰ

ਐੱਫ-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ ਐੱਫਪੀਜੀਏ ਆਈਪੀ ਲਈ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸੌਫਟਵੇਅਰ ਅਤੇ ਇੰਟੇਲ ਐੱਫਪੀਜੀਏ ਡਿਵਾਈਸ ਸਪੋਰਟ ਹੇਠ ਲਿਖੇ ਅਨੁਸਾਰ ਹੈ:

ਸਾਰਣੀ 5.

IP ਸੰਸਕਰਣ ਅਤੇ ਸਹਾਇਤਾ ਪੱਧਰ

Intel Quartus Prime 22.1

ਡਿਵਾਈਸ Intel Agilex F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ

IP ਸੰਸਕਰਣ ਸਿਮੂਲੇਸ਼ਨ ਕੰਪਾਈਲੇਸ਼ਨ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ

5.0.0

2.4 ਡਿਵਾਈਸ ਸਪੀਡ ਗ੍ਰੇਡ ਸਪੋਰਟ
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP Intel Agilex F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ ਹੇਠਲੇ ਸਪੀਡ ਗ੍ਰੇਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ: · ਟ੍ਰਾਂਸਸੀਵਰ ਸਪੀਡ ਗ੍ਰੇਡ: -1, -2, ਅਤੇ -3 · ਕੋਰ ਸਪੀਡ ਗ੍ਰੇਡ: -1, -2, ਅਤੇ - 3

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 8

ਫੀਡਬੈਕ ਭੇਜੋ

2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview 683074 | 2022.04.28 ਹੈ

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
Intel Agilex ਡਿਵਾਈਸ ਡਾਟਾ ਸ਼ੀਟ Intel Agilex F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰਾਂ ਵਿੱਚ ਸਮਰਥਿਤ ਡੇਟਾ ਰੇਟ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ।

2.5 ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਲੇਟੈਂਸੀ

ਐਫ-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਲਈ ਸਰੋਤ ਅਤੇ ਲੇਟੈਂਸੀ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਸੰਸਕਰਣ 22.1 ਤੋਂ ਪ੍ਰਾਪਤ ਕੀਤੀ ਗਈ ਸੀ।

ਸਾਰਣੀ 6.

Intel Agilex F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਸਰੋਤ ਉਪਯੋਗਤਾ
ਲੇਟੈਂਸੀ ਮਾਪ TX ਕੋਰ ਇਨਪੁਟ ਤੋਂ RX ਕੋਰ ਆਉਟਪੁੱਟ ਤੱਕ ਰਾਊਂਡ ਟ੍ਰਿਪ ਲੇਟੈਂਸੀ 'ਤੇ ਅਧਾਰਤ ਹੈ।

ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ

ਰੂਪ

ਡਾਟਾ ਲੇਨਾਂ ਮੋਡ RS-FEC ALM ਦੀ ਸੰਖਿਆ

ਲੇਟੈਂਸੀ (TX ਕੋਰ ਕਲਾਕ ਚੱਕਰ)

FGT

28.05 Gbps NRZ 16

ਮੂਲ ਅਯੋਗ 21,691 65

ਪੂਰਾ ਅਯੋਗ 22,135 65

ਬੇਸਿਕ ਸਮਰਥਿਤ 21,915 189

ਪੂਰਾ ਸਮਰਥਿਤ 22,452 189

58 Gbps PAM4 12

ਬੇਸਿਕ ਸਮਰਥਿਤ 28,206 146

ਪੂਰਾ ਸਮਰਥਿਤ 30,360 146

FHT

58 Gbps NRZ

ਬੇਸਿਕ ਸਮਰਥਿਤ 15,793 146

ਪੂਰਾ ਸਮਰਥਿਤ 16,624 146

58 Gbps PAM4 4

ਬੇਸਿਕ ਸਮਰਥਿਤ 15,771 154

ਪੂਰਾ ਸਮਰਥਿਤ 16,611 154

116 Gbps PAM4 4

ਬੇਸਿਕ ਸਮਰਥਿਤ 21,605 128

ਪੂਰਾ ਸਮਰਥਿਤ 23,148 128

2.6 ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ

ਸਾਰਣੀ 7.

ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ

ਵੇਰੀਏਬਲ ਟ੍ਰਾਂਸਸੀਵਰ ਮੋਡ

PAM4

ਸਟ੍ਰੀਮਿੰਗ ਮੋਡ RS-FEC

ਪੂਰਾ ਸਮਰਥਿਤ

ਮੂਲ ਸਮਰਥਿਤ

ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ ਬਿੱਟ ਰੇਟ Gbps (RAW_RATE) ਵਿੱਚ
ਸ਼ਬਦ ਦੀ ਸੰਖਿਆ ਵਿੱਚ ਟ੍ਰਾਂਸਫਰ ਦਾ ਬਰਸਟ ਆਕਾਰ (BURST_SIZE) (1)
ਘੜੀ ਦੇ ਚੱਕਰ ਵਿੱਚ ਅਲਾਈਨਮੈਂਟ ਪੀਰੀਅਡ (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ਸੈਟਿੰਗਾਂ

NRZ

ਪੂਰਾ

ਅਯੋਗ

ਸਮਰਥਿਤ

28.0

2,048

4,096

ਮੂਲ ਅਯੋਗ 28.0

28.0 ਨੂੰ ਚਾਲੂ ਕੀਤਾ ਗਿਆ

4,194,304

4,096

4,096 ਜਾਰੀ…

(1) ਬੇਸਿਕ ਮੋਡ ਲਈ BURST_SIZE ਅਨੰਤਤਾ ਤੱਕ ਪਹੁੰਚਦਾ ਹੈ, ਇਸਲਈ ਇੱਕ ਵੱਡੀ ਸੰਖਿਆ ਵਰਤੀ ਜਾਂਦੀ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 9

2. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview 683074 | 2022.04.28 ਹੈ

ਵੇਰੀਏਬਲ

ਸੈਟਿੰਗਾਂ

64/66b ਏਨਕੋਡ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

ਸ਼ਬਦ ਦੀ ਸੰਖਿਆ ਵਿੱਚ ਬਰਸਟ ਆਕਾਰ ਦਾ ਓਵਰਹੈੱਡ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

ਘੜੀ ਦੇ ਚੱਕਰ ਵਿੱਚ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਪੀਰੀਅਡ 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਦੀ ਚੌੜਾਈ 5 ਵਿੱਚ

ਘੜੀ ਚੱਕਰ

(ALIGN_MARKER_WIDTH)

ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ਪ੍ਰਭਾਵੀ ਦਰ (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

ਅਧਿਕਤਮ ਉਪਭੋਗਤਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

ਪੰਨਾ 40 'ਤੇ ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ

(2) ਪੂਰੇ ਮੋਡ ਵਿੱਚ, BURST_SIZE_OVHD ਆਕਾਰ ਇੱਕ ਡੇਟਾ ਸਟ੍ਰੀਮ ਵਿੱਚ START/END ਪੇਅਰ ਕੀਤੇ ਕੰਟਰੋਲ ਸ਼ਬਦਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਦਾ ਹੈ।
(3) ਬੇਸਿਕ ਮੋਡ ਲਈ, BURST_SIZE_OVHD 0 ਹੈ ਕਿਉਂਕਿ ਸਟ੍ਰੀਮਿੰਗ ਦੌਰਾਨ ਕੋਈ START/END ਨਹੀਂ ਹੈ।
(4) ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ ਲਈ ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਗਣਨਾ ਵੇਖੋ।
(5) ਪ੍ਰਭਾਵੀ ਦਰ ਦੀ ਗਣਨਾ ਲਈ ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਗਣਨਾ ਵੇਖੋ।
(6) ਵੱਧ ਤੋਂ ਵੱਧ ਉਪਭੋਗਤਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਦੀ ਗਣਨਾ ਲਈ ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਗਣਨਾ ਵੇਖੋ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 10

ਫੀਡਬੈਕ ਭੇਜੋ

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

3. ਸ਼ੁਰੂ ਕਰਨਾ

3.1 Intel FPGA IP ਕੋਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰਨਾ ਅਤੇ ਲਾਇਸੰਸ ਦੇਣਾ

Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਇੰਸਟਾਲੇਸ਼ਨ ਵਿੱਚ Intel FPGA IP ਲਾਇਬ੍ਰੇਰੀ ਸ਼ਾਮਲ ਹੈ। ਇਹ ਲਾਇਬ੍ਰੇਰੀ ਵਾਧੂ ਲਾਇਸੈਂਸ ਦੀ ਲੋੜ ਤੋਂ ਬਿਨਾਂ ਤੁਹਾਡੇ ਉਤਪਾਦਨ ਦੀ ਵਰਤੋਂ ਲਈ ਬਹੁਤ ਸਾਰੇ ਉਪਯੋਗੀ IP ਕੋਰ ਪ੍ਰਦਾਨ ਕਰਦੀ ਹੈ। ਕੁਝ Intel FPGA IP ਕੋਰ ਨੂੰ ਉਤਪਾਦਨ ਦੀ ਵਰਤੋਂ ਲਈ ਇੱਕ ਵੱਖਰੇ ਲਾਇਸੈਂਸ ਦੀ ਖਰੀਦ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਤੁਹਾਨੂੰ ਪੂਰਾ ਉਤਪਾਦਨ IP ਕੋਰ ਲਾਇਸੈਂਸ ਖਰੀਦਣ ਦਾ ਫੈਸਲਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ, ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਵਿੱਚ ਇਹਨਾਂ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਕੋਰਾਂ ਦਾ ਮੁਲਾਂਕਣ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। ਤੁਹਾਡੇ ਦੁਆਰਾ ਹਾਰਡਵੇਅਰ ਟੈਸਟਿੰਗ ਨੂੰ ਪੂਰਾ ਕਰਨ ਅਤੇ ਉਤਪਾਦਨ ਵਿੱਚ IP ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ ਤਿਆਰ ਹੋਣ ਤੋਂ ਬਾਅਦ ਹੀ ਤੁਹਾਨੂੰ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel IP ਕੋਰਾਂ ਲਈ ਇੱਕ ਪੂਰਾ ਉਤਪਾਦਨ ਲਾਇਸੈਂਸ ਖਰੀਦਣ ਦੀ ਲੋੜ ਹੈ।

Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਡਿਫੌਲਟ ਰੂਪ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਸਥਾਨਾਂ ਵਿੱਚ IP ਕੋਰ ਸਥਾਪਤ ਕਰਦਾ ਹੈ:

ਚਿੱਤਰ 2.

IP ਕੋਰ ਇੰਸਟਾਲੇਸ਼ਨ ਮਾਰਗ
intelFPGA(_pro) ਕੁਆਰਟਸ – Intel Quartus Prime ਸਾਫਟਵੇਅਰ ip ਰੱਖਦਾ ਹੈ – Intel FPGA IP ਲਾਇਬ੍ਰੇਰੀ ਅਤੇ ਤੀਜੀ-ਧਿਰ ਦੇ IP ਕੋਰ ਅਲਟੇਰਾ ਰੱਖਦਾ ਹੈ – Intel FPGA IP ਲਾਇਬ੍ਰੇਰੀ ਸਰੋਤ ਕੋਡ ਰੱਖਦਾ ਹੈ - Intel FPGA IP ਸਰੋਤ ਰੱਖਦਾ ਹੈ files

ਸਾਰਣੀ 8.

IP ਕੋਰ ਸਥਾਪਨਾ ਸਥਾਨ

ਟਿਕਾਣਾ

ਸਾਫਟਵੇਅਰ

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro ਐਡੀਸ਼ਨ

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro ਐਡੀਸ਼ਨ

ਪਲੇਟਫਾਰਮ ਵਿੰਡੋਜ਼* ਲੀਨਕਸ*

ਨੋਟ:

Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਇੰਸਟਾਲੇਸ਼ਨ ਮਾਰਗ ਵਿੱਚ ਖਾਲੀ ਥਾਂਵਾਂ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦਾ ਹੈ।

3.1.1. Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ
ਮੁਫਤ Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਤੁਹਾਨੂੰ ਖਰੀਦ ਤੋਂ ਪਹਿਲਾਂ ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਵਿੱਚ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਕੋਰਾਂ ਦਾ ਮੁਲਾਂਕਣ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਬਿਨਾਂ ਵਾਧੂ ਲਾਇਸੈਂਸ ਦੇ ਹੇਠਾਂ ਦਿੱਤੇ ਮੁਲਾਂਕਣਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
· ਤੁਹਾਡੇ ਸਿਸਟਮ ਵਿੱਚ ਇੱਕ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਕੋਰ ਦੇ ਵਿਵਹਾਰ ਦੀ ਨਕਲ ਕਰੋ। · IP ਕੋਰ ਦੀ ਕਾਰਜਕੁਸ਼ਲਤਾ, ਆਕਾਰ ਅਤੇ ਗਤੀ ਦੀ ਜਲਦੀ ਅਤੇ ਆਸਾਨੀ ਨਾਲ ਪੁਸ਼ਟੀ ਕਰੋ। · ਸਮਾਂ-ਸੀਮਤ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਿਆਰ ਕਰੋ files ਉਹਨਾਂ ਡਿਜ਼ਾਈਨਾਂ ਲਈ ਜਿਨ੍ਹਾਂ ਵਿੱਚ IP ਕੋਰ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। · ਆਪਣੇ IP ਕੋਰ ਦੇ ਨਾਲ ਇੱਕ ਡਿਵਾਈਸ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰੋ ਅਤੇ ਹਾਰਡਵੇਅਰ ਵਿੱਚ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਦੀ ਪੁਸ਼ਟੀ ਕਰੋ।

ISO 9001:2015 ਰਜਿਸਟਰਡ

3. ਸ਼ੁਰੂ ਕਰਨਾ
683074 | 2022.04.28 ਹੈ
Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਹੇਠਾਂ ਦਿੱਤੇ ਓਪਰੇਸ਼ਨ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
· ਟੀਥਰਡ- ਤੁਹਾਡੇ ਬੋਰਡ ਅਤੇ ਹੋਸਟ ਕੰਪਿਊਟਰ ਦੇ ਵਿਚਕਾਰ ਕਨੈਕਸ਼ਨ ਦੇ ਨਾਲ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਵਾਲੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਅਣਮਿੱਥੇ ਸਮੇਂ ਲਈ ਚਲਾਉਣ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। ਟੈਥਰਡ ਮੋਡ ਲਈ ਇੱਕ ਸੀਰੀਅਲ ਸੰਯੁਕਤ ਟੈਸਟ ਐਕਸ਼ਨ ਗਰੁੱਪ (ਜੇTAG) ਕੇਬਲ ਜੇ ਵਿਚਕਾਰ ਜੁੜੀ ਹੋਈ ਹੈTAG ਤੁਹਾਡੇ ਬੋਰਡ ਅਤੇ ਹੋਸਟ ਕੰਪਿਊਟਰ 'ਤੇ ਪੋਰਟ, ਜੋ ਕਿ ਹਾਰਡਵੇਅਰ ਮੁਲਾਂਕਣ ਦੀ ਮਿਆਦ ਲਈ Intel Quartus Prime Programmer ਨੂੰ ਚਲਾ ਰਿਹਾ ਹੈ। ਪ੍ਰੋਗਰਾਮਰ ਨੂੰ ਸਿਰਫ਼ Intel Quartus Prime ਸੌਫਟਵੇਅਰ ਦੀ ਘੱਟੋ-ਘੱਟ ਸਥਾਪਨਾ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ, ਅਤੇ ਕਿਸੇ Intel Quartus Prime ਲਾਇਸੈਂਸ ਦੀ ਲੋੜ ਨਹੀਂ ਹੁੰਦੀ ਹੈ। ਹੋਸਟ ਕੰਪਿਊਟਰ J ਦੁਆਰਾ ਡਿਵਾਈਸ ਨੂੰ ਇੱਕ ਨਿਯਮਿਤ ਸਿਗਨਲ ਭੇਜ ਕੇ ਮੁਲਾਂਕਣ ਸਮੇਂ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਦਾ ਹੈTAG ਪੋਰਟ ਜੇਕਰ ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਸਾਰੇ ਲਾਇਸੰਸਸ਼ੁਦਾ IP ਕੋਰ ਟੈਥਰਡ ਮੋਡ ਦਾ ਸਮਰਥਨ ਕਰਦੇ ਹਨ, ਤਾਂ ਮੁਲਾਂਕਣ ਦਾ ਸਮਾਂ ਉਦੋਂ ਤੱਕ ਚੱਲਦਾ ਹੈ ਜਦੋਂ ਤੱਕ ਕਿਸੇ ਵੀ IP ਕੋਰ ਮੁਲਾਂਕਣ ਦੀ ਮਿਆਦ ਖਤਮ ਨਹੀਂ ਹੋ ਜਾਂਦੀ। ਜੇਕਰ ਸਾਰੇ IP ਕੋਰ ਬੇਅੰਤ ਮੁਲਾਂਕਣ ਸਮੇਂ ਦਾ ਸਮਰਥਨ ਕਰਦੇ ਹਨ, ਤਾਂ ਡਿਵਾਈਸ ਟਾਈਮ-ਆਊਟ ਨਹੀਂ ਹੁੰਦੀ ਹੈ।
· ਅਨਟੀਥਰਡ- ਸੀਮਤ ਸਮੇਂ ਲਈ ਲਾਇਸੰਸਸ਼ੁਦਾ IP ਵਾਲੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਚਲਾਉਣ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। ਜੇਕਰ ਡਿਵਾਈਸ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਚਲਾ ਰਹੇ ਹੋਸਟ ਕੰਪਿਊਟਰ ਤੋਂ ਡਿਸਕਨੈਕਟ ਹੋ ਜਾਂਦੀ ਹੈ ਤਾਂ IP ਕੋਰ ਅਨਟੀਥਰਡ ਮੋਡ ਵਿੱਚ ਵਾਪਸ ਆ ਜਾਂਦਾ ਹੈ। ਜੇਕਰ ਡਿਜ਼ਾਇਨ ਵਿੱਚ ਕੋਈ ਹੋਰ ਲਾਇਸੰਸਸ਼ੁਦਾ IP ਕੋਰ ਟੀਥਰਡ ਮੋਡ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦਾ ਹੈ ਤਾਂ IP ਕੋਰ ਵੀ ਅਨਟੀਥਰਡ ਮੋਡ ਵਿੱਚ ਵਾਪਸ ਆ ਜਾਂਦਾ ਹੈ।
ਜਦੋਂ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਕਿਸੇ ਵੀ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਲਈ ਮੁਲਾਂਕਣ ਦਾ ਸਮਾਂ ਸਮਾਪਤ ਹੋ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਡਿਜ਼ਾਈਨ ਕੰਮ ਕਰਨਾ ਬੰਦ ਕਰ ਦਿੰਦਾ ਹੈ। ਸਾਰੇ ਆਈਪੀ ਕੋਰ ਜੋ ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਮੁਲਾਂਕਣ ਮੋਡ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ ਜਦੋਂ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਕੋਈ ਵੀ ਆਈਪੀ ਕੋਰ ਦਾ ਸਮਾਂ ਸਮਾਪਤ ਹੁੰਦਾ ਹੈ। ਜਦੋਂ ਮੁਲਾਂਕਣ ਦਾ ਸਮਾਂ ਸਮਾਪਤ ਹੋ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਤੁਹਾਨੂੰ ਹਾਰਡਵੇਅਰ ਤਸਦੀਕ ਨੂੰ ਜਾਰੀ ਰੱਖਣ ਤੋਂ ਪਹਿਲਾਂ FPGA ਡਿਵਾਈਸ ਨੂੰ ਮੁੜ-ਪ੍ਰੋਗਰਾਮ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਉਤਪਾਦਨ ਲਈ IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਨੂੰ ਵਧਾਉਣ ਲਈ, IP ਕੋਰ ਲਈ ਇੱਕ ਪੂਰਾ ਉਤਪਾਦਨ ਲਾਇਸੰਸ ਖਰੀਦੋ।
ਇਸ ਤੋਂ ਪਹਿਲਾਂ ਕਿ ਤੁਸੀਂ ਇੱਕ ਗੈਰ-ਪ੍ਰਤੀਬੰਧਿਤ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਿਆਰ ਕਰ ਸਕੋ, ਤੁਹਾਨੂੰ ਲਾਇਸੈਂਸ ਖਰੀਦਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ ਇੱਕ ਪੂਰੀ ਉਤਪਾਦਨ ਲਾਇਸੈਂਸ ਕੁੰਜੀ ਤਿਆਰ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ file. Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਦੇ ਦੌਰਾਨ, ਕੰਪਾਈਲਰ ਸਿਰਫ ਇੱਕ ਸਮਾਂ-ਸੀਮਤ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਿਆਰ ਕਰਦਾ ਹੈ file ( _time_limited.sof) ਜੋ ਸਮਾਂ ਸੀਮਾ 'ਤੇ ਸਮਾਪਤ ਹੋ ਜਾਂਦੀ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 12

ਫੀਡਬੈਕ ਭੇਜੋ

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28

ਚਿੱਤਰ 3.

Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਪ੍ਰਵਾਹ
Intel FPGA IP ਲਾਇਬ੍ਰੇਰੀ ਦੇ ਨਾਲ Intel Quartus Prime Software ਨੂੰ ਇੰਸਟਾਲ ਕਰੋ

ਇੱਕ ਲਾਇਸੰਸਸ਼ੁਦਾ Intel FPGA IP ਕੋਰ ਨੂੰ ਪੈਰਾਮੀਟਰਾਈਜ਼ ਅਤੇ ਸਥਾਪਿਤ ਕਰੋ

ਇੱਕ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ ਵਿੱਚ IP ਦੀ ਪੁਸ਼ਟੀ ਕਰੋ

Intel Quartus Prime Software ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਕਰੋ

ਇੱਕ ਸਮਾਂ-ਸੀਮਿਤ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਿਆਰ ਕਰੋ File

Intel FPGA ਡਿਵਾਈਸ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰੋ ਅਤੇ ਬੋਰਡ 'ਤੇ ਕਾਰਵਾਈ ਦੀ ਪੁਸ਼ਟੀ ਕਰੋ
ਉਤਪਾਦਨ ਦੀ ਵਰਤੋਂ ਲਈ ਕੋਈ IP ਤਿਆਰ ਨਹੀਂ ਹੈ?
ਹਾਂ ਇੱਕ ਪੂਰਾ ਉਤਪਾਦਨ ਖਰੀਦੋ
IP ਲਾਇਸੰਸ

ਨੋਟ:

ਵਪਾਰਕ ਉਤਪਾਦਾਂ ਵਿੱਚ ਲਾਇਸੰਸਸ਼ੁਦਾ IP ਸ਼ਾਮਲ ਕਰੋ
ਪੈਰਾਮੀਟਰਾਈਜ਼ੇਸ਼ਨ ਕਦਮਾਂ ਅਤੇ ਲਾਗੂ ਕਰਨ ਦੇ ਵੇਰਵਿਆਂ ਲਈ ਹਰੇਕ IP ਕੋਰ ਦੀ ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
Intel IP ਕੋਰਾਂ ਨੂੰ ਪ੍ਰਤੀ-ਸੀਟ, ਸਥਾਈ ਆਧਾਰ 'ਤੇ ਲਾਇਸੈਂਸ ਦਿੰਦਾ ਹੈ। ਲਾਇਸੈਂਸ ਫੀਸ ਵਿੱਚ ਪਹਿਲੇ ਸਾਲ ਦੀ ਦੇਖਭਾਲ ਅਤੇ ਸਹਾਇਤਾ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ। ਤੁਹਾਨੂੰ ਪਹਿਲੇ ਸਾਲ ਤੋਂ ਬਾਅਦ ਅੱਪਡੇਟ, ਬੱਗ ਫਿਕਸ ਅਤੇ ਤਕਨੀਕੀ ਸਹਾਇਤਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਰੱਖ-ਰਖਾਅ ਦੇ ਇਕਰਾਰਨਾਮੇ ਨੂੰ ਰੀਨਿਊ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਤੁਹਾਨੂੰ ਪ੍ਰੋਗ੍ਰਾਮਿੰਗ ਬਣਾਉਣ ਤੋਂ ਪਹਿਲਾਂ, Intel FPGA IP ਕੋਰਾਂ ਲਈ ਇੱਕ ਪੂਰਾ ਉਤਪਾਦਨ ਲਾਇਸੰਸ ਖਰੀਦਣਾ ਚਾਹੀਦਾ ਹੈ ਜਿਸ ਲਈ ਇੱਕ ਉਤਪਾਦਨ ਲਾਇਸੈਂਸ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ fileਜਿਸ ਨੂੰ ਤੁਸੀਂ ਅਸੀਮਿਤ ਸਮੇਂ ਲਈ ਵਰਤ ਸਕਦੇ ਹੋ। Intel FPGA IP ਮੁਲਾਂਕਣ ਮੋਡ ਦੇ ਦੌਰਾਨ, ਕੰਪਾਈਲਰ ਸਿਰਫ ਇੱਕ ਸਮਾਂ-ਸੀਮਤ ਡਿਵਾਈਸ ਪ੍ਰੋਗਰਾਮਿੰਗ ਤਿਆਰ ਕਰਦਾ ਹੈ file ( _time_limited.sof) ਜੋ ਸਮਾਂ ਸੀਮਾ 'ਤੇ ਸਮਾਪਤ ਹੋ ਜਾਂਦੀ ਹੈ। ਆਪਣੀਆਂ ਉਤਪਾਦਨ ਲਾਇਸੰਸ ਕੁੰਜੀਆਂ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ, Intel FPGA ਸਵੈ-ਸੇਵਾ ਲਾਇਸੰਸਿੰਗ ਕੇਂਦਰ 'ਤੇ ਜਾਓ।
Intel FPGA ਸੌਫਟਵੇਅਰ ਲਾਈਸੈਂਸ ਸਮਝੌਤੇ ਲਾਇਸੰਸਸ਼ੁਦਾ IP ਕੋਰ, Intel Quartus Prime ਡਿਜ਼ਾਈਨ ਸੌਫਟਵੇਅਰ, ਅਤੇ ਸਾਰੇ ਗੈਰ-ਲਾਇਸੈਂਸ ਵਾਲੇ IP ਕੋਰਾਂ ਦੀ ਸਥਾਪਨਾ ਅਤੇ ਵਰਤੋਂ ਨੂੰ ਨਿਯੰਤ੍ਰਿਤ ਕਰਦੇ ਹਨ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 13

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ · Intel FPGA ਲਾਇਸੈਂਸਿੰਗ ਸਪੋਰਟ ਸੈਂਟਰ · Intel FPGA ਸੌਫਟਵੇਅਰ ਸਥਾਪਨਾ ਅਤੇ ਲਾਇਸੈਂਸਿੰਗ ਨਾਲ ਜਾਣ-ਪਛਾਣ
3.2 IP ਪੈਰਾਮੀਟਰ ਅਤੇ ਵਿਕਲਪ ਨਿਰਧਾਰਤ ਕਰਨਾ
IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਤੁਹਾਨੂੰ ਤੁਹਾਡੀ ਕਸਟਮ IP ਪਰਿਵਰਤਨ ਨੂੰ ਤੇਜ਼ੀ ਨਾਲ ਕੌਂਫਿਗਰ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ। Intel Quartus Prime Pro Edition ਸਾਫਟਵੇਅਰ ਵਿੱਚ IP ਵਿਕਲਪਾਂ ਅਤੇ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਨ ਲਈ ਹੇਠਾਂ ਦਿੱਤੇ ਕਦਮਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ।
1. ਜੇਕਰ ਤੁਹਾਡੇ ਕੋਲ ਪਹਿਲਾਂ ਹੀ ਕੋਈ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਪ੍ਰੋਜੈਕਟ ਨਹੀਂ ਹੈ ਜਿਸ ਵਿੱਚ ਤੁਹਾਡੇ F-Tile ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਨੂੰ ਏਕੀਕ੍ਰਿਤ ਕਰਨਾ ਹੈ, ਤਾਂ ਤੁਹਾਨੂੰ ਇੱਕ ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ। a Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਵਿੱਚ, ਕਲਿੱਕ ਕਰੋ File ਨਵਾਂ ਪ੍ਰੋਜੈਕਟ ਵਿਜ਼ਾਰਡ ਇੱਕ ਨਵਾਂ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ, ਜਾਂ File ਮੌਜੂਦਾ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹਣ ਲਈ ਪ੍ਰੋਜੈਕਟ ਖੋਲ੍ਹੋ। ਵਿਜ਼ਾਰਡ ਤੁਹਾਨੂੰ ਇੱਕ ਡਿਵਾਈਸ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ ਪੁੱਛਦਾ ਹੈ। ਬੀ. ਡਿਵਾਈਸ ਪਰਿਵਾਰ Intel Agilex ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰੋ ਅਤੇ ਇੱਕ ਉਤਪਾਦਨ F-ਟਾਈਲ ਡਿਵਾਈਸ ਚੁਣੋ ਜੋ IP ਲਈ ਸਪੀਡ ਗ੍ਰੇਡ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ। c. ਸਮਾਪਤ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
2. IP ਕੈਟਾਲਾਗ ਵਿੱਚ, F-Tile Serial Lite IV Intel FPGA IP ਲੱਭੋ ਅਤੇ ਚੁਣੋ। ਨਵੀਂ IP ਪਰਿਵਰਤਨ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
3. ਆਪਣੇ ਨਵੇਂ ਕਸਟਮ IP ਪਰਿਵਰਤਨ ਲਈ ਇੱਕ ਉੱਚ-ਪੱਧਰ ਦਾ ਨਾਮ ਦਿਓ। ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ IP ਪਰਿਵਰਤਨ ਸੈਟਿੰਗਾਂ ਨੂੰ ਏ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਦਾ ਹੈ file ਨਾਮ ਦਿੱਤਾ ਗਿਆ .ਆਈ.ਪੀ.
4. ਠੀਕ 'ਤੇ ਕਲਿੱਕ ਕਰੋ। ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਦਿਸਦਾ ਹੈ। 5. ਆਪਣੇ IP ਪਰਿਵਰਤਨ ਲਈ ਮਾਪਦੰਡ ਨਿਰਧਾਰਤ ਕਰੋ। ਲਈ ਪੈਰਾਮੀਟਰ ਸੈਕਸ਼ਨ ਵੇਖੋ
F-Tile Serial Lite IV Intel FPGA IP ਪੈਰਾਮੀਟਰਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ। 6. ਵਿਕਲਪਿਕ ਤੌਰ 'ਤੇ, ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ ਜਾਂ ਸੰਕਲਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਬਣਾਉਣ ਲਈ
exampਲੇ, ਡਿਜ਼ਾਇਨ ਸਾਬਕਾ ਵਿੱਚ ਨਿਰਦੇਸ਼ ਦੀ ਪਾਲਣਾ ਕਰੋampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ। 7. ਜਨਰੇਟ ਐਚਡੀਐਲ 'ਤੇ ਕਲਿੱਕ ਕਰੋ। ਜਨਰੇਸ਼ਨ ਡਾਇਲਾਗ ਬਾਕਸ ਦਿਸਦਾ ਹੈ। 8. ਆਉਟਪੁੱਟ ਦਿਓ file ਪੀੜ੍ਹੀ ਵਿਕਲਪ, ਅਤੇ ਫਿਰ ਜਨਰੇਟ 'ਤੇ ਕਲਿੱਕ ਕਰੋ। IP ਪਰਿਵਰਤਨ
files ਤੁਹਾਡੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਅਨੁਸਾਰ ਤਿਆਰ ਕਰਦਾ ਹੈ. 9. Finish 'ਤੇ ਕਲਿੱਕ ਕਰੋ। ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਉੱਚ ਪੱਧਰੀ .ip ਨੂੰ ਜੋੜਦਾ ਹੈ file ਮੌਜੂਦਾ ਨੂੰ
ਪ੍ਰੋਜੈਕਟ ਆਟੋਮੈਟਿਕ. ਜੇਕਰ ਤੁਹਾਨੂੰ ਦਸਤੀ .ip ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਕਿਹਾ ਜਾਂਦਾ ਹੈ file ਪ੍ਰੋਜੈਕਟ ਲਈ, ਪ੍ਰੋਜੈਕਟ ਜੋੜੋ/ਹਟਾਓ 'ਤੇ ਕਲਿੱਕ ਕਰੋ Fileਨੂੰ ਜੋੜਨ ਲਈ ਪ੍ਰੋਜੈਕਟ ਵਿੱਚ s file. 10. ਆਪਣੇ IP ਪਰਿਵਰਤਨ ਨੂੰ ਬਣਾਉਣ ਅਤੇ ਚਾਲੂ ਕਰਨ ਤੋਂ ਬਾਅਦ, ਪੋਰਟਾਂ ਨੂੰ ਕਨੈਕਟ ਕਰਨ ਲਈ ਢੁਕਵੇਂ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ ਬਣਾਓ ਅਤੇ ਕੋਈ ਵੀ ਉਚਿਤ ਪ੍ਰਤੀ-ਇਨਸਟੈਂਸ RTL ਪੈਰਾਮੀਟਰ ਸੈਟ ਕਰੋ।
ਪੰਨਾ 42 'ਤੇ ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਮਾਪਦੰਡ
3.3 ਪੈਦਾ ਕੀਤਾ File ਬਣਤਰ
Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਹੇਠਾਂ ਦਿੱਤੀ IP ਆਉਟਪੁੱਟ ਤਿਆਰ ਕਰਦਾ ਹੈ file ਬਣਤਰ.
ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ file ਡਿਜ਼ਾਈਨ ਦੀ ਬਣਤਰ ਸਾਬਕਾample, F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ Ex ਵੇਖੋampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 14

ਫੀਡਬੈਕ ਭੇਜੋ

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28

ਚਿੱਤਰ 4. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ Files
.ip - IP ਏਕੀਕਰਣ file

IP ਪਰਿਵਰਤਨ files

_ IP ਪਰਿਵਰਤਨ files

example_design

.cmp - VHDL ਕੰਪੋਨੈਂਟ ਘੋਸ਼ਣਾ file _bb.v - ਵੇਰੀਲੌਗ ਐਚਡੀਐਲ ਬਲੈਕ ਬਾਕਸ ਈਡੀਏ ਸੰਸਲੇਸ਼ਣ file _inst.v ਅਤੇ .vhd - ਐੱਸample instantiation ਟੈਂਪਲੇਟਸ .xml- XML ਰਿਪੋਰਟ file

Exampਤੁਹਾਡੇ IP ਕੋਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਸਥਾਨample fileਐੱਸ. ਡਿਫਾਲਟ ਟਿਕਾਣਾ ਸਾਬਕਾ ਹੈample_design, ਪਰ ਤੁਹਾਨੂੰ ਇੱਕ ਵੱਖਰਾ ਮਾਰਗ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ ਕਿਹਾ ਜਾਵੇਗਾ।

.qgsimc - ਵਾਧੇ ਵਾਲੇ ਪੁਨਰਜਨਮ ਨੂੰ ਸਮਰਥਨ ਦੇਣ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਪੈਰਾਮੀਟਰਾਂ ਦੀ ਸੂਚੀ ਬਣਾਉਂਦਾ ਹੈ .qgsynthc - ਵਾਧੇ ਵਾਲੇ ਪੁਨਰਜਨਮ ਨੂੰ ਸਮਰਥਨ ਦੇਣ ਲਈ ਸੰਸਲੇਸ਼ਣ ਮਾਪਦੰਡਾਂ ਦੀ ਸੂਚੀ ਬਣਾਉਂਦਾ ਹੈ

.qip - IP ਸੰਸਲੇਸ਼ਣ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ files

_generation.rpt- IP ਜਨਰੇਸ਼ਨ ਰਿਪੋਰਟ

.sopcinfo- ਸਾਫਟਵੇਅਰ ਟੂਲ-ਚੇਨ ਏਕੀਕਰਣ file .html- ਕਨੈਕਸ਼ਨ ਅਤੇ ਮੈਮੋਰੀ ਮੈਪ ਡੇਟਾ

.csv - ਅਸਾਈਨਮੈਂਟ ਪਿੰਨ ਕਰੋ file

.spd - ਵਿਅਕਤੀਗਤ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ ਨੂੰ ਜੋੜਦਾ ਹੈ

ਸਿਮ ਸਿਮੂਲੇਸ਼ਨ files

synth IP ਸੰਸਲੇਸ਼ਣ files

.v ਸਿਖਰ-ਪੱਧਰੀ ਸਿਮੂਲੇਸ਼ਨ file

.v ਸਿਖਰ-ਪੱਧਰ ਦਾ IP ਸੰਸਲੇਸ਼ਣ file

ਸਿਮੂਲੇਟਰ ਸਕ੍ਰਿਪਟਾਂ

ਸਬਕੋਰ ਲਾਇਬ੍ਰੇਰੀਆਂ

ਸਿੰਥ
ਸਬਕੋਰ ਸੰਸਲੇਸ਼ਣ files

ਸਿਮ
ਸਬਕੋਰ ਸਿਮੂਲੇਸ਼ਨ files

ਸਾਰਣੀ 9.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਤਿਆਰ ਕੀਤਾ ਗਿਆ Files

File ਨਾਮ

ਵਰਣਨ

.ਆਈ.ਪੀ

ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ ਜਾਂ ਉੱਚ-ਪੱਧਰੀ IP ਪਰਿਵਰਤਨ file. ਉਹ ਨਾਮ ਹੈ ਜੋ ਤੁਸੀਂ ਆਪਣੀ IP ਪਰਿਵਰਤਨ ਦਿੰਦੇ ਹੋ।

.cmp

VHDL ਕੰਪੋਨੈਂਟ ਘੋਸ਼ਣਾ (.cmp) file ਇੱਕ ਪਾਠ ਹੈ file ਜਿਸ ਵਿੱਚ ਸਥਾਨਕ ਜੈਨਰਿਕ ਅਤੇ ਪੋਰਟ ਪਰਿਭਾਸ਼ਾਵਾਂ ਹਨ ਜੋ ਤੁਸੀਂ VHDL ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਵਰਤ ਸਕਦੇ ਹੋ files.

.html

ਇੱਕ ਰਿਪੋਰਟ ਜਿਸ ਵਿੱਚ ਕੁਨੈਕਸ਼ਨ ਦੀ ਜਾਣਕਾਰੀ, ਇੱਕ ਮੈਮੋਰੀ ਨਕਸ਼ਾ ਜਿਸ ਵਿੱਚ ਹਰੇਕ ਮਾਲਕ ਦੇ ਸਬੰਧ ਵਿੱਚ ਹਰੇਕ ਨੌਕਰ ਦਾ ਪਤਾ ਦਿਖਾਇਆ ਜਾਂਦਾ ਹੈ ਜਿਸ ਨਾਲ ਇਹ ਜੁੜਿਆ ਹੋਇਆ ਹੈ, ਅਤੇ ਪੈਰਾਮੀਟਰ ਅਸਾਈਨਮੈਂਟ।

_generation.rpt

IP ਜਾਂ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਜਨਰੇਸ਼ਨ ਲੌਗ file. IP ਬਣਾਉਣ ਦੌਰਾਨ ਸੁਨੇਹਿਆਂ ਦਾ ਸਾਰ।

.qgsimc

ਵਾਧੇ ਵਾਲੇ ਪੁਨਰਜਨਮ ਨੂੰ ਸਮਰਥਨ ਦੇਣ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਪੈਰਾਮੀਟਰਾਂ ਦੀ ਸੂਚੀ ਬਣਾਉਂਦਾ ਹੈ।

.qgsynthc

ਸੰਸ਼ਲੇਸ਼ਣ ਦੇ ਮਾਪਦੰਡਾਂ ਨੂੰ ਵਾਧੇ ਵਾਲੇ ਪੁਨਰਜਨਮ ਦਾ ਸਮਰਥਨ ਕਰਨ ਲਈ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ।

.qip

Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ IP ਕੰਪੋਨੈਂਟ ਨੂੰ ਏਕੀਕ੍ਰਿਤ ਅਤੇ ਕੰਪਾਇਲ ਕਰਨ ਲਈ IP ਕੰਪੋਨੈਂਟ ਬਾਰੇ ਸਾਰੀ ਲੋੜੀਂਦੀ ਜਾਣਕਾਰੀ ਰੱਖਦਾ ਹੈ।
ਜਾਰੀ…

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 15

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28

File ਨਾਮ .sopcinfo
.csv .spd _bb.v _inst.v ਜਾਂ _inst.vhd .regmap
.svd
.ਵੀ ਜਾਂ .vhd ਸਲਾਹਕਾਰ/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

ਵਰਣਨ
ਤੁਹਾਡੇ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ ਵਿੱਚ ਕਨੈਕਸ਼ਨਾਂ ਅਤੇ IP ਕੰਪੋਨੈਂਟ ਮਾਪਦੰਡਾਂ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਤੁਸੀਂ IP ਭਾਗਾਂ ਲਈ ਸੌਫਟਵੇਅਰ ਡਰਾਈਵਰ ਵਿਕਸਿਤ ਕਰਦੇ ਹੋ ਤਾਂ ਤੁਸੀਂ ਲੋੜਾਂ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਇਸਦੀ ਸਮੱਗਰੀ ਨੂੰ ਪਾਰਸ ਕਰ ਸਕਦੇ ਹੋ। ਡਾਊਨਸਟ੍ਰੀਮ ਟੂਲ ਜਿਵੇਂ ਕਿ Nios® II ਟੂਲ ਚੇਨ ਇਸਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ file. .sopcinfo file ਅਤੇ ਸਿਸਟਮ.ਐਚ file ਨਿਓਸ II ਟੂਲ ਚੇਨ ਲਈ ਤਿਆਰ ਕੀਤੀ ਗਈ ਹਰ ਇੱਕ ਮਾਲਕ ਦੇ ਅਨੁਸਾਰੀ ਹਰ ਇੱਕ ਨੌਕਰ ਲਈ ਪਤਾ ਨਕਸ਼ੇ ਦੀ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਕਰਦੀ ਹੈ ਜੋ ਸਲੇਵ ਤੱਕ ਪਹੁੰਚ ਕਰਦਾ ਹੈ। ਕਿਸੇ ਖਾਸ ਸਲੇਵ ਕੰਪੋਨੈਂਟ ਨੂੰ ਐਕਸੈਸ ਕਰਨ ਲਈ ਵੱਖ-ਵੱਖ ਮਾਸਟਰਾਂ ਕੋਲ ਇੱਕ ਵੱਖਰਾ ਪਤਾ ਨਕਸ਼ਾ ਹੋ ਸਕਦਾ ਹੈ।
IP ਕੰਪੋਨੈਂਟ ਦੀ ਅੱਪਗ੍ਰੇਡ ਸਥਿਤੀ ਬਾਰੇ ਜਾਣਕਾਰੀ ਰੱਖਦਾ ਹੈ।
ਲੋੜੀਂਦਾ ਇੰਪੁੱਟ file ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰਾਂ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ ਬਣਾਉਣ ਲਈ ip-make-simscript ਲਈ। ਐੱਸ.ਪੀ.ਡੀ file ਦੀ ਇੱਕ ਸੂਚੀ ਸ਼ਾਮਿਲ ਹੈ files ਸਿਮੂਲੇਸ਼ਨ ਲਈ ਤਿਆਰ ਕੀਤਾ ਗਿਆ ਹੈ, ਯਾਦਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਦੇ ਨਾਲ ਜੋ ਤੁਸੀਂ ਸ਼ੁਰੂ ਕਰ ਸਕਦੇ ਹੋ।
ਤੁਸੀਂ ਵੇਰੀਲੌਗ ਬਲੈਕ-ਬਾਕਸ (_bb.v) ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ file ਬਲੈਕ ਬਾਕਸ ਦੇ ਰੂਪ ਵਿੱਚ ਵਰਤਣ ਲਈ ਇੱਕ ਖਾਲੀ ਮੋਡੀਊਲ ਘੋਸ਼ਣਾ ਦੇ ਰੂਪ ਵਿੱਚ।
HDL ਸਾਬਕਾample instantiation ਟੈਮਪਲੇਟ. ਤੁਸੀਂ ਇਸ ਦੀ ਸਮੱਗਰੀ ਨੂੰ ਕਾਪੀ ਅਤੇ ਪੇਸਟ ਕਰ ਸਕਦੇ ਹੋ file ਤੁਹਾਡੇ HDL ਵਿੱਚ file IP ਪਰਿਵਰਤਨ ਨੂੰ ਚਾਲੂ ਕਰਨ ਲਈ।
ਜੇਕਰ IP ਵਿੱਚ ਰਜਿਸਟਰ ਜਾਣਕਾਰੀ ਹੈ, .regmap file ਪੈਦਾ ਕਰਦਾ ਹੈ। .regmap file ਮਾਸਟਰ ਅਤੇ ਸਲੇਵ ਇੰਟਰਫੇਸ ਦੀ ਰਜਿਸਟਰ ਮੈਪ ਜਾਣਕਾਰੀ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ। ਇਹ file .sopcinfo ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ file ਸਿਸਟਮ ਬਾਰੇ ਵਧੇਰੇ ਵਿਸਤ੍ਰਿਤ ਰਜਿਸਟਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਕੇ। ਇਹ ਰਜਿਸਟਰ ਡਿਸਪਲੇਅ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ views ਅਤੇ ਸਿਸਟਮ ਕੰਸੋਲ ਵਿੱਚ ਉਪਭੋਗਤਾ ਅਨੁਕੂਲਿਤ ਅੰਕੜੇ।
ਹਾਰਡ ਪ੍ਰੋਸੈਸਰ ਸਿਸਟਮ (HPS) ਸਿਸਟਮ ਡੀਬੱਗ ਟੂਲਸ ਦੀ ਆਗਿਆ ਦਿੰਦਾ ਹੈ view ਇੱਕ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿਸਟਮ ਵਿੱਚ HPS ਨਾਲ ਜੁੜੇ ਪੈਰੀਫਿਰਲਾਂ ਦੇ ਰਜਿਸਟਰ ਨਕਸ਼ੇ। ਸੰਸਲੇਸ਼ਣ ਦੇ ਦੌਰਾਨ, .svd fileਸਿਸਟਮ ਕੰਸੋਲ ਮਾਸਟਰਾਂ ਨੂੰ ਦਿਖਾਈ ਦੇਣ ਵਾਲੇ ਸਲੇਵ ਇੰਟਰਫੇਸਾਂ ਲਈ s ਨੂੰ .sof ਵਿੱਚ ਸਟੋਰ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। file ਡੀਬੱਗ ਭਾਗ ਵਿੱਚ. ਸਿਸਟਮ ਕੰਸੋਲ ਇਸ ਭਾਗ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ, ਜਿਸ ਨੂੰ ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਰਜਿਸਟਰ ਮੈਪ ਜਾਣਕਾਰੀ ਲਈ ਪੁੱਛਗਿੱਛ ਕਰ ਸਕਦਾ ਹੈ। ਸਿਸਟਮ ਸਲੇਵਜ਼ ਲਈ, ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਨਾਮ ਦੁਆਰਾ ਰਜਿਸਟਰਾਂ ਤੱਕ ਪਹੁੰਚ ਕਰ ਸਕਦਾ ਹੈ।
ਐਚ.ਡੀ.ਐਲ files ਜੋ ਸੰਸਲੇਸ਼ਣ ਜਾਂ ਸਿਮੂਲੇਸ਼ਨ ਲਈ ਹਰੇਕ ਸਬਮੋਡਿਊਲ ਜਾਂ ਚਾਈਲਡ ਆਈਪੀ ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ।
ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਸੈਟ ਅਪ ਕਰਨ ਅਤੇ ਚਲਾਉਣ ਲਈ ਇੱਕ ModelSim*/QuestaSim* ਸਕ੍ਰਿਪਟ msim_setup.tcl ਰੱਖਦਾ ਹੈ।
VCS* ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਸੈਟ ਅਪ ਕਰਨ ਅਤੇ ਚਲਾਉਣ ਲਈ ਇੱਕ ਸ਼ੈੱਲ ਸਕ੍ਰਿਪਟ vcs_setup.sh ਰੱਖਦਾ ਹੈ। ਇੱਕ ਸ਼ੈੱਲ ਸਕ੍ਰਿਪਟ vcsmx_setup.sh ਅਤੇ synopsys_sim.setup ਰੱਖਦਾ ਹੈ file VCS MX ਸਿਮੂਲੇਸ਼ਨ ਸਥਾਪਤ ਕਰਨ ਅਤੇ ਚਲਾਉਣ ਲਈ।
ਇੱਕ ਸ਼ੈੱਲ ਸਕ੍ਰਿਪਟ xcelium_setup.sh ਅਤੇ ਹੋਰ ਸੈੱਟਅੱਪ ਰੱਖਦਾ ਹੈ files Xcelium* ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਸੈੱਟਅੱਪ ਅਤੇ ਚਲਾਉਣ ਲਈ।
HDL ਰੱਖਦਾ ਹੈ fileIP ਸਬਮੋਡਿਊਲ ਲਈ s.
ਹਰੇਕ ਤਿਆਰ ਕੀਤੀ ਚਾਈਲਡ IP ਡਾਇਰੈਕਟਰੀ ਲਈ, ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਸਿੰਥ/ ਅਤੇ ਸਿਮ/ ਉਪ-ਡਾਇਰੈਕਟਰੀਆਂ ਤਿਆਰ ਕਰਦਾ ਹੈ।

3.4 Intel FPGA IP ਕੋਰ ਦੀ ਨਕਲ ਕਰਨਾ
Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਖਾਸ EDA ਸਿਮੂਲੇਟਰਾਂ ਵਿੱਚ IP ਕੋਰ RTL ਸਿਮੂਲੇਸ਼ਨ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। IP ਜਨਰੇਸ਼ਨ ਵਿਕਲਪਿਕ ਤੌਰ 'ਤੇ ਸਿਮੂਲੇਸ਼ਨ ਬਣਾਉਂਦਾ ਹੈ files, ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ ਸਮੇਤ, ਕੋਈ ਵੀ ਟੈਸਟਬੈਂਚ (ਜਾਂ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ), ਅਤੇ ਹਰੇਕ IP ਕੋਰ ਲਈ ਵਿਕਰੇਤਾ-ਵਿਸ਼ੇਸ਼ ਸਿਮੂਲੇਟਰ ਸੈੱਟਅੱਪ ਸਕ੍ਰਿਪਟਾਂ। ਤੁਸੀਂ ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ ਅਤੇ ਕਿਸੇ ਵੀ ਟੈਸਟਬੈਂਚ ਜਾਂ ਸਾਬਕਾ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋampਸਿਮੂਲੇਸ਼ਨ ਲਈ le ਡਿਜ਼ਾਈਨ. IP ਜਨਰੇਸ਼ਨ ਆਉਟਪੁੱਟ ਵਿੱਚ ਕਿਸੇ ਵੀ ਟੈਸਟਬੈਂਚ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ ਅਤੇ ਚਲਾਉਣ ਲਈ ਸਕ੍ਰਿਪਟਾਂ ਵੀ ਸ਼ਾਮਲ ਹੋ ਸਕਦੀਆਂ ਹਨ। ਸਕ੍ਰਿਪਟਾਂ ਉਹਨਾਂ ਸਾਰੇ ਮਾਡਲਾਂ ਜਾਂ ਲਾਇਬ੍ਰੇਰੀਆਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦੀਆਂ ਹਨ ਜਿਹਨਾਂ ਦੀ ਤੁਹਾਨੂੰ ਆਪਣੇ IP ਕੋਰ ਦੀ ਨਕਲ ਕਰਨ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 16

ਫੀਡਬੈਕ ਭੇਜੋ

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28

Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਕਈ ਸਿਮੂਲੇਟਰਾਂ ਨਾਲ ਏਕੀਕਰਣ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ ਤੁਹਾਡੇ ਆਪਣੇ ਸਕ੍ਰਿਪਟਡ ਅਤੇ ਕਸਟਮ ਸਿਮੂਲੇਸ਼ਨ ਪ੍ਰਵਾਹਾਂ ਸਮੇਤ ਮਲਟੀਪਲ ਸਿਮੂਲੇਸ਼ਨ ਪ੍ਰਵਾਹਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਜੋ ਵੀ ਪ੍ਰਵਾਹ ਚੁਣਦੇ ਹੋ, IP ਕੋਰ ਸਿਮੂਲੇਸ਼ਨ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਕਦਮ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ:
1. IP HDL, ਟੈਸਟਬੈਂਚ (ਜਾਂ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ), ਅਤੇ ਸਿਮੂਲੇਟਰ ਸੈੱਟਅੱਪ ਸਕ੍ਰਿਪਟ files.
2. ਆਪਣੇ ਸਿਮੂਲੇਟਰ ਵਾਤਾਵਰਨ ਅਤੇ ਕਿਸੇ ਵੀ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ ਨੂੰ ਸੈਟ ਅਪ ਕਰੋ।
3. ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ ਲਾਇਬ੍ਰੇਰੀਆਂ ਨੂੰ ਕੰਪਾਇਲ ਕਰੋ।
4. ਆਪਣਾ ਸਿਮੂਲੇਟਰ ਚਲਾਓ।

3.4.1. ਸਿਮੂਲੇਟ ਕਰਨਾ ਅਤੇ ਡਿਜ਼ਾਈਨ ਦੀ ਪੁਸ਼ਟੀ ਕਰਨਾ

ਮੂਲ ਰੂਪ ਵਿੱਚ, ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਸਿਮੂਲੇਟਰ-ਵਿਸ਼ੇਸ਼ ਸਕ੍ਰਿਪਟਾਂ ਤਿਆਰ ਕਰਦਾ ਹੈ ਜਿਸ ਵਿੱਚ ਇੰਟੇਲ FPGA IP ਮਾਡਲਾਂ ਅਤੇ ਸਿਮੂਲੇਸ਼ਨ ਮਾਡਲ ਲਾਇਬ੍ਰੇਰੀ ਨੂੰ ਕੰਪਾਇਲ, ਵਿਸਤ੍ਰਿਤ, ਅਤੇ ਸਿਮੂਲੇਟ ਕਰਨ ਲਈ ਕਮਾਂਡਾਂ ਸ਼ਾਮਲ ਹੁੰਦੀਆਂ ਹਨ। fileਐੱਸ. ਤੁਸੀਂ ਕਮਾਂਡਾਂ ਨੂੰ ਆਪਣੀ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ ਸਕ੍ਰਿਪਟ ਵਿੱਚ ਕਾਪੀ ਕਰ ਸਕਦੇ ਹੋ, ਜਾਂ ਇਹਨਾਂ ਨੂੰ ਸੰਪਾਦਿਤ ਕਰ ਸਕਦੇ ਹੋ fileਤੁਹਾਡੇ ਡਿਜ਼ਾਈਨ ਅਤੇ ਟੈਸਟਬੈਂਚ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ, ਵਿਸਤ੍ਰਿਤ ਕਰਨ ਅਤੇ ਸਿਮੂਲੇਟ ਕਰਨ ਲਈ ਕਮਾਂਡਾਂ ਜੋੜਨ ਲਈ।

ਸਾਰਣੀ 10. Intel FPGA IP ਕੋਰ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟਾਂ

ਸਿਮੂਲੇਟਰ

File ਡਾਇਰੈਕਟਰੀ

ਮਾਡਲਸਿਮ

_ਸਿਮ/ਮੰਤਰ

ਕੁਐਸਟਾਸਿਮ

ਵੀ.ਸੀ.ਐਸ

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

ਐਕਸੇਲੀਅਮ

_sim/xcelium

ਸਕ੍ਰਿਪਟ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5 ਹੋਰ EDA ਟੂਲਸ ਵਿੱਚ IP ਕੋਰ ਨੂੰ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨਾ
ਵਿਕਲਪਿਕ ਤੌਰ 'ਤੇ, ਕਿਸੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸਿੰਥੇਸਾਈਜ਼ ਕਰਨ ਲਈ ਇੱਕ ਹੋਰ ਸਮਰਥਿਤ EDA ਟੂਲ ਦੀ ਵਰਤੋਂ ਕਰੋ ਜਿਸ ਵਿੱਚ Intel FPGA IP ਕੋਰ ਸ਼ਾਮਲ ਹਨ। ਜਦੋਂ ਤੁਸੀਂ IP ਕੋਰ ਸੰਸਲੇਸ਼ਣ ਤਿਆਰ ਕਰਦੇ ਹੋ fileਥਰਡ-ਪਾਰਟੀ EDA ਸਿੰਥੇਸਿਸ ਟੂਲਸ ਦੇ ਨਾਲ ਵਰਤਣ ਲਈ, ਤੁਸੀਂ ਇੱਕ ਖੇਤਰ ਅਤੇ ਸਮਾਂ ਅਨੁਮਾਨ ਨੈੱਟਲਿਸਟ ਬਣਾ ਸਕਦੇ ਹੋ। ਜਨਰੇਸ਼ਨ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ, ਆਪਣੀ IP ਪਰਿਵਰਤਨ ਨੂੰ ਅਨੁਕੂਲਿਤ ਕਰਦੇ ਸਮੇਂ ਤੀਜੀ-ਧਿਰ EDA ਸੰਸਲੇਸ਼ਣ ਟੂਲਸ ਲਈ ਸਮਾਂ ਅਤੇ ਸਰੋਤ ਅਨੁਮਾਨ ਬਣਾਓ ਨੂੰ ਚਾਲੂ ਕਰੋ।
ਖੇਤਰ ਅਤੇ ਸਮੇਂ ਦਾ ਅਨੁਮਾਨ ਨੈੱਟਲਿਸਟ IP ਕੋਰ ਕਨੈਕਟੀਵਿਟੀ ਅਤੇ ਆਰਕੀਟੈਕਚਰ ਦਾ ਵਰਣਨ ਕਰਦਾ ਹੈ, ਪਰ ਅਸਲ ਕਾਰਜਸ਼ੀਲਤਾ ਬਾਰੇ ਵੇਰਵੇ ਸ਼ਾਮਲ ਨਹੀਂ ਕਰਦਾ ਹੈ। ਇਹ ਜਾਣਕਾਰੀ ਕੁਝ ਥਰਡ-ਪਾਰਟੀ ਸਿੰਥੇਸਿਸ ਟੂਲਸ ਨੂੰ ਖੇਤਰ ਅਤੇ ਸਮੇਂ ਦੇ ਅਨੁਮਾਨਾਂ ਦੀ ਬਿਹਤਰ ਰਿਪੋਰਟ ਕਰਨ ਲਈ ਸਮਰੱਥ ਬਣਾਉਂਦੀ ਹੈ। ਇਸ ਤੋਂ ਇਲਾਵਾ, ਸਿੰਥੇਸਿਸ ਟੂਲ ਸਮਾਂ-ਸੰਚਾਲਿਤ ਅਨੁਕੂਲਤਾਵਾਂ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਅਤੇ ਨਤੀਜਿਆਂ ਦੀ ਗੁਣਵੱਤਾ ਨੂੰ ਬਿਹਤਰ ਬਣਾਉਣ ਲਈ ਸਮੇਂ ਦੀ ਜਾਣਕਾਰੀ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹਨ।
Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਤਿਆਰ ਕਰਦਾ ਹੈ _syn.v ਨੈੱਟਲਿਸਟ file ਵੇਰੀਲੌਗ HDL ਫਾਰਮੈਟ ਵਿੱਚ, ਆਉਟਪੁੱਟ ਦੀ ਪਰਵਾਹ ਕੀਤੇ ਬਿਨਾਂ file ਤੁਹਾਡੇ ਦੁਆਰਾ ਨਿਰਧਾਰਤ ਫਾਰਮੈਟ. ਜੇਕਰ ਤੁਸੀਂ ਸੰਸਲੇਸ਼ਣ ਲਈ ਇਸ ਨੈੱਟਲਿਸਟ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ IP ਕੋਰ ਰੈਪਰ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ file .ਵੀ ਜਾਂ ਤੁਹਾਡੇ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਵਿੱਚ .vhd.

(7) ਜੇਕਰ ਤੁਸੀਂ EDA ਟੂਲ ਵਿਕਲਪ ਨੂੰ ਸੈਟ ਅਪ ਨਹੀਂ ਕੀਤਾ- ਜੋ ਤੁਹਾਨੂੰ Intel Quartus Prime ਸੌਫਟਵੇਅਰ ਤੋਂ ਤੀਜੀ-ਧਿਰ EDA ਸਿਮੂਲੇਟਰ ਸ਼ੁਰੂ ਕਰਨ ਦੇ ਯੋਗ ਬਣਾਉਂਦਾ ਹੈ-ਇਸ ਸਕ੍ਰਿਪਟ ਨੂੰ ModelSim ਜਾਂ QuestaSim ਸਿਮੂਲੇਟਰ Tcl ਕੰਸੋਲ (Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਵਿੱਚ ਨਹੀਂ) ਵਿੱਚ ਚਲਾਓ। Tcl ਕੰਸੋਲ) ਕਿਸੇ ਵੀ ਤਰੁਟੀ ਤੋਂ ਬਚਣ ਲਈ.

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 17

3. ਸ਼ੁਰੂ ਕਰਨਾ 683074 | 2022.04.28
3.6 ਪੂਰਾ ਡਿਜ਼ਾਈਨ ਕੰਪਾਇਲ ਕਰਨਾ
ਤੁਸੀਂ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ ਲਈ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਵਿੱਚ ਪ੍ਰੋਸੈਸਿੰਗ ਮੀਨੂ 'ਤੇ ਸਟਾਰਟ ਕੰਪਾਈਲੇਸ਼ਨ ਕਮਾਂਡ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 18

ਫੀਡਬੈਕ ਭੇਜੋ

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ

ਚਿੱਤਰ 5.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿੱਚ MAC ਅਤੇ Ethernet PCS ਸ਼ਾਮਲ ਹਨ। MAC MII ਇੰਟਰਫੇਸ ਰਾਹੀਂ ਕਸਟਮ PCS ਨਾਲ ਸੰਚਾਰ ਕਰਦਾ ਹੈ।

IP ਦੋ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
· PAM4-ਚੋਣ ਲਈ 1 ਤੋਂ 12 ਨੰਬਰ ਦੀਆਂ ਲੇਨਾਂ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। IP ਹਮੇਸ਼ਾ PAM4 ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਹਰੇਕ ਲੇਨ ਲਈ ਦੋ PCS ਚੈਨਲਾਂ ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ।
· NRZ - ਚੋਣ ਲਈ 1 ਤੋਂ 16 ਨੰਬਰ ਦੀਆਂ ਲੇਨਾਂ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।

ਹਰੇਕ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਦੋ ਡਾਟਾ ਮੋਡਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:
· ਬੇਸਿਕ ਮੋਡ–ਇਹ ਇੱਕ ਸ਼ੁੱਧ ਸਟ੍ਰੀਮਿੰਗ ਮੋਡ ਹੈ ਜਿੱਥੇ ਬੈਂਡਵਿਡਥ ਨੂੰ ਵਧਾਉਣ ਲਈ ਸ਼ੁਰੂਆਤੀ-ਪੈਕੇਟ, ਖਾਲੀ ਚੱਕਰ ਅਤੇ ਪੈਕੇਟ ਦੇ ਅੰਤ ਤੋਂ ਬਿਨਾਂ ਡਾਟਾ ਭੇਜਿਆ ਜਾਂਦਾ ਹੈ। IP ਇੱਕ ਬਰਸਟ ਦੀ ਸ਼ੁਰੂਆਤ ਦੇ ਰੂਪ ਵਿੱਚ ਪਹਿਲਾ ਵੈਧ ਡੇਟਾ ਲੈਂਦਾ ਹੈ।

ਬੇਸਿਕ ਮੋਡ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_ਡਾਟਾ

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 ਰਜਿਸਟਰਡ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 6.

· ਫੁੱਲ ਮੋਡ-ਇਹ ਪੈਕੇਟ ਮੋਡ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਹੈ। ਇਸ ਮੋਡ ਵਿੱਚ, IP ਇੱਕ ਪੈਕੇਟ ਦੇ ਸ਼ੁਰੂ ਅਤੇ ਅੰਤ ਵਿੱਚ ਇੱਕ ਬਰਸਟ ਅਤੇ ਇੱਕ ਸਿੰਕ ਚੱਕਰ ਨੂੰ ਡੈਲੀਮੀਟਰਾਂ ਵਜੋਂ ਭੇਜਦਾ ਹੈ।

ਪੂਰਾ ਮੋਡ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ · F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਓਵਰview ਪੰਨਾ 6 'ਤੇ · F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

4.1 TX ਡਾਟਾਪਾਥ
TX ਡੇਟਾਪਾਥ ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਭਾਗ ਹੁੰਦੇ ਹਨ: · MAC ਅਡਾਪਟਰ · ਨਿਯੰਤਰਣ ਸ਼ਬਦ ਸੰਮਿਲਨ ਬਲਾਕ · CRC · MII ਏਨਕੋਡਰ · PCS ਬਲਾਕ · PMA ਬਲਾਕ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 20

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28
ਚਿੱਤਰ 7. TX ਡਾਟਾਪਾਥ

ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ

TX MAC

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ

MAC ਅਡਾਪਟਰ

ਨਿਯੰਤਰਣ ਸ਼ਬਦ ਸੰਮਿਲਨ

ਸੀ.ਆਰ.ਸੀ

MII ਏਨਕੋਡਰ

MII ਇੰਟਰਫੇਸ ਕਸਟਮ ਪੀ.ਸੀ.ਐਸ
PCS ਅਤੇ PMA

ਹੋਰ FPGA ਡਿਵਾਈਸ ਲਈ TX ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ

4.1.1. TX MAC ਅਡਾਪਟਰ
TX MAC ਅਡਾਪਟਰ Avalon® ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਉਪਭੋਗਤਾ ਤਰਕ ਨੂੰ ਡੇਟਾ ਸੰਚਾਰ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਦਾ ਹੈ। ਇਹ ਬਲਾਕ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਪ੍ਰਸਾਰਣ ਅਤੇ ਪ੍ਰਵਾਹ ਨਿਯੰਤਰਣ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ.

ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਦਾ ਤਬਾਦਲਾ ਕਰਨਾ

ਫੁੱਲ ਮੋਡ ਵਿੱਚ, IP tx_is_usr_cmd ਸਿਗਨਲ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਜਿਸਦੀ ਵਰਤੋਂ ਤੁਸੀਂ ਉਪਭੋਗਤਾ-ਪ੍ਰਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਚੱਕਰ ਜਿਵੇਂ ਕਿ XOFF/XON ਉਪਭੋਗਤਾ ਤਰਕ ਨੂੰ ਸੰਚਾਰਿਤ ਕਰਨ ਲਈ ਕਰ ਸਕਦੇ ਹੋ। ਤੁਸੀਂ ਇਸ ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਕੇ ਅਤੇ tx_avs_startofpacket ਅਤੇ tx_avs_valid ਸਿਗਨਲਾਂ ਦੇ ਦਾਅਵੇ ਦੇ ਨਾਲ tx_avs_data ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਜਾਣਕਾਰੀ ਨੂੰ ਟ੍ਰਾਂਸਫਰ ਕਰ ਸਕਦੇ ਹੋ। ਬਲਾਕ ਫਿਰ ਦੋ ਚੱਕਰਾਂ ਲਈ tx_avs_ready ਨੂੰ ਡੀਸਰਟ ਕਰਦਾ ਹੈ।

ਨੋਟ:

ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਵਿਸ਼ੇਸ਼ਤਾ ਕੇਵਲ ਫੁੱਲ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 21

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 8.

ਵਹਾਅ ਕੰਟਰੋਲ

ਅਜਿਹੀਆਂ ਸਥਿਤੀਆਂ ਹਨ ਜਿੱਥੇ TX MAC ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ ਡੇਟਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਤਿਆਰ ਨਹੀਂ ਹੈ ਜਿਵੇਂ ਕਿ ਲਿੰਕ ਰੀ-ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਦੌਰਾਨ ਜਾਂ ਜਦੋਂ ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ ਸੰਚਾਰ ਲਈ ਕੋਈ ਡੇਟਾ ਉਪਲਬਧ ਨਹੀਂ ਹੁੰਦਾ ਹੈ। ਇਹਨਾਂ ਸਥਿਤੀਆਂ ਦੇ ਕਾਰਨ ਡੇਟਾ ਦੇ ਨੁਕਸਾਨ ਤੋਂ ਬਚਣ ਲਈ, IP ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ ਡੇਟਾ ਪ੍ਰਵਾਹ ਨੂੰ ਨਿਯੰਤਰਿਤ ਕਰਨ ਲਈ tx_avs_ready ਸਿਗਨਲ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਹੇਠ ਲਿਖੀਆਂ ਸਥਿਤੀਆਂ ਵਾਪਰਦੀਆਂ ਹਨ ਤਾਂ IP ਸਿਗਨਲ ਨੂੰ ਡੀਸਰਟ ਕਰਦਾ ਹੈ:
· ਜਦੋਂ tx_avs_startofpacket ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, tx_avs_ready ਨੂੰ ਇੱਕ ਘੜੀ ਚੱਕਰ ਲਈ ਛੱਡ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ।
· ਜਦੋਂ tx_avs_endofpacket ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, tx_avs_ready ਨੂੰ ਇੱਕ ਘੜੀ ਚੱਕਰ ਲਈ ਛੱਡ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ।
· ਜਦੋਂ ਕਿਸੇ ਵੀ ਪੇਅਰਡ CWs ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ tx_avs_ready ਨੂੰ ਦੋ ਘੜੀਆਂ ਦੇ ਚੱਕਰਾਂ ਲਈ ਛੱਡ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ।
· ਜਦੋਂ ਕਸਟਮ PCS ਇੰਟਰਫੇਸ 'ਤੇ RS-FEC ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸੰਮਿਲਨ ਹੁੰਦਾ ਹੈ, tx_avs_ready ਨੂੰ ਚਾਰ ਕਲਾਕ ਚੱਕਰਾਂ ਲਈ ਬੰਦ ਕਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ।
· PAM17 ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਹਰ 4 ਈਥਰਨੈੱਟ ਕੋਰ ਕਲਾਕ ਚੱਕਰ ਅਤੇ NRZ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਹਰ 33 ਈਥਰਨੈੱਟ ਕੋਰ ਕਲਾਕ ਚੱਕਰ। tx_avs_ready ਨੂੰ ਇੱਕ ਘੜੀ ਚੱਕਰ ਲਈ ਛੱਡ ਦਿੱਤਾ ਗਿਆ ਹੈ।
· ਜਦੋਂ ਉਪਭੋਗਤਾ ਤਰਕ ਕਿਸੇ ਵੀ ਡਾਟਾ ਸੰਚਾਰ ਦੌਰਾਨ tx_avs_valid ਨੂੰ ਡੀਸਰਟ ਕਰਦਾ ਹੈ।

ਨਿਮਨਲਿਖਤ ਸਮੇਂ ਦੇ ਚਿੱਤਰ ਸਾਬਕਾ ਹਨampਡਾਟਾ ਪ੍ਰਵਾਹ ਨਿਯੰਤਰਣ ਲਈ tx_avs_ready ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ TX MAC ਅਡਾਪਟਰ ਦੇ les.

tx_avs_valid Deassertion ਅਤੇ START/END ਪੇਅਰਡ CWs ਨਾਲ ਪ੍ਰਵਾਹ ਨਿਯੰਤਰਣ

tx_core_clkout

tx_avs_valid tx_avs_ਡਾਟਾ

D1 D2 D3

ਵੈਧ ਸਿਗਨਲ ਡੀਸਰਟਸ

ਡੀ 5 ਡੀ 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW ਸੰਮਿਲਿਤ ਕਰਨ ਲਈ ਦੋ ਚੱਕਰਾਂ ਲਈ ਤਿਆਰ ਸਿਗਨਲ ਡੈਸਰਟ

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 ਖਾਲੀ D4

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 22

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 9.

ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸੰਮਿਲਨ ਨਾਲ ਪ੍ਰਵਾਹ ਨਿਯੰਤਰਣ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_ਵੈਧ

i_sl_tx_mii_d[63:0]

ਡੀ ਐਨ -1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

ਚਿੱਤਰ 10.

START/END ਪੇਅਰਡ CWs ਦੇ ਨਾਲ ਪ੍ਰਵਾਹ ਕੰਟਰੋਲ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸੰਮਿਲਨ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ

tx_core_clkout tx_avs_valid

tx_avs_ਡਾਟਾ

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ਤਿਆਰ

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ਅੰਤ STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ਅੰਤ STRT D0

CRC_ਡਾਟਾ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ਅੰਤ STRT D0

MII_ਡਾਟਾ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 ਅੰਤ STRT D0

i_sl_tx_mii_ਵੈਧ

i_sl_tx_mii_d[63:0]

ਡੀ ਐਨ -1

STRT D0 ਨੂੰ ਖਤਮ ਕਰੋ

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2 ਕੰਟਰੋਲ ਸ਼ਬਦ (CW) ਸੰਮਿਲਨ
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ ਇਨਪੁਟ ਸਿਗਨਲਾਂ ਦੇ ਆਧਾਰ 'ਤੇ CWs ਬਣਾਉਂਦਾ ਹੈ। CWs PCS ਬਲਾਕ ਨੂੰ ਪੈਕੇਟ ਡੀਲੀਮੀਟਰ, ਪ੍ਰਸਾਰਣ ਸਥਿਤੀ ਜਾਣਕਾਰੀ ਜਾਂ ਉਪਭੋਗਤਾ ਡੇਟਾ ਦਰਸਾਉਂਦੇ ਹਨ ਅਤੇ ਉਹ XGMII ਕੰਟਰੋਲ ਕੋਡਾਂ ਤੋਂ ਲਏ ਗਏ ਹਨ।
ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਸਮਰਥਿਤ CWs ਦਾ ਵੇਰਵਾ ਦਿਖਾਉਂਦਾ ਹੈ:

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 23

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਸਾਰਣੀ 11.
ਇੱਕਸਾਰ ਸ਼ੁਰੂ ਕਰੋ

ਸਮਰਥਿਤ CWs ਦਾ ਵੇਰਵਾ

ਸ਼ਬਦਾਂ ਦੀ ਸੰਖਿਆ (1 ਸ਼ਬਦ

= 64 ਬਿੱਟ)

ਹਾਂ

EMPTY_CYC

ਹਾਂ

IDLE

ਨੰ

ਡਾਟਾ

ਹਾਂ

ਇਨ-ਬੈਂਡ

ਵਰਣਨ
ਡਾਟਾ ਡੀਲੀਮੀਟਰ ਦੀ ਸ਼ੁਰੂਆਤ। ਡਾਟਾ ਡੀਲੀਮੀਟਰ ਦਾ ਅੰਤ। RX ਅਲਾਈਨਮੈਂਟ ਲਈ ਕੰਟਰੋਲ ਸ਼ਬਦ (CW)। ਇੱਕ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਵਿੱਚ ਖਾਲੀ ਚੱਕਰ। IDLE (ਬੈਂਡ ਤੋਂ ਬਾਹਰ)। ਪੇਲੋਡ.

ਸਾਰਣੀ 12. CW ਫੀਲਡ ਵਰਣਨ
ਖੇਤਰ RSVD num_valid_bytes_eob
ਖਾਲੀ eop sop seop ਅਲਾਈਨ CRC32 usr

ਵਰਣਨ
ਰਾਖਵਾਂ ਖੇਤਰ। ਭਵਿੱਖ ਦੇ ਵਿਸਥਾਰ ਲਈ ਵਰਤਿਆ ਜਾ ਸਕਦਾ ਹੈ। 0 ਨਾਲ ਬੰਨ੍ਹਿਆ ਹੋਇਆ ਹੈ।
ਆਖਰੀ ਸ਼ਬਦ (64-ਬਿੱਟ) ਵਿੱਚ ਵੈਧ ਬਾਈਟਾਂ ਦੀ ਸੰਖਿਆ। ਇਹ ਇੱਕ 3 ਬਿੱਟ ਮੁੱਲ ਹੈ। · 3'b000: 8 ਬਾਈਟ · 3'b001: 1 ਬਾਈਟ · 3'b010: 2 ਬਾਈਟ · 3'b011: 3 ਬਾਈਟ · 3'b100: 4 ਬਾਈਟ · 3'b101: 5 ਬਾਈਟ · 3'b110: 6 ਬਾਈਟ · 3'b111: 7 ਬਾਈਟ
ਇੱਕ ਬਰਸਟ ਦੇ ਅੰਤ ਵਿੱਚ ਗੈਰ-ਵੈਧ ਸ਼ਬਦਾਂ ਦੀ ਸੰਖਿਆ।
ਅੰਤ-ਦੇ-ਪੈਕੇਟ ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਨ ਲਈ RX Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਇੱਕ ਸਟਾਰਟ-ਆਫ-ਪੈਕੇਟ ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਨ ਲਈ RX Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
RX Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਨੂੰ ਉਸੇ ਚੱਕਰ ਵਿੱਚ ਇੱਕ ਸਟਾਰਟ-ਆਫ-ਪੈਕੇਟ ਅਤੇ ਇੱਕ ਅੰਤ-ਆਫ-ਪੈਕੇਟ ਦਾ ਦਾਅਵਾ ਕਰਨ ਲਈ ਦਰਸਾਉਂਦਾ ਹੈ।
RX ਅਲਾਈਨਮੈਂਟ ਦੀ ਜਾਂਚ ਕਰੋ।
ਗਣਨਾ ਕੀਤੇ CRC ਦੇ ਮੁੱਲ।
ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਕੰਟਰੋਲ ਸ਼ਬਦ (CW) ਵਿੱਚ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 24

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

4.1.2.1. ਸ਼ੁਰੂਆਤ-ਦਾ-ਬਰਸਟ CW

ਚਿੱਤਰ 11. ਸਟਾਰਟ-ਆਫ-ਬਰਸਟ CW ਫਾਰਮੈਟ

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ਡਾਟਾ

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

ਚੈਨਲ

7:0

'hFB(START)

ਕੰਟਰੋਲ 7:0

ਸਾਰਣੀ 13.

ਫੁੱਲ ਮੋਡ ਵਿੱਚ, ਤੁਸੀਂ tx_avs_startofpacket ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਕੇ START CW ਪਾ ਸਕਦੇ ਹੋ। ਜਦੋਂ ਤੁਸੀਂ ਸਿਰਫ਼ tx_avs_startofpacket ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦੇ ਹੋ, ਤਾਂ sop ਬਿੱਟ ਸੈੱਟ ਹੁੰਦਾ ਹੈ। ਜਦੋਂ ਤੁਸੀਂ tx_avs_startofpacket ਅਤੇ tx_avs_endofpacket ਸਿਗਨਲਾਂ ਦਾ ਦਾਅਵਾ ਕਰਦੇ ਹੋ, ਤਾਂ seop ਬਿੱਟ ਸੈੱਟ ਹੁੰਦਾ ਹੈ।

CW ਫੀਲਡ ਮੁੱਲਾਂ ਨੂੰ ਸ਼ੁਰੂ ਕਰੋ
ਫੀਲਡ ਸੋਪ/ਸੀਓਪ
usr (8)
ਇਕਸਾਰ

ਮੁੱਲ

tx_is_usr_cmd ਸਿਗਨਲ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ:

1: ਜਦੋਂ tx_is_usr_cmd = 1

0: ਜਦੋਂ tx_is_usr_cmd = 0

ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ, MAC ਰੀਸੈਟ ਬੰਦ ਹੋਣ ਤੋਂ ਬਾਅਦ ਇੱਕ START CW ਭੇਜਦਾ ਹੈ। ਜੇਕਰ ਕੋਈ ਡਾਟਾ ਉਪਲਬਧ ਨਹੀਂ ਹੈ, ਤਾਂ MAC ਲਗਾਤਾਰ EMPTY_CYC ਨੂੰ END ਅਤੇ START CWs ਦੇ ਨਾਲ ਪੇਅਰ ਕਰਦਾ ਹੈ ਜਦੋਂ ਤੱਕ ਤੁਸੀਂ ਡਾਟਾ ਭੇਜਣਾ ਸ਼ੁਰੂ ਨਹੀਂ ਕਰਦੇ।

4.1.2.2. ਅੰਤ-ਦਾ-ਬਰਸਟ CW

ਚਿੱਤਰ 12. ਅੰਤ-ਦਾ-ਬਰਸਟ CW ਫਾਰਮੈਟ

END

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ਡਾਟਾ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ਖਾਲੀ

7:0

RSVD

num_valid_bytes_eob

ਕੰਟਰੋਲ

7:0

(8) ਇਹ ਸਿਰਫ਼ ਫੁੱਲ ਮੋਡ ਵਿੱਚ ਸਮਰਥਿਤ ਹੈ।
ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 25

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਸਾਰਣੀ 14.

MAC END CW ਦਾਖਲ ਕਰਦਾ ਹੈ ਜਦੋਂ tx_avs_endofpacket ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। END CW ਵਿੱਚ ਆਖਰੀ ਡੇਟਾ ਸ਼ਬਦ ਤੇ ਵੈਧ ਬਾਈਟਾਂ ਦੀ ਗਿਣਤੀ ਅਤੇ CRC ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ।

CRC ਮੁੱਲ START CW ਅਤੇ END CW ਤੋਂ ਪਹਿਲਾਂ ਦੇ ਡੇਟਾ ਸ਼ਬਦ ਦੇ ਵਿਚਕਾਰ ਡੇਟਾ ਲਈ ਇੱਕ 32-ਬਿੱਟ CRC ਨਤੀਜਾ ਹੈ।

ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ END CW ਵਿੱਚ ਖੇਤਰਾਂ ਦੇ ਮੁੱਲਾਂ ਨੂੰ ਦਰਸਾਉਂਦੀ ਹੈ।

END CW ਫੀਲਡ ਮੁੱਲ
ਫੀਲਡ eop CRC32 num_valid_bytes_eob

ਮੁੱਲ 1
CRC32 ਗਣਿਤ ਮੁੱਲ। ਆਖਰੀ ਡਾਟਾ ਸ਼ਬਦ 'ਤੇ ਵੈਧ ਬਾਈਟਾਂ ਦੀ ਸੰਖਿਆ।

4.1.2.3. ਅਲਾਈਨਮੈਂਟ ਪੇਅਰਡ CW

ਚਿੱਤਰ 13. ਅਲਾਈਨਮੈਂਟ ਪੇਅਰਡ CW ਫਾਰਮੈਟ

START/END ਦੇ ਨਾਲ CW ਜੋੜੀ ਨੂੰ ਅਲਾਈਨ ਕਰੋ

64+8 ਬਿੱਟ XGMII ਇੰਟਰਫੇਸ

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ਡਾਟਾ

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

ਕੰਟਰੋਲ 7:0

64+8 ਬਿੱਟ XGMII ਇੰਟਰਫੇਸ

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

ਡਾਟਾ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ਕੰਟਰੋਲ 7:0

ALIGN CW START/END ਜਾਂ END/START CWs ਦੇ ਨਾਲ ਇੱਕ ਜੋੜਾਬੱਧ CW ਹੈ। ਤੁਸੀਂ ਜਾਂ ਤਾਂ tx_link_reinit ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਕੇ, ਅਲਾਈਨਮੈਂਟ ਪੀਰੀਅਡ ਕਾਊਂਟਰ ਸੈੱਟ ਕਰਕੇ, ਜਾਂ ਰੀਸੈਟ ਸ਼ੁਰੂ ਕਰਕੇ ALIGN ਪੇਅਰਡ CW ਪਾ ਸਕਦੇ ਹੋ। ਜਦੋਂ ALIGN ਪੇਅਰਡ CW ਪਾਈ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਸਾਰੀਆਂ ਲੇਨਾਂ ਵਿੱਚ ਡਾਟਾ ਅਲਾਈਨਮੈਂਟ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈ ਰਿਸੀਵਰ ਅਲਾਈਨਮੈਂਟ ਬਲਾਕ ਨੂੰ ਸ਼ੁਰੂ ਕਰਨ ਲਈ ਅਲਾਈਨ ਫੀਲਡ ਨੂੰ 1 'ਤੇ ਸੈੱਟ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 26

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਸਾਰਣੀ 15.

CW ਫੀਲਡ ਮੁੱਲਾਂ ਨੂੰ ALIGN ਕਰੋ
ਖੇਤਰ ਇਕਸਾਰ
eop sop usr seop

ਮੁੱਲ 1 0 0 0 0

4.1.2.4. ਖਾਲੀ-ਚੱਕਰ CW

ਚਿੱਤਰ 14. ਖਾਲੀ-ਚੱਕਰ CW ਫਾਰਮੈਟ

END/START ਦੇ ਨਾਲ EMPTY_CYC ਜੋੜਾ

64+8 ਬਿੱਟ XGMII ਇੰਟਰਫੇਸ

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

ਡਾਟਾ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

ਕੰਟਰੋਲ 7:0

64+8 ਬਿੱਟ XGMII ਇੰਟਰਫੇਸ

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ਡਾਟਾ

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

ਕੰਟਰੋਲ 7:0

ਸਾਰਣੀ 16.

ਜਦੋਂ ਤੁਸੀਂ ਬਰਸਟ ਦੇ ਦੌਰਾਨ ਦੋ ਘੜੀ ਚੱਕਰਾਂ ਲਈ tx_avs_valid ਨੂੰ ਡੀਐਸਰਟ ਕਰਦੇ ਹੋ, ਤਾਂ MAC ਇੱਕ EMPTY_CYC CW ਨੂੰ END/START CWs ਨਾਲ ਪੇਅਰ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਇਸ CW ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਜਦੋਂ ਪਲ-ਪਲ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਲਈ ਕੋਈ ਡਾਟਾ ਉਪਲਬਧ ਨਹੀਂ ਹੁੰਦਾ ਹੈ।

ਜਦੋਂ ਤੁਸੀਂ ਇੱਕ ਚੱਕਰ ਲਈ tx_avs_valid ਨੂੰ ਡੀਜ਼ਰਟ ਕਰਦੇ ਹੋ, ਤਾਂ IP END/START CWs ਦਾ ਇੱਕ ਜੋੜਾ ਤਿਆਰ ਕਰਨ ਲਈ tx_avs_valid ਡੀਸਰਸ਼ਨ ਦੀ ਮਿਆਦ ਦੇ ਦੋ ਵਾਰ tx_avs_valid ਕਰਦਾ ਹੈ।

EMPTY_CYC CW ਫੀਲਡ ਮੁੱਲ
ਖੇਤਰ ਇਕਸਾਰ
eop

ਮੁੱਲ 0 0

ਜਾਰੀ…

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 27

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਖੇਤਰ sop usr seop

ਮੁੱਲ 0 0 0

4.1.2.5 ਨਿਸ਼ਕਿਰਿਆ CW

ਚਿੱਤਰ 15. ਨਿਸ਼ਕਿਰਿਆ CW ਫਾਰਮੈਟ

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ਡਾਟਾ

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

ਕੰਟਰੋਲ 7:0

ਜਦੋਂ ਕੋਈ ਪ੍ਰਸਾਰਣ ਨਾ ਹੋਵੇ ਤਾਂ MAC IDLE CW ਸੰਮਿਲਿਤ ਕਰਦਾ ਹੈ। ਇਸ ਮਿਆਦ ਦੇ ਦੌਰਾਨ, tx_avs_valid ਸਿਗਨਲ ਘੱਟ ਹੈ।
ਤੁਸੀਂ IDLE CW ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਜਦੋਂ ਇੱਕ ਬਰਸਟ ਟ੍ਰਾਂਸਫਰ ਪੂਰਾ ਹੋ ਜਾਂਦਾ ਹੈ ਜਾਂ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਇੱਕ ਨਿਸ਼ਕਿਰਿਆ ਸਥਿਤੀ ਵਿੱਚ ਹੁੰਦਾ ਹੈ।

4.1.2.6 ਡਾਟਾ ਸ਼ਬਦ

ਡੇਟਾ ਸ਼ਬਦ ਇੱਕ ਪੈਕੇਟ ਦਾ ਪੇਲੋਡ ਹੁੰਦਾ ਹੈ। XGMII ਨਿਯੰਤਰਣ ਬਿੱਟ ਸਾਰੇ ਡਾਟਾ ਵਰਡ ਫਾਰਮੈਟ ਵਿੱਚ 0 'ਤੇ ਸੈੱਟ ਹਨ।

ਚਿੱਤਰ 16. ਡੇਟਾ ਵਰਡ ਫਾਰਮੈਟ

64+8 ਬਿੱਟ XGMII ਇੰਟਰਫੇਸ

ਡਾਟਾ ਸ਼ਬਦ

63:56

ਉਪਭੋਗਤਾ ਡੇਟਾ 7

55:48

ਉਪਭੋਗਤਾ ਡੇਟਾ 6

47:40

ਉਪਭੋਗਤਾ ਡੇਟਾ 5

ਡਾਟਾ

39:32 31:24

ਉਪਭੋਗਤਾ ਡੇਟਾ 4 ਉਪਭੋਗਤਾ ਡੇਟਾ 3

23:16

ਉਪਭੋਗਤਾ ਡੇਟਾ 2

15:8

ਉਪਭੋਗਤਾ ਡੇਟਾ 1

7:0

ਉਪਭੋਗਤਾ ਡੇਟਾ 0

ਕੰਟਰੋਲ 7:0

4.1.3 TX CRC
ਤੁਸੀਂ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ CRC ਪੈਰਾਮੀਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰੋ ਦੀ ਵਰਤੋਂ ਕਰਕੇ TX CRC ਬਲਾਕ ਨੂੰ ਸਮਰੱਥ ਕਰ ਸਕਦੇ ਹੋ। ਇਹ ਵਿਸ਼ੇਸ਼ਤਾ ਬੇਸਿਕ ਅਤੇ ਫੁੱਲ ਮੋਡ ਦੋਵਾਂ ਵਿੱਚ ਸਮਰਥਿਤ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 28

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

MAC tx_avs_endofpacket ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਕੇ END CW ਵਿੱਚ CRC ਮੁੱਲ ਜੋੜਦਾ ਹੈ। ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ, ਕੇਵਲ END CW ਨਾਲ ਪੇਅਰ ਕੀਤੇ ALIGN CW ਵਿੱਚ ਇੱਕ ਵੈਧ CRC ਫੀਲਡ ਹੈ।
TX CRC ਬਲਾਕ ਇੰਟਰਫੇਸ TX ਕੰਟਰੋਲ ਵਰਡ ਸੰਮਿਲਨ ਅਤੇ TX MII ਐਨਕੋਡ ਬਲਾਕ ਦੇ ਨਾਲ ਹੈ। TX CRC ਬਲਾਕ START CW ਤੋਂ ਲੈ ਕੇ END CW ਤੱਕ 64-ਬਿੱਟ ਮੁੱਲ ਪ੍ਰਤੀ-ਚੱਕਰ ਡੇਟਾ ਲਈ CRC ਮੁੱਲ ਦੀ ਗਣਨਾ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ CRC ਗਲਤੀਆਂ ਬਣਾਉਣ ਲਈ ਇੱਕ ਖਾਸ ਲੇਨ ਵਿੱਚ ਜਾਣਬੁੱਝ ਕੇ ਡਾਟਾ ਖਰਾਬ ਕਰਨ ਲਈ crc_error_inject ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰ ਸਕਦੇ ਹੋ।

4.1.4 TX MII ਏਨਕੋਡਰ

TX MII ਏਨਕੋਡਰ MAC ਤੋਂ TX PCS ਤੱਕ ਪੈਕੇਟ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਨੂੰ ਹੈਂਡਲ ਕਰਦਾ ਹੈ।

ਹੇਠਲਾ ਚਿੱਤਰ PAM8 ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ 4-ਬਿੱਟ MII ਬੱਸ 'ਤੇ ਡਾਟਾ ਪੈਟਰਨ ਦਿਖਾਉਂਦਾ ਹੈ। START ਅਤੇ END CW ਹਰ ਦੋ MII ਲੇਨਾਂ ਵਿੱਚ ਇੱਕ ਵਾਰ ਦਿਖਾਈ ਦਿੰਦਾ ਹੈ।

ਚਿੱਤਰ 17. PAM4 ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ MII ਡਾਟਾ ਪੈਟਰਨ

ਚੱਕਰ 1

ਚੱਕਰ 2

ਚੱਕਰ 3

ਚੱਕਰ 4

ਚੱਕਰ 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

ਨਿਮਨਲਿਖਤ ਚਿੱਤਰ NRZ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਵਿੱਚ 8-ਬਿੱਟ MII ਬੱਸ 'ਤੇ ਡਾਟਾ ਪੈਟਰਨ ਦਿਖਾਉਂਦਾ ਹੈ। START ਅਤੇ END CW ਹਰ MII ਲੇਨਾਂ ਵਿੱਚ ਦਿਖਾਈ ਦਿੰਦੇ ਹਨ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 29

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 18. NRZ ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ MII ਡਾਟਾ ਪੈਟਰਨ

ਚੱਕਰ 1

ਚੱਕਰ 2

ਚੱਕਰ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5 TX PCS ਅਤੇ PMA
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਨੂੰ ਈਥਰਨੈੱਟ PCS ਮੋਡ ਵਿੱਚ ਸੰਰਚਿਤ ਕਰਦਾ ਹੈ।

4.2 RX ਡਾਟਾਪਾਥ
RX ਡਾਟਾਪਾਥ ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਭਾਗ ਹੁੰਦੇ ਹਨ: · PMA ਬਲਾਕ · PCS ਬਲਾਕ · MII ਡੀਕੋਡਰ · CRC · ਡੈਸਕਿਊ ਬਲਾਕ · ਕੰਟਰੋਲ ਵਰਡ ਰਿਮੂਵਲ ਬਲਾਕ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 30

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28
ਚਿੱਤਰ 19. RX ਡਾਟਾਪਾਥ

ਉਪਭੋਗਤਾ ਤਰਕ Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਲਈ
RX MAC
ਨਿਯੰਤਰਣ ਸ਼ਬਦ ਹਟਾਉਣ
ਡੈਸਕਿਊ

ਸੀ.ਆਰ.ਸੀ

MII ਡੀਕੋਡਰ

MII ਇੰਟਰਫੇਸ ਕਸਟਮ ਪੀ.ਸੀ.ਐਸ
PCS ਅਤੇ PMA

ਹੋਰ FPGA ਡਿਵਾਈਸ ਤੋਂ RX ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ
4.2.1. RX PCS ਅਤੇ PMA
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਨੂੰ ਈਥਰਨੈੱਟ PCS ਮੋਡ ਵਿੱਚ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ।
4.2.2. RX MII ਡੀਕੋਡਰ
ਇਹ ਬਲਾਕ ਪਛਾਣ ਕਰਦਾ ਹੈ ਕਿ ਕੀ ਆਉਣ ਵਾਲੇ ਡੇਟਾ ਵਿੱਚ ਕੰਟਰੋਲ ਸ਼ਬਦ ਅਤੇ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸ਼ਾਮਲ ਹਨ। RX MII ਡੀਕੋਡਰ 1-ਬਿੱਟ ਵੈਧ, 1-ਬਿੱਟ ਮਾਰਕਰ ਸੂਚਕ, 1ਬਿੱਟ ਕੰਟਰੋਲ ਸੂਚਕ, ਅਤੇ ਪ੍ਰਤੀ ਲੇਨ 64-ਬਿੱਟ ਡੇਟਾ ਦੇ ਰੂਪ ਵਿੱਚ ਡਾਟਾ ਆਊਟਪੁੱਟ ਕਰਦਾ ਹੈ।
4.2.3. RX CRC
ਤੁਸੀਂ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ CRC ਪੈਰਾਮੀਟਰ ਨੂੰ ਸਮਰੱਥ ਕਰੋ ਦੀ ਵਰਤੋਂ ਕਰਕੇ TX CRC ਬਲਾਕ ਨੂੰ ਸਮਰੱਥ ਕਰ ਸਕਦੇ ਹੋ। ਇਹ ਵਿਸ਼ੇਸ਼ਤਾ ਬੇਸਿਕ ਅਤੇ ਫੁੱਲ ਮੋਡ ਦੋਵਾਂ ਵਿੱਚ ਸਮਰਥਿਤ ਹੈ। RX CRC ਬਲਾਕ ਇੰਟਰਫੇਸ RX ਕੰਟਰੋਲ ਵਰਡ ਰਿਮੂਵਲ ਅਤੇ RX MII ਡੀਕੋਡਰ ਬਲਾਕਾਂ ਨਾਲ ਹੈ। ਜਦੋਂ ਇੱਕ CRC ਗਲਤੀ ਹੁੰਦੀ ਹੈ ਤਾਂ IP rx_crc_error ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 31

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28
IP ਹਰ ਨਵੇਂ ਬਰਸਟ 'ਤੇ rx_crc_error ਨੂੰ ਖਤਮ ਕਰਦਾ ਹੈ। ਇਹ ਉਪਭੋਗਤਾ ਤਰਕ ਗਲਤੀ ਨੂੰ ਸੰਭਾਲਣ ਲਈ ਉਪਭੋਗਤਾ ਤਰਕ ਲਈ ਇੱਕ ਆਉਟਪੁੱਟ ਹੈ।
4.2.4. RX Deskew
RX ਡੈਸਕਿਊ ਬਲਾਕ ਹਰੇਕ ਲੇਨ ਲਈ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰਾਂ ਦਾ ਪਤਾ ਲਗਾਉਂਦਾ ਹੈ ਅਤੇ RX CW ਹਟਾਉਣ ਵਾਲੇ ਬਲਾਕ ਨੂੰ ਭੇਜਣ ਤੋਂ ਪਹਿਲਾਂ ਡੇਟਾ ਨੂੰ ਮੁੜ-ਅਲਾਈਨ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਪੈਰਾਮੀਟਰ ਨੂੰ ਸੈਟ ਕਰਕੇ ਇੱਕ ਅਲਾਈਨਮੈਂਟ ਗਲਤੀ ਹੋਣ 'ਤੇ IP ਕੋਰ ਨੂੰ ਹਰੇਕ ਲੇਨ ਲਈ ਡੇਟਾ ਨੂੰ ਆਪਣੇ ਆਪ ਇਕਸਾਰ ਕਰਨ ਦੇਣ ਦੀ ਚੋਣ ਕਰ ਸਕਦੇ ਹੋ। ਜੇਕਰ ਤੁਸੀਂ ਆਟੋਮੈਟਿਕ ਅਲਾਈਨਮੈਂਟ ਫੀਚਰ ਨੂੰ ਅਸਮਰੱਥ ਕਰਦੇ ਹੋ, ਤਾਂ IP ਕੋਰ ਅਲਾਈਨਮੈਂਟ ਗਲਤੀ ਨੂੰ ਦਰਸਾਉਣ ਲਈ rx_error ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਗਲਤੀ ਹੁੰਦੀ ਹੈ ਤਾਂ ਤੁਹਾਨੂੰ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਸ਼ੁਰੂ ਕਰਨ ਲਈ rx_link_reinit ਦਾ ਦਾਅਵਾ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।
RX ਡੈਸਕਿਊ ਸਟੇਟ ਮਸ਼ੀਨ ਦੇ ਆਧਾਰ 'ਤੇ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰਾਂ ਦਾ ਪਤਾ ਲਗਾਉਂਦਾ ਹੈ। ਹੇਠਲਾ ਚਿੱਤਰ RX ਡੈਸਕਿਊ ਬਲਾਕ ਵਿੱਚ ਰਾਜਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 32

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 20.

ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਸਮਰਥਿਤ ਫਲੋ ਚਾਰਟ ਦੇ ਨਾਲ RX Deskew ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਸਟੇਟ ਮਸ਼ੀਨ
ਸ਼ੁਰੂ ਕਰੋ

IDLE

ਰੀਸੈਟ = 1 ਹਾਂ ਨਹੀਂ

ਸਾਰੇ ਪੀ.ਸੀ.ਐਸ

ਨਹੀਂ

ਲੇਨ ਤਿਆਰ ਹੈ?

ਹਾਂ

ਉਡੀਕ ਕਰੋ

ਸਾਰੇ ਸਿੰਕ ਮਾਰਕਰ ਨੰ
ਖੋਜਿਆ?
ਹਾਂ
ਇਕਸਾਰ

ਨਹੀਂ
ਹਾਂ ਸਮਾਂ ਸਮਾਪਤ?

ਹਾਂ
ਇਕਸਾਰਤਾ ਖਤਮ ਹੋ ਗਈ?
ਕੋਈ ਅੰਤ ਨਹੀਂ

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 33

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 21.

ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਅਯੋਗ ਫਲੋ ਚਾਰਟ ਦੇ ਨਾਲ RX Deskew ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਸਟੇਟ ਮਸ਼ੀਨ
ਸ਼ੁਰੂ ਕਰੋ

IDLE

ਰੀਸੈਟ = 1 ਹਾਂ ਨਹੀਂ

ਸਾਰੇ ਪੀ.ਸੀ.ਐਸ

ਨਹੀਂ

ਲੇਨ ਤਿਆਰ ਹੈ?

ਹਾਂ

ਹਾਂ
rx_link_reinit = 1
ਕੋਈ ਗਲਤੀ ਨਹੀਂ

ਨਹੀਂ ਹਾਂ ਸਮਾਂ ਸਮਾਪਤ?

ਉਡੀਕ ਕਰੋ
ਕੋਈ ਸਾਰੇ ਸਿੰਕ ਮਾਰਕਰ ਨਹੀਂ
ਖੋਜਿਆ?
ਹਾਂ ALIGN

ਹਾਂ
ਇਕਸਾਰਤਾ ਖਤਮ ਹੋ ਗਈ?
ਨਹੀਂ
ਅੰਤ
1. ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ IDLE ਸਥਿਤੀ ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦੀ ਹੈ। ਜਦੋਂ ਸਾਰੀਆਂ PCS ਲੇਨਾਂ ਤਿਆਰ ਹੋ ਜਾਂਦੀਆਂ ਹਨ ਅਤੇ rx_link_reinit ਨੂੰ ਬੰਦ ਕਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ ਤਾਂ ਬਲਾਕ WAIT ਸਥਿਤੀ ਵਿੱਚ ਚਲਾ ਜਾਂਦਾ ਹੈ।
2. WAIT ਰਾਜ ਵਿੱਚ, ਬਲਾਕ ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਸਾਰੇ ਖੋਜੇ ਗਏ ਮਾਰਕਰ ਇੱਕੋ ਚੱਕਰ ਦੇ ਅੰਦਰ ਦਿੱਤੇ ਗਏ ਹਨ। ਜੇਕਰ ਇਹ ਸਥਿਤੀ ਸਹੀ ਹੈ, ਤਾਂ ਬਲਾਕ ਅਲਾਈਨਡ ਸਥਿਤੀ ਵਿੱਚ ਚਲਾ ਜਾਂਦਾ ਹੈ।
3. ਜਦੋਂ ਬਲਾਕ ਇਕਸਾਰ ਸਥਿਤੀ ਵਿਚ ਹੁੰਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਲੇਨ ਇਕਸਾਰ ਹਨ। ਇਸ ਸਥਿਤੀ ਵਿੱਚ, ਬਲਾਕ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦੀ ਨਿਗਰਾਨੀ ਕਰਨਾ ਜਾਰੀ ਰੱਖਦਾ ਹੈ ਅਤੇ ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਕੀ ਸਾਰੇ ਮਾਰਕਰ ਇੱਕੋ ਚੱਕਰ ਵਿੱਚ ਮੌਜੂਦ ਹਨ। ਜੇਕਰ ਇੱਕੋ ਚੱਕਰ ਵਿੱਚ ਘੱਟੋ-ਘੱਟ ਇੱਕ ਮਾਰਕਰ ਮੌਜੂਦ ਨਹੀਂ ਹੈ ਅਤੇ ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਪੈਰਾਮੀਟਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਇਆ ਗਿਆ ਹੈ, ਤਾਂ ਬਲਾਕ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 34

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਨੂੰ ਮੁੜ-ਸ਼ੁਰੂ ਕਰਨ ਲਈ IDLE ਸਥਿਤੀ। ਜੇਕਰ ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ ਸੈੱਟ ਨਹੀਂ ਕੀਤਾ ਗਿਆ ਹੈ ਅਤੇ ਉਸੇ ਚੱਕਰ ਵਿੱਚ ਘੱਟੋ-ਘੱਟ ਇੱਕ ਮਾਰਕਰ ਮੌਜੂਦ ਨਹੀਂ ਹੈ, ਤਾਂ ਬਲਾਕ ERROR ਸਥਿਤੀ ਵਿੱਚ ਜਾਂਦਾ ਹੈ ਅਤੇ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਸ਼ੁਰੂ ਕਰਨ ਲਈ rx_link_reinit ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਨ ਲਈ ਉਪਭੋਗਤਾ ਤਰਕ ਦੀ ਉਡੀਕ ਕਰਦਾ ਹੈ।

ਚਿੱਤਰ 22. ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਸਮਰੱਥ rx_core_clk ਨਾਲ ਲੇਨ ਰੀਅਲਾਈਨਮੈਂਟ

rx_link_up

rx_link_reinit

ਅਤੇ_ਸਾਰੇ_ਮਾਰਕਰ

Deskew ਰਾਜ

ALGNED

IDLE

ਉਡੀਕ ਕਰੋ

ALGNED

AUTO_ALIGN = 1

ਚਿੱਤਰ 23. ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਅਯੋਗ rx_core_clk ਦੇ ਨਾਲ ਲੇਨ ਰੀਅਲਾਈਨਮੈਂਟ

rx_link_up

rx_link_reinit

ਅਤੇ_ਸਾਰੇ_ਮਾਰਕਰ

Deskew ਰਾਜ

ALGNED

ਗਲਤੀ

IDLE

ਉਡੀਕ ਕਰੋ

ALGNED

AUTO_ALIGN = 0
4.2.5 RX CW ਹਟਾਉਣਾ
ਇਹ ਬਲਾਕ CWs ਨੂੰ ਡੀਕੋਡ ਕਰਦਾ ਹੈ ਅਤੇ CWs ਨੂੰ ਹਟਾਉਣ ਤੋਂ ਬਾਅਦ Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਉਪਭੋਗਤਾ ਤਰਕ ਨੂੰ ਡੇਟਾ ਭੇਜਦਾ ਹੈ।
ਜਦੋਂ ਕੋਈ ਵੈਧ ਡੇਟਾ ਉਪਲਬਧ ਨਹੀਂ ਹੁੰਦਾ, ਤਾਂ RX CW ਹਟਾਉਣ ਵਾਲਾ ਬਲਾਕ rx_avs_valid ਸਿਗਨਲ ਨੂੰ ਡੀਸਰਟ ਕਰਦਾ ਹੈ।
ਫੁਲ ਮੋਡ ਵਿੱਚ, ਜੇਕਰ ਯੂਜ਼ਰ ਬਿੱਟ ਸੈੱਟ ਕੀਤਾ ਗਿਆ ਹੈ, ਤਾਂ ਇਹ ਬਲਾਕ rx_is_usr_cmd ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ ਅਤੇ ਪਹਿਲੀ ਘੜੀ ਦੇ ਚੱਕਰ ਵਿੱਚ ਡੇਟਾ ਨੂੰ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਜਾਂ ਕਮਾਂਡ ਵਜੋਂ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ।
ਜਦੋਂ rx_avs_ready deasserts ਅਤੇ rx_avs_valid ਦਾਅਵਾ ਕਰਦੇ ਹਨ, ਤਾਂ RX CW ਹਟਾਉਣ ਵਾਲਾ ਬਲਾਕ ਉਪਭੋਗਤਾ ਤਰਕ ਲਈ ਇੱਕ ਗਲਤੀ ਸਥਿਤੀ ਪੈਦਾ ਕਰਦਾ ਹੈ।
ਇਸ ਬਲਾਕ ਨਾਲ ਸਬੰਧਤ ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ ਹੇਠ ਲਿਖੇ ਅਨੁਸਾਰ ਹਨ: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 35

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ਸਿਰਫ ਪੂਰੇ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ)
4.3 F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਕਲਾਕ ਆਰਕੀਟੈਕਚਰ
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿੱਚ ਚਾਰ ਕਲਾਕ ਇਨਪੁੱਟ ਹਨ ਜੋ ਵੱਖ-ਵੱਖ ਬਲਾਕਾਂ ਲਈ ਘੜੀਆਂ ਤਿਆਰ ਕਰਦੇ ਹਨ: · ਟ੍ਰਾਂਸਸੀਵਰ ਰੈਫਰੈਂਸ ਕਲਾਕ (xcvr_ref_clk)-ਬਾਹਰੀ ਘੜੀ ਤੋਂ ਇਨਪੁਟ ਘੜੀ
ਚਿਪਸ ਜਾਂ ਔਸਿਲੇਟਰ ਜੋ TX MAC, RX MAC, ਅਤੇ TX ਅਤੇ RX ਕਸਟਮ PCS ਬਲਾਕਾਂ ਲਈ ਘੜੀਆਂ ਤਿਆਰ ਕਰਦੇ ਹਨ। ਸਮਰਥਿਤ ਬਾਰੰਬਾਰਤਾ ਰੇਂਜ ਲਈ ਪੈਰਾਮੀਟਰ ਵੇਖੋ। · TX ਕੋਰ ਘੜੀ (tx_core_clk)-ਇਹ ਘੜੀ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਲਿਆ ਗਿਆ ਹੈ PLL TX MAC ਲਈ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। ਇਹ ਘੜੀ TX ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜਨ ਲਈ F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਇੱਕ ਆਉਟਪੁੱਟ ਘੜੀ ਵੀ ਹੈ। · RX ਕੋਰ ਕਲਾਕ (rx_core_clk)-ਇਹ ਘੜੀ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਲਿਆ ਗਿਆ ਹੈ PLL ਨੂੰ RX ਡੈਸਕਿਊ FIFO ਅਤੇ RX MAC ਲਈ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ। ਇਹ ਘੜੀ RX ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜਨ ਲਈ F-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਤੋਂ ਇੱਕ ਆਉਟਪੁੱਟ ਘੜੀ ਵੀ ਹੈ। · ਟਰਾਂਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਲਈ ਘੜੀ (reconfig_clk)-ਬਾਹਰੀ ਘੜੀ ਸਰਕਟਾਂ ਜਾਂ ਔਸਿਲੇਟਰਾਂ ਤੋਂ ਇਨਪੁਟ ਘੜੀ ਜੋ TX ਅਤੇ RX ਡੇਟਾਪਾਥਾਂ ਦੋਵਾਂ ਵਿੱਚ ਐਫ-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਲਈ ਘੜੀਆਂ ਤਿਆਰ ਕਰਦੀ ਹੈ। ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ 100 ਤੋਂ 162 MHz ਹੈ।
ਹੇਠਾਂ ਦਿੱਤਾ ਬਲਾਕ ਚਿੱਤਰ F-Tile ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਕਲਾਕ ਡੋਮੇਨ ਅਤੇ IP ਦੇ ਅੰਦਰ ਕਨੈਕਸ਼ਨ ਦਿਖਾਉਂਦਾ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 36

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 24.

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਕਲਾਕ ਆਰਕੀਟੈਕਚਰ

ਔਸਿਲੇਟਰ

FPGA1
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਕਲਾਕ
(reconfig_clk)

tx_core_clkout (ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜੋ)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP

ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਕਲਾਕ

(reconfig_clk)

ਔਸਿਲੇਟਰ

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜੋ)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ TX ਡਾਟਾ
TX MAC

ਸੀਰੀਅਲ_ਲਿੰਕ[n-1:0]

ਡੈਸਕਿਊ

FIFO

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ RX ਡਾਟਾ RX MAC

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ RX ਡਾਟਾ
RX MAC

Deskew FIFO

rx_core_clkout (ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜੋ)

rx_core_clk= clk_pll_div64[mid_ch]

ਕਸਟਮ ਪੀ.ਸੀ.ਐਸ

ਸੀਰੀਅਲ_ਲਿੰਕ[n-1:0]

TX MAC

Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ TX ਡਾਟਾ

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (ਉਪਭੋਗਤਾ ਤਰਕ ਨਾਲ ਜੁੜੋ)

ਟ੍ਰਾਂਸਸੀਵਰ ਰੈਫ ਕਲਾਕ (xcvr_ref_clk)
ਟ੍ਰਾਂਸਸੀਵਰ ਰੈਫ ਕਲਾਕ (xcvr_ref_clk)

ਔਸਿਲੇਟਰ*

ਦੰਤਕਥਾ

FPGA ਜੰਤਰ
TX ਕੋਰ ਕਲਾਕ ਡੋਮੇਨ
RX ਕੋਰ ਕਲਾਕ ਡੋਮੇਨ
ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ ਡੋਮੇਨ ਬਾਹਰੀ ਡਿਵਾਈਸ ਡੇਟਾ ਸਿਗਨਲ

4.4 ਰੀਸੈਟ ਅਤੇ ਲਿੰਕ ਸ਼ੁਰੂਆਤ
MAC, F-ਟਾਈਲ ਹਾਰਡ IP, ਅਤੇ ਪੁਨਰ-ਸੰਰਚਨਾ ਬਲਾਕਾਂ ਵਿੱਚ ਵੱਖ-ਵੱਖ ਰੀਸੈਟ ਸਿਗਨਲ ਹਨ: · TX ਅਤੇ RX MAC ਬਲਾਕ tx_core_rst_n ਅਤੇ rx_core_rst_n ਰੀਸੈਟ ਸਿਗਨਲ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹਨ। · tx_pcs_fec_phy_reset_n ਅਤੇ rx_pcs_fec_phy_reset_n ਰੀਸੈਟ ਸਿਗਨਲ ਡਰਾਈਵ
F-ਟਾਈਲ ਹਾਰਡ IP ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਸਾਫਟ ਰੀਸੈਟ ਕੰਟਰੋਲਰ। · ਮੁੜ ਸੰਰਚਨਾ ਬਲਾਕ reconfig_reset ਰੀਸੈਟ ਸਿਗਨਲ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 37

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 25. ਆਰਕੀਟੈਕਚਰ ਨੂੰ ਰੀਸੈਟ ਕਰੋ
Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ TX ਡਾਟਾ
MAC
Avalon ਸਟ੍ਰੀਮਿੰਗ SYNC ਇੰਟਰਫੇਸ RX ਡਾਟਾ

FPGA F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ਟਾਈਲ ਹਾਰਡ ਆਈ.ਪੀ

TX ਸੀਰੀਅਲ ਡਾਟਾ RX ਸੀਰੀਅਲ ਡਾਟਾ

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

ਤਰਕ ਰੀਸੈੱਟ ਕਰੋ
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ · ਪੰਨਾ 51 'ਤੇ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਰੀਸੈਟ ਕਰੋ · F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ
4.4.1. TX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਕ੍ਰਮ
F-Tile Serial Lite IV Intel FPGA IP ਲਈ TX ਰੀਸੈਟ ਕ੍ਰਮ ਹੇਠ ਲਿਖੇ ਅਨੁਸਾਰ ਹੈ: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, ਅਤੇ reconfig_reset
ਨਾਲ ਹੀ F-ਟਾਈਲ ਹਾਰਡ IP, MAC, ਅਤੇ ਮੁੜ ਸੰਰਚਨਾ ਬਲਾਕਾਂ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ। tx_pcs_fec_phy_reset_n ਨੂੰ ਜਾਰੀ ਕਰੋ ਅਤੇ tx_reset_ack ਦੀ ਉਡੀਕ ਕਰਨ ਤੋਂ ਬਾਅਦ ਮੁੜ ਸੰਰਚਨਾ ਰੀਸੈਟ ਕਰੋ ਤਾਂ ਜੋ ਇਹ ਯਕੀਨੀ ਬਣਾਇਆ ਜਾ ਸਕੇ ਕਿ ਬਲਾਕ ਠੀਕ ਤਰ੍ਹਾਂ ਰੀਸੈਟ ਹਨ। 2. IP ਫਿਰ tx_pcs_fec_phy_reset_n ਰੀਸੈਟ ਦੇ ਜਾਰੀ ਹੋਣ ਤੋਂ ਬਾਅਦ phy_tx_lanes_stable, tx_pll_locked, ਅਤੇ phy_ehip_ready ਸਿਗਨਲਾਂ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਣ ਲਈ ਕਿ TX PHY ਪ੍ਰਸਾਰਣ ਲਈ ਤਿਆਰ ਹੈ। 3. phy_ehip_ready ਸਿਗਨਲ ਦੇ ਵੱਧ ਜਾਣ ਤੋਂ ਬਾਅਦ tx_core_rst_n ਸਿਗਨਲ ਡੀਸਰਟ ਹੋ ਜਾਂਦਾ ਹੈ। 4. MAC ਦੇ ਰੀਸੈੱਟ ਤੋਂ ਬਾਹਰ ਹੋਣ 'ਤੇ IP MII ਇੰਟਰਫੇਸ 'ਤੇ IDLE ਅੱਖਰਾਂ ਨੂੰ ਸੰਚਾਰਿਤ ਕਰਨਾ ਸ਼ੁਰੂ ਕਰ ਦਿੰਦਾ ਹੈ। TX ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਅਤੇ ਸਕਿਊਇੰਗ ਲਈ ਕੋਈ ਲੋੜ ਨਹੀਂ ਹੈ ਕਿਉਂਕਿ ਸਾਰੀਆਂ ਲੇਨਾਂ ਇੱਕੋ ਘੜੀ ਦੀ ਵਰਤੋਂ ਕਰਦੀਆਂ ਹਨ। 5. IDLE ਅੱਖਰਾਂ ਨੂੰ ਸੰਚਾਰਿਤ ਕਰਦੇ ਸਮੇਂ, MAC tx_link_up ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ। 6. MAC ਫਿਰ ਕਨੈਕਟ ਕੀਤੇ ਰਿਸੀਵਰ ਦੀ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਨੂੰ ਸ਼ੁਰੂ ਕਰਨ ਲਈ ਇੱਕ ਨਿਸ਼ਚਿਤ ਅੰਤਰਾਲ 'ਤੇ START/END ਜਾਂ END/START CW ਨਾਲ ਪੇਅਰ ਕੀਤੇ ALIGN ਨੂੰ ਸੰਚਾਰਿਤ ਕਰਨਾ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 38

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 26.

TX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਸਮਾਂ ਚਿੱਤਰ
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ਲਾਕ ਕੀਤਾ ਗਿਆ

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਕ੍ਰਮ
F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਲਈ RX ਰੀਸੈਟ ਕ੍ਰਮ ਹੇਠ ਲਿਖੇ ਅਨੁਸਾਰ ਹੈ:
1. F-ਟਾਈਲ ਹਾਰਡ IP, MAC, ਅਤੇ ਪੁਨਰ-ਸੰਰਚਨਾ ਬਲਾਕਾਂ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਇੱਕੋ ਸਮੇਂ rx_pcs_fec_phy_reset_n, rx_core_rst_n, ਅਤੇ reconfig_reset ਦਾ ਦਾਅਵਾ ਕਰੋ। rx_pcs_fec_phy_reset_n ਰੀਲੀਜ਼ ਕਰੋ ਅਤੇ rx_reset_ack ਦੀ ਉਡੀਕ ਕਰਨ ਤੋਂ ਬਾਅਦ ਮੁੜ ਸੰਰਚਨਾ ਰੀਸੈਟ ਕਰੋ ਤਾਂ ਜੋ ਇਹ ਯਕੀਨੀ ਬਣਾਇਆ ਜਾ ਸਕੇ ਕਿ ਬਲਾਕ ਸਹੀ ਤਰ੍ਹਾਂ ਰੀਸੈਟ ਹਨ।
2. ਕਸਟਮ PCS ਰੀਸੈਟ ਦੇ ਜਾਰੀ ਹੋਣ ਤੋਂ ਬਾਅਦ IP ਫਿਰ phy_rx_pcs_ready ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਣ ਲਈ ਕਿ RX PHY ਪ੍ਰਸਾਰਣ ਲਈ ਤਿਆਰ ਹੈ।
3. phy_rx_pcs_ready ਸਿਗਨਲ ਦੇ ਵੱਧ ਜਾਣ ਤੋਂ ਬਾਅਦ rx_core_rst_n ਸਿਗਨਲ ਡੀਸਰਟ ਹੋ ਜਾਂਦਾ ਹੈ।
4. RX MAC ਰੀਸੈਟ ਦੇ ਜਾਰੀ ਹੋਣ ਤੋਂ ਬਾਅਦ ਅਤੇ START/END ਜਾਂ END/START CW ਨਾਲ ਪੇਅਰਡ ALIGN ਪ੍ਰਾਪਤ ਕਰਨ ਤੋਂ ਬਾਅਦ IP ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।
5. ਸਾਰੀਆਂ ਲੇਨਾਂ ਲਈ ਅਲਾਈਨਮੈਂਟ ਪੂਰਾ ਹੋਣ 'ਤੇ RX ਡੈਸਕਿਊ ਬਲਾਕ rx_link_up ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕਰਦਾ ਹੈ।
6. IP ਫਿਰ rx_link_up ਸਿਗਨਲ ਨੂੰ ਯੂਜ਼ਰ ਤਰਕ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ RX ਲਿੰਕ ਡਾਟਾ ਰਿਸੈਪਸ਼ਨ ਸ਼ੁਰੂ ਕਰਨ ਲਈ ਤਿਆਰ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 39

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28

ਚਿੱਤਰ 27. RX ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਸਮਾਂ ਡਾਇਗ੍ਰਾਮ
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 ਲਿੰਕ ਦਰ ਅਤੇ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ ਹੇਠਾਂ ਦਿੱਤੀ ਗਈ ਹੈ:

ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – rl2_period)

ਸਾਰਣੀ 17. ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਵੇਰੀਏਬਲ ਵਰਣਨ

ਵੇਰੀਏਬਲ

ਵਰਣਨ

raw_rate ਬਰਸਟ_ਸਾਈਜ਼

ਇਹ ਸੀਰੀਅਲ ਇੰਟਰਫੇਸ ਦੁਆਰਾ ਪ੍ਰਾਪਤ ਕੀਤੀ ਬਿੱਟ ਦਰ ਹੈ। raw_rate = SERDES ਚੌੜਾਈ * ਟ੍ਰਾਂਸਸੀਵਰ ਕਲਾਕ ਬਾਰੰਬਾਰਤਾ ਸਾਬਕਾample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ਬਰਸਟ ਆਕਾਰ ਦਾ ਮੁੱਲ। ਔਸਤ ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ ਦੀ ਗਣਨਾ ਕਰਨ ਲਈ, ਆਮ ਬਰਸਟ ਆਕਾਰ ਮੁੱਲ ਦੀ ਵਰਤੋਂ ਕਰੋ। ਵੱਧ ਤੋਂ ਵੱਧ ਦਰ ਲਈ, ਵੱਧ ਤੋਂ ਵੱਧ ਬਰਸਟ ਆਕਾਰ ਮੁੱਲ ਦੀ ਵਰਤੋਂ ਕਰੋ।

burst_size_ovhd

ਬਰਸਟ ਆਕਾਰ ਓਵਰਹੈੱਡ ਮੁੱਲ।
ਫੁੱਲ ਮੋਡ ਵਿੱਚ, burst_size_ovhd ਮੁੱਲ START ਅਤੇ END ਪੇਅਰ ਕੀਤੇ CWs ਦਾ ਹਵਾਲਾ ਦੇ ਰਿਹਾ ਹੈ।
ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ, ਕੋਈ burst_size_ovhd ਨਹੀਂ ਹੈ ਕਿਉਂਕਿ ਇੱਥੇ ਕੋਈ START ਅਤੇ END ਪੇਅਰ ਕੀਤੇ CWs ਨਹੀਂ ਹਨ।

align_marker_period

ਮਿਆਦ ਦਾ ਮੁੱਲ ਜਿੱਥੇ ਇੱਕ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸ਼ਾਮਲ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਸੰਕਲਨ ਲਈ ਮੁੱਲ 81920 ਘੜੀ ਚੱਕਰ ਅਤੇ ਤੇਜ਼ ਸਿਮੂਲੇਸ਼ਨ ਲਈ 1280 ਹੈ। ਇਹ ਮੁੱਲ PCS ਹਾਰਡ ਤਰਕ ਤੋਂ ਪ੍ਰਾਪਤ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।

align_marker_width srl4_align_period

ਘੜੀ ਦੇ ਚੱਕਰਾਂ ਦੀ ਗਿਣਤੀ ਜਿੱਥੇ ਇੱਕ ਵੈਧ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਸਿਗਨਲ ਨੂੰ ਉੱਚਾ ਰੱਖਿਆ ਜਾਂਦਾ ਹੈ।
ਦੋ ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰਾਂ ਵਿਚਕਾਰ ਘੜੀ ਦੇ ਚੱਕਰਾਂ ਦੀ ਸੰਖਿਆ। ਤੁਸੀਂ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਵਿੱਚ ਅਲਾਈਨਮੈਂਟ ਪੀਰੀਅਡ ਪੈਰਾਮੀਟਰ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਇਹ ਮੁੱਲ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 40

ਫੀਡਬੈਕ ਭੇਜੋ

4. ਕਾਰਜਾਤਮਕ ਵਰਣਨ 683074 | 2022.04.28
ਲਿੰਕ ਦਰ ਦੀ ਗਣਨਾ ਹੇਠਾਂ ਦਿੱਤੀ ਗਈ ਹੈ: ਪ੍ਰਭਾਵੀ ਦਰ = ਬੈਂਡਵਿਡਥ ਕੁਸ਼ਲਤਾ * raw_rate ਤੁਸੀਂ ਹੇਠਲੇ ਸਮੀਕਰਨ ਨਾਲ ਵੱਧ ਤੋਂ ਵੱਧ ਉਪਭੋਗਤਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਪ੍ਰਾਪਤ ਕਰ ਸਕਦੇ ਹੋ। ਵੱਧ ਤੋਂ ਵੱਧ ਉਪਭੋਗਤਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਗਣਨਾ ਲਗਾਤਾਰ ਡੇਟਾ ਸਟ੍ਰੀਮਿੰਗ ਨੂੰ ਮੰਨਦੀ ਹੈ ਅਤੇ ਉਪਭੋਗਤਾ ਤਰਕ 'ਤੇ ਕੋਈ IDLE ਚੱਕਰ ਨਹੀਂ ਹੁੰਦਾ ਹੈ। FIFO ਓਵਰਫਲੋ ਤੋਂ ਬਚਣ ਲਈ ਉਪਭੋਗਤਾ ਤਰਕ FIFO ਨੂੰ ਡਿਜ਼ਾਈਨ ਕਰਨ ਵੇਲੇ ਇਹ ਦਰ ਮਹੱਤਵਪੂਰਨ ਹੈ। ਅਧਿਕਤਮ ਉਪਭੋਗਤਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ = ਪ੍ਰਭਾਵੀ ਦਰ / 64

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 41

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

5. ਪੈਰਾਮੀਟਰ

ਸਾਰਣੀ 18. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਪੈਰਾਮੀਟਰ ਵਰਣਨ

ਪੈਰਾਮੀਟਰ

ਮੁੱਲ

ਡਿਫਾਲਟ

ਵਰਣਨ

ਜਨਰਲ ਡਿਜ਼ਾਈਨ ਵਿਕਲਪ

PMA ਮੋਡਿਊਲੇਸ਼ਨ ਕਿਸਮ

· PAM4 · NRZ

PAM4

PCS ਮੋਡੂਲੇਸ਼ਨ ਮੋਡ ਚੁਣੋ।

PMA ਕਿਸਮ

· FHT · FGT

FGT

ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ ਚੁਣਦਾ ਹੈ।

PMA ਡਾਟਾ ਦਰ

· PAM4 ਮੋਡ ਲਈ:
— FGT ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ: 20 Gbps 58 Gbps
- FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ ਮੋਡ ਲਈ:
— FGT ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ: 10 Gbps 28.05 Gbps
- FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਅਤੇ ਹੋਰ ਓਵਰਹੈੱਡਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਵਾਲੇ ਟ੍ਰਾਂਸਸੀਵਰ ਦੇ ਆਉਟਪੁੱਟ 'ਤੇ ਪ੍ਰਭਾਵੀ ਡੇਟਾ ਦਰ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਮੁੱਲ ਦੀ ਗਣਨਾ IP ਦੁਆਰਾ Gbps ਯੂਨਿਟ ਵਿੱਚ 1 ਦਸ਼ਮਲਵ ਸਥਾਨ ਤੱਕ ਗੋਲ ਕਰਕੇ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

PMA ਮੋਡ

· ਡੁਪਲੈਕਸ · Tx · Rx

ਡੁਪਲੈਕਸ

FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ, ਸਮਰਥਿਤ ਦਿਸ਼ਾ ਸਿਰਫ ਡੁਪਲੈਕਸ ਹੈ। FGT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ, ਸਮਰਥਿਤ ਦਿਸ਼ਾ ਡੁਪਲੈਕਸ, Tx, ਅਤੇ Rx ਹੈ।

PMA ਦੀ ਸੰਖਿਆ

· PAM4 ਮੋਡ ਲਈ:

ਲੇਨਾਂ

- 1 ਤੋਂ 12

· NRZ ਮੋਡ ਲਈ:

- 1 ਤੋਂ 16

ਲੇਨਾਂ ਦੀ ਗਿਣਤੀ ਚੁਣੋ। ਸਿੰਪਲੈਕਸ ਡਿਜ਼ਾਈਨ ਲਈ, ਲੇਨਾਂ ਦੀ ਸਮਰਥਿਤ ਸੰਖਿਆ 1 ਹੈ।

PLL ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ

· FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ: 156.25 MHz
· FGT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ: 27.5 MHz 379.84375 MHz, ਚੁਣੇ ਗਏ ਟ੍ਰਾਂਸਸੀਵਰ ਡੇਟਾ ਦਰ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ।

· FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ: 156.25 MHz
· FGT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ: 165 MHz

ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।

ਸਿਸਟਮ PLL

—

ਹਵਾਲਾ ਘੜੀ

ਬਾਰੰਬਾਰਤਾ

170 MHz

ਸਿਰਫ਼ FHT ਟ੍ਰਾਂਸਸੀਵਰ ਕਿਸਮ ਲਈ ਉਪਲਬਧ ਹੈ। ਸਿਸਟਮ PLL ਸੰਦਰਭ ਘੜੀ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀ ਬਣਾਉਣ ਲਈ F-ਟਾਈਲ ਸੰਦਰਭ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀਆਂ Intel FPGA IP ਦੇ ਇੰਪੁੱਟ ਵਜੋਂ ਵਰਤਿਆ ਜਾਵੇਗਾ।

ਸਿਸਟਮ PLL ਬਾਰੰਬਾਰਤਾ
ਅਲਾਈਨਮੈਂਟ ਪੀਰੀਅਡ

- 128 65536

RS-FEC ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ

ਯੋਗ ਕਰੋ

876.5625 MHz 128 ਯੋਗ ਕਰੋ

ਸਿਸਟਮ PLL ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਅਲਾਈਨਮੈਂਟ ਮਾਰਕਰ ਦੀ ਮਿਆਦ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ। ਮੁੱਲ x2 ਹੋਣਾ ਚਾਹੀਦਾ ਹੈ। RS-FEC ਵਿਸ਼ੇਸ਼ਤਾ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।
ਜਾਰੀ…

ISO 9001:2015 ਰਜਿਸਟਰਡ

5. ਪੈਰਾਮੀਟਰ 683074 | 2022.04.28

ਪੈਰਾਮੀਟਰ

ਮੁੱਲ

ਡਿਫਾਲਟ

ਵਰਣਨ

ਅਸਮਰੱਥ

PAM4 PCS ਮੋਡਿਊਲੇਸ਼ਨ ਮੋਡ ਲਈ, RS-FEC ਹਮੇਸ਼ਾ ਸਮਰੱਥ ਹੁੰਦਾ ਹੈ।

ਯੂਜ਼ਰ ਇੰਟਰਫੇਸ

ਸਟ੍ਰੀਮਿੰਗ ਮੋਡ

· ਪੂਰਾ · ਬੇਸਿਕ

ਪੂਰਾ

IP ਲਈ ਡਾਟਾ ਸਟ੍ਰੀਮਿੰਗ ਚੁਣੋ।

ਪੂਰਾ: ਇਹ ਮੋਡ ਇੱਕ ਫਰੇਮ ਦੇ ਅੰਦਰ ਇੱਕ ਸ਼ੁਰੂਆਤੀ-ਦਾ-ਪੈਕੇਟ ਅਤੇ ਅੰਤ-ਦਾ-ਪੈਕੇਟ ਚੱਕਰ ਭੇਜਦਾ ਹੈ।

ਬੇਸਿਕ: ਇਹ ਇੱਕ ਸ਼ੁੱਧ ਸਟ੍ਰੀਮਿੰਗ ਮੋਡ ਹੈ ਜਿੱਥੇ ਬੈਂਡਵਿਡਥ ਨੂੰ ਵਧਾਉਣ ਲਈ ਪੈਕੇਟ ਦੇ ਸ਼ੁਰੂਆਤੀ, ਖਾਲੀ ਅਤੇ ਅੰਤ ਦੇ ਪੈਕੇਟ ਤੋਂ ਬਿਨਾਂ ਡਾਟਾ ਭੇਜਿਆ ਜਾਂਦਾ ਹੈ।

CRC ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ

ਅਯੋਗ ਨੂੰ ਯੋਗ

ਅਸਮਰੱਥ

CRC ਗਲਤੀ ਖੋਜ ਅਤੇ ਸੁਧਾਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਣ ਲਈ ਚਾਲੂ ਕਰੋ।

ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ

ਅਯੋਗ ਨੂੰ ਯੋਗ

ਅਸਮਰੱਥ

ਆਟੋਮੈਟਿਕ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਵਿਸ਼ੇਸ਼ਤਾ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ ਚਾਲੂ ਕਰੋ।

ਡੀਬੱਗ ਐਂਡਪੁਆਇੰਟ ਨੂੰ ਚਾਲੂ ਕਰੋ

ਅਯੋਗ ਨੂੰ ਯੋਗ

ਅਸਮਰੱਥ

ਚਾਲੂ ਹੋਣ 'ਤੇ, F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿੱਚ ਇੱਕ ਏਮਬੈਡਡ ਡੀਬੱਗ ਐਂਡਪੁਆਇੰਟ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ ਜੋ ਅੰਦਰੂਨੀ ਤੌਰ 'ਤੇ Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਨਾਲ ਜੁੜਦਾ ਹੈ। IP J ਦੁਆਰਾ ਕੁਝ ਟੈਸਟ ਅਤੇ ਡੀਬੱਗ ਫੰਕਸ਼ਨ ਕਰ ਸਕਦਾ ਹੈTAG ਸਿਸਟਮ ਕੰਸੋਲ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ. ਪੂਰਵ-ਨਿਰਧਾਰਤ ਮੁੱਲ ਬੰਦ ਹੈ।

ਸਿੰਪਲੈਕਸ ਮਰਜਿੰਗ (ਇਹ ਪੈਰਾਮੀਟਰ ਸੈਟਿੰਗ ਸਿਰਫ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦੀ ਹੈ ਜਦੋਂ ਤੁਸੀਂ FGT ਡੁਅਲ ਸਿੰਪਲੈਕਸ ਡਿਜ਼ਾਈਨ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋ।)

RSFEC ਉਸੇ FGT ਚੈਨਲ(ਚੈਨਲਾਂ) 'ਤੇ ਰੱਖੇ ਗਏ ਦੂਜੇ ਸੀਰੀਅਲ ਲਾਈਟ IV ਸਿੰਪਲੈਕਸ IP 'ਤੇ ਸਮਰਥਿਤ ਹੈ।

ਅਯੋਗ ਨੂੰ ਯੋਗ

ਅਸਮਰੱਥ

ਇਸ ਵਿਕਲਪ ਨੂੰ ਚਾਲੂ ਕਰੋ ਜੇਕਰ ਤੁਹਾਨੂੰ NRZ ਟ੍ਰਾਂਸਸੀਵਰ ਮੋਡ ਲਈ ਇੱਕ ਡੁਅਲ ਸਿੰਪਲੈਕਸ ਡਿਜ਼ਾਈਨ ਵਿੱਚ F-Tile Serial Lite IV Intel FPGA IP ਲਈ RS-FEC ਸਮਰਥਿਤ ਅਤੇ ਅਸਮਰੱਥ ਦੇ ਨਾਲ ਸੰਰਚਨਾ ਦੇ ਮਿਸ਼ਰਣ ਦੀ ਲੋੜ ਹੈ, ਜਿੱਥੇ TX ਅਤੇ RX ਦੋਵੇਂ ਇੱਕੋ FGT 'ਤੇ ਰੱਖੇ ਗਏ ਹਨ। ਚੈਨਲ(ਚੈਨਲ)।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 43

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ

6.1 ਘੜੀ ਸਿਗਨਲ

ਸਾਰਣੀ 19. ਘੜੀ ਸਿਗਨਲ

ਨਾਮ

ਚੌੜਾਈ ਦਿਸ਼ਾ

ਵਰਣਨ

tx_core_clkout

ਵਿੱਚ TX ਕਸਟਮ PCS ਇੰਟਰਫੇਸ, TX MAC ਅਤੇ ਉਪਭੋਗਤਾ ਲੌਗਿਕਸ ਲਈ ਆਉਟਪੁੱਟ TX ਕੋਰ ਘੜੀ

TX ਡਾਟਾਪਾਥ.

ਇਹ ਘੜੀ ਕਸਟਮ PCS ਬਲਾਕ ਤੋਂ ਤਿਆਰ ਕੀਤੀ ਗਈ ਹੈ।

rx_core_clkout

RX ਕਸਟਮ PCS ਇੰਟਰਫੇਸ, RX ਡੈਸਕਿਊ FIFO, RX MAC ਲਈ ਆਉਟਪੁੱਟ RX ਕੋਰ ਘੜੀ

ਅਤੇ RX ਡੇਟਾਪਾਥ ਵਿੱਚ ਉਪਭੋਗਤਾ ਤਰਕ।

ਇਹ ਘੜੀ ਕਸਟਮ PCS ਬਲਾਕ ਤੋਂ ਤਿਆਰ ਕੀਤੀ ਗਈ ਹੈ।

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ਇਨਪੁਟ ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ।

ਜਦੋਂ ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ FGT 'ਤੇ ਸੈੱਟ ਕੀਤੀ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਇਸ ਘੜੀ ਨੂੰ F-ਟਾਈਲ ਸੰਦਰਭ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀਆਂ Intel FPGA IP ਦੇ ਆਉਟਪੁੱਟ ਸਿਗਨਲ (out_refclk_fgt_0) ਨਾਲ ਕਨੈਕਟ ਕਰੋ। ਜਦੋਂ ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਕਿਸਮ FHT 'ਤੇ ਸੈੱਟ ਕੀਤੀ ਜਾਂਦੀ ਹੈ, ਤਾਂ ਕਨੈਕਟ ਕਰੋ

ਇਹ ਘੜੀ F-ਟਾਈਲ ਸੰਦਰਭ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀਆਂ Intel FPGA IP ਦੇ ਆਉਟਪੁੱਟ ਸਿਗਨਲ (out_fht_cmmpll_clk_0) ਲਈ ਹੈ।

ਸਮਰਥਿਤ ਬਾਰੰਬਾਰਤਾ ਰੇਂਜ ਲਈ ਪੈਰਾਮੀਟਰ ਵੇਖੋ।

ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਲਈ ਇੰਪੁੱਟ ਇਨਪੁਟ ਘੜੀ।

ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ 100 ਤੋਂ 162 MHz ਹੈ।

ਇਸ ਇਨਪੁਟ ਕਲਾਕ ਸਿਗਨਲ ਨੂੰ ਬਾਹਰੀ ਘੜੀ ਸਰਕਟਾਂ ਜਾਂ ਔਸਿਲੇਟਰਾਂ ਨਾਲ ਕਨੈਕਟ ਕਰੋ।

ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਇੰਟਰਫੇਸ ਲਈ ਇੰਪੁੱਟ ਇਨਪੁਟ ਘੜੀ।

ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ 100 ਤੋਂ 162 MHz ਹੈ।

ਇਸ ਇਨਪੁਟ ਕਲਾਕ ਸਿਗਨਲ ਨੂੰ ਬਾਹਰੀ ਘੜੀ ਸਰਕਟਾਂ ਜਾਂ ਔਸਿਲੇਟਰਾਂ ਨਾਲ ਕਨੈਕਟ ਕਰੋ।

out_systemll_clk_ 1

ਇੰਪੁੱਟ

ਸਿਸਟਮ PLL ਘੜੀ।
ਇਸ ਘੜੀ ਨੂੰ F-ਟਾਈਲ ਰੈਫਰੈਂਸ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀਆਂ ਦੇ ਆਊਟਪੁੱਟ ਸਿਗਨਲ (out_systempll_clk_0) ਨਾਲ ਕਨੈਕਟ ਕਰੋ Intel FPGA IP।

ਪੰਨਾ 42 'ਤੇ ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਮਾਪਦੰਡ

6.2 ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ

ਸਾਰਣੀ 20. ਸਿਗਨਲ ਰੀਸੈਟ ਕਰੋ

ਨਾਮ

ਚੌੜਾਈ ਦਿਸ਼ਾ

tx_core_rst_n

ਇੰਪੁੱਟ

ਘੜੀ ਡੋਮੇਨ ਅਸਿੰਕ੍ਰੋਨਸ

rx_core_rst_n

ਇੰਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

tx_pcs_fec_phy_reset_n 1

ਇੰਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਵਰਣਨ

ਕਿਰਿਆਸ਼ੀਲ-ਘੱਟ ਰੀਸੈਟ ਸਿਗਨਲ। F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV TX MAC ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

ਕਿਰਿਆਸ਼ੀਲ-ਘੱਟ ਰੀਸੈਟ ਸਿਗਨਲ। F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV RX MAC ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

ਕਿਰਿਆਸ਼ੀਲ-ਘੱਟ ਰੀਸੈਟ ਸਿਗਨਲ।

ਜਾਰੀ…

ISO 9001:2015 ਰਜਿਸਟਰਡ

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

ਨਾਮ

ਚੌੜਾਈ ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV TX ਕਸਟਮ PCS ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

rx_pcs_fec_phy_reset_n 1

ਇੰਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਕਿਰਿਆਸ਼ੀਲ-ਘੱਟ ਰੀਸੈਟ ਸਿਗਨਲ। F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV RX ਕਸਟਮ PCS ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

reconfig_reset

ਇੰਪੁੱਟ

reconfig_clk ਐਕਟਿਵ-ਹਾਈ ਰੀਸੈਟ ਸਿਗਨਲ।

Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਬਲਾਕ ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

reconfig_sl_reset

ਇਨਪੁਟ reconfig_sl_clk ਐਕਟਿਵ-ਹਾਈ ਰੀਸੈਟ ਸਿਗਨਲ।

Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਬਲਾਕ ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।

6.3 MAC ਸਿਗਨਲ

ਸਾਰਣੀ 21.

TX MAC ਸਿਗਨਲ
ਇਸ ਸਾਰਣੀ ਵਿੱਚ, N IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸੈੱਟ ਕੀਤੀਆਂ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

tx_avs_ਤਿਆਰ

ਆਉਟਪੁੱਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ TX MAC ਡੇਟਾ ਸਵੀਕਾਰ ਕਰਨ ਲਈ ਤਿਆਰ ਹੈ।

tx_avs_ਡਾਟਾ

· (64*N)*2 (PAM4 ਮੋਡ)
· 64*N (NRZ ਮੋਡ)

ਇੰਪੁੱਟ

tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ। TX ਡਾਟਾ।

tx_avs_channel

ਇਨਪੁਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਮੌਜੂਦਾ ਚੱਕਰ 'ਤੇ ਟ੍ਰਾਂਸਫਰ ਕੀਤੇ ਜਾ ਰਹੇ ਡੇਟਾ ਲਈ ਚੈਨਲ ਨੰਬਰ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

tx_avs_valid

ਇਨਪੁਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ TX ਡੇਟਾ ਸਿਗਨਲ ਵੈਧ ਹੈ।

tx_avs_startofpacket

ਇਨਪੁਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇੱਕ TX ਡੇਟਾ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਹਰੇਕ ਪੈਕੇਟ ਲਈ ਸਿਰਫ਼ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਜ਼ੋਰ ਦਿਓ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

tx_avs_endofpacket

ਇਨਪੁਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇੱਕ TX ਡੇਟਾ ਪੈਕੇਟ ਦੇ ਅੰਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਹਰੇਕ ਪੈਕੇਟ ਲਈ ਸਿਰਫ਼ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਜ਼ੋਰ ਦਿਓ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

tx_avs_empty

ਇਨਪੁਟ tx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

TX ਡੇਟਾ ਦੇ ਅੰਤਮ ਬਰਸਟ ਵਿੱਚ ਗੈਰ-ਵੈਧ ਸ਼ਬਦਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

tx_num_valid_bytes_eob

ਇੰਪੁੱਟ

tx_core_clkout

ਅੰਤਮ ਬਰਸਟ ਦੇ ਆਖਰੀ ਸ਼ਬਦ ਵਿੱਚ ਵੈਧ ਬਾਈਟਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।
ਜਾਰੀ…

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 45

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

ਨਾਮ tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ਚੌੜਾਈ 1
1 1
ਐਨ 5

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

ਇੰਪੁੱਟ

tx_core_clkout

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਸਿਗਨਲ ਇੱਕ ਉਪਭੋਗਤਾ ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਚੱਕਰ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।
ਇਸ ਸਿਗਨਲ ਨੂੰ ਉਸੇ ਘੜੀ ਦੇ ਚੱਕਰ 'ਤੇ tx_startofpacket ਦਾਅਵੇ ਦੇ ਤੌਰ 'ਤੇ ਜ਼ੋਰ ਦਿਓ।
ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

ਆਉਟਪੁੱਟ tx_core_clkout ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ TX ਡੇਟਾ ਲਿੰਕ ਡੇਟਾ ਸੰਚਾਰ ਲਈ ਤਿਆਰ ਹੈ।

ਆਉਟਪੁੱਟ

tx_core_clkout

ਜਦੋਂ ਜ਼ੋਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਸਿਗਨਲ ਲੇਨਾਂ ਨੂੰ ਮੁੜ-ਅਲਾਈਨਮੈਂਟ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।
ALIGN CW ਭੇਜਣ ਲਈ MAC ਨੂੰ ਟਰਿੱਗਰ ਕਰਨ ਲਈ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਇਸ ਸਿਗਨਲ 'ਤੇ ਜ਼ੋਰ ਦਿਓ।

ਇੰਪੁੱਟ

tx_core_clkout ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, MAC ਚੁਣੀਆਂ ਗਈਆਂ ਲੇਨਾਂ ਵਿੱਚ ਇੱਕ CRC32 ਗਲਤੀ ਨੂੰ ਇੰਜੈਕਟ ਕਰਦਾ ਹੈ।

ਆਉਟਪੁੱਟ tx_core_clkout ਵਰਤਿਆ ਨਹੀਂ ਗਿਆ।

ਨਿਮਨਲਿਖਤ ਸਮਾਂ ਚਿੱਤਰ ਇੱਕ ਸਾਬਕਾ ਨੂੰ ਦਿਖਾਉਂਦਾ ਹੈamp10 TX ਸੀਰੀਅਲ ਲੇਨਾਂ ਵਿੱਚ ਉਪਭੋਗਤਾ ਤਰਕ ਤੋਂ 10 ਸ਼ਬਦਾਂ ਦੇ TX ਡੇਟਾ ਪ੍ਰਸਾਰਣ ਦਾ le.

ਚਿੱਤਰ 28.

TX ਡੇਟਾ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਟਾਈਮਿੰਗ ਡਾਇਗਰਾਮ
tx_core_clkout

tx_avs_valid

tx_avs_ਤਿਆਰ

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_ਡਾਟਾ

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

ਲੇਨ 0

…………

STRT 0 10

N-10 END STRT 0

ਲੇਨ 1

…………

STRT 1 11

N-9 END STRT 1

N-10 ਅੰਤ ਆਈਡਲ ਆਈਡਲ ਐਨ-9 ਅੰਤ ਆਈਡਲ ਆਈਡਲ

ਲੇਨ 9

…………

STRT 9 19

N-1 END STRT 9

N-1 ਅੰਤ ਆਈਡਲ ਆਈਡਲ

ਸਾਰਣੀ 22.

RX MAC ਸਿਗਨਲ
ਇਸ ਸਾਰਣੀ ਵਿੱਚ, N IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸੈੱਟ ਕੀਤੀਆਂ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

rx_avs_ਤਿਆਰ

ਇਨਪੁਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਉਪਭੋਗਤਾ ਤਰਕ ਡੇਟਾ ਨੂੰ ਸਵੀਕਾਰ ਕਰਨ ਲਈ ਤਿਆਰ ਹੈ।

rx_avs_data

(64*N)*2 (PAM4 ਮੋਡ)
64*N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ। RX ਡਾਟਾ।

rx_avs_channel

ਆਉਟਪੁੱਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਡਾਟਾ ਹੋਣ ਲਈ ਚੈਨਲ ਨੰਬਰ

ਮੌਜੂਦਾ ਚੱਕਰ 'ਤੇ ਪ੍ਰਾਪਤ ਕੀਤਾ.

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_avs_valid

ਆਉਟਪੁੱਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਾਰੀ…

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 46

ਫੀਡਬੈਕ ਭੇਜੋ

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ RX ਡੇਟਾ ਸਿਗਨਲ ਵੈਧ ਹੈ।

rx_avs_startofpacket

ਆਉਟਪੁੱਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇੱਕ RX ਡਾਟਾ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਹਰੇਕ ਪੈਕੇਟ ਲਈ ਸਿਰਫ਼ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਜ਼ੋਰ ਦਿਓ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_avs_endofpacket

ਆਉਟਪੁੱਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇੱਕ RX ਡਾਟਾ ਪੈਕੇਟ ਦੇ ਅੰਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਹਰੇਕ ਪੈਕੇਟ ਲਈ ਸਿਰਫ਼ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਜ਼ੋਰ ਦਿਓ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_avs_empty

ਆਉਟਪੁੱਟ rx_core_clkout Avalon ਸਟ੍ਰੀਮਿੰਗ ਸਿਗਨਲ।

RX ਡੇਟਾ ਦੇ ਅੰਤਮ ਬਰਸਟ ਵਿੱਚ ਗੈਰ-ਵੈਧ ਸ਼ਬਦਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_num_valid_bytes_eob

ਆਉਟਪੁੱਟ

rx_core_clkout ਫਾਈਨਲ ਬਰਸਟ ਦੇ ਆਖਰੀ ਸ਼ਬਦ ਵਿੱਚ ਵੈਧ ਬਾਈਟਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_is_usr_cmd

ਆਉਟਪੁੱਟ rx_core_clkout ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਸੰਕੇਤ ਇੱਕ ਉਪਭੋਗਤਾ ਨੂੰ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ-

ਪਰਿਭਾਸ਼ਿਤ ਜਾਣਕਾਰੀ ਚੱਕਰ.

ਇਸ ਸਿਗਨਲ ਨੂੰ ਉਸੇ ਘੜੀ ਦੇ ਚੱਕਰ 'ਤੇ tx_startofpacket ਦਾਅਵੇ ਦੇ ਤੌਰ 'ਤੇ ਜ਼ੋਰ ਦਿਓ।

ਇਹ ਸਿਗਨਲ ਬੇਸਿਕ ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਨਹੀਂ ਹੈ।

rx_link_up

ਆਉਟਪੁੱਟ rx_core_clkout ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, RX ਡੇਟਾ ਲਿੰਕ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ

ਡਾਟਾ ਰਿਸੈਪਸ਼ਨ ਲਈ ਤਿਆਰ ਹੈ।

rx_link_reinit

ਇਨਪੁਟ rx_core_clkout ਜਦੋਂ ਜ਼ੋਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਸਿਗਨਲ ਲੇਨਾਂ ਨੂੰ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ

ਮੁੜ-ਅਲਾਈਨਮੈਂਟ।

ਜੇਕਰ ਤੁਸੀਂ ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਅਯੋਗ ਕਰਦੇ ਹੋ, ਤਾਂ ਲੇਨਾਂ ਨੂੰ ਮੁੜ-ਅਲਾਈਨ ਕਰਨ ਲਈ MAC ਨੂੰ ਟ੍ਰਿਗਰ ਕਰਨ ਲਈ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਲਈ ਇਸ ਸਿਗਨਲ 'ਤੇ ਜ਼ੋਰ ਦਿਓ। ਜੇਕਰ ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਇਆ ਜਾਂਦਾ ਹੈ, ਤਾਂ MAC ਆਪਣੇ ਆਪ ਹੀ ਲੇਨਾਂ ਨੂੰ ਮੁੜ-ਅਲਾਈਨ ਕਰਦਾ ਹੈ।

ਆਟੋ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ 'ਤੇ ਇਸ ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਨਾ ਕਰੋ।

rx_error

(N*2*2)+3 (PAM4 ਮੋਡ)
(N*2)*3 (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

rx_core_clkout

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ RX ਡੇਟਾਪਾਥ ਵਿੱਚ ਗਲਤੀ ਦੀਆਂ ਸਥਿਤੀਆਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
· [(N*2+2):N+3] = ਖਾਸ ਲੇਨ ਲਈ PCS ਗਲਤੀ ਦਰਸਾਉਂਦਾ ਹੈ।
· [N+2] = ਅਲਾਈਨਮੈਂਟ ਗਲਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਦੁਬਾਰਾ ਸ਼ੁਰੂ ਕਰੋ ਜੇਕਰ ਇਹ ਬਿੱਟ ਜ਼ੋਰਦਾਰ ਹੈ।
· [N+1]= ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਡੇਟਾ ਉਪਭੋਗਤਾ ਤਰਕ ਨੂੰ ਅੱਗੇ ਭੇਜਿਆ ਜਾਂਦਾ ਹੈ ਜਦੋਂ ਉਪਭੋਗਤਾ ਤਰਕ ਤਿਆਰ ਨਹੀਂ ਹੁੰਦਾ ਹੈ।
· [N] = ਅਲਾਈਨਮੈਂਟ ਦੇ ਨੁਕਸਾਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
· [(N-1):0] = ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਡੇਟਾ ਵਿੱਚ CRC ਗਲਤੀ ਹੈ।

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 47

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

6.4 ਟ੍ਰਾਂਸਸੀਵਰ ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਸਿਗਨਲ

ਸਾਰਣੀ 23.

PCS ਪੁਨਰ-ਸੰਰਚਨਾ ਸਿਗਨਲ
ਇਸ ਸਾਰਣੀ ਵਿੱਚ, N IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸੈੱਟ ਕੀਤੀਆਂ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

reconfig_sl_read

ਇਨਪੁਟ reconfig_sl_ PCS ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਰੀਡ ਕਮਾਂਡ

clk

ਸਿਗਨਲ

reconfig_sl_write

ਇਨਪੁਟ reconfig_sl_ PCS ਪੁਨਰ-ਸੰਰਚਨਾ ਲਿਖੋ

clk

ਕਮਾਂਡ ਸਿਗਨਲ.

reconfig_sl_address

14 ਬਿੱਟ + clogb2N

ਇੰਪੁੱਟ

reconfig_sl_ clk

ਚੁਣੀ ਗਈ ਲੇਨ ਵਿੱਚ PCS ਪੁਨਰ-ਸੰਰਚਨਾ Avalon ਮੈਮੋਰੀ-ਮੈਪਡ ਇੰਟਰਫੇਸ ਐਡਰੈੱਸ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਹਰੇਕ ਲੇਨ ਵਿੱਚ 14 ਬਿੱਟ ਹੁੰਦੇ ਹਨ ਅਤੇ ਉੱਪਰਲੇ ਬਿੱਟ ਲੇਨ ਆਫਸੈੱਟ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ।
Example, ਇੱਕ 4-ਲੇਨ NRZ/PAM4 ਡਿਜ਼ਾਈਨ ਲਈ, reconfig_sl_address[13:0] ਦੇ ਨਾਲ ਪਤੇ ਦੇ ਮੁੱਲ ਦਾ ਹਵਾਲਾ ਦਿੰਦੇ ਹੋਏ:
· reconfig_sl_address[15:1 4] ਸੈੱਟ 00 = ਲੇਨ 0 ਲਈ ਪਤਾ।
· reconfig_sl_address[15:1 4] ਸੈੱਟ 01 = ਲੇਨ 1 ਲਈ ਪਤਾ।
· reconfig_sl_address[15:1 4] ਸੈੱਟ 10 = ਲੇਨ 2 ਲਈ ਪਤਾ।
· reconfig_sl_address[15:1 4] ਸੈੱਟ 11 = ਲੇਨ 3 ਲਈ ਪਤਾ।

reconfig_sl_readdata

ਆਉਟਪੁੱਟ reconfig_sl_ PCS ਪੁਨਰ-ਸੰਰਚਨਾ ਡੇਟਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ

clk

a ਵਿੱਚ ਇੱਕ ਤਿਆਰ ਚੱਕਰ ਦੁਆਰਾ ਪੜ੍ਹਿਆ ਜਾਣਾ

ਚੁਣੀ ਗਈ ਲੇਨ।

reconfig_sl_waitrequest

ਆਉਟਪੁੱਟ reconfig_sl_ PCS ਮੁੜ ਸੰਰਚਨਾ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ

clk

Avalon ਮੈਮੋਰੀ-ਮੈਪ ਕੀਤਾ ਇੰਟਰਫੇਸ

ਇੱਕ ਚੁਣੀ ਹੋਈ ਲੇਨ ਵਿੱਚ ਸਟਾਲਿੰਗ ਸਿਗਨਲ।

reconfig_sl_writedata

ਇਨਪੁਟ reconfig_sl_ PCS ਪੁਨਰ-ਸੰਰਚਨਾ ਡੇਟਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ

clk

a ਵਿੱਚ ਇੱਕ ਰਾਈਟ ਚੱਕਰ ਉੱਤੇ ਲਿਖਿਆ ਜਾਣਾ

ਚੁਣੀ ਗਈ ਲੇਨ।

reconfig_sl_readdata_vali

ਆਉਟਪੁੱਟ

reconfig_sl_ PCS ਪੁਨਰ-ਸੰਰਚਨਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ

clk

ਪ੍ਰਾਪਤ ਡਾਟਾ ਇੱਕ ਚੁਣੇ ਵਿੱਚ ਵੈਧ ਹੈ

ਲੇਨ

ਸਾਰਣੀ 24.

F-ਟਾਈਲ ਹਾਰਡ IP ਰੀਕਨਫਿਗਰੇਸ਼ਨ ਸਿਗਨਲ
ਇਸ ਸਾਰਣੀ ਵਿੱਚ, N IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸੈੱਟ ਕੀਤੀਆਂ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

reconfig_read

ਇਨਪੁਟ reconfig_clk PMA ਪੁਨਰ-ਸੰਰਚਨਾ ਪੜ੍ਹੀ ਗਈ

ਕਮਾਂਡ ਸਿਗਨਲ.

reconfig_write

ਇਨਪੁਟ reconfig_clk PMA ਪੁਨਰ-ਸੰਰਚਨਾ ਲਿਖੋ

ਕਮਾਂਡ ਸਿਗਨਲ.

reconfig_address

18 ਬਿੱਟ + clog2bN

ਇੰਪੁੱਟ

reconfig_clk

ਇੱਕ ਚੁਣੀ ਗਈ ਲੇਨ ਵਿੱਚ PMA Avalon ਮੈਮੋਰੀਮੈਪਡ ਇੰਟਰਫੇਸ ਐਡਰੈੱਸ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।
ਜਾਰੀ…

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 48

ਫੀਡਬੈਕ ਭੇਜੋ

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

ਨਾਮ
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

ਚੌੜਾਈ
32 1 32 1

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

ਦੋਵੇਂ PAM4 ਐਡ NRZ ਮੋਡਾਂ ਵਿੱਚ, ਹਰੇਕ ਲੇਨ ਵਿੱਚ 18 ਬਿੱਟ ਹੁੰਦੇ ਹਨ ਅਤੇ ਬਾਕੀ ਦੇ ਉੱਪਰਲੇ ਬਿੱਟ ਲੇਨ ਆਫਸੈੱਟ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ।
Example, ਇੱਕ 4-ਲੇਨ ਡਿਜ਼ਾਈਨ ਲਈ:
· reconfig_address[19:18] ਸੈੱਟ 00 = ਲੇਨ 0 ਲਈ ਪਤਾ।
· reconfig_address[19:18] ਸੈੱਟ 01 = ਲੇਨ 1 ਲਈ ਪਤਾ।
· reconfig_address[19:18] ਸੈੱਟ 10 = ਲੇਨ 2 ਲਈ ਪਤਾ।
· reconfig_address[19:18] ਸੈੱਟ 11 = ਲੇਨ 3 ਲਈ ਪਤਾ।

ਆਉਟਪੁੱਟ

reconfig_clk ਇੱਕ ਚੁਣੀ ਹੋਈ ਲੇਨ ਵਿੱਚ ਇੱਕ ਤਿਆਰ ਚੱਕਰ ਦੁਆਰਾ ਪੜ੍ਹਨ ਲਈ PMA ਡੇਟਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।

ਆਉਟਪੁੱਟ

reconfig_clk ਚੁਣੀ ਗਈ ਲੇਨ ਵਿੱਚ PMA Avalon ਮੈਮੋਰੀਮੈਪਡ ਇੰਟਰਫੇਸ ਸਟਾਲਿੰਗ ਸਿਗਨਲ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਇੰਪੁੱਟ

reconfig_clk ਇੱਕ ਚੁਣੀ ਹੋਈ ਲੇਨ ਵਿੱਚ ਇੱਕ ਰਾਈਟ ਚੱਕਰ ਉੱਤੇ ਲਿਖਣ ਲਈ PMA ਡੇਟਾ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ।

ਆਉਟਪੁੱਟ

reconfig_clk PMA ਪੁਨਰ-ਸੰਰਚਨਾ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ ਪ੍ਰਾਪਤ ਡੇਟਾ ਇੱਕ ਚੁਣੀ ਗਈ ਲੇਨ ਵਿੱਚ ਵੈਧ ਹੈ।

6.5 PMA ਸਿਗਨਲ

ਸਾਰਣੀ 25.

PMA ਸਿਗਨਲ
ਇਸ ਸਾਰਣੀ ਵਿੱਚ, N IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ ਸੈੱਟ ਕੀਤੀਆਂ ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਨਾਮ

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

phy_tx_lanes_stable

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕਰੋਨਸ ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਸੰਕੇਤ ਕਰਦਾ ਹੈ ਕਿ TX ਡੇਟਾਪਾਥ ਡੇਟਾ ਭੇਜਣ ਲਈ ਤਿਆਰ ਹੈ।

tx_pll_locked

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕਰੋਨਸ ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ TX PLL ਨੇ ਲਾਕ ਸਥਿਤੀ ਪ੍ਰਾਪਤ ਕਰ ਲਈ ਹੈ।

phy_ehip_ready

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਕਸਟਮ ਪੀਸੀਐਸ ਨੇ ਅੰਦਰੂਨੀ ਸ਼ੁਰੂਆਤ ਪੂਰੀ ਕਰ ਲਈ ਹੈ ਅਤੇ ਪ੍ਰਸਾਰਣ ਲਈ ਤਿਆਰ ਹੈ।
ਇਹ ਸਿਗਨਲ tx_pcs_fec_phy_reset_n ਅਤੇ tx_pcs_fec_phy_reset_nare ਨੂੰ ਡੀਸਰਟ ਕਰਨ ਤੋਂ ਬਾਅਦ ਦਾਅਵਾ ਕਰਦਾ ਹੈ।

tx_serial_data

ਆਉਟਪੁੱਟ TX ਸੀਰੀਅਲ ਘੜੀ TX ਸੀਰੀਅਲ ਪਿੰਨ।

rx_serial_data

ਇਨਪੁਟ RX ਸੀਰੀਅਲ ਘੜੀ RX ਸੀਰੀਅਲ ਪਿੰਨ।

phy_rx_block_lock

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕਰੋਨਸ ਜਦੋਂ ਜ਼ੋਰ ਦਿੱਤਾ ਜਾਂਦਾ ਹੈ, ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਲੇਨਾਂ ਲਈ 66b ਬਲਾਕ ਅਲਾਈਨਮੈਂਟ ਪੂਰਾ ਹੋ ਗਿਆ ਹੈ।

rx_cdr_lock

N*2 (PAM4 ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਬਰਾਮਦ ਕੀਤੀਆਂ ਘੜੀਆਂ ਡੇਟਾ ਲਈ ਲਾਕ ਹਨ।
ਜਾਰੀ…

ਫੀਡਬੈਕ ਭੇਜੋ

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 49

6. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ 683074 | 2022.04.28

ਨਾਮ phy_rx_pcs_ready phy_rx_hi_ber

ਚੌੜਾਈ

ਦਿਸ਼ਾ ਘੜੀ ਡੋਮੇਨ

ਵਰਣਨ

N (NRZ ਮੋਡ)

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਸੰਬੰਧਿਤ ਈਥਰਨੈੱਟ ਚੈਨਲ ਦੀਆਂ RX ਲੇਨਾਂ ਪੂਰੀ ਤਰ੍ਹਾਂ ਇਕਸਾਰ ਹਨ ਅਤੇ ਡਾਟਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਤਿਆਰ ਹਨ।

N*2 (PAM4 ਮੋਡ)
N (NRZ ਮੋਡ)

ਆਉਟਪੁੱਟ

ਅਸਿੰਕ੍ਰੋਨਸ

ਜਦੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਸੰਬੰਧਿਤ ਈਥਰਨੈੱਟ ਚੈਨਲ ਦਾ RX PCS ਇੱਕ HI BER ਸਥਿਤੀ ਵਿੱਚ ਹੈ।

F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ 50

ਫੀਡਬੈਕ ਭੇਜੋ

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

7. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਨਾਲ ਡਿਜ਼ਾਈਨ ਕਰਨਾ

7.1 ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ ਰੀਸੈਟ ਕਰੋ
ਆਪਣੇ ਸਿਸਟਮ-ਪੱਧਰ ਦੇ ਰੀਸੈੱਟ ਨੂੰ ਲਾਗੂ ਕਰਨ ਲਈ ਇਹਨਾਂ ਰੀਸੈਟ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ।
· TX ਅਤੇ RX PCS ਨੂੰ ਇੱਕੋ ਸਮੇਂ ਰੀਸੈਟ ਕਰਨ ਲਈ ਸਿਸਟਮ ਪੱਧਰ 'ਤੇ tx_pcs_fec_phy_reset_n ਅਤੇ rx_pcs_fec_phy_reset_n ਸਿਗਨਲਾਂ ਨੂੰ ਇਕੱਠੇ ਬੰਨ੍ਹੋ।
· ਉਸੇ ਸਮੇਂ tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, ਅਤੇ reconfig_reset ਸਿਗਨਲਾਂ ਦਾ ਦਾਅਵਾ ਕਰੋ। IP ਰੀਸੈਟ ਅਤੇ ਸ਼ੁਰੂਆਤੀ ਕ੍ਰਮ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ ਰੀਸੈਟ ਅਤੇ ਲਿੰਕ ਇਨੀਸ਼ੀਅਲਾਈਜ਼ੇਸ਼ਨ ਵੇਖੋ।
· tx_pcs_fec_phy_reset_n, ਅਤੇ rx_pcs_fec_phy_reset_n ਸਿਗਨਲਾਂ ਨੂੰ ਘੱਟ ਰੱਖੋ, ਅਤੇ reconfig_reset ਸਿਗਨਲ ਉੱਚਾ ਰੱਖੋ ਅਤੇ F-ਟਾਈਲ ਹਾਰਡ IP ਅਤੇ ਮੁੜ ਸੰਰਚਨਾ ਬਲਾਕਾਂ ਨੂੰ ਸਹੀ ਢੰਗ ਨਾਲ ਰੀਸੈਟ ਕਰਨ ਲਈ tx_reset_ack ਅਤੇ rx_reset_ack ਦੀ ਉਡੀਕ ਕਰੋ।
· FPGA ਡਿਵਾਈਸਾਂ ਵਿਚਕਾਰ ਤੇਜ਼ ਲਿੰਕ-ਅੱਪ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ, ਉਸੇ ਸਮੇਂ ਕਨੈਕਟ ਕੀਤੇ F-Tile ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IPs ਨੂੰ ਰੀਸੈਟ ਕਰੋ। F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਐਕਸ ਦਾ ਹਵਾਲਾ ਦਿਓampਟੂਲਕਿੱਟ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ IP TX ਅਤੇ RX ਲਿੰਕ ਦੀ ਨਿਗਰਾਨੀ ਕਰਨ ਬਾਰੇ ਜਾਣਕਾਰੀ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
· ਪੰਨਾ 37 'ਤੇ ਰੀਸੈਟ ਕਰੋ ਅਤੇ ਲਿੰਕ ਸ਼ੁਰੂਆਤ ਕਰੋ
· F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

7.2 ਗਲਤੀ ਹੈਂਡਲਿੰਗ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼

ਹੇਠ ਦਿੱਤੀ ਸਾਰਣੀ ਵਿੱਚ ਗਲਤੀ ਸਥਿਤੀਆਂ ਲਈ ਗਲਤੀ ਪ੍ਰਬੰਧਨ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼ਾਂ ਦੀ ਸੂਚੀ ਦਿੱਤੀ ਗਈ ਹੈ ਜੋ F-Tile Serial Lite IV Intel FPGA IP ਡਿਜ਼ਾਈਨ ਨਾਲ ਹੋ ਸਕਦੀਆਂ ਹਨ।

ਸਾਰਣੀ 26. ਗਲਤੀ ਸਥਿਤੀ ਅਤੇ ਹੈਂਡਲਿੰਗ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼

ਗਲਤੀ ਦੀ ਸਥਿਤੀ
ਇੱਕ ਜਾਂ ਇੱਕ ਤੋਂ ਵੱਧ ਲੇਨ ਇੱਕ ਦਿੱਤੇ ਸਮੇਂ ਦੇ ਬਾਅਦ ਸੰਚਾਰ ਸਥਾਪਤ ਨਹੀਂ ਕਰ ਸਕਦੀਆਂ।

ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼
ਐਪਲੀਕੇਸ਼ਨ ਪੱਧਰ 'ਤੇ ਲਿੰਕ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਟਾਈਮ-ਆਊਟ ਸਿਸਟਮ ਲਾਗੂ ਕਰੋ।

ਸੰਚਾਰ ਸਥਾਪਿਤ ਹੋਣ ਤੋਂ ਬਾਅਦ ਇੱਕ ਲੇਨ ਸੰਚਾਰ ਗੁਆ ਦਿੰਦੀ ਹੈ।
ਡੈਸਕਿਊ ਪ੍ਰਕਿਰਿਆ ਦੌਰਾਨ ਇੱਕ ਲੇਨ ਸੰਚਾਰ ਗੁਆ ਦਿੰਦੀ ਹੈ।

ਇਹ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਪੜਾਵਾਂ ਤੋਂ ਬਾਅਦ ਜਾਂ ਦੌਰਾਨ ਹੋ ਸਕਦਾ ਹੈ। ਐਪਲੀਕੇਸ਼ਨ ਪੱਧਰ 'ਤੇ ਲਿੰਕ ਨੁਕਸਾਨ ਦੀ ਖੋਜ ਨੂੰ ਲਾਗੂ ਕਰੋ ਅਤੇ ਲਿੰਕ ਨੂੰ ਰੀਸੈਟ ਕਰੋ।
ਗਲਤ ਲੇਨ ਲਈ ਲਿੰਕ ਮੁੜ ਸ਼ੁਰੂ ਕਰਨ ਦੀ ਪ੍ਰਕਿਰਿਆ ਨੂੰ ਲਾਗੂ ਕਰੋ। ਤੁਹਾਨੂੰ ਇਹ ਯਕੀਨੀ ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ ਕਿ ਬੋਰਡ ਰੂਟਿੰਗ 320 UI ਤੋਂ ਵੱਧ ਨਾ ਹੋਵੇ।

ਸਾਰੀਆਂ ਲੇਨਾਂ ਨੂੰ ਇਕਸਾਰ ਕੀਤੇ ਜਾਣ ਤੋਂ ਬਾਅਦ ਨੁਕਸਾਨ ਵਾਲੀ ਲੇਨ ਅਲਾਈਨਮੈਂਟ।

ਇਹ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਪੜਾਵਾਂ ਤੋਂ ਬਾਅਦ ਜਾਂ ਦੌਰਾਨ ਹੋ ਸਕਦਾ ਹੈ। ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਪ੍ਰਕਿਰਿਆ ਨੂੰ ਮੁੜ ਚਾਲੂ ਕਰਨ ਲਈ ਐਪਲੀਕੇਸ਼ਨ ਪੱਧਰ 'ਤੇ ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਨੁਕਸਾਨ ਖੋਜ ਨੂੰ ਲਾਗੂ ਕਰੋ।

ISO 9001:2015 ਰਜਿਸਟਰਡ

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

8. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

IP ਸੰਸਕਰਣ v19.1 ਤੱਕ ਦੇ Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਦੇ ਸਮਾਨ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਜਾਂ ਬਾਅਦ ਦੇ ਸੰਸਕਰਣ ਤੋਂ, IP ਕੋਰਾਂ ਦੀ ਇੱਕ ਨਵੀਂ IP ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ।

ਜੇਕਰ ਇੱਕ IP ਕੋਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਕੋਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦੀ ਹੈ।

Intel Quartus Prime ਸੰਸਕਰਣ
21.3

IP ਕੋਰ ਸੰਸਕਰਣ 3.0.0

ਯੂਜ਼ਰ ਗਾਈਡ F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel® FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ

ISO 9001:2015 ਰਜਿਸਟਰਡ

683074 | 2022.04.28 ਫੀਡਬੈਕ ਭੇਜੋ

9. F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੇਲ FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime ਸੰਸਕਰਣ
22.1
21.3 21.3 21.2

IP ਸੰਸਕਰਣ 5.0.0
3.0.0 3.0.0 2.0.0

ਤਬਦੀਲੀਆਂ
· ਅੱਪਡੇਟ ਕੀਤੀ ਸਾਰਣੀ: F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ — ਵਾਧੂ FHT ਟਰਾਂਸੀਵਰ ਰੇਟ ਸਮਰਥਨ ਦੇ ਨਾਲ ਅੱਪਡੇਟ ਕੀਤਾ ਡਾਟਾ ਟ੍ਰਾਂਸਫਰ ਵੇਰਵਾ: 58G NRZ, 58G PAM4, ਅਤੇ 116G PAM4
· ਅੱਪਡੇਟ ਕੀਤੀ ਸਾਰਣੀ: F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਪੈਰਾਮੀਟਰ ਵਰਣਨ — ਨਵਾਂ ਪੈਰਾਮੀਟਰ ਜੋੜਿਆ ਗਿਆ · ਸਿਸਟਮ PLL ਸੰਦਰਭ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ · ਡੀਬੱਗ ਐਂਡਪੁਆਇੰਟ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ — PMA ਡੇਟਾ ਦਰ ਲਈ ਮੁੱਲਾਂ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ — GUI ਨਾਲ ਮੇਲ ਕਰਨ ਲਈ ਅੱਪਡੇਟ ਕੀਤੇ ਪੈਰਾਮੀਟਰ ਨਾਮਕਰਨ
· ਸਾਰਣੀ ਵਿੱਚ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਲਈ ਵੇਰਵੇ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ: F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ।
· ਸਪਸ਼ਟਤਾ ਲਈ ਪੈਰਾਮੀਟਰ ਸੈਕਸ਼ਨ ਵਿੱਚ ਟੇਬਲ ਨਾਮ IP ਨੂੰ F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੈਲ FPGA IP ਪੈਰਾਮੀਟਰ ਵਰਣਨ ਵਿੱਚ ਬਦਲਿਆ ਗਿਆ।
· ਅੱਪਡੇਟ ਕੀਤੀ ਗਈ ਸਾਰਣੀ: IP ਮਾਪਦੰਡ: - ਇੱਕ ਨਵਾਂ ਪੈਰਾਮੀਟਰ ਜੋੜਿਆ ਗਿਆ-ਆਰਐਸਐਫਈਸੀ ਉਸੇ FGT ਚੈਨਲ(ਚੈਨਲਾਂ) 'ਤੇ ਰੱਖੇ ਗਏ ਦੂਜੇ ਸੀਰੀਅਲ ਲਾਈਟ IV ਸਿੰਪਲੈਕਸ ਆਈਪੀ 'ਤੇ ਸਮਰਥਿਤ ਹੈ। - ਟ੍ਰਾਂਸਸੀਵਰ ਸੰਦਰਭ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ ਲਈ ਡਿਫੌਲਟ ਮੁੱਲਾਂ ਨੂੰ ਅਪਡੇਟ ਕੀਤਾ ਗਿਆ।
ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ISO 9001:2015 ਰਜਿਸਟਰਡ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

	intel F ਟਾਇਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP [pdf] ਯੂਜ਼ਰ ਗਾਈਡ F ਟਾਇਲ ਸੀਰੀਅਲ ਲਾਈਟ IV ਇੰਟੈਲ FPGA IP, F ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV, Intel FPGA IP
	intel F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP [pdf] ਯੂਜ਼ਰ ਗਾਈਡ F-ਟਾਈਲ ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP, ਸੀਰੀਅਲ ਲਾਈਟ IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP