Hoofdstuk 1: Er was eens... Booleaanse Algebra

1.1 : De operatoren

1.2 : De basiswetten

1.2.1 : De basisregels

1.2.2 : Bewijsvoering

1.3 : Uitgebreide regels

1.3.1 : Commutativiteit

1.3.2 : Associativiteit

1.3.3 : Distributiviteit

1.3.4 : Absorptie

1.4 : De wetten van De Morgan

1.5 : Overzicht van de Rekenregels

1.5.1 : AND met een constante

1.5.2 : OR met constante

1.5.3 : Inverter

1.5.4 : Bewerkingen met eigen inverse

1.5.5 : Commutativiteit

1.5.6 : Associativiteit

1.5.7 : Distributiviteit

1.5.8 : Absorptie

1.5.9 : De Morgan

Hoofdstuk 2: De logische talstelsels

2.1 : Het binaire stelsel

2.1.1 : Binaire notaties

2.1.2 : Tellen in binair

2.1.3 : Speciale binaire codes

2.2 : Het hexadecimale talstelsel

2.2.1 : Tellen in HEX

2.3 : Conversie van talstelsels

2.3.1 : Conversie van en naar binair

2.3.2 : Conversie van en naar HEX

2.3.3 : Conversie tussen HEX en binair

2.3.4 : Octaal en andere talstelsels

2.4 : Notatie van de base

Hoofdstuk 3: Logische vergelijkingen

3.1 : Eenvoudige vergelijkingen

3.2 : Waarheidstabellen

3.2.1 : Opstellen van de ingangscombinaties

3.2.2 : Het invullen van de uitgangscondities

Hoofdstuk 4: Reductie van logische vergelijkingen

4.1 : Booleaanse algebra en De Morgan

4.2 : Karnaugh kaarten

4.2.1 : Opbouw van de kaart

4.2.2 : Invullen van de kaart

4.2.3 : Oplossen van een KV kaart

4.2.4 : Karnaugh voor nultermen

4.3 : Quine-McCluskey

4.3.1 : Het QM Algoritme

4.3.2 : Vaststellingen

Hoofdstuk 5: De basispoorten

5.1 : De grondpoorten

5.1.1 : NOT

5.1.2 : AND

5.1.3 : OR

5.2 : Afgeleide poorten

5.2.1 : NAND

5.2.2 : NOR

5.2.3 : XOR

5.2.4 : XNOR

5.2.5 : Majority gate

5.3 : Transponeren van poorten

5.3.1 : Samenvoegen en splitsen van poorten

5.4 : Positieve logica ten opzichte van negatieve logica

5.5 : Overzicht van de basispoorten

Hoofdstuk 6: Combinatorische systemen

6.1 : Encoders en Decoders

6.1.1 : Encoder

6.1.2 : Priority encoder

6.1.3 : Decoder

6.1.4 : Transcoders

6.1.5 : Praktische methode om snel transcoders te maken

6.1.6 : Vaststellingen

6.2 : Multiplexers en de-multiplexers

6.2.1 : Multiplexers

6.2.2 : Demultiplexers

6.3 : Rekenkundige circuits

6.3.1 : Adder-schakelingen (optellers)

6.3.2 : Look Ahead adder

6.3.3 : Subtractors (aftellers)

6.3.4 : Multipliers (vermenigvuldigers)

6.3.5 : Andere types multipliers

6.3.6 : Dividers (delers)

6.4 : Code convertoren

6.5 : Comparators

6.5.1 : De simpele comparator

6.5.2 : De magnitude comparator

6.6 : Parity en Parity generatoren

6.6.1 : Odd/Even detector

6.6.2 : Bytewise parity

6.6.3 : Parity correction

6.7 : Look up tables

6.7.1 : Implementatie van logica door middel van LUTs

6.8 : Speciale poorten

6.8.1 : Tristate gates

6.8.2 : Bus multiplexing

6.8.3 : Bus Switches

6.8.4 : Analoge switches

6.8.5 : Expandable poorten

6.8.6 : Open Collector / Drain / Emittor / Source

6.8.7 : Wired logica

Hoofdstuk 7: Geheugenelementen

7.1 : De RS flipflop

7.1.1 : De transformatie naar identieke poorten

7.2 : De RST flipflop

7.3 : De Latch

7.4 : Foutloze RS flipflop

7.5 : Geavanceerde flipflops

7.5.1 : Flankgestuurde flipflops

7.6 : De JK flipflop

7.6.1 : Afwijkende JK flipflops

7.6.2 : Foutcondities van een JK flipflop

7.7 : Flipflops met asynchrone set en reset ingangen

7.8 : De JK flipflop als universele bouwsteen

7.9 : Speciale flipflops

7.9.1 : Dubbel geclockte flipflops

7.9.2 : NOT keten flipflops

7.10 : Flipflop symbolen

7.10.1 : Praktische flipflops

7.10.2 : Toepassingen

Hoofdstuk 8: Ontwerpen met geheugenelementen

8.1 : Registers

8.1.1 : Transparante registers

8.1.2 : Edge triggered registers

8.1.3 : Praktische registers

8.2 : Schuifregisters

8.2.1 : Serial In / Parallel Out

8.2.2 : Parallel in Serial out

8.2.3 : First In, First Out / FIFO

8.2.4 : Last in, First out / LIFO

8.2.5 : Praktische toepassing van schuifregisters

8.2.6 : Schuifregisters anders gemaakt

8.3 : Tellers

8.3.1 : Teller definities

8.3.2 : Asynchrone tellers

8.3.3 : Synchrone tellers

8.3.4 : State counters

8.3.5 : Praktische tellers

8.4 : Delers

8.5 : Binary Rate Multipliers

8.5.2 : Waarom BRM generatoren beter werken dan PWM

8.6 : LFS registers en PRBS generatoren

8.7 : State machines

8.7.1 : Het bubble of state diagram

8.7.2 : Moore machines

8.7.3 : Mealy machines

8.7.4 : Implementatie van machines

8.8 : Multiphase generatoren

8.8.1 : Non-overlapping generatoren

8.8.2 : Overlapping generatoren

8.8.3 : Het maken van Multiphase generatoren

8.9 : PLL circuits

8.9.1 : De fase comparator

8.9.2 : De deler

8.9.3 : De referentieoscillator

8.9.4 : Praktische PLLs: De 4046 en 7046

8.9.5 : PLL in FPGA

8.10 : Synchronisers

8.10.1 : Synchroniseren van signalen

8.10.2 : Gevaren van synchroniseren

8.10.3 : Clock synchronisers

8.11 : Debouncers

8.11.1 : RS flipflop als debouncer

8.11.2 : Shifter loop

8.11.3 : Counter loop

8.11.4 : Analogische debouncer

8.12 : Edge detectoren

8.12.1 : Stabiele edge detector

8.12.2 : Detecteren van beide edges

8.13 : Memory elementen

8.13.1 : RAM

8.13.2 : ROM

8.13.3 : Non Volatile RAM

8.13.4 : Multiport

8.13.5 : Dual Port

Hoofdstuk 9: Vaste logica families

9.1 : RTL en DTL

9.1.1 : RTL

9.1.2 : DTL

9.2 : TTL

9.3 : ECL

9.4 : NMOS

9.5 : CMOS

9.6 : I2L

9.7 : GTL / BTL

9.8 : Overzicht van de gangbare families

9.9 : Verpakkingen

9.9.1 : DIL / DIP

9.9.2 : PGA

9.9.3 : LCC / PLCC

9.9.4 : SOJ

9.9.5 : SO / SOP / TSSOP

9.9.6 : QFP / TQFP

9.9.7 : BGA

9.9.8 : QFN

9.9.9 : Chipscale verpakking (flipchip)

Hoofdstuk 10: Ontwerpen met echte logica

10.1 : Logische levels en de verboden zone

10.1.1 : De uitgangsniveaus

10.1.2: De ingangsniveaus

10.1.3 : De verboden zone

10.1.4 : De uitgangsstroom

10.2 : Rise- en Fall-time van signalen

10.3 : Fan-in en fan-out

10.3.1 : Fan-out

10.3.2 : Fan-in

10.3.3 : Wat moet je er mee

10.4 : Statisch en Dynamisch Stroomverbruik

10.4.1 : Bipolaire technologie (TTL)

10.4.2 : CMOS

10.5 : Propagation delay

10.6 : Setup en Hold-time

10.7 : Race condities

10.7.1 : Het EXOR drama

10.7.2 : Glitch free EXOR

10.8 : Metastabiliteit

10.9 : Ground bounce

10.10 : Ringing, Overshoot en Undershoot

10.10.1 : Terminatieweerstanden

10.10.2 : Serieweerstanden

10.11 : Bord layout

10.12 : Voedingen

10.12.1 : Basisprincipe van een regelaar

10.12.2 : Impulsgedrag

10.12.3 : Derating van condensatoren

10.12.4 : Vuistregels

10.12.5 : Bescherming van de regelaar

10.13 : Bord layout voor voedingsdistributie

10.13.1 : Scheiding van kritische voedingen

10.13.2 : Digitaal versus analoog domein

Hoofdstuk 11: Het lezen van een datasheet

11.1 : De 'Marketing' informatie

11.2 : De juiste datasheet

11.2.1 : De elektrische parameters

11.2.2 : Functionele parameters

11.2.3 : Pinaansluitingen

11.2.4 : Werktemperatuur

11.2.5 : Operating conditions

11.2.6 : Absolute maximum ratings

11.2.7 : Typical performance characteristics

11.2.8 : Thermische informatie

11.2.9 : DC parameters

11.2.10 : AC of switching parameters

11.2.11 : Package informatie

11.3 : Applicatie informatie

11.3.1 : Bord layout informatie

11.3.2 : Software voorbeelden

Hoofdstuk 12: Logische circuits maken met klassieke bouwstenen

12.1 : Overzicht van de belangrijkste 74xx bouwstenen

12.1.1 : Invertoren

12.1.2 : Basispoorten

12.1.3 : XOR en comparatoren

12.1.4 : Decoders

12.1.5 : Buffers

12.1.6 : Flipflops

12.1.7 : Schuifregisters

12.1.8 : Counters

12.1.9 : Display Drivers

12.1.10 : BUS registers

12.1.11 : BUS drivers

12.1.12 : Monoshots

12.2 : Overzicht van de belangrijkste 4xxx bouwstenen

12.2.1 : Invertoren

12.2.2 : Basispoorten

12.2.3 : Analoge multiplexers

12.2.4 : Display Drivers

12.2.5 : Flipflops

12.2.6 : CMOS tellers

12.3 : Tips en tricks

12.3.1 : Betere display drivers

12.3.2 : Pin compatible Schmitt-trigger

12.3.3 : Alternatieve buffers

12.3.4 : Singlegate logica

12.3.5 : Bundelen van bussen

12.3.6 : Mengen van families

12.3.7 : Losse transistoren

12.3.8 : Pull-up / pull-down

Hoofdstuk 13: Interface met de buitenwereld

13.1 : Ingangscircuits

13.1.1 : Level Shifting

13.1.2 : Debouncing (ont-dendering) en filtering

13.1.3 : Beveiligen van ingangen

13.2 : Uitgangscircuits

13.2.1 : Spanningsaanpassing (level-shifting)

13.2.2 : Stroomaanpassing

13.2.3 : Beveiligen van uitgangstrappen

13.3 : Galvanisch isoleren

13.3.1 : Optocouplers

13.3.2 : Capacitieve couplers

13.3.3 : Inductieve couplers

13.4 : Bord lay-out voor protectie

13.4.1 : Scheiden van gevaarlijke en veilige signalen

13.4.2 : Component keuze

13.4.3 : Voorbeeld

Hoofdstuk 14: Analogische circuits

14.1 Schmitt-triggers

14.2 : Delay en impuls generatoren

14.2.1 : Monoshot

14.2.2 : Hertriggerbare Monoshot

14.2.3 : R/C netwerken

14.2.4 : Oplossingen in het digital domain

14.3 : Oscillatoren

14.3.1 : Ringoscillator

14.3.2 : R/C oscillator

14.3.3 : Kristaloscillator

14.4 : NE555 Universeel timing component

14.4.1 : 555 als Monoshot

14.4.2 : 555 als Monoshot (herstartbaar)

14.4.3 : 555 als oscillator

14.5 : Analoog digitaal omzetters

14.5.1 : Flash convertor

14.5.2 : Successive approximation

14.5.3 : Integrating ADC

14.5.4 : Sigma Delta

14.6 : Digitaal analoog omzetters

14.6.1 : Thermometer DAC

14.6.2 : R-2R DAC / Resistor ladder DAC

14.6.3 : Binary weighted DAC

14.6.4 : PWM en BRM DAC

Hoofdstuk 15: Programmeerbare logica

15.1 : Geschiedenis

15.2 : Types

15.2.1 : FPLA

15.2.2 : PAL

15.2.3 : GAL

15.2.4 : EPLD

15.2.5 : CPLD

15.2.6 : Gate Array

15.2.7 : FPGA

15.2.8 : Hybride componenten

Hoofdstuk 16: Ontwerpen met PLDs en FPGA

16.1 : Voeding

16.1.1 : Multivoltage IO circuits

16.2 : Busvoorzieningen

16.3 : Programmering

16.3.1 : Programmeervoorziening van een Altera device

16.3.2 : Altera Programmer

16.4 : Clock voorziening

16.4.1 : Oscillator modules

16.4.2 : Zelfbouw oscillatoren

Hoofdstuk 17: Synthesetalen

17.1 : Geschiedenis van de synthesetalen

17.1.1 : PALASM

17.1.2 : ABEL

17.1.3 : CUPL

17.1.4 : AHDL

17.1.5 : Verilog

17.1.6 : VHDL

17.2 : Werking van een synthesizer

17.3 : Synthese problemen

17.4 : Ontwikkelsystemen

Hoofdstuk 18: Quartus tutorial

18.1 : Installatie

18.1.1 : Installeren

18.1.2 : Licentie installatie

18.1.3 : Firewall instellingen

18.2 : Opstarten

18.2.1 : De eerste start

18.3 : Aanmaken van een project

18.3.1 : Projectbeheer

18.4 : De design omgeving

18.5 : Aanmaken van het eerste blok

18.5.1 : Soorten Design files

18.5.2 : Andere files

18.6 : Ontwerpmethodologie

18.6.1 : Top down hiërarchisch ontwerp met toplevel schematic

18.7 : Aanmaken van het toplevel

18.8 : Tekenen van een schema

18.8.1 : Componenten plaatsen en verplaatsen

18.8.2 : Verbinden van componenten

1.5.10 : Maken van subcircuits

18.9 : Aanmaken van een HDL bestand

18.9.1 : Schrijven van code

18.10 : Device assignment

18.11 : De eerste compilatie

18.11.1 : Pin assignment

18.12 : Simulatie

18.12.1 : Aanmaken van de simulatie file

18.12.2 : Toevoegen van signalen

18.12.3 : Monitoren van interne knopen

18.12.4 : Aanmaken van waveforms

18.13 : Speciale functieblokken

18.13.1 : Counter Megafunction

18.14 : Configureren van een PLL

Hoofdstuk 19: Verilog in een notendop

19.1 : Verilog modules

19.2 : Whitespace en commentaar

19.3 : Logische niveaus

19.3.1 : Logische x

19.3.2 : Logische z

19.4 : Signalen

19.4.1 : Enkelvoudige signalen

19.4.2 : Signaal vectoren

19.4.3 : Praktisch gebruik van Reg en Wire

19.5 : Definiëren van in- en uitgangen

19.5.1 : Reg en Wire

19.5.2 : inout

19.6 : Basisoperatoren in Verilog

19.6.1 : Logische operaties

19.6.2 : Reductie operatoren

19.6.3 : Afgeleide reductie operatoren

19.6.4 : Relationele operatoren

19.7 : Rekenkundige operaties

19.7.1 : Notatie van getallen

19.7.2 : Optellen en aftellen

19.7.3 : Delen en vermenigvuldigen

19.8 : Andere manipulaties op vectoren

19.8.1 : Schuifoperaties

19.8.2 : Maken van deelvectoren

19.8.3 : Groeperen van signalen

19.8.4 : Replicatie van signalen

19.8.5 : Conditionele operator

19.9 : Basisconstructies in Verilog

19.9.1 : Assign

19.9.2 : Blocking en non-blocking Assignments

19.9.3 : Always

19.9.4 : Sensitivity lists

19.9.5 : Sensitivity voor asynchrone signalen in synchroon blok

19.10 : Beslissingslogica

19.10.1 : If-then-else

19.10.2 : Case statement

19.11 : Scheduling

19.12 : Defines

19.13 : Verilog 2001

19.13.1 : Arrays en multidimensionele arrays

19.13.2 : Signed getallen

19.13.3 : Module definitie

19.13.4 : Automatisch creëren van nets

19.13.5 : Andere elementen

19.14 : Verilog 2005

19.14.1 : Always_ff

19.14.2 : Always_comb

1.5.11 : Always_latch

19.15 : Instantieren van deelcircuits

19.15.1 : Ingebakken primitieven

19.5.2 : Instantieren van een primitieve

19.5.3 : Instantiering van een eigen primitieve

19.15.4 : Verbinden met symbolische namen

19.16 : Praktische systemen in Verilog

19.16.1 : Combinatorisch blok

19.16.2 : Sequentiële logica

19.16.3 : Een Read/Write schuifregister, met uitgangsregister

19.16.4 : State machine

Hoofdstuk 20: VHDL in een notendop

20.1 : VHDL Modules

20.2 : Whitespace en commentaar

20.3 : De standaard bibliotheken

20.4 : Logische niveaus

20.4.1 : Logische x

20.4.2 : Logische z

20.5 : Signalen

20.5.1 : Signaal Vectoren

20.6 : Variabelen

20.7 : Het aanmaken van de Entity

20.7.1 : De poorten van een entity

20.8 : Basisoperatoren in VHDL

20.8.1 : Logische operaties

20.8.2 : Afgeleide operatoren

20.8.3 : Relationele operatoren

20.9 : Rekenkundige operaties

20.9.1 : Notatie van getallen

20.9.2 : Conversie van getallen

20.9.3 : Optellen en Aftellen

20.9.4 : Delen en vermenigvuldigen

20.9.5 : Modulo en remainder

20.10 : Andere manipulaties op vectoren

20.10.1 : Schuifoperaties

20.10.2 : Roteren van vectoren

20.10.3 : Maken van deelvectoren

20.10.4 : Groeperen van signalen

20.10.5 : Constanten en Aliassen

20.11 : Basisconstructies in VHDL

20.11.1 : When

20.11.2 : With-select

20.12 : Process

20.13 : Beslissingslogica

20.13.1 : If-then-else

20.13.2 : Case statement

20.14 : Latches

20.15 : Edge gevoelige processen

20.16 : Scheduling

20.17 : Instantieren van deelmodules in VHDL

20.17.1 : Instantieren van deelmodules

20.18 : Praktische systemen in VHDL

20.18.1 : Combinatorisch blok

20.18.2 : Sequentiële logica

20.18.3 : Een Read/Write schuifregister, met uitgangsregister

20.18.4 : State machine

Hoofdstuk 21: Implementatie van Logica in PLD

21.1 : Het project

21.2 : Schematisch ontwerp

21.2.1 : Display sturing

21.2.2 : De deler

21.2.3 : De tellers

21.2.4 : De alarmfunctie

21.2.5 : Toplevel

21.2.6 : Verificatie

21.3 : Verilog ontwerp

21.3.1 : Display sturing

21.3.2 : De deler

21.3.3 : De tellers

21.3.4 : De alarmfunctie

21.3.5 : Toplevel

21.4 : VHDL ontwerp

21.4.1 : Display sturing

21.4.2 : De deler

21.4.3 : De tellers

21.4.4 : De alarmfunctie

Hoofdstuk 22: Fusemap creatie en programmering

22.1 : Finale Device Selectie

22.2 : Pin toekenning

22.3 : Fusemap creatie

22.4 : Programmering

Hoofdstuk 23: Experimenteerplatformen

23.1 : Terasic Max II Micro Kit

23.2 : Elektor FPGA board

23.3 : Andere platformen