AN 824 FPGA SDK ສໍາລັບກະດານ OpenCL
ຮອງຮັບ Package Floorplan
ຄູ່ມືຜູ້ໃຊ້

 Intel® FPGA SDK ສໍາລັບ OpenCL™ Board Support Package ຄູ່ມືການເພີ່ມປະສິດທິພາບຂອງ Floorplan
Intel/® FPGA SDK ສໍາລັບ OpenCL™ Board Support Package (BSP) Floorplan Optimization Guide ໃຫ້ຄໍາແນະນໍາການວາງແຜນພື້ນເຮືອນສໍາລັບ OpenCL) BSP. ມັນຍັງໃຫ້ຄໍາແນະນໍາກ່ຽວກັບວິທີທີ່ທ່ານສາມາດໄດ້ຮັບແກ່ນພື້ນຖານທີ່ມີຄວາມຖີ່ຂອງການດໍາເນີນງານສະເລ່ຍສູງສຸດທີ່ດີທີ່ສຸດແລະປະເມີນປະສິດທິພາບການນໍາໃຊ້ຊັບພະຍາກອນ BSP.
ເອກະສານນີ້ສົມມຸດວ່າທ່ານຄຸ້ນເຄີຍກັບແນວຄວາມຄິດ OpenCL(2) ດັ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນ OpenCL Specification version 1.0 ໂດຍກຸ່ມ Khronos.

OpenCL BSP Compilation Flow
OpenCL BSP ສະຫນັບສະຫນູນປະເພດຂອງການລວບລວມຂໍ້ມູນຕໍ່ໄປນີ້:

• Flat compile [–bsp-flow flat]: ປະຕິບັດການລວບລວມແບບຮາບພຽງຂອງການອອກແບບທັງໝົດ (BSP ພ້ອມກັບຮາດແວທີ່ສ້າງດ້ວຍ kernel).
• Base compile [–bsp-flow base]: ປະຕິບັດການລວບລວມພື້ນຖານໂດຍໃຊ້ຂໍ້ຈໍາກັດ LogicLock ຈາກ base.qsf file. ເປົ້າໝາຍໂມງ kernel ແມ່ນຜ່ອນຄາຍເພື່ອໃຫ້ຮາດແວ BSP ມີອິດສະລະໃນການຕອບສະໜອງເວລາ. ຖານຂໍ້ມູນ base.qar ຖືກສ້າງຂື້ນເພື່ອເກັບຮັກສາຮາດແວ BSP, ເຊິ່ງເປັນພື້ນທີ່ຄົງທີ່.
• ນໍາເຂົ້າລວບລວມ [ ]: ຟື້ນຟູເວລາປິດພື້ນທີ່ຄົງທີ່ຈາກຖານຂໍ້ມູນ base.qar ແລະລວບລວມພຽງແຕ່ຮາດແວທີ່ສ້າງຂຶ້ນ kernel. ມັນຍັງເພີ່ມເປົ້າຫມາຍໂມງ kernel ເພື່ອໃຫ້ໄດ້ຮັບຄວາມຖີ່ຂອງການເຮັດວຽກສູງສຸດຂອງ kernel ທີ່ດີທີ່ສຸດ (fmax).

OpenCL BSP Floorplan Partition
OpenCL BSP floorplan ສ່ວນໃຫຍ່ແມ່ນແບ່ງອອກເປັນສອງພາກພື້ນຕໍ່ໄປນີ້:

• ພາກພື້ນຄົງທີ່: ເປັນຕົວແທນຂອງພາກພື້ນທີ່ມີຮາດແວ BSP ທີ່ກ່ຽວຂ້ອງທີ່ຍັງຄົງຢູ່. ເວລາປິດສໍາລັບພາກພື້ນນີ້ໃນລະຫວ່າງການລວບລວມພື້ນຖານ. ໂດຍທົ່ວໄປ, ເປົ້າຫມາຍແມ່ນເພື່ອຫຼຸດຜ່ອນຊັບພະຍາກອນ chip ທີ່ໃຊ້ໂດຍພາກພື້ນນີ້ເພື່ອປິດເວລາ.
• ພາກພື້ນ Kernel: ເປັນຕົວແທນຂອງພາກພື້ນ reconfiguration ບາງສ່ວນ (PR) ທີ່ສະຫງວນໄວ້ສໍາລັບ freeze_wrapper_inst|kernel_system_inst module, ເຊິ່ງປະກອບດ້ວຍ kernel. ໂດຍທົ່ວໄປ, ເປົ້າຫມາຍແມ່ນເພື່ອສະຫງວນຊັບພະຍາກອນ chip ໃນຂອບເຂດສູງສຸດສໍາລັບພາກພື້ນນີ້.

1. Intel FPGA SDK ສໍາລັບ OpenCL ແມ່ນອີງໃສ່ການເຜີຍແຜ່ Khronos Specification, ແລະໄດ້ຜ່ານຂະບວນການທົດສອບຄວາມສອດຄ່ອງຂອງ Khronos. ສະຖານະການສອດຄ່ອງໃນປະຈຸບັນສາມາດພົບໄດ້ທີ່ www.khronos.org/conformance.
2. OpenCL ແລະໂລໂກ້ OpenCL ແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Apple Inc. ແລະນຳໃຊ້ໂດຍການອະນຸຍາດຈາກ Khronos Group™.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ຄໍາແນະນໍາສໍາລັບການວາງແຜນພື້ນເຮືອນ OpenCL BSP

• ເລີ່ມຕົ້ນດ້ວຍການລວບລວມຮາບພຽງເພື່ອເຂົ້າໃຈບ່ອນທີ່ອົງປະກອບຕົ້ນຕໍຂອງ BSP ຖືກວາງໄວ້ຕາມທໍາມະຊາດ (ໂດຍສະເພາະບລັອກ IP ທີ່ມີການເຊື່ອມຕໍ່ I/O ເຊັ່ນ PCIe ຫຼື DDR). ໃນຂະນະທີ່ອອກແບບ BSP, ທ່ານອາດຈະຕ້ອງພິຈາລະນາການສ້າງຕັ້ງທໍ່ stages ໃນລະຫວ່າງ IPs ກັບເວລາປິດ. ທໍາອິດທ່ານຄວນດໍາເນີນການເກັບລວບລວມແກ່ນແບບຮາບພຽງເພື່ອກໍານົດເສັ້ນທາງທີ່ລົ້ມເຫລວທີ່ເກີດຂື້ນ, ແລະຫຼັງຈາກນັ້ນພະຍາຍາມແກ້ໄຂພວກມັນ.
  ຄໍາແນະນໍາ: — ອັດຕາການປິດເວລາທີ່ດີຫຼາຍກວ່າການກວາດເມັດພືດແບບຮາບພຽງຈະມີໂອກາດສູງທີ່ຈະປິດການລວບລວມເວລາຂອງຖານ.
  — ຖ້າ​ຫາກ​ທ່ານ​ສັງ​ເກດ​ເຫັນ​ຄວາມ​ລົ້ມ​ເຫຼວ​ທີ່​ສອດ​ຄ້ອງ​ກັນ​ໃນ mm_interconnect* (ອົງ​ປະ​ກອບ​ທີ່​ເພີ່ມ​ໂດຍ Qsys​)​, ຫຼັງ​ຈາກ​ນັ້ນ​ເປີດ​ລະ​ບົບ​ທີ່​ມີ Qsys Interconnect viewer ແລະສັງເກດເຫັນຄວາມສັບສົນຂອງການເຊື່ອມຕໍ່ກັນທີ່ລົ້ມເຫລວ. ທ່ານສາມາດເພີ່ມ flipflops pipelining ໃນ viewer ເພື່ອປັບປຸງເວລາ. ຖ້າທ່ານຍັງບໍ່ສາມາດແກ້ໄຂບັນຫາໄດ້, ທ່ານອາດຈະຕ້ອງທໍາລາຍເສັ້ນທາງທີ່ສໍາຄັນ mm_interconnect* ໂດຍການເພີ່ມຂົວທໍ່ Avalon.
• ໃນລະຫວ່າງການລວບລວມຂໍ້ມູນພື້ນຖານ, ເລີ່ມຕົ້ນດ້ວຍ LogicLock ເທິງພື້ນທີ່ແກ່ນແກ່ນທີ່ປະກອບດ້ວຍ freeze_wrapper_inst|kernel_system_inst. ໂດຍບໍ່ມີຂໍ້ຈໍາກັດອື່ນໆ, Intel Quartus Prime ສາມາດວາງຮາດແວ BSP ໄດ້ຢ່າງເສລີໃນພື້ນທີ່ຄົງທີ່ຂອງຊິບ. ໃຊ້ຕົວວາງແຜນການລວບລວມແລະຊິບແບບຮາບພຽງເພື່ອກໍານົດຂະຫນາດແລະສະຖານທີ່ຂອງຮາດແວ BSP ເຊັ່ນ PCIe ແລະ DDR. ຈາກນັ້ນ, ສະຫງວນພື້ນທີ່ແກ່ນໂດຍການນຳໃຊ້ LogicLock ໃນຂະນະທີ່ຫຼີກເວັ້ນພື້ນທີ່ກຸ່ມຫຼັກຂອງຮາດແວ BSP.
  ເຄັດ​ລັບ​: ຖ້າ​ຄອບ​ຄົວ​ຊິບ​ທີ່​ນໍາ​ໃຊ້​ແມ່ນ​ຄື​ກັນ​ກັບ​ເວ​ທີ​ການ​ອ້າງ​ອີງ​ແລະ​ຖ້າ​ຫາກ​ວ່າ​ອົງ​ປະ​ກອບ BSP ແມ່ນ​ຄ້າຍ​ຄື​ກັນ​, ມັນ​ອາດ​ຈະ​ໄວ​ຂຶ້ນ​ທີ່​ຈະ​ເລີ່ມ​ຕົ້ນ​ກັບ​ພາກ​ພື້ນ LogicLock ສໍາ​ລັບ freeze_wrapper_inst|kernel_system_inst ທີ່​ຖືກ​ສົ່ງ​ກັບ OpenCL ອ້າງ​ອີງ BSP ແລະ​ເຮັດ​ວຽກ​ໂດຍ​ຜ່ານ​ຄວາມ​ລົ້ມ​ເຫຼວ​.
• ທ່ານອາດຈະເພີ່ມອົງປະກອບເພີ່ມເຕີມຕໍ່ໄປນີ້ໃສ່ BSP ຂອງທ່ານ:
  — ທະ​ນາ​ຄານ​ຄວາມ​ຊົງ​ຈໍາ​: ຖ້າ​ຫາກ​ວ່າ​ທ່ານ​ເພີ່ມ​ທະ​ນາ​ຄານ​ຄວາມ​ຊົງ​ຈໍາ​ຫຼາຍ​, ທ່ານ​ຄວນ​ຈະ​ກໍາ​ນົດ​ທີ່​ຕັ້ງ​ທະ​ນາ​ຄານ I/O ເນື່ອງ​ຈາກ​ວ່າ​ທ່ານ​ອາດ​ຈະ​ຈໍາ​ເປັນ​ຕ້ອງ​ໄດ້​ເພີ່ມ​ຂົວ​ທໍ່​ເພື່ອ​ຕອບ​ສະ​ຫນອງ​ກໍາ​ນົດ​ເວ​ລາ​.
  — ຊ່ອງ I/O: ທ່ານສາມາດເພີ່ມຊ່ອງ I/O ເຊັ່ນ: ວິດີໂອ, Ethernet, ຫຼື serial interface. ຖ້າທ່ານເພີ່ມຊ່ອງທາງ I/O, ທ່ານຄວນລະບຸສະຖານທີ່ທະນາຄານ I/O ເພາະວ່າທ່ານອາດຈະຕ້ອງໃຊ້ພື້ນທີ່ LogicLock ໃໝ່ ສໍາລັບການວາງທໍ່ຖ້າເວລາປິດແມ່ນມີຄວາມຫຍຸ້ງຍາກ.
  ຄໍາແນະນໍາ: ຖ້າທ່ານຕ້ອງການເພີ່ມຂົວທໍ່ (ສໍາລັບຕົວຢ່າງample, ເນື່ອງຈາກການຊັກຊ້າຂອງເສັ້ນທາງຂະຫນາດໃຫຍ່ເຮັດໃຫ້ເກີດຄວາມລົ້ມເຫຼວຂອງເວລາ), ຫຼັງຈາກນັ້ນພິຈາລະນາໄລຍະຫ່າງຂອງເສັ້ນທາງຈາກແຫຼ່ງໄປຫາຈຸດຫມາຍປາຍທາງ logic ໃນຊິບແລະປ່ອຍພື້ນທີ່ບາງສ່ວນທີ່ສະຫງວນໄວ້ສໍາລັບພາກພື້ນ kernel.
• ປະຕິບັດຕາມຄໍາແນະນໍາທົ່ວໄປເຫຼົ່ານີ້ໃນເວລາທີ່ສະຫງວນເຂດ LogicLock ສໍາລັບແກ່ນ:
  — ພະຍາຍາມວາງຖັນ DSP ທັງໝົດໃນລະບົບ kernel_ ເວັ້ນເສຍແຕ່ວ່າ BSP ຕ້ອງການ.
  — ພະຍາຍາມສະຫງວນຊັບພະຍາກອນເພີ່ມເຕີມສໍາລັບລະບົບ kernel.
  — ພະ​ຍາ​ຍາມ​ທີ່​ຈະ​ຮັກ​ສາ​ຈໍາ​ນວນ​ຂອງ notches ໃນ​ພາກ​ພື້ນ kernel ໃຫ້​ຕໍາ​່​ສຸດ​ທີ່​.
  ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຈຸດທີ່ຖືກເພີ່ມເພື່ອວາງຂົວທໍ່ລະຫວ່າງທະນາຄານ PCIe ແລະ DDR.

ຮູບ 1. OpenCL BSP Floorplan ສໍາລັບ Intel Arria® 10 GX ໃນລຸ້ນ 17.0

ຄໍາແນະນໍາສໍາລັບຄວາມຖີ່ຂອງການດໍາເນີນການສູງສຸດ
ຄວາມຖີ່ຂອງການເຮັດວຽກສູງສຸດ (fmax) ທີ່ບັນລຸໄດ້ໂດຍແກ່ນສ່ວນໃຫຍ່ແມ່ນຂຶ້ນກັບຄວາມໄວ FPGA ເນື່ອງຈາກ IP ສ່ວນໃຫຍ່ຄວນຈະຖືກປັບປຸງໃຫ້ເໝາະສົມແລ້ວ. ຢ່າງໃດກໍ່ຕາມ, ອາດຈະສູນເສຍ fmax ບາງຢ່າງຂຶ້ນກັບ BSP floorplan. ຕົວຢ່າງample, ປົກກະຕິແລ້ວຈໍານວນຂອງການຕັດອອກໃນພາກພື້ນແກ່ນຂອງ BSP ມີຜົນກະທົບ kernel fmax.
ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້, ເພື່ອໃຫ້ໄດ້ຮັບແກ່ນພື້ນຖານທີ່ດີທີ່ສຸດທີ່ໃຫ້ຜົນຜະລິດ fmax ໂດຍສະເລ່ຍທີ່ດີທີ່ສຸດ:

1. ປະຕິບັດການກວາດເມັດພືດໃສ່ການລວບລວມພື້ນຖານແທນທີ່ຈະເລືອກເອົາແກ່ນພື້ນຖານທໍາອິດທີ່ກົງກັບເວລາ.
2. ດໍາເນີນການລວບລວມການນໍາເຂົ້າ (ໂດຍການນໍາໃຊ້ແກ່ນຈໍານວນຫນ້ອຍຈາກ example ອອກແບບ) ຢູ່ໃນທຸກເມັດທີ່ຜ່ານພື້ນຖານ.
3. ຄິດໄລ່ຄ່າສະເລ່ຍ fmax ສໍາລັບແກ່ນພື້ນຖານທັງໝົດ.
4. ເລືອກແກ່ນພື້ນຖານທີ່ໃຫ້ຜົນຜະລິດ fmax ສະເລ່ຍສູງສຸດ.
   ແກ່ນພື້ນຖານທີ່ມີ fmax ສະເລ່ຍທີ່ດີທີ່ສຸດແມ່ນຜູ້ສະຫມັກທີ່ດີສໍາລັບການປ່ອຍຕົວກັບ BSP. ຖ້າທ່ານຕັດສິນໃຈປະຕິບັດຕາມວິທີການທີ່ແຕກຕ່າງຈາກຂັ້ນຕອນທີ່ແນະນໍາ, ທ່ານອາດຈະສັງເກດເຫັນການປ່ຽນແປງ 5-10% ໃນ fmax ຂອງຂະບວນການລວບລວມການນໍາເຂົ້າແກ່ນ.

ຮູບທີ 2. ການກໍານົດແກ່ນພື້ນຖານທີ່ດີທີ່ສຸດ

• ເພື່ອເຂົ້າໃຈວ່າ kernel ສາມາດແລ່ນໄດ້ໄວເທົ່າໃດໂດຍບໍ່ມີຂໍ້ຈຳກັດຂອງ floorplan:
  1. ປະຕິບັດການຮວບຮວມແບບຮາບພຽງຂອງ kernel ແລະສັງເກດ fmax.
  2. ປະຕິບັດການລວບລວມການນໍາເຂົ້າໃນແກ່ນດຽວກັນແລະສັງເກດ fmax.
  3. ປຽບທຽບຜົນໄດ້ຮັບ fmax.
  ເນື່ອງຈາກຂໍ້ຈໍາກັດຂອງ floorplan, import compile fmax ແມ່ນຕໍ່າກວ່າ flat compile fmax ສະເໝີ. ເພື່ອຫຼີກເວັ້ນການລົບກວນຂອງແກ່ນ, ລວບລວມແກ່ນແກ່ນທີ່ມີແກ່ນພື້ນຖານຫຼາຍແລະພິຈາລະນາ fmax ໂດຍສະເລ່ຍໃນຂະນະທີ່ປຽບທຽບຜົນໄດ້ຮັບ fmax.
• ບໍ່ເຄີຍປຽບທຽບ kernel fmax ຈາກການລວບລວມຂໍ້ມູນພື້ນຖານກັບຮາບພຽງຫຼືການລວບລວມການນໍາເຂົ້າ. ເປົ້າໝາຍໂມງ kernel ແມ່ນຜ່ອນຄາຍໃນລະຫວ່າງການລວບລວມພື້ນຖານແລະເພາະສະນັ້ນ, ທ່ານຈະບໍ່ໄດ້ຮັບຜົນດີ.
• ສັງເກດເບິ່ງເສັ້ນທາງທີ່ສໍາຄັນຂອງໂມງ kernel ໃນຖານຫຼືການລວບລວມການນໍາເຂົ້າ. ຖ້າເສັ້ນທາງທີ່ສໍາຄັນແມ່ນຂ້າມຈາກແກ່ນໄປຫາເຂດຄົງທີ່ໃນແຜນພື້ນເຮືອນ, ໃຫ້ປ່ຽນແຜນພື້ນເຮືອນຫຼືແລ່ນແກ່ນພື້ນຖານຕື່ມອີກຈໍານວນຫນ້ອຍເພື່ອຫຼີກເວັ້ນເສັ້ນທາງທີ່ສໍາຄັນນີ້.

ຄໍາແນະນໍາສໍາລັບການປະເມີນປະສິດທິພາບການນໍາໃຊ້ຊັບພະຍາກອນ BSP

ການ​ນໍາ​ໃຊ້​ຊັບ​ພະ​ຍາ​ກອນ​ທີ່​ສູງ​ຂຶ້ນ percen​tage, ການນໍາໃຊ້ພື້ນທີ່ທີ່ດີກວ່າໃນພື້ນທີ່ຄົງທີ່ຂອງ BSP ຂອງທ່ານ. ການ​ນໍາ​ໃຊ້​ຊັບ​ພະ​ຍາ​ກອນ​ສູງ percen​tage ຍັງຫມາຍຄວາມວ່າມີຊັບພະຍາກອນເພີ່ມເຕີມສໍາລັບພາກພື້ນ kernel.
ປະຕິບັດຕາມຂັ້ນຕອນຂ້າງລຸ່ມນີ້ເພື່ອຄິດໄລ່ percen ການນໍາໃຊ້ຊັບພະຍາກອນtage ຂອງ BSP ຂອງທ່ານ:

1. ໄດ້ຮັບຄ່າສໍາລັບຊັບພະຍາກອນທັງຫມົດໃນ FPGA ຈາກ top.fit.rpt ຫຼື base.fit.rpt ທີ່ມີຢູ່ໃນພາກສະຖິຕິ Partition ຂອງບົດລາຍງານ Fitter.
2. ຫັກຄ່າຂອງ “freeze_wrapper_inst|kernel_system_inst” (ພື້ນທີ່ແກ່ນ).

ເຄັດລັບ:
ສຸມໃສ່ຄຸນຄ່າຂອງໂມດູນເຫດຜົນການປັບຕົວ (ALM) ຫຼາຍກວ່າມູນຄ່າຂອງຊັບພະຍາກອນອື່ນໆ. ໃຫ້ແນ່ໃຈວ່າການນໍາໃຊ້ຊັບພະຍາກອນ percentage ສໍາລັບ ALM ແມ່ນໃກ້ຊິດກັບ OpenCL ອ້າງອິງ BSP. ເປີເຊັນສູງຫຼາຍtage ສໍາລັບ ALM ອາດຈະນໍາໄປສູ່ຄວາມແອອັດ, ເຊິ່ງສາມາດເພີ່ມເວລາການລວບລວມແລະແນະນໍາເສັ້ນທາງການ congestion ໃນ kernels ສະລັບສັບຊ້ອນ. ຢ່າງໃດກໍຕາມ, ທ່ານສາມາດເພີ່ມຫຼືຫຼຸດລົງພື້ນທີ່ຄົງທີ່, ແລະສັງເກດເບິ່ງເວລາລວບລວມແລະ fmax.
ຕາຕະລາງຕໍ່ໄປນີ້ສະທ້ອນເຖິງການໃຊ້ຊັບພະຍາກອນ OpenCL BSP ຂອງອຸປະກອນ Arria ® 10 GX ໃນລຸ້ນ 17.0.

ຕາຕະລາງ 1.
ການນຳໃຊ້ຊັບພະຍາກອນ OpenCL BSP ຂອງອຸປະກອນ IntelArria 10 GX ໃນລຸ້ນ 17.0

	ມີທັງໝົດ	ສະຫງວນໄວ້ສໍາລັບ Kernel	ມີໃຫ້ສໍາລັບ BSP	ໃຊ້ໂດຍ BSP	0/0
ALM	427200	393800	33400	23818.	71. %
ລົງທະບຽນ	1708800	1575200	133600	38913	29. %
M2OK	2713	2534	179	134	75. %
DSP	1518	1518	0	0	ບໍ່ມີ

ສັງເກດເຫັນວ່າການວາງແຜນພື້ນເຮືອນຖືກປະຕິບັດໃນລັກສະນະທີ່ພາກພື້ນສະຖິດຈະບໍ່ມີ DSP blocks.

ປະຫວັດການແກ້ໄຂເອກະສານ

ຕາຕະລາງ 2.
ປະຫວັດການແກ້ໄຂເອກະສານຂອງ Intel FPGA SDK ສໍາລັບ OpenCL Board Support Package ຄູ່ມືການເພີ່ມປະສິດທິພາບຂອງ Floorplan

ວັນທີ	ຮຸ່ນ	ການປ່ຽນແປງ
ສິງຫາ-17		ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683312
AN-824
ລຸ້ນ: 2017.08.08
AN 824: Intel® FPGA SDK ສໍາລັບ OpenCL™ Board
ຄູ່ມືການເພີ່ມປະສິດທິພາບຂອງ Package Floorplan

ເອກະສານ / ຊັບພະຍາກອນ

intel AN 824 FPGA SDK ສໍາລັບ OpenCL Board Support Package Floorplan [pdf] ຄູ່ມືຜູ້ໃຊ້ AN 824 FPGA SDK ສໍາລັບ OpenCL Board Support Package Floorplan, AN 824, FPGA SDK ສໍາລັບ OpenCL Board Support Package Floorplan, OpenCL Board Support Package Floorplan, Board Support Floorplan, Support Package Floorplan, Package Floorplan, Floorplan

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້