intel 50G Ethernet Design Example

50GbE Pandhuan Mulai Cepet

Inti 50GbE IP nyedhiyakake testbench simulasi lan desain hardware example sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware. Sampeyan bisa ndownload desain hardware sing dikompilasi menyang piranti Arria 10 GT.

Cathetan: Desain iki example target Arria 10 piranti GT lan mbutuhake retimer 25G. Hubungi wakil Intel FPGA kanggo takon babagan platform sing cocog kanggo mbukak hardware ikiample. Ing sawetara kasus, utangan hardware sing cocog bisa uga kasedhiya. Kajaba iku, Intel menehi kompilasi-mung example project sing bisa digunakake kanggo ngira cepet area inti IP lan wektu.

Gambar 1. Desain Example Panggunaan

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Desain Exampl Struktur Direktori

Gambar 2. Desain 50GbE Exampl Struktur Direktori

Konfigurasi hardware lan tes files (desain hardware example) dumunung ingample_dir>/hardware_test_design. Simulasi files (testbench mung kanggo simulasi) dumunung ingample_dir>/ example_testbench.Desain mung kompilasi example dumunung ingample_dir>/compilation_test_design.

Desain Simulasi Example Komponen

Gambar 3. Desain Simulasi 50GbE ExampDiagram Blok

Simulasi eksample desain test tingkat ndhuwur file punika basic_avl_tb_top.sv Iki file instantiates lan nyambungake ATX PLL. Iku kalebu tugas, send_packets_50g_avl, kanggo ngirim lan nampa 10 paket.

Tabel 1. 50GbE IP inti Testbench File Katrangan

File jeneng	Katrangan
Testbench lan Simulasi Files
basic_avl_tb_top.sv	Testbench tingkat paling dhuwur file. Testbench instantiates DUT lan mbukak tugas Verilog HDL kanggo ngasilake lan nampa paket.
Testbench Scripts
run_vsim.do	Skrip ModelSim kanggo mbukak testbench.
run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
run_ncsim.sh	Skrip Cadence NCSim kanggo mbukak testbench.
run_xcelium.sh	Skrip Cadence Xcelium * kanggo mbukak testbench.

Desain rdware Example Komponen

Gambar 4. Desain Perangkat Keras 50GbE ExampDiagram Blok Tingkat Dhuwur

Desain hardware 50GbE example kalebu komponen ing ngisor iki

• 50 GbE IP inti.
• Logika klien sing koordinat pemrograman inti IP lan generasi paket.
• ATX PLL kanggo drive saluran transceiver piranti.
• IOPLL ngasilake jam 100 MHz saka jam input 50 MHz menyang desain hardware example.
• JTAG controller sing komunikasi karo System Console. Sampeyan komunikasi karo logika klien liwat System Console.

Tabel 2. 50GbE IP Core Hardware Design Example File Katrangan

File Jeneng	Katrangan
eth_ex_50g.qpf	Proyek Quartus Prime file
eth_ex_50g.qsf	Setelan proyek Quartus file
eth_ex_50g.sdc	Watesan Desain Synopsys file. Sampeyan bisa nyalin lan ngowahi iki file kanggo desain 50GbE dhewe.
terus…

50GbE Pandhuan Mulai Cepet

File Jeneng	Katrangan
eth_ex_50g.v	Desain Verilog HDL tingkat ndhuwur example file
umum/	Desain hardware exampndhukung files
hwtest/main.tcl	Utama file kanggo ngakses System Console

Nggawe Desain Example

Gambar 5. Tata cara

Gambar 6. Example Tab Desain ing Editor Parameter 50GbE

Tindakake langkah iki kanggo generate desain hardware example lan testbench

1. Gumantung apa sampeyan nggunakake piranti lunak Intel Quartus Prime Pro Edition utawa piranti lunak Intel Quartus Prime Standard Edition, tindakake salah siji saka tumindak ing ngisor iki: Ing Intel Quartus Prime Pro Edition, klik File ➤ New Project Wisaya kanggo nggawe anyar Quartus Prime project, utawa File ➤ Open Project kanggo mbukak proyek Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti. Ing piranti lunak Intel Quartus Prime Standard Edition, ing Katalog IP (Katalog IP Alat), pilih kulawarga piranti target Arria 10.
2. Ing Katalog IP, temokake banjur pilih 50G Ethernet. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP sampeyan banjur klik OK. Editor parameter nambahake .qsys tingkat paling dhuwur (ing Intel Quartus Prime Standard Edition) utawa .ip (ing Intel Quartus Prime Pro Edition) file menyang proyek saiki kanthi otomatis. Yen sampeyan dijaluk nambahake .qsys utawa .ip kanthi manual file menyang project, klik Project ➤ Add/Remove Files ing Project kanggo nambah file.
4. Ing piranti lunak Intel Quartus Prime Standard Edition, sampeyan kudu milih piranti Arria 10 tartamtu ing lapangan Piranti, utawa tetep piranti standar sing diusulake piranti lunak Quartus Prime.
   Cathetan: Desain hardware example overwrites pilihan karo piranti ing Papan target. Sampeyan nemtokake papan target saka menu desain examppilihan le ing Examptab Desain (Langkah 8).
5. Klik OK. Editor parameter katon.
6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
7. Ing Examptab Desain, kanggo Example Desain Files, pilih pilihan Simulasi kanggo generate testbench, lan pilih pilihan Synthesis kanggo generate desain hardware example. Mung Verilog HDL files kui.
   Cathetan: Inti IP VHDL fungsional ora kasedhiya. Temtokake Verilog HDL mung, kanggo desain inti IP sampeyanample.
8. Kanggo Papan Hardware pilih Arria 10 GX Transceiver Signal Development Kit Development.
   Cathetan: Hubungi wakil Intel FPGA kanggo informasi bab platform cocok kanggo mbukak Ex hardware ikiample.
9. Klik Generate Examptombol Desain. Pilih ExampJendhela Direktori Desain katon.
10. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (alt_e50_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori (ample_dir>).
11. Klik OK.
12. Waca Jawaban KDB Pripun menehi ganti rugi kanggo jitter saka PLL cascading utawa path jam non-khusus kanggo Arria 10 jam referensi PLL? kanggo workaround sampeyan kudu aplikasi ing direktori hardware_test_design ing .sdc file.

Cathetan: Sampeyan kudu takon Jawaban KDB iki amarga path RX ing inti IP 50GbE kalebu PLLs cascaded. Mulane, jam inti IP bisa uga ngalami jitter tambahan ing piranti Arria 10. Jawaban KDB iki njlentrehake rilis piranti lunak sing mbutuhake solusi.

Informasi sing gegandhengan
KDB Jawaban: Pripun menehi ijol kanggo jitter saka PLL cascading utawa non-khusus path jam kanggo Arria 10 jam referensi PLL?

Simulasi 50GbE Design Examping Testbench

Gambar 7. Tata cara

Tindakake langkah iki kanggo simulasi testbench

1. Ganti menyang direktori simulasi testbenchample_dir>/ example_testbench.
2. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator. Deleng tabel "Langkah kanggo Simulasi Testbench".
3. Analisis asil. Testbench sing sukses ngirim sepuluh paket, nampa sepuluh paket, lan nampilake "Testbench lengkap."

Tabel 3. Langkah kanggo simulasi Testbench

Simulator	instruksi
ModelSim	Ing baris printah, ketik vsim -do run_vsim.do Yen luwih seneng simulasi tanpa mbukak GUI ModelSim, ketik vsim -c -do run_vsim.do Cathetan: Simulator ModelSim * - Intel FPGA Edition ora nduweni kapasitas kanggo simulasi inti IP iki. Sampeyan kudu nggunakake simulator ModelSim liyane sing didhukung kayata ModelSim SE.
NCSim	Ing baris printah, ketik sh run_ncsim.sh
VCS	Ing baris printah, ketik sh run_vcs.sh
Xcelium	Ing baris printah, ketik sh run_xcelium.sh

Test run sing sukses nampilake output sing ngonfirmasi prilaku ing ngisor iki

1. Nunggu jam RX mapan
2. Printing status PHY
3. Kirim 10 paket
4. Menerima 10 paket
5. Nampilake "Testbench rampung."

Ing ngisor iki sample output nggambarake sukses simulasi test run

• #Ref jam mbukak ing 625 MHz supaya kabèh nomer bisa digunakake kanggo kabeh periode jam.
• # Tikelake frekuensi sing dilaporake kanthi 33/32 kanggo entuk frekuensi jam sing nyata.
• # Nunggu keselarasan RX
• #RX meja dikunci
• #RX lane alignment dikunci
• #TX diaktifake
• #**Kirim Paket 1…
• #**Kirim Paket 2…
• #**Kirim Paket 3…
• #**Kirim Paket 4…
• #**Kirim Paket 5…
• #**Kirim Paket 6…
• #**Kirim Paket 7…
• #**Diterima Paket 1…
• #**Kirim Paket 8…
• #**Diterima Paket 2…
• #**Kirim Paket 9…
• #**Diterima Paket 3…
• #**Kirim Paket 10…
• #**Diterima Paket 4…
• #**Diterima Paket 5…
• #**Diterima Paket 6…
• #**Diterima Paket 7…
• #**Diterima Paket 8…
• #**Diterima Paket 9…
• #**Diterima Paket 10…
• ##
• #** Testbench rampung.
• ##
• #********************************************

Kompilasi lan Konfigurasi Desain Examping Hardware

Kanggo ngumpulake desain hardware example lan ngatur ing piranti Arria 10 GT, tindakake langkah iki

1. Priksa manawa desain hardware example generasi lengkap.
2. Ing piranti lunak Intel Quartus Prime, bukak proyek Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. Sadurunge kompilasi, mesthekake yen sampeyan wis ngleksanakake workaround saka Jawaban KDB Pripun ijol kanggo jitter saka PLL cascading utawa non-khusus path jam kanggo Arria 10 jam referensi PLL? yen cocog kanggo release piranti lunak.
4. Ing menu Processing, klik Start Compilation.
5. Sawise sampeyan generate obyek SRAM file .sof, tindakake langkah iki kanggo program desain hardware examping piranti Arria 10:

• Pada menu Tools, klik Programmer.
• Pada Programmer, klik Hardware Setup.
• Pilih piranti pemrograman.
• Pilih lan tambahake papan Arria 10 GT kanthi retimer 25G menyang sesi Intel Quartus Prime.
• Priksa manawa Mode disetel menyang JTAG.
• Pilih piranti Arria 10 banjur klik Tambah Piranti. Programmer nampilake diagram blok sambungan antarane piranti ing papan sampeyan.
• Ing baris karo .sof Panjenengan, mriksa kothak kanggo .sof.
• Centhang kothak ing kolom Program / Konfigurasi.
• Klik Mulai

Cathetan: Desain iki example Doel Arria 10 piranti GT. Hubungi wakil Intel FPGA kanggo takon babagan platform sing cocog kanggo mbukak hardware ikiample

Informasi sing gegandhengan

• KDB Jawaban: Carane aku menehi ganti rugi kanggo jitter saka PLL cascading utawa jalur jam nondedicated kanggo Arria 10 jam referensi PLL?
• Kompilasi Incremental kanggo Desain Hierarkis lan Berbasis Tim
• Pemrograman Piranti Intel FPGA

Nguji Desain Hardware 50GbE Example

Sawise sampeyan ngumpulake desain inti 50GbE IP example lan ngatur ing piranti Arria 10 GT, sampeyan bisa nggunakake Sistem Console kanggo program inti IP lan ndhaftar inti Native PHY IP sawijining ditempelake. Kanggo nguripake System Console lan nyoba desain hardware example, tindakake langkah iki:

1. Sawise desain hardware example dikonfigurasi ing piranti Arria 10, ing piranti lunak Intel Quartus Prime, ing menu Tools, klik System Debugging Tools ➤ System Console.
2. Ing panel Tcl Console, ketik cd hwtest kanggo ngganti direktoriample_dir>/hardware_test_design/hwtest.
3. Ketik sumber main.tcl kanggo mbukak sambungan menyang file JTAG master.

Sampeyan bisa program inti IP karo ex desain ing ngisor ikiampdhawuh le

• chkphy_status: Nampilake frekuensi jam lan status kunci PHY.
• start_pkt_gen: Miwiti generator paket.
• stop_pkt_gen: Mungkasi generator paket.
• loop_on: Nguripake loopback serial internal
• loop_off: Pateni loopback serial internal.
• reg_maca : Ngasilake nilai ndhaftar inti IP ing .
• reg_write : Nulis menyang ndhaftar inti IP ing alamat .

Informasi sing gegandhengan

• Desain 50GbE Example Register ing kaca 13 Register map kanggo desain hardware example.
• Nganalisis lan Debugging Designs karo System Console

Desain Example Katrangan

Desain example nduduhake fungsi inti 50GbE karo antarmuka transceiver tundhuk karo IEEE 802.3ba standar CAUI-4 specification. Sampeyan bisa generate desain saka Examptab Desain ing editor parameter 50GbE. Kanggo ngasilake desain exampDadi, sampeyan kudu nyetel nilai parameter kanggo variasi inti IP sing arep digawe ing produk pungkasan. Nggawe desain example nggawe salinan inti IP; testbench lan desain hardware example nggunakake variasi iki minangka DUT. Yen sampeyan ora nyetel nilai parameter kanggo DUT kanggo cocog karo nilai parameter ing produk pungkasan, desain example sampeyan generate ora ngleksanani variasi inti IP sing arep.

Cathetan: Testbench nduduhake tes dhasar saka inti IP. Ora dimaksudake kanggo ngganti lingkungan verifikasi lengkap. Sampeyan kudu nindakake verifikasi sing luwih ekstensif babagan desain 50GbE dhewe ing simulasi lan hardware.

Informasi sing gegandhengan
Intel Arria® 10 50Gbps Ethernet IP Core Pandhuan Pangguna

Desain Exampkelakuane
Testbench ngirim lalu lintas liwat inti IP, olahraga sisih ngirim lan nampa sisih inti IP. Ing desain hardware example, sampeyan bisa program inti IP ing mode loopback serial internal lan generate lalu lintas ing sisih ngirim sing puteran bali liwat sisih nampa.

Desain ExampSinyal Antarmuka
Testbench 50GbE mandhiri lan ora mbutuhake sampeyan nyopir sinyal input.

Tabel 4. Desain Perangkat Keras 50GbE ExampSinyal Antarmuka

Sinyal	arah	Komentar
clk50	Input	Drive ing 50 MHz. Tujuane kanggo nyopir iki saka osilator 50 Mhz ing papan.
clk_ref	Input	Drive ing 644.53125 MHz.
cpu_resetn	Input	Ngreset inti IP. Aktif kurang. Nyopir hard reset csr_reset_n global menyang inti IP.
terus…

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Sinyal	arah	Komentar
tx_serial[1:0]	Output	Transceiver PHY output data serial.
rx_serial[1:0]	Input	Transceiver PHY input data serial.
user_led[7:0]	Output	Sinyal status. Desain hardware example nyambungake bit iki kanggo drive LED ing Papan target. Bit individu nggambarake nilai sinyal lan prilaku jam ing ngisor iki: • [0]: Sinyal reset utama menyang inti IP • [1]: Dipérang versi clk_ref • [2]: Dipérang versi clk50 • [3]: Dibagi versi jam status 100 MHz • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Informasi sing gegandhengan
Antarmuka lan Katrangan Sinyal Nyedhiyakake katrangan rinci babagan sinyal inti IP 50GbE lan antarmuka sing ana.

Desain 50GbE Example Register

Tabel 5. Desain Perangkat Keras 50GbE Example Register Peta
Dhaptar kisaran registrasi sing dipetakan memori kanggo desain hardware example. Sampeyan ngakses ndhaftar iki nganggo fungsi reg_read lan reg_write ing System Console.

Tembung Offset	Daftar Kategori
0x300–0x5FF	Register inti 50GbE IP.
0x4000–0x4C00	Arria 10 ndhaftar reconfiguration dinamis. Alamat basis register yaiku 0x4000 kanggo Lane 0 lan 0x4400 kanggo Lane 1.

Informasi sing gegandhengan

• Nguji Desain Hardware 50GbE Example ing kaca 11 System Console prentah kanggo ngakses inti IP lan pribumi PHY register.
• 50GbE Control lan Status Register Description Nggambaraké 50GbE IP inti register.

Riwayat Revisi Dokumen

Tabel 6. 50G Ethernet Design Example Riwayat Revisi Pandhuan pangguna

Tanggal	Ngeculake	Owah-owahan
2019.04.03	17.0	Added printah kanggo mbukak simulasi Xcelium.
2017.11.08	17.0	Link ditambahake menyang Jawaban KDB sing nyedhiyakake solusi kanggo jitter potensial ing piranti Intel Arria® 10 amarga PLL ATX sing ana ing inti IP. Rujuk menyang Nggawe Desain Example ing kaca 7 lan Kompilasi lan Konfigurasi Desain Examping Hardware ing kaca 10. Desain iki example user guide durung dianyari kanggo nggambarake Cathetan: owah-owahan suntingan ing generasi desain ing Intel Quartus Perdhana release mengko saka release lunak Intel Quartus Perdhana v17.0.
2017.05.08	17.0	Rilis umum pisanan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Dokumen / Sumber Daya

intel 50G Ethernet Design Example [pdf] Pandhuan pangguna 50G Ethernet Desain Example, 50G, Desain Ethernet Example, Desain Example

Referensi

• Manual pangguna