intel UG-01155 IOPLL FPGA IP کور کارن لارښود

د PLL کاسکیډینګ حالت کې د اپ سټریم PLL سره وصل کولو لپاره د نږدې PLL (adjpllin) ان پټ ملاتړ کوي.
د حافظې ابتکار تولیدوي File (.mif) او د PLL dynamicVreconfiguration ته اجازه ورکوي.

د PLL متحرک مرحلې بدلون ملاتړ کوي.

اړوند معلومات

د Intel FPGA IP کور پیژندنه
د Intel FPGA IP cores او د پیرامیټر مدیر په اړه نور معلومات چمتو کوي.
د عملیاتو طریقې په 9 پاڼه کې

په 10 پاڼه کې د تولید ساعتونه
په 10 پاڼه کې د ساعت بدلولو حواله

PLL-to-PLL په 11 مخ کې کاسکیډینګ
IOPLL Intel FPGA IP کور د کارونکي لارښود آرشیف په 12 مخ کې

د IOPLL Intel FPGA IP کور پخوانیو نسخو لپاره د کاروونکو لارښودونو لیست چمتو کوي.

د وسیلې کورنۍ ملاتړ

د IOPLL IP کور یوازې د Intel Arria 10 او Intel Cyclone 10 GX وسیلې کورنۍ ملاتړ کوي.

د IOPLL IP کور پیرامیټونه

د IOPLL IP کور پیرامیټر مدیر د IP کټګورۍ PLL کټګورۍ کې څرګندیږي.

پیرامیټر	قانوني ارزښت	تفصیل
د وسیلې کورنۍ	Intel Arria 10, Intel طوفان 10 GX	د وسیلې کورنۍ مشخصوي.
اجزا	—	په نښه شوي وسیله مشخصوي.
د سرعت درجه	—	د هدف شوي وسیلې لپاره د سرعت درجه مشخص کوي.
د PLL حالت	Integer-N PLL	د IOPLL IP کور لپاره کارول شوي حالت مشخص کوي. یوازې قانوني انتخاب دی Integer-N PLL. که تاسو جزوي PLL ته اړتیا لرئ، تاسو باید د fPLL Intel Arria 10/Cyclone 10 FPGA IP کور وکاروئ.
د حوالې ساعت فریکونسی	—	په MHz کې د ان پټ ساعت، refclk لپاره د ننوتلو فریکوینسي مشخص کوي. ډیفالټ ارزښت دی 100.0 MHz. لږترلږه او اعظمي ارزښت په ټاکل شوي وسیله پورې اړه لري.
د تړل شوي محصول پورټ فعال کړئ	چالان کړئ یا بند کړئ	د تړل شوي بندر فعالولو لپاره چالان کړئ.
د فزیکي تولید ساعت پیرامیټونه فعال کړئ	چالان کړئ یا بند کړئ	د مطلوب محصول ساعت فریکونسۍ مشخص کولو پرځای د فزیکي PLL کاونټر پیرامیټرو ته د ننوتلو لپاره وګرځئ.
د عملیاتو حالت	مستقیم, بهرنی غبرګون, نورمال, منبع همغږي, د صفر ځنډ بفر، یا lvds	د PLL عملیات مشخص کوي. ډیفالټ عملیات دی مستقیم حالت • که تاسو انتخاب کړئ مستقیم په موډ کې، PLL د فیډبیک لارې اوږدوالی کموي ترڅو د PLL په محصول کې ترټولو کوچنی ممکنه جټټر تولید کړي. د PLL داخلي ساعت او خارجي ساعت محصولات د PLL ساعت ان پټ په پام کې نیولو سره په مرحله کې لیږدول کیږي. په دې حالت کې، PLL د هر ساعت شبکې لپاره تاوان نه ورکوي. • که تاسو انتخاب کړئ نورمال حالت، PLL د داخلي ساعت شبکې ځنډ لپاره تاوان ورکوي چې د ساعت محصول لخوا کارول کیږي. که چیرې PLL د بهرني ساعت آؤټ پټ پن چلولو لپاره هم کارول کیږي ، نو په آوټ پټ پن کې د سیګنال ورته مرحله بدلون پیښیږي. • که تاسو انتخاب کړئ منبع همغږي حالت، د ساعت ځنډ د پن څخه I/O ان پټ راجستر ته د پین څخه I/O ان پټ راجستر ته د ډیټا ځنډ سره سمون لري. • که تاسو انتخاب کړئ بهرنی غبرګون حالت، تاسو باید د fbclk ان پټ پورټ د ان پټ پن سره وصل کړئ. د بورډ په کچه پیوستون باید دواړه د ان پټ پن او د بهرني ساعت محصول پورټ fboutclk سره وصل کړي. د fbclk بندر د ان پټ ساعت سره سمون لري. • که تاسو انتخاب کړئ د صفر ځنډ بفر په حالت کې، PLL باید د بهرنی ساعت تولید پن تغذیه کړي او د هغه ځنډ لپاره تاوان ورکړي چې د دې پن لخوا معرفي شوي. په پن کې لیدل شوي سیګنال د ان پټ ساعت سره همغږي کیږي. د PLL ساعت محصول د altbidir بندر سره وصل دی او د محصول بندر په توګه zdbfbclk چلوي. که چیرې PLL د داخلي ساعت شبکه هم چلوي، د دې شبکې اړونده مرحله بدلون واقع کیږي. • که تاسو انتخاب کړئ lvds حالت، د داخلي SERDES کیپچر راجستر کې د پنونو ورته ډیټا او د ساعت وخت اړیکه ساتل کیږي. حالت د LVDS ساعت شبکې کې د ځنډ لپاره تاوان ورکوي، او د ډیټا پن او د ساعت ان پټ پن ترمنځ د SERDES نیول راجستر لارې ته.
د ساعتونو شمیر	1–9	د PLL ډیزاین کې د هرې وسیلې لپاره د اړتیا وړ محصول ساعتونو شمیر مشخص کوي. د محصول فریکوینسي، د مرحلې بدلون، او د دندې دورې لپاره غوښتل شوي ترتیبات د ټاکل شوي ساعتونو شمیر پراساس ښودل شوي.
د VCO فریکونسی مشخص کړئ	چالان کړئ یا بند کړئ	تاسو ته اجازه درکوي د VCO فریکونسۍ ټاکل شوي ارزښت ته محدود کړئ. دا ګټور دی کله چې د LVDS بهرني حالت لپاره PLL رامینځته کړئ ، یا که چیرې د ځانګړي متحرک مرحله شفټ مرحله اندازه مطلوب وي.
*ادامه…*

پیرامیټر	قانوني ارزښت	تفصیل
د VCO فریکونسی (1)	—	• كله د فزیکي تولید ساعت پیرامیټونه فعال کړئ چالان دی — د ارزښتونو پراساس د VCO فریکوینسي ښیې د حوالې ساعت فریکونسی, ضرب فکتور (M-Counter)، او د ویشلو فکتور (N-Counter). • كله د فزیکي تولید ساعت پیرامیټونه فعال کړئ بند دی - تاسو ته اجازه درکوي د VCO فریکونسۍ لپاره غوښتل شوي ارزښت مشخص کړئ. ډیفالټ ارزښت دی 600.0 MHz.
ساعت ته نړیوال نوم ورکړئ	چالان کړئ یا بند کړئ	تاسو ته اجازه درکوي د محصول ساعت نوم بدل کړئ.
د ساعت نوم	—	د Synopsis ډیزاین محدودیتونو (SDC) لپاره د کارونکي ساعت نوم.
مطلوب فریکونسی	—	په MHz کې د اړونده محصول ساعت پورټ ، outclk [] د تولید ساعت فریکونسۍ مشخص کوي. ډیفالټ ارزښت دی 100.0 MHz. لږترلږه او اعظمي ارزښتونه په کارول شوي وسیله پورې اړه لري. PLL یوازې په لومړیو شپږو لسیزو ځایونو کې شمیرې لولي.
حقیقي فریکونسی	—	تاسو ته اجازه درکوي د ترلاسه کولو وړ فریکونسۍ لیست څخه د ریښتیني محصول ساعت فریکونسۍ غوره کړئ. ډیفالټ ارزښت مطلوب فریکونسۍ ته ترټولو نږدې د لاسته راوړلو وړ فریکونسۍ ده.
د فیز شفټ واحدونه	ps or درجې	د اړونده محصول ساعت بندر لپاره د مرحلې شفټ واحد مشخص کوي، outclk[]، په picoseconds (ps) یا درجو کې.
د مطلوب پړاو بدلون	—	د مرحلې بدلون لپاره غوښتل شوي ارزښت مشخص کوي. اصلي ارزښت دی 0 پی ایس.
د حقیقي پړاو بدلون	—	تاسو ته اجازه درکوي د مرحلې اصلي بدلون د لاسته راوړلو وړ مرحلې بدلون ارزښتونو لیست څخه غوره کړئ. ډیفالټ ارزښت د مطلوب مرحلې شفټ ته ترټولو نږدې د لاسته راوړلو وړ مرحله لیږد دی.
مطلوب ډیوټ سائیکل	0.0–100.0	د وظیفې دورې لپاره غوښتل شوي ارزښت مشخص کوي. ډیفالټ ارزښت دی 50.0%.
د حقیقي دندې سایکل	—	تاسو ته اجازه درکوي د وظیفې دوره د لاسته راوړلو وړ ارزښتونو لیست څخه وټاکئ. ډیفالټ ارزښت د مطلوب وظیفې دورې ته ترټولو نږدې د لاسته راوړلو وړ وظیفه دوره ده.
ضرب فکتور (M-Counter) (2)	4–511	د M-counter ضرب فکتور مشخص کوي. د M کاونټر قانوني حد 4-511 دی. په هرصورت، د لږترلږه قانوني PFD فریکونسۍ او اعظمي قانوني VCO فریکونسۍ محدودیتونه د اغیزمن M کاونټر رینج 4-160 پورې محدودوي.
د ویشلو فکتور (N-Counter) (2)	1–511	د N-counter د ویشلو فکتور مشخص کوي. د N کاونټر قانوني حد 1-511 دی. په هرصورت، د لږ تر لږه قانوني PFD فریکونسۍ محدودیتونه د N کاونټر اغیزمن حد تر 1-80 پورې محدودوي.
د ویشلو فکتور (C-Counter) (2)	1–511	د تولید ساعت (C-counter) لپاره د ویش فاکتور مشخص کوي.

دا پیرامیټر یوازې هغه وخت شتون لري کله چې د فزیکي محصول ساعت پیرامیټونه فعال کړئ بند شوي وي.

دا پیرامیټر یوازې هغه وخت شتون لري کله چې د فزیکي تولید ساعت پیرامیټونه فعال شوي وي.

د IOPLL IP کور پیرامیټونه - د ترتیباتو ټب

جدول 2. د IOPLL IP اصلي پیرامیټونه – د ترتیباتو ټب

پیرامیټر	قانوني ارزښت	تفصیل
د PLL بینڈوډت پریزیټ	ټیټ, منځنی، یا لوړ	د PLL بینډ ویت پری سیټ ترتیب مشخص کوي. ډیفالټ انتخاب دی ټیټ.
د PLL آٹو ری سیٹ	چالان کړئ یا بند کړئ	په اتوماتيک ډول د تالاشۍ له لاسه ورکولو سره PLL پخپله بیا تنظیموي.
دوهم ان پټ کلیک 'refclk1' جوړ کړئ	چالان کړئ یا بند کړئ	د خپل PLL سره تړلی بیک اپ ساعت چمتو کولو لپاره چالان کړئ چې ستاسو د اصلي حوالې ساعت سره بدلیدلی شي.
د دوهم حوالې ساعت فریکونسی	—	د دوهم ان پټ ساعت سیګنال فریکونسۍ غوره کوي. ډیفالټ ارزښت دی 100.0 MHz. لږترلږه او اعظمي ارزښت په کارول شوي وسیله پورې اړه لري.
یو 'فعال_کلک' سیګنال رامینځته کړئ ترڅو د کارولو ان پټ ساعت په ګوته کړي	چالان کړئ یا بند کړئ	د فعال کلیک محصول رامینځته کولو لپاره چالان کړئ. د فعال کلیک محصول د ان پټ ساعت په ګوته کوي کوم چې د PLL لخوا کارول کیږي. د محصول سیګنال ټیټ refclk ته اشاره کوي او د محصول لوړ سیګنال refclk1 ته اشاره کوي.
د هر داخل شوي ساعت لپاره د 'کلکباد' سیګنال رامینځته کړئ	چالان کړئ یا بند کړئ	د دوه کلکباد محصولاتو رامینځته کولو لپاره چالان کړئ ، یو د هر ان پټ ساعت لپاره. د محصول سیګنال ټیټ ښیي چې ساعت کار کوي او د محصول سیګنال لوړ ښیي چې ساعت کار نه کوي.
د بدلولو حالت	اتوماتیک بدلول, لاسي سویچ اوور، یا د لاسي اووررایډ سره اتوماتیک سویچ اوور	د ډیزاین غوښتنلیک لپاره د سویچور حالت مشخص کوي. IP د درې سویچور حالتونو ملاتړ کوي: • که تاسو انتخاب کړئ اتوماتیک بدلول حالت، د PLL سرکټري د ټاکل شوي حوالې ساعت څارنه کوي. که یو ساعت ودریږي، سرکیټ په اوتومات ډول د څو ساعتو دورې کې بیک اپ ساعت ته ځي او د وضعیت سیګنالونه تازه کوي، clkbad او Activeclk. • که تاسو انتخاب کړئ لاسي سویچ اوور موډ، کله چې د کنټرول سیګنال، extswitch، د لوړ منطق څخه منطق ټیټ ته بدل شي، او لږترلږه د درې ساعتو دورو لپاره ټیټ پاتې شي، د ننوتلو ساعت بل ساعت ته تیریږي. Extswitch د FPGA اصلي منطق یا ان پټ پن څخه تولید کیدی شي. • که تاسو انتخاب کړئ د لاسي اووررایډ سره اتوماتیک سویچ اوور حالت، کله چې د extswitch سیګنال ټیټ وي، دا د اتوماتیک سویچ فعالیت له منځه وړي. تر هغه چې د extswitch ټیټ پاتې شي، نور د سویچور عمل بند شوی دی. د دې حالت غوره کولو لپاره، ستاسو د دوه ساعت سرچینې باید روان وي او د دوو ساعتونو فریکونسۍ له 20٪ څخه ډیر توپیر نشي کولی. که دواړه ساعتونه په ورته فریکونسۍ کې نه وي، مګر د دوی د مودې توپیر د 20٪ دننه وي، د ساعت ضایع کشف بلاک کولی شي ورک شوی ساعت کشف کړي. د PLL ډیری احتمال د PLL ساعت ان پټ سویچ اوور وروسته له تالاشۍ څخه وتلی او د بیا بندولو لپاره وخت ته اړتیا لري.
د بدلولو ځنډ	0–7	د سویچ اوور پروسې ته د دورې ځنډ ځانګړی مقدار اضافه کوي. اصلي ارزښت 0 دی.
PLL LVDS_CLK/ LOADEN محصول بندر ته لاسرسی	معلول, LVDS_CLK/ فعال کړئ LOADEN 0، یا LVDS_CLK/ فعال کړئ لوډن 0 او 1	وټاکئ LVDS_CLK/LOADEN 0 فعال کړئ or LVDS_CLK/ LOADEN 0 او 1 فعال کړئ د PLL lvds_clk فعالولو یا د محصول پورټ بار کولو لپاره. دا پیرامیټر فعالوي که چیرې PLL د LVDS SERDES بلاک د بهرني PLL سره تغذیه کړي. کله چې د LVDS بندرونو سره د I/O PLL outclk بندرونو څخه کار واخلئ، outclk[0..3] د lvds_clk[0,1] او loaden[0,1] بندرونو لپاره کارول کیږي، outclk4 د کورکلک بندرونو لپاره کارول کیدی شي.
د PLL DPA محصول بندر ته لاسرسی فعال کړئ	چالان کړئ یا بند کړئ	د PLL DPA محصول پورټ فعالولو لپاره چالان کړئ.
*ادامه…*

پیرامیټر	قانوني ارزښت	تفصیل
د PLL بهرني ساعت محصول پورټ ته لاسرسی فعال کړئ	چالان کړئ یا بند کړئ	د PLL خارجي ساعت محصول پورټ فعالولو لپاره چالان کړئ.
مشخص کوي چې کوم outclk باید د extclk_out [0] سرچینې په توګه وکارول شي	C0 – C8	د outclk پورټ مشخص کوي چې د extclk_out [0] سرچینې په توګه کارول کیږي.
مشخص کوي چې کوم outclk باید د extclk_out [1] سرچینې په توګه وکارول شي	C0 – C8	د outclk پورټ مشخص کوي چې د extclk_out [1] سرچینې په توګه کارول کیږي.

Cascading Tab

جدول 3. د IOPLL IP اصلي پیرامیټونه – Cascading Tab3

پیرامیټر	قانوني ارزښت	تفصیل
د لاندې جریان PLL سره د وصل کولو لپاره د 'کاسکیډ آوټ' سیګنال رامینځته کړئ	چالان کړئ یا بند کړئ	د cascade_out پورټ رامینځته کولو لپاره وګرځئ ، کوم چې دا په ګوته کوي چې دا PLL سرچینه ده او د منزل (لاندې جریان) PLL سره وصل کیږي.
مشخص کوي چې کوم outclk باید د کاسکیډینګ سرچینې په توګه وکارول شي	0–8	د کاسکیډینګ سرچینه مشخصوي.
د اپسټریم PLL سره د نښلولو لپاره د adjpllin یا cclk سیګنال رامینځته کړئ	چالان کړئ یا بند کړئ	د ان پټ پورټ رامینځته کولو لپاره چالان کړئ ، کوم چې دا په ګوته کوي چې دا PLL یو منزل دی او د سرچینې (اپ سټریم) PLL سره وصل دی.

د متحرک بیا تنظیم کولو ټب

جدول 4. د IOPLL IP اصلي پیرامیټونه – د متحرک بیا تنظیم کولو ټب

پیرامیټر	قانوني ارزښت	تفصیل
د PLL متحرک بیا تنظیم کول فعال کړئ	چالان کړئ یا بند کړئ	د دې PLL متحرک بیا تنظیم کول فعال کړئ (د PLL Reconfig Intel FPGA IP کور سره په ګډه).
د متحرک مرحلې شفټ بندرونو ته لاسرسی فعال کړئ	چالان کړئ یا بند کړئ	د PLL سره د متحرک مرحلې شفټ انٹرفیس فعال کړئ.
د MIF نسل اختیار (3)	پیدا کول نوی MIF File, موجوده MIF ته تشکیلات اضافه کړئ File، او MIF جوړ کړئ File د IP تولید په جریان کې	یا یو نوی .mif جوړ کړئ file د I/O PLL اوسني تشکیلات لري، یا دا ترتیب په موجوده .mif کې اضافه کړئ file. تاسو کولی شئ دا .mif وکاروئ file د متحرک بیا تنظیم کولو په جریان کې د I/O PLL اوسني ترتیباتو ته د بیا تنظیم کولو لپاره.
نوي MIF ته لاره file (4)	—	ځای دننه کړئ او file د نوي .mif نوم file جوړ شي.
موجوده MIF ته لاره file (5)	—	ځای دننه کړئ او file د موجوده .mif نوم file تاسو د اضافه کولو اراده لرئ.
*ادامه…*

دا پیرامیټر یوازې هغه وخت شتون لري کله چې د PLL متحرک بیا تنظیم کول فعال شوي وي.

دا پیرامیټر یوازې هغه وخت شتون لري کله چې نوی MIF تولید کړئ File د MIF نسل په توګه غوره شوی
اختیار.

پیرامیټر	قانوني ارزښت	تفصیل
د MIF سټیمینګ لپاره متحرک مرحله شفټ فعال کړئ (3)	چالان کړئ یا بند کړئ	د PLL بیا تنظیمولو لپاره د متحرک مرحله شفټ ملکیتونو ذخیره کولو لپاره چالان کړئ.
د DPS کاونټر انتخاب (6)	C0 – C8, ټول سي, or M	د متحرک مرحلې بدلون څخه تیریدو لپاره کاونټر غوره کوي. M د فیډبیک کاونټر دی او C د پیمانه وروسته کاونټر دی.
د متحرک پړاو بدلونونو شمیر (6)	1–7	د مرحلې بدلون زیاتوالي شمیر غوره کوي. د یو پړاو د بدلون د زیاتوالي اندازه د VCO دورې 1/8 سره مساوي ده. ډیفالټ ارزښت دی 1.
د متحرک مرحلې بدلون لار (6)	مثبت or منفي	د PLL MIF کې ذخیره کولو لپاره د متحرک مرحلې بدلون سمت ټاکي.

دا پیرامیټر یوازې هغه وخت شتون لري کله چې موجوده MIF ته تشکیلات اضافه کړئ File د MIF نسل اختیار په توګه غوره شوی

د IOPLL IP کور پیرامیټونه - پرمختللي پیرامیټونه ټب

جدول 5. د IOPLL IP اصلي پیرامیټونه – پرمختللي پیرامیټونه ټب

پیرامیټر	قانوني ارزښت	تفصیل
پرمختللی پیرامیټونه	—	د فزیکي PLL ترتیباتو جدول ښیې چې ستاسو د انډول پراساس به پلي شي.

فعالیت توضیحات

I/O PLL د فریکونسۍ کنټرول سیسټم دی چې د ان پټ ساعت سره همغږي کولو سره د محصول ساعت رامینځته کوي. PLL د ان پټ سیګنال او د حجم د محصول سیګنال ترمینځ د مرحلې توپیر پرتله کويtagد e-کنټرول شوی اوسیلیټر (VCO) او بیا د مرحلې همغږي کول ترسره کوي ترڅو د ان پټ یا ریفرنس سیګنال په فریکونسۍ کې د دوامداره مرحلې زاویه (لاک) وساتي. د سیسټم همغږي یا منفي فیډبیک لوپ PLL مجبوروي چې مرحله بنده وي.
تاسو کولی شئ PLLs د فریکونسۍ ضرب کونکي ، ویشونکي ، ډیموډولیټرونو ، تعقیب جنراتورونو ، یا د ساعت بیا رغونې سرکټونو په توګه تنظیم کړئ. تاسو کولی شئ PLLs وکاروئ ترڅو مستحکم فریکونسۍ رامینځته کړئ ، د غږ لرونکي مخابراتي چینل څخه سیګنالونه بیرته ترلاسه کړئ ، یا ستاسو په ډیزاین کې د ساعت سیګنالونه توزیع کړئ.

د PLL د جوړولو بلاکونه

د I/O PLL اصلي بلاکونه د مرحلې فریکونسۍ کشف کونکی (PFD)، چارج پمپ، لوپ فلټر، VCO، او کاونټرونه دي، لکه د فیډبیک کاونټر (M)، د پری پیمانه کاونټر (N)، او وروسته پیمانه شمیرونکي (C). د PLL جوړښت په هغه وسیله پورې اړه لري چې تاسو یې په ډیزاین کې کاروئ.

دا پیرامیټر یوازې هغه وخت شتون لري کله چې د MIF سټیمینګ لپاره متحرک مرحله شفټ فعاله وي.

عادي I/O PLL جوړښت

لاندې اصطلاحات معمولا د PLL چلند تشریح کولو لپاره کارول کیږي:
د PLL لاک وخت — د PLL استملاک وخت په نوم هم پیژندل کیږي. د PLL لاک وخت د PLL لپاره هغه وخت دی چې د پاور اپ څخه وروسته د هدف فریکونسۍ او مرحله اړیکه ترلاسه کړي، د برنامه شوي محصول فریکونسۍ بدلون وروسته، یا د PLL بیا تنظیم کولو وروسته. یادونه: د سمولو سافټویر د PLL لاک وخت ریښتیني ماډل نه کوي. سمولیشن غیر واقعیتي ګړندی لاک وخت ښیې. د اصلي لاک وخت مشخصاتو لپاره ، د وسیلې ډیټا شیټ ته مراجعه وکړئ.
د PLL ریزولوشن - د PLL VCO لږترلږه فریکونسۍ زیاتوالي ارزښت. د M او N کاونټرونو کې د بټونو شمیر د PLL ریزولوشن ارزښت ټاکي.
PLL sample نرخ — د FREF sampپه PLL کې د مرحلې او فریکونسۍ سمون ترسره کولو لپاره د لینګ فریکونسۍ ته اړتیا ده. د PLL sample نرخ fREF/N دی.

PLL لاک

د PLL لاک د مرحلې فریکونسۍ کشف کونکي کې د دوه ان پټ سیګنالونو پورې اړه لري. د لاک سیګنال د PLLs غیر متناسب محصول دی. د تالاشۍ سیګنال دروازې ته د اړتیا وړ سایکلونو شمیر د PLL ان پټ ساعت پورې اړه لري کوم چې د ګیډ شوي لاک سرکیټري ساعتونه کوي. د PLL اعظمي تالاشي وخت د PLL ان پټ ساعت د دورې په واسطه تقسیم کړئ ترڅو د لاک سیګنال دروازې ته د اړتیا وړ ساعت دورې شمیره محاسبه کړئ.

د عملیاتو طریقې

د IOPLL IP کور د شپږ مختلف ساعت فیډبیک حالتونو ملاتړ کوي. هر حالت د ساعت ضرب او ویش، د مرحلې بدلون، او د دندې دورې پروګرام کولو ته اجازه ورکوي.

د تولید ساعتونه

د IOPLL IP کور کولی شي تر نهو ساعتونو پورې محصول سیګنالونه تولید کړي. د تولید شوي ساعت محصول سیګنالونه د کور څخه بهر کور یا بهرني بلاکونه ساعت کوي.
تاسو کولی شئ د ری سیٹ سیګنال وکاروئ ترڅو د محصول ساعت ارزښت 0 ته بیا تنظیم کړئ او د PLL محصول ساعتونه غیر فعال کړئ.
د هر محصول ساعت د غوښتل شوي ترتیباتو سیټ لري چیرې چې تاسو کولی شئ د محصول فریکوینسي ، مرحله شفټ ، او د دندې دورې لپاره مطلوب ارزښتونه مشخص کړئ. مطلوب ترتیبات هغه ترتیبات دي چې تاسو غواړئ په خپل ډیزاین کې پلي کړئ.

د فریکونسۍ، مرحلې بدلون، او د وظیفې دورې لپاره اصلي ارزښتونه ترټولو نږدې ترتیبات دي (د مطلوب ترتیباتو غوره اټکل) چې د PLL سرکټ کې پلي کیدی شي.

د حوالې ساعت سویچ اوور

د حوالې ساعت سویچور فیچر PLL ته اجازه ورکوي چې د دوه حوالې ان پټ ساعتونو ترمینځ تیر کړي. دا خصوصیت د ساعت بې ځایه کیدو لپاره وکاروئ ، یا د دوه ګوني ساعت ډومین غوښتنلیک لپاره لکه په سیسټم کې. سیسټم کولی شي بې ځایه ساعت فعال کړي که چیرې لومړني ساعت چلول ودریږي.
د حوالې ساعت سویچور فیچر په کارولو سره ، تاسو کولی شئ د دوهم ان پټ ساعت لپاره فریکونسۍ مشخص کړئ ، او د سویچ اوور لپاره حالت او ځنډ غوره کړئ.

د ساعت ضایع کشف او د حوالې ساعت سویچور بلاک لاندې دندې لري:

د حوالې ساعت حالت څاري. که د حوالې ساعت ناکام شي، ساعت په اوتومات ډول د بیک اپ ساعت ان پټ سرچینې ته بدلیږي. ساعت د پیښې خبرتیا لپاره د clkbad او Activeclk سیګنالونو حالت تازه کوي.
د حوالې ساعت د دوه مختلف فریکونسیو ترمینځ شاته او شاته بدلوي. د سویچ عمل په لاسي ډول کنټرولولو لپاره د Extswitch سیګنال وکاروئ. وروسته له دې چې یو سویچ اوور پیښ شي، PLL ممکن په لنډمهاله توګه قفل له لاسه ورکړي او د حساب ورکولو پروسې څخه تیریږي.

PLL-to-PLL کاسکیډینګ

که تاسو په خپل ډیزاین کې PLLs کاسکیډ کړئ ، سرچینه (اپ سټریم) PLL باید د ټیټ بینډ ویت ترتیب ولري ، پداسې حال کې چې منزل (د لاندې جریان) PLL باید د لوړ بینډ ویت ترتیب ولري. د کاسکیډینګ په جریان کې ، د سرچینې PLL محصول د منزل PLL د حوالې ساعت (ان پټ) په توګه کار کوي. د cascaded PLLs د بینډ ویت ترتیبات باید توپیر ولري. که چیرې د کاسکیډ شوي PLLs د بینډ ویت تنظیمات ورته وي ، نو کاسکیډ شوي PLLs ممکن ampپه ټاکلو فریکونسیو کې د لفف پړاو شور. د اډجپلین ان پټ کلاک سرچینه د فریکچر وړ برخې PLLs ترمینځ د مینځلو لپاره کارول کیږي.

بندرونه

جدول 6. د IOPLL IP کور پورټونه

پیرامیټر	ډول	حالت	تفصیل
refclk	داخلول	اړین دی	د حوالې ساعت سرچینه چې I/O PLL چلوي.
لومړی	داخلول	اړین دی	د تولید ساعتونو لپاره غیر متناسب ری سیٹ بندر. دا پورټ لوړ کړئ ترڅو ټول تولیدي ساعتونه د 0 ارزښت ته بیا تنظیم کړئ. تاسو باید دا بندر د کارونکي کنټرول سیګنال سره وصل کړئ.
fbclk	داخلول	اختیاري	د I/O PLL لپاره د بهرني فیډبیک ان پټ پورټ. د IOPLL IP کور دا پورټ رامینځته کوي کله چې I/O PLL په بهرني فیډبیک حالت یا صفر ځنډ بفر حالت کې کار کوي. د فیډبیک لوپ بشپړولو لپاره، د بورډ کچې پیوستون باید د fbclk بندر او د I/O PLL بهرني ساعت محصول بندر سره وصل کړي.
fboutclk	محصول	اختیاري	هغه بندر چې د fbclk بندر د mimic circuitry له لارې تغذیه کوي. د fboutclk بندر یوازې هغه وخت شتون لري چې I/O PLL په بهرني فیډبیک حالت کې وي.
zdbfbclk	دوه اړخيزه	اختیاري	دوه طرفه پورټ چې د mimic circuitry سره نښلوي. دا پورټ باید د دوه طرفه پن سره وصل شي چې د I/O PLL مثبت فیډبیک وقف شوي محصول پن کې ځای په ځای شوی. د zdbfbclk بندر یوازې هغه وخت شتون لري چې I/O PLL د صفر ځنډ بفر حالت کې وي. د صفر ځنډ بفر حالت کارولو په وخت کې د سیګنال انعکاس څخه مخنیوي لپاره ، په دوه اړخیز I/O پن کې د بورډ نښې مه ځای کېږئ.
تړل شوی	محصول	اختیاري	د IOPLL IP کور دا پورټ لوړ چلوي کله چې PLL لاک ترلاسه کړي. بندر تر هغه وخته پورې لوړ پاتې کیږي چې IOPLL تړل شوی وي. I/O PLL د تړل شوي پورټ تصدیق کوي کله چې د حوالې ساعت او فیډبیک ساعت مرحلې او فریکونسۍ وي
*ادامه…*

پیرامیټر	ډول	حالت	تفصیل
			ورته یا د لاک سرکټ زغم دننه. کله چې د دوه ساعت سیګنالونو ترمینځ توپیر د لاک سرکټ زغم څخه ډیر شي ، I/O PLL تالا له لاسه ورکوي.
refclk1	داخلول	اختیاري	د دوهم حوالې ساعت سرچینه چې د ساعت سویچور فیچر لپاره I/O PLL چلوي.
extswitch	داخلول	اختیاري	په لاسي ډول د ساعت بدلولو لپاره لږترلږه د 1 ساعتونو لپاره د Extswitch سیګنال ټیټ (0'b3) وټاکئ.
فعال کلیک	محصول	اختیاري	د محصول سیګنال د دې لپاره چې د حوالې ساعت سرچینه د I/O PLL لخوا کارول کیږي.
clkbad	محصول	اختیاري	د محصول سیګنال چې د حوالې ساعت سرچینې حالت په ګوته کوي ښه یا بد.
cascade_out	محصول	اختیاري	د محصول سیګنال چې د لاندې جریان I/O PLL ته تغذیه کوي.
adjplin	داخلول	اختیاري	سیګنال داخل کړئ چې د اپسټریم I/O PLL څخه تغذیه کوي.
outclk__[]	محصول	اختیاري	د I/O PLL څخه د تولید ساعت.

IOPLL Intel FPGA IP کور کارن لارښود آرشیف

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي

د IP اصلي نسخه	د کارن لارښود
17.0	د الټرا I/O فیز لاک شوی لوپ (Altera IOPLL) د IP اصلي کارونکي لارښود
16.1	د الټرا I/O فیز لاک شوی لوپ (Altera IOPLL) د IP اصلي کارونکي لارښود
16.0	د الټرا I/O فیز لاک شوی لوپ (Altera IOPLL) د IP اصلي کارونکي لارښود
15.0	د الټرا I/O فیز لاک شوی لوپ (Altera IOPLL) د IP اصلي کارونکي لارښود

د IOPLL Intel FPGA IP کور کارن لارښود لپاره د سند بیاکتنې تاریخ

د سند نسخه	Intel Quartus® لومړی نسخه	بدلونونه
2019.06.24	18.1	په کې د وقف شوي ساعت آخذونو لپاره توضیحات تازه کړل عادي I/O PLL جوړښت انځور
2019.01.03	18.1	• تازه کړی د PLL LVDS_CLK/LOADEN محصول بندر ته لاسرسی پیرامیټر په کې د IOPLL IP کور پیرامیټونه - د ترتیباتو ټب میز • په کې د zdbfbclk بندر لپاره توضیحات تازه کړل IOPLL IP کور پورټونه میز
2018.09.28	18.1	• په کې د extswitch لپاره توضیحات سم کړل IOPLL IP کور پورټونه میز • د Intel د بیا برانډینګ سره سم د لاندې IP کور نوم بدل کړ: - د الټرا IOPLL IP کور IOPLL Intel FPGA IP کور ته بدل شو. - د Altera PLL Reconfig IP کور PLL Reconfig Intel FPGA IP کور ته بدل شو. - د اریریا 10 FPLL IP کور fPLL Intel Arria 10/Cyclone 10 FPGA IP کور ته بدل شو.

نیټه	نسخه	بدلونونه
جون ۲۰۲۱	2017.06.16	• د Intel Cyclone 10 GX وسیلو لپاره ملاتړ اضافه شوی. • د Intel په توګه بیا نومول شوی.
دسمبر 2016	2016.12.05	د IP کور د لومړي بندر توضیحات تازه کړل.
جون ۲۰۲۱	2016.06.23	• د IP اصلي پیرامیټونه تازه شوي - د ترتیباتو ټب جدول. - د لاسي اوورایډ پیرامیټونو سره د لاسي سویچ اوور او اتوماتیک سویچ اوور لپاره توضیحات تازه کړل. د ساعت سویچور کنټرول سیګنال فعال ټیټ دی. - د سویچ اوور ځنډ پیرامیټر لپاره توضیحات تازه کړل. • د IP کور پیرامیټرو کې د DPS کاونټر انتخاب پیرامیټر لپاره د M او C کاونټرونه تعریف شوي - د متحرک بیا تنظیم کولو ټب جدول. • د ساعت سویچ اوور پورټ نوم له clkswitch څخه extswitch ته په عادي I/O PLL آرکیټیکچر ډیاګرام کې بدل شوی.
می ۲۰۲۳	2016.05.02	تازه شوي IP کور پیرامیټونه - د متحرک بیا تنظیم کولو ټب جدول.
می ۲۰۲۳	2015.05.04	د IP کور پیرامیټرو کې د PLL LVDS_CLK/LOADEN آوټ پټ پورټ پیرامیټر ته د لاسرسي وړ کولو لپاره توضیحات تازه کړل - د ترتیباتو ټب جدول. د Altera IOPLL او Altera LVDS SERDES IP Cores جدول کې د I/O او لوړ سرعت I/O ترمنځ د اریریا 10 وسیلو څپرکی کې د سیګنال انٹرفیس ته لینک اضافه کړ.
اګست ۲۰۱۹	2014.08.18	ابتدايي خوشې کول.

اسناد / سرچینې

intel UG-01155 IOPLL FPGA IP کور [pdf] د کارونکي لارښود
UG-01155 IOPLL FPGA IP کور, UG-01155, IOPLL FPGA IP کور, FPGA IP کور

حوالې

د کارن لارښود

intel UG-01155 IOPLL FPGA IP کور

IOPLL Intel® FPGA IP کور کارونکي لارښود