Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example
Οδηγός γρήγορης εκκίνησης
Ο πυρήνας IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel® FPGA παρέχει έναν πάγκο δοκιμών προσομοίωσης και ένα σχεδιασμό υλικού example που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων IP Intel Quartus® Prime δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό. Επιπλέον, μπορείτε να πραγματοποιήσετε λήψη του μεταγλωττισμένου σχεδιασμού υλικού στο κιτ ανάπτυξης για συγκεκριμένη συσκευή Intel για διαλειτουργικές δοκιμές. Η IP της Intel FPGA περιλαμβάνει επίσης ένα πρόγραμμα μόνο για μεταγλώττισηample project που μπορείτε να χρησιμοποιήσετε για να εκτιμήσετε γρήγορα την περιοχή του πυρήνα IP και το χρονοδιάγραμμα. Το Low Latency E-Tile 40G Ethernet Intel FPGA IP υποστηρίζει σχεδιασμό π.χample γενιά με ένα ευρύ φάσμα παραμέτρων. Ωστόσο, ο σχεδιασμός π.χamples δεν καλύπτουν όλες τις πιθανές παραμετροποιήσεις του Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.
Βήματα Ανάπτυξης για το Σχεδιασμό Π.χample
Σχετικές Πληροφορίες
- Οδηγός χρήστη Low Latency E-Tile 40G Ethernet Intel FPGA IP
Για λεπτομερείς πληροφορίες σχετικά με το Low Latency E-Tile 40G Ethernet IP. - Σημειώσεις έκδοσης IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA IP
Οι Σημειώσεις έκδοσης IP καταγράφουν τις αλλαγές IP σε μια συγκεκριμένη έκδοση.
Δημιουργία του Σχεδιασμού Π.χample
Διαδικασία
Intel Corporation. Με την επιφύλαξη παντός δικαιώματος. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία άλλων.
Example Καρτέλα Σχεδίαση στον επεξεργαστή παραμέτρων Ethernet E-Tile 40G χαμηλής καθυστέρησης
Επιλέξτε Stratix 10 TX E-Tile Signal Integrity Development Kit για να δημιουργήσετε σχέδιο example για συσκευές Intel Stratix® 10. Επιλέξτε Agilex F-series Transceiver-SoC Development Kit για να δημιουργήσετε σχέδιο π.χample για συσκευές Intel Agilex™.
Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε τη σχεδίαση υλικού π.χample και testbench:
- Στο λογισμικό Intel Quartus Prime Pro Edition, κάντε κλικ File ➤ New Project Wizard
για να δημιουργήσετε ένα νέο έργο Intel Quartus Prime ή File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο λογισμικού Intel Quartus Prime. Ο οδηγός σάς ζητά να καθορίσετε την οικογένεια και τη συσκευή συσκευών.
Σημείωμα: Το σχέδιο π.χampΤο le αντικαθιστά την επιλογή με τη συσκευή στον πίνακα προορισμού. Καθορίζετε τον πίνακα στόχο από το μενού σχεδίασης π.χample επιλογές στο Example καρτέλα Σχεδίαση (Βήμα 8). - Στον Κατάλογο IP, εντοπίστε και επιλέξτε Low Latency E-Tile 40G Ethernet Intel FPGA IP. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
- Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων IP της Intel Quartus Prime αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
- Κάντε κλικ στο OK. Εμφανίζεται το πρόγραμμα επεξεργασίας παραμέτρων IP.
- Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
Σημείωμα: Το Low Latency E-Tile 40G Ethernet Intel FPGA IP design exampΤο le δεν προσομοιώνει σωστά και δεν λειτουργεί σωστά εάν καθορίσετε κάποια από τις ακόλουθες παραμέτρους:- Ενεργοποίηση προοιμίου μεταβίβασης ενεργοποιημένη
- Η λανθάνουσα κατάσταση ετοιμότητας ορίστηκε στην τιμή 3
- Η ενεργοποίηση της εισαγωγής TX CRC είναι απενεργοποιημένη
- Στην Εξample καρτέλα Σχεδίαση, κάτω από το Example Σχεδιασμός Files, ενεργοποιήστε την επιλογή Προσομοίωση για τη δημιουργία του πάγκου δοκιμών και επιλέξτε την επιλογή Σύνθεση για τη δημιουργία του σχεδιασμού μόνο για μεταγλώττιση και υλικού π.χ.amples.
Σημείωμα: Στο ExampΣτην καρτέλα Σχεδίαση, στην περιοχή Δημιουργημένη μορφή HDL, είναι διαθέσιμη μόνο η Verilog HDL. Αυτός ο πυρήνας IP δεν υποστηρίζει VHDL. - Στο Target Development Kit επιλέξτε το Stratix 10 TX E-Tile Signal Signal Development Kit ή το Agilex F-series Transceiver-SoC Development Kit.
Σημείωμα: Το κιτ ανάπτυξης που επιλέγετε αντικαθιστά την επιλογή συσκευής στο Βήμα- Η συσκευή στόχος Intel Stratix 10 E-tile είναι 1SG280LU3F50E3VGS1.
- Στόχος συσκευής Intel Agilex E-tile είναι AGFB014R24A2E2VR0.
- Κάντε κλικ στο Δημιουργία Example Κουμπί σχεδίασης. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
- Εάν θέλετε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (alt_e40c3_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου (ample_dir>).
- Κάντε κλικ στο OK.
Σχετικές Πληροφορίες
- Παράμετροι πυρήνα IP
Παρέχει περισσότερες πληροφορίες σχετικά με την προσαρμογή του πυρήνα IP σας. - Κιτ ανάπτυξης ακεραιότητας σήματος Intel Stratix 10 E-Tile TX
- Intel Agilex F-Series FPGA Development Kit
Design Example Παράμετροι
Παράμετροι στο Example Σχεδίαση Καρτέλα
| Παράμετρος | Περιγραφή |
| Επιλέξτε Σχεδίαση | Διαθέσιμο π.χampΣχεδιάζει για τις ρυθμίσεις παραμέτρων IP. Όταν επιλέγετε ένα σχέδιο από τη βιβλιοθήκη Preset, αυτό το πεδίο εμφανίζει το επιλεγμένο σχέδιο. |
| Example Σχεδιασμός Files | Ο fileνα δημιουργήσει για τη διαφορετική φάση ανάπτυξης.
• Προσομοίωση— δημιουργεί τα απαραίτητα files για την προσομοίωση του πρampσχέδιο. • Σύνθεση— δημιουργεί τη σύνθεση fileμικρό. Χρησιμοποιήστε αυτά fileνα μεταγλωττίσετε τη σχεδίαση στο λογισμικό Intel Quartus Prime Pro Edition για δοκιμές υλικού και να εκτελέσετε ανάλυση στατικού χρονισμού. |
| Παράγω File Σχήμα και διάταξις βιβλίου | Η μορφή του RTL files για προσομοίωση—Verilog ή VHDL. |
| Επιλέξτε πίνακα | Υποστηριζόμενο υλικό για υλοποίηση σχεδιασμού. Όταν επιλέγετε μια πλακέτα ανάπτυξης Intel, η Στοχεύσετε τη συσκευή είναι αυτή που ταιριάζει με τη συσκευή στο κιτ ανάπτυξης.
Εάν αυτό το μενού δεν είναι διαθέσιμο, δεν υπάρχει υποστηριζόμενος πίνακας για τις επιλογές που επιλέγετε. Agilex F-series Transceiver-SoC Development Kit: Αυτή η επιλογή σάς επιτρέπει να δοκιμάσετε το σχέδιο π.χampστο επιλεγμένο κιτ ανάπτυξης IP της Intel FPGA. Αυτή η επιλογή επιλέγει αυτόματα το Στοχεύσετε τη συσκευή του AGFB014R24A2E2VR0. Εάν η αναθεώρηση της πλακέτας σας έχει διαφορετική κατηγορία συσκευής, μπορείτε να αλλάξετε τη συσκευή προορισμού. |
| συνέχισε… | |
| Παράμετρος | Περιγραφή |
| Κιτ ανάπτυξης ακεραιότητας σήματος πομποδέκτη Stratix 10 TX E-Tile: Αυτή η επιλογή σάς επιτρέπει να δοκιμάσετε το σχέδιο π.χampστο επιλεγμένο κιτ ανάπτυξης IP της Intel FPGA. Αυτή η επιλογή επιλέγει αυτόματα το Στοχεύσετε τη συσκευή του 1ST280EY2F55E2VG. Εάν η αναθεώρηση της πλακέτας σας έχει διαφορετική κατηγορία συσκευής, μπορείτε να αλλάξετε τη συσκευή προορισμού.
Κανένας: Αυτή η επιλογή εξαιρεί τις πτυχές υλικού για τη σχεδίαση π.χample. |
Δομή καταλόγου
Η σχεδίαση πυρήνα Ethernet IP χαμηλής καθυστέρησης E-Tile 40G π.χample file καταλόγους περιέχουν τα ακόλουθα που δημιουργούνται files για το σχέδιο π.χample.
Δομή καταλόγου για το δημιουργημένο σχέδιο Π.χample
- Η προσομοίωση files (testbench μόνο για προσομοίωση) βρίσκονται στοample_dir>/π.χample_testbench.
- Η μόνο μεταγλώττιση πρώηνampΤο le design βρίσκεται στοample_dir>/ compilation_test_design.
- Η διαμόρφωση και η δοκιμή υλικού files (η σχεδίαση υλικού π.χample) βρίσκονται σεample_dir>/hardware_test_design
Κατάλογος και File Περιγραφές
| File Ονόματα | Περιγραφή |
| eth_ex_40g.qpf | Έργο Intel Quartus Prime file. |
| eth_ex_40g.qsf | Ρυθμίσεις έργου Intel Quartus Prime file. |
| συνέχισε… | |
| File Ονόματα | Περιγραφή |
| eth_ex_40g.sdc | Synopsys* Περιορισμοί σχεδιασμού file. Μπορείτε να το αντιγράψετε και να το τροποποιήσετε file για τη δική σας σχεδίαση IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA. |
| eth_ex_40g.srf | Κανόνας καταστολής μηνυμάτων έργου Intel Quartus Prime file. |
| eth_ex_40g.v | Κορυφαίος σχεδιασμός Verilog HDL π.χample file. |
| eth_ex_40g_clock.sdc | Περιορισμοί σχεδίασης Synopsys file για ρολόγια. |
| κοινός/ | Σχεδιασμός υλικού π.χampη υποστήριξη files. |
| hwtest/main.tcl | Κύριος file για πρόσβαση στην Κονσόλα συστήματος. |
Προσομοίωση του Σχεδιασμού Π.χample Testbench
Μπορείτε να μεταγλωττίσετε και να προσομοιώσετε το σχέδιο εκτελώντας ένα σενάριο προσομοίωσης από τη γραμμή εντολών.
- Στη γραμμή εντολών, αλλάξτε τον κατάλογο εργασίας σεample_dir>/π.χample_testbench.
- Εκτελέστε το σενάριο προσομοίωσης για τον υποστηριζόμενο προσομοιωτή της επιλογής σας. Το σενάριο μεταγλωττίζει και εκτελεί το testbench στον προσομοιωτή
Οδηγίες για την προσομοίωση του Testbench
| Προσομοιωτής | Οδηγίες |
| ModelSim* | Στη γραμμή εντολών, πληκτρολογήστε vsim -do run_vsim.do.
Εάν προτιμάτε να κάνετε προσομοίωση χωρίς να εμφανίσετε το ModelSim GUI, πληκτρολογήστε vsim -c -do run_vsim.do. Σημείωμα: Οι προσομοιωτές ModelSim-AE και ModelSim-ASE δεν μπορούν να προσομοιώσουν αυτόν τον πυρήνα IP. Πρέπει να χρησιμοποιήσετε έναν άλλο υποστηριζόμενο προσομοιωτή ModelSim, όπως το ModelSim SE. |
| VCS* | Στη γραμμή εντολών, πληκτρολογήστε sh run_vcs.sh |
| VCS MX | Στη γραμμή εντολών, πληκτρολογήστε sh run_vcsmx.sh.
Χρησιμοποιήστε αυτό το σενάριο όταν το σχέδιο περιέχει Verilog HDL και System Verilog με VHDL. |
| NCSim | Στη γραμμή εντολών, πληκτρολογήστε sh run_ncsim.sh |
| Xcelium* | Στη γραμμή εντολών, πληκτρολογήστε sh run_xcelium.sh |
Μια επιτυχημένη προσομοίωση τελειώνει με το ακόλουθο μήνυμα: Η προσομοίωση πέρασε. ή το Testbench ολοκληρωμένο. Μετά την επιτυχή ολοκλήρωση, μπορείτε να αναλύσετε τα αποτελέσματα.
Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Hardware
Το πρόγραμμα επεξεργασίας παραμέτρων πυρήνα IP της Intel FPGA σάς επιτρέπει να μεταγλωττίσετε και να διαμορφώσετε το σχέδιο π.χample σε ένα κιτ ανάπτυξης στόχου
Για να μεταγλωττίσετε και να διαμορφώσετε ένα σχέδιο π.χampΓια το υλικό, ακολουθήστε τα εξής βήματα:
- Εκκινήστε το λογισμικό Intel Quartus Prime Pro Edition και επιλέξτε Processing ➤ Start Compilation για να μεταγλωττίσετε το σχέδιο.
- Αφού δημιουργήσετε ένα αντικείμενο SRAM file .sof, ακολουθήστε αυτά τα βήματα για να προγραμματίσετε τη σχεδίαση υλικού π.χample στη συσκευή Intel:
- Επιλέξτε Εργαλεία ➤ Προγραμματιστής.
- Στον Προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
- Επιλέξτε μια συσκευή προγραμματισμού.
- Επιλέξτε και προσθέστε την πλακέτα Intel TX στη συνεδρία Intel Quartus Prime Pro Edition.
- Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
- Επιλέξτε τη συσκευή Intel και κάντε κλικ στην Προσθήκη συσκευής. Ο Προγραμματιστής εμφανίζει ένα μπλοκ διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
- Στη σειρά με το .sof σας, επιλέξτε το πλαίσιο για το .sof.
- Ενεργοποιήστε την επιλογή Program/Configure για το .sof.
- Κάντε κλικ στο Έναρξη.
Σχετικές Πληροφορίες
- Αυξητική συλλογή για ιεραρχικό και ομαδικό σχεδιασμό
- Προγραμματισμός συσκευών Intel FPGA
Αλλαγή συσκευής στόχου στη σχεδίαση υλικού Π.χample
Εάν έχετε επιλέξει Stratix 10 TX E-Tile Signal Integrity Development Kit ως συσκευή-στόχο, ο πυρήνας IP Intel FPGA Ethernet Ethernet χαμηλής καθυστέρησης E-Tile δημιουργεί ένα ex hardwareampΣχεδιασμός για συσκευή στόχου 1ST280EY2F55E2VG. Αν έχετε επιλέξει το Agilex F-series Transceiver-SoC Development Kit ως τη συσκευή-στόχο σας, ο πυρήνας IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA δημιουργεί ένα ex hardwareampΣχεδιασμός για τη συσκευή-στόχο AGFB014R24A2E2VR0. Η καθορισμένη συσκευή προορισμού μπορεί να διαφέρει από τη συσκευή στο κιτ ανάπτυξης. Για να αλλάξετε τη συσκευή-στόχο στη σχεδίαση υλικού σας π.χample, ακολουθήστε αυτά τα βήματα:
- Εκκινήστε το λογισμικό Intel Quartus Prime Pro Edition και ανοίξτε το έργο δοκιμής υλικού file /hardware_test_design/eth_ex_40g.qpf.
- Στο μενού Εργασίες, κάντε κλικ στην επιλογή Συσκευή. Εμφανίζεται το πλαίσιο διαλόγου Συσκευή.
- Στο πλαίσιο διαλόγου Συσκευή, επιλέξτε έναν πίνακα συσκευών προορισμού που βασίζεται σε ηλεκτρονικά πλακίδια που ταιριάζει με τον αριθμό εξαρτήματος συσκευής στο κιτ ανάπτυξης. Ανατρέξτε στη σύνδεση του κιτ ανάπτυξης στην Intel webγια περισσότερες πληροφορίες.
- Εμφανίζεται ένα μήνυμα όταν επιλέγετε μια συσκευή, όπως φαίνεται στην παρακάτω εικόνα. Επιλέξτε Όχι για να διατηρήσετε τις δημιουργούμενες εκχωρήσεις pin και τις εκχωρήσεις I/O.
Intel Quartus Prime Prompt for Device Selection
- Εκτελέστε πλήρη συλλογή του σχεδίου σας.
Τώρα μπορείτε να δοκιμάσετε τη σχεδίαση στο υλικό σας.
Σχετικές Πληροφορίες
- Κιτ ανάπτυξης ακεραιότητας σήματος Intel Stratix 10 E-Tile TX
- Intel Agilex F-Series FPGA Development Kit
Δοκιμή χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA IP Design σε υλικό
Αφού μεταγλωττίσετε το Low Latency E-Tile 40G Ethernet Intel FPGA IP core design exampΓια να το διαμορφώσετε στη συσκευή σας Intel, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP και τους ενσωματωμένους εγγενείς καταχωρητές του πυρήνα PHY IP. Για να ενεργοποιήσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample, ακολουθήστε αυτά τα βήματα:
- Στο λογισμικό Intel Quartus Prime Pro Edition, επιλέξτε Εργαλεία ➤ Εργαλεία εντοπισμού σφαλμάτων συστήματος ➤ Κονσόλα συστήματος για να εκκινήσετε την κονσόλα συστήματος.
- Στο παράθυρο Tcl Console, πληκτρολογήστε cd hwtest για να αλλάξετε τον κατάλογο σε /hardware_test_design/hwtest.
- Πληκτρολογήστε source main.tcl για να ανοίξετε μια σύνδεση στο JTAG κύριος.
Πρόσθετος σχεδιασμός π.χampΟι εντολές le είναι διαθέσιμες για τον προγραμματισμό του πυρήνα IP:
- chkphy_status: Εμφανίζει τις συχνότητες ρολογιού και την κατάσταση κλειδώματος PHY.
- chkmac_stats: Εμφανίζει τις τιμές στους μετρητές στατιστικών MAC.
- clear_all_stats: Διαγράφει τους μετρητές στατιστικών στοιχείων του πυρήνα IP.
- start_pkt_gen: Εκκινεί τη γεννήτρια πακέτων.
- stop_pkt_gen: Διακόπτει τη γεννήτρια πακέτων.
- sys_reset_digital_analog: Επαναφορά συστήματος.
- loop_on: Ενεργοποιεί την εσωτερική σειριακή επαναφορά
- loop_off: Απενεργοποιεί την εσωτερική σειριακή επαναφορά.
- reg_read : Επιστρέφει την τιμή μητρώου πυρήνα IP στο .
- reg_write : Γράφει στο μητρώο του πυρήνα IP στη διεύθυνση .
Ακολουθήστε τη διαδικασία δοκιμής στην ενότητα Δοκιμές υλικού του σχεδίου π.χampκαι παρατηρήστε τα αποτελέσματα της δοκιμής στην Κονσόλα συστήματος.
Σχετικές Πληροφορίες
Ανάλυση και εντοπισμός σφαλμάτων σχεδίων με την κονσόλα συστήματος
Design Example Περιγραφή
Ο σχεδιασμός Ethernet 40G που βασίζεται σε ηλεκτρονικά πλακίδια π.χampΤο le παρουσιάζει τις λειτουργίες του πυρήνα IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA, με διεπαφή πομποδέκτη που βασίζεται σε E-tile συμβατή με την προδιαγραφή IEEE 802.3ba CAUI-4. Μπορείτε να δημιουργήσετε το σχέδιο από το Example καρτέλα Σχεδίαση στο πρόγραμμα επεξεργασίας παραμέτρων IP E-Tile 40G Ethernet Intel FPGA IP χαμηλής καθυστέρησης.
Για να δημιουργήσετε το σχέδιο π.χample, πρέπει πρώτα να ορίσετε τις τιμές παραμέτρων για την παραλλαγή του πυρήνα IP που σκοπεύετε να δημιουργήσετε στο τελικό προϊόν σας. Δημιουργία του σχεδίου π.χample δημιουργεί ένα αντίγραφο του πυρήνα IP. ο πάγκος δοκιμών και ο σχεδιασμός υλικού π.χampΧρησιμοποιήστε αυτήν την παραλλαγή ως DUT. Εάν δεν ορίσετε τις τιμές παραμέτρων για το DUT ώστε να ταιριάζουν με τις τιμές παραμέτρων στο τελικό προϊόν σας, η σχεδίαση π.χ.ampΤο le που δημιουργείτε δεν ασκεί την παραλλαγή του πυρήνα IP που σκοπεύετε.
Σημείωμα:
Ο πάγκος δοκιμών επιδεικνύει μια βασική δοκιμή του πυρήνα IP. Δεν προορίζεται να υποκαταστήσει ένα περιβάλλον πλήρους επαλήθευσης. Πρέπει να εκτελέσετε πιο εκτεταμένη επαλήθευση του δικού σας σχεδιασμού IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA σε προσομοίωση και σε υλικό.
Χαρακτηριστικά
- Υποστηρίζει πυρήνα IP 40G Ethernet MAC/PCS για πομποδέκτη E-tile που χρησιμοποιεί Intel Stratix 10 ή συσκευή Intel Agilex.
- Υποστηρίζει προοίμιο pass-through και εκπαίδευση σύνδεσης.
- Δημιουργεί σχέδιο π.χample με δυνατότητα μετρητών στατιστικών MAC.
- Παρέχει δοκιμαστικό πάγκο και σενάριο προσομοίωσης.
Απαιτήσεις υλικού και λογισμικού
Για να δοκιμάσετε τον πρώηνampγια το σχεδιασμό, χρησιμοποιήστε το ακόλουθο υλικό και λογισμικό:
- Λογισμικό Intel Quartus Prime Pro Edition
- Κονσόλα συστήματος
- ModelSim, VCS, VCS MX, NCSim ή Xcelium Simulator
- Κιτ ανάπτυξης σήματος ακεραιότητας πομποδέκτη Intel Stratix 10 TX E-Tile ή Κιτ ανάπτυξης πομποδέκτη της σειράς Intel Agilex F-SoC
Περιγραφή λειτουργίας
Αυτή η ενότητα περιγράφει τον πυρήνα IP 40G Ethernet MAC/PCS που χρησιμοποιεί τη συσκευή Intel σε πομποδέκτη που βασίζεται σε E-tile. Στην κατεύθυνση μετάδοσης, το MAC δέχεται πλαίσια-πελάτες και εισάγει το κενό μεταξύ πακέτων (IPG), το προοίμιο, την αρχή του οριοθέτη πλαισίου (SFD), το padding και τα bit CRC πριν τα διαβιβάσει στο PHY. Το PHY κωδικοποιεί το πλαίσιο MAC όπως απαιτείται για αξιόπιστη μετάδοση μέσω του μέσου στο απομακρυσμένο άκρο. Στην κατεύθυνση λήψης, το PHY περνάει πλαίσια στο MAC. Το MAC δέχεται πλαίσια από το PHY, εκτελεί ελέγχους, αφαιρεί το CRC, το προοίμιο και το SFD και περνά το υπόλοιπο πλαίσιο στον πελάτη.
Προσομοίωση
Ο πάγκος δοκιμών στέλνει κίνηση μέσω του πυρήνα IP, ασκώντας την πλευρά μετάδοσης και λήψης του πυρήνα IP.
Χαμηλή καθυστέρηση E-Tile 40G Ethernet Design Example Block Διάγραμμα
Ο σχεδιασμός προσομοίωσης π.χample τεστ ανώτατου επιπέδου file είναι basic_avl_tb_top.sv. Αυτό file παρέχει μια αναφορά ρολογιού clk_ref 156.25 Mhz στο PHY. Περιλαμβάνει μια εργασία αποστολής και λήψης 10 πακέτων.
Πάγκος δοκιμής Ethernet Core 40G χαμηλής καθυστέρησης E-Tile File Περιγραφές
| File Ονόματα | Περιγραφή |
| Testbench και προσομοίωση Files | |
| basic_avl_tb_top.sv | Πάγκος δοκιμών ανώτατου επιπέδου file. Ο πάγκος δοκιμών εγκαινιάζει το DUT και εκτελεί εργασίες Verilog HDL για τη δημιουργία και την αποδοχή πακέτων. |
| basic_avl_tb_top_nc.sv | Πάγκος δοκιμών ανώτατου επιπέδου file συμβατό με τον προσομοιωτή NCSim. |
| basic_avl_tb_top_msim.sv | Πάγκος δοκιμών ανώτατου επιπέδου file συμβατό με τον προσομοιωτή ModelSim. |
| Testbench Scripts | |
| run_vsim.do | Το σενάριο Mentor Graphics* ModelSim για εκτέλεση του testbench. |
| run_vcs.sh | Το σενάριο του Synopsys VCS για εκτέλεση του testbench. |
| συνέχισε… | |
| File Ονόματα | Περιγραφή |
| run_vcsmx.sh | Η δέσμη ενεργειών Synopsys VCS MX (συνδυασμένος Verilog HDL και System Verilog με VHDL) για την εκτέλεση του testbench. |
| run_ncsim.sh | Το σενάριο Cadence NCSim για εκτέλεση του testbench. |
| run_xcelium.sh | Το σενάριο Cadence Xcelium για εκτέλεση του testbench. |
Η επιτυχημένη δοκιμαστική εκτέλεση εμφανίζει έξοδο που επιβεβαιώνει την ακόλουθη συμπεριφορά:
- Αναμονή να σταθεροποιηθεί το ρολόι RX
- Εκτύπωση κατάστασης PHY
- Αποστολή 10 πακέτων
- Παραλαβή 10 πακέτων
- Εμφάνιση "Testbench ολοκληρωμένη".
Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης:
- #Αναμονή για ευθυγράμμιση RX
- #RX deskew κλειδωμένο
- Η ευθυγράμμιση λωρίδας #RX κλειδώθηκε
- #TX ενεργοποιημένο
- #**Αποστολή πακέτου 1…
- #**Αποστολή πακέτου 2…
- #**Αποστολή πακέτου 3…
- #**Αποστολή πακέτου 4…
- #**Αποστολή πακέτου 5…
- #**Αποστολή πακέτου 6…
- #**Αποστολή πακέτου 7…
- #**Λήφθηκε το πακέτο 1…
- #**Αποστολή πακέτου 8…
- #**Λήφθηκε το πακέτο 2…
- #**Αποστολή πακέτου 9…
- #**Λήφθηκε το πακέτο 3…
- #**Αποστολή πακέτου 10…
- #**Λήφθηκε το πακέτο 4…
- #**Λήφθηκε το πακέτο 5…
- #**Λήφθηκε το πακέτο 6…
- #**Λήφθηκε το πακέτο 7…
- #**Λήφθηκε το πακέτο 8…
- #**Λήφθηκε το πακέτο 9…
- #**Λήφθηκε το πακέτο 10…
Σχετικές Πληροφορίες
Προσομοίωση του Σχεδιασμού Π.χample Testbench στη σελίδα 7
Δοκιμή υλικού
Στον σχεδιασμό υλικού π.χampΜπορείτε να προγραμματίσετε τον πυρήνα IP σε λειτουργία εσωτερικής σειριακής επαναφοράς και να δημιουργήσετε κίνηση στην πλευρά μετάδοσης που επανέρχεται μέσω της πλευράς λήψης.
Χαμηλή καθυστέρηση E-Tile 40G Ethernet IP Σχεδιασμός υλικού Εξample Μπλοκ διάγραμμα υψηλού επιπέδου
Ο σχεδιασμός υλικού Ethernet Ethernet χαμηλής καθυστέρησης E-Tile 40G π.χampΤο le περιλαμβάνει τα ακόλουθα στοιχεία:
- Χαμηλή καθυστέρηση E-Tile 40G Ethernet Intel FPGA IP πυρήνας.
- Λογική πελάτη που συντονίζει τον προγραμματισμό του πυρήνα IP, τη δημιουργία και τον έλεγχο πακέτων.
- Το IOPLL να δημιουργήσει ένα ρολόι 100 MHz από ένα ρολόι εισόδου 50 MHz στη σχεδίαση υλικού π.χ.ample.
- JTAG ελεγκτής που επικοινωνεί με την Κονσόλα συστήματος της Intel. Επικοινωνείτε με τη λογική του πελάτη μέσω της Κονσόλας συστήματος.
Ακολουθήστε τη διαδικασία στον παρεχόμενο σχετικό σύνδεσμο πληροφοριών για να δοκιμάσετε το σχέδιο π.χample στο επιλεγμένο υλικό.
Σχετικές Πληροφορίες
- Δοκιμή χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA IP Design σε υλικό στη σελίδα 9
- Ανάλυση και εντοπισμός σφαλμάτων σχεδίων με την κονσόλα συστήματος
Εσωτερικό Loopback Test
Εκτελέστε αυτά τα βήματα για να εκτελέσετε τη δοκιμή εσωτερικού βρόχου:
- Επαναφέρετε το σύστημα.
sys_reset_digital_analog - Εμφάνιση της συχνότητας του ρολογιού και της κατάστασης PHY.
chkphy_status - Ενεργοποιήστε τη δοκιμή εσωτερικού βρόχου πίσω.
loop_on - Εμφάνιση της συχνότητας του ρολογιού και της κατάστασης PHY. Το rx_clk έχει ρυθμιστεί στα 312.5 MHz και
Το rx_pcs_ready έχει οριστεί σε 1.
chkphy_status - Εκκινήστε τη γεννήτρια πακέτων.
start_pkt_gen - Σταματήστε τη γεννήτρια πακέτων.
stop_pkt_gen - Review τον αριθμό των μεταδιδόμενων και ληφθέντων πακέτων.
chkmac_stats - Απενεργοποιήστε τη δοκιμή εσωτερικού βρόχου.
loop_off
Εξωτερική δοκιμή επαναφοράς βρόχου
Εκτελέστε αυτά τα βήματα για να εκτελέσετε τη δοκιμή εξωτερικής επιστροφής βρόχου:
- Επαναφέρετε το σύστημα.
sys_reset_digital_analog - Εμφάνιση της συχνότητας του ρολογιού και της κατάστασης PHY. Το rx_clk έχει ρυθμιστεί στα 312.5 MHz και
Το rx_pcs_ready έχει οριστεί σε 1. chkphy_status - Εκκινήστε τη γεννήτρια πακέτων.
start_pkt_gen - Σταματήστε τη γεννήτρια πακέτων.
stop_pkt_gen - Review τον αριθμό των μεταδιδόμενων και ληφθέντων πακέτων.
chkmac_stats
Χαμηλή καθυστέρηση E-Tile 40G Ethernet Design Example Μητρώα
Σχεδίαση υλικού Ethernet E-Tile 40G χαμηλής καθυστέρησης Example Εγγραφή χάρτη
Εμφανίζει τις περιοχές καταχωρητών που αντιστοιχίζονται στη μνήμη για τη σχεδίαση υλικού π.χample. Μπορείτε να αποκτήσετε πρόσβαση σε αυτά τα μητρώα με τις συναρτήσεις reg_read και reg_write στην Κονσόλα συστήματος.
| Μετατόπιση λέξεων | Τύπος μητρώου |
| 0x300-0x3FF | Μητρώα PHY |
| 0x400-0x4FF | Μητρώα MAC TX |
| 0x500-0x5FF | Καταχωρητές RX MAC |
| 0x800-0x8FF | Στατιστικά Μητρώα μετρητών – κατεύθυνση TX |
| 0x900-0x9FF | Στατιστικά Μητρώα μετρητών – κατεύθυνση RX |
| 0x1000-1016 | Καταχωρεί ο πελάτης πακέτων |
Μητρώα πελατών πακέτων
Μπορείτε να προσαρμόσετε τη σχεδίαση υλικού Ethernet E-Tile 40G Low Latency π.χample με τον προγραμματισμό των καταχωρητών πελατών.
| Προσθήκη | Ονομα | Κομμάτι | Περιγραφή | Τιμή επαναφοράς HW | Πρόσβαση |
| 0x1008 | Διαμόρφωση μεγέθους πακέτου | [29:0] | Καθορίστε το μέγεθος του πακέτου μετάδοσης σε byte. Αυτά τα bit έχουν εξαρτήσεις από τον καταχωρητή PKT_GEN_TX_CTRL.
• Bit [29:16]: Καθορίστε το ανώτερο όριο του μεγέθους του πακέτου σε byte. Αυτό ισχύει μόνο για την αυξητική λειτουργία. • Bit [13:0]: — Για σταθερή λειτουργία, αυτά τα bit καθορίζουν το μέγεθος του πακέτου μετάδοσης σε byte. — Για αυξητική λειτουργία, αυτά τα bit καθορίζουν τα αυξητικά byte για ένα πακέτο. |
0x25800040 | RW |
| 0x1009 | Έλεγχος αριθμού πακέτου | [31:0] | Καθορίστε τον αριθμό των πακέτων που θα μεταδοθούν από τη γεννήτρια πακέτων. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Δεσμευμένο.
• Bit [1]: Bit απενεργοποίησης της γεννήτριας πακέτων. Ορίστε αυτό το bit στην τιμή 1 για να απενεργοποιήσετε τη γεννήτρια πακέτων και επαναφέρετέ το στην τιμή 0 για να ενεργοποιήσετε τη γεννήτρια πακέτων. • Bit [2]: Δεσμευμένο. • Bit [3]: Έχει την τιμή 1 εάν ο πυρήνας IP βρίσκεται σε λειτουργία βρόχου MAC. έχει την τιμή 0 εάν ο πελάτης πακέτων χρησιμοποιεί τη γεννήτρια πακέτων. |
0x6 | RW |
| συνέχισε… | |||||
| Προσθήκη | Ονομα | Κομμάτι | Περιγραφή | Τιμή επαναφοράς HW | Πρόσβαση |
| • Bit [5:4]:
— 00: Τυχαία λειτουργία — 01: Σταθερή λειτουργία — 10: Αύξουσα λειτουργία • Bit [6]: Ορίστε αυτό το bit σε 1 για να χρησιμοποιήσετε καταχωρητή 0x1009 για να απενεργοποιήσετε τη γεννήτρια πακέτων με βάση έναν σταθερό αριθμό πακέτων προς μετάδοση. Διαφορετικά, το bit [1] του καταχωρητή PKT_GEN_TX_CTRL χρησιμοποιείται για την απενεργοποίηση της γεννήτριας πακέτων. • Bit [7]: — 1: Για μετάδοση χωρίς κενό μεταξύ των πακέτων. — 0: Για μετάδοση με τυχαίο κενό μεταξύ των πακέτων. |
|||||
| 0x1011 | Διεύθυνση προορισμού χαμηλότερη 32 bit | [31:0] | Διεύθυνση προορισμού (κάτω 32 bit) | 0x56780 ΠΡΟΣΘΗΚΗ | RW |
| 0x1012 | Διεύθυνση προορισμού άνω 16 bit | [15:0] | Διεύθυνση προορισμού (άνω 16 bit) | 0x1234 | RW |
| 0x1013 | Κατώτερη διεύθυνση πηγής 32 bit | [31:0] | Διεύθυνση πηγής (κάτω 32 bit) | 0x43210 ΠΡΟΣΘΗΚΗ | RW |
| 0x1014 | Διεύθυνση πηγής άνω 16 bit | [15:0] | Διεύθυνση πηγής (άνω 16 bit) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Επαναφορά του MAC loopback. Ορίστε την τιμή 1 για επαναφορά της σχεδίασης π.χample MAC loopback. | 1'β0 | RW |
Σχετικές Πληροφορίες
Περιγραφές μητρώου ελέγχου Ethernet και κατάστασης E-Tile 40G χαμηλής καθυστέρησης Περιγράφει τους καταχωρητές πυρήνων Ethernet IP E-Tile 40G χαμηλής καθυστέρησης.
Design Example Σήματα διεπαφής
Ο πάγκος δοκιμών Ethernet E-Tile 40G Low Latency είναι αυτόνομος και δεν απαιτεί από εσάς να οδηγείτε σήματα εισόδου.
Σχεδίαση υλικού Ethernet E-Tile 40G χαμηλής καθυστέρησης Example Σήματα διεπαφής
| Σύνθημα | Κατεύθυνση | Σχόλια |
|
clk50 |
Εισαγωγή |
Αυτό το ρολόι οδηγείται από τον ταλαντωτή πλακέτας.
• Οδηγήστε στα 50 MHz στην πλακέτα Intel Stratix 10. • Οδηγήστε στα 100 MHz στην πλακέτα Intel Agilex. Ο σχεδιασμός υλικού π.χampΤο le δρομολογεί αυτό το ρολόι στην είσοδο ενός IOPLL στη συσκευή και διαμορφώνει το IOPLL ώστε να οδηγεί εσωτερικά ένα ρολόι 100 MHz. |
| clk_ref | Εισαγωγή | Οδηγήστε στα 156.25 MHz. |
| συνέχισε… | ||
| Σύνθημα | Κατεύθυνση | Σχόλια |
|
cpu_resetn |
Εισαγωγή |
Επαναφέρει τον πυρήνα IP. Ενεργό χαμηλό. Οδηγεί την καθολική σκληρή επαναφορά csr_reset_n στον πυρήνα IP. |
| tx_serial[3:0] | Παραγωγή | Ο πομποδέκτης PHY εξάγει σειριακά δεδομένα. |
| rx_serial[3:0] | Εισαγωγή | Ο πομποδέκτης PHY εισάγει σειριακά δεδομένα. |
|
user_led[7:0] |
Παραγωγή |
Σήματα κατάστασης. Ο σχεδιασμός υλικού π.χampΤο le συνδέει αυτά τα bit για να οδηγεί LED στην πλακέτα στόχο. Τα μεμονωμένα bit αντικατοπτρίζουν τις ακόλουθες τιμές σήματος και συμπεριφορά ρολογιού:
• [0]: Κύριο σήμα επαναφοράς στον πυρήνα IP • [1]: Διαιρεμένη έκδοση του clk_ref • [2]: Διαιρεμένη έκδοση του clk50 • [3]: Διαιρεμένη έκδοση του ρολογιού κατάστασης 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Σχετικές Πληροφορίες
Διεπαφές και περιγραφές σημάτων Παρέχει λεπτομερείς περιγραφές για τα σήματα πυρήνα IP Ethernet Ethernet χαμηλής καθυστέρησης E-Tile 40G και τις διεπαφές στις οποίες ανήκουν.
Αρχεία IP χαμηλής καθυστέρησης E-Tile 40G Ethernet Intel FPGA
Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP.
| Έκδοση Intel Quartus Prime | Έκδοση IP Core | Οδηγός χρήσης |
| 20.1 | 19.1.0 | Χαμηλή καθυστέρηση E-Tile 40G Ethernet Design Example Οδηγός χρήσης |
Ιστορικό αναθεώρησης εγγράφου για Σχεδίαση Ethernet 40G E-tile χαμηλής καθυστέρησης Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2020.06.22 | 20.2 | 20.0.0 | Προστέθηκε υποστήριξη συσκευών για συσκευές Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Αρχική Έκδοση. |
Intel Corporation. Με την επιφύλαξη παντός δικαιώματος. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία άλλων.
Έγγραφα / Πόροι
 |
intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Οδηγός χρήστη Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example |
