Bassa latenza E-Tile 40G Ethernet Intel FPGA IP Design Example
Guida Quick Start
U core IP E-Tile 40G Ethernet Intel® FPGA à bassa latenza furnisce un banc di prova di simulazione è un disignu hardware ex.ample chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editor di paràmetri IP Intel Quartus® Prime crea automaticamente fileHè necessariu di simule, compile è pruvà u disignu in hardware. Inoltre, pudete scaricà u disignu hardware compilatu à u kit di sviluppu specificu di u dispositivu Intel per teste interoperative. L'IP Intel FPGA include ancu una compilation-only exampu prughjettu chì pudete aduprà per stima rapidamente l'area di u core IP è u timing. L'E-Tile 40G Ethernet Intel FPGA IP à bassa latenza supporta u disignu example generazione cù una larga gamma di paràmetri. Tuttavia, u disignu examples ùn copre micca tutte e pussibuli parametrizzazioni di a Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.
Passi di sviluppu per u Design Example
Information Related
- Low Latency E-Tile 40G Ethernet Intel FPGA IP User Guide
Per informazioni dettagliate nantu à Low Latency E-Tile 40G Ethernet IP. - Note di versione E-Tile 40G Ethernet Intel FPGA IP à bassa latenza
L'IP Release Notes lista i cambiamenti IP in una versione particulare.
Generazione di u Design Example
Prucedura
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
Example Design Tab in l'Editor di parametri Ethernet E-Tile 40G à bassa latenza
Selezziunate Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit per generà design example per i dispositivi Intel Stratix® 10. Selezziunate Agilex F-series Transceiver-SoC Development Kit per generà u disignu example per i dispositi Intel Agilex™.
Segui questi passi per generà u disignu hardware example è testbench:
- In u software Intel Quartus Prime Pro Edition, cliccate File ➤ Assistant New Project
per creà un novu prughjettu Intel Quartus Prime, o File ➤ Open Project per apre un prughjettu di software Intel Quartus Prime esistente. L'assistente vi invita à specificà a famiglia di u dispositivu è u dispusitivu.
Nota: U disignu example overwrites a selezzione cù u dispusitivu nantu à u bordu di destinazione. Specificate a tavola di destinazione da u menu di design example opzioni in l'Example tab Design (Pass 8). - In u Catalogu IP, localizza è selezziunate Low Latency E-Tile 40G Ethernet Intel FPGA IP. A finestra New IP Variation appare.
- Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri IP Intel Quartus Prime salva i paràmetri di variazione IP in a file chjamatu .ip.
- Cliccate OK. L'editore di paràmetri IP appare.
- In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
Nota: U disignu E-Tile 40G Ethernet Intel FPGA IP à bassa latenza example ùn simula micca bè è ùn funziona micca bè se specificate unu di i seguenti parametri:- Attivà u passaghju di preambulu attivatu
- Latenza pronta stabilita à u valore di 3
- Abilita l'inserzione TX CRC disattivata
- Nantu à l'Example Design tab, sottu Exampu Design Files, attivate l'opzione Simulazione per generà u testbench, è selezziunate l'opzione Sintesi per generà a compilazione solu è u disignu hardware ex.amples.
Nota: À l'Example Design tab, sottu Generated HDL Format, solu Verilog HDL hè dispunibule. Stu core IP ùn sustene micca VHDL. - Sottu Target Development Kit, selezziunate u Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o l'Agilex F-series Transceiver-SoC Development Kit.
Nota: U kit di sviluppu chì sceglite sovrascrive a selezzione di u dispusitivu in Step- U dispositivu di destinazione Intel Stratix 10 E-tile hè 1SG280LU3F50E3VGS1.
- A destinazione di u dispositivu Intel Agilex E-tile hè AGFB014R24A2E2VR0.
- Cliccate u Generate Exampu buttone Design. U Select ExampA finestra di u Design Directory appare.
- Se vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati visualizati (alt_e40c3_0_example_design), cercate à a nova strada è scrive u novu disignu exampnome di u cartulare di le (ample_dir>).
- Cliccate OK.
Information Related
- IP Core Parameters
Fornisce più infurmazione nantu à persunalizà u vostru core IP. - Kit di sviluppu di l'integrità di u segnu Intel Stratix 10 E-Tile TX
- Kit di sviluppu FPGA Intel Agilex F-Series
Design Example Parametri
Parametri in l'Exampu Design Tab
| Parametru | Descrizzione |
| Selezziunà Design | Disponibile example designs per i paràmetri di i paràmetri IP. Quandu selezziunate un disignu da a biblioteca Preset, stu campu mostra u disignu sceltu. |
| Exampu Design Files | U files à generà per a differente fase di sviluppu.
• Simulazione- genera u necessariu files per simulà l'exampcuncepimentu. • Sintesi- genera a sintesi files. Aduprate questi files per cumpilà u disignu in u software Intel Quartus Prime Pro Edition per a prova di hardware è eseguisce analisi di timing statica. |
| Generate File Format | U furmatu di u RTL files per a simulazione - Verilog o VHDL. |
| Selezziunà Board | Hardware supportatu per l'implementazione di u disignu. Quandu selezziunate una scheda di sviluppu Intel, u Dispositivu di destinazione hè quellu chì currisponde à u dispusitivu nantu à u Kit di Sviluppu.
Se stu menù ùn hè micca dispunibule, ùn ci hè micca una scheda supportata per l'opzioni chì selezziunate. Agilex F-series Transceiver-SoC Development Kit: Questa opzione permette di pruvà u disignu example nantu à u kit di sviluppu IP Intel FPGA sceltu. Questa opzione selezziunà automaticamente Dispositivu di destinazione di AGFB014R24A2E2VR0. Se a vostra rivisione di bordu hà un altru gradu di u dispositivu, pudete cambià u dispusitivu di destinazione. |
| cuntinuò… | |
| Parametru | Descrizzione |
| Stratix 10 TX E-Tile Transceiver Kit di sviluppu di l'integrità di u segnu: Questa opzione permette di pruvà u disignu example nantu à u kit di sviluppu IP Intel FPGA sceltu. Questa opzione selezziunà automaticamente Dispositivu di destinazione di 1ST280EY2F55E2VG. Se a vostra rivisione di bordu hà un altru gradu di u dispositivu, pudete cambià u dispusitivu di destinazione.
Nimu: Questa opzione esclude l'aspetti hardware per u disignu example. |
Struttura di u repertoriu
U cuncepimentu di core IP Ethernet E-Tile 40G à bassa latenza example file cartulari cuntenenu i seguenti generati files per u disignu example.
Struttura di repertoriu per u Design Generated Example
- A simulazione files (testbench per a simulazione solu) sò situati inample_dir>/example_testbench.
- A compilation-solu exampu design hè situatu inample_dir>/ compilation_test_design.
- A cunfigurazione hardware è a prova files (u disignu hardware example) si trovanu inample_dir>/hardware_test_design
annuariu è File Descrizzioni
| File Nomi | Descrizzione |
| eth_ex_40g.qpf | Prughjettu Intel Quartus Prime file. |
| eth_ex_40g.qsf | Paràmetri di prughjettu Intel Quartus Prime file. |
| cuntinuò… | |
| File Nomi | Descrizzione |
| eth_ex_40g.sdc | Sinopsys* Limitazioni di Design file. Pudete cupià è mudificà questu file per u vostru propiu disignu IP E-Tile 40G Ethernet Intel FPGA à bassa latenza. |
| eth_ex_40g.srf | Regula di suppressione di messagiu di u prughjettu Intel Quartus Prime file. |
| eth_ex_40g.v | Disegnu Verilog HDL di primu livellu example file. |
| eth_ex_40g_clock.sdc | Sinopsys Limitazioni di Design file per orologi. |
| cumuni/ | Disegnu di hardware exampu sustegnu files. |
| hwtest/main.tcl | Principale file per accede à System Console. |
Simulazione di u Design Example Testbench
Pudete cumpilà è simule u disignu eseguendu un script di simulazione da u prompt di cumanda.
- À u prompt di cumanda, cambia u cartulare di travagliu inample_dir>/example_testbench.
- Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore
Istruzzioni per simulà u Testbench
| Simulatore | Istruzzioni |
| ModelSim* | In a linea di cummanda, scrivi vsim -do run_vsim.do.
Se preferite simulà senza avè a GUI ModelSim, scrivi vsim -c -do run_vsim.do. Nota: I simulatori ModelSim-AE è ModelSim-ASE ùn ponu micca simule stu core IP. Duvete aduprà un altru simulatore ModelSim supportatu cum'è ModelSim SE. |
| VCS* | In a linea di cumanda, scrive sh run_vcs.sh |
| VCS MX | In a linea di cumanda, scrivite sh run_vcsmx.sh.
Aduprate stu script quandu u disignu cuntene Verilog HDL è System Verilog cù VHDL. |
| NCSim | In a linea di cumanda, scrive sh run_ncsim.sh |
| Xcelium* | In a linea di cummanda, scrive sh run_xcelium.sh |
Una simulazione successu finisci cù u missaghju seguente: Simulazione Passata. o Testbench cumpletu. Dopu un successu cumpletu, pudete analizà i risultati.
Cumpilà è cunfigurà u Design Example in Hardware
L'editore di parametri di core Intel FPGA IP permette di cumpilà è cunfigurà u disignu example nantu à un kit di sviluppu di destinazione
Per cumpilà è cunfigurà un disignu exampu hardware, seguitate sti passi:
- Lanciate u software Intel Quartus Prime Pro Edition è selezziunate Elaborazione ➤ Start Compilation per cumpilà u disignu.
- Dopu avè generatu un oggettu SRAM file .sof, seguitate sti passi per programà u disignu hardware example nantu à u dispusitivu Intel:
- Selezziunate Strumenti ➤ Programmatore.
- In u Programmatore, cliccate nantu à u Hardware Setup.
- Selezziunà un dispusitivu di prugrammazione.
- Selezziunate è aghjunghje a scheda Intel TX à a vostra sessione Intel Quartus Prime Pro Edition.
- Assicuratevi chì Modu hè impostatu à JTAG.
- Selezziunà u dispusitivu Intel è cliccate Add Device. U Programatore mostra un diagramma di bloccu di e cunnessione trà i dispositi nantu à a vostra scheda.
- In a fila cù u vostru .sof, verificate a casella per u .sof.
- Attivate l'opzione Program / Configure per u .sof.
- Cliccate Start.
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- Cumpilazione Incrementale per Design Gerarchicu è Basatu in Squadra
- Programmazione di Dispositivi Intel FPGA
Cambia u Dispositivu Target in Hardware Design Example
Se avete sceltu Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit cum'è u vostru dispositivu di destinazione, u core E-Tile 40G Ethernet Intel FPGA IP di bassa latenza genera un hardware ex.ampu disignu per u dispusitivu di destinazione 1ST280EY2F55E2VG. Se avete sceltu Agilex F-series Transceiver-SoC Development Kit cum'è u vostru dispositivu di destinazione, u core IP E-Tile 40G Ethernet Intel FPGA à bassa latenza genera un hardware ex.ampu disignu per u dispusitivu di destinazione AGFB014R24A2E2VR0. U dispusitivu di destinazione specificata pò differisce da u dispusitivu nantu à u vostru kit di sviluppu. Per cambià u dispusitivu di destinazione in u vostru disignu hardware example, seguitate sti passi:
- Lanciate u software Intel Quartus Prime Pro Edition è apre u prughjettu di prova di hardware file /hardware_test_design/eth_ex_40g.qpf.
- In u menù Assignazioni, cliccate Dispositivu. A finestra di dialogu Dispositivu appare.
- In a finestra di dialogu Dispositivu, selezziunate una tabella di u dispositivu di destinazione basatu in E-tile chì currisponde à u numeru di parte di u dispositivu in u vostru kit di sviluppu. Vede u ligame di u kit di sviluppu nantu à Intel websitu per più infurmazione.
- Un prompt apparisce quandu selezziunate un dispositivu, cum'è mostra in a figura sottu. Selezziunate No per priservà l'assignazioni pin generate è l'assignazioni I/O.
Intel Quartus Prime Prompt per a Selezzione di Dispositivi
- Eseguite a compilazione completa di u vostru disignu.
Pudete avà pruvà u disignu nantu à u vostru hardware.
Information Related
- Kit di sviluppu di l'integrità di u segnu Intel Stratix 10 E-Tile TX
- Kit di sviluppu FPGA Intel Agilex F-Series
Testa u Disegnu IP E-Tile 40G Ethernet Intel FPGA à Bassa Latenza in Hardware
Dopu avè compilatu u Low Latency E-Tile 40G Ethernet Intel FPGA IP core design example è cunfigurà nantu à u vostru dispositivu Intel, pudete aduprà a Console di Sistema per programà u core IP è i so registri di core IP PHY Native incrustati. Per accende a Console di Sistema è pruvà u disignu di hardware example, seguitate sti passi:
- In u software Intel Quartus Prime Pro Edition, selezziunate Tools ➤ System Debugging Tools ➤ System Console per lancià a cunsola di sistema.
- In u pane Tcl Console, scrivite cd hwtest per cambià u cartulare à /hardware_test_design/hwtest.
- Type source main.tcl per apre una cunnessione à u JTAG maestru.
Disegnu supplementu exampi cumandamenti sò dispunibuli per programà u core IP:
- chkphy_status: Mostra e frequenze di u clock è u statu di bloccu PHY.
- chkmac_stats: Mostra i valori in i contatori di statistiche MAC.
- clear_all_stats: Cancella i contatori di statistiche di core IP.
- start_pkt_gen: Avvia u generatore di pacchetti.
- stop_pkt_gen: Arresta u generatore di pacchetti.
- sys_reset_digital_analog: Resetturazione di u sistema.
- loop_on: Attiva u loopback seriale internu
- loop_off: Disattiva loopback seriale internu.
- reg_lettu : Ritorna u valore di u registru core IP à .
- reg_scrive : Scrive à u registru core IP à l'indirizzu .
Segui a prucedura di prova in a sezione Test di Hardware di u disignu example è osservate i risultati di a prova in u System Console.
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Analizà è Debugging Designs cù System Console
Design Example Description
U disignu Ethernet 40G basatu in E-tile example mostra e funzioni di u core IP E-Tile 40G Ethernet Intel FPGA à bassa latenza, cù l'interfaccia di transceiver basata in E-tile conforme à a specificazione standard IEEE 802.3ba CAUI-4. Pudete generà u disignu da l'Exampla scheda Design in l'editore di parametri IP E-Tile 40G Ethernet Intel FPGA Low Latency.
Per generà u disignu example, devi prima stabilisce i valori di i paràmetri per a variazione di u core IP chì vulete generà in u vostru pruduttu finale. Generazione di u disignu example crea una copia di u core IP; u testbench è u disignu hardware exampAduprà sta variazione cum'è DUT. Se ùn avete micca stabilitu i valori di parametru per u DUT per currisponde à i valori di parametru in u vostru pruduttu finale, u disignu ex.ample generate ùn esercita micca a variazione di u core IP chì vulete.
Nota:
U testbench mostra una prova basica di u core IP. Ùn hè micca pensatu à esse un sustitutu per un ambiente di verificazione cumpleta. Duvete eseguisce una verificazione più larga di u vostru propiu Disegnu IP E-Tile 40G Ethernet Intel FPGA à bassa Latenza in simulazione è in hardware.
Features
- Supporta 40G Ethernet MAC/PCS IP core per transceiver E-tile cù Intel Stratix 10 o Intel Agilex device.
- Supporta a furmazione di passaghju di preambulu è di ligame.
- Genera design example cù funzione MAC stats counters.
- Fornisce testbench è script di simulazione.
Requisiti di Hardware è Software
Per pruvà l'example design, aduprate i seguenti hardware è software:
- Software Intel Quartus Prime Pro Edition
- Console di sistema
- ModelSim, VCS, VCS MX, NCSim, o Xcelium Simulator
- Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Intel Agilex F-series Transceiver-SoC Development Kit
Descrizzione Funziunale
Questa sezione descrive u core 40G Ethernet MAC / PCS IP utilizendu u dispositivu Intel in un transceiver basatu in E-tile. In a direzzione di trasmissione, u MAC accetta frames cliente è inserisce inter-packet gap (IPG), preambulu, l'iniziu di delimitatore di frame (SFD), padding, è CRC bits prima di passà à u PHY. U PHY codifica u quadru MAC cum'è necessariu per una trasmissione affidabile nantu à i media à l'estremità remota. In a direzzione di riceve, u PHY passa frames à u MAC. U MAC accetta frames da u PHY, eseguisce cuntrolli, sguassate u CRC, preambulu è SFD, è passa u restu di u quadru à u cliente.
Simulazione
U testbench manda u trafficu attraversu u core IP, esercitendu u latu di trasmissione è riceve u latu di u core IP.
Bassa Latenza E-Tile 40G Ethernet Design Exampu Block Diagram
U disignu di simulazione exampu test di primu livellu file hè basic_avl_tb_top.sv. Questu file furnisce una referenza di clock clk_ref di 156.25 Mhz à u PHY. Include un compitu per mandà è riceve 10 pacchetti.
Bassa latenza E-Tile 40G Ethernet Core Testbench File Descrizzioni
| File Nomi | Descrizzione |
| Testbench è simulazione Files | |
| basic_avl_tb_top.sv | Bancu di prova di primu livellu file. U testbench istanzia u DUT è eseguisce i travaglii Verilog HDL per generà è accettà pacchetti. |
| basic_avl_tb_top_nc.sv | Bancu di prova di primu livellu file cumpatibile cù u simulatore NCSim. |
| basic_avl_tb_top_msim.sv | Bancu di prova di primu livellu file cumpatibile cù u simulatore ModelSim. |
| Testbench Scripts | |
| run_vsim.do | U script di Mentor Graphics * ModelSim per eseguisce u testbench. |
| run_vcs.sh | U script Synopsys VCS per eseguisce u testbench. |
| cuntinuò… | |
| File Nomi | Descrizzione |
| run_vcsmx.sh | U script Synopsys VCS MX (cumbinatu Verilog HDL è System Verilog cù VHDL) per eseguisce u testbench. |
| run_ncsim.sh | U script Cadence NCSim per eseguisce u testbench. |
| run_xcelium.sh | U script Cadence Xcelium per eseguisce u testbench. |
L'esecuzione di prova di successu mostra u risultatu chì cunfirma u seguente cumpurtamentu:
- Aspittendu chì l'orologio RX si stalla
- Stampa u statutu PHY
- Mandendu 10 pacchetti
- Riceve 10 pacchetti
- Mostra "Testbench complete".
I seguenti sampL'output di le illustra un test di simulazione successu:
- #Aspittendu l'allineamentu RX
- #RX deskew bloccatu
- L'allineamentu di a corsia #RX hè chjusu
- #TX attivatu
- #** Mandatu u Pacchettu 1...
- #** Mandatu u Pacchettu 2...
- #** Mandatu u Pacchettu 3...
- #** Mandatu u Pacchettu 4...
- #** Mandatu u Pacchettu 5...
- #** Mandatu u Pacchettu 6...
- #** Mandatu u Pacchettu 7...
- #** Pacchettu ricevutu 1...
- #** Mandatu u Pacchettu 8...
- #** Pacchettu ricevutu 2...
- #** Mandatu u Pacchettu 9...
- #** Pacchettu ricevutu 3...
- #** Mandatu u Pacchettu 10...
- #** Pacchettu ricevutu 4...
- #** Pacchettu ricevutu 5...
- #** Pacchettu ricevutu 6...
- #** Pacchettu ricevutu 7...
- #** Pacchettu ricevutu 8...
- #** Pacchettu ricevutu 9...
- #** Pacchettu ricevutu 10...
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Simulazione di u Design Example Testbench a pagina 7
Test di hardware
In u disignu hardware example, pudete programà u core IP in u modu di loopback seriale internu è generà trafficu nantu à u latu di trasmissione chì torna in u latu di riceve.
E-Tile à bassa latenza 40G Ethernet IP Hardware Design Exampu Diagramu Block High Livellu
U disignu hardware E-Tile 40G Ethernet à bassa latenza example include i seguenti cumpunenti:
- Bassa latenza E-Tile 40G Ethernet Intel FPGA IP core.
- Lògica di u cliente chì coordina a prugrammazione di u core IP, è generazione di pacchetti è verificazione.
- IOPLL per generà un clock 100 MHz da un clock di input 50 MHz à u disignu hardware example.
- JTAG controller chì cumunicà cù a Console di u Sistema Intel. Pudete cumunicà cù a logica di u cliente attraversu a Console di Sistema.
Segui a prucedura à u ligame d'infurmazione furnitu per pruvà u disignu example in u hardware sceltu.
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- Test de la conception IP E-Tile 40G Ethernet Intel FPGA à faible latence dans le matériel à la page 9
- Analizà è Debugging Designs cù System Console
Test di loopback internu
Eseguite questi passi per fà a prova di loopback internu:
- Resettate u sistema.
sys_reset_digital_analog - Mostra a frequenza di u clock è u statutu PHY.
chkphy_status - Accende a prova di loopback internu.
loop_on - Mostra a frequenza di u clock è u statutu PHY. U rx_clk hè stabilitu à 312.5 MHz è
rx_pcs_ready hè pusatu à 1.
chkphy_status - Cumincià u generatore di pacchetti.
start_pkt_gen - Ferma u generatore di pacchetti.
stop_pkt_gen - Review u numeru di pacchetti trasmessi è ricevuti.
chkmac_stats - Elimina a prova di loopback internu.
loop_off
Test di loopback esternu
Eseguite questi passi per fà a prova di loopback esternu:
- Resettate u sistema.
sys_reset_digital_analog - Mostra a frequenza di u clock è u statutu PHY. U rx_clk hè stabilitu à 312.5 MHz è
rx_pcs_ready hè stabilitu à 1. chkphy_status - Cumincià u generatore di pacchetti.
start_pkt_gen - Ferma u generatore di pacchetti.
stop_pkt_gen - Review u numeru di pacchetti trasmessi è ricevuti.
chkmac_stats
Bassa Latenza E-Tile 40G Ethernet Design Exampi Registri
Disegnu di hardware E-Tile 40G Ethernet à bassa latenza Example Register Map
Elenca i intervalli di registru mappati in memoria per u disignu di hardware example. Pudete accede à questi registri cù e funzioni reg_read è reg_write in a Console di Sistema.
| Word Offset | Registru tipu |
| 0x300-0x3FF | I registri PHY |
| 0x400-0x4FF | TX registri MAC |
| 0x500-0x5FF | RX MAC registri |
| 0x800-0x8FF | Statistiche Counter registers - direzione TX |
| 0x900-0x9FF | Statistiche Counter registers - direzione RX |
| 0x1000-1016 | Packet Client si registra |
Packet Client Registers
Pudete persunalizà u disignu di hardware E-Tile 40G Ethernet à bassa latenza example programendu i registri di u cliente.
| Addr | Nome | Bit | Descrizzione | HW Reset Value | Accessu |
| 0x1008 | Configurazione di a dimensione di u pacchettu | [29:0] | Specificate a dimensione di u pacchettu di trasmissione in byte. Questi bits anu dipendenze à u registru PKT_GEN_TX_CTRL.
• Bit [29:16]: Specificate u limitu superiore di a dimensione di u pacchettu in byte. Questu hè solu applicabile à u modu incrementale. • Bit [13:0]: - Per u modu fissu, sti bits specificanu a dimensione di u pacchettu di trasmissione in byte. - Per u modu incrementale, sti bits specificanu i byte incrementali per un pacchettu. |
0x25800040 | RW |
| 0x1009 | U cuntrollu di u numeru di pacchetti | [31:0] | Specificate u numeru di pacchetti da trasmette da u generatore di pacchetti. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0] : Riservatu.
• Bit [1]: Bit di disattivazione di generatore di pacchetti. Pone stu bit à u valore di 1 per disattivà u generatore di pacchetti, è resettate à u valore di 0 per accende u generatore di pacchetti. • Bit [2] : Riservatu. • Bit [3]: Hà u valore di 1 se u core IP hè in modu di loopback MAC; hà u valore di 0 se u cliente di pacchetti usa u generatore di pacchetti. |
0x6 | RW |
| cuntinuò… | |||||
| Addr | Nome | Bit | Descrizzione | HW Reset Value | Accessu |
| • Bit [5:4]:
— 00: Modu aleatoriu — 01: Modu fissu — 10: Modu incrementale • Bit [6]: Stabilite stu bit à 1 per utilizà u registru 0x1009 per disattivà u generatore di pacchetti basatu nantu à un numeru fissu di pacchetti per trasmette. Altrimenti, u bit [1] di u registru PKT_GEN_TX_CTRL hè utilizatu per disattivà u generatore di pacchetti. • Bit [7] : — 1: Per a trasmissione senza intervallu trà i pacchetti. — 0: Per a trasmissione cù intervallu aleatoriu trà i pacchetti. |
|||||
| 0x1011 | Indirizzu di destinazione inferiore 32 bit | [31:0] | Indirizzu di destinazione (bassu 32 bit) | 0x56780ADD | RW |
| 0x1012 | Indirizzu di destinazione superiore 16 bit | [15:0] | Indirizzu di destinazione (16 bit superiore) | 0x1234 | RW |
| 0x1013 | L'indirizzu di a fonte hè più bassu di 32 bit | [31:0] | Indirizzu sorgente (bassu 32 bit) | 0x43210ADD | RW |
| 0x1014 | L'indirizzu di a fonte superiore 16 bits | [15:0] | Indirizzu sorgente (16 bit superiore) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Reset di loopback MAC. Set à u valore di 1 per resettate u disignu exampu MAC loopback. | 1'b0 | RW |
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E-Tile 40G Ethernet Control è Status Register di Bassa Latenza Descrive i registri core IP E-Tile 40G Ethernet di Bassa Latenza.
Design Example Signali d'interfaccia
U bancu di prova Ethernet E-Tile 40G à bassa latenza hè autonomu è ùn richiede micca di guidà alcun signale di input.
Disegnu di hardware E-Tile 40G Ethernet à bassa latenza Example Signali d'interfaccia
| Segnale | Direzzione | Cumenti |
|
clk50 |
Input |
Stu clock hè guidatu da l'oscillatore di u bordu.
• Drive à 50 MHz nantu à a scheda Intel Stratix 10. • Drive à 100 MHz nantu à a scheda Intel Agilex. U disignu hardware example routes stu clock à l'input di un IOPLL in u dispusitivu è cunfigurà l'IOPLL per guidà un clock 100 MHz internu. |
| clk_ref | Input | Cunduce à 156.25 MHz. |
| cuntinuò… | ||
| Segnale | Direzzione | Cumenti |
|
cpu_resetn |
Input |
Resetta u core IP. Bassu attivu. Impulsà u reset duru globale csr_reset_n à u core IP. |
| tx_serial[3:0] | Output | Transceiver PHY output dati seriali. |
| rx_serial[3:0] | Input | Transceiver PHY input dati seriali. |
|
guidatu d'utilizatore[7:0] |
Output |
Signali di statutu. U disignu hardware example cunnetta sti bits per guidà i LED nantu à u pianu di destinazione. I bits individuali riflettenu i seguenti valori di signale è u cumpurtamentu di u clock:
• [0]: Main reset signal to core IP • [1]: Versione divisa di clk_ref • [2]: Versione divisa di clk50 • [3]: versione divisa di 100 MHz clock statutu • [4] : tx_lanes_stable • [5] : rx_block_lock • [6] : rx_am_lock • [7]: rx_pcs_ready |
Information Related
Interfacce è Descrizioni di Signal Fornisce descrizioni dettagliate di i segnali core IP Ethernet E-Tile 40G à bassa latenza è l'interfacce à quale appartenenu.
Bassa Latenza E-Tile 40G Ethernet Intel FPGA IP Archives
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP Core | Guida d'usu |
| 20.1 | 19.1.0 | Bassa Latenza E-Tile 40G Ethernet Design Example Guide d'utilisation |
Storia di Revisione di Documenti per E-tile 40G Ethernet Design Example Guide d'utilisation
| Versione di documentu | Version Intel Quartus Prime | Versione IP | Cambiamenti |
| 2020.06.22 | 20.2 | 20.0.0 | Supportu di u dispositivu aghjuntu per i dispositi Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Liberazione iniziale. |
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Documenti / Risorse
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Intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdfGuida di l'utente Bassa latenza E-Tile 40G Ethernet Intel FPGA IP Design Example, Bassa Latenza, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example |
