Intel Error Message Register Unloader FPGA IP
Error Message Register Unloader Intel® FPGA IP Core User Guide
U Error Message Register Unloader Intel® FPGA IP core (altera_emr_unloader) leghje è almacena dati da i circuiti di rilevazione d'errore induriti in i dispositi Intel FPGA supportati. Pudete aduprà l'interfaccia logica di Avalon® Streaming (Avalon-ST) di u core di l'IP core Register Message d'errore per leghje u dispusitivu EMR.
Figura 1. Error Message Register Unloader Block Diagram
Quandu u hardware aghjurnà u cuntenutu EMR, u core IP leghje (o scarica) è deserializeghja u cuntenutu EMR, è permette à altre logiche (cum'è Intel FPGA Advanced SEU Detection IP core, Intel FPGA Fault Injection IP core, o logica d'utilizatore) per accede. u cuntenutu EMR simultaneamente.
Features
- Recupera è almacena u cuntenutu di u messagiu di u registru d'errore per i dispositi Intel FPGA
- Permette l'iniezione di un valore di cuntenutu di u registru EMR senza cambià i bit CRAM
- Interfaccia Avalon (-ST).
- Instanciazione faciule cù l'editore di parametri GUI
- Genera sintesi VHDL o Verilog HDL files
Supportu di i dispositi IP Core
I seguenti dispositi supportanu u core IP di u Registru di u Registru di Errore:
Table 1. IP Core Device Support
| Software di cuncepimentu | Supportu di i dispositi IP Core |
| Intel Quartus® Prime Pro Edition | Dispositivi Intel Arria® 10 è Intel Cyclone® 10 GX |
| Intel Quartus Prime Standard Edition | Dispositivi Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV è Stratix V |
Utilizazione di Risorse è Prestazione
U software Intel Quartus Prime genera a seguente stima di risorse per u dispusitivu FPGA Cyclone V (5CGXFC7C7F23C8). I risultati per altri dispositi supportati sò simili.
Table 2. Error Message Register Unloader IP Core Device Resource Utilization
| Dispositivu | ALM | Registri logici | M20K | |
| Primariu | Sicundariu | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Descrizzione Funziunale
I dispositi Intel FPGA supportati anu un registru di messagiu d'errore chì indica l'occurrence di un errore CRC in a cunfigurazione RAM (CRAM). L'errori CRAM ponu accade per un avvenimentu unicu (SEU). Pudete utilizà l'interfaccia logica Avalon-ST di u core di u registru di u messagiu d'errore Unloader IP per accede à u dispositivu FPGA EMR. Per esample, pudete aduprà u core IP di Error Message Register Unloader cù Intel FPGA Fault Injection è Intel FPGA Advanced SEU Detection IP cores per accede à l'infurmazioni EMR di u dispositivu. L'errore di u messagiu di u registru Unloader IP core monitoreghja u dispusitivu EMR. Quandu u hardware aghjurnà u cuntenutu EMR, u core IP leghje (o scarica) è deserializeghja u cuntenutu EMR. U core IP permette à altre logiche (cum'è u core IP Intel FPGA Advanced SEU Detection, Intel FPGA Fault Injection IP core, o logica d'utilizatore) per accede à u cuntenutu EMR simultaneamente. Cum'è mostra in u #unique_1/unique_1_Connect_42_image_fbb_3mm_gs in a pagina 3, u core IP di u Register Unloader di u messagiu d'errore instanzia u core IP CRC Error Verify per certi dispositi.
Nota: Per più infurmazione nantu à u supportu SEU per u vostru dispositivu FPGA, riferite à u capitulu di mitigazione SEU di u manuale di u dispositivu.
Error Message Register
Certi dispositi FPGA per un avvenimentu unicu (SEU) cuntenenu circuiti integrati di rilevazione d'errore per detectà un flip in qualsiasi bit CRAM di u dispusitivu per un errore dolce. L'assignazioni di bit per u dispusitivu EMR varianu da a famiglia di u dispositivu. Per i dettagli nantu à i bit EMR per a vostra famiglia di dispositivi FPGA, fate riferimentu à u capitulu di mitigazione SEU di u manuale di u dispositivu.
Segnali
Table 3. Error Message Register Unloader Signals
| Segnale | Larghezza | Direzzione | Descrizzione |
| clock | 1 | Input | Input signali di clock. |
| resettate | 1 | Input | Segnale di reset di logica attiva-alta. |
| emr_read | 1 | Input | Opcional. Stu signalu attivu-altu inizia a rilettura di u cuntenutu EMR attuale. U cuntenutu EMR si aghjurnà quandu u dispusitivu detecta un novu errore. L'EMR cuntene l'errore finu à chì un novu errore hè rilevatu, ancu s'è u scrubbing internu o esternu corregge l'errore. |
| crcerror | 1 | Output | Indica a rilevazione di un errore CRC. Stu signale sincronizeghja à u portu di u clock di u core IP di Error Message Register Unloader. |
| crcerror_pin | 1 | Output | Cunnette stu signalu à u pin CRC_Error. Stu signalu hè sincronu à l'oscillatore internu di u dispusitivu. |
| crcerror_clk | 1 | Input | Errore CRC Verificate u signalu di u clock di u core di l'IP. |
| crcerror_reset | 1 | Input | Errore CRC Verificate l'IP core attivu-alta logica reset signale. |
| emr[N-1:0] | 46, 67 o 78 | Output | Stu portu di dati cuntene u cuntenutu di u registru di messagiu d'errore di u dispusitivu, cum'è definitu in u capitulu di mitigazione SEU di u manual di u dispusitivu:
• I dispositi Intel Arria 10 è Intel Cyclone 10 GX anu EMR 78-bit • i dispusitivi Stratix V, Arria V è Cyclone V anu EMR 67-bit • I vechji dispositi anu EMR 46-bit I segnali di output EMR cumplenu cù a definizione di l'interfaccia Avalon-ST. N hè 46, 67, o 78. |
| emr_validu | 1 | Output | Attivà altu quandu u cuntenutu di u signale emr hè validu. Stu signale cumplessi cù a definizione di l'interfaccia Avalon. |
| emr_error | 1 | Output | Stu signalu hè attivu altu quandu u trasferimentu di output EMR attuale hà un errore è deve esse ignoratu. Di genere, stu signale indica chì u clock di input EMR hè troppu lento. Stu signale cumplessi cù a definizione di l'interfaccia Avalon. |
| endoffullchip | 1 | Output | Segnale di output opzionale chì indica a fine di ogni ciculu di rilevazione di errore full-chip per tuttu u dispusitivu. Dispositivi Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V è Cyclone V solu. |
Timing
U core IP di Error Message Register Unloader richiede dui cicli di clock per u circuitu di messagiu d'errore di u dispositivu, più i seguenti cicli di clock d'ingressu di Error Message Register Unloader per scaricà u cuntenutu EMR: N + 3 induve N hè a larghezza di u signale emr.
- 122 cicli di clock per i dispositi Intel Arria 10 è Intel Cyclone 10 GX
- 70 cicli di clock per i dispositi Stratix V, Arria V è Cyclone V
- 49 cicli di clock per i dispositi Stratix IV è Arria II GZ/GX
Cumportamentu di timing IP (Dispositivi Intel Arria 10 è Intel Cyclone 10 GX)
E seguenti forme d'onda mostranu u cumportamentu di u tempu di u core di u registru di u registru di u messagiu d'errore per i dispositi Intel Arria 10 è Intel Cyclone 10 GX.
Figura 2. Emr_valid Signal for Correctable Errors (0 <Tipu basatu in Colonna <3'b111) Diagramma di timing
Figura 3. Emr_valid Signal for Correctable Errors after Power Up Only (Tipu Basatu in Colonna == 3'b0)
Nota: Quandu hè prima caricatu cù u bitstream, a FPGA eseguisce EDCRC basatu in Frame una volta, calcula u bit di cuntrollu basatu in colonna è u trasforma in EDCRC basatu in colonna. Stu diagramma di timing si riferisce à l'errore rilevatu durante l'EDCRC basatu in frame.
Figura 4. Emr_valid Signal for Uncorrectable Errors
Figura 5. Diagramma di timing emr_error
All Other Device Timing
E seguenti forme d'onda mostranu u cumpurtamentu di u tempu di u core di u registru di u registru d'errore per i dispositi Stratix V, Stratix IV, Arria V, Arria II GZ/GX è Cyclone V.
Figura 6. Emr_read Diagramma di timing
Figura 7. Diagramma di timing emr_valid
Figura 8. Esample EMR Errors Timing Diagram
- In u casu di 2 errori SEU consecutivi, u core IP affirmeghja emr_error per u cuntenutu EMR persu.
- U core IP affirmeghja emr_error se rileva a caduta di l'impulsu di crcerror per u prossimu errore, prima chì u core IP carica u cuntenutu precedente di u registru di l'aghjurnamentu di l'utilizatori EMR in u registru di shift di l'utilizatori.
- L'ascesa di crcerror annulla emr_error.
- emr_error hè un statu criticu di u sistema è pò indicà chì u clock d'ingressu di u Registru d'errore Unloader hè troppu lento.
Parametri di paràmetri
Table 4. Error Message Register Unloader Parameters
| Parametru | Valore | Default | Descrizzione |
| Verificate l'errore CRC divisore di u clock | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Indica u valore di divisore di u clock di rilevazione di errore da applicà à l'oscillatore internu. U clock divisu guida a funzione interna CRC. Stu paràmetru deve currisponde à l'ERROR_CHECK_FREQUENCY_DIVISOR
Parametri Intel Quartus Prime File (.qsf) paràmetru, altrimenti u software emette un avvisu. I dispositi Stratix IV è Arria II ùn supportanu micca un valore di 1. |
| Abilita Virtual JTAG Iniezione di errore CRC | On, off | Off | Permette a funziunalità di fonti è sonde in u sistema (ISSP) per inject u cuntenutu di u registru EMR via u JTAG interfaccia senza cambià u valore CRAM. Aduprate sta interfaccia per risolve a logica d'utilizatore chì hè cunnessa à u core. |
| Frequenza di clock input | Qualchese | 50 MHz | Specifica a frequenza di u clock di input di u core di u registru di messagiu d'errore di scaricamentu IP. Questa opzione hè applicabile quandu u L'orologio di input hè guidatu da l'oscillatore internu u paràmetru hè off. |
| L'orologio di input hè guidatu da l'oscillatore internu | On, off | Off | Indica chì l'oscillatore internu furnisce u clock d'ingressu core. Abilita stu paràmetru se un oscillatore internu guida u clock di input core di u disignu di l'utilizatori.
Nota: A frequenza di l'oscillatore internu ùn hè micca affettata da u divisore di u clock di cuntrollu di errore CRC. |
| Errore CRC Verificate a frequenza di u clock di input | 10 - 50 MHz | 50 MHz | Specifica a frequenza di clock di input CRC Error Verify IP core (ALTERA_CRCERROR_VERIFY).
Solu i dispositi Stratix IV è Arria II. |
| Cumpiimentu di u ciclu cumpletu di rilevazione di errore di chip | On, off | Off | Opcional. Accendete per affirmà stu signale à a fine di ogni ciculu cumpletu di rilevazione di errore di chip.
Solu i dispositi Stratix V, Intel Arria 10, Arria V, Cyclone V è Intel Cyclone 10 GX. |
Installazione è licenza Intel FPGA Core IP
L'installazione di u software Intel Quartus Prime include a libreria Intel FPGA IP. Questa biblioteca furnisce assai nuclei IP utili per u vostru usu di produzzione senza a necessità di una licenza supplementaria. Certi nuclei Intel FPGA IP necessitanu l'acquistu di una licenza separata per l'usu di produzzione. L'Intel FPGA IP Evaluation Mode permette di valutà questi nuclei Intel FPGA IP licenziati in simulazione è hardware, prima di decide di cumprà una licenza di core IP di produzzione completa. Solu bisognu di cumprà una licenza di produzzione cumpleta per i nuclei Intel IP licenziati dopu avè finitu a prova di hardware è sò pronti à aduprà l'IP in a produzzione. U software Intel Quartus Prime installa i core IP in i seguenti lochi per difettu:
Figura 9. IP Core Installazione Path
Table 5. Locazioni di installazione di u core IP
| Locu | Software | Piattaforma |
| :\intelFPGA_pro\quartus\ip\altera | Intel Quartus Prime Pro Edition | Windows * |
| :\intelFPGA\quartus\ip\altera | Intel Quartus Prime Standard Edition | Windows |
| :/intelFPGA_pro/quartus/ip/altera | Intel Quartus Prime Pro Edition | Linux* |
| :/intelFPGA/quartus/ip/altera | Intel Quartus Prime Standard Edition | Linux |
persunalizazione è generazione di core IP
Pudete persunalizà core IP per sustene una larga varietà di applicazioni. U Catalogu IP Intel Quartus Prime è l'editore di paràmetri permettenu di selezziunà è cunfigurà rapidamente porti, funzioni è output di core IP. files.
Catalogu IP è Editore di Parametri
U Catalogu IP mostra i nuclei IP dispunibuli per u vostru prughjettu, cumpresu l'IP Intel FPGA è altre IP chì aghjunghje à u percorsu di ricerca di u Catalogu IP.. Aduprate e seguenti funzioni di u Catalogu IP per localizà è persunalizà un core IP:
- Filtrà u Catalogu IP per Mostra l'IP per a famiglia di dispositivi attivu o Mostra l'IP per tutte e famiglie di i dispositi. Se ùn avete micca prughjettu apertu, selezziunate a Famiglia di Dispositivi in Catalogu IP.
- Scrivite in u campu di Ricerca per truvà qualsiasi nome di core IP completo o parziale in u Catalogu IP.
- Cliccate cù u dirittu nantu à u nome di u core IP in u Catalogu IP per vede dettagli nantu à i dispositi supportati, per apre u cartulare di installazione di u core IP, è per ligami à a documentazione IP.
- Cliccate Cerca IP di u partenariu per accede à l'infurmazioni IP di u partenariu nantu à u web.
L'editore di paràmetri vi invita à specificà un nome di variazione IP, porti opzionali è output file opzioni di generazione. L'editore di paràmetri genera un IP Intel Quartus Prime di primu livellu file (.ip) per una variazione IP in prughjetti Intel Quartus Prime Pro Edition. L'editore di paràmetri genera un IP Quartus di primu livellu file (.qip) per una variazione IP in prughjetti Intel Quartus Prime Standard Edition. Quessi files rapprisentanu a variazione IP in u prugettu, è magazzini l'infurmazioni di parametrizzazione.
Figura 10. Editor di parametri IP (Intel Quartus Prime Pro Edition)
Figura 11. Editor di parametri IP (Intel Quartus Prime Standard Edition)
L'editore di parametri
L'editore di paràmetri vi aiuta à cunfigurà i porti di core IP, i paràmetri è l'output file opzioni di generazione. I cuntrolli di l'editore di parametri basi includenu i seguenti:
- Aduprate a finestra Presets per applicà i valori di parametri predeterminati per applicazioni specifiche (per selezziunà core).
- Aduprà a finestra di Dettagli per view descrizzioni di u portu è di i paràmetri, è cliccate ligami à a documentazione.
- Cliccate Generate ➤ Generate Testbench System per generà un sistema di testbench (per selezziunà core).
- Cliccate Generate ➤ Generate Example Design per generà un example design (per i core selezziunati).
- Cliccate Validate l'integrità di u sistema per cunvalidà i cumpunenti generichi di un sistema contru u cumpagnu files. (Solu i sistemi Platform Designer)
- Cliccate Sync All System Info per cunvalidà i cumpunenti generici di u sistema contru u cumpagnu files. (Solu i sistemi Platform Designer)
U Catalogu IP hè ancu dispunibule in Platform Designer (View ➤ Catalogu IP). U Catalogu IP Platform Designer include interconnessione di sistema esclusiva, processazione di video è di l'imaghjini, è altre IP à livellu di sistema chì ùn sò micca dispunibili in u Catalogu IP Intel Quartus Prime. Consultate Creazione di un Sistema cù Platform Designer o Creazione di Sistema cù Platform Designer (Standard) per infurmazione nantu à l'usu di IP in Platform Designer (Standard) è Platform Designer, rispettivamente.
Information Related
- Crià un Sistema cù Platform Designer
- Creazione di un Sistema cù Platform Designer (Standard) (Standard)
Specificing IP Core Parameters and Options
Segui questi passi per specificà i paràmetri è l'opzioni core IP.
- In u Catalogu IP di Platform Designer (Strumenti ➤ Catalogu IP), cercate è fate doppiu clic in u nome di u core IP per persunalizà. L'editore di paràmetri appare.
- Specificate un nome di primu livellu per a vostra variazione IP persunalizata. Stu nome identifica a variazione di u core IP files in u vostru prughjettu. Se vi dumandate, specificate ancu a famiglia di u dispositivu FPGA di destinazione è a pruduzzioni file Preferenza HDL. Cliccate OK.
- Specificate i paràmetri è l'opzioni per a vostra variazione IP:
- Opzionalmente, selezziunate i valori di parametri predefiniti. I presets specificanu tutti i valori di parametri iniziali per applicazioni specifiche (induve furnite).
- Specificate i paràmetri chì definiscenu a funziunalità di u core IP, e cunfigurazioni di u portu è e caratteristiche specifiche di u dispositivu.
- Specificate l'opzioni per a generazione di una netlist di timing, mudellu di simulazione, testbench, o exampu disignu (se applicabile).
- Specificate l'opzioni per processà u core IP files in altri strumenti EDA.
- Cliccate Finish per generà sintesi è altri opzionali files currisponde à e vostre specificazioni di variazione IP. L'editore di paràmetri genera a variazione IP .qsys di primu livellu file è HDL files per sintesi è simulazione. Certi nuclei IP generanu ancu simultaneamente un testbench o exampu disignu per a prova di hardware.
- Per generà un testbench di simulazione, cliccate Generate ➤ Generate Testbench System. Generate Testbench System ùn hè micca dispunibule per alcuni core IP chì ùn furnisce micca un testbench di simulazione.
- Per generà un HDL di altu livellu example per a verificazione di hardware, cliccate Generate ➤ HDL Example. Generate ➤ HDL Example ùn hè micca dispunibule per certi core IP.
A variazione IP di primu livellu hè aghjuntu à u prughjettu attuale di Intel Quartus Prime. Cliccate Prughjettu ➤ Add / Remove Files in Project per aghjunghje manualmente un .qsys (Intel Quartus Prime Standard Edition) o .ip (Intel Quartus Prime Pro Edition) file à un prughjettu. Fate assignazioni di pin adatte per cunnette i porti.
Output Core Generation (Intel Quartus Prime Pro Edition)
U software Intel Quartus Prime genera a seguente output file struttura per i nuclei IP individuali chì ùn sò micca parte di un sistema Platform Designer.
Figura 12. Output individuale di generazione di core IP (Intel Quartus Prime Pro Edition)
Table 6. Output Files di Intel FPGA IP Generation
| File Nome | Descrizzione |
| <u vostru_ip>.ip | Variazione IP di primu livellu file chì cuntene a parametrizzazione di un core IP in u vostru prughjettu. Se a variazione IP hè parti di un sistema Platform Designer, l'editore di paràmetri genera ancu un .qsys file. |
| <u vostru_ip> .cmp | A dichjarazione di cumpunenti VHDL (.cmp) file hè un testu file chì cuntene definizioni generiche è portu lucali chì utilizate in u disignu VHDL files. |
| <u vostru_ip>_generazione.rpt | Log di generazione IP o Platform Designer file. Mostra un riassuntu di i missaghji durante a generazione IP. |
| cuntinuò… | |
| File Nome | Descrizzione |
| <u vostru_ip>.qgsimc (solu sistemi di Piattaforma Designer) | Caching di simulazione file chì compara i .qsys è .ip files cù a parametrizzazione attuale di u sistema Platform Designer è u core IP. Questa comparazione determina se Platform Designer pò saltà a rigenerazione di HDL. |
| <u vostru_ip>.qgsynth (solu sistemi di Piattaforma Designer) | Cache di sintesi file chì compara i .qsys è .ip files cù a parametrizzazione attuale di u sistema Platform Designer è u core IP. Questa comparazione determina se Platform Designer pò saltà a rigenerazione di HDL. |
| <u vostru_ip> .qip | Contene tutte l'infurmazioni per integrà è cumpilà u cumpunente IP. |
| <u vostru_ip> .csv | Contene infurmazione nantu à u statu di l'aghjurnamentu di u cumpunente IP. |
| .bsf | Una rapprisintazioni simbulu di a variazione IP per l'usu in u Diagramu di Bloccu Files (.bdf). |
| <u vostru_ip> .spd | Input file chì ip-make-simscript richiede per generà script di simulazione. U .spd file cuntene una lista di files generate per a simulazione, cù l'infurmazioni nantu à i ricordi chì avete inizializatu. |
| <u vostru_ip>.ppf | U Pin Planner File (.ppf) guarda l'assignazioni di portu è di nodu per i cumpunenti IP chì create per l'usu cù u Pin Planner. |
| <u vostru_ip> _bb.v | Aduprate a casella negra di Verilog (_bb.v) file cum'è una dichjarazione di modulu viotu per aduprà cum'è una scatula negra. |
| <u vostru_ip> _inst.v o _inst.vhd | HDL exampu mudellu di istanza. Copia è incollà u cuntenutu di questu file in u vostru HDL file per instantiate a variazione IP. |
| <u vostru_ip> .regmap | Se l'IP cuntene infurmazione di registru, u software Intel Quartus Prime genera u .regmap file. U .regmap file descrive l'infurmazione di a mappa di u registru di l'interfaccia master è slave. Questu file cumplementari
u .sopcinfo file fornendu infurmazione di registru più dettagliata nantu à u sistema. Questu file permette a visualizazione di u registru views è statistiche persunalizabili d'utilizatori in System Console. |
| <u vostru_ip> .svd | Permette à i strumenti di debug di u sistema HPS view e carte di registru di periferiche chì si cunnetta à HPS in un sistema Platform Designer.
Durante a sintesi, u software Intel Quartus Prime guarda u .svd files per l'interfaccia slave visibile à i maestri di a Console di Sistema in u .sof file in a sessione di debug. A Consola di Sistema leghje sta sezione, chì Platform Designer dumanda per l'infurmazioni di a mappa di registru. Per i schiavi di u sistema, Platform Designer accede à i registri per nome. |
| <u vostru_ip>.vu vostru_ip>.vhd | HDL files chì istanzianu ogni sottumodulu o core IP di u zitellu per sintesi o simulazione. |
| mentore/ | Contene un script msim_setup.tcl per stallà è eseguisce una simulazione. |
| aldec/ | Contene un script rivierapro_setup.tcl per installà è eseguisce una simulazione. |
| /synopsys/vcs
/synopsys/vcsmx |
Contene un script di shell vcs_setup.sh per stallà è eseguisce una simulazione.
Contene un script shell vcsmx_setup.sh è synopsys_sim.setup file per stabilisce è eseguisce una simulazione. |
| / cadenza | Contene un script di shell ncsim_setup.sh è altre setup files per stallà è eseguisce una simulazione. |
| /xcelium | Contene un script di shell di simulatore Parallel xcelium_setup.sh è altre setup files per stallà è eseguisce una simulazione. |
| / sottomoduli | Contene HDL files per u sottumodulu core IP. |
| <sottumodulu IP>/ | Platform Designer genera /synth è /sim subdirectori per ogni repertoriu di sottomoduli IP chì Platform Designer genera. |
Specificazione di i parametri è l'opzioni di core IP (Editori di parametri legacy)
Certi nuclei IP utilizanu una versione legacy di l'editore di paràmetri per a cunfigurazione è a generazione. Aduprate i seguenti passi per cunfigurà è generà una variazione IP utilizendu un editore di parametri legacy.
Nota: L'editore di parametri legacy genera un output differente file struttura di l'ultimu editore di parametri. Vede a Specificazione di i Paràmetri IP Core è Opzioni per a cunfigurazione di nuclei IP chì utilizanu l'ultimu editore di parametri
Figura 13. Legacy Parameter Editors
- In u Catalogu IP (Strumenti ➤ Catalogu IP), cercate è fate un doppiu clic in u nome di u core IP per persunalizà. L'editore di paràmetri appare.
- Specificate un nome di primu livellu è output HDL file tipu per a vostra variazione IP. Stu nome identifica a variazione di u core IP files in u vostru prughjettu. Cliccate OK.
- Specificate i paràmetri è l'opzioni per a vostra variazione IP in l'editore di paràmetri. Consultate a vostra guida di l'utilizatori di u core IP per infurmazioni nantu à i paràmetri specifici di u core IP.
- Cliccate Finish o Generate (secondu a versione di l'editore di parametri). L'editore di paràmetri genera u files per a vostra variazione IP secondu e vostre specificazioni. Cliccate Esci se dumandate quandu a generazione hè finita. L'editore di paràmetri aghjunghjenu u .qip di primu livellu file à u prughjettu attuale automaticamente.
Nota: Per aghjunghje manualmente una variazione IP generata cù l'editore di paràmetri legacy à un prughjettu, cliccate Prughjettu ➤ Aggiungi/Rimuove. Files in Project è aghjunghje a variazione IP .qip file.
Sortie IP Core Generation (Intel Quartus Prime Standard Edition)
U software Intel Quartus Prime Standard Edition genera unu di i seguenti output file strutture per nuclei IP individuali chì utilizanu unu di l'editori di parametri legacy.
Figura 14. IP Core Generated Files (Editori di parametri legacy)
IP generatu File Risultatu A
IP generatu File Output B
IP generatu File Output C
IP generatu File Output D
Note:
- Se supportatu è attivatu per a vostra variazione IP
- Se sò generati mudelli di simulazione funziunale
- Ignora stu cartulare
Storia di Revisione di Documentu per Error Message Register Unloader Intel FPGA IP IP Core User Guide
| Versione di documentu | Version Intel Quartus Prime | Cambiamenti |
| 2018.05.23 | 18.0 | • Renamed IP da Intel FPGA Error Message Register Unloader IP core
à Error Message Register Unloader Intel FPGA IP core. • Cifre aghjurnata emr_valid Signal for Correctable Errors after Power Up Only (Tipu basatu in Colonna == 3'b0) è emr_valid Signal for Uncorrectable Errors. |
| Data | Versione | Cambiamenti |
| dicembre 2017 | 2017.12.18 | • Renamed u documentu cum'è Intel FPGA Error Message Register Unloader IP Core User Guide.
• Updated a tavola "IP Core Device Support". • Updated per l'ultimi standard di marca. • Fatte aghjurnamenti editoriali in tuttu u documentu. |
| Lugliu 2017 | 2017.07.15 | • Aghjunghje u supportu di u dispositivu Intel Cyclone 10 GX.
• Cambiatu V-Type à Colonna-Based Type in schemi di timing IP. • Fornite struzzioni di parametrizzazione separata per Intel Quartus Prime Pro Edition è Intel Quartus Prime Standard Edition. • Updated per l'ultimi standard di marca. |
| maghju 2016 | 2016.05.02 | • Sguassatu bullet funziunalità circa u sustegnu Verilog HDL RTL.
• Cambiatu riferimenti Quartus II à Quartus Prime. |
| ghjugnu 2015 | 2015.06.12 | Aghjurnatu i dettagli di supportu Arria 10. |
| dicembre 2014 | 2014.12.15 | Liberazione iniziale. |
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
Documenti / Risorse
 |
Intel Error Message Register Unloader FPGA IP Core [pdfGuida di l'utente Error Message Register Unloader FPGA IP Core, Errore, Message Register Unloader FPGA IP Core, Register Unloader FPGA IP Core, Unloader FPGA IP Core |
