Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

Dali nga Giya sa Pagsugod

Ang Low Latency E-Tile 40G Ethernet Intel® FPGA IP core naghatag og simulation testbench ug usa ka hardware design example nga nagsuporta sa compilation ug hardware testing. Kung makamugna ka sa disenyo exampug, ang Intel Quartus® Prime IP parameter editor awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware. Dugang pa, mahimo nimong i-download ang gihugpong nga disenyo sa hardware ngadto sa Intel device-specific development kit para sa interoperative testing. Ang Intel FPGA IP naglakip usab sa usa ka compilation-only exampAng proyekto nga imong magamit aron dali nga mabanabana ang IP core area ug timing. Ang Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP nagsuporta sa disenyo exampAng henerasyon nga adunay daghang mga parameter. Apan, ang disenyo exampWala gisakup sa mga les ang tanan nga posible nga mga parameter sa Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Core.

Mga Lakang sa Pag-uswag alang sa Disenyo Example

May Kalabutan nga Impormasyon

• Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Giya sa Gumagamit
  Alang sa detalyado nga kasayuran sa Ubos nga Latency E-Tile 40G Ethernet IP.
• Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Release Notes
  Ang IP Release Notes naglista sa mga pagbag-o sa IP sa usa ka partikular nga pagpagawas.

Paghimo sa Disenyo Example

Pamaagi

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kustomer sa Intel nga magkuha sa pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa mosalig sa bisan unsang gimantala nga impormasyon ug sa dili pa magbutang og mga order alang sa mga produkto o serbisyo. Ang ubang mga ngalan ug mga tatak mahimong maangkon ingon nga kabtangan sa uban.

Exampang Tab sa Disenyo sa Ubos nga Latency E-Tile 40G Ethernet Parameter Editor
Pilia ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit aron makamugna og ex designample para sa Intel Stratix® 10 nga mga device. Pilia ang Agilex F-series Transceiver-SoC Development Kit aron makamugna ex designample para sa Intel Agilex™ nga mga device.

Sunda kini nga mga lakang aron makamugna ang disenyo sa hardware example ug testbench:

1. Sa software nga Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard
   sa paghimo og bag-ong Intel Quartus Prime nga proyekto, o File ➤ Open Project aron maablihan ang kasamtangan nga Intel Quartus Prime software project. Ang wizard nag-aghat kanimo sa pagtino sa pamilya ug aparato sa aparato.
   Nota: Ang disenyo example overwrites ang pagpili sa device sa target board. Gitakda nimo ang target board gikan sa menu sa disenyo example mga kapilian sa Example Design tab (Lakang 8).
2. Sa IP Catalog, pangitaa ug pilia ang Low Latency E-Tile 40G Ethernet Intel FPGA IP. Ang Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong naandan nga IP variation. Ang Intel Quartus Prime IP parameter editor nagatipig sa mga setting sa variation sa IP sa usa ka file ginganlan .ip.
4. I-klik ang OK. Ang IP parameter editor makita.
5. Sa tab nga IP, ipiho ang mga parameter alang sa imong IP core variation.
   Nota: Ang Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP nga disenyo exampAng le dili mag-simulate sa husto ug dili molihok sa husto kung imong itakda ang bisan unsa sa mosunod nga mga parameter:
   1. I-enable ang pasiuna nga pass-through nga gi-on
   2. Andam nga latency gibutang sa bili sa 3
   3. I-enable ang TX CRC insertion nga gipalong
6. Sa Example Design tab, ubos sa Example Disenyo Files, pahimoa ang opsyon sa Simulation aron makamugna ang testbench, ug pilia ang opsyon sa Synthesis aron makamugna ang compilation-only ug hardware design examples.
   Nota: Sa Example Design tab, ubos sa Generated HDL Format, ang Verilog HDL ra ang anaa. Kini nga IP core wala mosuporta sa VHDL.
7. Ubos sa Target Development Kit pilia ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o ang Agilex F-series Transceiver-SoC Development Kit.
   Nota: Ang development kit nga imong gipili mo-overwrite sa pagpili sa device sa Lakang
   1. Ang Intel Stratix 10 E-tile nga target device mao ang 1SG280LU3F50E3VGS1.
   2. Ang target sa Intel Agilex E-tile device mao ang AGFB014R24A2E2VR0.
8. I-klik ang Generate Exampang buton sa Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
9. Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (alt_e40c3_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampngalan sa direktoryo (ample_dir>).
10. I-klik ang OK.

May Kalabutan nga Impormasyon

• IP Core Parameter
  Naghatag dugang nga kasayuran bahin sa pag-customize sa imong IP core.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA Development Kit

Disenyo ExampMga Parameter

Parameter sa Exampang Tab sa Disenyo

Parameter	Deskripsyon
Pilia ang Disenyo	Available exampAng mga laraw alang sa mga setting sa parameter sa IP. Kung mopili ka og disenyo gikan sa Preset nga librarya, kini nga field nagpakita sa pinili nga disenyo.
Example Disenyo Files	Ang files aron makamugna alang sa lain-laing yugto sa kalamboan. •    Simulation-naghimo sa gikinahanglan files alang sa pagtulad sa exampdisenyo. •    Synthesis- nagmugna sa synthesis files. Gamita kini files sa pag-compile sa disenyo sa Intel Quartus Prime Pro Edition software para sa hardware testing ug paghimo sa static timing analysis.
Makamugna File Porma	Ang format sa RTL filepara sa simulation—Verilog o VHDL.
Pilia ang Lupon	Gisuportahan nga hardware alang sa pagpatuman sa disenyo. Kung mopili ka og Intel development board, ang Target nga Device mao ang mohaum sa device sa Development Kit. Kung kini nga menu wala magamit, wala’y gisuportahan nga board alang sa mga kapilian nga imong gipili. Agilex F-series Transceiver-SoC Development Kit: Kini nga opsyon nagtugot kanimo sa pagsulay sa disenyo example sa pinili nga Intel FPGA IP development kit. Kini nga opsyon awtomatikong mopili sa Target nga Device nga AGFB014R24A2E2VR0. Kon ang imong board rebisyon adunay lain-laing mga device grado, nga imong mahimo sa pag-usab sa target device.
nagpadayon…

Parameter

Deskripsyon

Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: Kini nga opsyon nagtugot kanimo sa pagsulay sa disenyo example sa pinili nga Intel FPGA IP development kit. Kini nga opsyon awtomatikong mopili sa Target nga Device sa 1ST280EY2F55E2VG. Kon ang imong board rebisyon adunay lain-laing mga device grado, nga imong mahimo sa pag-usab sa target device. Wala: Kini nga opsyon wala maglakip sa mga aspeto sa hardware alang sa disenyo example.

Istruktura sa Direktoryo
Ang Ubos nga Latency E-Tile 40G Ethernet IP core design example file ang mga direktoryo naglangkob sa mosunod nga namugna files alang sa disenyo example.

Direktoryo nga Istruktura alang sa Namugna nga Disenyo Example

• Ang simulation files (testbench para sa simulation lamang) nahimutang saample_dir>/example_testbench.
• Ang compilation-only example design nahimutang saample_dir>/ compilation_test_design.
• Ang pagsumpo sa hardware ug pagsulay files (ang disenyo sa hardware example) nahimutang saample_dir>/hardware_test_design

Direktoryo ug File Mga paghulagway

File Mga ngalan	Deskripsyon
eth_ex_40g.qpf	Intel Quartus Prime nga proyekto file.
eth_ex_40g.qsf	Mga setting sa proyekto sa Intel Quartus Prime file.
nagpadayon…

File Mga ngalan	Deskripsyon
eth_ex_40g.sdc	Synopsys* Mga Limitasyon sa Disenyo file. Mahimo nimong kopyahon ug usbon kini file alang sa imong kaugalingon nga Low Latency E-Tile 40G Ethernet Intel FPGA IP nga disenyo.
eth_ex_40g.srf	Ang lagda sa pagsumpo sa mensahe sa proyekto sa Intel Quartus Prime file.
eth_ex_40g.v	Top-level nga Verilog HDL nga disenyo example file.
eth_ex_40g_clock.sdc	Mga Limitasyon sa Disenyo sa Synopsy file alang sa mga orasan.
komon/	Disenyo sa hardware exampug suporta files.
hwtest/main.tcl	Panguna file alang sa pag-access sa System Console.

Pagsundog sa Disenyo Exampsa Testbench
Mahimo nimong i-compile ug i-simulate ang disenyo pinaagi sa pagpadagan og simulation script gikan sa command prompt.

1. Sa command prompt, usba ang working directory saample_dir>/example_testbench.
2. Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator

Mga Panudlo sa Pag-simulate sa Testbench

Simulator	Mga instruksyon
ModelSim*	Sa command line, type vsim -do run_vsim.do. Kung gusto nimo nga mag-simulate nga wala magdala sa ModelSim GUI, type vsim -c -do run_vsim.do. Mubo nga sulat: Ang ModelSim-AE ug ModelSim-ASE simulators dili makasundog niini nga IP core. Kinahanglan nimong gamiton ang laing gisuportahan nga ModelSim simulator sama sa ModelSim SE.
VCS*	Sa command line, type sh run_vcs.sh
VCS MX	Sa command line, type sh run_vcsmx.sh. Gamita kini nga script kung ang disenyo adunay Verilog HDL ug System Verilog nga adunay VHDL.
NCSim	Sa command line, type sh run_ncsim.sh
Xcelium*	Sa command line, type sh run_xcelium.sh

Ang usa ka malampuson nga simulation matapos sa mosunod nga mensahe: Simulation Passed. o Testbench kompleto. Human sa malampuson nga pagkompleto, mahimo nimong analisahon ang mga resulta.

Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware
Ang Intel FPGA IP core parameter editor nagtugot kanimo sa pag-compile ug pag-configure sa ex designampsa usa ka target development kit

Sa pag-compile ug pag-configure sa usa ka disenyo exampsa hardware, sunda kini nga mga lakang:

1. Ilunsad ang software sa Intel Quartus Prime Pro Edition ug pilia ang Processing ➤ Start Compilation aron ma-compile ang disenyo.
2. Human nimo makamugna og SRAM nga butang file .sof, sunda kini nga mga lakang sa pagprograma sa disenyo sa hardware exampsa Intel device:
   1. Pilia ang Tools ➤ Programmer.
   2. Sa Programmer, i-klik ang Hardware Setup.
   3. Pagpili ug programming device.
   4. Pilia ug idugang ang Intel TX board sa imong sesyon sa Intel Quartus Prime Pro Edition.
   5. Siguroha nga ang Mode gitakda sa JTAG.
   6. Pilia ang Intel device ug i-klik ang Add Device. Ang Programmer nagpakita og block diagram sa mga koneksyon tali sa mga device sa imong board.
   7. Sa laray sa imong .sof, susiha ang kahon alang sa .sof.
   8. I-on ang opsyon sa Program/Configure para sa .sof.
   9. I-klik ang Start.

May Kalabutan nga Impormasyon

• Incremental Compilation alang sa Hierarchical ug Team-Based Design
• Pagprograma sa Intel FPGA Devices

Pag-usab sa Target nga Device sa Hardware Design Example
Kung gipili nimo ang Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ingon imong target nga aparato, ang Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP nga core nagmugna usa ka ex hardwareampAng laraw alang sa target nga aparato 1ST280EY2F55E2VG. Kung gipili nimo ang Agilex F-series Transceiver-SoC Development Kit ingon imong target nga aparato, ang Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP core nagmugna usa ka ex hardwareampAng disenyo alang sa target nga device AGFB014R24A2E2VR0. Ang gipiho nga target device mahimong lahi sa device sa imong development kit. Sa pag-usab sa target device sa imong hardware design example, sunda kini nga mga lakang:

1. Ilunsad ang Intel Quartus Prime Pro Edition software ug ablihi ang hardware test project file /hardware_test_design/eth_ex_40g.qpf.
2. Sa menu sa Mga Assignment, i-klik ang Device. Ang Device dialog box makita.
3. Diha sa Device dialog box, pagpili og E-tile based target device table nga mohaum sa device part number sa imong development kit. Tan-awa ang link sa development kit sa Intel website alang sa dugang nga kasayuran.
4. Ang usa ka prompt makita sa diha nga ikaw mopili sa usa ka device, sama sa gipakita sa hulagway sa ubos. Pilia ang Dili aron mapreserbar ang nahimo nga mga buluhaton sa pin ug mga buluhaton sa I/O.
   Intel Quartus Prime Prompt alang sa Pagpili sa Device
5. Buhata ang bug-os nga kompilasyon sa imong disenyo.

Mahimo nimong sulayan ang disenyo sa imong hardware.

May Kalabutan nga Impormasyon

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA Development Kit

Pagsulay sa Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Design sa Hardware
Human nimo ma-compile ang Low Latency E-Tile 40G Ethernet Intel FPGA IP core design exampug i-configure kini sa imong Intel device, mahimo nimong gamiton ang System Console aron maprograma ang IP core ug ang naka-embed nga Native PHY IP core registers niini. Aron ma-on ang System Console ug sulayan ang disenyo sa hardware example, sunda kini nga mga lakang:

1. Sa software nga Intel Quartus Prime Pro Edition, pilia ang Tools ➤ System Debugging Tools ➤ System Console aron ilunsad ang system console.
2. Sa Tcl Console pane, i-type ang cd hwtest aron usbon ang direktoryo sa /hardware_test_design/hwtest.
3. I-type ang source main.tcl aron maablihan ang koneksyon sa JTAG agalon.

Dugang nga disenyo exampAng mga sugo anaa sa programa sa IP core:

• chkphy_status: Nagpakita sa mga frequency sa orasan ug PHY lock status.
• chkmac_stats: Nagpakita sa mga bili sa MAC statistics counters.
• clear_all_stats: Pagtangtang sa IP core statistics counters.
• pagsugod_pkt_gen: Nagsugod ang packet generator.
• stop_pkt_gen: Gipahunong ang packet generator.
• sys_reset_digital_analog: Pag-reset sa sistema.
• loop_on: Gi-on ang internal nga serial loopback
• loop_off: Gipalong ang internal nga serial loopback.
• reg_basaha : Ibalik ang IP core register value sa .
• reg_write : Nagsulat ngadto sa IP core register sa address .

Sunda ang pamaagi sa pagsulay sa seksyon sa Pagsulay sa Hardware sa disenyo example ug tan-awa ang mga resulta sa pagsulay sa System Console.

May Kalabutan nga Impormasyon
Pag-analisar ug Pag-debug sa mga Disenyo gamit ang System Console

Disenyo Exampang Deskripsyon

Ang E-tile nga nakabase sa 40G Ethernet nga disenyo exampGipakita ni le ang mga gimbuhaton sa Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP core, nga adunay E-tile based transceiver interface nga nagsunod sa IEEE 802.3ba standard nga CAUI-4 nga detalye. Mahimo nimong makamugna ang disenyo gikan sa Example Design tab sa Low Latency E-Tile 40G Ethernet Intel FPGA IP parameter editor.
Aron makamugna ang disenyo exampUg, kinahanglan nimo nga una nga itakda ang mga kantidad sa parameter alang sa pagbag-o sa IP core nga gusto nimo nga himuon sa imong katapusan nga produkto. Paghimo sa disenyo example naghimo ug kopya sa IP core; ang testbench ug hardware design exampGigamit nako kini nga kalainan ingon ang DUT. Kung dili nimo i-set ang parameter values ​​para sa DUT nga motakdo sa parameter values ​​sa imong end product, ang design exampAng imong pagmugna dili mogamit sa IP core variation nga imong gitinguha.

Mubo nga sulat:
Ang testbench nagpakita sa usa ka batakang pagsulay sa IP core. Wala kini gituyo nga mahimong kapuli sa usa ka tibuuk nga palibot sa pag-verify. Kinahanglan nimo nga himuon ang labi ka halapad nga pag-verify sa imong kaugalingon nga Low Latency E-Tile 40G Ethernet Intel FPGA IP nga disenyo sa simulation ug sa hardware.

Mga bahin

• Nagsuporta sa 40G Ethernet MAC/PCS IP core para sa E-tile transceiver gamit ang Intel Stratix 10 o Intel Agilex device.
• Nagsuporta sa pasiuna nga pass-through ug pagbansay sa link.
• Naghimo og disenyo example nga adunay MAC stats counters feature.
• Naghatag testbench ug simulation script.

Mga Kinahanglanon sa Hardware ug Software
Para testingan ang exampsa disenyo, gamita ang mosunod nga hardware ug software:

• Intel Quartus Prime Pro Edition software
• System Console
• ModelSim, VCS, VCS MX, NCSim, o Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit o Intel Agilex F-series Transceiver-SoC Development Kit

Functional nga Deskripsyon
Kini nga seksyon naghulagway sa 40G Ethernet MAC/PCS IP core gamit ang Intel device sa E-tile based transceiver. Sa direksyon sa pagpadala, gidawat sa MAC ang mga frame sa kliyente ug gisal-ot ang inter-packet gap (IPG), preamble, pagsugod sa frame delimiter (SFD), padding, ug CRC bits sa wala pa kini ipasa sa PHY. Ang PHY nag-encode sa MAC frame nga gikinahanglan alang sa kasaligan nga pagpasa sa media ngadto sa hilit nga tumoy. Sa direksyon sa pagdawat, ang PHY nagpasa sa mga frame sa MAC. Gidawat sa MAC ang mga frame gikan sa PHY, nagpahigayon og mga tseke, gitangtang ang CRC, preamble, ug SFD, ug gipasa ang nahabilin nga frame sa kliyente.

Simulation

Ang testbench nagpadala sa trapiko pinaagi sa IP core, nag-ehersisyo sa transmit side ug nakadawat sa kilid sa IP core.

Ubos nga Latency E-Tile 40G Ethernet Design Exampug Block Diagram

Ang disenyo sa simulation exampang top-level nga pagsulay file mao ang basic_avl_tb_top.sv. Kini file naghatag ug clock reference clk_ref sa 156.25 Mhz sa PHY. Naglakip kini sa buluhaton sa pagpadala ug pagdawat sa 10 ka pakete.

Ubos nga Latency E-Tile 40G Ethernet Core Testbench File Mga paghulagway

File Mga ngalan	Deskripsyon
Testbench ug Simulation Files
basic_avl_tb_top.sv	Top-level nga testbench file. Gi-instantiate sa testbench ang DUT ug gipadagan ang mga buluhaton sa Verilog HDL aron makamugna ug makadawat mga pakete.
basic_avl_tb_top_nc.sv	Top-level nga testbench file compatible sa NCSim simulator.
basic_avl_tb_top_msim.sv	Top-level nga testbench file compatible sa ModelSim simulator.
Mga Script sa Testbench
run_vsim.do	Ang Mentor Graphics* ModelSim script para ipadagan ang testbench.
run_vcs.sh	Ang script sa Synopsys VCS aron mapadagan ang testbench.
nagpadayon…

File Mga ngalan	Deskripsyon
run_vcsmx.sh	Ang Synopsys VCS MX script (kombinar Verilog HDL ug System Verilog uban sa VHDL) aron modagan ang testbench.
run_ncsim.sh	Ang script sa Cadence NCSim aron mapadagan ang testbench.
run_xcelium.sh	Ang script sa Cadence Xcelium aron ipadagan ang testbench.

Ang malampuson nga pagsulay run nagpakita sa output nga nagpamatuod sa mosunod nga kinaiya:

1. Naghulat sa orasan sa RX nga mahuman
2. Pag-imprinta sa kahimtang sa PHY
3. Nagpadala ug 10 ka pakete
4. Nakadawat ug 10 ka pakete
5. Nagpakita sa "Pagkompleto sa Testbench."

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run:

• #Naghulat alang sa pag-align sa RX
• Gi-lock ang #RX deskew
• Gi-lock ang #RX lane alignment
• #TX gipalihok
• #**Nagpadala sa Packet 1…
• #**Nagpadala sa Packet 2…
• #**Nagpadala sa Packet 3…
• #**Nagpadala sa Packet 4…
• #**Nagpadala sa Packet 5…
• #**Nagpadala sa Packet 6…
• #**Nagpadala sa Packet 7…
• #**Nadawat nga Packet 1…
• #**Nagpadala sa Packet 8…
• #**Nadawat nga Packet 2…
• #**Nagpadala sa Packet 9…
• #**Nadawat nga Packet 3…
• #**Nagpadala sa Packet 10…
• #**Nadawat nga Packet 4…
• #**Nadawat nga Packet 5…
• #**Nadawat nga Packet 6…
• #**Nadawat nga Packet 7…
• #**Nadawat nga Packet 8…
• #**Nadawat nga Packet 9…
• #**Nadawat nga Packet 10…

May Kalabutan nga Impormasyon
Pagsundog sa Disenyo Example Testbench sa panid 7

Pagsulay sa Hardware
Sa disenyo sa hardware exampSa ato pa, mahimo nimong iprograma ang IP core sa internal nga serial loopback mode ug makamugna og trapiko sa transmit nga bahin nga nag-loop balik pinaagi sa pagdawat nga bahin.

Ubos nga Latency E-Tile 40G Ethernet IP Hardware Design Exampang High Level Block Diagram

Ang Low Latency E-Tile 40G Ethernet hardware design example naglakip sa mosunod nga mga sangkap:

• Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP core.
• Client logic nga nag-coordinate sa programming sa IP core, ug packet generation ug checking.
• IOPLL aron makamugna og 100 MHz nga orasan gikan sa usa ka 50 MHz input nga orasan ngadto sa hardware design example.
• JTAG controller nga nakigsulti sa Intel System Console. Nakigkomunikar ka sa lohika sa kliyente pinaagi sa System Console.

Sunda ang pamaagi sa gihatag nga link sa impormasyon aron masulayan ang disenyo example sa pinili nga hardware.

May Kalabutan nga Impormasyon

• Pagsulay sa Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Design sa Hardware sa panid 9
• Pag-analisar ug Pag-debug sa mga Disenyo gamit ang System Console

Internal nga Loopback Test
Pagdalagan kini nga mga lakang aron mahimo ang internal nga loopback nga pagsulay:

1. I-reset ang sistema.
   sys_reset_digital_analog
2. Ipakita ang frequency sa orasan ug kahimtang sa PHY.
   chkphy_status
3. I-on ang internal nga loopback nga pagsulay.
   loop_on
4. Ipakita ang frequency sa orasan ug kahimtang sa PHY. Ang rx_clk gitakda sa 312.5 MHz ug
   rx_pcs_ready gibutang sa 1.
   chkphy_status
5. Sugdi ang packet generator.
   pagsugod_pkt_gen
6. Hunonga ang packet generator.
   stop_pkt_gen
7. Review ang gidaghanon sa gipadala ug nadawat nga mga pakete.
   chkmac_stats
8. I-off ang internal loopback nga pagsulay.
   loop_off

Eksternal nga Loopback Test
Pagdalagan kini nga mga lakang aron mahimo ang eksternal nga loopback nga pagsulay:

1. I-reset ang sistema.
   sys_reset_digital_analog
2. Ipakita ang frequency sa orasan ug kahimtang sa PHY. Ang rx_clk gitakda sa 312.5 MHz ug
   rx_pcs_ready gibutang sa 1. chkphy_status
3. Sugdi ang packet generator.
   pagsugod_pkt_gen
4. Hunonga ang packet generator.
   stop_pkt_gen
5. Review ang gidaghanon sa gipadala ug nadawat nga mga pakete.
   chkmac_stats

Ubos nga Latency E-Tile 40G Ethernet Design Exampmga Register

Ubos nga Latency E-Tile 40G Ethernet Hardware Design Example Register nga Mapa
Naglista sa memory mapped nga mga han-ay sa rehistro alang sa disenyo sa hardware example. Ma-access nimo kini nga mga rehistro gamit ang reg_read ug reg_write function sa System Console.

Pulong Offset	Uri sa Pagparehistro
0x300-0x3FF	Mga rehistro sa PHY
0x400-0x4FF	Mga rehistro sa TX MAC
0x500-0x5FF	Mga rehistro sa RX MAC
0x800-0x8FF	Mga rehistro sa Statistics Counter - direksyon sa TX
0x900-0x9FF	Mga rehistro sa Statistics Counter - direksyon sa RX
0x1000-1016	Mga rehistro sa Packet Client

Mga Rehistro sa Kliyente sa Packet
Mahimo nimong ipasibo ang Low Latency E-Tile 40G Ethernet hardware design example pinaagi sa pagprograma sa mga rehistro sa kliyente.

Addr	Ngalan	gamay	Deskripsyon	HW Reset nga Bili	Access
0x1008	I-configure ang Gidak-on sa Pakete	[29:0]	Tinoa ang gidak-on sa pagpadala sa pakete sa bytes. Kini nga mga bit adunay mga dependency sa PKT_GEN_TX_CTRL register. • Bit [29:16]: Ipiho ang taas nga limitasyon sa gidak-on sa pakete sa bytes. Magamit lang kini sa incremental mode. • Bit [13:0]: - Para sa fixed mode, kini nga mga bits nagtino sa transmit packet size sa bytes. - Para sa incremental mode, kini nga mga bits nagtino sa incremental bytes alang sa usa ka pakete.	0x25800040	RW
0x1009	Pagkontrol sa Numero sa Packet	[31:0]	Tinoa ang gidaghanon sa mga pakete nga ipadala gikan sa packet generator.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Gireserba. • Bit [1]: Packet generator disable bit. Ibutang kini nga gamay sa kantidad nga 1 aron mapalong ang packet generator, ug i-reset kini sa kantidad nga 0 aron ma-on ang packet generator. • Bit [2]: Gireserba. • Bit [3]: Adunay bili nga 1 kon ang IP core anaa sa MAC loopback mode; adunay bili nga 0 kung ang packet client mogamit sa packet generator.	0x6	RW
nagpadayon…

Addr	Ngalan	gamay	Deskripsyon	HW Reset nga Bili	Access
			• Bit [5:4]: — 00: Random nga paagi — 01: Naayo nga mode — 10: Incremental mode • Bit [6]: Ibutang kini nga bit sa 1 aron magamit ang 0x1009 nga rehistro aron mapatay ang packet generator base sa usa ka piho nga gidaghanon sa mga pakete nga ipadala. Kay kon dili, ang bit [1] sa PKT_GEN_TX_CTRL nga rehistro gigamit aron sa pagpalong sa packet generator. • Bit [7]: — 1: Para sa transmission nga walay gintang sa taliwala sa mga pakete. — 0: Alang sa transmission nga adunay random nga gintang sa taliwala sa mga pakete.
0x1011	Destinasyon nga adres mas ubos nga 32 bits	[31:0]	Destinasyon nga adres (ubos nga 32 bits)	0x56780ADD	RW
0x1012	Destinasyon nga adres sa taas nga 16 ka bit	[15:0]	Destinasyon nga adres (ibabaw nga 16 bits)	0x1234	RW
0x1013	Ang address sa tinubdan ubos sa 32 bits	[31:0]	Tinubdan nga adres (ubos nga 32 bits)	0x43210ADD	RW
0x1014	Ang gigikanan nga adres sa taas nga 16 ka bit	[15:0]	Tinubdan nga adres (ibabaw nga 16 ka bits)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback reset. Ibutang sa bili sa 1 aron i-reset ang disenyo exampang MAC loopback.	1'b0	RW

May Kalabutan nga Impormasyon
Ubos nga Latency E-Tile 40G Ethernet Control ug Status Register Deskripsyon Naghulagway sa Ubos Latency E-Tile 40G Ethernet IP core registers.

Disenyo ExampMga Signal sa Interface
Ang Ubos nga Latency E-Tile 40G Ethernet testbench kay adunay kaugalingon ug wala magkinahanglan kanimo sa pagmaneho sa bisan unsang input signal.

Ubos nga Latency E-Tile 40G Ethernet Hardware Design ExampMga Signal sa Interface

Signal	Direksyon	Mga komento
clk50	Input	Kini nga orasan gimaneho sa board oscillator. • Pagmaneho sa 50 MHz sa Intel Stratix 10 board. • Pagmaneho sa 100 MHz sa Intel Agilex board. Ang disenyo sa hardware exampAng mga rota niini nga orasan sa input sa usa ka IOPLL sa aparato ug gi-configure ang IOPLL aron magmaneho sa usa ka 100 MHz nga orasan sa sulod.
clk_ref	Input	Pagmaneho sa 156.25 MHz.
nagpadayon…

Signal	Direksyon	Mga komento
cpu_resetn	Input	I-reset ang IP core. Aktibo ubos. Nagdala sa global hard reset csr_reset_n ngadto sa IP core.
tx_serial[3:0]	Output	Transceiver PHY output serial data.
rx_serial[3:0]	Input	Transceiver PHY input serial data.
user_led[7:0]	Output	Mga signal sa kahimtang. Ang disenyo sa hardware example nagkonektar niini nga mga bits sa pagmaneho sa mga LED sa target board. Ang indibidwal nga mga bit nagpakita sa mosunod nga mga bili sa signal ug kinaiya sa orasan: • [0]: Panguna nga reset signal sa IP core • [1]: Nabahin nga bersyon sa clk_ref • [2]: Nabahin nga bersyon sa clk50 • [3]: Nabahin nga bersyon sa 100 MHz status clock • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

May Kalabutan nga Impormasyon
Mga Interface ug Mga Deskripsyon sa Signal Naghatag ug detalyado nga paghulagway sa Low Latency E-Tile 40G Ethernet IP core signal ug ang mga interface diin sila nahisakop.

Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Archives
Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

Intel Quartus Prime nga Bersyon	IP Core nga Bersyon	Giya sa Gumagamit
20.1	19.1.0	Ubos nga Latency E-Tile 40G Ethernet Design Example Giya sa Gumagamit

Kasaysayan sa Pagbag-o sa Dokumento alang sa Ubos nga Latency E-tile 40G Ethernet Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2020.06.22	20.2	20.0.0	Gidugang nga suporta sa aparato alang sa mga aparato sa Intel Agilex.
2020.04.13	20.1	19.1.0	Inisyal nga Pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kustomer sa Intel nga magkuha sa pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa mosalig sa bisan unsang gimantala nga impormasyon ug sa dili pa magbutang og mga order alang sa mga produkto o serbisyo. Ang ubang mga ngalan ug mga tatak mahimong maangkon ingon nga kabtangan sa uban.

Mga Dokumento / Mga Kapanguhaan

intel Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Giya sa Gumagamit Ubos nga Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Ubos nga Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Mga pakisayran

• Manwal sa Gumagamit