ינטעל FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד

אינהאַלט באַהאַלטן

1 FPGA ינטעגער אַריטמעטיק IP קאָרעס

2 דאָקומענטן / רעסאָורסעס

2.1 רעפערענצן

3 Related Posts

FPGA ינטעגער אַריטמעטיק IP קאָרעס

View Fullscreen

ינטעל פפּגאַ ינטעגער אַריטמעטיק יפּ קאָרעס באַניצער גייד
דערהייַנטיקט פֿאַר Intel® Quartus® Prime Design Suite: 20.3

אָנליין ווערסיע שיקן באַמערקונגען

UG-01063

שייַן: 683490 ווערסיע: 2020.10.05

אינהאַלט
אינהאַלט
1. Intel FPGA ינטעגער אַריטמעטיק יפּ קאָרעס……………………………………………………………………….. 5
2. LPM_COUNTER (טאָמבאַנק) IP קאָר……………………………………………………………………………….. 7 2.1. פֿעיִקייטן………………………………………………………………………………………………………………7 2.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………………….. 8 2.3. VHDL קאָמפּאָנענט דעקלאַראַציע……………………………………………………………………………….8 2.4. VHDL LIBRARY_USE דעקלאַראַציע………………………………………………………………………………… 9 2.5. פּאָרץ………………………………………………………………………………………………………………………..9 2.6. פּאַראַמעטערס ………………………………………………………………………………………………………… 10
3. לפּמ_דיווידע (דיווידער) ינטעל פפּגאַ יפּ קאָר……………………………………………………………………….. 12 3.1. איינריכטונגען………………………………………………………………………………………………. 12 3.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………… 12 3.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 13 3.5. פּאָרץ……………………………………………………………………………………………………………… 13 3.6. פּאַראַמעטערס ………………………………………………………………………………………………………… 14
4. LPM_MULT (מולטיפּליער) IP קאָר………………………………………………………………………………………………. 16 4.1. איינריכטונגען………………………………………………………………………………………………. 16 4.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………… 17 4.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 17 4.5. סיגנאַלז………………………………………………………………………………………………… 18 4.6. פּאַראַמעטערס פֿאַר Stratix V, Arria V, Cyclone V און Intel Cyclone 10 LP דעוויסעס………………… 18 4.6.1. אַלגעמיינע טאַב …………………………………………………………………………………………………18 4.6.2. אַלגעמיינע 2 טאַב……………………………………………………………………………………… 19 4.6.3. פּייפּליינינג טאַב……………………………………………………………………………… 19 4.7. פּאַראַמעטערס פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX Devices……….. 20 4.7.1. אַלגעמיינע טאַב …………………………………………………………………………………………20 4.7.2. אַלגעמיינע 2 טאַב……………………………………………………………………………………… 20 4.7.3. פּייפּליין ……………………………………………………………………………………… 21
5. LPM_ADD_SUB (אַדדער / סובטראַקטאָר) ………………………………………………………………………… 22 5.1. איינריכטונגען………………………………………………………………………………………………. 22 5.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………… 23 5.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 23 5.5. פּאָרץ……………………………………………………………………………………………………………… 23 5.6. פּאַראַמעטערס ………………………………………………………………………………………………………… 24
6. LPM_COMPARE (קאָמפּאַראַטאָר) ………………………………………………………………………………………… 26 6.1. איינריכטונגען………………………………………………………………………………………………. 26 6.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………………… 27 6.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 27 6.5. פּאָרץ……………………………………………………………………………………………………………… 27 6.6. פּאַראַמעטערס ………………………………………………………………………………………………………… 28

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 2

שיקן באַמערקונגען

אינהאַלט

7. ALTECC (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר ………………………………………… 30
7.1. ALTECC ענקאָדער פֿעיִקייטן …………………………………………………………………………………………..31 7.2. Verilog HDL פּראָוטאַטייפּ (ALTECC_ENCODER) …………………………………………………………………. 32 7.3. Verilog HDL פּראָוטאַטייפּ (ALTECC_DECODER) …………………………………………………………………. 32 7.4. VHDL קאָמפּאָנענט דעקלאַראַציע (ALTECC_ENCODER) …………………………………………………………33 7.5. VHDL קאָמפּאָנענט דעקלאַראַציע (ALTECC_DECODER) …………………………………………………………33 7.6. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 33 7.7. ענקאָדער פּאָרץ……………………………………………………………………………………………… 33 7.8. דעקאָדער פּאָרץ………………………………………………………………………………………………………34 7.9. ענקאָדער פּאַראַמעטערס……………………………………………………………………………………… 34 7.10. דעקאָדער פּאַראַמעטערס ………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core …………………………………………………………………………………. 36
8.1. איינריכטונגען………………………………………………………………………………………………. 37 8.1.1. פאַר-אַדדער……………………………………………………………………………………….. 38 8.1.2. סיסטאָליק פאַרהאַלטן רעגיסטרירן……………………………………………………………………….. 40 8.1.3. פאַר-לאָדן קעסיידערדיק……………………………………………………………………………… 43 8.1.4. טאָפּל אַקיומיאַליישאַן ………………………………………………………………………… 43
8.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………… 44 8.3. VHDL קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………. 44 8.5. סיגנאַלז ………………………………………………………………………………………………………… 44 8.6. פּאַראַמעטערס ………………………………………………………………………………………………………… 47
8.6.1. אַלגעמיינע טאַב …………………………………………………………………………………………47 8.6.2. עקסטרע מאָדעס טאַב ………………………………………………………………………………….. 47 8.6.3. מאַלטיפּלייער טאַב……………………………………………………………………………………….. 49 8.6.4. פּרעאַדער טאַב …………………………………………………………………………………………. 51 8.6.5. אַקיומיאַלאַטאָר טאַב ………………………………………………………………………………….. 53 8.6.6. סיסטאָליק / טשאַינאָוט טאַב …………………………………………………………………………. 55 8.6.7. פּייפּליינינג טאַב ………………………………………………………………………………… 56
9. ALTMEMMULT (מעמאָרי-באזירט קאַנסטאַנט קאָואַפישאַנט מולטיפּליער) IP קאָר …………………… 57
9.1. איינריכטונגען………………………………………………………………………………………………. 57 9.2. Verilog HDL פּראָוטאַטייפּ……………………………………………………………………………………… 58 9.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………….. 58 9.4. פּאָרץ……………………………………………………………………………………………………………… 59 9.5. פּאַראַמעטערס ………………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (מערן אַקיומיאַלייט) IP קאָר ………………………………………………… 61
10.1. פֿעיִקייטן……………………………………………………………………………………………………………….. 62 10.2. Verilog HDL פּראָוטאַטייפּ………………………………………………………………………………………………..62 10.3. ווהדל קאָמפּאָנענט דעקלאַראַציע………………………………………………………………… 63 10.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………63 10.5. פּאָרץ …………………………………………………………………………………………………………. 63 10.6. פּאַראַמעטערס…………………………………………………………………………………………. 64
11. ALTMULT_ADD (מערן-אַדדער) IP קאָר …………………………………………………………………..69
11.1. פֿעיִקייטן………………………………………………………………………………………………………….. 71 11.2. Verilog HDL פּראָטאָטיפּע …………………………………………………………………………………………………..72 11.3. VHDL קאָמפּאָנענט דעקלאַראַציע………………………………………………………………………… 72 11.4. VHDL LIBRARY_USE דעקלאַראַציע ………………………………………………………………………………72

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 3

אינהאַלט
11.5. פּאָרץ …………………………………………………………………………………………………………. 72 11.6. פּאַראַמעטערס…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (קאָמפּלעקס מולטיפּליער) IP קאָר ……………………………………………………… 86 12.1. קאָמפּלעקס קייפל …………………………………………………………………………………………. 86 12.2. קאַנאָניקאַל פאַרטרעטונג ………………………………………………………………………… 87 12.3. קאַנווענשאַנאַל פאַרטרעטונג …………………………………………………………………………………. 87 12.4. פֿעיִקייטן ………………………………………………………………………………………………………….. 88 12.5. Verilog HDL פּראָטאָטיפּע …………………………………………………………………………………………..88 12.6. VHDL קאָמפּאָנענט דעקלאַראַציע ………………………………………………………………… 89 12.7. VHDL LIBRARY_USE דעקלאַראַציע………………………………………………………………………………89 12.8. סיגנאַלז …………………………………………………………………………………………………. 89 12.9. פּאַראַמעטערס…………………………………………………………………………………………. 90
13. ALTSQRT (ינטעגער קוואדראט וואָרצל) IP קאָר …………………………………………………………………………92 13.1. פֿעיִקייטן ………………………………………………………………………………………………………….. 92 13.2. Verilog HDL פּראָטאָטיפּע …………………………………………………………………………………………..92 13.3. ווהדל קאָמפּאָנענט דעקלאַראַציע ………………………………………………………………………… 93 13.4. VHDL LIBRARY_USE דעקלאַראַציע …………………………………………………………………………………93 13.5. פּאָרץ …………………………………………………………………………………………………………. 93 13.6. פּאַראַמעטערס…………………………………………………………………………………………. 94
14. PARALLEL_ADD (פּאַראַלעל אַדער) IP קאָר ………………………………………………………………….. 95 14.1. שטריך ………………………………………………………………………………………………………….95 14.2. Verilog HDL פּראָוטאַטייפּ………………………………………………………………………………………………..95 14.3. VHDL קאָמפּאָנענט דעקלאַראַציע ………………………………………………………………………… 96 14.4. VHDL LIBRARY_USE דעקלאַראַציע …………………………………………………………………………………96 14.5. פּאָרץ …………………………………………………………………………………………………………. 96 14.6. פּאַראַמעטערס…………………………………………………………………………………………. 97
15. ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד דאָקומענט אַרכיוון ………………………………… 98
16. דאָקומענט רעוויזיע געשיכטע פֿאַר ינטעל פפּגאַ ינטעגער אַריטמעטיק יפּ קאָרעס באַניצער גייד .... 99

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 4

שיקן באַמערקונגען

683490 | 2020.10.05 שיקן באַמערקונגען

1. ינטעל פפּגאַ ינטעגער אַריטמעטיק יפּ קאָרעס

איר קענט נוצן די Intel® FPGA ינטעגער IP קאָרעס צו דורכפירן מאַטאַמאַטיקאַל אַפּעריישאַנז אין דיין פּלאַן.

די פאַנגקשאַנז פאָרשלאָגן מער עפעקטיוו לאָגיק סינטעז און ימפּלאַמענטיישאַן פון מיטל ווי קאָודינג דיין אייגענע פאַנגקשאַנז. איר קענען קאַסטאַמייז די IP קאָרעס צו אַקאַמאַדייט דיין פּלאַן רעקווירעמענץ.

ינטעל ינטאַדזשער אַריטמעטיק IP קאָרעס זענען צעטיילט אין די פאלגענדע צוויי קאַטעגאָריעס: · ביבליאָטעק פון פּאַראַמעטערייזד מאַדזשולז (LPM) IP קאָרעס · Intel-ספּעציפיש (ALT) IP קאָרעס

די פאלגענדע טיש ליסטעד די ינטאַדזשער אַריטמעטיק IP קאָרעס.

טיש 1.

רשימה פון IP קאָרעס

IP קאָרעס

LPM IP קאָרעס

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
ינטעל-ספּעציפיש (ALT) IP קאָרעס ALTECC

פונקציע איבערview קאָונטער דיווידער מולטיפּליער
אַדער אָדער סאַבטראַקטער קאָמפּאַראַטאָר
ECC ענקאָדער / דעקאָדער

שטיצט דיווייס
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V פארבליבן ...

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.

ISO 9001:2015 רעגיסטרירט

1. ינטעל פפּגאַ ינטעגער אַריטמעטיק יפּ קאָרעס 683490 | 2020.10.05/XNUMX/XNUMX

IP Cores Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

פונקציע איבערview Multiplier-Adder
זכּרון-באזירט קעסיידערדיק קאָואַפישאַנט מולטיפּליער
Multiplier-Accumulator Multiplier-Adder
קאָמפּלעקס מולטיפּליער
גאַנץ קוואדראט-וואָרצל
פּאַראַלעל אַדער

שטיצט דיווייס
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 גקס
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
סיקלאָון 10 לפּ, מאַקס וו, מאַקס V, מאַקס 10, סטראַטיקס יוו, סטראַטיקס V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

פֿאַרבונדענע אינפֿאָרמאַציע
· מעלדונג נאָטעס פון ינטעל פפּגאַ און פּראָגראַממאַבלע דעוויסעס
· הקדמה צו Intel FPGA IP קאָרעס גיט מער אינפֿאָרמאַציע וועגן Intel FPGA IP קאָרעס.
· פלאָוטינג-פּוינט IP קאָרעס באַניצער גייד פּראָווידעס מער אינפֿאָרמאַציע וועגן Intel FPGA Floating-Point IP קאָרעס.
· הקדמה צו Intel FPGA IP קאָרעס פּראָווידעס אַלגעמיינע אינפֿאָרמאַציע וועגן אַלע Intel FPGA IP קאָרעס, אַרייַנגערעכנט פּאַראַמעטערייזינג, דזשענערייטינג, אַפּגריידינג און סימיאַלייטינג IP קאָרעס.
· קריייטינג ווערסיע ינדעפּענדענט IP און Qsys סימיאַליישאַן סקריפּס שאַפֿן סימיאַליישאַן סקריפּס וואָס טאָן ניט דאַרפן מאַנואַל דערהייַנטיקונגען פֿאַר ווייכווארג אָדער IP ווערסיע אַפּגריידז.
· פּראָיעקט מאַנאַגעמענט בעסטער פּראַקטיסיז גיידליינז פֿאַר עפעקטיוו פאַרוואַלטונג און פּאָרטאַביליטי פון דיין פּרויעקט און IP files.
· ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד דאָקומענט אַרטשיוועס אויף בלאַט 98 פּראָווידעס אַ רשימה פון באַניצער גוידעס פֿאַר פרייַערדיק ווערסיעס פון די ינטעגער אַריטמעטיק IP קאָרעס.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 6

שיקן באַמערקונגען

683490 | 2020.10.05 שיקן באַמערקונגען

2. LPM_COUNTER (קאָונטער) IP קאָר

פיגורע 1.

די LPM_COUNTER IP האַרץ איז אַ ביינערי טאָמבאַנק וואָס קריייץ אַרויף קאָונטערס, אַראָפּ קאָונטערס און אַרויף אָדער אַראָפּ קאָונטערס מיט אַוטפּוץ פון אַרויף צו 256 ביץ ברייט.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די LPM_COUNTER IP האַרץ.

LPM_COUNTER פּאָרץ

LPM_COUNTER

ssclr לאָדן סעט דאַטן[]

ק[]

אַרויף אַראָפּ

cout

aclr aload aset

clk_en cnt_en cin
ינסט

2.1. פֿעיִקייטן
די LPM_COUNTER IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַרויף, אַראָפּ און אַרויף / אַראָפּ קאָונטערס · דזשענערייץ די פאלגענדע טאָמבאַנק טייפּס:
- קלאָר ביינערי - די טאָמבאַנק ינקראַמאַנץ סטאַרטינג פון נול אָדער דיקראַמאַנץ סטאַרטינג פון 255
- מאָדולוס - די טאָמבאַנק ינקראַמאַנץ צו אָדער דיקרימאַנץ פון די מאָדולוס ווערט ספּעסיפיעד דורך די באַניצער און ריפּיץ
· סופּפּאָרץ אַפּשאַנאַל סינטשראָנאָוס קלאָר, לאָדן און שטעלן אַרייַנשרייַב פּאָרץ · שטיצט אַפּשאַנאַל ייסינגקראַנאַס קלאָר, לאָדן און שטעלן אַרייַנשרייַב פּאָרץ · שטיצט אַפּשאַנאַל ציילן געבן און זייגער געבן אַרייַנשרייַב פּאָרץ · שטיצט אַפּשאַנאַל פירן-אין און פירן-אויס פּאָרץ

ISO 9001:2015 רעגיסטרירט

2. LPM_COUNTER (קאָונטער) IP קאָר
683490 | 2020.10.05
2.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע לפּם_קאָונטער (ק, דאַטן, זייגער, סין, קאָוט, קלק_ען, קנט_ען, ופּדאַון, אַסעט, אַקלר, אַלאָאַד, ססעט, סקלר, סלאָוד, עקוו); פּאַראַמעטער לפּם_טיפּ = "לפּם_קאָונטער"; פּאַראַמעטער לפּם_ווידט = 1; פּאַראַמעטער לפּם_מאָדולוס = 0; פּאַראַמעטער lpm_direction = "אַניוזד"; פּאַראַמעטער lpm_avalue = "אַניוזד"; פּאַראַמעטער lpm_svalue = "אַניוזד"; פּאַראַמעטער lpm_pvalue = "אַניוזד"; פּאַראַמעטער lpm_port_updown = "PORT_CONNECTIVITY"; פּאַראַמעטער lpm_hint = "אַניוזד"; רעזולטאַט [לפּמ_ווידט-1:0] ק; רעזולטאַט קאָוט; רעזולטאַט [15:0] עקוו; אַרייַנשרייַב סין; אַרייַנשרייַב [לפּמ_ווידט-1:0] דאַטן; אַרייַנשרייַב זייגער, clk_en, cnt_en, updown; אַרייַנשרייַב אַסעט, אַקלר, אַלאָאַד; אַרייַנשרייַב sset, sclr, sload; ענדמאָדול
2.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.vhd) LPM_PACK.vhd אין די ליבראַריעסווהדללפּם וועגווייַזער.
קאָמפּאָנענט LPM_COUNTER דזשאַנעריק ( LPM_WIDTH: נאַטירלעך; LPM_MODULUS: נאַטירלעך:= 0; LPM_DIRECTION: שטריקל:= "UNUSED"; LPM_AVALUE: שטריקל:= "UNUSED"; LPM_SVALUE: שטריקל:= "UNUSED"; ; LPM_PVALUE: שטריקל:= "UNUSED"; פּאָרט (דאַטאַ: אין std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0):= (אנדערע =>
'0'); זייגער: אין סטד_לאָגיק; CLK_EN: אין std_logic:= '1'; CNT_EN: אין std_logic:= '1'; UPDOWN: אין std_logic:= '1'; SLOAD: אין std_logic:= '0'; SSET: אין סטד_לאָגיק:= '0'; סקלר: אין סטד_לאָגיק:= '0'; ALOAD: אין std_logic:= '0'; אַסעט: אין סטד_לאָגיק:= '0'; ACLR: אין std_logic:= '0'; CIN: אין std_logic:= '1'; COUT: אויס std_logic:= '0'; ק: אויס std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0); עק: אויס std_logic_vector (15 אַראָפּ צו 0));
סוף קאָמפּאָנענט;

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 8

שיקן באַמערקונגען

2. LPM_COUNTER (קאָונטער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

2.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק לפּם; ניצן lpm.lpm_components.all;

2.5. פּאָרץ

די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די LPM_COUNTER IP האַרץ.

טיש 2.

LPM_COUNTER אַרייַנשרייַב פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

דאַטן[]

ניין

פּאַראַלעל דאַטן אַרייַנשרייַב צו די טאָמבאַנק. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער ווערט.

זייגער

יא

Positive-ברעג-טריגערד זייגער אַרייַנשרייַב.

clk_en

ניין

זייגער געבן אַרייַנשרייַב צו געבן אַלע סינטשראָנאָוס אַקטיוויטעטן. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

cnt_en

ניין

ציילן געבן אַרייַנשרייַב צו דיסייבאַל די ציילן ווען עס איז נידעריק אָן אַפעקטינג סלאָוד, סעט אָדער סקלר. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

אַרויף אַראָפּ

ניין

קאָנטראָלס די ריכטונג פון די ציילן. ווען עס איז באַשטעטיקט הויך (1), די ציילן ריכטונג איז אַרויף, און ווען אַסערטייטיד נידעריק (0), די ציילן ריכטונג איז אַראָפּ. אויב די LPM_DIRECTION פּאַראַמעטער איז געניצט, די ופּדאַון פּאָרט קענען ניט זיין קאָננעקטעד. אויב LPM_DIRECTION איז נישט געניצט, די אַפּדאַון פּאָרט איז אַפּשאַנאַל. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז אַרויף (1).

cin

ניין

קער אין די נידעריק-סדר ביסל. פֿאַר אַרויף קאָונטערס, די נאַטור פון די סין אַרייַנשרייַב איז

יידעניקאַל צו די נאַטור פון די cnt_en אַרייַנשרייַב. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1

(VCC).

aclr

ניין

ייסינגקראַנאַס קלאָר אַרייַנשרייַב. אויב ביידע אַסעט און אַקלר זענען געניצט און באַשטעטיקן, אַקלר אָווועררייד אַסעט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (פאַרקריפּלט).

אַסעט

ניין

אַסינטשראָנאָוס שטעלן אַרייַנשרייַב. ספּעציפיצירט די q [] אַוטפּוץ ווי אַלע 1 ס, אָדער צו די ווערט ספּעסיפיעד דורך די LPM_AVALUE פּאַראַמעטער. אויב ביידע די אַסעט און אַקלר פּאָרץ זענען געניצט און באַשטעטיקן, די ווערט פון די אַקלר פּאָרט אָווועררייד די ווערט פון די אַסעט פּאָרט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0, פאַרקריפּלט.

אַלאָאַד

ניין

אַסינטשראָנאָוס מאַסע אַרייַנשרייַב אַז ייסינגקראַנאַסלי לאָודז די טאָמבאַנק מיט די ווערט אויף די דאַטן אַרייַנשרייַב. ווען די אַלאָאַד פּאָרט איז געניצט, די דאַטן [] פּאָרט מוזן זיין קאָננעקטעד. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0, פאַרקריפּלט.

sclr

ניין

סינטשראָנאָוס קלאָר אַרייַנשרייַב וואָס קלירז די טאָמבאַנק אויף דער ווייַטער אַקטיוו זייגער ברעג. אויב ביידע די sset און sclr פּאָרץ זענען געניצט און באַשטעטיקן, די ווערט פון די sclr פּאָרט אָווועררייד די ווערט פון די sset פּאָרט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0, פאַרקריפּלט.

sset

ניין

סינטשראָנאָוס שטעלן אַרייַנשרייַב וואָס שטעלט די טאָמבאַנק אויף דער ווייַטער אַקטיוו זייגער ברעג. ספּעציפיצירט די ווערט פון די q אַוטפּוץ ווי אַלע 1 ס, אָדער צו די ווערט ספּעסיפיעד דורך די LPM_SVALUE פּאַראַמעטער. אויב ביידע די sset און sclr פּאָרץ זענען געניצט און באשטעטיקט,
די ווערט פון די sclr פּאָרט אָווועררייד די ווערט פון די sset פּאָרט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (פאַרקריפּלט).

לאָדן

ניין

סינטשראָנאָוס מאַסע אַרייַנשרייַב וואָס לאָודז די טאָמבאַנק מיט דאַטן [] אויף דער ווייַטער אַקטיוו זייגער ברעג. ווען די סלאָוד פּאָרט איז געניצט, די דאַטן [] פּאָרט מוזן זיין קאָננעקטעד. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (פאַרקריפּלט).

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 9

2. LPM_COUNTER (קאָונטער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

טיש 3.

LPM_COUNTER רעזולטאַט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

ק[]

ניין

דאַטע רעזולטאַט פון די טאָמבאַנק. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די

LPM_WIDTH פּאַראַמעטער ווערט. אָדער q [] אָדער בייַ מינדסטער איינער פון די eq [15..0] פּאָרץ

מוזן זיין פארבונדן.

eq[15..0]

ניין

קאָונטער דעקאָדע רעזולטאַט. די eq [15..0] פּאָרט איז ניט צוטריטלעך אין דעם פּאַראַמעטער רעדאַקטאָר ווייַל דער פּאַראַמעטער בלויז שטיצט AHDL.
אָדער די q[] פּאָרט אָדער eq[] פּאָרט מוזן זיין קאָננעקטעד. אַרויף צו c eq פּאָרץ קענען זיין געוויינט (0 <= c <= 15). בלויז די 16 לאָואַסט ציילן וואַלועס זענען דיקאָודיד. ווען די ציילן ווערט איז C, די eqc רעזולטאַט איז אַססיסטעד הויך (1). פֿאַר עקסample, ווען די ציילן איז 0, eq0 = 1, ווען די ציילן איז 1, eq1 = 1, און ווען די ציילן איז 15, eq 15 = 1. דעקאָדעד רעזולטאַט פֿאַר ציילן וואַלועס פון 16 אָדער העכער דאַרפן פונדרויסנדיק דיקאָודינג. די eq[15..0] אַוטפּוץ זענען ייסינגקראַנאַס צו די q[] רעזולטאַט.

cout

ניין

פירן די פּאָרט פון די MSB ביסל פון די טאָמבאַנק. עס קענען זיין געוויינט צו פאַרבינדן צו אן אנדער טאָמבאַנק צו שאַפֿן אַ גרעסערע טאָמבאַנק.

2.6. פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די פּאַראַמעטערס פֿאַר די LPM_COUNTER IP האַרץ.

טיש 4.

LPM_COUNTER פּאַראַמעטערס

פּאַראַמעטער נאָמען

טיפּ

LPM_WIDTH

ינטעגער

LPM_DIRECTION

שטריקל

LPM_MODULUS LPM_AVALUE

ינטעגער
גאַנץ נומער / שטריקל

LPM_SVALUE LPM_HINT

גאַנץ נומער / שטריקל
שטריקל

LPM_TYPE

שטריקל

פארלאנגט יא ניין ניין ניין
ניין ניין
ניין

באַשרייַבונג
ספּעציפיצירט די ברייט פון די דאַטן [] און ק [] פּאָרץ, אויב זיי זענען געניצט.
די וואַלועס זענען UP, DOWN און UNUSED. אויב די LPM_DIRECTION פּאַראַמעטער איז געניצט, די ופּדאַון פּאָרט קענען ניט זיין קאָננעקטעד. ווען די ופּדאַון פּאָרט איז נישט קאָננעקטעד, די LPM_DIRECTION פּאַראַמעטער פעליקייַט ווערט איז UP.
די מאַקסימום ציילן, פּלוס איינער. נומער פון יינציק שטאַטן אין די טאָמבאַנק ס ציקל. אויב די מאַסע ווערט איז גרעסער ווי די LPM_MODULUS פּאַראַמעטער, די נאַטור פון די טאָמבאַנק איז נישט ספּעסיפיעד.
קעסיידערדיק ווערט וואָס איז לאָודיד ווען אַסעץ איז הויך. אויב די ווערט ספּעסיפיעד איז גרעסער ווי אָדער גלייַך צו , די נאַטור פון די טאָמבאַנק איז אַן אַנדעפינעד (X) לאָגיק מדרגה, ווו איז LPM_MODULUS, אויב פאָרשטעלן, אָדער 2 ^ LPM_WIDTH. Intel רעקאַמענדז אַז איר ספּעציפיצירן דעם ווערט ווי אַ דעצימאַל נומער פֿאַר AHDL דיזיינז.
קעסיידערדיק ווערט וואָס איז לאָודיד אויף די רייזינג ברעג פון די זייגער פּאָרט ווען די סעט פּאָרט איז הויך. Intel רעקאַמענדז אַז איר ספּעציפיצירן דעם ווערט ווי אַ דעצימאַל נומער פֿאַר AHDL דיזיינז.
ווען איר ינסטאַנטייט אַ ביבליאָטעק פון פּאַראַמעטערייזד מאַדזשולז (LPM) פונקציאָנירן אין אַ VHDL פּלאַן File (.vhd), איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן אַן ינטעל-ספּעציפיש פּאַראַמעטער. פֿאַר עקסample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = יאָ"
די פעליקייַט ווערט איז UNUSED.
יידענאַפייד די ביבליאָטעק פון פּאַראַמעטערייזד מאַדזשולז (LPM) ענטיטי נאָמען אין VHDL פּלאַן files.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 10

שיקן באַמערקונגען

2. LPM_COUNTER (קאָונטער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער נאָמען INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

טיפּ שטריקל שטריקל
שטריקל
שטריקל

פארלאנגט קיין ניין
ניין
ניין

באַשרייַבונג
דער פּאַראַמעטער איז געניצט פֿאַר מאָדעלינג און נאַטוראַל סימיאַליישאַן צוועקן. דער פּאַראַמעטער איז געניצט פֿאַר מאָדעלינג און נאַטוראַל סימיאַליישאַן צוועקן. דער פּאַראַמעטער רעדאַקטאָר קאַלקיאַלייץ די ווערט פֿאַר דעם פּאַראַמעטער.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די CARRY_CNT_EN פּאַראַמעטער אין VHDL פּלאַן fileס. וואַלועס זענען SMART, ON, OFF און UNUSED. ינייבאַלז די LPM_COUNTER פונקציע צו פאַרמערן די cnt_en סיגנאַל דורך די פירן קייט. אין עטלעכע קאַסעס, די CARRY_CNT_EN פּאַראַמעטער באַשטעטיקן קען האָבן אַ קליין פּראַל אויף די גיכקייַט, אַזוי איר זאל וועלן צו קער עס אַוועק. די פעליקייַט ווערט איז SMART, וואָס גיט די בעסטער האַנדל-אַוועק צווישן גרייס און גיכקייַט.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די LABWIDE_SCLR פּאַראַמעטער אין VHDL פּלאַן fileס. וואַלועס זענען ON, OFF אָדער UNUSED. די פעליקייַט ווערט איז אויף. אַלאַוז איר צו דיסייבאַל די נוצן פון די LABwide sclr שטריך געפֿונען אין פאַרעלטערט מיטל פאַמיליעס. אויב די אָפּציע איז אַוועק, ינקריסיז די גיכער פון גאָר נוצן די טייל-אָנגעפילט לאַב, און אַזוי קען לאָזן העכער לאָגיק געדיכטקייַט ווען SCLR איז נישט אַפּלייז צו אַ גאַנץ לאַב. דער פּאַראַמעטער איז בארעכטיגט פֿאַר צוריק קאַמפּאַטאַבילאַטי, און ינטעל רעקאַמענדז איר נישט צו נוצן דעם פּאַראַמעטער.
ספּעציפיצירט די נוצן פון די ופּדאַון אַרייַנשרייַב פּאָרט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז PORT_CONNECTIVITY. ווען די פּאָרט ווערט איז באַשטימט צו PORT_USED, די פּאָרט איז באהאנדלט ווי געוויינט. ווען די פּאָרט ווערט איז באַשטימט צו PORT_UNUSED, די פּאָרט איז באהאנדלט ווי אַניוזד. ווען די פּאָרט ווערט איז באַשטימט צו PORT_CONNECTIVITY, די פּאָרט באַניץ איז באשלאסן דורך קאָנטראָלירן די פּאָרט קאַנעקטיוויטי.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 11

683490 | 2020.10.05 שיקן באַמערקונגען

3. LPM_DIVIDE (דיווידער) Intel FPGA IP Core

פיגורע 2.

די LPM_DIVIDE Intel FPGA IP האַרץ ימפּלאַמאַנץ אַ דיווידער צו טיילן אַ נומעראַטאָר אַרייַנשרייַב ווערט דורך אַ דענאָמינאַטאָר אַרייַנשרייַב ווערט צו פּראָדוצירן אַ קוואָטיענט און אַ רעשט.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די LPM_DIVIDE IP האַרץ.

LPM_DIVIDE פּאָרץ

LPM_DIVIDE

נומער[] דענאָם[] זייגער

קוואָטיענט[] בלייבן[]

קלקן אַקלר

ינסט

3.1. פֿעיִקייטן
די LPM_DIVIDE IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַ דיווידער וואָס דיוויידז אַ נומעראַטאָר אַרייַנשרייַב ווערט דורך אַ דענאָמינאַטאָר אַרייַנשרייַב
ווערט צו פּראָדוצירן אַ קוואָטיענט און אַ רעשט. · שטיצט דאַטן ברייט פון 1 ביץ. · שטיצט געחתמעט און אַנסיינד דאַטע פאַרטרעטונג פֿאָרמאַט פֿאַר ביידע די נומעראַטאָר
און דינאָמינאַטאָר וואַלועס. · סופּפּאָרץ שטח אָדער גיכקייַט אַפּטאַמאַזיישאַן. · פּראָווידעס אַן אָפּציע צו ספּעציפיצירן אַ positive רעשט רעזולטאַט. · שטיצט פּייפּליינינג קאַנפיגיעראַבאַל רעזולטאַט לייטאַנסי. · סופּפּאָרץ אַפּשאַנאַל ייסינגקראַנאַס קלאָר און זייגער געבן פּאָרץ.

3.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע לפּמ_דיווידע (קוואָטיענט, בלייַבן, נומער, דענאָם, זייגער, קלקען, אַקלר); פּאַראַמעטער לפּם_טיפּ = "לפּם_דיווידע"; פּאַראַמעטער לפּם_ווידטהן = 1; פּאַראַמעטער לפּם_ווידטהד = 1; פּאַראַמעטער lpm_nrepresentation = "UNSIGNED"; פּאַראַמעטער lpm_drepresentation = "ונסיגנעד"; פּאַראַמעטער lpm_remainderpositive = "TRUE"; פּאַראַמעטער לפּם_פּיפּעלינע = 0;

ISO 9001:2015 רעגיסטרירט

3. LPM_DIVIDE (דיווידער) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער lpm_hint = "אַניוזד"; אַרייַנשרייַב זייגער; אַרייַנשרייַב קלקען; אַרייַנשרייַב אַקלר; אַרייַנשרייַב [לפּמ_ווידטהן-1:0] נומער; אַרייַנשרייַב [לפּמ_ווידטהד-1:0] דענאָם; רעזולטאַט [לפּמ_ווידטהן-1:0] קוואָטיענט; רעזולטאַט [לפּמ_ווידטהד-1:0] בלייבן; ענדמאָדול

3.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.vhd) LPM_PACK.vhd אין די ליבראַריעסווהדללפּם וועגווייַזער.
קאָמפּאָנענט LPM_DIVIDE דזשאַנעריק (LPM_WIDTHN: נאַטירלעך; LPM_WIDTHD: נאַטירלעך;
LPM_NREPRESENTATION : string := "UNSIGNED"; LPM_DREPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE: נאַטירלעך:= 0; LPM_TYPE: שטריקל:= L_DIVIDE; LPM_HINT: שטריקל:= "אַניוזד"); פּאָרט (NUMER: אין std_logic_vector (LPM_WIDTHN-1 אַראָפּ צו 0); DENOM: אין std_logic_vector (LPM_WIDTHD-1 אַראָפּ צו 0); ACLR: אין std_logic:= '0'; זייגער: אין std_logic:= '0:'; סטד_לאָגיק := '1'; QUOTIENT: out std_logic_vector (LPM_WIDTHN-1 אַראָפּ צו 0 : אויס std_logic_vector (LPM_WIDTHD-1 אַראָפּ צו 0)); סוף קאָמפּאָנענט;

3.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק לפּם; ניצן lpm.lpm_components.all;

3.5. פּאָרץ

די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די LPM_DIVIDE IP האַרץ.

טיש 5.

LPM_DIVIDE אַרייַנשרייַב פּאָרץ

פּאָרט נאָמען

פארלאנגט

נומער[]

יא

דענאָמען []

יא

באַשרייַבונג
נומעראַטאָר דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTHN פּאַראַמעטער ווערט.
דענאָמינאַטאָר דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTHD פּאַראַמעטער ווערט.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 13

3. LPM_DIVIDE (דיווידער) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאָרט נאָמען זייגער קלקען
aclr

פארלאנגט קיין ניין
ניין

באַשרייַבונג
זייגער אַרייַנשרייַב פֿאַר פּייפּליינז באַניץ. פֿאַר אנדערע LPM_PIPELINE וואַלועס ווי 0 (פעליקייַט), די זייגער פּאָרט מוזן זיין ענייבאַלד.
זייגער געבן פּייפּליינז באַניץ. ווען די קלקען פּאָרט איז אַססיסטעד הויך, די אָפּטייל אָפּעראַציע נעמט אָרט. ווען דער סיגנאַל איז נידעריק, קיין אָפּעראַציע אַקערז. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.
ייסינגקראַנאַס קלאָר פּאָרט געניצט אין קיין צייט צו באַשטעטיק די רערנ - ליניע צו אַלע '0 ס ייסינגקראַנאַסלי צו די זייגער אַרייַנשרייַב.

טיש 6.

LPM_DIVIDE רעזולטאַט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

קוואָטיענט []

יא

דאַטאַ רעזולטאַט. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די LPM_WIDTHN

פּאַראַמעטער ווערט.

בלייבן[]

יא

דאַטאַ רעזולטאַט. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די LPM_WIDTHD

פּאַראַמעטער ווערט.

3.6. פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די פּאַראַמעטערס פֿאַר די LPM_DIVIDE Intel FPGA IP האַרץ.

פּאַראַמעטער נאָמען

טיפּ

פארלאנגט

באַשרייַבונג

LPM_WIDTHN

ינטעגער

יא

ספּעציפיצירט די ברייט פון די נומער[] און

קוואָטיענט [] פּאָרץ. די וואַלועס זענען 1 צו 64.

LPM_WIDTHD

ינטעגער

יא

ספּעציפיצירט די ברייט פון די דענאָם [] און

בלייַבן[] פּאָרץ. די וואַלועס זענען 1 צו 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

שטריקל שטריקל

ניין

צייכן פאַרטרעטונג פון די נומעראַטאָר אַרייַנשרייַב.

די וואַלועס זענען געחתמעט און נישט געחתמעט. ווען דאָס

פּאַראַמעטער איז באַשטימט צו SIGNED, די דיווידער

ינטערפּראַץ די נומער[] אַרייַנשרייַב ווי געחתמעט צוויי

דערגאַנג.

ניין

צייכן פאַרטרעטונג פון די דענאָמינאַטאָר אַרייַנשרייַב.

די וואַלועס זענען געחתמעט און נישט געחתמעט. ווען דאָס

פּאַראַמעטער איז באַשטימט צו SIGNED, די דיווידער

ינטערפּראַץ די דענאָם[] אַרייַנשרייַב ווי געחתמעט צוויי ס

דערגאַנג.

LPM_TYPE

שטריקל

ניין

יידענאַפייד די ביבליאָטעק פון פּאַראַמעטערייזד

מאַדזשולז (LPM) ענטיטי נאָמען אין VHDL פּלאַן

files (.והד).

LPM_HINT

שטריקל

ניין

ווען איר ינסטאַנטייט אַ ביבליאָטעק פון

פּאַראַמעטערייזד מאַדזשולז (LPM) פונקציאָנירן אין אַ

VHDL פּלאַן File (.vhd), איר מוזן נוצן די

LPM_HINT פּאַראַמעטער צו ספּעציפיצירן אַן ינטעל-

ספּעציפיש פּאַראַמעטער. פֿאַר עקסample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = יאָ" די

פעליקייַט ווערט איז UNUSED.

LPM_REMAINDERPOSITIVE

שטריקל

ניין

ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די

LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די

LPM_REMAINDERPOSITIVE פּאַראַמעטער אין

VHDL פּלאַן fileס. וואַלועס זענען אמת אָדער פאַלש.

אויב דעם פּאַראַמעטער איז באַשטימט צו TRUE, די

ווערט פון די בלייַבן[] פּאָרט מוזן זיין גרעסער

פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 14

שיקן באַמערקונגען

3. LPM_DIVIDE (דיווידער) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער נאָמען

טיפּ

MAXIMIZE_SPEED

ינטעגער

LPM_PIPELINE

ינטעגער

INTENDED_DEVICE_FAMILY SKIP_BITS

שטריקל ינטעגער

פארלאנגט ניין
ניין ניין ניין

באַשרייַבונג
ווי אָדער גלייַך צו נול. אויב דער פּאַראַמעטער איז באַשטימט צו TRUE, די ווערט פון די בלייַבן[] פּאָרט איז אָדער נול, אָדער די ווערט איז דער זעלביקער צייכן, אָדער positive אָדער נעגאַטיוו, ווי די ווערט פון די נומער פּאָרט. אין סדר צו רעדוצירן שטח און פֿאַרבעסערן גיכקייַט, ינטעל רעקאַמענדז באַשטעטיקן דעם פּאַראַמעטער צו TRUE אין אַפּעריישאַנז ווו די רעשט מוזן זיין positive אָדער ווו די רעשט איז ניט וויכטיק.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די MAXIMIZE_SPEED פּאַראַמעטער אין VHDL פּלאַן fileס. וואַלועס זענען [0..9]. אויב געוויינט, די Intel Quartus Prime ווייכווארג פרוווט צו אַפּטאַמייז אַ ספּעציפיש בייַשפּיל פון די LPM_DIVIDE פונקציע פֿאַר גיכקייַט אלא ווי ראָוטאַביליטי, און אָווועררייד די באַשטעטיקן פון די אָפּטימיזאַטיאָן טעכניק לאָגיק אָפּציע. אויב MAXIMIZE_SPEED איז אַניוזד, די ווערט פון די אָפּטימיזאַטיאָן טעכניק אָפּציע איז געוויינט אַנשטאָט. אויב די ווערט פון MAXIMIZE_SPEED איז 6 אָדער העכער, די קאַמפּיילער אָפּטימיזעס די LPM_DIVIDE IP האַרץ פֿאַר העכער גיכקייַט דורך ניצן פירן קייטן; אויב די ווערט איז 5 אָדער ווייניקער, דער קאַמפּיילער ימפּלאַמאַנץ די פּלאַן אָן פירן קייטן.
ספּעציפיצירט די נומער פון זייגער סייקאַלז פון לייטאַנסי פֿאַרבונדן מיט די קוואָטיענט [] און בלייבן [] אַוטפּוץ. א ווערט פון נול (0) ינדיקייץ אַז קיין לייטאַנסי יגזיסץ, און אַז אַ ריין קאַמבאַנשאַנאַל פונקציע איז ינסטאַנטיאַטעד. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (ניט-פּיפּעלינעד). איר קענט נישט ספּעציפיצירן אַ ווערט פֿאַר די LPM_PIPELINE פּאַראַמעטער וואָס איז העכער ווי LPM_WIDTHN.
דער פּאַראַמעטער איז געניצט פֿאַר מאָדעלינג און נאַטוראַל סימיאַליישאַן צוועקן. דער פּאַראַמעטער רעדאַקטאָר קאַלקיאַלייץ די ווערט פֿאַר דעם פּאַראַמעטער.
אַלאַוז פֿאַר מער עפעקטיוו פראַקשאַנאַל ביסל אָפּטייל צו אַפּטאַמייז לאָגיק אויף די לידינג ביטן דורך צושטעלן די נומער פון לידינג GND צו די LPM_DIVIDE IP האַרץ. ספּעציפיצירן די נומער פון לידינג GND אויף די קוואָטיענט רעזולטאַט צו דעם פּאַראַמעטער.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 15

683490 | 2020.10.05 שיקן באַמערקונגען

4. LPM_MULT (מולטיפּליער) IP קאָר

פיגורע 3.

די LPM_MULT IP האַרץ ימפּלאַמאַנץ אַ מאַלטאַפּלייער צו מערן צוויי אַרייַנשרייַב דאַטן וואַלועס צו פּראָדוצירן אַ פּראָדוקט ווי אַ רעזולטאַט.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די LPM_MULT IP האַרץ.

LPM_Mult Ports

LPM_MULT זייגער דאַטן אַ [] רעזולטאַט[] דאַטאַב [] אַקלר / סקלר קלען
ינסט

פֿאַרבונדענע אינפֿאָרמאַציע פֿעיִקייטן אויף בלאַט 71

4.1. פֿעיִקייטן
די LPM_MULT IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַ מאַלטאַפּלייער וואָס מאַלטאַפּלייץ צוויי אַרייַנשרייַב דאַטן וואַלועס. אָפּציע פֿאַר ימפּלאַמענטיישאַן אין דעדאַקייטאַד דיגיטאַל סיגנאַל פּראַסעסינג (DSP)
פאַרשפּאַרן סערקאַץ אָדער לאָגיק עלעמענטן (LEs) באַמערקונג: ווען בויען מולטיפּליערס גרעסער ווי די נייטיוולי געשטיצט גרייס, עס קען /
וועט זיין אַ פאָרשטעלונג פּראַל ריזאַלטינג פון די קאַסקיידינג פון די DSP בלאַקס. · סופּפּאָרץ אַפּשאַנאַל ייסינגקראַנאַס קלאָר און זייגער געבן אַרייַנשרייַב פּאָרץ · שטיצט אַפּשאַנאַל סינטשראָנאָוס קלאָר פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס

ISO 9001:2015 רעגיסטרירט

4. LPM_MULT (מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX
4.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע לפּם_מולט (רעזולטאַט, דאַטאַאַ, דאַטאַב, סאַכאַקל, זייגער, קלקען, אַקלר) פּאַראַמעטער לפּם_טיפּ = "לפּם_מולט"; פּאַראַמעטער לפּמ_ווידטה = 1; פּאַראַמעטער לפּמ_ווידטהב = 1; פּאַראַמעטער לפּם_ווידטהס = 1; פּאַראַמעטער לפּם_ווידטהפּ = 1; פּאַראַמעטער lpm_representation = "ונסיגנעד"; פּאַראַמעטער לפּם_פּיפּעלינע = 0; פּאַראַמעטער lpm_hint = "אַניוזד"; אַרייַנשרייַב זייגער; אַרייַנשרייַב קלקען; אַרייַנשרייַב אַקלר; אַרייַנשרייַב [לפּמ_ווידטה-1:0] דאַטן; אַרייַנשרייַב [לפּמ_ווידטהב-1:0] דאַטאַב; אַרייַנשרייַב [לפּמ_ווידטהס-1:0] סאַכאַקל; רעזולטאַט [לפּמ_ווידטהפּ-1:0] רעזולטאַט; ענדמאָדול
4.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.vhd) LPM_PACK.vhd אין די ליבראַריעסווהדללפּם וועגווייַזער.
קאָמפּאָנענט LPM_MULT דזשאַנעריק (LPM_WIDTHA: נאַטירלעך; LPM_WIDTHB: נאַטירלעך; LPM_WIDTHS: נאַטירלעך:= 1; LPM_WIDTHP: נאַטירלעך;
LPM_REPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE: נאַטירלעך:= 0; LPM_TYPE: שטריקל := L_MULT; LPM_HINT: שטריקל:= "אַניוזד"); פּאָרט (DATAA: אין std_logic_vector (LPM_WIDTHA-1 אַראָפּ צו 0); DATAB: אין std_logic_vector (LPM_WIDTHB-1 אַראָפּ צו 0); ACLR: אין std_logic:= '0'; זייגער: אין std_logic:= '0' אין std_logic: := '1'; SUM: אין std_logic_vector (LPM_WIDTHS-1 אַראָפּ צו 0) := (אנדערע => '0' RESULTAT: out std_logic_vector (LPM_WIDTHP-1 אַראָפּ צו 0)); סוף קאָמפּאָנענט;
4.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק לפּם; ניצן lpm.lpm_components.all;

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 17

4. LPM_MULT (מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

4.5. סיגנאַלז

טיש 7.

LPM_MULT אַרייַנשרייַב סיגנאַלז

סיגנאַל נאָמען

פארלאנגט

באַשרייַבונג

דאַטן[]

יא

דאַטן אַרייַנשרייַב.

פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס, די גרייס פון דעם אַרייַנשרייַב סיגנאַל דעפּענדס אויף די Dataa ברייט פּאַראַמעטער ווערט.

פֿאַר עלטערע און Intel Cyclone 10 LP דעוויסעס, די גרייס פון דעם אַרייַנשרייַב סיגנאַל דעפּענדס אויף די LPM_WIDTHA פּאַראַמעטער ווערט.

דאַטאַב []

יא

דאַטן אַרייַנשרייַב.

פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס, די גרייס פון דעם אַרייַנשרייַב סיגנאַל דעפּענדס אויף די דאַטאַב ברייט פּאַראַמעטער ווערט.

פֿאַר עלטערע און Intel Cyclone 10 LP דעוויסעס, די גרייס פון דעם אַרייַנשרייַב סיגנאַל דעפּענדס

אויף די LPM_WIDTHB פּאַראַמעטער ווערט.

זייגער

ניין

זייגער אַרייַנשרייַב פֿאַר פּייפּליינז באַניץ.

פֿאַר עלטערע און Intel Cyclone 10 LP דעוויסעס, די זייגער סיגנאַל מוזן זיין ענייבאַלד פֿאַר LPM_PIPELINE וואַלועס אנדערע ווי 0 (פעליקייַט).

פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס, די זייגער סיגנאַל מוזן זיין ענייבאַלד אויב די לייטאַנסי ווערט איז אנדערע ווי 1 (פעליקייַט).

קלקען

ניין

זייגער געבן פֿאַר פּייפּליינז נוצן. ווען די קלקען סיגנאַל איז אַססיסטעד הויך, די

אַדער / סאַבטראַקטער אָפּעראַציע נעמט אָרט. ווען דער סיגנאַל איז נידעריק, קיין אָפּעראַציע

אַקערז. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

aclr sclr

ניין

ייסינגקראַנאַס קלאָר סיגנאַל געניצט אין קיין צייט צו באַשטעטיק די רערנ - ליניע צו אַלע 0 ס,

ייסינגקראַנאַסלי צו די זייגער סיגנאַל. די רערנ - ליניע ינישאַלייזיז צו אַן אַנדיפיינד (X)

לאָגיק מדרגה. די אַוטפּוץ זענען אַ קאָנסיסטענט, אָבער ניט-נול ווערט.

ניין

סינטשראָנאָוס קלאָר סיגנאַל געניצט אין קיין צייט צו באַשטעטיק די רערנ - ליניע צו אַלע 0 ס,

סינטשראָנאָוסלי צו די זייגער סיגנאַל. די רערנ - ליניע ינישאַלייזיז צו אַן אַנדיפיינד (X)

לאָגיק מדרגה. די אַוטפּוץ זענען אַ קאָנסיסטענט, אָבער ניט-נול ווערט.

טיש 8.

LPM_MULT רעזולטאַט סיגנאַלז

סיגנאַל נאָמען

פארלאנגט

באַשרייַבונג

רעזולטאַט[]

יא

דאַטאַ רעזולטאַט.

פֿאַר עלטערע און Intel Cyclone 10 LP דעוויסעס, די גרייס פון דער רעזולטאַט סיגנאַל דעפּענדס אויף די LPM_WIDTHP פּאַראַמעטער ווערט. אויב LPM_WIDTHP < מאַקס (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) אָדער (LPM_WIDTHA + LPM_WIDTHS), בלויז די LPM_WIDTHP MSBs זענען פאָרשטעלן.

פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX, די גרייס פון די רעזולטאַט סיגנאַלז דעפּענדס אויף די רעזולטאַט ברייט פּאַראַמעטער.

4.6. פּאַראַמעטערס פֿאַר Stratix V, Arria V, Cyclone V און Intel Cyclone 10 LP דעוויסעס

4.6.1. אַלגעמיינע טאַב

טיש 9.

אַלגעמיינע טאַב

פּאַראַמעטער

ווערט

Multiplier Configuration

מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך 'דאַטאַב' אַרייַנשרייַב

פעליקייַט ווערט

באַשרייַבונג

מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך 'דאַטאַב' אַרייַנשרייַב

אויסקלייַבן די געבעטן קאַנפיגיעריישאַן פֿאַר די מאַלטאַפּלייער.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 18

שיקן באַמערקונגען

4. LPM_MULT (מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער
ווי ברייט זאָל די 'דאַטאַאַ' אַרייַנשרייַב זיין? ווי ברייט זאָל די 'דאַטאַב' אַרייַנשרייַב זיין? ווי זאָל די ברייט פון די 'רעזולטאט' רעזולטאַט זיין באשלאסן? באַגרענעצן די ברייט

ווערט
מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך זיך (סקווערינג אָפּעראַציע)
1-256 ביץ

פעליקייַט ווערט

באַשרייַבונג

8 ביץ

ספּעציפיצירן די ברייט פון די דאַטן אַ [] פּאָרט.

1-256 ביץ

8 ביץ

ספּעציפיצירן די ברייט פון די דאַטאַב [] פּאָרט.

אויטאָמאַטיש רעכענען די ברייט באַגרענעצן די ברייט
1-512 ביץ

אויטאָמאַטיש רעכענען די ברייט

סעלעקטירן דעם געוואלט אופֿן צו באַשטימען די ברייט פון די רעזולטאַט[] פּאָרט.

16 ביץ

ספּעציפיצירן די ברייט פון די רעזולטאַט [] פּאָרט.
דער ווערט וועט זיין עפעקטיוו בלויז אויב איר אויסקלייַבן באַגרענעצן די ברייט אין די טיפּ פּאַראַמעטער.

4.6.2. אַלגעמיינע 2 טאַב

טיש 10. אַלגעמיינע 2 טאַב

פּאַראַמעטער

ווערט

דאַטאַב אַרייַנשרייַב

טוט די 'דאַטאַב' אַרייַנשרייַב ויטאָבוס האָבן אַ קעסיידערדיק ווערט?

ניין יא

טיפּ פון קייפל

וואָס מין פון

ניט אונטערגעשריבן

מערן ווילסטו? געחתמעט

ימפּלעמענטאַטיאָן

וואָס מאַלטאַפּלייער ימפּלאַמענטיישאַן זאָל זיין געוויינט?

ניצן די פעליקייַט ימפּלאַמענטיישאַן
ניצן די דעדאַקייטאַד מאַלטאַפּלייער סערקיאַליישאַן (ניט בנימצא פֿאַר אַלע משפחות)
ניצן לאָגיק עלעמענטן

פעליקייַט ווערט

באַשרייַבונג

ניין

סעלעקטירן יאָ צו ספּעציפיצירן די קעסיידערדיק ווערט פון די

'דאַטאַב' אַרייַנשרייַב ויטאָבוס, אויב קיין.

ניט אונטערגעשריבן

ספּעציפיצירן די פאַרטרעטונג פֿאָרמאַט פֿאַר ביידע דאַטאַאַ [] און דאַטאַב [] ינפּוץ.

ניצן די פעליקייַט ימפּלאַמענטיישאַן

סעלעקטירן דעם געוואלט אופֿן צו באַשטימען די ברייט פון די רעזולטאַט[] פּאָרט.

4.6.3. פּייפּליינינג טאַב

טיש 11. פּייפּליינינג טאַב

פּאַראַמעטער

צי איר ווילן צו רערנ - ליניע די No

פונקציאָנירן?

יא

ווערט

שאַפֿן אַ 'אַקלר'

—

ייסינגקראַנאַס קלאָר פּאָרט

פעליקייַט ווערט

באַשרייַבונג

ניין

סעלעקטירן יאָ צו געבן רערנ - ליניע רעגיסטרירן צו די

מאַלטאַפּלייער ס רעזולטאַט און ספּעציפיצירן די געבעטן

רעזולטאַט לייטאַנסי אין זייגער ציקל. ענייבאַלינג די

רערנ - ליניע רעגיסטרירן מוסיף עקסטרע לייטאַנסי צו די

רעזולטאַט.

ניט אָפּגעשטעלט

סעלעקטירן דעם אָפּציע צו געבן אַקלר פּאָרט צו נוצן ייסינגקראַנאַס קלאָר פֿאַר די רערנ - ליניע רעגיסטרירן.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 19

4. LPM_MULT (מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער
שאַפֿן אַ 'קלקען' זייגער געבן זייגער
אָפּטימיזאַטיאָן
וואָס טיפּ פון אַפּטאַמאַזיישאַן איר ווילן?

ווערט —
פעליקייַט ספּיד שטח

פעליקייַט ווערט

באַשרייַבונג

ניט אָפּגעשטעלט

ספּעסיפיעס אַקטיוו הויך זייגער געבן פֿאַר די זייגער פּאָרט פון די רערנ - ליניע רעגיסטרירן

פעליקייַט

ספּעציפיצירן די געוואלט אַפּטאַמאַזיישאַן פֿאַר די IP האַרץ.
סעלעקטירן פעליקייַט צו לאָזן Intel Quartus Prime ווייכווארג צו באַשליסן די בעסטער אַפּטאַמאַזיישאַן פֿאַר די IP האַרץ.

4.7. פּאַראַמעטערס פֿאַר Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס

4.7.1. אַלגעמיינע טאַב

טיש 12. אַלגעמיינע טאַב

פּאַראַמעטער

ווערט

פעליקייַט ווערט

באַשרייַבונג

Multiplier Configuration Type
דאַטאַ פּאָרט ווידטס

מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך 'דאַטאַב' אַרייַנשרייַב
מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך זיך (סקווערינג אָפּעראַציע)

מולטיפּלי 'דאַטאַאַ' אַרייַנשרייַב דורך 'דאַטאַב' אַרייַנשרייַב

אויסקלייַבן די געבעטן קאַנפיגיעריישאַן פֿאַר די מאַלטאַפּלייער.

דאַטאַ ברייט

1-256 ביץ

8 ביץ

ספּעציפיצירן די ברייט פון די דאַטן אַ [] פּאָרט.

דאַטאַב ברייט

1-256 ביץ

8 ביץ

ספּעציפיצירן די ברייט פון די דאַטאַב [] פּאָרט.

ווי זאָל די ברייט פון די 'רעזולטאט' רעזולטאַט זיין באשלאסן?

טיפּ

אויטאָמאַטיש רעכענען די ברייט
באַגרענעצן די ברייט

אויטאָמאַטיש רעכענען די ברייט

סעלעקטירן דעם געוואלט אופֿן צו באַשטימען די ברייט פון די רעזולטאַט[] פּאָרט.

ווערט

1-512 ביץ

16 ביץ

רעזולטאַט ברייט

1-512 ביץ

—

דיספּלייז די עפעקטיוו ברייט פון דער רעזולטאַט [] פּאָרט.

4.7.2. אַלגעמיינע 2 טאַב

טיש 13. אַלגעמיינע 2 טאַב

פּאַראַמעטער

דאַטאַב אַרייַנשרייַב

טוט די 'דאַטאַב' אַרייַנשרייַב ויטאָבוס האָבן אַ קעסיידערדיק ווערט?

ניין יא

ווערט

פעליקייַט ווערט

באַשרייַבונג

ניין

סעלעקטירן יאָ צו ספּעציפיצירן די קעסיידערדיק ווערט פון די

'דאַטאַב' אַרייַנשרייַב ויטאָבוס, אויב קיין.

פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 20

שיקן באַמערקונגען

4. LPM_MULT (מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

ווערט

קיין ווערט גרעסער ווי 0

טיפּ פון קייפל

וואָס מין פון

ניט אונטערגעשריבן

מערן ווילסטו? געחתמעט

ימפּלאַמענטיישאַן סטייל

וואָס מאַלטאַפּלייער ימפּלאַמענטיישאַן זאָל זיין געוויינט?

ניצן די פעליקייַט ימפּלאַמענטיישאַן
ניצן די דעדאַקייטאַד מאַלטאַפּלייער סערקיאַליישאַן
ניצן לאָגיק עלעמענטן

פעליקייַט ווערט

באַשרייַבונג

ספּעציפיצירן די קעסיידערדיק ווערט פון דאַטאַב [] פּאָרט.

ניט אונטערגעשריבן

ספּעציפיצירן די פאַרטרעטונג פֿאָרמאַט פֿאַר ביידע דאַטאַאַ [] און דאַטאַב [] ינפּוץ.

ניצן די פעליקייַט ימפּלאַמענטיישאַן

סעלעקטירן דעם געוואלט אופֿן צו באַשטימען די ברייט פון די רעזולטאַט[] פּאָרט.

4.7.3. פּייפּליינינג

טיש 14. פּייפּליינינג טאַב

פּאַראַמעטער

ווערט

צי איר ווילן צו פירן די פונקציע?

פּייפּליין

ניין יא

לייטאַנסי קלאָר סיגנאַל טיפּ

קיין ווערט גרעסער ווי 0.
קיין ACLR SCLR

שאַפֿן אַ 'קלקען' זייגער

—

געבן זייגער

וואָס טיפּ פון אַפּטאַמאַזיישאַן איר ווילן?

טיפּ

פעליקייַט ספּיד שטח

פעליקייַט ווערט

באַשרייַבונג

קיין 1 קיין
—

סעלעקטירן יאָ צו געבן די רערנ - ליניע רעגיסטרירן צו די רעזולטאַט פון די מאַלטאַפּלייער. ענייבאַלינג די רערנ - ליניע רעגיסטרירן מוסיף עקסטרע לייטאַנסי צו דער רעזולטאַט.
ספּעציפיצירן די געוואלט רעזולטאַט לייטאַנסי אין זייגער ציקל.
ספּעציפיצירן דעם טיפּ פון באַשטעטיק פֿאַר די רערנ - ליניע רעגיסטרירן. אויסקלייַבן NONE אויב איר טאָן ניט נוצן קיין רערנ - ליניע רעגיסטרירן. סעלעקטירן ACLR צו נוצן ייסינגקראַנאַס קלאָר פֿאַר די רערנ - ליניע רעגיסטרירן. דאָס וועט דזשענערייט ACLR פּאָרט. סעלעקטירן SCLR צו נוצן סינטשראָנאָוס קלאָר פֿאַר די רערנ - ליניע רעגיסטרירן. דאָס וועט דזשענערייט SCLR פּאָרט.
ספּעסיפיעס אַקטיוו הויך זייגער געבן פֿאַר די זייגער פּאָרט פון די רערנ - ליניע רעגיסטרירן

פעליקייַט

ספּעציפיצירן די געוואלט אַפּטאַמאַזיישאַן פֿאַר די IP האַרץ.
סעלעקטירן פעליקייַט צו לאָזן Intel Quartus Prime ווייכווארג צו באַשליסן די בעסטער אָפּטימיזאַטיאָן פֿאַר די IP האַרץ.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 21

683490 | 2020.10.05 שיקן באַמערקונגען

5. LPM_ADD_SUB (אַדדער / סובטראַקטאָר)

פיגורע 4.

די LPM_ADD_SUB IP האַרץ לעץ איר ינסטרומענט אַ אַדער אָדער אַ כירע צו לייגן אָדער אַראָפּרעכענען סעץ פון דאַטן צו פּראָדוצירן אַ רעזולטאַט מיט די סאַכאַקל אָדער חילוק פון די אַרייַנשרייַב וואַלועס.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די LPM_ADD_SUB IP האַרץ.

LPM_ADD_SUB פּאָרץ

LPM_ADD_SUB add_sub cin

דאַטן[]

זייגער קלקען דאַטאַב[] אַקלר

רעזולטאַט[] אָוווערפלאָו קאָוט

ינסט

5.1. פֿעיִקייטן
די LPM_ADD_SUB IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַדער, סאַבטראַקטער און דינאַמיקאַללי קאַנפיגיעראַבאַל אַדער / סאַבטראַקטער
פאַנגקשאַנז. · שטיצט דאַטן ברייט פון 1 ביץ. · שטיצט דאַטע פאַרטרעטונג פֿאָרמאַט אַזאַ ווי געחתמעט און אַנסיינד. · סופּפּאָרץ אַפּשאַנאַל פירן-אין (באָרגן-אויס), ייסינגקראַנאַס קלאָר, און זייגער געבן
אַרייַנשרייַב פּאָרץ. · סופּפּאָרץ אַפּשאַנאַל פירן-אויס (באָרגן-אין) און אָוווערפלאָו רעזולטאַט פּאָרץ. · אַססיגנס איינער פון די אַרייַנשרייַב דאַטן בוסעס צו אַ קעסיידערדיק. · שטיצט פּייפּליינז מיט קאָנפיגוראַבלע רעזולטאַט לייטאַנסי.

ISO 9001:2015 רעגיסטרירט

5. LPM_ADD_SUB (אַדדער / סובטראַקטאָר) 683490 | 2020.10.05/XNUMX/XNUMX
5.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע lpm_add_sub (רעזולטאַט, קאָוט, אָוווערפלאָו, אַדד_סוב, סין, דאַטאַאַ, דאַטאַב, זייגער, קלען, אַקלר); פּאַראַמעטער lpm_type = "lpm_add_sub"; פּאַראַמעטער לפּם_ווידט = 1; פּאַראַמעטער lpm_direction = "אַניוזד"; פּאַראַמעטער לפּם_רעפּרעסענטאַטיאָן = "געשריבן"; פּאַראַמעטער לפּם_פּיפּעלינע = 0; פּאַראַמעטער lpm_hint = "אַניוזד"; אַרייַנשרייַב [לפּמ_ווידט-1:0] דאַטאַאַ, דאַטאַב; אַרייַנשרייַב אַד_סוב, סין; אַרייַנשרייַב זייגער; אַרייַנשרייַב קלקען; אַרייַנשרייַב אַקלר; רעזולטאַט [לפּמ_ווידט-1:0] רעזולטאַט; רעזולטאַט קאָוט, לויפן; ענדמאָדול
5.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.vhd) LPM_PACK.vhd אין די ליבראַריעסווהדללפּם וועגווייַזער.
קאָמפּאָנענט LPM_ADD_SUB דזשאַנעריק (LPM_WIDTH: נאַטירלעך;
LPM_DIRECTION: שטריקל:= "אַניוזד"; LPM_REPRESENTATION: שטריקל := "געשריבן"; LPM_PIPELINE: נאַטירלעך:= 0; LPM_TYPE: שטריקל:= L_ADD_SUB; LPM_HINT: שטריקל:= "אַניוזד"); פּאָרט (DATAA: אין std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0); DATAB: אין std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0); ACLR: אין std_logic:= '0'; זייגער: אין std_logic:= '0:'; std_logic : = '1'; סוף קאָמפּאָנענט;
5.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק לפּם; ניצן lpm.lpm_components.all;
5.5. פּאָרץ
די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די LPM_ADD_SUB IP האַרץ.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 23

5. LPM_ADD_SUB (אַדדער / סובטראַקטאָר) 683490 | 2020.10.05/XNUMX/XNUMX

טיש 15. LPM_ADD_SUB IP קאָר ינפּוט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

cin

ניין

קער אין די נידעריק-סדר ביסל. פֿאַר אַדישאַן אַפּעריישאַנז, די פעליקייַט ווערט איז 0. פֿאַר

כיסער אַפּעריישאַנז, די פעליקייַט ווערט איז 1.

דאַטן[]

יא

דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער ווערט.

דאַטאַב []

יא

דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער ווערט.

add_sub

ניין

אַפּשאַנאַל אַרייַנשרייַב פּאָרט צו געבן דינאַמיש סוויטשינג צווישן אַדער און סאַבטראַקטער

פאַנגקשאַנז. אויב די LPM_DIRECTION פּאַראַמעטער איז געניצט, add_sub קענען ניט זיין געוויינט. אויב

איבערגעהיפּערט, די פעליקייַט ווערט איז ADD. Intel רעקאַמענדז אַז איר נוצן די

LPM_DIRECTION פּאַראַמעטער צו ספּעציפיצירן די אָפּעראַציע פון די LPM_ADD_SUB פֿונקציע,

אלא ווי אַסיינינג אַ קעסיידערדיק צו די add_sub פּאָרט.

זייגער

ניין

אַרייַנשרייַב פֿאַר פּייפּליינז נוצן. די זייגער פּאָרט גיט די זייגער אַרייַנשרייַב פֿאַר אַ פּייפּלינד

אָפּעראַציע. פֿאַר LPM_PIPELINE וואַלועס אנדערע ווי 0 (פעליקייַט), די זייגער פּאָרט מוזן זיין

ענייבאַלד.

קלקען

ניין

זייגער געבן פֿאַר פּייפּליינז נוצן. ווען די קלקען פּאָרט איז הויך, די אַדער /

סאַבטראַקטאָר אָפּעראַציע נעמט אָרט. ווען דער סיגנאַל איז נידעריק, קיין אָפּעראַציע אַקערז. אויב

איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

aclr

ניין

ייסינגקראַנאַס קלאָר פֿאַר פּייפּליינז נוצן. די רערנ - ליניע ינישאַלייזיז צו אַן אַנדיפיינד (X)

לאָגיק מדרגה. די אַקלר פּאָרט קענען זיין געוויינט אין קיין צייט צו באַשטעטיק די רערנ - ליניע צו אַלע 0 ס,

ייסינגקראַנאַסלי צו די זייגער סיגנאַל.

טיש 16. LPM_ADD_SUB IP קאָר רעזולטאַט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

רעזולטאַט[]

יא

דאַטאַ רעזולטאַט. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער

ווערט.

cout

ניין

פירן-אויס (באָרגן-אין) פון די מערסט באַטייַטיק ביסל (MSB). די קאָוט פּאָרט האט אַ גשמיות

ינטערפּריטיישאַן ווי די פירן-אויס (באָרגן-אין) פון די MSB. די קאָוט פּאָרט דיטעקץ

לויפן אין UNSIGNED אַפּעריישאַנז. די קאָוט פּאָרט אַפּערייץ אין דער זעלביקער שטייגער פֿאַר

געחתמעט און ונסיגנעד אַפּעריישאַנז.

איבערפלוסן

ניין

אָפּטיאָנאַל אָוווערפלאָו ויסנעם רעזולטאַט. די אָוווערפלאָו פּאָרט האט אַ גשמיות ינטערפּריטיישאַן ווי

די XOR פון די פירן-אין צו די MSB מיט די פירן-אויס פון די MSB. די אָוווערפלאָו פּאָרט

אַסערץ ווען רעזולטאַטן יקסיד די בנימצא פּינטלעכקייַט, און איז געניצט בלויז ווען די

LPM_REPRESENTATION פּאַראַמעטער ווערט איז SIGNED.

5.6. פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די LPM_ADD_SUB IP האַרץ פּאַראַמעטערס.

טיש 17. LPM_ADD_SUB IP קאָר פּאַראַמעטערס

פּאַראַמעטער נאָמען LPM_WIDTH

טיפּ ינטאַדזשער

פארלאנגט יאָ

באַשרייַבונג
ספּעציפיצירט די ברייט פון די דאַטן אַ [], דאַטאַב [], און רעזולטאַט [] פּאָרץ.

LPM_DIRECTION

שטריקל

ניין

וואַלועס זענען ADD, SUB און UNUSED. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז DEFAULT, וואָס דירעקטעד דער פּאַראַמעטער צו נעמען זיין ווערט פון די add_sub פּאָרט. די add_sub פּאָרט קענען ניט זיין געוויינט אויב LPM_DIRECTION איז געניצט. ינטעל רעקאַמענדז אַז איר נוצן די LPM_DIRECTION פּאַראַמעטער צו ספּעציפיצירן די אָפּעראַציע פון די LPM_ADD_SUB פונקציע, אלא ווי אַסיינינג אַ קעסיידערדיק צו די add_sub פּאָרט.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 24

שיקן באַמערקונגען

5. LPM_ADD_SUB (אַדדער / סובטראַקטאָר) 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער נאָמען LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

טיפּ שטריקל ינטאַדזשער שטריקל שטריקל ינטאַדזשער
שטריקל

פארלאנגט ניין ניין ניין ניין ניין
ניין

באַשרייַבונג
ספּעציפיצירט די טיפּ פון אַדישאַן געטאן. די וואַלועס זענען געחתמעט און נישט געחתמעט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז SIGNED. ווען דער פּאַראַמעטער איז באַשטימט צו SIGNED, דער אַדער / סאַבטראַקטער ינטערפּראַץ די דאַטן אַרייַנשרייַב ווי געחתמעט צוויי ס דערגאַנג.
ספּעציפיצירט די נומער פון לייטאַנסי זייגער סייקאַלז פֿאַרבונדן מיט דער רעזולטאַט[] רעזולטאַט. א ווערט פון נול (0) ינדיקייץ אַז קיין לייטאַנסי יגזיסץ, און אַז אַ ריין קאַמבאַנשאַנאַל פונקציע וועט זיין ינסטאַנטייטיד. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (ניט-פּיפּעלינעד).
אַלאַוז איר צו ספּעציפיצירן ינטעל-ספּעציפיש פּאַראַמעטערס אין VHDL פּלאַן files (.והד). די פעליקייַט ווערט איז UNUSED.
יידענאַפייד די ביבליאָטעק פון פּאַראַמעטערייזד מאַדזשולז (LPM) ענטיטי נאָמען אין VHDL פּלאַן files.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די ONE_INPUT_IS_CONSTANT פּאַראַמעטער אין VHDL פּלאַן fileס. וואַלועס זענען יאָ, ניין און אַניוזד. פּראָווידעס גרעסער אַפּטאַמאַזיישאַן אויב איין אַרייַנשרייַב איז קעסיידערדיק. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז קיין.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די MAXIMIZE_SPEED פּאַראַמעטער אין VHDL פּלאַן fileס. איר קענען ספּעציפיצירן אַ ווערט צווישן 0 און 10. אויב געוויינט, די Intel Quartus Prime ווייכווארג פרוווט צו אַפּטאַמייז אַ ספּעציפיש בייַשפּיל פון די LPM_ADD_SUB פֿונקציע פֿאַר גיכקייַט אלא ווי ראָוטאַביליטי, און אָווועררייד די באַשטעטיקן פון די אָפּטימיזאַטיאָן טעכניק לאָגיק אָפּציע. אויב MAXIMIZE_SPEED איז אַניוזד, די ווערט פון די אָפּטימיזאַטיאָן טעכניק אָפּציע איז געוויינט אַנשטאָט. אויב די באַשטעטיקן פֿאַר MAXIMIZE_SPEED איז 6 אָדער העכער, די קאַמפּיילער אָפּטימיזעס די LPM_ADD_SUB IP האַרץ פֿאַר העכער גיכקייַט ניצן פירן קייטן; אויב די באַשטעטיקן איז 5 אָדער ווייניקער, די קאַמפּיילער ימפּלאַמאַנץ די פּלאַן אָן פירן קייטן. דער פּאַראַמעטער מוזן זיין ספּעסיפיעד פֿאַר סיקלאָן, סטראַטיקס און סטראַטיקס גקס דעוויסעס בלויז ווען די אַד_סוב פּאָרט איז נישט געניצט.
דער פּאַראַמעטער איז געניצט פֿאַר מאָדעלינג און נאַטוראַל סימיאַליישאַן צוועקן. דער פּאַראַמעטער רעדאַקטאָר קאַלקיאַלייץ די ווערט פֿאַר דעם פּאַראַמעטער.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 25

683490 | 2020.10.05 שיקן באַמערקונגען

6. LPM_COMPARE (קאָמפּאַראַטאָר)

פיגורע 5.

די LPM_COMPARE IP האַרץ קאַמפּערז די ווערט פון צוויי סעט דאַטן צו באַשטימען די שייכות צווישן זיי. אין זיין סימפּלאַסט פאָרעם, איר קענען נוצן אַ ויסשליסיק-OR טויער צו באַשליסן צי צוויי ביטן פון דאַטן זענען גלייַך.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די LPM_COMPARE IP האַרץ.

LPM_COMPARE פּאָרץ

LPM_COMPARE

קלקען

alb

אַעב

דאַטן[]

אַגב

דאַטאַב []

אַגעב

זייגער

aneb

aclr

aleb

ינסט

6.1. פֿעיִקייטן
די LPM_COMPARE IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַ פאַרגלייַך פֿונקציע צו פאַרגלייַכן צוויי סעט פון דאַטן · שטיצט דאַטן ברייט פון 1 ביץ · שטיצט דאַטן פאַרטרעטונג פֿאָרמאַט אַזאַ ווי געחתמעט און אַנסיינד · פּראַדוסיז די פאלגענדע רעזולטאַט טייפּס:
— alb (אינפּוט א איז ווייניקער ווי אַרייַנשרייַב ב) — aeb (אַרייַנגאַנג א איז גלייך צו אַרייַנשרייַב ב) — אַגב (אַרייַנגאַנג א איז גרעסער ווי אַרייַנשרייַב ב) — אַגעב (אַרייַנגאַנג א איז גרעסער ווי אָדער גלייַך צו אַרייַנשרייַב ב) - aneb ( אַרייַנשרייַב א איז ניט גלייך צו אַרייַנשרייַב ב) - אַלעב (אַרייַן א איז ווייניקער ווי אָדער גלייַך צו אַרייַנשרייַב ב) · שטיצט אַפּשאַנאַל ייסינגקראַנאַס קלאָר און זייגער געבן אַרייַנשרייַב פּאָרץ · אַסיינד די דאַטאַב [] אַרייַנשרייַב צו אַ קעסיידערדיק · שטיצט פּייפּליין מיט קאַנפיגיעראַבאַל רעזולטאַט לייטאַנסי

ISO 9001:2015 רעגיסטרירט

6. LPM_COMPARE (קאָמפּאַראַטאָר) 683490 | 2020.10.05/XNUMX/XNUMX
6.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
module lpm_compare (alb, aeb, agb, alb, aneb, ageb, dataa, datab, clock, clken, aclr); פּאַראַמעטער לפּם_טיפּ = "לפּם_פאַרגלייַכן"; פּאַראַמעטער לפּם_ווידט = 1; פּאַראַמעטער lpm_representation = "ונסיגנעד"; פּאַראַמעטער לפּם_פּיפּעלינע = 0; פּאַראַמעטער lpm_hint = "אַניוזד"; אַרייַנשרייַב [לפּמ_ווידט-1:0] דאַטאַאַ, דאַטאַב; אַרייַנשרייַב זייגער; אַרייַנשרייַב קלקען; אַרייַנשרייַב אַקלר; רעזולטאַט אַלב, אַעב, אַגב, אַלעב, אַעב, אַגעב; ענדמאָדול
6.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.vhd) LPM_PACK.vhd אין די ליבראַריעסווהדללפּם וועגווייַזער.
קאָמפּאָנענט LPM_COMPARE דזשאַנעריק (LPM_WIDTH: נאַטירלעך;
LPM_REPRESENTATION : string := "UNSIGNED"; LPM_PIPELINE: נאַטירלעך:= 0; LPM_TYPE: שטריקל := L_COMPARE; LPM_HINT: שטריקל:= "אַניוזד"); פּאָרט (DATAA: אין std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0); DATAB: אין std_logic_vector (LPM_WIDTH-1 אַראָפּ צו 0); ACLR: אין std_logic:= '0'; זייגער: אין std_logic:= '0:'; CLKEN := '1'; סוף קאָמפּאָנענט;
6.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק לפּם; ניצן lpm.lpm_components.all;
6.5. פּאָרץ
די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די LMP_COMPARE IP האַרץ.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 27

6. LPM_COMPARE (קאָמפּאַראַטאָר) 683490 | 2020.10.05/XNUMX/XNUMX

טיש 18. LPM_COMPARE IP האַרץ ינפּוט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

דאַטן[]

יא

דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער ווערט.

דאַטאַב []

יא

דאַטן אַרייַנשרייַב. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די LPM_WIDTH פּאַראַמעטער ווערט.

זייגער

ניין

זייגער אַרייַנשרייַב פֿאַר פּייפּליינז באַניץ. די זייגער פּאָרט גיט די זייגער אַרייַנשרייַב פֿאַר אַ פּייפּלינד

אָפּעראַציע. פֿאַר LPM_PIPELINE וואַלועס אנדערע ווי 0 (פעליקייַט), די זייגער פּאָרט מוזן זיין

ענייבאַלד.

קלקען

ניין

זייגער געבן פֿאַר פּייפּליינז נוצן. ווען די קלקען פּאָרט איז אַססיסטעד הויך, די

פאַרגלייַך אָפּעראַציע נעמט אָרט. ווען דער סיגנאַל איז נידעריק, קיין אָפּעראַציע אַקערז. אויב

איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

aclr

ניין

ייסינגקראַנאַס קלאָר פֿאַר פּייפּליינז נוצן. די רערנ - ליניע ינישאַלייזיז צו אַן אַנדיפיינד (X) לאָגיק

מדרגה. די אַקלר פּאָרט קענען זיין געוויינט אין קיין צייט צו באַשטעטיק די רערנ - ליניע צו אַלע 0 ס,

ייסינגקראַנאַסלי צו די זייגער סיגנאַל.

טיש 19. LPM_COMPARE IP האַרץ רעזולטאַט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

alb

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז ווייניקער ווי אַרייַנשרייַב ב.

אַעב

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז גלייַך צו אַרייַנשרייַב ב.

אַגב

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז גרעסער ווי אַרייַנשרייַב ב.

אַגעב

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז גרעסער ווי אָדער גלייַך צו אַרייַנשרייַב

aneb

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז נישט גלייַך צו אַרייַנשרייַב ב.

aleb

ניין

רעזולטאַט פּאָרט פֿאַר די פאַרגלייַך. באַשטעטיקט אויב אַרייַנשרייַב א איז ווייניקער ווי אָדער גלייַך צו אַרייַנשרייַב ב.

6.6. פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די פּאַראַמעטערס פֿאַר די LPM_COMPARE IP האַרץ.

טיש 20. LPM_COMPARE IP האַרץ פּאַראַמעטערס

פּאַראַמעטער נאָמען

טיפּ

פארלאנגט

LPM_WIDTH

ינטאַדזשער יאָ

LPM_REPRESENTATION

שטריקל

ניין

LPM_PIPELINE

גאַנץ נומער

LPM_HINT

שטריקל

ניין

באַשרייַבונג
ספּעציפיצירט די ברייט פון די דאַטאַ [] און דאַטאַב [] פּאָרץ.
ספּעציפיצירט די טיפּ פון פאַרגלייַך געטאן. די וואַלועס זענען געחתמעט און נישט געחתמעט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז UNSIGNED. ווען דער פּאַראַמעטער ווערט איז באַשטימט צו SIGNED, דער קאַמפּעראַטאָר ינטערפּראַץ די דאַטן אַרייַנשרייַב ווי געחתמעט צוויי ס דערגאַנג.
ספּעציפיצירט די נומער פון זייגער סייקאַלז פון לייטאַנסי פֿאַרבונדן מיט די אַלב, אַעב, אַגב, אַגעב, אַלעב אָדער אַנעב רעזולטאַט. א ווערט פון נול (0) ינדיקייץ אַז קיין לייטאַנסי יגזיסץ, און אַז אַ ריין קאַמבאַנשאַנאַל פונקציע וועט זיין ינסטאַנטייטיד. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0 (ניט-פּיפּעלינעד).
אַלאַוז איר צו ספּעציפיצירן ינטעל-ספּעציפיש פּאַראַמעטערס אין VHDL פּלאַן files (.והד). די פעליקייַט ווערט איז UNUSED.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 28

שיקן באַמערקונגען

6. LPM_COMPARE (קאָמפּאַראַטאָר) 683490 | 2020.10.05/XNUMX/XNUMX
פּאַראַמעטער נאָמען LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

טיפּ שטריקל שטריקל
שטריקל

פארלאנגט קיין ניין
ניין

באַשרייַבונג
יידענאַפייד די ביבליאָטעק פון פּאַראַמעטערייזד מאַדזשולז (LPM) ענטיטי נאָמען אין VHDL פּלאַן files.
דער פּאַראַמעטער איז געניצט פֿאַר מאָדעלינג און נאַטוראַל סימיאַליישאַן צוועקן. דער פּאַראַמעטער רעדאַקטאָר קאַלקיאַלייץ די ווערט פֿאַר דעם פּאַראַמעטער.
ינטעל-ספּעציפיש פּאַראַמעטער. איר מוזן נוצן די LPM_HINT פּאַראַמעטער צו ספּעציפיצירן די ONE_INPUT_IS_CONSTANT פּאַראַמעטער אין VHDL פּלאַן fileס. וואַלועס זענען יאָ, ניין אָדער אַניוזד. פּראָווידעס גרעסער אַפּטאַמאַזיישאַן אויב אַ אַרייַנשרייַב איז קעסיידערדיק. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז קיין.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 29

683490 | 2020.10.05 שיקן באַמערקונגען

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר

פיגורע 6.

Intel גיט די ALTECC IP האַרץ צו ינסטרומענט די ECC פאַנגקשאַנאַליטי. ECC דיטעקץ פארדארבן דאַטן וואָס אַקערז ביי די ופנעמער זייַט בעשאַס דאַטן טראַנסמיסיע. דעם טעות קערעקשאַן אופֿן איז בעסטער פּאַסיק פֿאַר סיטואַטיאָנס ווו ערראָרס פאַלן אין טראַפ אלא ווי אין בערסץ.

די ECC דיטעקץ ערראָרס דורך דעם פּראָצעס פון דאַטן קאָדירונג און דיקאָודינג. פֿאַר עקסampאויב די ECC איז געווענדט אין אַ טראַנסמיסיע אַפּלאַקיישאַן, דאַטן לייענען פֿון דער מקור זענען קאָדעד איידער זיי שיקן צו די ופנעמער. דער רעזולטאַט (קאָד וואָרט) פון די ענקאָדער באשטייט פון די רוי דאַטן אַפּפּענדעד מיט די נומער פון פּאַריטעט ביטן. די פּינטלעך נומער פון פּאַראַטי ביטן אַפּפּענדעד דעפּענדס אויף די נומער פון ביטן אין די אַרייַנשרייַב דאַטן. די דזשענערייטאַד קאָד וואָרט איז דעמאָלט טראַנסמיטטעד צו די דעסטיניישאַן.

דער ופנעמער באקומט דעם קאָד וואָרט און דעקאָדעס עס. אינפֿאָרמאַציע באקומען דורך די דיקאָודער דיטערמאַנז צי אַ טעות איז דיטעקטאַד. די דיקאָודער דיטעקץ איין-ביסל און טאָפּל-ביסל ערראָרס, אָבער קענען בלויז פאַרריכטן איין-ביסל ערראָרס אין די פארדארבן דאַטן. דעם טיפּ פון ECC איז איין טעות קערעקשאַן טאָפּל טעות דיטעקשאַן (SECDED).

איר קענען קאַנפיגיער ענקאָדער און דיקאָודער פאַנגקשאַנז פון די ALTECC IP האַרץ. די דאַטן אַרייַנשרייַב צו די ענקאָדער איז ענקאָודיד צו דזשענערייט אַ קאָד וואָרט וואָס איז אַ קאָמבינאַציע פון די דאַטן אַרייַנשרייַב און די דזשענערייטאַד פּאַריטעט ביטן. די דזשענערייטאַד קאָד וואָרט איז טראַנסמיטטעד צו די דעקאָדער מאָדולע פֿאַר דיקאָודינג נאָר איידער ריטשינג זיין דעסטיניישאַן בלאָק. דער דעקאָדער דזשענערייץ אַ סינדראָום וועקטאָר צו באַשליסן אויב עס איז קיין טעות אין די באקומען קאָד וואָרט. די דיקאָודער קערעקץ די דאַטן בלויז אויב די איין-ביסל טעות איז פֿון די דאַטן ביטן. קיין סיגנאַל איז פלאַגד אויב די איין-ביסל טעות איז פֿון די פּאַריטעט ביטן. דער דעקאָדער אויך האט פאָן סיגנאַלז צו ווייַזן די סטאַטוס פון די באקומען דאַטן און די אַקציע גענומען דורך די דיקאָודער, אויב עס איז.

די פאלגענדע פיגיערז ווייַזן די פּאָרץ פֿאַר די ALTECC IP האַרץ.

ALTECC ענקאָדער פּאָרץ

ALTECC_ENCODER

דאַטן[]

ק[]

זייגער

clocken

aclr

ינסט

ISO 9001:2015 רעגיסטרירט

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פיגורע 7. אַלטעקק דעקאָדער פּאָרץ

ALTECC_DECODER

דאַטן[] זייגער זייגער

ק[] ערר_דיטעקטיד ערר_קאָררעקטעד
err_fatal

aclr

ינסט

7.1. ALTECC ענקאָדער פֿעיִקייטן

די ALTECC ענקאָדער IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · פּערפאָרמז דאַטן קאָדירונג ניצן די האַממינג קאָודינג סכעמע · שטיצט דאַטן ברייט פון 2 ביץ · שטיצט געחתמעט און אַנסיינד דאַטן פאַרטרעטונג פֿאָרמאַט · שטיצן פּייפּליין מיט רעזולטאַט לייטאַנסי פון איין אָדער צוויי זייגער סייקאַלז · שטיצט אַפּשאַנאַל ייסינגקראַנאַס קלאָר און זייגער געבן פּאָרץ

די ALTECC ענקאָדער IP האַרץ נעמט און ענקאָוד די דאַטן מיט די האַממינג קאָודינג סכעמע. די האַממינג קאָודינג סכעמע דערייווז די פּאַריטעט ביטן און אַפּפּענדז זיי צו דער אָריגינעל דאַטן צו פּראָדוצירן די רעזולטאַט קאָד וואָרט. די נומער פון פּאַראַטי ביטן אַפּפּענדעד דעפּענדס אויף די ברייט פון די דאַטן.

די פאלגענדע טיש ליסטעד די נומער פון פּאַריטעט ביטן אַפּפּענדעד פֿאַר פאַרשידענע ריינדזשאַז פון דאַטן ברייט. די גאַנץ ביץ זייַל רעפּראַזענץ די גאַנץ נומער פון אַרייַנשרייַב דאַטן ביטן און אַפּפּענדעד פּאַריטעט ביטן.

טיש 21.

נומער פון פּאַריטי ביץ און קאָד וואָרט לויט צו דאַטן ברייט

דאַטאַ ברייט

נומער פון פּאַריטי ביטן

גאַנץ ביטן (קאָד וואָרט)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

דער דעריוויישאַן פון פּאַראַטי ביסל ניצט אַן אפילו-פּאַריטי קאָנטראָלירונג. די נאָך 1 ביסל (געוויזן אין די טיש ווי +1) איז אַפּפּענדעד צו די פּאַריטעט ביטן ווי די MSB פון די קאָד וואָרט. דאָס ינשורז אַז די קאָד וואָרט האט אַן אַפֿילו נומער פון 1 ס. פֿאַר עקסampאויב די דאַטן ברייט איז 4 ביץ, 4 פּאַראַטי ביטן זענען צוגעלייגט צו די דאַטן צו ווערן אַ קאָד וואָרט מיט אַ גאַנץ פון 8 ביץ. אויב 7 ביטן פון די LSB פון די 8-ביסל קאָד וואָרט האָבן אַ מאָדנע נומער פון 1 ס, די 8 ביסל (MSB) פון די קאָד וואָרט איז 1 וואָס מאכט די גאַנץ נומער פון 1 אין די קאָד וואָרט אפילו.
די פאלגענדע פיגור ווייזט די דזשענערייטאַד קאָד וואָרט און די אָרדענונג פון די פּאַריטעט ביטן און דאַטן ביטן אין אַ 8-ביסל דאַטן אַרייַנשרייַב.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 31

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פיגורע 8.

פּאַריטעט ביטן און דאַטן ביטן אָרדענונג אין אַ 8-ביסל דזשענערייטאַד קאָד וואָרט

מסב

LSB

4 פּאַריטעט ביטן

4 דאַטן ביטן

די ALTECC ענקאָדער IP האַרץ אַקסעפּץ בלויז אַרייַנשרייַב ברייט פון 2 צו 64 ביץ אין איין מאָל. אַרייַנשרייַב ברייט פון 12 ביטן, 29 ביטן און 64 ביטן, וואָס זענען יידילי פּאַסיק פֿאַר ינטעל דעוויסעס, דזשענערייט אַוטפּוץ פון 18 ביץ, 36 ביץ און 72 ביץ ריספּעקטיוולי. איר קענען קאָנטראָלירן די באַגרענעצונג פון ביטסעלעקציע אין דעם פּאַראַמעטער רעדאַקטאָר.

7.2. Verilog HDL פּראָוטאַטייפּ (ALTECC_ENCODER)
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע altecc_encoder #( פּאַראַמעטער בדעה_דעוויסע_פאַמילי = "אַניוזד", פּאַראַמעטער לפּם_פּיפּעלינע = 0, פּאַראַמעטער ברייט_קאָדעוואָרד = 8, פּאַראַמעטער ברייט_דאַטאַוואָרד = 8, פּאַראַמעטער לפּם_טיפּ = "אַלטעקק_ענקאָדער", פּאַראַמעטער לפּם_הינט = "אַניוזד") ( אַרייַנשרייַב דראָט אַקלר, אַרייַנשרייַב דראָט אַקלר, אַרייַנשרייַב דראָט אַקלר דראָט זייגער, אַרייַנשרייַב דראָט [ווידטה_דאַטאַוואָרד-1:0] דאַטן, רעזולטאַט דראָט [ווידטה_קאָדעוואָרד-1:0] ק); ענדמאָדול

7.3. Verilog HDL פּראָוטאַטייפּ (ALTECC_DECODER)
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) lpm.v אין די עדאַסינטעז וועגווייַזער.
מאָדולע אַלטעקק_דעקאָדער #( פּאַראַמעטער בדעה_דעוויסע_פאַמילי = "אַניוזד", פּאַראַמעטער לפּם_פּיפּעלינע = 0, פּאַראַמעטער ברייט_קאָדעוואָרד = 8, פּאַראַמעטער ברייט_דאַטאַוואָרד = 8, פּאַראַמעטער לפּם_טיפּ = "אַלטעקק_דעקאָדער", פּאַראַמעטער לפּם_הינט = "אַניוזד") (אַרייַן דראָט אַקלר, אַרייַנשרייַב דראָט אַקלר, אַרייַנשרייַב דראָט אַקלר דראָט זייגער, אַרייַנשרייַב דראָט [ווידטה_קאָדעוואָרד-1:0] דאַטן, רעזולטאַט דראָט ערר_קאָררעקטעד, רעזולטאַט דראָט ערר_דיטעקטיד, רעזולטאַט דראָט ערר_פאַטאַל, רעזולטאַט דראָט [ווידטה_דאַטאַוואָרד-1:0] ק); ענדמאָדול

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 32

שיקן באַמערקונגען

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX
7.4. VHDL קאָמפּאָנענט דעקלאַראַציע (ALTECC_ENCODER)
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.והד) אַלטעראַ_מף_קאָמפּאָנענטס.ווהד אין די ליבראַריעסווהדלאַלטעראַ_מף וועגווייַזער.
קאָמפּאָנענט אַלטעקק_ענקאָדער דזשאַנעריק (דינטענד_דיווייס_פאַמילי: שטריקל:= "אַניוזד"; lpm_pipeline: נאַטירלעך:= 0; ברייט_קאָדעוואָרד: נאַטירלעך:= 8; ברייט_דאַטאַוואָרד: נאַטירלעך:= 8; לפּמ_הינט: שטריקל:= "וניזעד: שטריקל: _פּם_קאָדערטע"; "); פּאָרט (אַקלר: אין סטד_לאָגיק:= '0'; זייגער: אין סטד_לאָגיק:= '0'; זייגער: אין סטד_לאָגיק:= '1'; דאַטן: אין סטד_לאָגיק_וועקטאָר (ברייט_דאַטאַוואָרד-1 אַראָפּ צו 0); ק: אויס סטד_לאָגיק_וועקטאָר (ברייט_קאָדעוואָרד -1 אַראָפּ צו 0)); סוף קאָמפּאָנענט;
7.5. VHDL קאָמפּאָנענט דעקלאַראַציע (ALTECC_DECODER)
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.והד) אַלטעראַ_מף_קאָמפּאָנענטס.ווהד אין די ליבראַריעסווהדלאַלטעראַ_מף וועגווייַזער.
קאָמפּאָנענט אַלטעקק_דעקאָדער דזשאַנעריק (דינטעד_דיווייס_פאַמילי: שטריקל:= "אַניוזד"; לפּמ_פּיפּעלינע: נאַטירלעך:= 0; ברייט_קאָדעוואָרד: נאַטירלעך:= 8; ברייט_דאַטאַוואָרד: נאַטירלעך:= 8; לפּמ_הינט: שטריקל:= "וניזעד: שטריקל: _פּם_טיפּ"; "); פּאָרט (אַקלר: אין סטד_לאָגיק:= '0'; זייגער: אין סטד_לאָגיק:= '0'; זייגער: אין סטד_לאָגיק:= '1'; דאַטן: אין סטד_לאָגיק_וועקטאָר (ברייט_קאָדעוואָרד-1 אַראָפּ צו 0); ערר_קאָררעקטעד: אויס סטד_לאָגיק; ערר_דיטעקטיד : out std_logic q: out std_logic_vector (ברייט_דאַטאַוואָרד-1 אַראָפּ צו 0 : אויס סטד_לאָגיק); סוף קאָמפּאָנענט;
7.6. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק אַלטעראַ_מף; ניצן altera_mf.altera_mf_components.all;
7.7. ענקאָדער פּאָרץ
די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די ALTECC ענקאָדער IP האַרץ.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 33

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

טיש 22. אַלטעקק ענקאָדער ינפּוט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

דאַטן[]

יא

דאַטאַ אַרייַנשרייַב פּאָרט. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_DATAWORD

פּאַראַמעטער ווערט. די דאַטן [] פּאָרט כּולל די רוי דאַטן צו זיין ענקאָודיד.

זייגער

יא

זייגער אַרייַנשרייַב פּאָרט וואָס גיט די זייגער סיגנאַל צו סינגקראַנייז די קאָדירונג אָפּעראַציע.

די זייגער פּאָרט איז פארלאנגט ווען די LPM_PIPELINE ווערט איז גרעסער ווי 0.

clocken

ניין

זייגער געבן. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

aclr

ניין

ייסינגקראַנאַס קלאָר אַרייַנשרייַב. די אַקטיוו הויך אַקלר סיגנאַל קענען זיין געוויינט אין קיין צייט

ייסינגקראַנאַסלי ויסמעקן די רעדזשיסטערס.

טיש 23. אַלטעקק ענקאָדער רעזולטאַט פּאָרץ

פּאָרט נאָמען ק[]

פארלאנגט יאָ

באַשרייַבונג
ענקאָודיד דאַטן רעזולטאַט פּאָרט. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די WIDTH_CODEWORD פּאַראַמעטער ווערט.

7.8. דעקאָדער פּאָרץ

די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די ALTECC דיקאָודער IP האַרץ.

טיש 24. אַלטעקק דעקאָדער ינפּוט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

דאַטן[]

יא

דאַטאַ אַרייַנשרייַב פּאָרט. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_CODEWORD פּאַראַמעטער ווערט.

זייגער

יא

זייגער אַרייַנשרייַב פּאָרט וואָס גיט די זייגער סיגנאַל צו סינגקראַנייז די קאָדירונג אָפּעראַציע. די זייגער פּאָרט איז פארלאנגט ווען די LPM_PIPELINE ווערט איז גרעסער ווי 0.

clocken

ניין

זייגער געבן. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 1.

aclr

ניין

ייסינגקראַנאַס קלאָר אַרייַנשרייַב. דער אַקטיוו הויך אַקלר סיגנאַל קענען זיין געוויינט אין קיין צייט צו ויסמעקן די רעדזשיסטערס אַסיינטשראָנאָוסלי.

טיש 25. אַלטעקק דעקאָדער רעזולטאַט פּאָרץ

פּאָרט נאָמען ק[]

פארלאנגט יאָ

באַשרייַבונג
דעקאָדעד דאַטן רעזולטאַט פּאָרט. די גרייס פון דער רעזולטאַט פּאָרט דעפּענדס אויף די WIDTH_DATAWORD פּאַראַמעטער ווערט.

err_detected יאָ

פאָן סיגנאַל צו פאַרטראַכטנ די סטאַטוס פון באקומען דאַטן און ספּעציפיצירן קיין ערראָרס געפֿונען.

err_correcte יאָ ד

פאָן סיגנאַל צו פאַרטראַכטנ די סטאַטוס פון באקומען דאַטן. דינאָוץ איין-ביסל טעות געפֿונען און קערעקטאַד. איר קענען נוצן די דאַטן ווייַל עס איז שוין קערעקטאַד.

err_fatal

יא

פאָן סיגנאַל צו פאַרטראַכטנ די סטאַטוס פון באקומען דאַטן. דינאָוץ טאָפּל-ביסל טעות געפֿונען, אָבער נישט קערעקטאַד. איר מוזן נישט נוצן די דאַטן אויב דער סיגנאַל איז אַססיסטעד.

syn_e

ניין

אַ רעזולטאַט סיגנאַל וואָס וועט גיין הויך ווען אַ איין-ביסל טעות איז דיטעקטאַד אויף די פּאַריטעט

ביטן.

7.9. ענקאָדער פּאַראַמעטערס
די פאלגענדע טיש ליסטעד די פּאַראַמעטערס פֿאַר די ALTECC ענקאָדער IP האַרץ.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 34

שיקן באַמערקונגען

7. אַלטעקק (טעות קערעקשאַן קאָד: ענקאָדער / דעקאָדער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

טיש 26. ALTECC ענקאָדער פּאַראַמעטערס

פּאַראַמעטער נאָמען

טיפּ

פארלאנגט

באַשרייַבונג

WIDTH_DATAWORD

ינטאַדזשער יאָ

ספּעציפיצירט די ברייט פון די רוי דאַטן. וואַלועס זענען פון 2 צו 64. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 8.

WIDTH_CODEWORD

ינטאַדזשער יאָ

ספּעציפיצירט די ברייט פון די קאָראַספּאַנדינג קאָד וואָרט. גילטיק וואַלועס זענען פון 6 צו 72, עקסקלודינג 9, 17, 33 און 65. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 13.

LPM_PIPELINE

גאַנץ נומער

ספּעציפיצירט די רערנ - ליניע פֿאַר די קרייַז. וואַלועס זענען פון 0 צו 2. אויב די ווערט איז 0, די פּאָרץ זענען נישט רעגיסטרירט. אויב די ווערט איז 1, די רעזולטאַט פּאָרץ זענען רעגיסטרירט. אויב די ווערט איז 2, די אַרייַנשרייַב און רעזולטאַט פּאָרץ זענען רעגיסטרירט. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0.

7.10. דעקאָדער פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די ALTECC דיקאָודער IP האַרץ פּאַראַמעטערס.

טיש 27. ALTECC דעקאָדער פּאַראַמעטערס

פּאַראַמעטער נאָמען WIDTH_DATAWORD

טיפּ ינטאַדזשער

פארלאנגט

באַשרייַבונג

יא

ספּעציפיצירט די ברייט פון די רוי דאַטן. וואַלועס זענען 2-64. די

פעליקייַט ווערט איז 8.

WIDTH_CODEWORD

ינטעגער

יא

ספּעציפיצירט די ברייט פון די קאָראַספּאַנדינג קאָד וואָרט. די ווערטן זענען 6

צו 72, עקסקלודינג 9, 17, 33, און 65. אויב איבערגעהיפּערט, די פעליקייַט ווערט

איז 13.

LPM_PIPELINE

ינטעגער

ניין

ספּעציפיצירט די רעגיסטרירט פון די קרייַז. וואַלועס זענען פון 0 צו 2. אויב די

ווערט איז 0, קיין רעגיסטרירן איז ימפּלאַמענאַד. אויב די ווערט איז 1, די

רעזולטאַט איז רעגיסטרירט. אויב די ווערט איז 2, ביידע די אַרייַנשרייַב און די

רעזולטאַט זענען רעגיסטרירט. אויב די ווערט איז גרעסער ווי 2, נאָך

רעדזשיסטערז זענען ימפּלאַמענאַד בייַ די רעזולטאַט פֿאַר די נאָך

לייטאַנסיז. אויב איבערגעהיפּערט, די פעליקייַט ווערט איז 0.

שאַפֿן אַ 'syn_e' פּאָרט

ינטעגער

ניין

קער אויף דעם פּאַראַמעטער צו שאַפֿן אַ syn_e פּאָרט.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 35

683490 | 2020.10.05 שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core

פיגורע 9.

די Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס) אָדער ALTERA_MULT_ADD (Arria V, Stratix V און Cyclone V דעוויסעס) יפּ האַרץ אַלאַוז איר צו ינסטרומענט אַ מאַלטאַפּלייער-אַדדער.

די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD IP האַרץ.

ינטעל FPGA מולטיפּלי אַדער אָדער ALTERA_MULT_ADD פּאָרץ

Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] רעזולטאַט[]

aclr0 aclr1

ינסט
א מאַלטאַפּלייער-אַדדער אַקסעפּץ פּערז פון ינפּוץ, מאַלטאַפּלייז די וואַלועס צוזאַמען און דעמאָלט מוסיף צו אָדער סאַבטראַקץ פון די פּראָדוקטן פון אַלע אנדערע פּערז.
אויב אַלע די אַרייַנשרייַב דאַטן ברייט זענען 9-ביט ברייט אָדער קלענערער, די פונקציע ניצט די 9 X 9 ביסל אַרייַנשרייַב מאַלטאַפּלייער קאַנפיגיעריישאַן אין די DSP בלאָק פֿאַר דעוויסעס וואָס שטיצן 9 X 9 קאַנפיגיעריישאַן. אויב נישט, די DSP בלאָק ניצט 18 × 18-ביסל אַרייַנשרייַב מולטיפּליערס צו פּראַסעסינג דאַטן מיט ווידטס צווישן 10 ביץ און 18 ביץ. אויב קייפל Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD IP קאָרעס פאַלן אין אַ פּלאַן, די פאַנגקשאַנז זענען פונאנדערגעטיילט צו ווי

ISO 9001:2015 רעגיסטרירט

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX
פילע פאַרשידענע DSP בלאַקס ווי מעגלעך אַזוי אַז רוטינג צו די בלאַקס איז מער פלעקסאַבאַל. ווייניקערע מולטיפּליערס פּער דספּ בלאָק לאָזן מער רוטינג ברירות אין די בלאָק דורך מינאַמייזינג פּאַטס צו די רעשט פון די מיטל.
די רעדזשיסטערס און עקסטרע רערנ - ליניע רעדזשיסטערס פֿאַר די פאלגענדע סיגנאַלז זענען אויך געשטעלט אין די דספּ בלאָק: · דאַטן אַרייַנשרייַב · געחתמעט אָדער אַנסיינד אויסקלייַבן · לייג אָדער אַראָפּרעכענען אויסקלייַבן · פּראָדוקטן פון מולטיפּליערס
אין דעם פאַל פון דער רעזולטאַט רעזולטאַט, דער ערשטער רעגיסטרירן איז געשטעלט אין די דספּ בלאָק. אָבער, די עקסטרע לייטאַנסי רעדזשיסטערז זענען געשטעלט אין לאָגיק עלעמענטן אַרויס די בלאָק. פּעריפעראַל צו די דספּ בלאָק, אַרייַנגערעכנט דאַטן ינפּוץ צו די מאַלטאַפּלייער, קאָנטראָל סיגנאַל ינפּוץ און אַוטפּוץ פון די אַדער, נוצן רעגולער רוטינג צו יבערגעבן מיט די רעשט פון די מיטל. אַלע קאַנעקשאַנז אין די פונקציע נוצן דעדאַקייטאַד רוטינג אין די DSP בלאָק. די דעדאַקייטאַד רוטינג כולל די יבעררוק רעגיסטרירן קייטן ווען איר אויסקלייַבן די אָפּציע צו יבעררוק אַ מאַלטאַפּלייער רעגיסטרירט אַרייַנשרייַב דאַטן פון איין מאַלטאַפּלייער צו אַ שכייניש מאַלטאַפּלייער.
פֿאַר מער אינפֿאָרמאַציע וועגן DSP בלאַקס אין קיין פון די Stratix V און Arria V מיטל סעריע, אָפּשיקן צו די DSP בלאַקס קאַפּיטל פון די ריספּעקטיוו האַנדבאָאָקס אויף די ליטעראַטור און טעכניש דאַקיומענטיישאַן בלאַט.
פֿאַרבונדענע אינפֿאָרמאַציע אַן 306: ימפּלאַמענטינג מולטיפּליערס אין FPGA דעוויסעס
גיט מער אינפֿאָרמאַציע וועגן ימפּלאַמענינג מולטיפּליערס ניצן DSP און זכּרון בלאַקס אין Intel FPGA דעוויסעס.
8.1. פֿעיִקייטן
די Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · דזשענערייץ אַ מאַלטאַפּלייער צו דורכפירן קייפל אַפּעריישאַנז פון צוויי קאָמפּלעקס
נומבערס באַמערקונג: ווען איר בויען מולטיפּליערס גרעסער ווי די נייטיוולי געשטיצט גרייס, עס קען /
וועט זיין אַ פאָרשטעלונג פּראַל ריזאַלטינג פון די קאַסקיידינג פון די DSP בלאַקס. · שטיצט דאַטן ברייט פון 1 256 ביץ · שטיצט געחתמעט און אַנסיינד דאַטן פאַרטרעטונג פֿאָרמאַט · שטיצט פּייפּליין מיט קאַנפיגיעראַבאַל אַרייַנשרייַב לייטאַנסי · פּראָווידעס אַן אָפּציע צו דינאַמיש באַשטימען צווישן געחתמעט און אַנסיינד דאַטן שטיצן · פּראָווידעס אַן אָפּציע צו דינאַמיק באַשטימען צווישן לייגן און אַראָפּרעכענען אָפּעראַציע אַפּשאַנאַל ייסינגקראַנאַס און סינטשראָנאָוס קלאָר און זייגער געבן אַרייַנשרייַב פּאָרץ · שטיצט סיסטאָליק פאַרהאַלטן רעגיסטרירן מאָדע · שטיצט פאַר-אַדדער מיט 8 פאַר-לאָדן קאָואַפישאַנץ פּער מאַלטאַפּלייער.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.1.1. פאַר-אַדדער
מיט פאַר-אַדדער, אַדישאַנז אָדער סאַבטראַקשאַנז זענען געטאן איידער פידינג די מאַלטאַפּלייער.
עס זענען פינף פאַר-אַדדער מאָדעס: · פּשוט מאָדע · קאָואַפישאַנט מאָדע · אַרייַנשרייַב מאָדע · קוואַדראַט מאָדע · קעסיידערדיק מאָדע

באַמערקונג:

ווען פאַר-אַדדער איז געניצט (פאַר-אַדדער קאָואַפישאַנט / אַרייַנשרייַב / קוואַדראַט מאָדע), אַלע דאַטן ינפּוץ צו די מאַלטאַפּלייער מוזן האָבן די זעלבע זייגער באַשטעטיקן.

8.1.1.1. פאַר-אַדדער פּשוט מאָדע

אין דעם מאָדע, ביידע אָפּעראַנדז קומען פֿון די אַרייַנשרייַב פּאָרץ און פאַר-אַדדער איז נישט געניצט אָדער בייפּאַס. דאָס איז די פעליקייַט מאָדע.

פיגורע 10. פאַר-אַדדער פּשוט מאָדע
אַ0 ב0

מולט0

רעזולטאַט

8.1.1.2. פאַר-אַדדער קאָואַפישאַנט מאָדע
אין דעם מאָדע, איין מאַלטיפּלייער אָפּעראַנד דערייווז פון די פאַר-אַדדער, און די אנדערע אָפּעראַנד דערייווז פון די ינערלעך קאָואַפישאַנט סטאָרידזש. די קאָואַפישאַנט סטאָרידזש אַלאַוז אַרויף צו 8 פּריסעט קאַנסטאַנץ. די קאָואַפישאַנט סעלעקציע סיגנאַלז זענען קאָעפסעל[0..3].
דעם מאָדע איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן.

די פאלגענדע ווייזט די פאַר-אַדדער קאָואַפישאַנט מאָדע פון אַ מאַלטאַפּלייער.

פיגורע 11. פאַר-אַדדער קאָואַפישאַנט מאָדע

פּרעאַדדער

מולט0

+/-

רעזולטאַט

coefsel0 coef

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 38

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX
8.1.1.3. פאַר-אַדדער אַרייַנשרייַב מאָדע אין דעם מאָדע, איין מאַלטאַפּלייער אָפּעראַנד דערייווז פון די פאַר-אַדדער, און די אנדערע אָפּעראַנד דערייווז פון די דאַטאַק [] אַרייַנשרייַב פּאָרט. דעם מאָדע איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן.

די פאלגענדע ווייזט די פאַר-אַדדער אַרייַנשרייַב מאָדע פון אַ מאַלטאַפּלייער.

פיגורע 12. פאַר-אַדדער אַרייַנשרייַב מאָדע
אַ0 ב0

מולט0

+/-

רעזולטאַט

8.1.1.4. פאַר-אַדדער קוואדראט מאָדע דעם מאָדע איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן.

די פאלגענדע ווייזט די פאַר-אַדדער קוואַדראַט מאָדע פון צוויי מולטיפּליערס.

פיגורע 13. פאַר-אַדדער קוואדראט מאָדע
אַ0 ב0

מולט0

+/-

רעזולטאַט

8.1.1.5. פאַר-אַדדער קעסיידערדיק מאָדע
אין דעם מאָדע, איין מאַלטיפּלייער אָפּעראַנד דערייווז פון די אַרייַנשרייַב פּאָרט, און די אנדערע אָפּעראַנד דערייווז פון די ינערלעך קאָואַפישאַנט סטאָרידזש. די קאָואַפישאַנט סטאָרידזש אַלאַוז אַרויף צו 8 פּריסעט קאַנסטאַנץ. די קאָואַפישאַנט סעלעקציע סיגנאַלז זענען קאָעפסעל[0..3].
דעם מאָדע איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

די פאלגענדע פיגור ווייזט די פאַר-אַדדער קעסיידערדיק מאָדע פון אַ מאַלטאַפּלייער.

פיגורע 14. פאַר-אַדדער קעסיידערדיק מאָדע
a0

מולט0

רעזולטאַט

coefsel0
coef
8.1.2. סיסטאָליק פאַרהאַלטן רעגיסטרירן
אין אַ סיסטאָליק אַרקאַטעקטשער, די אַרייַנשרייַב דאַטן זענען פאסטעכער אין אַ קאַסקייד פון רעדזשיסטערס אַקטינג ווי אַ דאַטן באַפער. יעדער רעגיסטרירן דיליווערז אַ אַרייַנשרייַב sample צו אַ מאַלטאַפּלייער ווו עס איז געמערט מיט די ריספּעקטיוו קאָואַפישאַנט. די קייט אַדער סטאָרז די ביסלעכווייַז קאַמביינד רעזולטאַטן פון די מאַלטאַפּלייער און די פריער רעגיסטרירט רעזולטאַט פון די קייטין [] אַרייַנשרייַב פּאָרט צו פאָרעם די לעצט רעזולטאַט. יעדער מערן-לייענען עלעמענט מוזן זיין דילייד מיט אַ איין ציקל אַזוי אַז די רעזולטאַטן סינגקראַנייז אַפּראָופּרייטלי ווען מוסיף צוזאַמען. יעדער סאַקסעסיוו פאַרהאַלטן איז געניצט צו אַדרעס ביידע די קאָואַפישאַנט זכּרון און די דאַטן באַפער פון זייער ריספּעקטיוו מאַלטאַפּלייינג עלעמענטן. פֿאַר עקסample, אַ איין פאַרהאַלטן פֿאַר די צווייטע מערן צוגעבן עלעמענט, צוויי דילייז פֿאַר די דריט מערן-צוגעבן עלעמענט, און אַזוי אויף.
פיגורע 15. סיסטאָליק רעדזשיסטערס
סיסטאָליק רעדזשיסטערז

ק(ט) ק(0)

S -1

ג(1)

S -1

ג(2)

S -1

c(N-1)

S -1

ז -1 י(ט)

x (t) רעפּראַזענץ די רעזולטאַטן פון אַ קעסיידערדיק טייַך פון אַרייַנשרייַב sampליי און י(ט)
רעפּראַזענץ די סאַכאַקל פון אַ סכום פון אַרייַנשרייַב סampליי, און אין צייַט, געמערט דורך זייער
ריספּעקטיוו קאָואַפישאַנץ. ביידע אַרייַנשרייַב און רעזולטאַט רעזולטאַטן לויפן פון לינקס צו רעכט. די c (0) צו c (N-1) דינאָוץ די קאָואַפישאַנץ. די סיסטאָליק פאַרהאַלטן רעדזשיסטערז זענען דינאָוטיד דורך S-1, כאָטש די 1 רעפּראַזענץ אַ איין זייגער פאַרהאַלטן. סיסטאָליק פאַרהאַלטן רעדזשיסטערז זענען מוסיף אין
די ינפּוץ און אַוטפּוץ פֿאַר פּייפּליינינג אין אַ וועג אַז ינשורז די רעזולטאַטן פון די
מאַלטיפּלייער אָפּעראַנד און די אַקיומיאַלייטיד סאַמז בלייַבן אין סינטש. דעם פּראַסעסינג עלעמענט
איז רעפּליקייטיד צו פאָרעם אַ קרייַז וואָס קאַמפּיוץ די פֿילטרירונג פֿונקציע. דעם פֿונקציע איז
אויסגעדריקט אין די פאלגענדע יקווייזשאַן.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 40

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

N רעפּראַזענץ די נומער פון סייקאַלז פון דאַטן וואָס איז אריין אין די אַקיומיאַלאַטאָר, י(ט) רעפּראַזענץ די רעזולטאַט אין צייט t, A(t) רעפּראַזענץ די אַרייַנשרייַב אין צייט t, און B(i) זענען די קאָואַפישאַנץ. די t און i אין די יקווייזשאַן שטימען צו אַ באַזונדער רעגע אין צייט, אַזוי צו רעכענען די רעזולטאַט sample y(t) אין צייט t, אַ גרופּע פון אַרייַנשרייַב sampליי אין N פאַרשידענע צייט צייט, אָדער A(n), A(n-1), A(n-2), … א(n-N+1) איז פארלאנגט. די גרופּע פון N אַרייַנשרייַב sampליי זענען געמערט דורך N קאָואַפישאַנץ און סאַמד צוזאַמען צו פאָרעם די לעצט רעזולטאַט י.
די סיסטאָליק רעגיסטרירן אַרקאַטעקטשער איז בנימצא בלויז פֿאַר סאַכאַקל-פון-2 און סאַכאַקל-פון-4 מאָדעס. פֿאַר ביידע סיסטאָליק רעגיסטרירן אַרקאַטעקטשער מאָדעס, דער ערשטער טשאַין סיגנאַל דאַרף זיין טייד צו 0.
די פאלגענדע פיגור ווייזט די סיסטאָליק פאַרהאַלטן רעגיסטרירן ימפּלאַמענטיישאַן פון 2 מולטיפּליערס.
פיגורע 16. סיסטאָליק פאַרהאַלטן רעגיסטרירן ימפּלאַמענטיישאַן פון 2 מולטיפּליערס
chainin

מולט0

+/-

מולט1

+/-

רעזולטאַט
די סאַכאַקל פון צוויי מאַלטאַפּלייער איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן.
די פאלגענדע פיגור ווייזט די סיסטאָליק פאַרהאַלטן רעגיסטרירן ימפּלאַמענטיישאַן פון 4 מולטיפּליערס.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פיגורע 17. סיסטאָליק פאַרהאַלטן רעגיסטרירן ימפּלאַמענטיישאַן פון 4 מולטיפּליערס
chainin

מולט0

+/-

מולט1

+/-

מולט2

+/-

מולט3

+/-

רעזולטאַט
די סאַכאַקל פון פיר מולטיפּליערס איז אויסגעדריקט אין די פאלגענדע יקווייזשאַן. פיגורע 18. סאַכאַקל פון 4 מולטיפּליערס
די פאלגענדע רשימות די אַדוואַנטידזשיזtagדי ימפּלאַמענטיישאַן פון סיסטאָליק רעגיסטרירן: · ראַדוסאַז די נוצן פון DSP מיטל · ינייבאַלז עפעקטיוו מאַפּינג אין די DSP בלאָק ניצן די קייט אַדער סטרוקטור

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 42

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.1.3. פאַר - מאַסע קעסיידערדיק
דער פאַר-מאַסע קעסיידערדיק קאָנטראָלס די אַקיומיאַלאַטאָר אָפּעראַנד און קאַמפּלאַמאַנץ די אַקיומיאַלאַטאָר באַמערקונגען. די גילטיק LOADCONST_VALUE ריינדזשאַז פון 0. די קעסיידערדיק ווערט איז גלייַך צו 64N, ווו N = LOADCONST_VALUE. ווען די LOADCONST_VALUE איז באַשטימט צו 2, די קעסיידערדיק ווערט איז גלייַך צו 64. די פֿונקציע קענען זיין געוויינט ווי בייאַסט ראַונדינג.
די פאלגענדע פיגור ווייזט די פאַר - מאַסע קעסיידערדיק ימפּלאַמענטיישאַן.
פיגורע 19. פאַר - מאַסע קעסיידערדיק

אַקיומיאַלאַטאָר באַמערקונגען

קעסיידערדיק

מולט0

+/-

מולט1

+/b1

רעזולטאַט

accum_sload sload_accum

אָפּשיקן צו די פאלגענדע IP קאָרעס פֿאַר אנדערע מאַלטאַפּלייער ימפּלאַמאַנץ: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. טאָפּל אַקיומיאַליישאַן
די טאָפּל אַקיומיאַלאַטאָר שטריך מוסיף אַן נאָך רעגיסטרירן אין די אַקיומיאַלאַטאָר באַמערקונגען דרך. די טאָפּל אַקיומיאַלאַטאָר רעגיסטרירן גייט די רעזולטאַט רעגיסטרירן, וואָס כולל די זייגער, זייגער געבן און אַקלר. די נאָך אַקיומיאַלאַטאָר רעגיסטרירן קערט רעזולטאַט מיט אַ איין-ציקל פאַרהאַלטן. דער שטריך אַלאַוז איר צו האָבן צוויי אַקיומיאַלאַטאָר טשאַנאַלז מיט דער זעלביקער מיטל ציילן.
די פאלגענדע פיגור ווייזט די ימפּלאַמענטיישאַן פון טאָפּל אַקיומיאַלאַטאָר.

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פיגורע 20. טאָפּל אַקיומיאַליישאַן

טאָפּל אַקיומיאַלאַטאָר רעגיסטרירן

אַקומולאַטאָר פיעדבאַק

מולט0

+/-

מולט1

+/b1

רעזולטאַט רעזולטאַט רעזולטאַט רעגיסטרירן

8.2. Verilog HDL פּראָוטאַטייפּ
איר קענען געפֿינען די Intel FPGA Multiply Adder אָדער ALTERA_MULT_ADD Verilog HDL פּראָוטאַטייפּ file (altera_mult_add_rtl.v) אין די ליבראַריעס מעגאַפונקטיאָנס וועגווייַזער.
8.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די altera_lnsim_components.vhd אין די לייבראַריעסווהדל אַלטעראַ_לנסים וועגווייַזער.
8.4. VHDL LIBRARY_USE דעקלאַראַציע
די VHDL LIBRARY-USE דעקלאַראַציע איז נישט פארלאנגט אויב איר נוצן די VHDL קאָמפּאָנענט דעקלאַראַציע.
ביבליאָטעק אַלטעראַ_מף; ניצן altera_mf.altera_mf_components.all;

8.5. סיגנאַלז

די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט סיגנאַלז פון די Multiply Adder Intel FPGA IP אָדער ALTERA_MULT_ADD IP האַרץ.

טיש 28. מולטיפּלי אַדער Intel FPGA IPor ALTERA_MULT_ADD ינפּוט סיגנאַלז

סיגנאַל

פארלאנגט

באַשרייַבונג

dataa_0[]/dataa_1[]/

יא

dataa_2[]/dataa_3[]

דאַטן אַרייַנשרייַב צו די מאַלטאַפּלייער. אַרייַנשרייַב פּאָרט [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] ברייט
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 44

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

סיגנאַל דאַטאַב_0[]/דאַטאַב_1[]/ דאַטאַב_2[]/דאַטאַב_3[] דאַטאַק_0[] /דאַטאַק_1[]/ דאַטאַק_2[]/דאַטאַק_3[] זייגער[1:0] אַקלר[1:0] סקלר[1:0] [1:0] צייכן
סיגנב
scanina[] accum_sload

פארלאנגט יא ניין
ניין ניין ניין ניין ניין
ניין
ניין ניין

באַשרייַבונג
די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
דאַטן אַרייַנשרייַב צו די מאַלטאַפּלייער. אַרייַנשרייַב סיגנאַל [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 ... 0] ברייט די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
דאַטן אַרייַנשרייַב צו די מאַלטאַפּלייער. אַרייַנשרייַב סיגנאַל [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] ברייט סעלעקטירן ינפּוט פֿאַר סעלעקט פּרעאַדדער מאָדע פּאַראַמעטער צו געבן די סיגנאַלז. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
זייגער אַרייַנשרייַב פּאָרט צו די קאָראַספּאַנדינג רעגיסטרירן. דעם סיגנאַל קענען זיין געוויינט דורך קיין רעגיסטרירן אין די IP האַרץ. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
ייסינגקראַנאַס קלאָר אַרייַנשרייַב צו די קאָראַספּאַנדינג רעגיסטרירן. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
סינטשראָנאָוס קלאָר אַרייַנשרייַב צו די קאָראַספּאַנדינג רעגיסטרירן. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט X צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז
געבן סיגנאַל אַרייַנשרייַב צו די קאָראַספּאַנדינג רעגיסטרירן. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו די סיגנאַלז. ווען איר צושטעלן X ווערט צו די סיגנאַלז, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
ספּעציפיצירט די נומעריקאַל פאַרטרעטונג פון די מאַלטאַפּלייער אַרייַנשרייַב א. אויב די סיגנאַ סיגנאַל איז הויך, די מאַלטאַפּלייער טריץ די מאַלטאַפּלייער אַרייַנשרייַב א סיגנאַל ווי אַ געחתמעט נומער. אויב די סיגנאַ סיגנאַל איז נידעריק, די מאַלטאַפּלייער טריץ די מאַלטאַפּלייער אַרייַנשרייַב א סיגנאַל ווי אַ אַנסיינד נומער. אויסקלייַבן VARIABLE פֿאַר וואָס איז די פאַרטרעטונג פֿאָרמאַט פֿאַר מולטיפּליערס א ינפּוץ פּאַראַמעטער צו געבן דעם סיגנאַל. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
ספּעציפיצירט די נומעריקאַל פאַרטרעטונג פון די מאַלטאַפּלייער אַרייַנשרייַב ב סיגנאַל. אויב דער סיגנב סיגנאַל איז הויך, די מאַלטאַפּלייער טריץ די מאַלטאַפּלייער אַרייַנשרייַב ב סיגנאַל ווי אַ געחתמעט צוויי ס דערגאַנג נומער. אויב דער סיגנב סיגנאַל איז נידעריק, די מאַלטאַפּלייער טריץ די מאַלטאַפּלייער אַרייַנשרייַב ב סיגנאַל ווי אַ אַנסיינד נומער. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
אַרייַנשרייַב פֿאַר יבערקוקן קייט יי אַרייַנשרייַב סיגנאַל [WIDTH_A – 1, … 0] ברייט. ווען די INPUT_SOURCE_A פּאַראַמעטער האט אַ ווערט פון SCANA, די scanina [] סיגנאַל איז פארלאנגט.
דינאַמיקאַללי ספּעסיפיעס צי די אַקיומיאַלאַטאָר ווערט איז קעסיידערדיק. אויב די אַקקומ_סלאָאַד סיגנאַל איז נידעריק, די מאַלטאַפּלייער רעזולטאַט איז לאָודיד אין די אַקיומיאַלאַטאָר. דו זאלסט נישט נוצן accum_sload און sload_accum סיימאַלטייניאַסלי.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

סיגנאַל sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

פארלאנגט ניין
ניין ניין
ניין
ניין ניין ניין

באַשרייַבונג
די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
דינאַמיקאַללי ספּעסיפיעס צי די אַקיומיאַלאַטאָר ווערט איז קעסיידערדיק. אויב די sload_accum סיגנאַל איז הויך, די מאַלטאַפּלייער רעזולטאַט איז לאָודיד אין די אַקיומיאַלאַטאָר. דו זאלסט נישט נוצן accum_sload און sload_accum סיימאַלטייניאַסלי. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
אַדער רעזולטאַט אַרייַנשרייַב ויטאָבוס פון די פריערדיקע סtagE. אַרייַנשרייַב סיגנאַל [WIDTH_CHAININ - 1, ... 0] ברייט.
דורכפירן אַדישאַן אָדער כיסער צו די אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס. אַרייַנשרייַב 1 צו Addnsub1 סיגנאַל צו לייגן די אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס. אַרייַנשרייַב 0 צו Addnsub1 סיגנאַל צו אַראָפּרעכענען די אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
דורכפירן אַדישאַן אָדער כיסער צו די אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס. אַרייַנשרייַב 1 צו Addnsub3 סיגנאַל צו לייגן די אַוטפּוץ פון די רגע פּאָר פון מולטיפּליערס. אַרייַנשרייַב 0 צו Addnsub3 סיגנאַל צו אַראָפּרעכענען די אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
קאָואַפישאַנט אַרייַנשרייַב סיגנאַל [0:3] צו דער ערשטער מאַלטאַפּלייער. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
קאָעפפיסיענט אַרייַנשרייַב סיגנאַל [0:3] צו די רגע מאַלטאַפּלייער. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
קאָואַפישאַנט אַרייַנשרייַב סיגנאַל [0:3] צו די דריט מאַלטאַפּלייער. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.
קאָואַפישאַנט אַרייַנשרייַב סיגנאַל [0:3] צו דער פערט מאַלטאַפּלייער. די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטערמינד אַרייַנשרייַב ווערט (X) צו דעם סיגנאַל. ווען איר צושטעלן X ווערט צו דעם אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף די רעזולטאַט סיגנאַלז.

טיש 29. מערן אַדער ינטעל פפּגאַ יפּ רעזולטאַט סיגנאַלז

סיגנאַל

פארלאנגט

באַשרייַבונג

רעזולטאַט []

יא

מאַלטיפּלייער רעזולטאַט סיגנאַל. רעזולטאַט סיגנאַל [WIDTH_RESULT - 1 ... 0] ברייט

די סימיאַליישאַן מאָדעל פֿאַר דעם IP שטיצט אַנדיטמינד רעזולטאַט ווערט (X). ווען איר צושטעלן X ווערט ווי די אַרייַנשרייַב, די X ווערט איז פּראַפּאַגייטיד אויף דעם סיגנאַל.

scanouta []

ניין

רעזולטאַט פון יבערקוקן קייט יי רעזולטאַט סיגנאַל [WIDTH_A - 1..0] ברייט.

סעלעקטירן מער ווי 2 פֿאַר נומער פון מולטיפּליערס און קלייַבן יבערקוקן קייט אַרייַנשרייַב פֿאַר וואָס איז די אַרייַנשרייַב א פון די מאַלטאַפּלייער קאָננעקטעד צו פּאַראַמעטער צו געבן דעם סיגנאַל.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 46

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.6. פּאַראַמעטערס

8.6.1. אַלגעמיינע טאַב

טיש 30. אַלגעמיינע טאַב

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

וואָס איז די נומער פון מולטיפּליערס?

נומער_פון_ם 1 - 4 ולטיפּיליערז

ווי ברייט זאָל די A width_a אַרייַנשרייַב בוסעס זיין?

1 - 256

ווי ברייט זאָל די B width_b אַרייַנשרייַב בוסעס זיין?

1 - 256

ווי ברייט זאָל די 'רעזולטאט' רעזולטאַט ויטאָבוס זיין?

width_result

1 - 256

שאַפֿן אַ פֿאַרבונדן זייגער געבן פֿאַר יעדער זייגער

gui_associate אויף d_clock_enabl אויסגעלאשן E

8.6.2. עקסטרע מאָדעס קוויטל

טיש 31. עקסטרע מאָדעס טאַב

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

אַוטפּוץ קאַנפיגיעריישאַן

פאַרשרייַבן רעזולטאַט פון די אַדער אַפּאַראַט

gui_output_re אויף

gister

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_output_re gister_clock

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_output_re gister_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_output_re gister_sclr

קיין SCLR0 SCLR1

אַדער אָפּעראַציע

וואָס אָפּעראַציע זאָל זיין געטאן אויף אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס?

gui_multiplier 1_direction

ADD, SUB, VARIABLE

פעליקייַט ווערט 1
16

באַשרייַבונג
נומער פון מולטיפּליערס צו זיין מוסיף צוזאַמען. וואַלועס זענען 1 אַרויף צו 4. ספּעציפיצירן די ברייט פון די דאַטן אַ [] פּאָרט.

ספּעציפיצירן די ברייט פון די דאַטאַב [] פּאָרט.

ספּעציפיצירן די ברייט פון די רעזולטאַט [] פּאָרט.

אַוועק

סעלעקטירן דעם אָפּציע צו שאַפֿן זייגער געבן

פֿאַר יעדער זייגער.

פעליקייַט ווערט

באַשרייַבונג

אַוועק זייגער0
קיין קיין

סעלעקטירן דעם אָפּציע צו געבן די רעזולטאַט רעגיסטרירן פון די אַדער מאָדולע.
אויסקלייַבן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די זייגער מקור פֿאַר רעזולטאַט רעדזשיסטערז. איר מוזן אויסקלייַבן רעגיסטרירן רעזולטאַט פון די אַדער אַפּאַראַט צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די אַדער רעזולטאַט רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן רעזולטאַט פון די אַדער אַפּאַראַט צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די אַדער רעזולטאַט רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן רעזולטאַט פון די אַדער אַפּאַראַט צו געבן דעם פּאַראַמעטער.

ADD

סעלעקטירן אַדישאַן אָדער כיסער אָפּעראַציע צו דורכפירן פֿאַר די אַוטפּוץ צווישן דער ערשטער און רגע מולטיפּליערס.
· אויסקלייַבן ADD צו דורכפירן אַדישאַן אָפּעראַציע.
· אויסקלייַבן סוב צו דורכפירן כיסער אָפּעראַציע.
· אויסקלייַבן VARIABLE צו נוצן Addnsub1 פּאָרט פֿאַר דינאַמיש אַדישאַן / כיסער קאָנטראָל.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

רעגיסטרירן 'addnsub1' אַרייַנשרייַב

gui_addnsub_ אויף multiplier_reg אויסגעלאשן ister1

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_addnsub_ multiplier_reg ister1_clock

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_addnsub_ multiplier_aclr 1

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_addnsub_ multiplier_sclr 1

קיין SCLR0 SCLR1

וואָס אָפּעראַציע זאָל זיין געטאן אויף אַוטפּוץ פון די רגע פּאָר פון מולטיפּליערס?

gui_multiplier 3_direction

ADD, SUB, VARIABLE

רעגיסטרירן 'addnsub3' אַרייַנשרייַב

gui_addnsub_ אויף multiplier_reg אויסגעלאשן ister3

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_addnsub_ multiplier_reg ister3_clock

זייגער0 זייגער1 זייגער2

פעליקייַט ווערט
אויסגעלאשן זייגער0 קיינער קיין צוגעבן
אַוועק זייגער0

באַשרייַבונג
ווען די VARIABLE ווערט איז אויסגעקליבן: · דרייוו אַדנסוב1 סיגנאַל צו הויך פֿאַר
דערצו אָפּעראַציע. · דרייוו אַדנסוב1 סיגנאַל צו נידעריק פֿאַר
כיסער אָפּעראַציע. איר מוזן אויסקלייַבן מער ווי צוויי מולטיפּליערס צו געבן דעם פּאַראַמעטער.
סעלעקטירן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר די Addnsub1 פּאָרט. איר מוזן אויסקלייַבן VARIABLE פֿאַר וואָס אָפּעראַציע זאָל זיין געטאן אויף אַוטפּוץ פון דער ערשטער פּאָר פון מולטיפּליערס צו געבן דעם פּאַראַמעטער.
סעלעקטירן Clock0, Clock1 אָדער Clock2 צו ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר די אַדנסוב1 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub1' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די addnsub1 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub1' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די addnsub1 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub1' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
סעלעקטירן אַדישאַן אָדער כיסער אָפּעראַציע צו דורכפירן פֿאַר די אַוטפּוץ צווישן די דריט און פערט מולטיפּליערס. · אויסקלייַבן ADD צו דורכפירן אַדישאַן
אָפּעראַציע. · אויסקלייַבן SUB צו דורכפירן כיסער
אָפּעראַציע. · אויסקלייַבן VARIABLE צו נוצן addnsub1
פּאָרט פֿאַר דינאַמיש אַדישאַן / כיסער קאָנטראָל. ווען די VARIABLE ווערט איז אויסגעקליבן: · פאָר די אַדנסוב1 סיגנאַל צו הויך פֿאַר אַדישאַן אָפּעראַציע. · פאָר די אַדנסוב1 סיגנאַל צו נידעריק פֿאַר כיסער אָפּעראַציע. איר מוזן אויסקלייַבן די ווערט 4 פֿאַר וואָס איז די נומער פון מולטיפּליערס? צו געבן דעם פּאַראַמעטער.
סעלעקטירן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר אַדדנסוב3 סיגנאַל. איר מוזן אויסקלייַבן VARIABLE פֿאַר וואָס אָפּעראַציע זאָל זיין געטאן אויף אַוטפּוץ פון די רגע פּאָר פון מולטיפּליערס צו געבן דעם פּאַראַמעטער.
אויסקלייַבן Clock0 , Clock1 אָדער Clock2 צו ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר אַדדנסוב3 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub3′ אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 48

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער
וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

IP דזשענערייטאַד פּאַראַמעטער

ווערט

gui_addnsub_ multiplier_aclr 3

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_addnsub_ multiplier_sclr 3

קיין SCLR0 SCLR1

פּאָלעריטי געבן 'use_subadd'

gui_use_subn אויף

לייגן

אַוועק

8.6.3. Multipliers Tab

טיש 32. Multipliers Tab

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

וואָס איז די

gui_represent

פאַרטרעטונג פֿאָרמאַט ation_a

פֿאַר מולטיפּליערס א ינפּוץ?

אונטערגעשריבן, אומגעצייכנט, וועריאַבאַל

פאַרשרייַבן 'סיגנאַ' אַרייַנשרייַב

gui_register_s אויף

igna

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_register_s igna_clock

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_register_s igna_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_register_s igna_sclr

קיין SCLR0 SCLR1

וואָס איז די

gui_represent

פאַרטרעטונג פֿאָרמאַט ation_b

פֿאַר מולטיפּליערס ב ינפּוץ?

אונטערגעשריבן, אומגעצייכנט, וועריאַבאַל

פאַרשרייַבן 'signb' אַרייַנשרייַב

gui_register_s אויף

ignb

אַוועק

פעליקייַט ווערט NONE
קיינער

באַשרייַבונג
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די addnsub3 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub3' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די addnsub3 רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן 'addnsub3′ אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.

אַוועק

סעלעקטירן דעם אָפּציע צו פאַרקערט די פֿונקציע

פון addnsub אַרייַנשרייַב פּאָרט.

פאָר אַדנסוב צו הויך פֿאַר כיסער אָפּעראַציע.

פאָר אַדנסוב צו נידעריק פֿאַר אַדישאַן אָפּעראַציע.

פעליקייַט ווערט

באַשרייַבונג

UNSIGNED ספּעציפיצירן די פאַרטרעטונג פֿאָרמאַט פֿאַר די מאַלטאַפּלייער א אַרייַנשרייַב.

אַוועק

סעלעקטירן דעם אָפּציע צו געבן סיגנאַ

רעגיסטרירן.

איר מוזן אויסקלייַבן VARIABLE ווערט פֿאַר וואָס איז די פאַרטרעטונג פֿאָרמאַט פֿאַר מולטיפּליערס א ינפּוץ? פּאַראַמעטער צו געבן דעם אָפּציע.

זייגער 0

סעלעקטירן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר סיגנאַ רעגיסטרירן.
איר מוזן אויסקלייַבן רעגיסטרירן `סיגנאַ' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.

קיינער

ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די סיגנאַ רעגיסטרירן.
איר מוזן אויסקלייַבן רעגיסטרירן `סיגנאַ' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.

קיינער

ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די סיגנאַ רעגיסטרירן.
איר מוזן אויסקלייַבן רעגיסטרירן `סיגנאַ' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.

UNSIGNED ספּעציפיצירן די פאַרטרעטונג פֿאָרמאַט פֿאַר די מאַלטאַפּלייער ב אַרייַנשרייַב.

אַוועק

סעלעקטירן דעם אָפּציע צו געבן סיגנב

רעגיסטרירן.

פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

פעליקייַט ווערט

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_register_s ignb_clock

זייגער0 זייגער1 זייגער2

זייגער 0

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_register_s ignb_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_register_s ignb_sclr

קיין SCLR0 SCLR1

אַרייַנשרייַב קאָנפיגוראַטיאָן
פאַרשרייַבן אַרייַנשרייַב א פון די מאַלטאַפּלייער
וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_input_reg אויף

ister_a

אַוועק

gui_input_reg ister_a_clock

זייגער0 זייגער1 זייגער2

קיין קיין
אַוועק זייגער0

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_input_reg ister_a_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_input_reg ister_a_sclr

קיין SCLR0 SCLR1

פאַרשרייַבן אַרייַנשרייַב ב פון די מאַלטאַפּלייער
וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_input_reg אויף

ister_b

אַוועק

gui_input_reg ister_b_clock

זייגער0 זייגער1 זייגער2

גאָרניט קיין אַוועק זייגער0

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_input_reg ister_b_aclr

קיין ACLR0 ACLR1

קיינער

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_input_reg ister_b_sclr

קיין SCLR0 SCLR1

קיינער

מיט וואָס איז די אַרייַנשרייַב א פון די מאַלטאַפּלייער פארבונדן?

גוי_מולטיפּליער מולטיפּליער אַרייַנשרייַב מולטיפּליער

_אַ_אינפֿאָרמאַציע

יבערקוקן קייט אַרייַנשרייַב אַרייַנשרייַב

באַשרייַבונג
איר מוזן אויסקלייַבן VARIABLE ווערט פֿאַר וואָס איז די פאַרטרעטונג פֿאָרמאַט פֿאַר מולטיפּליערס ב ינפּוץ? פּאַראַמעטער צו געבן דעם אָפּציע.
סעלעקטירן Clock0 , Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר סיגנב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן `signb' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די סיגנב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן `signb' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די סיגנב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן `signb' אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
סעלעקטירן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר דאַטן אַ אַרייַנשרייַב ויטאָבוס.
סעלעקטירן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די רעגיסטרירט אַרייַנשרייַב זייגער סיגנאַל פֿאַר דאַטן אַ אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב א פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פון די רעגיסטרירן פֿאַר די דאַטן אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב א פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די רעגיסטרירט סינטשראָנאָוס קלאָר מקור פֿאַר די דאַטן אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב א פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
אויסקלייַבן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר דאַטאַב אַרייַנשרייַב ויטאָבוס.
אויסקלייַבן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די רעגיסטרירט אַרייַנשרייַב זייגער סיגנאַל פֿאַר דאַטאַב אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב ב פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פון די רעגיסטרירן פֿאַר די דאַטאַב אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב ב פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די רעגיסטרירט סינטשראָנאָוס קלאָר מקור פֿאַר די דאַטאַב אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן רעגיסטרירן אַרייַנשרייַב ב פון די מאַלטאַפּלייער צו געבן דעם פּאַראַמעטער.
אויסקלייַבן די אַרייַנשרייַב מקור פֿאַר אַרייַנשרייַב א פון די מאַלטאַפּלייער.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 50

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

סקאַאַוט א רעגיסטרירן קאָנפיגוראַטיאָן

פאַרשרייַבן רעזולטאַט פון די יבערקוקן קייט

gui_scanouta אויף

_רעגיסטרירן

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_scanouta _register_clock k

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_scanouta _register_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_scanouta _register_sclr

קיין SCLR0 SCLR1

8.6.4. פּרעאַדער טאַב

טיש 33. פּרעאַדדער טאַב

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

אויסקלייַבן פּרעאַדער מאָדע

preadder_mo de

פּשוט, קאָעף, אַרייַנשרייַב, קוואַדראַט, קעסיידערדיק

פעליקייַט ווערט

באַשרייַבונג
סעלעקטירן Multiplier אַרייַנשרייַב צו נוצן דאַטן אַ אַרייַנשרייַב ויטאָבוס ווי די מקור צו די מאַלטאַפּלייער. סעלעקט סקאַן קייט אַרייַנשרייַב צו נוצן סקאַן אַרייַנשרייַב ויטאָבוס ווי די מקור צו די מאַלטאַפּלייער און געבן די סקאַנאָוט רעזולטאַט ויטאָבוס. דער פּאַראַמעטער איז בארעכטיגט ווען איר אויסקלייַבן 2, 3 אָדער 4 פֿאַר וואָס איז די נומער פון מולטיפּליערס? פּאַראַמעטער.

אויסגעלאשן זייגער0 קיינער קיין

סעלעקטירן דעם אָפּציע צו געבן רעזולטאַט רעגיסטרירן פֿאַר סקאַנאָטאַ רעזולטאַט ויטאָבוס.
איר מוזן אויסקלייַבן יבערקוקן קייט אַרייַנשרייַב פֿאַר וואָס איז די אַרייַנשרייַב א פון די מאַלטאַפּלייער קאָננעקטעד צו? פּאַראַמעטער צו געבן דעם אָפּציע.
סעלעקטירן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די רעגיסטרי אַרייַנשרייַב זייגער סיגנאַל פֿאַר סקאַנאָוטאַ רעזולטאַט ויטאָבוס.
איר מוזן קער אויף די רעדזשיסטער רעזולטאַט פון די יבערקוקן קייט פּאַראַמעטער צו געבן דעם אָפּציע.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די סקאַנאָוטאַ רעזולטאַט ויטאָבוס.
איר מוזן קער אויף די רעדזשיסטער רעזולטאַט פון די יבערקוקן קייט פּאַראַמעטער צו געבן דעם אָפּציע.
ספּעציפיצירט די רעגיסטרירט סינטשראָנאָוס קלאָר מקור פֿאַר די סקאַנאָוטאַ רעזולטאַט ויטאָבוס.
איר מוזן אויסקלייַבן רעגיסטרירן רעזולטאַט פון די יבערקוקן קייט פּאַראַמעטער צו געבן דעם אָפּציע.

פעליקייַט ווערט
פּשוט

באַשרייַבונג
ספּעציפיצירט די אָפּעראַציע מאָדע פֿאַר פּריידער מאָדולע. פּשוט: דעם מאָדע בייפּאַס די פּריידער. דאָס איז די פעליקייַט מאָדע. COEF: דעם מאָדע ניצט די רעזולטאַט פון די פּריידער און קאָעפסעל אַרייַנשרייַב ויטאָבוס ווי די ינפּוץ צו די מאַלטאַפּלייער. אַרייַנשרייַב: דעם מאָדע ניצט די רעזולטאַט פון די פּריידער און דאַטאַק אַרייַנשרייַב ויטאָבוס ווי די ינפּוץ צו די מאַלטאַפּלייער. קוואַדראַט: דעם מאָדע ניצט די רעזולטאַט פון די פּריידער ווי ביידע ינפּוץ צו די מאַלטאַפּלייער.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

אויסקלייַבן פּריידער ריכטונג

gui_preadder ADD,

_דירעקטיאָן

SUB

ווי ברייט זאָל די C width_c אַרייַנשרייַב בוסעס זיין?

1 - 256

דאַטאַ C אַרייַנשרייַב רעגיסטרירן קאָנפיגוראַטיאָן

פאַרשרייַבן דאַטן אַרייַנשרייַב

gui_datac_inp אויף

ut_register

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_datac_inp ut_register_cl ock

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_datac_inp ut_register_a clr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_datac_inp ut_register_sc lr

קיין SCLR0 SCLR1

קאָואַפישאַנץ
ווי ברייט זאָל די קויף ברייט זיין?

width_coef

1 - 27

Coef רעגיסטרירן קאָנפיגוראַטיאָן

רעגיסטרירן די קאָעפסעל אַרייַנשרייַב

gui_coef_regi אויף

ster

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_coef_regi ster_clock

זייגער0 זייגער1 זייגער2

פעליקייַט ווערט
ADD
16

באַשרייַבונג
קעסיידערדיק: דעם מאָדע ניצט דאַטן אַ אַרייַנשרייַב ויטאָבוס מיט פּריידער בייפּאַסט און קאָעפסעל אַרייַנשרייַב ויטאָבוס ווי די ינפּוץ צו די מאַלטאַפּלייער.
ספּעציפיצירט די אָפּעראַציע פון די פּריידער. צו געבן דעם פּאַראַמעטער, אויסקלייַבן די פאלגענדע פֿאַר סעלעקט פּרעאַדער מאָדע: · COEF · ינפּוט · קוואַדראַט אָדער · קעסיידערדיק
ספּעציפיצירט די נומער פון ביטן פֿאַר C אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן אַרייַנשרייַב פֿאַר סעלעקט פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.

אויף זייגער 0 קיין קיין

סעלעקטירן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר דאַטאַק אַרייַנשרייַב ויטאָבוס. איר מוזן שטעלן ינפּוט צו סעלעקט פּרעאַדדער מאָדע פּאַראַמעטער צו געבן דעם אָפּציע.
סעלעקטירן Clock0, Clock1 אָדער Clock2 צו ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר די דאַטן אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן דאַטאַק אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די דאַטאַאַק אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן דאַטאַק אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די דאַטאַק אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן דאַטאַק אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.

ספּעציפיצירט די נומער פון ביטן פֿאַר

קאָעפסעל אַרייַנשרייַב ויטאָבוס.

איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.

אויף זייגער 0

סעלעקטירן דעם אָפּציע צו געבן אַרייַנשרייַב רעגיסטרירן פֿאַר קאָעפסעל אַרייַנשרייַב ויטאָבוס. איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.
אויסקלייַבן Clock0, Clock1 אָדער Clock2 צו ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר קאָעפסעל אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן די קאָעפסעל אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
פארבליבן...

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 52

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער
וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

IP דזשענערייטאַד פּאַראַמעטער

ווערט

gui_coef_regi ster_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב

gui_coef_regi ster_sclr

קיין SCLR0 SCLR1

קאָעפפיסיענט_0 קאַנפיגיעריישאַן

coef0_0 צו coef0_7

0x00000 0xFFFFFFF

קאָעפפיסיענט_1 קאַנפיגיעריישאַן

coef1_0 צו coef1_7

0x00000 0xFFFFFFF

קאָעפפיסיענט_2 קאַנפיגיעריישאַן

coef2_0 צו coef2_7

0x00000 0xFFFFFFF

קאָעפפיסיענט_3 קאַנפיגיעריישאַן

coef3_0 צו coef3_7

0x00000 0xFFFFFFF

8.6.5. אַקיומיאַלאַטאָר טאַב

טיש 34. אַקיומיאַלאַטאָר טאַב

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

געבן אַקיומיאַלאַטאָר?

אַקיומיאַלאַטאָר

יא ניין

וואָס איז דער טיפּ פון אַקיומיאַליישאַן?

accum_directi ADD,

SUB

פעליקייַט ווערט NONE
קיינער
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

באַשרייַבונג
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די קאָעפסעל אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן די קאָעפסעל אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די קאָעפסעל אַרייַנשרייַב רעגיסטרירן. איר מוזן אויסקלייַבן רעגיסטרירן די קאָעפסעל אַרייַנשרייַב צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די קאָואַפישאַנט וואַלועס פֿאַר דעם ערשטער מאַלטאַפּלייער. די נומער פון ביטן מוזן זיין די זעלבע ווי ספּעסיפיעד אין ווי ברייט זאָל די קאָוף ברייט זיין? פּאַראַמעטער. איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די קאָואַפישאַנט וואַלועס פֿאַר דעם רגע מאַלטאַפּלייער. די נומער פון ביטן מוזן זיין די זעלבע ווי ספּעסיפיעד אין ווי ברייט זאָל די קאָוף ברייט זיין? פּאַראַמעטער. איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די קאָואַפישאַנט וואַלועס פֿאַר דעם דריט מאַלטאַפּלייער. די נומער פון ביטן מוזן זיין די זעלבע ווי ספּעסיפיעד אין ווי ברייט זאָל די קאָוף ברייט זיין? פּאַראַמעטער. איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.
ספּעציפיצירט די קאָואַפישאַנט וואַלועס פֿאַר דעם פערט מאַלטאַפּלייער. די נומער פון ביטן מוזן זיין די זעלבע ווי ספּעסיפיעד אין ווי ברייט זאָל די קאָוף ברייט זיין? פּאַראַמעטער. איר מוזן אויסקלייַבן COEF אָדער CONSTANT פֿאַר פּרעאַדדער מאָדע צו געבן דעם פּאַראַמעטער.

פעליקייַט ווערט NO
ADD

באַשרייַבונג
סעלעקטירן יאָ צו געבן די אַקיומיאַלאַטאָר. איר מוזן אויסקלייַבן רעגיסטרירן רעזולטאַט פון אַדער אַפּאַראַט ווען איר נוצן אַקיומיאַלאַטאָר שטריך.
ספּעציפיצירט די אָפּעראַציע פון די אַקיומיאַלאַטאָר: · ADD פֿאַר אַדישאַן אָפּעראַציע · סוב פֿאַר כיסער אָפּעראַציע. איר מוזן אויסקלייַבן יאָ פֿאַר געבן אַקיומיאַלאַטאָר? פּאַראַמעטער צו געבן דעם אָפּציע.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער
Preload Constant געבן פּרעלאָאַד קעסיידערדיק

IP דזשענערייטאַד פּאַראַמעטער

ווערט

gui_ena_prelo אויף

ad_const

אַוועק

וואָס איז די אַרייַנשרייַב פון אָנקלייַבן פּאָרט קאָננעקטעד צו?

gui_accumula ACCUM_SLOAD, טע_פּאָרט_סעלעקט SLOAD_ACCUM

אויסקלייַבן ווערט פֿאַר פּרעלאָאַד לאָודקאָנסט_וואַל 0 - 64

קעסיידערדיק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_accum_sl oad_register_ זייגער

זייגער0 זייגער1 זייגער2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_accum_sl oad_register_ aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_accum_sl oad_register_ sclr

קיין SCLR0 SCLR1

געבן טאָפּל אַקיומיאַלאַטאָר

gui_double_a אויף

ccum

אַוועק

פעליקייַט ווערט

באַשרייַבונג

אַוועק

געבן די accum_sload or

sload_accum סיגנאַלז און רעגיסטרירן אַרייַנשרייַב

צו דינאַמיקאַללי אויסקלייַבן די אַרייַנשרייַב צו די

אַקיומיאַלייטער.

ווען accum_sload איז נידעריק אָדער sload_accum, די מאַלטאַפּלייער רעזולטאַט איז קאָרמען אין די אַקיומיאַלאַטאָר.

ווען accum_sload איז הויך אָדער sload_accum, אַ באַניצער ספּעסיפיעד פּרעלאָאַד קעסיידערדיק איז קאָרמען אין די אַקיומיאַלאַטאָר.

איר מוזן אויסקלייַבן יאָ פֿאַר געבן אַקיומיאַלאַטאָר? פּאַראַמעטער צו געבן דעם אָפּציע.

ACCUM_SL OAD

ספּעציפיצירט די נאַטור פון accum_sload / sload_accum סיגנאַל.
ACCUM_SLOAD: פאָר accum_sload נידעריק צו מאַסע די מאַלטאַפּלייער רעזולטאַט צו די אַקיומיאַלאַטאָר.
SLOAD_ACCUM: פאָר sload_accum הויך צו מאַסע די מאַלטאַפּלייער רעזולטאַט צו די אַקיומיאַלאַטאָר.
איר מוזן אויסקלייַבן געבן פּרעלאָאַד קעסיידערדיק אָפּציע צו געבן דעם פּאַראַמעטער.

ספּעציפיצירן די פּריסעט קעסיידערדיק ווערט.

דער ווערט קענען זיין 2N ווו N איז די פּריסעט קעסיידערדיק ווערט.

ווען N = 64, עס רעפּראַזענץ אַ קעסיידערדיק נול.

איר מוזן אויסקלייַבן געבן פּרעלאָאַד קעסיידערדיק אָפּציע צו געבן דעם פּאַראַמעטער.

זייגער 0

אויסקלייַבן Clock0, Clock1 אָדער Clock2 צו ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר accum_sload/sload_accum רעגיסטרירן.
איר מוזן אויסקלייַבן געבן פּרעלאָאַד קעסיידערדיק אָפּציע צו געבן דעם פּאַראַמעטער.

קיינער

ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די accum_sload/sload_accum רעגיסטרירן.
איר מוזן אויסקלייַבן געבן פּרעלאָאַד קעסיידערדיק אָפּציע צו געבן דעם פּאַראַמעטער.

קיינער

ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די accum_sload/sload_accum רעגיסטרירן.
איר מוזן אויסקלייַבן געבן פּרעלאָאַד קעסיידערדיק אָפּציע צו געבן דעם פּאַראַמעטער.

אַוועק

ינייבאַלז די טאָפּל אַקיומיאַלאַטאָר רעגיסטרירן.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 54

שיקן באַמערקונגען

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.6.6. סיסטאָליק / טשאַינאָוט טאַב

טיש 35. סיסטאָליק / טשאַינאָוט אַדער טאַב

פּאַראַמעטער געבן טשאַינאָוט אַדער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

chainout_add יאָ,

ניין

וואָס איז די טיפּ פון קייטאַוט אַדער אָפּעראַציע?

chainout_add ADD,

er_direction

SUB

געבן 'נעגאַטע' אַרייַנשרייַב פֿאַר טשאַינאָוט אַדער?

פּאָרט_נעגאַטע

PORT_USED, PORT_UNUSED

רעגיסטרירן `נעגאַטע' אַרייַנשרייַב? negate_regist er

UNREGISTERED, CLOCK0, CLOCK1, CLOCK2, CLOCK3

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

negate_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

negate_sclr

קיין SCLR0 SCLR1

סיסטאָליק פאַרהאַלטן
געבן סיסטאָליק פאַרהאַלטן רעדזשיסטערז

gui_systolic_d אויף

עליי

אַוועק

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_systolic_d CLOCK0,

elay_clock

זייגער 1,

פעליקייַט ווערט
ניין

באַשרייַבונג
סעלעקטירן יאָ צו געבן טשאַינאָוט אַדער מאָדולע.

ADD

ספּעציפיצירט די קייטאַוט אַדער אָפּעראַציע.
פֿאַר כיסער אָפּעראַציע, SIGNED מוזן זיין אויסגעקליבן פֿאַר וואָס איז די פאַרטרעטונג פֿאָרמאַט פֿאַר מולטיפּליערס א ינפּוץ? און וואָס איז די פאַרטרעטונג פֿאָרמאַט פֿאַר מולטיפּליערס ב ינפּוץ? אין די Multipliers קוויטל.

PORT_UN געוויינט

סעלעקטירן PORT_USED צו געבן די נעגאַטיוו אַרייַנשרייַב סיגנאַל.
דער פּאַראַמעטער איז פאַרקריפּלט ווען טשאַינאָוט אַדער איז פאַרקריפּלט.

נישט רעגיסטרירט

צו געבן די אַרייַנשרייַב רעגיסטרירן פֿאַר ניגייט אַרייַנשרייַב סיגנאַל און ספּעציפיצירן די אַרייַנשרייַב זייגער סיגנאַל פֿאַר ניגייט רעגיסטרירן.
אויסקלייַבן UNREGISTERED אויב די נעגאַטיוו אַרייַנשרייַב רעגיסטרירן צו איז ניט דארף
דער פּאַראַמעטער איז פאַרקריפּלט ווען איר אויסקלייַבן:
· ניין פֿאַר געבן טשאַינאָוט אַדער אָדער
· PORT_UNUSED פֿאַר געבן 'נעגאַטע' אַרייַנשרייַב פֿאַר טשאַינאָוט אַדער? פּאַראַמעטער אָדער

קיינער

ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די נעגאַטיוו רעגיסטרירן.
דער פּאַראַמעטער איז פאַרקריפּלט ווען איר אויסקלייַבן:
· ניין פֿאַר געבן טשאַינאָוט אַדער אָדער
· PORT_UNUSED פֿאַר געבן 'נעגאַטע' אַרייַנשרייַב פֿאַר טשאַינאָוט אַדער? פּאַראַמעטער אָדער

קיינער

ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די נעגאַטיוו רעגיסטרירן.
דער פּאַראַמעטער איז פאַרקריפּלט ווען איר אויסקלייַבן:
· ניין פֿאַר געבן טשאַינאָוט אַדער אָדער
· PORT_UNUSED פֿאַר געבן 'נעגאַטע' אַרייַנשרייַב פֿאַר טשאַינאָוט אַדער? פּאַראַמעטער אָדער

אַוועק CLOCK0

סעלעקטירן דעם אָפּציע צו געבן סיסטאָליק מאָדע. דער פּאַראַמעטער איז בארעכטיגט ווען איר אויסקלייַבן 2, אָדער 4 פֿאַר וואָס איז די נומער פון מולטיפּליערס? פּאַראַמעטער. איר מוזן געבן די רעדזשיסטער רעזולטאַט פון די אַדער אַפּאַראַט צו נוצן די סיסטאָליק פאַרהאַלטן רעדזשיסטערז.
ספּעסיפיעס די אַרייַנשרייַב זייגער סיגנאַל פֿאַר סיסטאָליק פאַרהאַלטן רעגיסטרירן.
פארבליבן...

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער

IP דזשענערייטאַד פּאַראַמעטער

ווערט

זייגער 2,

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_systolic_d elay_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_systolic_d elay_sclr

קיין SCLR0 SCLR1

פעליקייַט ווערט
קיינער
קיינער

באַשרייַבונג
איר מוזן אויסקלייַבן געבן סיסטאָליק פאַרהאַלטן רעדזשיסטערז צו געבן דעם אָפּציע.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פֿאַר די סיסטאָליק פאַרהאַלטן רעגיסטרירן. איר מוזן אויסקלייַבן געבן סיסטאָליק פאַרהאַלטן רעדזשיסטערז צו געבן דעם אָפּציע.
ספּעציפיצירט די סינטשראָנאָוס קלאָר מקור פֿאַר די סיסטאָליק פאַרהאַלטן רעגיסטרירן. איר מוזן אויסקלייַבן געבן סיסטאָליק פאַרהאַלטן רעדזשיסטערז צו געבן דעם אָפּציע.

8.6.7. פּייפּליינינג טאַב

טיש 36. פּייפּליינינג טאַב

פּאַראַמעטער פּייפּלינינג קאַנפיגיעריישאַן

IP דזשענערייטאַד פּאַראַמעטער

ווערט

צי איר ווילן צו לייגן רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב?

gui_pipelining ניין, יאָ

פעליקייַט ווערט
ניין

ביטע ספּעציפיצירן די

לייטאַנסי

נומער פון לייטאַנסי זייגער

סייקאַלז

קיין ווערט העכער 0 ווי 0

וואָס איז דער מקור פֿאַר זייגער אַרייַנשרייַב?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

וואָס איז דער מקור פֿאַר ייסינגקראַנאַס קלאָר אַרייַנשרייַב?

gui_input_late ncy_aclr

קיין ACLR0 ACLR1

וואָס איז דער מקור פֿאַר סינטשראָנאָוס קלאָר אַרייַנשרייַב?

gui_input_late ncy_sclr

קיין SCLR0 SCLR1

זייגער 0 קיין קיין

באַשרייַבונג
סעלעקטירן יאָ צו געבן אַן נאָך מדרגה פון רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב סיגנאַלז. איר מוזן ספּעציפיצירן אַ ווערט גרעסער ווי 0 פֿאַר ביטע ספּעציפיצירן די נומער פון לייטאַנסי זייגער סייקאַלז פּאַראַמעטער.
ספּעציפיצירט די געבעטן לייטאַנסי אין זייגער סייקאַלז. איין מדרגה פון רערנ - ליניע רעגיסטרירן = 1 לייטאַנסי אין זייגער ציקל. איר מוזן אויסקלייַבן יאָ פֿאַר צי איר ווילן צו לייגן רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב? צו געבן דעם אָפּציע.
אויסקלייַבן Clock0, Clock1 אָדער Clock2 צו געבן און ספּעציפיצירן די רערנ - ליניע רעגיסטרירן אַרייַנשרייַב זייגער סיגנאַל. איר מוזן אויסקלייַבן יאָ פֿאַר צי איר ווילן צו לייגן רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב? צו געבן דעם אָפּציע.
ספּעציפיצירט די ייסינגקראַנאַס קלאָר מקור פון די רעגיסטרירן פֿאַר די נאָך רערנ - ליניע רעגיסטרירן. איר מוזן אויסקלייַבן יאָ פֿאַר צי איר ווילן צו לייגן רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב? צו געבן דעם אָפּציע.
ספּעציפיצירט די רעגיסטרירט סינטשראָנאָוס קלאָר מקור פֿאַר די נאָך רערנ - ליניע רעגיסטרירן. איר מוזן אויסקלייַבן יאָ פֿאַר צי איר ווילן צו לייגן רערנ - ליניע רעגיסטרירן צו די אַרייַנשרייַב? צו געבן דעם אָפּציע.

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 56

שיקן באַמערקונגען

683490 | 2020.10.05 שיקן באַמערקונגען

9. ALTMEMMULT (מעמאָרי-באזירט קאַנסטאַנט קאָואַפישאַנט מולטיפּליער) IP קאָר

אכטונג:

ינטעל האט אַוועקגענומען די שטיצן פון דעם IP אין Intel Quartus Prime Pro Edition ווערסיע 20.3. אויב די IP האַרץ אין דיין פּלאַן טאַרגאַץ דעוויסעס אין Intel Quartus Prime Pro Edition, איר קענען פאַרבייַטן די IP מיט LPM_MULT Intel FPGA IP אָדער שייַעך-דזשענערירן די IP און צונויפנעמען דיין פּלאַן מיט Intel Quartus Prime Standard Edition ווייכווארג.

די ALTMEMMULT IP האַרץ איז גענוצט צו שאַפֿן זכּרון-באזירט מולטיפּליערס ניצן די אָנטששיפּ זכּרון בלאַקס געפֿונען אין Intel FPGAs (מיט M512, M4K, M9K און MLAB זכּרון בלאַקס). די IP האַרץ איז נוציק אויב איר טאָן ניט האָבן גענוג רעסורסן צו ינסטרומענט די מולטיפּליערס אין לאָגיק עלעמענטן (לעס) אָדער דעדאַקייטאַד מאַלטאַפּלייער רעסורסן.
די ALTMEMMULT IP האַרץ איז אַ סינטשראָנאָוס פונקציע וואָס ריקווייערז אַ זייגער. די ALTMEMMULT IP האַרץ ימפּלאַמאַנץ אַ מאַלטאַפּלייער מיט דער קלענסטער טרופּוט און לייטאַנסי מעגלעך פֿאַר אַ געגעבן גאַנג פון פּאַראַמעטערס און ספּעסאַפאַקיישאַנז.
די פאלגענדע פיגור ווייזט די פּאָרץ פֿאַר די ALTMEMMULT IP האַרץ.

פיגורע 21. ALTMEMMULT פּאָרץ

ALTMEMMULT

data_in[] sload_data coeff_in[]

רעזולטאַט[] רעזולטאַט_וואַליד לאָוד_דאָנע

sload_coeff

סקלר זייגער
ינסט

פֿאַרבונדענע אינפֿאָרמאַציע פֿעיִקייטן אויף בלאַט 71

9.1. פֿעיִקייטן
די ALTMEMMULT IP האַרץ אָפפערס די פאלגענדע פֿעיִקייטן: · קריייץ בלויז זכּרון-באזירט מולטיפּליערס ניצן אויף-שפּאָן זכּרון בלאַקס געפֿונען אין
Intel FPGAs · שטיצט דאַטן ברייט פון 1 ביץ · שטיצט געחתמעט און אַנסיינד דאַטן פאַרטרעטונג פֿאָרמאַט · שטיצט פּייפּליין מיט פאַרפעסטיקט רעזולטאַט לייטאַנסי

ISO 9001:2015 רעגיסטרירט

9. ALTMEMMULT (מעמאָרי-באזירט קעסיידערדיק קאָואַפישאַנט מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX
· סטאָרז מאַלטאַפּאַלז קאַנסטאַנץ אין טראַפ-אַקסעס זכּרון (באַראַן)
· גיט אַן אָפּציע צו סעלעקטירן דעם טיפּ פון באַראַן בלאָק
· סופּפּאָרץ אַפּשאַנאַל סינטשראָנאָוס קלאָר און מאַסע-קאָנטראָל אַרייַנשרייַב פּאָרץ
9.2. Verilog HDL פּראָוטאַטייפּ
די פאלגענדע Verilog HDL פּראָוטאַטייפּ איז ליגן אין די Verilog Design File (.וו) אַלטעראַ_מף.וו אין די eda סינטעז וועגווייַזער.
מאָדולע אַלטמעממולט #( פּאַראַמעטער קאָעפף_רעפּרעסענטאַטיאָן = "געשריבן", פּאַראַמעטער קאָואַפישאַנט0 = "אַניוזד", פּאַראַמעטער דאַטאַ_רעפּרעסענטאַטיאָן = "געשריבן", פּאַראַמעטער בדעה_דעוויסע_פאַמילי = "אַניוזד", פּאַראַמעטער מאַקס_קלאָקק_סיקלעס_פּער_רעסולט = 1, פּאַראַמעטער נומער_פון_קאָעפפיסיענט = 1, פּאַראַמעטער ראַמ_בלאָק", פּאַראַמעטער = "AUTO total_latency = 1, פּאַראַמעטער ברייט_ק = 1, פּאַראַמעטער ברייט_ד = 1, פּאַראַמעטער ברייט_ר = 1, פּאַראַמעטער ברייט_ס = 1, פּאַראַמעטער לפּם_טיפּ = "אַלטמעממולט", פּאַראַמעטער לפּם_הינט = "אַניוזד") ( אַרייַנשרייַב דראָט זייגער, אַרייַנשרייַב דראָט [ווידטה_ק-1: 0]coeff_in, input wire [width_d-1:0] data_in, output wire load_done, output wire [width_r-1:0] result, output wire result_valid, input wire sclr, input wire [width_s-1:0] sel, input דראָט סלאָאַד_קאָעפף, אַרייַנשרייַב דראָט סלאָאַד_דאַטאַ)/* סינטעז syn_black_box=1 */; ענדמאָדול
9.3. VHDL קאָמפּאָנענט דעקלאַראַציע
די VHDL קאָמפּאָנענט דעקלאַראַציע איז ליגן אין די VHDL פּלאַן File (.והד) אַלטעראַ_מף_קאָמפּאָנענטס.ווהד אין די ליבראַריעסווהדלאַלטעראַ_מף וועגווייַזער.
קאָמפּאָנענט אַלטמעממולט דזשאַנעריק (קאָעפף_רעפּרעסענטאַטיאָן: שטריקל:= "געשריבן"; קאָעפפיסיענט0: שטריקל:= "אַניוזד"; דאַטן_רעפּרעסענטאַטיאָן: שטריקל:= "געשריבן"; בדעה_דיווייס_פאַמילי: שטריקל:= "אַניוזד"; מאַקס_קלאָקק_סיקלעס_פּער_רעזולטאַט: נאַטירלעך נומער:= נאַטוראַל קאָאָ: := 1; ram_block_type := "AUTO" "אַלטמעממולט"); פּאָרט (זייגער: אין סטד_לאָגיק; קאָעפף: אין סטד_לאָגיק_וועקטאָר (ברייט_ק-1 אַראָפּ צו 1):= (אנדערע => '1'); דאַטן_ין: אין סטד_לאָגיק_וועקטאָר (ברייט_ד-0 אַראָפּ צו 0);

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 58

שיקן באַמערקונגען

9. ALTMEMMULT (מעמאָרי-באזירט קעסיידערדיק קאָואַפישאַנט מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

load_done:out std_logic; רעזולטאַט: אויס סטד_לאָגיק_וועקטאָר (ברייט_ר-1 אַראָפּ צו 0); רעזולטאַט_וואַליד: אויס סטד_לאָגיק; sclr:in std_logic:= '0'; סעל: אין סטד_לאָגיק_וועקטאָר (ברייט_ס-1 אַראָפּ צו 0) := (אנדערע => '0'); sload_coeff: אין std_logic:= '0'; סלאָאַד_דאַטאַ: אין סטד_לאָגיק:= '0'); סוף קאָמפּאָנענט;

9.4. פּאָרץ

די פאלגענדע טישן רשימה די אַרייַנשרייַב און רעזולטאַט פּאָרץ פֿאַר די ALTMEMMULT IP האַרץ.

טיש 37. ALTMEMMULT ינפּוט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

זייגער

יא

זייגער אַרייַנשרייַב צו די מאַלטאַפּלייער.

coeff_in[]

ניין

קאָואַפישאַנט אַרייַנשרייַב פּאָרט פֿאַר די מאַלטאַפּלייער. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_C פּאַראַמעטער ווערט.

דאַטן_אין[]

יא

דאַטן אַרייַנשרייַב פּאָרט צו די מאַלטאַפּלייער. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_D פּאַראַמעטער ווערט.

sclr

ניין

סינטשראָנאָוס קלאָר אַרייַנשרייַב. אויב אַניוזד, די פעליקייַט ווערט איז אַקטיוו הויך.

סעל[]

ניין

פאַרפעסטיקט קאָואַפישאַנט סעלעקציע. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_S

פּאַראַמעטער ווערט.

sload_coeff

ניין

סינטשראָנאָוס מאַסע קאָואַפישאַנט אַרייַנשרייַב פּאָרט. ריפּלייסיז די קראַנט אויסגעקליבן קאָואַפישאַנט ווערט מיט די ווערט ספּעסיפיעד אין די coeff_in אַרייַנשרייַב.

sload_data

ניין

סינטשראָנאָוס מאַסע דאַטן אַרייַנשרייַב פּאָרט. סיגנאַל אַז ספּעציפיצירט נייַ קייפל אָפּעראַציע און קאַנסאַלז קיין יגזיסטינג קייפל אָפּעראַציע. אויב די MAX_CLOCK_CYCLES_PER_RESULT פּאַראַמעטער האט אַ ווערט פון 1, די sload_data אַרייַנשרייַב פּאָרט איז איגנאָרירט.

טיש 38. אַלטמעממולט רעזולטאַט פּאָרץ

פּאָרט נאָמען

פארלאנגט

באַשרייַבונג

רעזולטאַט[]

יא

מולטיפּליער רעזולטאַט פּאָרט. די גרייס פון דעם אַרייַנשרייַב פּאָרט דעפּענדס אויף די WIDTH_R פּאַראַמעטער ווערט.

result_valid

יא

ינדיקייץ ווען דער רעזולטאַט איז דער גילטיק רעזולטאַט פון אַ גאַנץ קייפל. אויב דער MAX_CLOCK_CYCLES_PER_RESULT פּאַראַמעטער האט אַ ווערט פון 1, דער רעזולטאַט_וואַליד רעזולטאַט פּאָרט איז נישט געניצט.

load_done

ניין

ינדיקייץ ווען די נייַ קאָואַפישאַנט האט פאַרטיק לאָודינג. דער load_done סיגנאַל באַשטעטיקט ווען אַ נייַ קאָואַפישאַנט איז פאַרטיק לאָודינג. אויב די לאָוד_דאָנע סיגנאַל איז הויך, קיין אנדערע קאָואַפישאַנט ווערט קענען זיין לאָודיד אין די זכּרון.

9.5. פּאַראַמעטערס

די פאלגענדע טיש ליסטעד די פּאַראַמעטערס פֿאַר די ALTMEMMULT IP האַרץ.

טיש 39.
WIDTH_D WIDTH_C

ALTMEMMULT פּאַראַמעטערס
פּאַראַמעטער נאָמען

טיפּ פארלאנגט

באַשרייַבונג

ינטאַדזשער יאָ

ספּעציפיצירט די ברייט פון די data_in[] פּאָרט.

ינטאַדזשער יאָ

ספּעציפיצירט די ברייט פון די coeff_in[] פּאָרט. פאָרזעצן…

שיקן באַמערקונגען

Intel FPGA ינטעגער אַריטמעטיק IP קאָרעס באַניצער גייד 59

9. ALTMEMMULT (מעמאָרי-באזירט קעסיידערדיק קאָואַפישאַנט מולטיפּליער) IP קאָר 683490 | 2020.10.05/XNUMX/XNUMX

פּאַראַמעטער נאָמען WIDTH_R WIDTH

דאָקומענטן / רעסאָורסעס

ינטעל FPGA ינטעגער אַריטמעטיק יפּ קאָרעס [pdfבאַניצער גייד
FPGA ינטעגער אַריטמעטיק IP קאָרעס, ינטעגער אַריטמעטיק IP קאָרעס, אַריטמעטיק IP קאָרעס, IP קאָרעס