intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu

İçindekiler saklamak

1 FPGA Tamsayı Aritmetik IP Çekirdekleri

FPGA Tamsayı Aritmetik IP Çekirdekleri

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu
Intel® Quartus® Prime Design Suite için güncellendi: 20.3

Çevrimiçi Sürüm Geri Bildirim Gönder

UG-01063

Kimlik: 683490 Sürüm: 2020.10.05

İçindekiler
İçindekiler
1. Intel FPGA Tam Sayı Aritmetik IP Çekirdekleri………………………………………………………………….. 5
2. LPM_COUNTER (Sayaç) IP Çekirdeği………………………………………………………………………….. 7 2.1. Özellikler…………………………………………………………………………………………………7 2.2. Verilog HDL Prototipi………………………………………………………………………………….. 8 2.3. VHDL Bileşen Beyanı……………………………………………………………………….8 2.4. VHDL LIBRARY_USE Beyanı……………………………………………………………………… 9 2.5. Limanlar………………………………………………………………………………………………………..9 2.6. Parametreler…………………………………………………………………………………………… 10
3. LPM_DIVIDE (Bölücü) Intel FPGA IP Çekirdeği……………………………………………………………….. 12 3.1. Özellikler………………………………………………………………………………………………. 12 3.2. Verilog HDL Prototipi……………………………………………………………………………… 12 3.3. VHDL Bileşen Beyanı……………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 13 3.5. Limanlar…………………………………………………………………………………………………… 13 3.6. Parametreler…………………………………………………………………………………………… 14
4. LPM_MULT (Çarpan) IP Çekirdeği……………………………………………………………………………. 16 4.1. Özellikler………………………………………………………………………………………………. 16 4.2. Verilog HDL Prototipi……………………………………………………………………………… 17 4.3. VHDL Bileşen Beyanı……………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 17 4.5. Sinyaller………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V ve Intel Cyclone 10 LP Cihazlarına İlişkin Parametreler…………… 18 4.6.1. Genel Sekme……………………………………………………………………………………18 4.6.2. Genel 2 Sekme……………………………………………………………………………… 19 4.6.3. Boru Hattı Sekmesi………………………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX Cihazlarına ilişkin parametreler……….. 20 4.7.1. Genel Sekme…………………………………………………………………………………20 4.7.2. Genel 2 Sekme……………………………………………………………………………… 20 4.7.3. Boru hattı……………………………………………………………………………………21
5. LPM_ADD_SUB (Toplayıcı/Çıkarıcı)…………………………………………………………………… 22 5.1. Özellikler………………………………………………………………………………………………. 22 5.2. Verilog HDL Prototipi……………………………………………………………………………… 23 5.3. VHDL Bileşen Beyanı……………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 23 5.5. Limanlar…………………………………………………………………………………………………… 23 5.6. Parametreler…………………………………………………………………………………………… 24
6. LPM_COMPARE (Karşılaştırıcı)……………………………………………………………………………… 26 6.1. Özellikler………………………………………………………………………………………………. 26 6.2. Verilog HDL Prototipi……………………………………………………………………………… 27 6.3. VHDL Bileşen Beyanı……………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 27 6.5. Limanlar…………………………………………………………………………………………………… 27 6.6. Parametreler…………………………………………………………………………………………… 28

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 2

Geri bildirim gönder

İçindekiler

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Çekirdeği…………………………………… 30
7.1. ALTECC Kodlayıcı Özellikleri…………………………………………………………………………..31 7.2. Verilog HDL Prototipi (ALTECC_ENCODER)……………………………………………………. 32 7.3. Verilog HDL Prototipi (ALTECC_DECODER)……………………………………………………. 32 7.4. VHDL Bileşen Bildirimi (ALTECC_ENCODER)………………………………………………33 7.5. VHDL Bileşen Bildirimi (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 33 7.7. Kodlayıcı Bağlantı Noktaları………………………………………………………………………………………… 33 7.8. Dekoder Bağlantı Noktaları………………………………………………………………………………………34 7.9. Enkoder Parametreleri…………………………………………………………………………………… 34 7.10. Kod Çözücü Parametreleri ……………………………………………………………………………… 35
8. Intel FPGA Çarpma Toplayıcı IP Çekirdeği………………………………………………………………………. 36
8.1. Özellikler………………………………………………………………………………………………. 37 8.1.1. Ön toplayıcı…………………………………………………………………………………….. 38 8.1.2. Sistolik Gecikme Kaydı…………………………………………………………………….. 40 8.1.3. Ön Yük Sabiti………………………………………………………………………… 43 8.1.4. Çift Akümülatör……………………………………………………………………… 43
8.2. Verilog HDL Prototipi……………………………………………………………………………… 44 8.3. VHDL Bileşen Beyanı……………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………. 44 8.5. Sinyaller………………………………………………………………………………………………… 44 8.6. Parametreler…………………………………………………………………………………………… 47
8.6.1. Genel Sekme…………………………………………………………………………………47 8.6.2. Ekstra Modlar Sekmesi…………………………………………………………………………….. 47 8.6.3. Çarpanlar Sekmesi……………………………………………………………………………….. 49 8.6.4. Preader Sekmesi…………………………………………………………………………………. 51 8.6.5. Akümülatör Sekmesi…………………………………………………………………………….. 53 8.6.6. Sistolik/Zincirleme Sekmesi……………………………………………………………………. 55 8.6.7. Pipelining Sekmesi……………………………………………………………………………… 56
9. ALTMEMMULT (Bellek Tabanlı Sabit Katsayı Çarpanı) IP Çekirdeği…………………… 57
9.1. Özellikler………………………………………………………………………………………………. 57 9.2. Verilog HDL Prototipi……………………………………………………………………………… 58 9.3. VHDL Bileşen Beyanı……………………………………………………………………….. 58 9.4. Limanlar…………………………………………………………………………………………………… 59 9.5. Parametreler…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Çarp-Biriktir) IP Çekirdeği………………………………………………… 61
10.1. Özellikler…………………………………………………………………………………………….. 62 10.2. Verilog HDL Prototipi………………………………………………………………………………..62 10.3. VHDL Bileşen Beyanı……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Beyanı……………………………………………………………………63 10.5. Limanlar………………………………………………………………………………………………. 63 10.6. Parametreler………………………………………………………………………………………. 64
11. ALTMULT_ADD (Çarpmalı Toplayıcı) IP Çekirdeği…………………………………………………………..69
11.1. Özellikler…………………………………………………………………………………………….. 71 11.2. Verilog HDL Prototipi………………………………………………………………………………..72 11.3. VHDL Bileşen Beyanı……………………………………………………………………… 72 11.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………72

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 3

İçindekiler
11.5. Limanlar………………………………………………………………………………………………. 72 11.6. Parametreler…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Karmaşık Çarpan) IP Çekirdeği………………………………………………… 86 12.1. Karmaşık Çarpma……………………………………………………………………………. 86 12.2. Kanonik Temsil………………………………………………………………………… 87 12.3. Geleneksel Temsil……………………………………………………………………. 87 12.4. Özellikler……………………………………………………………………………………………….. 88 12.5. Verilog HDL Prototipi………………………………………………………………………………..88 12.6. VHDL Bileşen Beyanı…………………………………………………………………… 89 12.7. VHDL LIBRARY_USE Beyanı…………………………………………………………………89 12.8. Sinyaller……………………………………………………………………………………………. 89 12.9. Parametreler………………………………………………………………………………………. 90
13. ALTSQRT (Tamsayı Karekök) IP Çekirdeği………………………………………………………………92 13.1. Özellikler…………………………………………………………………………………………….. 92 13.2. Verilog HDL Prototipi………………………………………………………………………………..92 13.3. VHDL Bileşen Beyanı……………………………………………………………………… 93 13.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………93 13.5. Limanlar………………………………………………………………………………………………. 93 13.6. Parametreler………………………………………………………………………………………. 94
14. PARALLEL_ADD (Paralel Toplayıcı) IP Çekirdeği…………………………………………………………….. 95 14.1. Özellik……………………………………………………………………………………………….95 14.2. Verilog HDL Prototipi………………………………………………………………………………..95 14.3. VHDL Bileşen Beyanı……………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Beyanı…………………………………………………………………96 14.5. Limanlar………………………………………………………………………………………………. 96 14.6. Parametreler………………………………………………………………………………………. 97
15. Tamsayı Aritmetik IP Çekirdekleri Kullanım Kılavuzu Belge Arşivleri………………………………… 98
16. Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu için Belge Revizyon Geçmişi…. 99

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 4

Geri bildirim gönder

683490 | 2020.10.05 Geri Bildirim Gönder

1. Intel FPGA Tamsayı Aritmetik IP Çekirdekleri

Tasarımınızda matematiksel işlemler gerçekleştirmek için Intel® FPGA tamsayı IP çekirdeklerini kullanabilirsiniz.

Bu işlevler, kendi işlevlerinizi kodlamaktan daha verimli mantık sentezi ve cihaz uygulaması sunar. IP çekirdeklerini tasarım gereksinimlerinize uyacak şekilde özelleştirebilirsiniz.

Intel tamsayı aritmetik IP çekirdekleri aşağıdaki iki kategoriye ayrılır: · Parametreli modüller (LPM) IP çekirdekleri kitaplığı · Intel'e özel (ALT) IP çekirdekleri

Aşağıdaki tabloda tamsayı aritmetik IP çekirdekleri listelenmektedir.

Tablo 1.

IP Çekirdeklerinin Listesi

IP Çekirdekleri

LPM IP çekirdekleri

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel'e özel (ALT) IP çekirdekleri ALTECC

İşlev Bittiview Sayaç Bölücü Çarpanı
Toplayıcı veya çıkarıcı Karşılaştırıcı
ECC Kodlayıcı/Kod Çözücü

Desteklenen Cihaz
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Siklon IV E, Siklon IV GX,
Siklon V, Intel Siklon 10 LP, Intel Siklon 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Siklon IV E, Siklon IV GX,
Siklon V, Intel Siklon 10 LP, Intel Siklon 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Siklon IV E, Siklon IV GX, Siklon V, Intel Siklon 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Siklon IV E, Siklon IV GX, Siklon V, Intel Siklon 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Siklon IV E, Siklon IV GX,
Siklon V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V devamı…

Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.

ISO 9001: 2015 Kayıtlı

1. Intel FPGA Tamsayı Aritmetik IP Çekirdekleri 683490 | 2020.10.05

IP Çekirdekleri Intel FPGA Çarpma Toplayıcı veya ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALEL_ADD

İşlev Bittiview Çarpan-Toplayıcı
Bellek Tabanlı Sabit Katsayı Çarpanı
Çarpan-Akümülatör Çarpan-Toplayıcı
Karmaşık Çarpan
Tamsayı Karekök
Paralel Toplayıcı

Desteklenen Cihaz
Arria V, Stratix V, Siklon V, Intel Stratix 10, Intel Arria 10, Intel Siklon
10GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standart Sürüm), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Siklon 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Siklon IV E, Siklon IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Siklon IV E, Siklon IV GX, Intel Siklon 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Siklon IV E, Siklon IV GX, Siklon V, Intel
Siklon 10 GX, Intel Siklon 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Siklon IV E, Siklon IV GX,
Siklon V, Intel Siklon 10 LP, Intel Siklon 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Siklon IV E, Siklon IV GX,
Siklon V, Intel Siklon 10 LP, Intel Siklon 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

İlgili Bilgiler
· Intel FPGA'ler ve Programlanabilir Cihazlar Sürüm Notları
· Intel FPGA IP Çekirdeklerine Giriş Intel FPGA IP Çekirdekleri hakkında daha fazla bilgi sağlar.
· Kayan Noktalı IP Çekirdekleri Kullanıcı Kılavuzu Intel FPGA Kayan Noktalı IP çekirdekleri hakkında daha fazla bilgi sağlar.
· Intel FPGA IP Çekirdeklerine Giriş IP çekirdeklerinin parametrelendirilmesi, oluşturulması, yükseltilmesi ve simüle edilmesi de dahil olmak üzere tüm Intel FPGA IP çekirdekleri hakkında genel bilgi sağlar.
· Sürümden Bağımsız IP ve Qsys Simülasyon Komut Dosyaları Oluşturma Yazılım veya IP sürümü yükseltmeleri için manuel güncelleme gerektirmeyen simülasyon komut dosyaları oluşturun.
· Projenizin ve fikri mülkiyetinizin verimli yönetimi ve taşınabilirliği için Proje Yönetimi En İyi Uygulama Kılavuzları files.
· Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu Belge Arşivleri sayfa 98 Tamsayı Aritmetik IP çekirdeklerinin önceki sürümleri için kullanıcı kılavuzlarının bir listesini sağlar.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 6

Geri bildirim gönder

683490 | 2020.10.05 Geri Bildirim Gönder

2. LPM_COUNTER (Sayaç) IP Çekirdeği

Şekil 1.

LPM_COUNTER IP çekirdeği, 256 bit genişliğe kadar çıkışlarla yukarı sayaçlar, aşağı sayaçlar ve yukarı veya aşağı sayaçlar oluşturan ikili bir sayaçtır.

Aşağıdaki şekilde LPM_COUNTER IP çekirdeğinin bağlantı noktaları gösterilmektedir.

LPM_COUNTER Bağlantı Noktaları

LPM_COUNTER

ssclr sset verilerini yükle[]

Q[]

yukarı aşağı

küspe

varlık yükleme

clk_en cnt_en cin
kuruluş

2.1. Özellikler
LPM_COUNTER IP çekirdeği aşağıdaki özellikleri sunar: · Yukarı, aşağı ve yukarı/aşağı sayaçları oluşturur · Aşağıdaki sayaç türlerini oluşturur:
— Düz ikili – sayaç sıfırdan başlayarak artar veya 255'ten başlayarak azalır
— Modül—sayaç, kullanıcı tarafından belirlenen modül değerine kadar artar veya azalır ve tekrar eder
· İsteğe bağlı senkronize temizleme, yükleme ve ayarlama giriş bağlantı noktalarını destekler · İsteğe bağlı asenkron temizleme, yükleme ve ayarlama giriş bağlantı noktalarını destekler · İsteğe bağlı sayım etkinleştirme ve saat etkinleştirme giriş bağlantı noktalarını destekler · İsteğe bağlı taşıma ve taşıma bağlantı noktalarını destekler

ISO 9001: 2015 Kayıtlı

2. LPM_COUNTER (Sayaç) IP Çekirdeği
683490 | 2020.10.05
2.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
lpm_counter modülü ( q, veri, saat, cin, cout, clk_en, cnt_en, yukarı aşağı, aset, aclr, aload, sset, sclr, sload, eq); parametre lpm_type = “lpm_counter”; parametre lpm_width = 1; parametre lpm_modulus = 0; parametre lpm_direction = “KULLANILMADI”; parametre lpm_avalue = “KULLANILMADI”; parametre lpm_svalue = “KULLANILMADI”; parametre lpm_pvalue = “KULLANILMADI”; parametre lpm_port_updown = “PORT_CONNECTIVITY”; parametre lpm_hint = “KULLANILMADI”; çıktı [lpm_width-1:0] q; çıkış çıkışı; çıkış [15:0] eşdeğer; giriş cin; [lpm_width-1:0] verilerini girin; giriş saati, clk_en, cnt_en, updown; giriş kümesi, aclr, yük; giriş sset, sclr, sload; son modül
2.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) LPM_PACK.vhd kütüphanelervhdllpm dizini.
bileşen LPM_COUNTER jenerik ( LPM_WIDTH : doğal; LPM_MODULUS : doğal := 0; LPM_DIRECTION : string := “KULLANILMAMIŞ”; LPM_AVALUE : string := “KULLANILMAMIŞ”; LPM_SVALUE : string := “KULLANILMAMIŞ”; LPM_PORT_UPDOWN : string := “PORT_CONNECTIVITY” ; LPM_PVALUE : string := “KULLANILMADI”; LPM_TYPE : string := L_COUNTER; string := “KULLANILMADI”); bağlantı noktası (VERİ: std_logic_vector'da (LPM_WIDTH-1'den 0'a kadar):= (DİĞERLERİ =>
'0'); CLOCK: std_logic'te; CLK_EN : std_logic'te := '1'; CNT_EN : std_logic'te := '1'; YUKARI AŞAĞI: std_logic'te := '1'; SLOAD : std_logic'te := '0'; SSET: std_logic'te := '0'; SCLR : std_logic'te := '0'; YÜKLEME : std_logic'te := '0'; ASET : std_logic'te := '0'; ACLR : std_logic'te := '0'; CIN : std_logic'te := '1'; COUT : out std_logic := '0'; S: out std_logic_vector(LPM_WIDTH-1'den 0'a kadar); EQ : out std_logic_vector(15'ten 0'a kadar));
son bileşen;

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 8

Geri bildirim gönder

2. LPM_COUNTER (Sayaç) IP Çekirdeği 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE lpm; lpm.lpm_components.all'ı KULLANIN;

2.5. Limanlar

Aşağıdaki tablolarda LPM_COUNTER IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Tablo 2.

LPM_COUNTER Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

veri[]

HAYIR

Sayaca paralel veri girişi. Giriş portunun boyutu LPM_WIDTH parametre değerine bağlıdır.

saat

Evet

Pozitif kenarla tetiklenen saat girişi.

clk_tr

HAYIR

Tüm senkronize etkinlikleri etkinleştirmek için saat etkinleştirme girişi. Atlanırsa varsayılan değer 1'dir.

cnt_tr

HAYIR

Sload, sset veya sclr'yi etkilemeden düşük olarak belirtildiğinde sayımı devre dışı bırakmak için sayım etkinleştirme girişi. Atlanırsa varsayılan değer 1'dir.

yukarı aşağı

HAYIR

Sayımın yönünü kontrol eder. Yüksek (1) olarak kabul edildiğinde sayım yönü yukarı, düşük (0) olarak kabul edildiğinde ise sayım yönü aşağıdır. LPM_DIRECTION parametresi kullanılırsa yukarı bağlantı noktası bağlanamaz. LPM_DIRECTION kullanılmazsa yukarı bağlantı noktası isteğe bağlıdır. Atlanırsa varsayılan değer yukarıdır (1).

Çin

HAYIR

Düşük dereceli bit'e geçiş. Yukarı sayaçlar için cin girişinin davranışı şöyledir:

cnt_en girişinin davranışıyla aynıdır. Atlanırsa varsayılan değer 1'dir

(VÇK).

tahakkuk

HAYIR

Asenkron temizleme girişi. Hem aset hem de aclr kullanılır ve onaylanırsa, aclr aset'i geçersiz kılar. Atlanırsa varsayılan değer 0'dır (devre dışı).

bir set

HAYIR

Asenkron set girişi. q[] çıkışlarının tümü 1'ler olarak veya LPM_AVALUE parametresi tarafından belirtilen değere göre belirtir. Hem aset hem de aclr bağlantı noktaları kullanılır ve onaylanırsa, aclr bağlantı noktasının değeri, aset bağlantı noktasının değerini geçersiz kılar. Atlanırsa varsayılan değer 0'dır ve devre dışıdır.

yüklemek

HAYIR

Sayacı veri girişindeki değerle eşzamansız olarak yükleyen eşzamansız yükleme girişi. Yükleme bağlantı noktası kullanıldığında veri[] bağlantı noktasının bağlanması gerekir. Atlanırsa varsayılan değer 0'dır ve devre dışıdır.

kaydır

HAYIR

Bir sonraki aktif saat kenarında sayacı temizleyen eşzamanlı temizleme girişi. Hem sset hem de sclr bağlantı noktaları kullanılır ve onaylanırsa sclr bağlantı noktasının değeri, sset bağlantı noktasının değerini geçersiz kılar. Atlanırsa varsayılan değer 0'dır ve devre dışıdır.

set

HAYIR

Sayacı bir sonraki aktif saat sınırına ayarlayan senkronize ayar girişi. Q çıkışlarının değerini tamamı 1'ler olarak veya LPM_SVALUE parametresi tarafından belirtilen değere göre belirtir. Hem sset hem de sclr bağlantı noktaları kullanılıyorsa ve onaylanıyorsa,
sclr bağlantı noktasının değeri sset bağlantı noktasının değerini geçersiz kılar. Atlanırsa varsayılan değer 0'dır (devre dışı).

yük

HAYIR

Sayacı bir sonraki aktif saat kenarındaki verilerle[] yükleyen eşzamanlı yük girişi. Yük bağlantı noktası kullanıldığında veri[] bağlantı noktasının bağlanması gerekir. Atlanırsa varsayılan değer 0'dır (devre dışı).

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 9

2. LPM_COUNTER (Sayaç) IP Çekirdeği 683490 | 2020.10.05

Tablo 3.

LPM_COUNTER Çıkış Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

Q[]

HAYIR

Sayaçtan veri çıkışı. Çıkış portunun boyutu şunlara bağlıdır:

LPM_WIDTH parametre değeri. q[] veya eq[15..0] bağlantı noktalarından en az biri

bağlanmalıdır.

denk[15..0]

HAYIR

Sayaç kod çözme çıkışı. Parametre yalnızca AHDL'yi desteklediğinden eq[15..0] bağlantı noktasına parametre düzenleyicide erişilemez.
q[] bağlantı noktası veya eq[] bağlantı noktasının bağlı olması gerekir. En fazla c eq bağlantı noktası kullanılabilir (0 <= c <= 15). Yalnızca en düşük 16 sayı değerinin kodu çözülür. Sayım değeri c olduğunda, eqc çıkışının yüksek olduğu kabul edilir (1). Eski içinample, sayım 0 olduğunda, eq0 = 1, sayım 1 olduğunda, eq1 = 1 ve sayım 15 olduğunda, eq 15 = 1. 16 veya daha büyük sayım değerleri için kodu çözülmüş çıktı, harici kod çözme gerektirir. eq[15..0] çıkışları q[] çıkışıyla eşzamansızdır.

küspe

HAYIR

Sayacın MSB bitinin yürütme portu. Daha büyük bir sayaç oluşturmak amacıyla başka bir sayaca bağlanmak için kullanılabilir.

2.6. Parametreler

Aşağıdaki tabloda LPM_COUNTER IP çekirdeğinin parametreleri listelenmektedir.

Tablo 4.

LPM_COUNTER Parametreleri

Parametre Adı

Tip

LPM_WIDTH

Tam sayı

LPM_DIRECTION

Sicim

LPM_MODULUS LPM_AVALUE

Tam sayı
Tamsayı/Dize

LPM_SVALUE LPM_HINT

Tamsayı/Dize
Sicim

LPM_TYPE

Sicim

Gerekli Evet Hayır Hayır Hayır
Hayır Hayır
HAYIR

Tanım
Kullanılıyorsa, veri[] ve q[] bağlantı noktalarının genişliklerini belirtir.
Değerler YUKARI, AŞAĞI ve KULLANILMAMIŞ'tır. LPM_DIRECTION parametresi kullanılırsa yukarı bağlantı noktası bağlanamaz. Yukarı aşağı bağlantı noktası bağlı olmadığında LPM_DIRECTION parametresinin varsayılan değeri UP'tır.
Maksimum sayı artı bir. Sayacın döngüsündeki benzersiz durumların sayısı. Yük değeri LPM_MODULUS parametresinden büyükse sayacın davranışı belirtilmez.
Varlık yüksek olduğu iddia edildiğinde yüklenen sabit değer. Belirtilen değer bundan büyük veya ona eşitse , sayacın davranışı tanımsız bir (X) mantık düzeyidir; burada varsa LPM_MODULUS veya 2 ^ LPM_WIDTH'dir. Intel, AHDL tasarımları için bu değeri ondalık sayı olarak belirtmenizi önerir.
Sset portunun yüksek olduğu iddia edildiğinde saat portunun yükselen kenarına yüklenen sabit değer. Intel, AHDL tasarımları için bu değeri ondalık sayı olarak belirtmenizi önerir.
Bir VHDL Tasarımında parametreli modüllerden (LPM) oluşan bir kitaplık işlevini başlattığınızda File (.vhd), Intel'e özgü bir parametre belirtmek için LPM_HINT parametresini kullanmanız gerekir. Eski içinample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = EVET”
Varsayılan değer KULLANILMAMIŞ'tır.
VHDL tasarımında parametreli modüller (LPM) varlık adı kitaplığını tanımlar files.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 10

Geri bildirim gönder

2. LPM_COUNTER (Sayaç) IP Çekirdeği 683490 | 2020.10.05

Parametre Adı INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Tür Dize Dize
Sicim
Sicim

Gerekli Hayır Hayır
HAYIR
HAYIR

Tanım
Bu parametre modelleme ve davranışsal simülasyon amacıyla kullanılır. Bu parametre modelleme ve davranışsal simülasyon amacıyla kullanılır. Parametre editörü bu parametrenin değerini hesaplar.
Intel'e özgü parametre. VHDL tasarımında CARRY_CNT_EN parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. Değerler AKILLI, AÇIK, KAPALI ve KULLANILMIYOR'dur. LPM_COUNTER işlevinin cnt_en sinyalini taşıma zinciri boyunca yaymasını etkinleştirir. Bazı durumlarda CARRY_CNT_EN parametre ayarının hız üzerinde hafif bir etkisi olabilir, bu yüzden onu kapatmak isteyebilirsiniz. Varsayılan değer, boyut ve hız arasında en iyi dengeyi sağlayan SMART'tır.
Intel'e özgü parametre. VHDL tasarımında LABWIDE_SCLR parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. Değerler AÇIK, KAPALI veya KULLANILMIYOR'dur. Varsayılan değer AÇIK'tır. Eski cihaz ailelerinde bulunan LABwide sclr özelliğinin kullanımını devre dışı bırakmanıza olanak tanır. Bu seçeneğin kapatılması kısmen doldurulmuş LAB'lerin tam olarak kullanılma şansını artırır ve dolayısıyla SCLR tam bir LAB'ye uygulanmadığında daha yüksek mantık yoğunluğuna izin verebilir. Bu parametre geriye dönük uyumluluk için mevcuttur ve Intel bu parametreyi kullanmamanızı önerir.
Yukarı giriş bağlantı noktasının kullanımını belirtir. Atlanırsa varsayılan değer PORT_CONNECTIVITY olur. Bağlantı noktası değeri PORT_USED olarak ayarlandığında bağlantı noktası kullanılmış olarak kabul edilir. Bağlantı noktası değeri PORT_UNUSED olarak ayarlandığında bağlantı noktası kullanılmamış gibi değerlendirilir. Bağlantı noktası değeri PORT_CONNECTIVITY olarak ayarlandığında bağlantı noktası kullanımı, bağlantı noktası bağlantısı kontrol edilerek belirlenir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 11

683490 | 2020.10.05 Geri Bildirim Gönder

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Çekirdeği

Şekil 2.

LPM_DIVIDE Intel FPGA IP çekirdeği, bir bölüm ve bir kalan oluşturmak üzere pay giriş değerini payda giriş değerine bölmek için bir bölücü uygular.

Aşağıdaki şekilde LPM_DIVIDE IP çekirdeğinin bağlantı noktaları gösterilmektedir.

LPM_DIVIDE Bağlantı Noktaları

LPM_DIVIDE

sayı[] denom[] saat

bölüm[] kalır[]

clken aclr

kuruluş

3.1. Özellikler
LPM_DIVIDE IP çekirdeği aşağıdaki özellikleri sunar: · Pay giriş değerini payda girişine bölen bir bölücü oluşturur
Bir bölüm ve bir kalan üretmek için değer. · 1 bitlik veri genişliğini destekler. · Hem pay için imzalı hem de imzasız veri temsil formatını destekler
ve payda değerleri. · Alan veya hız optimizasyonunu destekler. · Pozitif kalan çıktıyı belirtme seçeneği sunar. · Düzenlenebilir çıkış gecikmesini destekler. · İsteğe bağlı asenkron temizleme ve saat etkinleştirme bağlantı noktalarını destekler.

3.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
lpm_divide modülü (bölüm, kalan, sayı, isim, saat, clken, aclr); parametre lpm_type = “lpm_divide”; parametre lpm_widthn = 1; parametre lpm_widthd = 1; parametre lpm_nreference = “İMZALANMADI”; parametre lpm_dresunum = “İMZALANMADI”; parametre lpm_remainderpositive = “DOĞRU”; parametre lpm_pipeline = 0;

ISO 9001: 2015 Kayıtlı

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Çekirdeği 683490 | 2020.10.05

parametre lpm_hint = “KULLANILMADI”; giriş saati; clken'i girin; aclr'yi girin; [lpm_widthn-1:0] sayısını girin; giriş [lpm_widthd-1:0] değeri; çıktı [lpm_widthn-1:0] bölümü; çıktı [lpm_widthd-1:0] kalır; son modül

3.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) LPM_PACK.vhd kütüphanelervhdllpm dizini.
bileşen LPM_DIVIDE jenerik (LPM_WIDTHN : doğal; LPM_WIDTHD : doğal;
LPM_NREPRESENTATION : string := “İMZALANMADI”; LPM_DREPRESENTATION : string := “İMZALANMADI”; LPM_PIPELINE : doğal := 0; LPM_TYPE : dize := L_DIVIDE; LPM_HINT : string := “KULLANILMAMIŞ”); bağlantı noktası (NUMER : std_logic_vector'da (LPM_WIDTHN-1'den 0'a kadar); DENOM : std_logic_vector'da (LPM_WIDTHD-1'den 0'a kadar); ACLR : std_logic'te := '0'; CLOCK : std_logic'te := '0'; CLKEN : std_logic'te := '1'; BÖLÜM : out std_logic_vector(LPM_WIDTHN-1'den 0'a kadar); REMAIN : out std_logic_vector(LPM_WIDTHD-1'den 0'a kadar)); son bileşen;

3.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE lpm; lpm.lpm_components.all'ı KULLANIN;

3.5. Limanlar

Aşağıdaki tablolarda LPM_DIVIDE IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Tablo 5.

LPM_DIVIDE Giriş Bağlantı Noktaları

Liman Adı

Gerekli

sayı[]

Evet

mezhep[]

Evet

Tanım
Numaratör veri girişi. Giriş portunun boyutu LPM_WIDTHN parametre değerine bağlıdır.
Payda veri girişi. Giriş portunun boyutu LPM_WIDTHD parametre değerine bağlıdır.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 13

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Çekirdeği 683490 | 2020.10.05

Bağlantı Noktası Adı saati clken
tahakkuk

Gerekli Hayır Hayır
HAYIR

Tanım
Ardışık kullanım için saat girişi. 0 (varsayılan) dışındaki LPM_PIPELINE değerleri için saat bağlantı noktasının etkinleştirilmesi gerekir.
Saat, ardışık düzen kullanımını etkinleştirir. Clken portunun yüksek olduğu iddia edildiğinde bölme işlemi gerçekleşir. Sinyal düşük olduğunda herhangi bir işlem yapılmaz. Atlanırsa varsayılan değer 1'dir.
İşlem hattını saat girişine eşzamansız olarak tüm '0'lara sıfırlamak için herhangi bir zamanda kullanılan eşzamansız temizleme bağlantı noktası.

Tablo 6.

LPM_DIVIDE Çıkış Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

bölüm[]

Evet

Veri çıkışı. Çıkış bağlantı noktasının boyutu LPM_WIDTHN'ye bağlıdır

parametre değeri.

geriye kalmak[]

Evet

Veri çıkışı. Çıkış bağlantı noktasının boyutu LPM_WIDTHD'ye bağlıdır

parametre değeri.

3.6. Parametreler

Aşağıdaki tabloda LPM_DIVIDE Intel FPGA IP çekirdeğine ilişkin parametreler listelenmektedir.

Parametre Adı

Tip

Gerekli

Tanım

LPM_WIDTHN

Tam sayı

Evet

Sayının genişliklerini belirtir[] ve

bölüm[] bağlantı noktaları. Değerler 1'den 64'e kadardır.

LPM_WIDTHD

Tam sayı

Evet

Denomun genişliklerini belirtir[] ve

[] bağlantı noktaları olarak kalır. Değerler 1'den 64'e kadardır.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Dize Dize

HAYIR

Pay girişinin işaret gösterimi.

Değerler İMZALANMIŞ ve İMZALANMAMIŞTIR. Bu ne zaman

parametre SIGNED olarak ayarlandığında, bölücü

rakam[] girişini imzalı iki olarak yorumlar

tamamlayıcı.

HAYIR

Payda girişinin işaret gösterimi.

Değerler İMZALANMIŞ ve İMZALANMAMIŞTIR. Bu ne zaman

parametre SIGNED olarak ayarlandığında, bölücü

denom[] girişini imzalı iki olarak yorumlar

tamamlayıcı.

LPM_TYPE

Sicim

HAYIR

Parametrelendirilmiş kütüphaneyi tanımlar

VHDL tasarımında modüller (LPM) varlık adı

files (.vhd).

LPM_HINT

Sicim

HAYIR

Bir kitaplığı başlattığınızda

parametreli modüller (LPM) işlevi

VHDL Tasarımı File (.vhd) kullanmanız gerekir

Intel'i belirtmek için LPM_HINT parametresi

spesifik parametre. Eski içinampdosya: LPM_HINT

= “ZİNCİR_BOYUTU = 8,

ONE_INPUT_IS_CONSTANT = EVET”

varsayılan değer KULLANILMAMIŞ'tır.

LPM_REMAINDERPOSITIVE

Sicim

HAYIR

Intel'e özgü parametre. Şunu kullanmalısınız:

belirtmek için LPM_HINT parametresi

LPM_REMAINDERPOSITIVE parametresi

VHDL tasarımı fileS. Değerler DOĞRU veya YANLIŞ'tır.

Bu parametre TRUE olarak ayarlanırsa

kalan[] bağlantı noktasının değeri daha büyük olmalıdır

devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 14

Geri bildirim gönder

3. LPM_DIVIDE (Bölücü) Intel FPGA IP Çekirdeği 683490 | 2020.10.05

Parametre Adı

Tip

MAXIMIZE_SPEED

Tam sayı

LPM_PIPELINE

Tam sayı

INTENDED_DEVICE_FAMILY SKIP_BITS

Dize Tamsayı

Gerekli Hayır
Hayır Hayır Hayır

Tanım
sıfırdan büyük veya sıfıra eşit. Bu parametre TRUE olarak ayarlanırsa, kalan[] bağlantı noktasının değeri ya sıfır olur ya da değer, sayı bağlantı noktasının değeriyle pozitif ya da negatif olarak aynı işarette olur. Alanı azaltmak ve hızı artırmak için Intel, kalanın pozitif olması gereken veya kalanın önemsiz olduğu işlemlerde bu parametrenin TRUE olarak ayarlanmasını önerir.
Intel'e özgü parametre. VHDL tasarımında MAXIMIZE_SPEED parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. Değerler [0..9]'dur. Kullanıldığı takdirde Intel Quartus Prime yazılımı, yönlendirilebilirlik yerine hız için LPM_DIVIDE işlevinin belirli bir örneğini optimize etmeye çalışır ve Optimizasyon Tekniği mantık seçeneğinin ayarını geçersiz kılar. MAXIMIZE_SPEED kullanılmazsa bunun yerine Optimizasyon Tekniği seçeneğinin değeri kullanılır. MAXIMIZE_SPEED değeri 6 veya daha yüksekse, Derleyici taşıma zincirlerini kullanarak LPM_DIVIDE IP çekirdeğini daha yüksek hız için optimize eder; değer 5 veya daha azsa derleyici tasarımı taşıma zincirleri olmadan uygular.
Bölüm[] ve kalan[] çıkışlarıyla ilişkili gecikme saat döngüsü sayısını belirtir. Sıfır (0) değeri, gecikmenin mevcut olmadığını ve tamamen birleşimsel bir işlevin başlatıldığını gösterir. Atlanırsa varsayılan değer 0'dır (boru hattı olmayan). LPM_PIPELINE parametresi için LPM_WIDTHN'den daha yüksek bir değer belirtemezsiniz.
Bu parametre modelleme ve davranışsal simülasyon amacıyla kullanılır. Parametre editörü bu parametrenin değerini hesaplar.
LPM_DIVIDE IP çekirdeğine önde gelen GND sayısını sağlayarak, önde gelen bitlerdeki mantığı optimize etmek için daha verimli kesirli bit bölünmesine olanak tanır. Bu parametrenin bölüm çıkışında baştaki GND sayısını belirtin.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 15

683490 | 2020.10.05 Geri Bildirim Gönder

4. LPM_MULT (Çarpan) IP Çekirdeği

Şekil 3.

LPM_MULT IP çekirdeği, çıktı olarak bir ürün üretmek üzere iki giriş veri değerini çarpmak için bir çarpan uygular.

Aşağıdaki şekilde LPM_MULT IP çekirdeğinin bağlantı noktaları gösterilmektedir.

LPM_Çoklu Bağlantı Noktaları

LPM_MULT saat veria[] sonuç[] verib[] aclr/sclr clken
kuruluş

İlgili Bilgi Özellikleri sayfa 71

4.1. Özellikler
LPM_MULT IP çekirdeği aşağıdaki özellikleri sunar: · İki giriş veri değerini çarpan bir çarpan oluşturur · 1 bitlik veri genişliğini destekler · İmzalı ve imzasız veri temsil formatını destekler · Alan veya hız optimizasyonunu destekler · Yapılandırılabilir çıkış gecikmesi ile ardışık düzen oluşturmayı destekler · özel dijital sinyal işlemede (DSP) uygulama seçeneği
blok devresi veya mantık elemanları (LE'ler) Not: Yerel olarak desteklenen boyuttan daha büyük çarpanlar oluştururken/
DSP bloklarının basamaklandırılmasından kaynaklanan performans etkisi olacaktır. · İsteğe bağlı eşzamansız temizleme ve saat etkinleştirme giriş bağlantı noktalarını destekler · Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları için isteğe bağlı eşzamanlı temizlemeyi destekler

ISO 9001: 2015 Kayıtlı

4. LPM_MULT (Çarpan) IP Çekirdeği 683490 | 2020.10.05
4.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
modül lpm_mult (sonuç, dataa, datab, toplam, saat, clken, aclr) parametre lpm_type = “lpm_mult”; parametre lpm_widtha = 1; parametre lpm_widthb = 1; parametre lpm_widths = 1; parametre lpm_widthp = 1; parametre lpm_resunum = “İMZALANMADI”; parametre lpm_pipeline = 0; parametre lpm_hint = “KULLANILMADI”; giriş saati; clken'i girin; aclr'yi girin; [lpm_widtha-1:0] verisini girina; giriş [lpm_widthb-1:0] verib'si; giriş [lpm_widths-1:0] toplamı; çıktı [lpm_widthp-1:0] sonuç; son modül
4.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) LPM_PACK.vhd kütüphanelervhdllpm dizini.
bileşen LPM_MULT genel ( LPM_WIDTHA : doğal; LPM_WIDTHB : doğal; LPM_WIDTHS : doğal := 1; LPM_WIDTHP : doğal;
LPM_REPRESENTATION : string := “İMZALANMADI”; LPM_PIPELINE : doğal := 0; LPM_TYPE: dize := L_MULT; LPM_HINT : string := “KULLANILMAMIŞ”); bağlantı noktası ( DATAA : std_logic_vector'da (LPM_WIDTHA-1'den 0'a kadar); DATAB : std_logic_vector'da (LPM_WIDTHB-1'den 0'a kadar); ACLR : std_logic'te := '0'; CLOCK : std_logic'te := '0'; CLKEN : std_logic'te := '1'; SUM : std_logic_vector(LPM_WIDTHS-1'den 0'a kadar) := (DİĞERLERİ => '0'); out std_logic_vector(LPM_WIDTHP-1'den 0'a kadar)); son bileşen;
4.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE lpm; lpm.lpm_components.all'ı KULLANIN;

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 17

4. LPM_MULT (Çarpan) IP Çekirdeği 683490 | 2020.10.05

4.5. Sinyaller

Tablo 7.

LPM_MULT Giriş Sinyalleri

Sinyal Adı

Gerekli

Tanım

veria[]

Evet

Veri girişi.

Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları için giriş sinyalinin boyutu Dataa genişlik parametresi değerine bağlıdır.

Daha eski ve Intel Cyclone 10 LP aygıtları için giriş sinyalinin boyutu LPM_WIDTHA parametre değerine bağlıdır.

veri tabanı[]

Evet

Veri girişi.

Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları için giriş sinyalinin boyutu, Verib genişliği parametre değerine bağlıdır.

Daha eski ve Intel Cyclone 10 LP aygıtları için giriş sinyalinin boyutu,

LPM_WIDTHB parametre değerinde.

saat

HAYIR

Ardışık kullanım için saat girişi.

Daha eski ve Intel Cyclone 10 LP aygıtlarında saat sinyalinin 0 (varsayılan) dışındaki LPM_PIPELINE değerleri için etkinleştirilmesi gerekir.

Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları için Gecikme değeri 1'den (varsayılan) farklıysa saat sinyalinin etkinleştirilmesi gerekir.

clken

HAYIR

Ardışık kullanım için saat etkinleştirme. clken sinyalinin yüksek olduğu iddia edildiğinde,

toplayıcı/çıkarıcı işlemi gerçekleşir. Sinyal düşük olduğunda işlem yapılmaz

meydana gelmek. Atlanırsa varsayılan değer 1'dir.

aclr sclr

HAYIR

Boru hattını tüm 0'lara sıfırlamak için herhangi bir zamanda kullanılan asenkron temizleme sinyali,

saat sinyaline asenkron olarak. İşlem hattı tanımsız bir (X) ile başlatılıyor

mantık seviyesi. Çıkışlar tutarlı ancak sıfır olmayan bir değerdir.

HAYIR

Boru hattını tamamen 0'lara sıfırlamak için herhangi bir zamanda kullanılan senkronize temizleme sinyali,

saat sinyaliyle eşzamanlı olarak. İşlem hattı tanımsız bir (X) ile başlatılıyor

mantık seviyesi. Çıkışlar tutarlı ancak sıfır olmayan bir değerdir.

Tablo 8.

LPM_MULT Çıkış sinyalleri

sinyal Adı

Gerekli

Tanım

sonuç[]

Evet

Veri çıkışı.

Daha eski ve Intel Cyclone 10 LP aygıtları için çıkış sinyalinin boyutu LPM_WIDTHP parametre değerine bağlıdır. LPM_WIDTHP < maksimum (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) veya (LPM_WIDTHA + LPM_WIDTHS) ise yalnızca LPM_WIDTHP MSB'ler mevcuttur.

Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX için çıkış sinyallerinin boyutu Sonuç genişliği parametresine bağlıdır.

4.6. Stratix V, Arria V, Cyclone V ve Intel Cyclone 10 LP Cihazlarına İlişkin Parametreler

4.6.1. Genel sekmesi

Tablo 9.

Genel Sekmesi

Parametre

Değer

Çarpan Yapılandırması

'dataa' girişini 'datab' girişiyle çarpın

Varsayılan Değer

Tanım

'dataa' girişini 'datab' girişiyle çarpın

Çarpan için istediğiniz konfigürasyonu seçin.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 18

Geri bildirim gönder

4. LPM_MULT (Çarpan) IP Çekirdeği 683490 | 2020.10.05

Parametre
'Veri' girişi ne kadar geniş olmalı? 'Veri' girişi ne kadar geniş olmalı? 'Sonuç' çıktısının genişliği nasıl belirlenmelidir? Genişliği kısıtla

Değer
'Dataa' girişini kendisiyle çarpın (kare alma işlemi)
1 – 256 bit

Varsayılan Değer

Tanım

8 bit

Dataa[] bağlantı noktasının genişliğini belirtin.

1 – 256 bit

8 bit

Datab[] bağlantı noktasının genişliğini belirtin.

Genişliği otomatik olarak hesapla Genişliği kısıtla
1 – 512 bit

Genişliği otomatik olarak hesapla

Sonuç[] bağlantı noktasının genişliğini belirlemek için istediğiniz yöntemi seçin.

16 bit

Sonuç[] bağlantı noktasının genişliğini belirtin.
Bu değer yalnızca Tür parametresinde Genişliği kısıtla seçeneğini seçtiğinizde etkili olacaktır.

4.6.2. Genel 2 Sekmesi

Tablo 10. Genel 2 Sekmesi

Parametre

Değer

Veritab Girişi

'Veri tabanı' giriş veriyolunun sabit bir değeri var mı?

Hayır Evet

Çarpma Türü

Hangi tür

İmzalanmamış

çarpmak ister misin? İmzalandı

Uygulama

Hangi çarpan uygulaması kullanılmalıdır?

Varsayılan uygulamayı kullan
Özel çarpan devresini kullanın (Tüm ailelerde mevcut değildir)
Mantıksal öğeleri kullanma

Varsayılan Değer

Tanım

HAYIR

Sabit değerini belirtmek için Evet'i seçin.

Varsa 'datab' giriş veriyolu.

İmzalanmamış

Hem dataa[] hem de datab[] girişleri için gösterim formatını belirtin.

Varsayılan uygulamayı kullan

Sonuç[] bağlantı noktasının genişliğini belirlemek için istediğiniz yöntemi seçin.

4.6.3. Ardışık Düzen Sekmesi

Tablo 11. Boru Hattı Sekmesi

Parametre

Hayır'ı boru hattına geçirmek ister misiniz?

işlev?

Evet

Değer

Bir 'aclr' oluşturun

—

asenkron temizleme bağlantı noktası

Varsayılan Değer

Tanım

HAYIR

İşlem hattı kaydını etkinleştirmek için Evet'i seçin.

çarpanın çıktısını seçin ve istediğiniz değeri belirtin

Saat döngüsünde çıkış gecikmesi. Etkinleştirme

ardışık düzen kaydı ekstra gecikme ekler

çıktı.

Kontrol edilmemiş

Aclr bağlantı noktasının ardışık düzen kaydı için eşzamansız temizleme kullanmasını etkinleştirmek için bu seçeneği seçin.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 19

4. LPM_MULT (Çarpan) IP Çekirdeği 683490 | 2020.10.05

Parametre
'Clken' saati etkinleştirme saati oluşturun
Optimizasyon
Ne tür bir optimizasyon istiyorsunuz?

Değer -
Varsayılan Hız Alanı

Varsayılan Değer

Tanım

Kontrol edilmemiş

İşlem hattı kaydının saat bağlantı noktası için etkin yüksek saat etkinleştirmeyi belirtir

Varsayılan

IP çekirdeği için istenen optimizasyonu belirtin.
Intel Quartus Prime yazılımının IP çekirdeği için en iyi optimizasyonu belirlemesine izin vermek için Varsayılan'ı seçin.

4.7. Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX Cihazlarına ilişkin parametreler

4.7.1. Genel sekmesi

Tablo 12. Genel Sekmesi

Parametre

Değer

Varsayılan Değer

Tanım

Çarpan Yapılandırma Türü
Veri Bağlantı Noktası Genişlikleri

'dataa' girişini 'datab' girişiyle çarpın
'Dataa' girişini kendisiyle çarpın (kare alma işlemi)

'dataa' girişini 'datab' girişiyle çarpın

Çarpan için istediğiniz konfigürasyonu seçin.

Veri genişliği

1 – 256 bit

8 bit

Dataa[] bağlantı noktasının genişliğini belirtin.

Veri tabanı genişliği

1 – 256 bit

8 bit

Datab[] bağlantı noktasının genişliğini belirtin.

'Sonuç' çıktısının genişliği nasıl belirlenmelidir?

Tip

Genişliği otomatik olarak hesapla
Genişliği kısıtla

Genişliği otomatik olarak hesapla

Sonuç[] bağlantı noktasının genişliğini belirlemek için istediğiniz yöntemi seçin.

Değer

1 – 512 bit

16 bit

Sonuç[] bağlantı noktasının genişliğini belirtin.
Bu değer yalnızca Tür parametresinde Genişliği kısıtla seçeneğini seçtiğinizde etkili olacaktır.

Sonuç genişliği

1 – 512 bit

—

Sonuç[] bağlantı noktasının etkin genişliğini görüntüler.

4.7.2. Genel 2 Sekmesi

Tablo 13. Genel 2 Sekmesi

Parametre

Veritab Girişi

'Veri tabanı' giriş veriyolunun sabit bir değeri var mı?

Hayır Evet

Değer

Varsayılan Değer

Tanım

HAYIR

Sabit değerini belirtmek için Evet'i seçin.

Varsa 'datab' giriş veriyolu.

devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 20

Geri bildirim gönder

4. LPM_MULT (Çarpan) IP Çekirdeği 683490 | 2020.10.05

Parametre

Değer

0'dan büyük herhangi bir değer

Çarpma Türü

Hangi tür

İmzalanmamış

çarpmak ister misin? İmzalandı

Uygulama Tarzı

Hangi çarpan uygulaması kullanılmalıdır?

Varsayılan uygulamayı kullan
Özel çarpan devresini kullanın
Mantıksal öğeleri kullanma

Varsayılan Değer

Tanım

Datab[] bağlantı noktasının sabit değerini belirtin.

İmzalanmamış

Hem dataa[] hem de datab[] girişleri için gösterim formatını belirtin.

Varsayılan uygulamayı kullan

Sonuç[] bağlantı noktasının genişliğini belirlemek için istediğiniz yöntemi seçin.

4.7.3. boru hattı

Tablo 14. Boru Hattı Sekmesi

Parametre

Değer

İşlevi ardışık düzene koymak istiyor musunuz?

Boru hattı

Hayır Evet

Gecikme Temizleme Sinyali Türü

0'dan büyük herhangi bir değer.
YOK ACLR SCLR

Bir 'clken' saati oluşturun

—

saati etkinleştir

Ne tür bir optimizasyon istiyorsunuz?

Tip

Varsayılan Hız Alanı

Varsayılan Değer

Tanım

Hayır 1 YOK
—

Çarpan çıkışına ardışık düzen kaydını etkinleştirmek için Evet'i seçin. İşlem hattı kaydının etkinleştirilmesi, çıktıya ekstra gecikme süresi ekler.
Saat döngüsünde istenen çıkış gecikmesini belirtin.
İşlem hattı kaydı için sıfırlama türünü belirtin. Herhangi bir işlem hattı kaydı kullanmıyorsanız HİÇBİR seçeneğini seçin. İşlem hattı kaydı için eşzamansız temizlemeyi kullanmak üzere ACLR'yi seçin. Bu ACLR bağlantı noktasını oluşturacaktır. Boru hattı kaydı için eşzamanlı temizlemeyi kullanmak üzere SCLR'yi seçin. Bu SCLR bağlantı noktasını oluşturacaktır.
İşlem hattı kaydının saat bağlantı noktası için etkin yüksek saat etkinleştirmeyi belirtir

Varsayılan

IP çekirdeği için istenen optimizasyonu belirtin.
Intel Quartus Prime yazılımının IP çekirdeği için en iyi optimizasyonu belirlemesine izin vermek için Varsayılan'ı seçin.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 21

683490 | 2020.10.05 Geri Bildirim Gönder

5. LPM_ADD_SUB (Toplayıcı/Çıkarıcı)

Şekil 4.

LPM_ADD_SUB IP çekirdeği, giriş değerlerinin toplamını veya farkını içeren bir çıktı üretmek amacıyla veri kümelerini eklemek veya çıkarmak için bir toplayıcı veya çıkarıcı uygulamanıza olanak tanır.

Aşağıdaki şekilde LPM_ADD_SUB IP çekirdeğinin bağlantı noktaları gösterilmektedir.

LPM_ADD_SUB Bağlantı Noktaları

LPM_ADD_SUB add_sub cin

veria[]

saat clken verib[] aclr

sonuç[] taşma çıkışı

kuruluş

5.1. Özellikler
LPM_ADD_SUB IP çekirdeği aşağıdaki özellikleri sunar: · Toplayıcı, çıkarıcı ve dinamik olarak yapılandırılabilir toplayıcı/çıkarıcı oluşturur
işlevler. · 1 bitlik veri genişliğini destekler. · İmzalı ve imzasız gibi veri temsil formatlarını destekler. · İsteğe bağlı taşıma (ödünç alma), eşzamansız temizleme ve saat etkinleştirmeyi destekler
giriş bağlantı noktaları. · İsteğe bağlı taşıma (ödünç alma) ve taşma çıkış bağlantı noktalarını destekler. · Giriş veri yollarından herhangi birini bir sabite atar. · Yapılandırılabilir çıkış gecikmesi ile ardışık düzeni destekler.

ISO 9001: 2015 Kayıtlı

5. LPM_ADD_SUB (Toplayıcı/Çıkarıcı) 683490 | 2020.10.05
5.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
lpm_add_sub modülü (sonuç, cout, taşma, add_sub, cin, dataa, datab, saat, clken, aclr); parametre lpm_type = “lpm_add_sub”; parametre lpm_width = 1; parametre lpm_direction = “KULLANILMADI”; parametre lpm_resunum = “İMZALANDI”; parametre lpm_pipeline = 0; parametre lpm_hint = “KULLANILMADI”; giriş [lpm_width-1:0] veria, verib; add_sub'u girin, cin; giriş saati; clken'i girin; aclr'yi girin; çıktı [lpm_width-1:0] sonuç; çıkış çıkışı, taşma; son modül
5.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) LPM_PACK.vhd kütüphanelervhdllpm dizini.
bileşen LPM_ADD_SUB genel (LPM_WIDTH : doğal;
LPM_DIRECTION : string := “KULLANILMADI”; LPM_REPRESENTATION: string := “İMZALANDI”; LPM_PIPELINE : doğal := 0; LPM_TYPE : dize := L_ADD_SUB; LPM_HINT : string := “KULLANILMAMIŞ”); bağlantı noktası (DATAA : std_logic_vector'da (LPM_WIDTH-1'den 0'a kadar); DATAB : std_logic_vector'da (LPM_WIDTH-1'den 0'a kadar); ACLR : std_logic'te := '0'; CLOCK : std_logic'te := '0'; CLKEN : std_logic'te := '1'; CIN : std_logic içinde := 'Z'; ADD_SUB : std_logic içinde := '1'; SONUÇ : out std_logic_vector(LPM_WIDTH-1'den 0'a kadar); COUT : out std_logic; son bileşen;
5.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE lpm; lpm.lpm_components.all'ı KULLANIN;
5.5. Limanlar
Aşağıdaki tablolarda LPM_ADD_SUB IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 23

5. LPM_ADD_SUB (Toplayıcı/Çıkarıcı) 683490 | 2020.10.05

Tablo 15. LPM_ADD_SUB IP Çekirdek Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

Çin

HAYIR

Düşük dereceli bit'e geçiş. Toplama işlemleri için varsayılan değer 0'dır.

çıkarma işlemlerinde varsayılan değer 1'dir.

veria[]

Evet

Veri girişi. Giriş portunun boyutu LPM_WIDTH parametre değerine bağlıdır.

veri tabanı[]

Evet

Veri girişi. Giriş portunun boyutu LPM_WIDTH parametre değerine bağlıdır.

add_sub

HAYIR

Toplayıcı ve çıkarıcı arasında dinamik geçişi etkinleştirmek için isteğe bağlı giriş bağlantı noktası

işlevler. LPM_DIRECTION parametresi kullanılırsa add_sub kullanılamaz. Eğer

atlanırsa varsayılan değer ADD'dir. Intel, aşağıdakileri kullanmanızı önerir:

LPM_ADD_SUB fonksiyonunun çalışmasını belirtmek için LPM_DIRECTION parametresi,

add_sub bağlantı noktasına bir sabit atamak yerine.

saat

HAYIR

Ardışık kullanım için giriş. Saat bağlantı noktası, ardışık düzen için saat girişini sağlar

operasyon. 0 (varsayılan) dışındaki LPM_PIPELINE değerleri için saat bağlantı noktası

etkinleştirilmiş.

clken

HAYIR

Ardışık kullanım için saat etkinleştirme. clken bağlantı noktasının yüksek olduğu iddia edildiğinde, toplayıcı/

çıkarıcı işlemi gerçekleşir. Sinyal düşük olduğunda herhangi bir işlem yapılmaz. Eğer

atlanırsa varsayılan değer 1'dir.

tahakkuk

HAYIR

Ardışık kullanım için eşzamansız temizleme. İşlem hattı tanımsız bir (X) ile başlatılıyor

mantık seviyesi. Aclr bağlantı noktası, boru hattını tüm 0'lara sıfırlamak için herhangi bir zamanda kullanılabilir.

saat sinyaline asenkron olarak.

Tablo 16. LPM_ADD_SUB IP Çekirdek Çıkış Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

sonuç[]

Evet

Veri çıkışı. Çıkış bağlantı noktasının boyutu LPM_WIDTH parametresine bağlıdır

değer.

küspe

HAYIR

En anlamlı bitin (MSB) gerçekleştirilmesi (ödünç alınması). Cout bağlantı noktasının fiziksel bir özelliği vardır.

MSB'nin gerçekleştirilmesi (ödünç alınması) olarak yorumlanması. Cout bağlantı noktası algılar

İMZASIZ işlemlerde taşma. Cout portu aşağıdakiler için aynı şekilde çalışır:

İMZALANMIŞ ve İMZALANMAMIŞ işlemler.

taşma

HAYIR

İsteğe bağlı taşma istisna çıkışı. Taşma portunun fiziksel bir yorumu vardır:

MSB'nin gerçekleştirilmesiyle birlikte MSB'ye taşınmanın XOR'u. Taşma portu

sonuçların mevcut kesinliği aştığını belirtir ve yalnızca

LPM_REPRESENTATION parametre değeri SIGNED.

5.6. Parametreler

Aşağıdaki tabloda LPM_ADD_SUB IP çekirdek parametreleri listelenmektedir.

Tablo 17. LPM_ADD_SUB IP Çekirdek Parametreleri

Parametre Adı LPM_WIDTH

Tamsayı Türü

Gerekli Evet

Tanım
dataa[], datab[] ve result[] bağlantı noktalarının genişliklerini belirtir.

LPM_DIRECTION

Sicim

HAYIR

Değerler ADD, SUB ve UNUSED'dir. Atlanırsa varsayılan değer, parametreyi değerini add_sub bağlantı noktasından almaya yönlendiren DEFAULT olur. LPM_DIRECTION kullanılırsa add_sub bağlantı noktası kullanılamaz. Intel, LPM_ADD_SUB işlevinin çalışmasını belirtmek için add_sub bağlantı noktasına bir sabit atamak yerine LPM_DIRECTION parametresini kullanmanızı önerir.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 24

Geri bildirim gönder

5. LPM_ADD_SUB (Toplayıcı/Çıkarıcı) 683490 | 2020.10.05

Parametre Adı LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tip String Integer String String String Tamsayı
Sicim

Gerekli Hayır Hayır Hayır Hayır Hayır Hayır
HAYIR

Tanım
Gerçekleştirilen eklemenin türünü belirtir. Değerler İMZALANMIŞ ve İMZALANMAMIŞTIR. Atlanırsa varsayılan değer İMZALANDI'dır. Bu parametre SIGNED olarak ayarlandığında, toplayıcı/çıkarıcı, veri girişini imzalı ikinin tamamlayıcısı olarak yorumlar.
result[] çıkışıyla ilişkili gecikme saat döngüsü sayısını belirtir. Sıfır (0) değeri, gecikmenin mevcut olmadığını ve tamamen birleşimsel bir işlevin başlatılacağını gösterir. Atlanırsa varsayılan değer 0'dır (ardışık düzenlenmemiş).
VHDL tasarımında Intel'e özgü parametreleri belirtmenize olanak tanır files (.vhd). Varsayılan değer KULLANILMAMIŞ'tır.
VHDL tasarımında parametreli modüller (LPM) varlık adı kitaplığını tanımlar files.
Intel'e özgü parametre. VHDL tasarımında ONE_INPUT_IS_CONSTANT parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. Değerler EVET, HAYIR ve KULLANILMIYOR'dur. Bir girişin sabit olması durumunda daha fazla optimizasyon sağlar. Atlanırsa varsayılan değer HAYIR'dır.
Intel'e özgü parametre. VHDL tasarımında MAXIMIZE_SPEED parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. 0 ile 10 arasında bir değer belirleyebilirsiniz. Kullanılırsa Intel Quartus Prime yazılımı, yönlendirilebilirlik yerine hız için LPM_ADD_SUB işlevinin belirli bir örneğini optimize etmeye çalışır ve Optimizasyon Tekniği mantık seçeneğinin ayarını geçersiz kılar. MAXIMIZE_SPEED kullanılmazsa bunun yerine Optimizasyon Tekniği seçeneğinin değeri kullanılır. MAXIMIZE_SPEED ayarı 6 veya daha yüksekse, Derleyici taşıma zincirlerini kullanarak LPM_ADD_SUB IP çekirdeğini daha yüksek hız için optimize eder; ayar 5 veya daha azsa, Derleyici tasarımı taşıma zincirleri olmadan uygular. Bu parametre Cyclone, Stratix ve Stratix GX cihazları için yalnızca add_sub bağlantı noktası kullanılmadığında belirtilmelidir.
Bu parametre modelleme ve davranışsal simülasyon amacıyla kullanılır. Parametre editörü bu parametrenin değerini hesaplar.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 25

683490 | 2020.10.05 Geri Bildirim Gönder

6. LPM_COMPARE (Karşılaştırıcı)

Şekil 5.

LPM_COMPARE IP çekirdeği, aralarındaki ilişkiyi belirlemek için iki veri kümesinin değerini karşılaştırır. En basit haliyle, iki bitlik verinin eşit olup olmadığını belirlemek için özel VEYA geçidini kullanabilirsiniz.

Aşağıdaki şekilde LPM_COMPARE IP çekirdeğinin bağlantı noktaları gösterilmektedir.

LPM_COMPARE Bağlantı Noktaları

LPM_COMPARE

clken

alb

aeb

veria[]

agb

veri tabanı[]

yaşb

saat

veya

tahakkuk

Halep

kuruluş

6.1. Özellikler
LPM_COMPARE IP çekirdeği aşağıdaki özellikleri sunar: · İki veri kümesini karşılaştırmak için bir karşılaştırma işlevi oluşturur · 1 bitlik veri genişliğini destekler · İmzalı ve imzasız gibi veri temsil formatını destekler · Aşağıdaki çıktı türlerini üretir:
— alb (A girişi B girişinden küçüktür) — aeb (A girişi B girişine eşittir) — agb (A girişi B girişinden büyüktür) — ageb (A girişi B girişinden büyük veya ona eşittir) — aneb ( A girişi B girişine eşit değildir) — aleb (A girişi B girişinden küçük veya ona eşittir) · İsteğe bağlı asenkron temizleme ve saat etkinleştirme giriş bağlantı noktalarını destekler · datab[] girişini bir sabite atar · Yapılandırılabilir çıkış gecikmesi ile ardışık düzeni destekler

ISO 9001: 2015 Kayıtlı

6. LPM_COMPARE (Karşılaştırıcı) 683490 | 2020.10.05
6.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
lpm_compare modülü (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, saat, clken, aclr); parametre lpm_type = “lpm_compare”; parametre lpm_width = 1; parametre lpm_resunum = “İMZALANMADI”; parametre lpm_pipeline = 0; parametre lpm_hint = “KULLANILMADI”; giriş [lpm_width-1:0] veria, verib; giriş saati; clken'i girin; aclr'yi girin; çıktı alb, aeb, agb, aleb, aneb, ageb; son modül
6.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) LPM_PACK.vhd kütüphanelervhdllpm dizini.
bileşen LPM_COMPARE genel (LPM_WIDTH : doğal;
LPM_REPRESENTATION : string := “İMZALANMADI”; LPM_PIPELINE : doğal := 0; LPM_TYPE: dize := L_COMPARE; LPM_HINT : string := “KULLANILMAMIŞ”); bağlantı noktası (DATAA : std_logic_vector'da (LPM_WIDTH-1'den 0'a kadar); DATAB : std_logic_vector'da (LPM_WIDTH-1'den 0'a kadar); ACLR : std_logic'te := '0'; CLOCK : std_logic'te := '0'; CLKEN : std_logic'te := '1'; AGB: çıkış std_logic; AEB: çıkış std_logic; ALB: çıkış std_logic; son bileşen;
6.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE lpm; lpm.lpm_components.all'ı KULLANIN;
6.5. Limanlar
Aşağıdaki tablolarda LMP_COMPARE IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 27

6. LPM_COMPARE (Karşılaştırıcı) 683490 | 2020.10.05

Tablo 18. LPM_COMPARE IP çekirdek Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

veria[]

Evet

Veri girişi. Giriş portunun boyutu LPM_WIDTH parametre değerine bağlıdır.

veri tabanı[]

Evet

Veri girişi. Giriş portunun boyutu LPM_WIDTH parametre değerine bağlıdır.

saat

HAYIR

Ardışık kullanım için saat girişi. Saat bağlantı noktası, ardışık düzen için saat girişini sağlar

operasyon. 0 (varsayılan) dışındaki LPM_PIPELINE değerleri için saat bağlantı noktası

etkinleştirilmiş.

clken

HAYIR

Ardışık kullanım için saat etkinleştirme. clken bağlantı noktasının yüksek olduğu iddia edildiğinde,

karşılaştırma işlemi gerçekleştirilir. Sinyal düşük olduğunda herhangi bir işlem yapılmaz. Eğer

atlanırsa varsayılan değer 1'dir.

tahakkuk

HAYIR

Ardışık kullanım için eşzamansız temizleme. İşlem hattı tanımsız (X) bir mantıkla başlatılır

seviye. Aclr bağlantı noktası herhangi bir zamanda boru hattını tamamen 0'lara sıfırlamak için kullanılabilir.

saat sinyaline asenkron olarak.

Tablo 19. LPM_COMPARE IP çekirdek Çıkış Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

alb

HAYIR

Karşılaştırıcı için çıkış portu. A girişi B girişinden küçükse onaylanır.

aeb

HAYIR

Karşılaştırıcı için çıkış portu. A girişi B girişine eşitse onaylanır.

agb

HAYIR

Karşılaştırıcı için çıkış portu. A girişi B girişinden büyükse onaylanır.

yaşb

HAYIR

Karşılaştırıcı için çıkış portu. A girişinin girişten büyük veya ona eşit olması durumunda onaylanır

veya

HAYIR

Karşılaştırıcı için çıkış portu. A girişi B girişine eşit değilse onaylanır.

Halep

HAYIR

Karşılaştırıcı için çıkış portu. A girişi B girişinden küçük veya ona eşitse onaylanır.

6.6. Parametreler

Aşağıdaki tabloda LPM_COMPARE IP çekirdeğinin parametreleri listelenmektedir.

Tablo 20. LPM_COMPARE IP çekirdek Parametreleri

Parametre Adı

Tip

Gerekli

LPM_WIDTH

Tamsayı Evet

LPM_REPRESENTATION

Sicim

HAYIR

LPM_PIPELINE

Tamsayı Hayır

LPM_HINT

Sicim

HAYIR

Tanım
dataa[] ve datab[] bağlantı noktalarının genişliklerini belirtir.
Gerçekleştirilen karşılaştırmanın türünü belirtir. Değerler İMZALANMIŞ ve İMZALANMAMIŞTIR. Atlanırsa varsayılan değer İMZALANMAMIŞ olur. Bu parametre değeri SIGNED olarak ayarlandığında, karşılaştırıcı veri girişini imzalı ikinin tamamlayıcısı olarak yorumlar.
alb, aeb, agb, ageb, aleb veya aneb çıkışıyla ilişkili gecikme saat döngüsü sayısını belirtir. Sıfır (0) değeri, gecikmenin mevcut olmadığını ve tamamen birleşimsel bir işlevin başlatılacağını gösterir. Atlanırsa varsayılan değer 0'dır (boru hattı olmayan).
VHDL tasarımında Intel'e özgü parametreleri belirtmenize olanak tanır files (.vhd). Varsayılan değer KULLANILMAMIŞ'tır.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 28

Geri bildirim gönder

6. LPM_COMPARE (Karşılaştırıcı) 683490 | 2020.10.05
Parametre Adı LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Tür Dize Dize
Sicim

Gerekli Hayır Hayır
HAYIR

Tanım
VHDL tasarımında parametreli modüller (LPM) varlık adı kitaplığını tanımlar files.
Bu parametre modelleme ve davranışsal simülasyon amacıyla kullanılır. Parametre editörü bu parametrenin değerini hesaplar.
Intel'e özgü parametre. VHDL tasarımında ONE_INPUT_IS_CONSTANT parametresini belirtmek için LPM_HINT parametresini kullanmalısınız. fileS. Değerler EVET, HAYIR veya KULLANILMIYOR'dur. Bir girişin sabit olması durumunda daha fazla optimizasyon sağlar. Atlanırsa varsayılan değer HAYIR'dır.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 29

683490 | 2020.10.05 Geri Bildirim Gönder

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Çekirdeği

Şekil 6.

Intel, ECC işlevselliğini uygulamak için ALTECC IP çekirdeğini sağlar. ECC, veri iletimi sırasında alıcı tarafında oluşan bozuk verileri tespit eder. Bu hata düzeltme yöntemi, hataların patlamalar yerine rastgele meydana geldiği durumlar için en uygunudur.

ECC, veri kodlama ve kod çözme sürecinde hataları tespit eder. Eski içinampDosyada ECC bir iletim uygulamasında uygulandığında kaynaktan okunan veriler alıcıya gönderilmeden önce kodlanır. Kodlayıcının çıktısı (kod sözcüğü), eşlik bitlerinin sayısıyla birlikte eklenen ham verilerden oluşur. Eklenen eşlik bitlerinin tam sayısı, giriş verilerindeki bit sayısına bağlıdır. Oluşturulan kod sözcüğü daha sonra hedefe iletilir.

Alıcı kod sözcüğünü alır ve kodunu çözer. Kod çözücü tarafından elde edilen bilgi, bir hatanın tespit edilip edilmediğini belirler. Kod çözücü tek bitli ve çift bitli hataları algılar ancak bozuk verilerdeki yalnızca tek bitli hataları düzeltebilir. Bu tür ECC, tek hata düzeltmeli çift hata tespitidir (SECDED).

ALTECC IP çekirdeğinin kodlayıcı ve kod çözücü işlevlerini yapılandırabilirsiniz. Kodlayıcıya veri girişi, veri girişi ile oluşturulan eşlik bitlerinin birleşimi olan bir kod sözcüğü oluşturmak üzere kodlanır. Üretilen kod sözcüğü, hedef bloğuna ulaşmadan hemen önce kod çözülmesi için kod çözücü modülüne iletilir. Kod çözücü, alınan kod sözcüğünde herhangi bir hata olup olmadığını belirlemek için bir sendrom vektörü oluşturur. Kod çözücü, yalnızca tek bitlik hatanın veri bitlerinden kaynaklanması durumunda verileri düzeltir. Tek bit hatası eşlik bitlerinden kaynaklanıyorsa hiçbir sinyal işaretlenmez. Kod çözücü ayrıca, alınan verinin durumunu ve varsa kod çözücü tarafından gerçekleştirilen eylemi gösteren bayrak sinyallerine de sahiptir.

Aşağıdaki şekillerde ALTECC IP çekirdeğinin bağlantı noktaları gösterilmektedir.

ALTECC Kodlayıcı Bağlantı Noktaları

ALTECC_ENCODER

veri[]

Q[]

saat

tahakkuk

kuruluş

ISO 9001: 2015 Kayıtlı

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Core 683490 | 2020.10.05

Şekil 7. ALTECC Kod Çözücü Bağlantı Noktaları

ALTECC_DECODER

veri[] saat saati

q[] err_detected err_corrected
err_fatal

tahakkuk

kuruluş

7.1. ALTECC Kodlayıcı Özellikleri

ALTECC kodlayıcı IP çekirdeği aşağıdaki özellikleri sunar: · Hamming Kodlama şemasını kullanarak veri kodlamayı gerçekleştirir · 2 bitlik veri genişliğini destekler · İmzalı ve imzasız veri temsil formatını destekler · Bir veya iki saat döngüsü çıkış gecikmesi ile ardışık düzen desteği · İsteğe bağlı destekler asenkron temizleme ve saat etkinleştirme bağlantı noktaları

ALTECC kodlayıcı IP çekirdeği, Hamming Kodlama şemasını kullanarak verileri alır ve kodlar. Hamming Kodlama şeması eşlik bitlerini türetir ve bunları çıkış kod kelimesini üretmek için orijinal verilere ekler. Eklenen eşlik bitlerinin sayısı verinin genişliğine bağlıdır.

Aşağıdaki tabloda, farklı veri genişliği aralıkları için eklenen eşlik bitlerinin sayısı listelenmektedir. Toplam Bit sütunu, giriş veri bitlerinin ve eklenen eşlik bitlerinin toplam sayısını temsil eder.

Tablo 21.

Veri Genişliğine Göre Eşlik Biti Sayısı ve Kod Kelimesi

Veri Genişliği

Eşlik Bit Sayısı

Toplam Bit (Kod Kelimesi)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Eşlik biti türetme, eşit eşlik kontrolünü kullanır. Ek 1 bit (tabloda +1 olarak gösterilmiştir), kod sözcüğünün MSB'si olarak eşlik bitlerine eklenir. Bu, kod sözcüğünün çift sayıda 1'e sahip olmasını sağlar. Eski içinampDosyanın veri genişliği 4 bit ise verilere 4 eşlik biti eklenerek toplam 8 bitlik bir kod kelimesi oluşturulur. 7 bitlik kod sözcüğünün LSB'sinden 8 bit tek sayıda 1'e sahipse, kod sözcüğünün 8. biti (MSB) 1 olur ve kod sözcüğündeki toplam 1 sayısını çift yapar.
Aşağıdaki şekil, oluşturulan kod sözcüğünü ve 8 bitlik bir veri girişindeki eşlik bitleri ile veri bitlerinin düzenini göstermektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 31

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Core 683490 | 2020.10.05

Şekil 8.

8-Bit Oluşturulmuş Kod Kelimesinde Eşlik Bitleri ve Veri Bitleri Düzenlemesi

MSB

YSB

4 eşlik biti

4 veri biti

ALTECC kodlayıcı IP çekirdeği aynı anda yalnızca 2 ila 64 bitlik giriş genişliklerini kabul eder. Intel aygıtları için ideal olan 12 bit, 29 bit ve 64 bitlik giriş genişlikleri sırasıyla 18 bit, 36 bit ve 72 bitlik çıktılar üretir. Bit seçimi sınırlamasını parametre düzenleyicide kontrol edebilirsiniz.

7.2. Verilog HDL Prototipi (ALTECC_ENCODER)
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
modül altecc_encoder #( amaçlanan_device_family parametresi = "kullanılmamış", lpm_pipeline parametresi = 0, width_codeword parametresi = 8, width_dataword parametresi = 8, lpm_type parametresi = "altecc_encoder", lpm_hint parametresi = "kullanılmadı") ( giriş kablosu aclr, giriş kablosu saati, giriş kablo saati, giriş kablosu [width_dataword-1:0] verileri, çıkış kablosu [width_codeword-1:0] q); son modül

7.3. Verilog HDL Prototipi (ALTECC_DECODER)
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) lpm.v edasentez dizini.
modül altecc_decoder #( amaçlanan_device_family parametresi = "kullanılmamış", lpm_pipeline parametresi = 0, width_codeword parametresi = 8, width_dataword parametresi = 8, lpm_type parametresi = "altecc_decoder", lpm_hint parametresi = "kullanılmadı") ( giriş kablosu aclr, giriş kablosu saati, giriş kablo saati, giriş kablosu [width_codeword-1:0] verileri, çıkış kablosu err_corrected, çıkış kablosu err_detected, çıkış kablosu err_fatal, çıkış kablosu [width_dataword-1:0] q); son modül

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 32

Geri bildirim gönder

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Core 683490 | 2020.10.05
7.4. VHDL Bileşen Beyanı (ALTECC_ENCODER)
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) altera_mf_components.vhd kütüphanelervhdlaltera_mf dizini.
bileşen altecc_encoder jenerik ( amaçlanan_device_family:string := “kullanılmamış”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “KULLANILMAMIŞ”; lpm_type:string := “altecc_encoder ”); port( aclr:in std_logic := '0'; saat:in std_logic := '0'; watchen:in std_logic := '1'; data:in std_logic_vector(width_dataword-1'den 0'a kadar); q:out std_logic_vector(width_codeword) -1'den 0'a kadar)); son bileşen;
7.5. VHDL Bileşen Beyanı (ALTECC_DECODER)
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) altera_mf_components.vhd kütüphanelervhdlaltera_mf dizini.
bileşen altecc_decoder jenerik ( amaçlanan_device_family:string := “kullanılmamış”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “KULLANILMAMIŞ”; lpm_type:string := “altecc_decoder ”); port( aclr:in std_logic := '0'; saat:in std_logic := '0'; saaten:in std_logic := '1'; data:in std_logic_vector(width_codeword-1'den 0'a kadar); err_corrected: out std_logic; err_detected : out std_logic; q:out std_logic_vector(width_dataword-1'den 0'a kadar); son bileşen;
7.6. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE altera_mf; altera_mf.altera_mf_components.all'ı KULLANIN;
7.7. Kodlayıcı Bağlantı Noktaları
Aşağıdaki tablolarda ALTECC kodlayıcı IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 33

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Core 683490 | 2020.10.05

Tablo 22. ALTECC Kodlayıcı Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

veri[]

Evet

Veri giriş portu. Giriş bağlantı noktasının boyutu WIDTH_DATAWORD'a bağlıdır

parametre değeri. Data[] portu kodlanacak ham verileri içerir.

saat

Evet

Kodlama işlemini senkronize etmek için saat sinyalini sağlayan saat giriş bağlantı noktası.

LPM_PIPELINE değeri 0'dan büyük olduğunda saat bağlantı noktası gereklidir.

saat

HAYIR

Saat etkinleştir. Atlanırsa varsayılan değer 1'dir.

tahakkuk

HAYIR

Asenkron temizleme girişi. Aktif yüksek Aclr sinyali herhangi bir zamanda kullanılabilir.

kayıtları eşzamansız olarak temizleyin.

Tablo 23. ALTECC Kodlayıcı Çıkış Bağlantı Noktaları

Bağlantı Noktası Adı q[]

Gerekli Evet

Tanım
Kodlanmış veri çıkış bağlantı noktası. Çıkış portunun boyutu WIDTH_CODEWORD parametre değerine bağlıdır.

7.8. Dekoder Bağlantı Noktaları

Aşağıdaki tablolarda ALTECC kod çözücü IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Tablo 24. ALTECC Dekoder Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

veri[]

Evet

Veri giriş portu. Giriş portunun boyutu WIDTH_CODEWORD parametre değerine bağlıdır.

saat

Evet

Kodlama işlemini senkronize etmek için saat sinyalini sağlayan saat giriş bağlantı noktası. LPM_PIPELINE değeri 0'dan büyük olduğunda saat bağlantı noktası gereklidir.

saat

HAYIR

Saat etkinleştir. Atlanırsa varsayılan değer 1'dir.

tahakkuk

HAYIR

Asenkron temizleme girişi. Aktif yüksek aclr sinyali, kayıtları eşzamansız olarak temizlemek için herhangi bir zamanda kullanılabilir.

Tablo 25. ALTECC Dekoder Çıkış Bağlantı Noktaları

Bağlantı Noktası Adı q[]

Gerekli Evet

Tanım
Kodu çözülmüş veri çıkış bağlantı noktası. Çıkış portunun boyutu WIDTH_DATAWORD parametre değerine bağlıdır.

err_detected Evet

Alınan verinin durumunu yansıtan ve bulunan hataları belirten işaret sinyali.

err_correcte Evet d

Alınan verinin durumunu yansıtan bayrak sinyali. Bulunan ve düzeltilen tek bitlik hatayı belirtir. Veriler zaten düzeltilmiş olduğundan kullanabilirsiniz.

err_fatal

Evet

Alınan verinin durumunu yansıtan bayrak sinyali. Çift bitlik hatanın bulunduğunu ancak düzeltilmediğini belirtir. Bu sinyalin ileri sürülmesi durumunda verileri kullanmamalısınız.

syn_e

HAYIR

Paritede tek bitlik bir hata tespit edildiğinde yükselecek bir çıkış sinyali

parçalar.

7.9. Kodlayıcı Parametreleri
Aşağıdaki tabloda ALTECC kodlayıcı IP çekirdeğinin parametreleri listelenmektedir.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 34

Geri bildirim gönder

7. ALTECC (Hata Düzeltme Kodu: Kodlayıcı/Kod Çözücü) IP Core 683490 | 2020.10.05

Tablo 26. ALTECC Kodlayıcı Parametreleri

Parametre Adı

Tip

Gerekli

Tanım

WIDTH_DATAWORD

Tamsayı Evet

Ham verilerin genişliğini belirtir. Değerler 2 ila 64 arasındadır. Atlanırsa varsayılan değer 8'dir.

WIDTH_CODEWORD

Tamsayı Evet

İlgili kod sözcüğünün genişliğini belirtir. Geçerli değerler 6, 72, 9 ve 17 hariç 33 ila 65 arasındadır. Atlanırsa varsayılan değer 13'tür.

LPM_PIPELINE

Tamsayı Hayır

Devre için boru hattını belirtir. Değerler 0 ile 2 arasındadır. Değer 0 ise portlar kayıtlı değildir. Değer 1 ise çıkış bağlantı noktaları kaydedilir. Değer 2 ise giriş ve çıkış bağlantı noktaları kaydedilir. Atlanırsa varsayılan değer 0'dır.

7.10. Kod Çözücü Parametreleri

Aşağıdaki tabloda ALTECC kod çözücü IP çekirdek parametreleri listelenmektedir.

Tablo 27. ALTECC Kod Çözücü Parametreleri

Parametre Adı WIDTH_DATAWORD

Tamsayı Türü

Gerekli

Tanım

Evet

Ham verilerin genişliğini belirtir. Değerler 2 ila 64 arasındadır.

varsayılan değer 8'tir.

WIDTH_CODEWORD

Tam sayı

Evet

İlgili kod sözcüğünün genişliğini belirtir. Değerler 6

72, 9, 17 ve 33 hariç 65'ye kadar. Atlanırsa varsayılan değer

13'tür.

LPM_PIPELINE

Tam sayı

HAYIR

Devrenin kaydını belirtir. Değerler 0 ile 2 arasındadır.

değer 0'dır, kayıt uygulanmaz. Değer 1 ise,

çıkış kayıtlıdır. Değer 2 ise, hem giriş hem de

çıkış kayıtlıdır. Değer 2'den büyükse ek

kayıtlar ek olarak çıkışta uygulanır

gecikmeler. Atlanırsa varsayılan değer 0'dır.

Bir 'syn_e' bağlantı noktası oluşturun

Tam sayı

HAYIR

Bir syn_e bağlantı noktası oluşturmak için bu parametreyi açın.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 35

683490 | 2020.10.05 Geri Bildirim Gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği

Şekil 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları) veya ALTERA_MULT_ADD (Arria V, Stratix V ve Cyclone V cihazları) IP çekirdeği, bir çarpan-toplayıcı uygulamanıza olanak tanır.

Aşağıdaki şekilde Intel FPGA Multiply Adder veya ALTERA_MULT_ADD IP çekirdeği için bağlantı noktaları gösterilmektedir.

Intel FPGA Multiply Adder veya ALTERA_MULT_ADD Bağlantı Noktaları

Intel FPGA Çarpma Toplayıcı veya ALTERA_MULT_ADD

veria[] sinyal verib[] işaretb veric[] katsayı0[] katsayı1[] katsayı2[] katsayı3[] addnsub1 addnsub3 aclr/sclr[] tarama[] saat0 saat1 saat2 ena0 ena1 ena2 sload_accum
accum_sload zinciri[]

tarama[] sonuç[]

aclr0 aclr1

kuruluş
Çarpan-toplayıcı, girdi çiftlerini kabul eder, değerleri birbiriyle çarpar ve ardından diğer tüm çiftlerin çarpımlarına ekleme veya çıkarma yapar.
Giriş veri genişliklerinin tümü 9 bit genişliğinde veya daha küçükse işlev, 9 x 9 yapılandırmasını destekleyen cihazlar için DSP bloğundaki 9 x 9 bit giriş çarpanı yapılandırmasını kullanır. Değilse, DSP bloğu genişliği 18 bit ile 18 bit arasında olan verileri işlemek için 10 × 18 bitlik giriş çarpanları kullanır. Bir tasarımda birden fazla Intel FPGA Multiply Adder veya ALTERA_MULT_ADD IP çekirdeği oluşursa işlevler şu şekilde dağıtılır:

ISO 9001: 2015 Kayıtlı

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05
mümkün olduğunca çok sayıda farklı DSP bloğu, böylece bu bloklara yönlendirme daha esnek olur. DSP bloğu başına daha az çarpan, cihazın geri kalanına giden yolları en aza indirerek bloğa daha fazla yönlendirme seçeneği sağlar.
Aşağıdaki sinyaller için yazmaçlar ve ekstra boru hattı yazmaçları da DSP bloğunun içine yerleştirilir: · Veri girişi · İmzalı veya imzasız seçim · Ekleme veya çıkarma seçimi · Çarpanların çarpımı
Çıkış sonucu durumunda ilk kayıt DSP bloğuna yerleştirilir. Ancak ekstra gecikme kayıtları bloğun dışındaki mantık elemanlarına yerleştirilir. Çarpanın veri girişleri, kontrol sinyali girişleri ve toplayıcının çıkışları da dahil olmak üzere DSP bloğunun çevre birimi, cihazın geri kalanıyla iletişim kurmak için düzenli yönlendirme kullanır. İşlevdeki tüm bağlantılar DSP bloğunun içindeki özel yönlendirmeyi kullanır. Bu özel yönlendirme, bir çarpanın kayıtlı giriş verilerini bir çarpandan bitişik çarpana kaydırma seçeneğini seçtiğinizde kaydırma yazmacı zincirlerini içerir.
Herhangi bir Stratix V ve Arria V cihaz serisindeki DSP blokları hakkında daha fazla bilgi için Literatür ve Teknik Dokümantasyon sayfasındaki ilgili el kitaplarının DSP Blokları bölümüne bakın.
İlgili Bilgi AN 306: FPGA Cihazlarında Çarpanların Uygulanması
Intel FPGA cihazlarında DSP ve bellek bloklarını kullanarak çarpanların uygulanması hakkında daha fazla bilgi sağlar.
8.1. Özellikler
Intel FPGA Multiply Adder veya ALTERA_MULT_ADD IP çekirdeği aşağıdaki özellikleri sunar: · İki karmaşık öğenin çarpma işlemlerini gerçekleştirmek için bir çarpan oluşturur
sayılar Not: Yerel olarak desteklenen boyuttan daha büyük çarpanlar oluştururken/
DSP bloklarının basamaklandırılmasından kaynaklanan performans etkisi olacaktır. · 1 256 bit veri genişliğini destekler · İmzalı ve imzasız veri temsil formatını destekler · Yapılandırılabilir giriş gecikmesi ile ardışık düzeni destekler · İmzalı ve imzasız veri desteği arasında dinamik olarak geçiş yapma seçeneği sunar · Ekleme ve çıkarma işlemi arasında dinamik olarak geçiş yapma seçeneği sunar · Destekler isteğe bağlı asenkron ve senkron temizleme ve saat giriş bağlantı noktalarını etkinleştirir · Sistolik gecikme kayıt modunu destekler · Çarpan başına 8 ön yükleme katsayısıyla ön toplayıcıyı destekler · Akümülatör geri bildirimini tamamlamak için ön yük sabitini destekler

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 37

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

8.1.1. Ön toplayıcı
Ön toplayıcıda, çarpanın beslenmesinden önce toplama veya çıkarma işlemleri yapılır.
Beş ön toplayıcı modu vardır: · Basit mod · Katsayı modu · Giriş modu · Kare modu · Sabit mod

Not:

Ön toplayıcı kullanıldığında (ön toplayıcı katsayısı/giriş/kare modu), çarpana yapılan tüm veri girişleri aynı saat ayarına sahip olmalıdır.

8.1.1.1. Ön-ekleyici Basit Mod

Bu modda, her iki işlenen de giriş bağlantı noktalarından türetilir ve ön toplayıcı kullanılmaz veya atlanmaz. Bu varsayılan moddur.

Şekil 10. Ön Toplayıcı Basit Modu
a0 b0

Çok0

sonuç

8.1.1.2. Ön Toplayıcı Katsayısı Modu
Bu modda, bir çarpan işleneni ön toplayıcıdan türetilir ve diğer işlenen dahili katsayı deposundan türetilir. Katsayı depolama, 8'e kadar önceden ayarlanmış sabite izin verir. Katsayı seçim sinyalleri katsayı[0..3]'tür.
Bu mod aşağıdaki denklemle ifade edilir.

Aşağıda bir çarpanın ön toplayıcı katsayı modunu göstermektedir.

Şekil 11. Ön Toplayıcı Katsayısı Modu

Preader

Çok0

+/-

sonuç

katsayı0 katsayı

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 38

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05
8.1.1.3. Ön Toplayıcı Giriş Modu Bu modda, bir çarpan işleneni ön toplayıcıdan türetilir ve diğer işlenen datac[] giriş bağlantı noktasından türetilir. Bu mod aşağıdaki denklemle ifade edilir.

Aşağıda bir çarpanın ön toplayıcı giriş modu gösterilmektedir.

Şekil 12. Ön Toplayıcı Giriş Modu
a0 b0

Çok0

+/-

sonuç

8.1.1.4. Ön Toplayıcı Kare Modu Bu mod aşağıdaki denklemle ifade edilir.

Aşağıda iki çarpanın ön toplayıcı kare modu gösterilmektedir.

Şekil 13. Ön-toplayıcı Kare Modu
a0 b0

Çok0

+/-

sonuç

8.1.1.5. Ön Toplayıcı Sabit Modu
Bu modda, bir çarpan işleneni giriş portundan türetilir ve diğer işlenen dahili katsayı deposundan türetilir. Katsayı depolama, 8'e kadar önceden ayarlanmış sabite izin verir. Katsayı seçim sinyalleri katsayı[0..3]'tür.
Bu mod aşağıdaki denklemle ifade edilir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 39

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Aşağıdaki şekil bir çarpanın ön toplayıcı sabit modunu göstermektedir.

Şekil 14. Ön Toplayıcı Sabit Modu
a0

Çok0

sonuç

katsayı0
katsayı
8.1.2. Sistolik Gecikme Kaydı
Sistolik bir mimaride, giriş verileri, veri arabelleği görevi gören bir dizi kayıt defterine beslenir. Her kayıt bir girdi sağlarampİlgili katsayı ile çarpıldığı bir çarpana le. Zincir toplayıcı, nihai sonucu oluşturmak için çarpandan kademeli olarak birleştirilen sonuçları ve Chainin[] giriş portundan önceden kaydedilen sonucu saklar. Her bir çarpma-toplama öğesi tek bir döngü kadar geciktirilmelidir, böylece sonuçlar bir araya toplandığında uygun şekilde senkronize edilir. Her ardışık gecikme, ilgili çoklu toplama elemanlarının hem katsayı belleğini hem de veri arabelleğini adreslemek için kullanılır. Eski içinample, ikinci çarpma toplama öğesi için tek bir gecikme, üçüncü çarpma toplama öğesi için iki gecikme vb.
Şekil 15. Sistolik Kayıtlar
Sistolik kayıtlar

x(t)c(0)

S-1

c(1)

S-1

c(2)

S-1

c(N-1)

S-1

S -1 y(t)

x(t), sürekli bir giriş akışından elde edilen sonuçları temsil eder samples ve y(t)
bir dizi girdinin toplamını temsil ederamples ve zamanla bunların çarpımı
ilgili katsayılar. Hem giriş hem de çıkış sonuçları soldan sağa doğru akar. c(0)'dan c(N-1)'e kadar olan katsayıları belirtir. Sistolik gecikme kayıtları S-1 ile gösterilirken 1, tek bir saat gecikmesini temsil eder. Sistolik gecikme kayıtları şu saatte eklenir:
sonuçları garanti edecek şekilde boru hattı için girdi ve çıktıları
çarpan işleneni ve birikmiş toplamlar senkronize kalır. Bu işlem elemanı
filtreleme fonksiyonunu hesaplayan bir devre oluşturmak için kopyalanır. Bu fonksiyon
aşağıdaki denklemle ifade edilir.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 40

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

N, akümülatöre giren verinin döngü sayısını, y(t) t zamanındaki çıkışı, A(t) t zamanındaki girişi ve B(i) katsayıları temsil eder. Denklemdeki t ve i, zamandaki belirli bir ana karşılık gelir, dolayısıyla çıktı s'yi hesaplamak içinample y(t) t zamanında, bir grup giriş sampZamanın N farklı noktasındaki dosyalar veya A(n), A(n-1), A(n-2), … A(n-N+1) gereklidir. N giriş grubuampDosyalar N katsayılarla çarpılır ve nihai sonuç y'yi oluşturmak için toplanır.
Sistolik kayıt mimarisi yalnızca 2'nin toplamı ve 4'ün toplamı modları için kullanılabilir. Her iki sistolik kayıt mimarisi modu için de ilk zincirleme sinyalin 0'a bağlanması gerekir.
Aşağıdaki şekil 2 çarpanın sistolik gecikme kaydı uygulamasını göstermektedir.
Şekil 16. 2 Çarpanın Sistolik Gecikme Kaydının Uygulanması
zincirleme

Çok0

+/-

Çok1

+/-

sonuç
İki çarpanın toplamı aşağıdaki denklemde ifade edilir.
Aşağıdaki şekil 4 çarpanın sistolik gecikme kaydı uygulamasını göstermektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 41

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Şekil 17. 4 Çarpanın Sistolik Gecikme Kaydının Uygulanması
zincirleme

Çok0

+/-

Çok1

+/-

Çok2

+/-

Çok3

+/-

sonuç
Dört çarpanın toplamı aşağıdaki denklemde ifade edilir. Şekil 18. 4 Çarpan Toplamı
Aşağıdakiler avantajları listelertagSistolik kayıt uygulamasının özellikleri: · DSP kaynak kullanımını azaltır · Zincir toplayıcı yapısını kullanarak DSP bloğunda etkili eşleme sağlar

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 42

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

8.1.3. Ön Yükleme Sabiti
Ön yükleme sabiti, akümülatör işlenenini kontrol eder ve akümülatör geri bildirimini tamamlar. Geçerli LOADCONST_VALUE aralığı 0'tür. Sabit değer 64N'ye eşittir, burada N = LOADCONST_VALUE. LOADCONST_VALUE 2'e ayarlandığında sabit değer 64'a eşit olur. Bu fonksiyon taraflı yuvarlama olarak kullanılabilir.
Aşağıdaki şekil ön yükleme sabiti uygulamasını göstermektedir.
Şekil 19. Ön Yük Sabiti

Akümülatör geribildirimi

devamlı

Çok0

+/-

Çok1

+/b1

sonuç

accum_sload sload_accum

Diğer çarpan uygulamaları için aşağıdaki IP çekirdeklerine bakın: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Çift Akümülatör
Çift akümülatör özelliği, akümülatör geri besleme yoluna ek bir kayıt ekler. Çift akümülatör kaydı, saat, saat etkinleştirme ve aclr'yi içeren çıkış kaydını takip eder. Ek akümülatör kaydı, sonucu bir çevrim gecikmeyle döndürür. Bu özellik, aynı kaynak sayısına sahip iki akümülatör kanalına sahip olmanızı sağlar.
Aşağıdaki şekil çift akümülatör uygulamasını göstermektedir.

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 43

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Şekil 20. Çift Akümülatör

Çift Akümülatör Kayıt Ol

Akümülatör geri bildirimi

Çok0

+/-

Çok1

+/b1

Çıkış sonucu Çıkış Kaydı

8.2. Verilog HDL Prototipi
Intel FPGA Multiply Adder veya ALTERA_MULT_ADD Verilog HDL prototipini bulabilirsiniz. file (altera_mult_add_rtl.v) Librariesmegafunctions dizini.
8.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi, altera_lnsim_components.vhd dosyasında bulunur. kütüphanelervhdl altera_lnsim dizini.
8.4. VHDL LIBRARY_USE Bildirimi
VHDL Bileşen Bildirimini kullanıyorsanız VHDL LIBRARY-USE bildirimine gerek yoktur.
KÜTÜPHANE altera_mf; altera_mf.altera_mf_components.all'ı KULLANIN;

8.5. Sinyaller

Aşağıdaki tablolarda Multiply Adder Intel FPGA IP veya ALTERA_MULT_ADD IP çekirdeğinin giriş ve çıkış sinyalleri listelenmektedir.

Tablo 28. Çarpma Toplayıcı Intel FPGA IPveya ALTERA_MULT_ADD Giriş Sinyalleri

Sinyal

Gerekli

Tanım

veria_0[]/veria_1[]/

Evet

veria_2[]/veria_3[]

Çarpana veri girişi. Giriş bağlantı noktası [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] genişliğinde
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 44

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Sinyal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] saat[1:0] aclr[1:0] sclr[1:0] ena [1:0] işareti
işaret
tarama[] accum_sload

Gerekli Evet Hayır
Hayır Hayır Hayır Hayır
HAYIR
Hayır Hayır

Tanım
Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde, X değeri çıkış sinyallerine yayılır.
Çarpana veri girişi. Giriş sinyali [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] geniş Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Çarpana veri girişi. Giriş sinyali [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] geniş Bu sinyalleri etkinleştirmek için Preader modu parametresini seç için INPUT'u seçin. Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
İlgili kayda saat giriş portu. Bu sinyal IP çekirdeğindeki herhangi bir kayıt tarafından kullanılabilir. Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
İlgili kayda asenkron temizleme girişi. Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
İlgili kayda eşzamanlı temizleme girişi. Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş X giriş değerini destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
İlgili kayda sinyal girişini etkinleştirin. Bu IP'ye yönelik simülasyon modeli, bu sinyallere yönelik belirlenmemiş giriş değerini (X) destekler. Bu sinyallere X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Çarpan girişi A'nın sayısal gösterimini belirtir. Signa sinyali yüksekse çarpan, çarpan girişi A sinyalini işaretli bir sayı olarak değerlendirir. Sinyal sinyali düşükse çarpan, çarpan girişi A sinyalini işaretsiz bir sayı olarak ele alır. Bu sinyali etkinleştirmek için Çarpanlar A girişleri parametresinin gösterim formatı nedir için DEĞİŞKEN'i seçin. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Çarpan girişi B sinyalinin sayısal gösterimini belirtir. İşaretb sinyali yüksekse çarpan, çarpan giriş B sinyalini işaretli ikinin tümleyen sayısı olarak ele alır. İşaretb sinyali düşükse çarpan, çarpan giriş B sinyalini işaretsiz bir sayı olarak ele alır. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Tarama zinciri A için giriş. Giriş sinyali [WIDTH_A – 1, … 0] genişliğinde. INPUT_SOURCE_A parametresi SCANA değerine sahip olduğunda scanina[] sinyali gereklidir.
Akümülatör değerinin sabit olup olmadığını dinamik olarak belirtir. Accum_sload sinyali düşükse çarpan çıkışı akümülatöre yüklenir. accum_sload ve sload_accum'u aynı anda kullanmayın.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 45

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Sinyal sload_accum
zincirleme[] addnsub1
eklentisub3
katsayı0[] katsayı1[] katsayı2[] katsayı3[]

Gerekli Hayır
Hayır Hayır
HAYIR
Hayır, hayır, hayır, hayır

Tanım
Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Akümülatör değerinin sabit olup olmadığını dinamik olarak belirtir. Eğer sload_accum sinyali yüksekse çarpan çıkışı akümülatöre yüklenir. accum_sload ve sload_accum'u aynı anda kullanmayın. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Önceki s'den toplayıcı sonuç giriş veriyolutage. Giriş sinyali [WIDTH_CHAININ – 1, … 0] genişliğinde.
İlk çarpan çiftinin çıktılarına toplama veya çıkarma işlemi yapın. İlk çarpan çiftinin çıkışlarını toplamak için giriş 1'den addnsub1 sinyaline. Çıkışları ilk çarpan çiftinden çıkarmak için addnsub0 sinyaline 1 girişi yapın. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
İlk çarpan çiftinin çıktılarına toplama veya çıkarma işlemi yapın. İkinci çarpan çiftinin çıkışlarını eklemek için giriş 1'den addnsub3 sinyaline. Çıkışları ilk çarpan çiftinden çıkarmak için addnsub0 sinyaline 3 girişi yapın. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Birinci çarpana giriş sinyali[0:3] katsayısı. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Giriş sinyalinin[0:3] ikinci çarpana katsayısı. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Giriş sinyalinin[0:3] üçüncü çarpana katsayısı. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.
Giriş sinyalinin [0:3] dördüncü çarpana katsayısı. Bu IP'ye yönelik simülasyon modeli, bu sinyale yönelik belirlenmemiş giriş değerini (X) destekler. Bu girişe X değeri verdiğinizde X değeri çıkış sinyallerine yayılır.

Tablo 29. Çarpma Toplayıcı Intel FPGA IP Çıkış Sinyalleri

Sinyal

Gerekli

Tanım

sonuç []

Evet

Çarpan çıkış sinyali. Çıkış sinyali [WIDTH_RESULT – 1 … 0] genişliğinde

Bu IP için simülasyon modeli belirlenmemiş çıkış değerini (X) destekler. Giriş olarak X değerini verdiğinizde X değeri bu sinyal üzerinde yayılır.

tarama []

HAYIR

Tarama zincirinin çıkışı A. Çıkış sinyali [WIDTH_A – 1..0] genişliğinde.

Çarpan sayıları için 2'den fazlasını seçin ve bu sinyali etkinleştirmek için parametreye bağlı çarpanın A girişi nedir için Zincir girişi tara seçeneğini seçin.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 46

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

8.6. Parametreler

8.6.1. Genel sekmesi

Tablo 30. Genel Sekmesi

Parametre

IP Oluşturulan Parametre

Değer

Çarpanların sayısı nedir?

number_of_m 1 – 4 çarpan

A width_a giriş veriyolları ne kadar geniş olmalıdır?

1 – 256

B width_b giriş veriyolları ne kadar geniş olmalıdır?

1 – 256

'Sonuç' çıkış veri yolu ne kadar geniş olmalıdır?

genişlik_sonucu

1 – 256

Her saat için ilişkili bir saat etkinleştirmesi oluşturun

gui_associate Açık d_clock_enabl Kapalı e

8.6.2. Ekstra Modlar Sekmesi

Tablo 31. Ekstra Modlar Sekmesi

Parametre

IP Oluşturulan Parametre

Değer

Çıkış Yapılandırması

Toplayıcı ünitesinin kayıt çıktısı

gui_output_re Açık

kayıt

Kapalı

Saat girişinin kaynağı nedir?

gui_output_re gister_clock

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_output_re gister_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_output_re gister_sclr

YOK SCLR0 SCLR1

Toplayıcı Operasyonu

İlk çarpan çiftinin çıktılarında hangi işlem yapılmalıdır?

gui_multiplier 1_direction

EKLE, ALT, DEĞİŞKEN

Varsayılan Değer 1
16

Tanım
Toplanacak çarpanların sayısı. Değerler 1'den 4'e kadardır. Dataa[] bağlantı noktasının genişliğini belirtin.

Datab[] bağlantı noktasının genişliğini belirtin.

Sonuç[] bağlantı noktasının genişliğini belirtin.

Kapalı

Saat etkinleştirmeyi oluşturmak için bu seçeneği seçin

her saat için.

Varsayılan Değer

Tanım

Kapalı Saat0
YOK YOK

Toplayıcı modülünün çıkış kaydını etkinleştirmek için bu seçeneği seçin.
Çıkış kayıtları için saat kaynağını etkinleştirmek ve belirtmek için Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için Toplayıcı ünitesinin çıkışını kaydet seçeneğini seçmelisiniz.
Toplayıcı çıkış kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Toplayıcı ünitesinin çıkışını kaydet seçeneğini seçmelisiniz.
Toplayıcı çıkış kaydı için eşzamanlı temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Toplayıcı ünitesinin çıkışını kaydet seçeneğini seçmelisiniz.

EKLEMEK

Birinci ve ikinci çarpanlar arasındaki çıkışlar için gerçekleştirilecek toplama veya çıkarma işlemini seçin.
· Ekleme işlemini gerçekleştirmek için EKLE'yi seçin.
· Çıkarma işlemini gerçekleştirmek için ALT'ı seçin.
· Dinamik toplama/çıkarma kontrolü amacıyla addnsub1 bağlantı noktasını kullanmak için DEĞİŞKEN'i seçin.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 47

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre

IP Oluşturulan Parametre

Değer

'Addnsub1' girişini kaydedin

gui_addnsub_ Açık multiplier_reg Kapalı ister1

Saat girişinin kaynağı nedir?

gui_addnsub_ multiplier_reg ister1_clock

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_addnsub_multiplier_aclr 1

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_addnsub_multiplier_sclr 1

YOK SCLR0 SCLR1

İkinci çarpan çiftinin çıktılarında hangi işlem yapılmalıdır?

gui_multiplier 3_direction

EKLE, ALT, DEĞİŞKEN

'Addnsub3' girişini kaydedin

gui_addnsub_ Açık multiplier_reg Kapalı ister3

Saat girişinin kaynağı nedir?

gui_addnsub_ multiplier_reg ister3_clock

Saat0 Saat1 Saat2

Varsayılan Değer
Kapalı Saat0 YOK YOK EKLE
Kapalı Saat0

Tanım
DEĞİŞKEN değeri seçildiğinde: · Addnsub1 sinyalini yükseğe sürün.
ekleme işlemi. · Addnsub1 sinyalini düşük seviyeye getirin
çıkarma işlemi. Bu parametreyi etkinleştirmek için ikiden fazla çarpan seçmelisiniz.
Addnsub1 bağlantı noktası için giriş kaydını etkinleştirmek üzere bu seçeneği seçin. Bu parametrenin aktif olabilmesi için ilk çarpan çiftinin çıkışlarında hangi işlem yapılmalı için DEĞİŞKEN seçeneğini seçmelisiniz.
Addnsub0 kaydı için giriş saat sinyalini belirtmek üzere Clock1, Clock2 veya Clock1'yi seçin. Bu parametreyi etkinleştirmek için Register 'addnsub1' girişini seçmelisiniz.
Addnsub1 kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Register 'addnsub1' girişini seçmelisiniz.
Addnsub1 kaydı için senkronize temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Register 'addnsub1' girişini seçmelisiniz.
Üçüncü ve dördüncü çarpanlar arasındaki çıkışlar için gerçekleştirilecek toplama veya çıkarma işlemini seçin. · Eklemeyi gerçekleştirmek için EKLE'yi seçin
operasyon. · Çıkarma işlemini gerçekleştirmek için ALT'ı seçin
operasyon. · Addnsub1'i kullanmak için DEĞİŞKEN'i seçin
Dinamik toplama/çıkarma kontrolü için bağlantı noktası. DEĞİŞKEN değeri seçildiğinde: · Ekleme işlemi için addnsub1 sinyalini yükseğe sürün. · Çıkarma işlemi için addnsub1 sinyalini düşük seviyeye getirin. Çarpanların sayısı nedir? sorusu için 4 değerini seçmelisiniz. Bu parametreyi etkinleştirmek için.
Addnsub3 sinyali için giriş kaydını etkinleştirmek amacıyla bu seçeneği seçin. Bu parametrenin aktif olabilmesi için ikinci çarpan çiftinin çıkışlarında hangi işlem yapılmalı için DEĞİŞKEN seçeneğini seçmelisiniz.
Addnsub0 kaydı için giriş saat sinyalini belirtmek üzere Clock1, Clock2 veya Clock3'yi seçin. Bu parametreyi etkinleştirmek için Register 'addnsub3′ girişini seçmelisiniz.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 48

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre
Eşzamansız temizleme girişinin kaynağı nedir?

IP Oluşturulan Parametre

Değer

gui_addnsub_multiplier_aclr 3

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_addnsub_multiplier_sclr 3

YOK SCLR0 SCLR1

Polarite `use_subadd'ı Etkinleştir

gui_use_subn Açık

eklemek

Kapalı

8.6.3. Çarpanlar Sekmesi

Tablo 32. Çarpanlar Sekmesi

Parametre

IP Oluşturulan Parametre

Değer

Nedir?

gui_temsili

gösterim formatı ation_a

Çarpanlar A girişleri için?

İMZALI, İMZASIZ, DEĞİŞKEN

'signa' girişini kaydet

gui_register_s Açık

igna

Kapalı

Saat girişinin kaynağı nedir?

gui_register_s igna_clock

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_register_s igna_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_register_s igna_sclr

YOK SCLR0 SCLR1

Nedir?

gui_temsili

gösterim formatı ation_b

Çarpanlar B girişleri için?

İMZALI, İMZASIZ, DEĞİŞKEN

'signb' girişini kaydet

gui_register_s Açık

ignb

Kapalı

Varsayılan Değer YOK
HİÇBİRİ

Tanım
Addnsub3 kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Register 'addnsub3' girişini seçmelisiniz.
Addnsub3 kaydı için senkronize temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Register 'addnsub3′ girişini seçmelisiniz.

Kapalı

İşlevi tersine çevirmek için bu seçeneği seçin

addnsub giriş bağlantı noktası.

Çıkarma işlemi için eklentiyi yükseğe sürün.

Ekleme işlemi için eklentiyi düşük konuma getirin.

Varsayılan Değer

Tanım

UNSIGNED Çarpan A girişi için gösterim formatını belirtin.

Kapalı

Signa'yı etkinleştirmek için bu seçeneği seçin

kayıt olmak.

Çarpan A girişlerinin gösterim formatı nedir? için DEĞİŞKEN değerini seçmelisiniz. Bu seçeneği etkinleştirmek için parametre.

Saat0

Signa kaydı için giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin.
Bu parametreyi etkinleştirmek için Register `signa' girişini seçmelisiniz.

HİÇBİRİ

Signa kaydı için eşzamansız temizleme kaynağını belirtir.
Bu parametreyi etkinleştirmek için Register `signa' girişini seçmelisiniz.

HİÇBİRİ

Signa kaydı için senkronize temizleme kaynağını belirtir.
Bu parametreyi etkinleştirmek için Register `signa' girişini seçmelisiniz.

UNSIGNED Çarpan B girişi için gösterim formatını belirtin.

Kapalı

Signb'yi etkinleştirmek için bu seçeneği seçin

kayıt olmak.

devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 49

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre

IP Oluşturulan Parametre

Değer

Varsayılan Değer

Saat girişinin kaynağı nedir?

gui_register_s ignb_clock

Saat0 Saat1 Saat2

Saat0

Eşzamansız temizleme girişinin kaynağı nedir?

gui_register_s ignb_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_register_s ignb_sclr

YOK SCLR0 SCLR1

Giriş Yapılandırması
Çarpanın A girişini kaydedin
Saat girişinin kaynağı nedir?

gui_input_reg Açık

ister_a

Kapalı

gui_input_reg ister_a_clock

Saat0 Saat1 Saat2

YOK YOK
Kapalı Saat0

Eşzamansız temizleme girişinin kaynağı nedir?

gui_input_reg ister_a_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_input_reg ister_a_sclr

YOK SCLR0 SCLR1

Çarpanın B girişini kaydedin
Saat girişinin kaynağı nedir?

gui_input_reg Açık

ister_b

Kapalı

gui_input_reg ister_b_clock

Saat0 Saat1 Saat2

YOK YOK Kapalı Saat0

Eşzamansız temizleme girişinin kaynağı nedir?

gui_input_reg ister_b_aclr

YOK ACLR0 ACLR1

HİÇBİRİ

Senkron temizleme girişinin kaynağı nedir?

gui_input_reg ister_b_sclr

YOK SCLR0 SCLR1

HİÇBİRİ

Çarpanın A girişi neye bağlı?

gui_multiplier Çarpan girişi Çarpan

_a_giriş

Tarama zinciri giriş girişi

Tanım
Çarpanlar B girişlerinin gösterim formatı nedir? için DEĞİŞKEN değerini seçmelisiniz. Bu seçeneği etkinleştirmek için parametre.
İşaret kaydı için giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için 'signb' girişini kaydet'i seçmelisiniz.
Signb kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için 'signb' girişini kaydet'i seçmelisiniz.
Signb kaydı için eşzamanlı temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için 'signb' girişini kaydet'i seçmelisiniz.
Veri giriş veri yolu için giriş kaydını etkinleştirmek üzere bu seçeneği seçin.
Veri giriş veri yolu için kayıt giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için çarpanın A girişini kaydet seçeneğini seçmelisiniz.
Veri giriş veri yolu için kayıt eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için çarpanın A girişini kaydet seçeneğini seçmelisiniz.
Veri giriş veri yolu için kayıt eşzamanlı temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için çarpanın A girişini kaydet seçeneğini seçmelisiniz.
Veri tabanı giriş veri yolu için giriş kaydını etkinleştirmek üzere bu seçeneği seçin.
Veri tabanı giriş veri yolu için kayıt giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için çarpanın B girişini kaydet seçeneğini seçmelisiniz.
Veri tabanı giriş veri yolu için kayıt eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için çarpanın B girişini kaydet seçeneğini seçmelisiniz.
Veri tabanı giriş veri yolu için kayıt eşzamanlı temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için çarpanın B girişini kaydet seçeneğini seçmelisiniz.
Çarpanın A girişi için giriş kaynağını seçin.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 50

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre

IP Oluşturulan Parametre

Değer

A Kayıt Yapılandırmasını Tarama

Tarama zincirinin çıktısını kaydedin

gui_scanouta Açık

_kayıt olmak

Kapalı

Saat girişinin kaynağı nedir?

gui_scanouta _register_cloc k

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_scanouta _register_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_scanouta _register_sclr

YOK SCLR0 SCLR1

8.6.4. Ön Okuyucu Sekmesi

Tablo 33. Ön Yazıcı Sekmesi

Parametre

IP Oluşturulan Parametre

Değer

Preader modunu seçin

preadder_mo de

BASİT, COEF, GİRİŞ, KARE, SABİT

Varsayılan Değer

Tanım
Çarpanın kaynağı olarak veri giriş veriyolunu kullanmak için Çarpan girişi seçeneğini seçin. Çarpan kaynağı olarak tarama giriş veriyolunu kullanmak ve tarama çıkış veriyolunu etkinleştirmek için Zincir girişi tara seçeneğini seçin. Bu parametre Çarpanların sayısı nedir? sorusu için 2, 3 veya 4'ü seçtiğinizde kullanılabilir. parametre.

Kapalı Saat0 YOK YOK

Tarama çıkış veri yolu için çıkış kaydını etkinleştirmek üzere bu seçeneği seçin.
Çarpanın A girişi neye bağlı? için Zinciri tara girişini seçmelisiniz. Bu seçeneği etkinleştirmek için parametre.
Tarama çıkış veri yolu için kayıt giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin.
Bu seçeneği etkinleştirmek için tarama zinciri parametresinin Kayıt çıktısını açmalısınız.
Tarama çıkış veri yolu için kayıt eşzamansız temizleme kaynağını belirtir.
Bu seçeneği etkinleştirmek için tarama zinciri parametresinin Kayıt çıktısını açmalısınız.
Tarama çıkış veri yolu için kayıt eşzamanlı temizleme kaynağını belirtir.
Bu seçeneği etkinleştirmek için Tarama zinciri parametresinin çıktısını kaydet seçeneğini seçmelisiniz.

Varsayılan Değer
BASİT

Tanım
Ön okuyucu modülü için çalışma modunu belirtir. BASİT: Bu mod ön hazırlayıcıyı atlar. Bu varsayılan moddur. COEF: Bu mod, çarpanın girişleri olarak ön hazırlayıcı ve katsayı giriş veriyolunun çıkışını kullanır. GİRİŞ: Bu mod, çarpanın girişleri olarak ön-dericinin ve veri giriş veriyolunun çıkışını kullanır. KARE: Bu mod, çarpanın her iki girişi olarak ön okuyucunun çıkışını kullanır.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 51

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre

IP Oluşturulan Parametre

Değer

Preader yönünü seçin

gui_preadder EKLE,

_yön

ALT

C width_c giriş veriyolları ne kadar geniş olmalıdır?

1 – 256

Veri C Giriş Kaydı Yapılandırması

Datac girişini kaydet

gui_datac_inp Açık

ut_register

Kapalı

Saat girişinin kaynağı nedir?

gui_datac_inp ut_register_cl ock

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_datac_inp ut_register_a clr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_datac_inp ut_register_sc lr

YOK SCLR0 SCLR1

Katsayılar
Katsayı genişliği ne kadar olmalıdır?

genişlik_katsayısı

1 – 27

Katsayı Kaydı Yapılandırması

Katsayı girişini kaydedin

gui_coef_regi Açık

yıldız

Kapalı

Saat girişinin kaynağı nedir?

gui_coef_regi ster_clock

Saat0 Saat1 Saat2

Varsayılan Değer
EKLEMEK
16

Tanım
SABİT: Bu mod, çarpanın girişleri olarak ön okuyucunun baypas edildiği veri giriş veriyolunu ve ortak giriş veriyolunu kullanır.
Preader'ın çalışmasını belirtir. Bu parametreyi etkinleştirmek için Ön dağıtıcı modunu seç için aşağıdakileri seçin: · COEF · INPUT · KARE veya · SABİT
C giriş veri yolu için bit sayısını belirtir. Bu parametreyi etkinleştirmek için Preader modunu seç için GİRİŞ'i seçmelisiniz.

Saatte0 YOK YOK

Datac giriş veri yolu için giriş kaydını etkinleştirmek üzere bu seçeneği seçin. Bu seçeneği etkinleştirmek için INPUT'u Preader modu parametresini seç olarak ayarlamanız gerekir.
Datac giriş kaydı için giriş saat sinyalini belirtmek üzere Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için Veri girişini kaydet seçeneğini seçmelisiniz.
Datac giriş kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Veri girişini kaydet seçeneğini seçmelisiniz.
Datac giriş kaydı için senkronize temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Veri girişini kaydet seçeneğini seçmelisiniz.

için bit sayısını belirtir

katsayı giriş veriyolu.

Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.

Saatte0

Katsayılı giriş veri yolu için giriş kaydını etkinleştirmek üzere bu seçeneği seçin. Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.
Katsayılı giriş kaydı için giriş saat sinyalini belirtmek üzere Clock0, Clock1 veya Clock2'yi seçin. Bu parametreyi etkinleştirmek için Katsayı girişini kaydet seçeneğini seçmelisiniz.
devam etti…

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 52

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre
Eşzamansız temizleme girişinin kaynağı nedir?

IP Oluşturulan Parametre

Değer

gui_coef_regi ster_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_coef_regi ster_sclr

YOK SCLR0 SCLR1

Katsayı_0 Yapılandırması

katsayı0_0'dan katsayı0_7'ye

0x00000 0xFFFFFF

Katsayı_1 Yapılandırması

katsayı1_0'dan katsayı1_7'ye

0x00000 0xFFFFFF

Katsayı_2 Yapılandırması

katsayı2_0'dan katsayı2_7'ye

0x00000 0xFFFFFF

Katsayı_3 Yapılandırması

katsayı3_0'dan katsayı3_7'ye

0x00000 0xFFFFFF

8.6.5. Akümülatör Sekmesi

Tablo 34. Akümülatör Sekmesi

Parametre

IP Oluşturulan Parametre

Değer

Akümülatör etkinleştirilsin mi?

akümülatör

EVET HAYIR

Akümülatör çalışma tipi nedir?

accum_directi EKLE,

ALT

Varsayılan Değer YOK
HİÇBİRİ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Tanım
Katsayılı giriş kaydı için eşzamansız temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Katsayı girişini kaydet seçeneğini seçmelisiniz.
Katsayılı giriş kaydı için eşzamanlı temizleme kaynağını belirtir. Bu parametreyi etkinleştirmek için Katsayı girişini kaydet seçeneğini seçmelisiniz.
Bu ilk çarpanın katsayı değerlerini belirtir. Bit sayısı, Katsayı genişliği ne kadar geniş olmalıdır? bölümünde belirtilenle aynı olmalıdır. parametre. Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.
Bu ikinci çarpanın katsayı değerlerini belirtir. Bit sayısı, Katsayı genişliği ne kadar geniş olmalıdır? bölümünde belirtilenle aynı olmalıdır. parametre. Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.
Bu üçüncü çarpanın katsayı değerlerini belirtir. Bit sayısı, Katsayı genişliği ne kadar geniş olmalıdır? bölümünde belirtilenle aynı olmalıdır. parametre. Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.
Bu dördüncü çarpanın katsayı değerlerini belirtir. Bit sayısı, Katsayı genişliği ne kadar geniş olmalıdır? bölümünde belirtilenle aynı olmalıdır. parametre. Bu parametreyi etkinleştirmek için ön hazırlayıcı modu için COEF veya SABİT seçeneğini seçmelisiniz.

Varsayılan Değer YOK
EKLEMEK

Tanım
Akümülatörü etkinleştirmek için EVET'i seçin. Akümülatör özelliğini kullanırken Toplayıcı ünitesinin çıktısını kaydet seçeneğini seçmelisiniz.
Akümülatörün çalışmasını belirtir: · Toplama işlemi için ADD · Çıkarma işlemi için SUB. Akümülatörü etkinleştirin için EVET'i seçmelisiniz? Bu seçeneği etkinleştirmek için parametre.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 53

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre
Ön Yükleme Sabiti Ön yükleme sabitini etkinleştir

IP Oluşturulan Parametre

Değer

gui_ena_prelo Açık

ad_const

Kapalı

Biriktirme portunun girişi neye bağlı?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Ön yükleme için değer seçin loadconst_val 0 – 64

devamlı

Saat girişinin kaynağı nedir?

gui_accum_sl oad_register_ saat

Saat0 Saat1 Saat2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_accum_sl oad_register_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_accum_sl oad_register_ sclr

YOK SCLR0 SCLR1

Çift akümülatörü etkinleştir

gui_double_a Açık

ccum

Kapalı

Varsayılan Değer

Tanım

Kapalı

accum_sload'ı etkinleştirin veya

sload_accum sinyalleri ve kayıt girişi

girişi dinamik olarak seçmek için

akümülatör.

Accum_sload düşük veya sload_accum olduğunda çarpan çıkışı akümülatöre beslenir.

Accum_sload yüksek veya sload_accum olduğunda, kullanıcı tarafından belirlenen bir ön yükleme sabiti akümülatöre beslenir.

Akümülatörü etkinleştirin için EVET'i seçmelisiniz? Bu seçeneği etkinleştirmek için parametre.

ACCUM_SL OAD

accum_sload/sload_accum sinyalinin davranışını belirtir.
ACCUM_SLOAD: Çarpan çıkışını akümülatöre yüklemek için accum_sload'u düşük sürün.
SLOAD_ACCUM: Çarpan çıkışını akümülatöre yüklemek için sload_accum'u yüksek sürün.
Bu parametreyi etkinleştirmek için Ön yükleme sabitini etkinleştir seçeneğini seçmelisiniz.

Önceden ayarlanmış sabit değeri belirtin.

Bu değer 2N olabilir; burada N, önceden ayarlanmış sabit değerdir.

N=64 olduğunda sabit bir sıfırı temsil eder.

Bu parametreyi etkinleştirmek için Ön yükleme sabitini etkinleştir seçeneğini seçmelisiniz.

Saat0

Accum_sload/sload_accum kaydına yönelik giriş saati sinyalini belirtmek için Clock0, Clock1 veya Clock2'yi seçin.
Bu parametreyi etkinleştirmek için Ön yükleme sabitini etkinleştir seçeneğini seçmelisiniz.

HİÇBİRİ

Accum_sload/sload_accum kaydı için eşzamansız temizleme kaynağını belirtir.
Bu parametreyi etkinleştirmek için Ön yükleme sabitini etkinleştir seçeneğini seçmelisiniz.

HİÇBİRİ

Accum_sload/sload_accum kaydı için eşzamanlı temizleme kaynağını belirtir.
Bu parametreyi etkinleştirmek için Ön yükleme sabitini etkinleştir seçeneğini seçmelisiniz.

Kapalı

Çift akümülatör kaydını etkinleştirir.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 54

Geri bildirim gönder

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

8.6.6. Sistolik/Zincirleme Sekmesi

Tablo 35. Sistolik/Zincirleme Toplayıcı Sekmesi

Parametre Zincirleme toplayıcıyı etkinleştir

IP Oluşturulan Parametre

Değer

Chainout_add EVET,

HAYIR

Zincirleme toplayıcı işlem türü nedir?

Chainout_add EKLE,

er_direction

ALT

Zincirleme toplayıcı için "olumsuzlama" girişi etkinleştirilsin mi?

Port_negate

PORT_USED, PORT_UNUSED

'Negatif' girişi kaydedilsin mi? negate_regist er

KAYITSIZ, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Eşzamansız temizleme girişinin kaynağı nedir?

olumsuz_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

olumsuz_sclr

YOK SCLR0 SCLR1

Sistolik Gecikme
Sistolik gecikme kayıtlarını etkinleştir

gui_systolic_d Açık

eLay

Kapalı

Saat girişinin kaynağı nedir?

gui_systolic_d CLOCK0,

Elay_clock

SAAT1,

Varsayılan Değer
HAYIR

Tanım
Zincirleme toplayıcı modülünü etkinleştirmek için EVET'i seçin.

EKLEMEK

Zincirleme toplayıcı işlemini belirtir.
Çıkarma işlemi için İMZALANMIŞ seçilmelidir. Çarpan A girişlerinin gösterim formatı nedir? ve Çarpanlar B girişleri için gösterim formatı nedir? Çarpanlar Sekmesinde.

PORT_UN KULLANILDI

Negatif giriş sinyalini etkinleştirmek için PORT_USED seçeneğini seçin.
Zincirleme toplayıcı devre dışı bırakıldığında bu parametre geçersizdir.

KAYDINI SİL ERED

Negatif giriş sinyali için giriş yazmacını etkinleştirmek ve negatif yazmaç için giriş saat sinyalini belirlemek.
Negatif giriş kaydına ihtiyaç duyulmuyorsa, KAYDI KALDIRILMAMIŞ seçeneğini seçin
Aşağıdakileri seçtiğinizde bu parametre geçersizdir:
· Zincirleme toplayıcıyı etkinleştir için HAYIR veya
· Zincirleme toplayıcı için 'olumsuzlama' girişini etkinleştirmek için PORT_UNUSED? parametre veya

HİÇBİRİ

Olumsuz kayıt için eşzamansız temizleme kaynağını belirtir.
Aşağıdakileri seçtiğinizde bu parametre geçersizdir:
· Zincirleme toplayıcıyı etkinleştir için HAYIR veya
· Zincirleme toplayıcı için 'olumsuzlama' girişini etkinleştirmek için PORT_UNUSED? parametre veya

HİÇBİRİ

Negatif kayıt için senkronize temizleme kaynağını belirtir.
Aşağıdakileri seçtiğinizde bu parametre geçersizdir:
· Zincirleme toplayıcıyı etkinleştir için HAYIR veya
· Zincirleme toplayıcı için 'olumsuzlama' girişini etkinleştirmek için PORT_UNUSED? parametre veya

Kapalı CLOCK0

Sistolik modu etkinleştirmek için bu seçeneği seçin. Bu parametre, Çarpanların sayısı nedir? için 2 veya 4'ü seçtiğinizde kullanılabilir. parametre. Sistolik gecikme kayıtlarını kullanmak için toplayıcı ünitesinin Kayıt çıkışını etkinleştirmelisiniz.
Sistolik gecikme kaydı için giriş saat sinyalini belirtir.
devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 55

8. Intel FPGA Çoklu Toplayıcı IP Çekirdeği 683490 | 2020.10.05

Parametre

IP Oluşturulan Parametre

Değer

SAAT2,

Eşzamansız temizleme girişinin kaynağı nedir?

gui_systolic_d elay_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_systolic_d elay_sclr

YOK SCLR0 SCLR1

Varsayılan Değer
HİÇBİRİ
HİÇBİRİ

Tanım
Bu seçeneği etkinleştirmek için sistolik gecikme kayıtlarını etkinleştir seçeneğini seçmelisiniz.
Sistolik gecikme kaydı için eşzamansız temizleme kaynağını belirtir. Bu seçeneği etkinleştirmek için sistolik gecikme kayıtlarını etkinleştir seçeneğini seçmelisiniz.
Sistolik gecikme kaydı için senkronize temizleme kaynağını belirtir. Bu seçeneği etkinleştirmek için sistolik gecikme kayıtlarını etkinleştir seçeneğini seçmelisiniz.

8.6.7. Ardışık Düzen Sekmesi

Tablo 36. Boru Hattı Sekmesi

Parametre Ardışık Düzeni Yapılandırması

IP Oluşturulan Parametre

Değer

Girişe boru hattı kaydı eklemek istiyor musunuz?

gui_pipelining Hayır, Evet

Varsayılan Değer
HAYIR

Lütfen belirtin

gecikme

gecikme saati sayısı

döngüler

0'dan büyük herhangi bir değer

Saat girişinin kaynağı nedir?

gui_input_late ncy_clock

SAAT0, SAAT1, SAAT2

Eşzamansız temizleme girişinin kaynağı nedir?

gui_input_late ncy_aclr

YOK ACLR0 ACLR1

Senkron temizleme girişinin kaynağı nedir?

gui_input_late ncy_sclr

YOK SCLR0 SCLR1

CLOCK0 YOK YOK

Tanım
Giriş sinyallerine ek bir işlem hattı kaydı düzeyi etkinleştirmek için Evet'i seçin. Lütfen gecikme saat döngüsü sayısını belirtin parametresi için 0'dan büyük bir değer belirtmelisiniz.
Saat döngülerinde istenen gecikmeyi belirtir. Bir işlem hattı kaydı düzeyi = saat döngüsünde 1 gecikme. Girişe boru hattı kaydı eklemek istiyor musunuz? için EVET'i seçmelisiniz. Bu seçeneği etkinleştirmek için.
Boru hattı yazmacı giriş saat sinyalini etkinleştirmek ve belirlemek için Clock0, Clock1 veya Clock2'yi seçin. Girişe boru hattı kaydı eklemek istiyor musunuz? için EVET'i seçmelisiniz. Bu seçeneği etkinleştirmek için.
Ek ardışık düzen kaydı için kayıt eşzamansız temizleme kaynağını belirtir. Girişe boru hattı kaydı eklemek istiyor musunuz? için EVET'i seçmelisiniz. Bu seçeneği etkinleştirmek için.
Ek ardışık düzen kaydı için kayıt eşzamanlı temizleme kaynağını belirtir. Girişe boru hattı kaydı eklemek istiyor musunuz? için EVET'i seçmelisiniz. Bu seçeneği etkinleştirmek için.

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 56

Geri bildirim gönder

683490 | 2020.10.05 Geri Bildirim Gönder

9. ALTMEMMULT (Bellek Tabanlı Sabit Katsayı Çarpanı) IP Çekirdeği

Dikkat:

Intel, Intel Quartus Prime Pro Edition sürüm 20.3'te bu IP desteğini kaldırdı. Tasarımınızdaki IP çekirdeği Intel Quartus Prime Pro Edition'daki cihazları hedefliyorsa, IP'yi LPM_MULT Intel FPGA IP ile değiştirebilir veya IP'yi yeniden oluşturabilir ve tasarımınızı Intel Quartus Prime Standard Edition yazılımını kullanarak derleyebilirsiniz.

ALTMEMMULT IP çekirdeği, Intel FPGA'lerde bulunan çip üzerinde bellek bloklarını (M512, M4K, M9K ve MLAB bellek bloklarıyla) kullanarak bellek tabanlı çarpanlar oluşturmak için kullanılır. Bu IP çekirdeği, mantık öğelerinde (LE'ler) veya tahsis edilmiş çarpan kaynaklarında çarpanları uygulamak için yeterli kaynağınız yoksa kullanışlıdır.
ALTMEMMULT IP çekirdeği saat gerektiren senkronize bir işlevdir. ALTMEMMULT IP çekirdeği, belirli bir dizi parametre ve spesifikasyon için mümkün olan en küçük verim ve gecikmeye sahip bir çarpan uygular.
Aşağıdaki şekilde ALTMEMMULT IP çekirdeğinin bağlantı noktaları gösterilmektedir.

Şekil 21. ALTMEMMULT Bağlantı Noktaları

ALTMEMMULT

data_in[] sload_data katsayısı[]

sonuç[] sonuç_geçerli load_done

sload_coeff

kaydırma saati
kuruluş

İlgili Bilgi Özellikleri sayfa 71

9.1. Özellikler
ALTMEMMULT IP çekirdeği aşağıdaki özellikleri sunar: · Yalnızca bellek tabanlı çarpanları, içinde bulunan çip üzerindeki bellek bloklarını kullanarak oluşturur.
Intel FPGA'ler · 1 bitlik veri genişliğini destekler · İmzalı ve imzasız veri temsil formatını destekler · Sabit çıkış gecikmesi ile ardışık düzeni destekler

ISO 9001: 2015 Kayıtlı

9. ALTMEMMULT (Bellek Tabanlı Sabit Katsayı Çarpanı) IP Çekirdeği 683490 | 2020.10.05
· Birden fazla sabiti rastgele erişim belleğinde (RAM) saklar
· RAM blok tipini seçme seçeneği sunar
· İsteğe bağlı senkronize temizleme ve yük kontrollü giriş bağlantı noktalarını destekler
9.2. Verilog HDL Prototipi
Aşağıdaki Verilog HDL prototipi Verilog Tasarımında bulunmaktadır. File (.v) altera_mf.v'de eda sentez dizini.
modül altmemmult #( parametre katsayısı_temsili = “İMZALANDI”, parametre katsayısı0 = “KULLANILMADI”, parametre data_temsili = “İMZALANDI”, parametre amaçlanan_device_family = “kullanılmadı”, parametre max_clock_cycles_per_result = 1, parametre numarası_of_katsayıları = 1, parametre ram_block_type = “OTOMATİK”, parametre total_latency = 1, width_c parametresi = 1, width_d parametresi = 1, width_r parametresi = 1, width_s parametresi = 1, lpm_type parametresi = “altmemmult”, lpm_hint parametresi = “kullanılmamış”) ( giriş kablosu saati, giriş kablosu [width_c-1: 0]katsayı_giriş, giriş teli [genişlik_d-1:0] veri_in, çıkış teli load_done, çıkış teli [genişlik_r-1:0] sonuç, çıkış teli result_valid, giriş teli sclr, giriş teli [genişlik_s-1:0] seç, giriş wire sload_coeff, giriş kablosu sload_data)/* sentez syn_black_box=1 */; son modül
9.3. VHDL Bileşen Bildirimi
VHDL bileşen bildirimi VHDL Tasarımında bulunur. File (.vhd) altera_mf_components.vhd kütüphanelervhdlaltera_mf dizini.
bileşen altmemmult general ( katsayı_temsili:dize := "İMZALANDI"; katsayı0:dize := "KULLANILMADI"; data_reference:dize := "İMZALANDI"; amaçlanan_device_family:dize := "kullanılmadı"; max_clock_cycles_per_result:doğal := 1; katsayı_sayısı:doğal := 1; ram_block_type:string := "AUTO"; width_c:natural; width_r:natural; width_s:natural := 1; lpm_type:string := “altmemmult”); port( saat:in std_logic; coeff_in:in std_logic_vector(width_c-1'den 0'a kadar) := (others => '0'); data_in:in std_logic_vector(width_d-1'den 0'a kadar);

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 58

Geri bildirim gönder

9. ALTMEMMULT (Bellek Tabanlı Sabit Katsayı Çarpanı) IP Çekirdeği 683490 | 2020.10.05

load_done:out std_logic; sonuç:out std_logic_vector(width_r-1'den 0'a kadar); sonuç_geçerli:out std_logic; sclr: std_logic'te := '0'; sel:in std_logic_vector(width_s-1'den 0'a kadar) := (diğerleri => '0'); sload_coeff:std_logic'te := '0'; sload_data:std_logic'te := '0'); son bileşen;

9.4. Limanlar

Aşağıdaki tablolarda ALTMEMMULT IP çekirdeği için giriş ve çıkış bağlantı noktaları listelenmektedir.

Tablo 37. ALTMEMMULT Giriş Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

saat

Evet

Çarpana saat girişi.

katsayı_in[]

HAYIR

Çarpan için katsayı giriş portu. Giriş portunun boyutu WIDTH_C parametre değerine bağlıdır.

veri_girişi[]

Evet

Çarpanın veri giriş portu. Giriş portunun boyutu WIDTH_D parametre değerine bağlıdır.

kaydır

HAYIR

Senkron temizleme girişi. Kullanılmadığı takdirde varsayılan değer aktif yüksektir.

kendi[]

HAYIR

Sabit katsayı seçimi. Giriş bağlantı noktasının boyutu WIDTH_S'ye bağlıdır

parametre değeri.

sload_coeff

HAYIR

Senkron yük katsayısı giriş portu. Geçerli seçili katsayı değerini coeff_in girişinde belirtilen değerle değiştirir.

sload_data

HAYIR

Senkron yük veri giriş portu. Yeni çarpma işlemini belirten ve mevcut herhangi bir çarpma işlemini iptal eden sinyal. MAX_CLOCK_CYCLES_PER_RESULT parametresinin değeri 1 ise sload_data giriş bağlantı noktası dikkate alınmaz.

Tablo 38. ALTMEMMULT Çıkış Bağlantı Noktaları

Liman Adı

Gerekli

Tanım

sonuç[]

Evet

Çarpan çıkış bağlantı noktası. Giriş portunun boyutu WIDTH_R parametre değerine bağlıdır.

sonuç_geçerli

Evet

Çıktının tam çarpmanın geçerli sonucu olduğunu belirtir. MAX_CLOCK_CYCLES_PER_RESULT parametresinin değeri 1 ise result_valid çıkış bağlantı noktası kullanılmaz.

load_done

HAYIR

Yeni katsayı yüklemenin ne zaman bittiğini gösterir. Load_done sinyali, yeni bir katsayının yüklenmesinin ne zaman bittiğini bildirir. Load_done sinyali yüksek olmadığı sürece belleğe başka bir katsayı değeri yüklenemez.

9.5. Parametreler

Aşağıdaki tabloda ALTMEMMULT IP çekirdeğinin parametreleri listelenmektedir.

Tablo 39.
WIDTH_D WIDTH_C

ALTMEMMULT Parametreleri
Parametre Adı

Gerekli Tür

Tanım

Tamsayı Evet

data_in[] bağlantı noktasının genişliğini belirtir.

Tamsayı Evet

Coeff_in[] bağlantı noktasının genişliğini belirtir. devam etti…

Geri bildirim gönder

Intel FPGA Tamsayı Aritmetik IP Çekirdekleri Kullanıcı Kılavuzu 59

9. ALTMEMMULT (Bellek Tabanlı Sabit Katsayı Çarpanı) IP Çekirdeği 683490 | 2020.10.05

Parametre Adı WIDTH_R WIDTH

Belgeler / Kaynaklar

intel FPGA Tamsayı Aritmetik IP Çekirdekleri [pdf] Kullanıcı Kılavuzu
FPGA Tamsayı Aritmetik IP Çekirdekleri, Tamsayı Aritmetik IP Çekirdekleri, Aritmetik IP Çekirdekleri, IP Çekirdekleri

Referanslar

Kullanıcı Kılavuzu

FPGA Tamsayı Aritmetik IP Çekirdekleri

Belgeler / Kaynaklar

Referanslar

Yorum bırakın

Cevabı iptal et

FPGA Tamsayı Aritmetik IP Çekirdekleri

Belgeler / Kaynaklar

Referanslar

İlgili Yazılar

Yorum bırakın

Cevabı iptal et