UG-20051 Interlaken 2nd Generation Intel Stratix 10 FPGA IP 

Gabay sa Mabilis na Pagsisimula

Ang Interlaken (2nd Generation) FPGA IP core ay nagbibigay ng simulation testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware. Ang disenyo exampAvailable din ang le para sa Interlaken Look-aside feature.

Maaari mong i-download ang pinagsama-samang disenyo ng hardware at patakbuhin ito sa Intel® Stratix® 10 GX/TX Transceiver Signal Integrity Development Kit.

Ang testbench at disenyo halampSinusuportahan ng le ang maraming variant (mga kumbinasyon ng parameter) ng Interlaken IP core para sa mga variation ng H-tile, L-tile at E-tile device kabilang ang NRZ at PAM4 mode. Ang Interlaken (2nd Generation) Intel® Stratix® 10 FPGA IP core ay bumubuo ng disenyo examples para sa lahat ng sinusuportahang kumbinasyon ng bilang ng mga lane at mga rate ng data.

Larawan 1. Mga Hakbang sa Pagbuo para sa Disenyo Halample

Ang Interlaken (2nd Generation) IP core na disenyo halampSinusuportahan ng le ang mga sumusunod na tampok:

• Panloob na TX hanggang RX serial loopback mode
• Awtomatikong bumubuo ng mga nakapirming laki ng packet
• Mga pangunahing kakayahan sa pagsuri ng packet
• Kakayahang gamitin ang System Console para i-reset ang disenyo para sa layunin ng muling pagsubok
• PMA adaptation

Figure 2. High-level Block Diagram para sa Interlaken (2nd Generation) Design Halample

Kaugnay na Impormasyon

• Interlaken (2nd Generation) Intel FPGA IP User Guide
• Interlaken (2nd Generation) Intel FPGA IP Release Notes

Mga Kinakailangan sa Hardware at Software

Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:

• Intel Quartus® Prime Pro Edition software
• System Console
• Mga sinusuportahang simulator:
  • Siemens* EDA ModelSim* SE o QuestaSim*
  • Mga Synopsy* VCS*
  • Cadence* Xcelium*
• Intel Stratix 10 GX Transceiver Signal Integrity Development Kit (1SG280HU2F50E2VG) o Intel Stratix 10 TX Transceiver Signal Integrity Development Kit (1ST280EY2F55E2VG) para sa pagsubok ng hardware

Kaugnay na Impormasyon

• Gabay sa User ng Intel Stratix 10 GX Transceiver Signal Integrity Development Kit
• Gabay sa User ng Intel Stratix 10 TX Transceiver Signal Integrity Development Kit

Istruktura ng Direktoryo

Ang Interlaken (2nd Generation) IP core na disenyo halample file ang mga direktoryo ay naglalaman ng sumusunod na nabuo files para sa disenyo halample.

Figure 3. Direktoryo Structure ng Generated Interlaken (2nd Generation) Halample Disenyo

1. Binuo lamang kapag pinili mo ang opsyong "Paganahin ang Interlaken Look-aside mode" sa editor ng parameter ng IP.

Ang configuration ng hardware, simulation, at pagsubok files ay matatagpuan sa

<design_example_installation_dir>/uflex_ilk_0_example_design.

Talahanayan 1. Interlaken (2nd Generation) IP Core Hardware Design Halample File Mga paglalarawan

Ang mga ito files ay nasa /uflex_ilk_0_example_design/ example_design/quartus na direktoryo.

Proyekto ng Intel Quartus Prime file.

Mga setting ng proyekto ng Intel Quartus Prime file

Synopsys Design Constraint file. Maaari mong kopyahin at baguhin para sa iyong sariling disenyo.

Pangunahing file para sa pag-access sa System Console

Talahanayan 2. Interlaken (2nd Generation) IP Core Testbench File Paglalarawan

Ito file nasaample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl na direktoryo.

top_tb.sv

Talahanayan 3. Interlaken (2nd Generation) IP Core Testbench Scripts

Ang mga ito files ay nasaample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench na direktoryo.

vcstest.sh

vlog_pro.do

xcelium.sh

Disenyo ng Hardware Halample Mga Bahagi

Yung hardware exampAng disenyo ay nag-uugnay sa sistema at PLL reference na mga orasan at mga kinakailangang bahagi ng disenyo. Pagkatapos mong i-program ang device sa Intel Stratix 10 GX/TX Transceiver Signal Integrity Development Kit, ang datingampKino-configure ng disenyo ang IP core sa internal loopback mode at bumubuo ng mga packet sa IP core TX user data transfer interface. Ipinapadala ng IP core ang mga packet na ito sa internal loopback path sa pamamagitan ng transceiver.

Matapos matanggap ng IP core receiver ang mga packet sa loopback path, pinoproseso nito ang mga Interlaken packet at ipinapadala ang mga ito sa interface ng paglilipat ng data ng gumagamit ng RX. Ang exampSinusuri ng disenyo kung ang mga packet na natanggap at ipinadala ay tumutugma.

Yung hardware exampKasama sa disenyo ang mga panlabas na PLL. Maaari mong suriin ang malinaw na teksto files sa view sampang code na nagpapatupad ng isang posibleng paraan para ikonekta ang mga panlabas na PLL sa Interlaken (2nd Generation) FPGA IP.

Figure 4. Interlaken (2nd Generation) IP Hardware Design Halample High Level Block Diagram para sa L-tile at H-tile 6.25, 10.3125, 12.5 Gbps Variations

Figure 5. Interlaken (2nd Generation) Hardware Design Halample High Level Block Diagram para sa L-tile at H-tile 25.3 at 25.8 Gbps Variations

Ang Interlaken (2nd Generation) na disenyo ng hardware halampKasama sa le ang mga sumusunod na sangkap:

1. Interlaken (2nd Generation) FPGA IP
2. Packet Generator at Packet Checker
3. JTAG controller na nakikipag-ugnayan sa System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.
4. ATX PLL para bumuo ng high-speed serial clock para himukin ang device transceiver channel para sa mga IP core variation na nagta-target ng Intel Stratix 10 L-tile at H-tile na device.
   • Para sa mga pagkakaiba-iba ng rate ng data na 25.3 at 25.8 Gbps, ang isang ATX PLL ay nagda-drive ng dalawang channel ng transceiver.
   • Ang halaga ng dalas ng tx_serial_clk ang paglabas sa ATX PLL ay kalahati ng rate ng data. Para kay example, ang halaga ng tx_serial_clk para sa 6.25 Gbps data rate variant ay 3.125 GHz.
   • Ang IP core ay nagkokonekta sa ATX PLL sa tx_pll_locked at tx_pll_powerdown mga daungan. Ang simpleng modelo ng koneksyon na ito ay isa lamang sa maraming opsyon na magagamit mo para sa pag-configure at pagkonekta sa mga panlabas na PLL sa iyong disenyo ng Interlaken.
     Sumangguni sa Gabay sa Gumagamit ng Intel Stratix 10 GX Transceiver Signal Integrity Development Kit para sa higit pang impormasyon kung paano gamitin ang ATX PLL para sa higit sa dalawang channel.

Tandaan: Ang Interlaken (2nd Generation) na disenyo ng hardware halampAng nagta-target ng E-tile device ay hindi nangangailangan ng ATX PLL.

Figure 6. Interlaken (2nd Generation) Hardware Design Halample High Level Block Diagram para sa E-tile NRZ Mode Variations

(1) Wala ang IO PLL kung bubuo ka ng disenyo halample para sa Interlaken Look-aside mode. Ang Interlaken (2nd Generation) na disenyo ng hardware halampAng na nagta-target ng pagkakaiba-iba ng E-tile na PAM4 mode ay nangangailangan ng karagdagang clock mac_clkin na binuo ng IO PLL. Ang PLL na ito ay dapat gumamit ng parehong reference na orasan na nagtutulak sa pll_ref_clk.

Figure 7. Interlaken (2nd Generation) Hardware Design Halampang High Level Block Diagram para sa E-tile na PAM4 Mode Variations

1. Ang IO PLL ay wala kung bubuo ka ng disenyo halample para sa Interlaken Look-aside mode.

Kaugnay na Impormasyon

• Gabay sa Gumagamit ng Intel Stratix 10 GX Transceiver Signal Integrity Development Kit
• Gabay sa Gumagamit ng Intel Stratix 10 TX Transceiver Signal Integrity Development Kit

Pagbuo ng Disenyo

Larawan 8. Pamamaraan

Sundin ang mga hakbang na ito upang mabuo ang hardware halampang disenyo at testbench:

1. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Intel Quartus Prime, o i-click File ➤ Buksan ang Proyekto para magbukas ng kasalukuyang proyekto ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
2. Tukuyin ang pamilya ng device na Stratix 10 (GX/SX/MX/TX) at piliin ang device para sa iyong disenyo.
3. Sa IP Catalog, hanapin at i-double click ang Interlaken (2nd Generation) Intel FPGA IP. Ang window ng Bagong IP Variant ay lilitaw.
4. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
5. I-click ang OK. Lumilitaw ang editor ng parameter.
   Larawan 9. Halample Design Tab sa Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
   
6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa tab na PMA Adaptation, tukuyin ang mga parameter ng adaptation ng PMA kung plano mong gamitin ang PMA adaptation para sa iyong mga variation ng E-tile device. Ang hakbang na ito ay opsyonal:
   • Piliin ang I-enable ang adaptation load soft IP na opsyon.
     Tandaan: Dapat mong paganahin ang opsyon na Paganahin ang Native PHY Debug Master Endpoint (NPDME) sa tab na IP kapag pinagana ang PMA adaptation.
   • Pumili ng PMA adaptation preset para sa PMA adaptation Select parameter.
   • I-click ang PMA Adaptation Preload para i-load ang inisyal at tuloy-tuloy na mga parameter ng adaptation.
   • Tukuyin ang bilang ng mga PMA configuration na susuportahan kapag maraming PMA configuration ang pinagana gamit ang Number of PMA configuration parameter.
   • Piliin kung aling PMA configuration ang ilo-load o iimbak gamit ang Pumili ng PMA configuration na ilo-load o iimbak.
   • I-click ang I-load ang adaptation mula sa napiling PMA configuration para i-load ang napiling PMA configuration settings.
     Para sa karagdagang impormasyon tungkol sa mga parameter ng adaptation ng PMA, sumangguni sa E-tile Transceiver PHY User Guide.
8. Sa Exampsa tab na Disenyo, piliin ang opsyong Simulation para buuin ang testbench, at piliin ang opsyong Synthesis para buuin ang hardware exampang disenyo.
   Tandaan: Dapat kang pumili ng hindi bababa sa isa sa mga opsyon sa Simulation o Synthesis na bumubuo ng Halample Disenyo Files.
9. Para sa Generated HDL Format, piliin ang Verilog o VHDL.
10. Para sa Target Development Kit piliin ang naaangkop na opsyon.
    Tandaan: Available lang ang Intel Stratix 10 GX/TX Transceiver Signal Integrity Development Kit kapag tinukoy ng iyong proyekto ang Intel Stratix 10 device part number na nagsisimula sa:
    • 1SG165H/1SG210H/1SG250H/1SG280H/1SX165H/1SX210H/1SX250H/ 1SX280H/1ST280E/1ST250E (For H-tile)
    • ST280E/1ST250E (Para sa E-tile)
      Kapag pinili mo ang opsyon sa Development Kit, itatakda ang mga pin assignment ayon sa numero ng bahagi ng device ng Intel Stratix 10 Development Kit at maaaring mag-iba sa iyong napiling device. Kung balak mong subukan ang disenyo sa hardware sa ibang PCB, piliin ang opsyon na Wala at gawin ang naaangkop na mga pagtatalaga ng pin sa .qsf file.
11. I-click ang Bumuo ng Halample Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
12. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (uflex_ilk_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo.
13. I-click ang OK.

Kaugnay na Impormasyon

• Gabay sa User ng Intel Stratix 10 GX Transceiver Signal Integrity Development Kit
• Mga Setting ng Parameter
  Sumangguni sa seksyong ito para sa impormasyon sa Interlaken (2nd generation) Intel FPGA IP parameters.
• Gabay sa Gumagamit ng E-tile Transceiver PHY
• Gabay sa User ng Intel Stratix 10 TX Transceiver Signal Integrity Development Kit

Pagtulad sa Disenyo Halampang Testbench

Sumangguni sa Interlaken (2nd Generation) Hardware Design Halample High Level Block para sa E-tile NRZ Mode Variations at Interlaken (2nd Generation) Hardware Design Halample High Level Block para sa E-tile PAM4 Mode Variations block diagrams ng simulation testbench.

Larawan 10. Pamamaraan

Sundin ang mga hakbang na ito para gayahin ang testbench:

1. Sa command prompt, lumipat sa testbench simulation directory. Ang direktoryo ay <design_example_installation_dir>/example_design/ testbench para sa mga Intel Stratix 10 device.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Dapat suriin ng iyong script na tumutugma ang mga bilang ng SOP at EOP pagkatapos makumpleto ang simulation. Sumangguni sa talahanayan Mga Hakbang sa Pagpapatakbo ng Simulation.
   Talahanayan 4. Mga Hakbang sa Pagpapatakbo ng Simulation
   

   Simulator	Mga tagubilin
   ModelSim SE o QuestaSim	Sa command line, i-type -do vlog_pro.do Kung mas gusto mong gayahin nang hindi inilalabas ang ModelSim GUI, i-type ang vsim -c -do vlog_pro.do
   VCS	Sa command line, i-type sh vcstest.sh
   Xcelium	Sa command line, i-type sh xcelium.sh

3. Pag-aralan ang mga resulta. Ang isang matagumpay na simulation ay nagpapadala at tumatanggap ng mga packet, at ipinapakita ang "Test PASSED".
   Ang testbench para sa disenyo halampkinukumpleto ni le ang mga sumusunod na gawain:
   • Pinapaandar ang Interlaken (2nd Generation) Intel FPGA IP.
   • Nagpi-print ng katayuan ng PHY.
   • Sinusuri ang metaframe synchronization (SYNC_LOCK) at salita (block) na mga hangganan
     (WORD_LOCK).
   • Hinihintay na mai-lock at mai-align ang mga indibidwal na lane.
   • Nagsisimulang magpadala ng mga packet.
   • Sinusuri ang mga istatistika ng packet:
     • Mga error sa CRC24
     • Mga SOP
     • Mga EOP
       Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run sa Interlaken mode:
       
       
       Tandaan: Ang disenyo ng Interlaken halampAng simulation testbench ay nagpapadala ng 100 packet at tumatanggap ng 100 packet.

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run sa Interlaken Look-aside mode:

Tandaan: Ang bilang ng mga packet (SOP at EOP) ay nag-iiba bawat lane sa Interlaken Lookaside design example simulation sampang output.

Pag-compile at Pag-configure ng Disenyo Halampsa Hardware

Larawan 11. Pamamaraan

Upang mag-compile at magpatakbo ng isang demonstration test sa hardware halampang disenyo, sundin ang mga hakbang na ito:

1. Tiyaking hardware halampKumpleto na ang pagbuo ng disenyo.
2. Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Prime <design_example_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Sa menu ng Pagproseso, i-click ang Start Compilation.
4. Pagkatapos ng matagumpay na compilation, isang .sof file ay magagamit sa iyong tinukoy na direktoryo. Sundin ang mga hakbang na ito upang i-program ang hardware halampAng disenyo sa Intel Stratix 10 device:
   a. Ikonekta ang Development Kit sa host computer.
   b. Ilunsad ang Clock Control na application, na bahagi ng development kit, at magtakda ng mga bagong frequency para sa design example. Nasa ibaba ang setting ng dalas sa application ng Clock Control:
   • Kung tina-target mo ang iyong disenyo sa Intel Stratix 10 GX Signal Integrity Development Kit na may H-tile device:
     • Si5341 (U5), OUT5- Itakda sa halaga ng pll_ref_clk (1) ayon sa iyong kinakailangan sa disenyo
   • Kung tina-target mo ang iyong disenyo sa Intel Stratix 10 TX Signal Integrity Development Kit na may H-tile device:
     • Si5341 (U3), OUT3- 50 MHz
     • Si5341 (U3), OUT9- Itakda sa halaga ng pll_ref_clk(1) ayon sa iyong kinakailangan sa disenyo
   • Kung tina-target mo ang iyong disenyo sa Intel Stratix 10 TX Signal Integrity Development Kit na may E-tile:
     • Si5341 (U3), OUT3- 100 MHz
     • Si5341 (U3), OUT7- Itakda sa halaga ng pll_ref_clk(1) ayon sa iyong kinakailangan sa disenyo (sa NRZ mode)
     • Si5341 (U3), OUT4- Itakda sa halaga ng pll_ref_clk(1) ayon sa iyong kinakailangan sa disenyo (sa PAM4 mode)
     • Si5341 (U3), OUT2- Itakda sa halaga ng mac_pll_ref_clk(1) ayon sa iyong kinakailangan sa disenyo (sa PAM4 mode lang)
       c. Sa Tools menu, i-click ang Programmer.
       d. Sa Programmer, i-click ang Hardware Setup.
       e. Pumili ng isang programming device.
       f. Piliin at idagdag ang Intel Stratix 10 GX Signal Integrity Development Kit o Intel Stratix 10 TX Signal Integrity Development Kit kung saan makakakonekta ang iyong Intel Quartus Prime session.
       g. Tiyaking nakatakda ang Mode sa JTAG.
       h. Piliin ang Intel Stratix 10 device at i-click ang Add Device. Nagpapakita ang Programmer ng block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
       i. Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
       j. Lagyan ng check ang kahon sa hanay ng Program/Configure.
       k. I-click ang Start.

(1) Hindi lahat ng frequency ay maaaring makuha ng Clock Control GUI application.

Kaugnay na Impormasyon

• Pagprograma ng mga Intel FPGA Device sa pahina 0
• Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console
• Gabay sa User ng Intel Stratix 10 TX Transceiver Signal Integrity Development Kit
• Gabay sa User ng Intel Stratix 10 GX Transceiver Signal Integrity Development Kit

Pagsubok sa Disenyo ng Hardware Halample

Pagkatapos mong i-compile ang Interlaken (2nd Generation) Intel FPGA IP core design halampat i-configure ang iyong device, maaari mong gamitin ang System Console para i-program ang IP core at ang naka-embed na Native PHY IP core register nito.

Sundin ang mga hakbang na ito upang ilabas ang System Console at subukan ang disenyo ng hardware halample:

1. Sa software ng Intel Quartus Prime Pro Edition, sa Tools menu, i-click ang System Debugging Tools ➤ System Console.
2. Baguhin sadesign_example_installation_dir>example_design/ hwtest na direktoryo.
3. Upang magbukas ng koneksyon sa JTAG master, i-type ang sumusunod na command:
   
4. Maaari mong i-on ang panloob na serial loopback mode gamit ang sumusunod na disenyo halample utos:
   a. stat: Nagpi-print ng pangkalahatang impormasyon sa katayuan.
   b. sys_reset: Nire-reset ang system.
   c. loop_on: Ino-on ang panloob na serial loopback.
   Tandaan: Hindi mo kailangang patakbuhin ang command na ito sa mga variation ng Intel Stratix 10 H-tile device.
   d. run_example_design: Pinapatakbo ang disenyo halample.
   Tandaan: Sa mga variation ng Intel Stratix 10 H-tile device, kailangan mo lang magpatakbo ng run_example_design command. Ang run_exampAng le_design ay nagpapatakbo ng mga sumusunod na command sa isang pagkakasunud-sunod: sys_reset->loop_on->stat- >gen_on->stat->gen_off.
   Sa mga variation ng Intel Stratix 10 E-tile device, dapat mong patakbuhin ang loop_on command bago ang run_example_design command. Ang run_exampAng le_design ay nagpapatakbo ng mga sumusunod na command sa isang pagkakasunud-sunod: sys_reset->stat->gen_on- >stat->gen_off.
   Tandaan: Kapag pinili mo ang opsyon na I-enable ang adaptation load soft IP, ang run_exampAng le_design command ay gumaganap ng paunang adaptation calibration sa RX side sa pamamagitan ng pagpapatakbo ng run_load_PMA_configuration command.
5. Maaari mong i-off ang panloob na serial loopback mode gamit ang sumusunod na disenyo halampang utos:
   a. loop_off: Ino-off ang panloob na serial loopback.
6. Maaari mong i-program ang IP core gamit ang sumusunod na karagdagang disenyo halample utos:
   a. gen_on: Pinapagana ang packet generator.
   b. gen_off: Hindi pinapagana ang packet generator.
   c. run_test_loop: Pinapatakbo ang pagsubok para sa beses para sa mga pagkakaiba-iba ng E-tile NRZ at PAM4.
   d. clear_err: Tinatanggal ang lahat ng malagkit na error bit.
   e. set_test_mode : Nagse-set up ng pagsubok na tumakbo sa isang partikular na mode.
   f. get_test_mode: Ini-print ang kasalukuyang mode ng pagsubok.
   g. set_burst_size : Itinatakda ang laki ng pagsabog sa bytes.
   h. get_burst_size: Nagpi-print ng impormasyon sa laki ng burst. Ang matagumpay na pagsubok ay nagpi-print ng HW_TEST:PASS na mensahe. Nasa ibaba ang pamantayan sa pagpasa para sa isang test run:
   • Walang mga error para sa CRC32, CRC24, at checker.
   • Ang mga ipinadalang SOP at EOP ay dapat tumugma sa natanggap.
     Ang mga sumusunod na sampAng output ay naglalarawan ng matagumpay na test run sa Interlaken mode: Ang matagumpay na pagsubok ay nagpi-print ng HW_TEST : PASS na mensahe. Nasa ibaba ang pamantayan sa pagpasa para sa isang test run:
     
     
     • Walang mga error para sa CRC32, CRC24, at checker.
     • Ang mga ipinadalang SOP at EOP ay dapat tumugma sa natanggap.
       Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na test run sa Interlaken Lookaside mode:
       

Disenyo Halample Paglalarawan

Ang disenyo example ay nagpapakita ng mga pag-andar ng Interlaken IP core.

Kaugnay na Impormasyon

Interlaken (2nd Generation) Intel FPGA IP User Guide

Disenyo Halample Pag-uugali

Upang subukan ang disenyo sa hardware, i-type ang mga sumusunod na command sa System Console::

1. Pinagmulan ang setup file:
   
2. Patakbuhin ang pagsubok:
   
3. Ang Interlaken (2nd Generation) na disenyo ng hardware halampkinukumpleto ni le ang mga sumusunod na hakbang:
   a. Nire-reset ang Interlaken (2nd Generation) IP.
   b. Kino-configure ang Interlaken (2nd Generation) IP sa internal loopback mode.
   c. Nagpapadala ng stream ng mga Interlaken packet na may paunang natukoy na data sa payload sa TX user data transfer interface ng IP core.
   d. Sinusuri ang natanggap na mga packet at iniuulat ang katayuan. Ang packet checker na kasama sa disenyo ng hardware halampNagbibigay ang le ng mga sumusunod na pangunahing kakayahan sa pagsuri ng packet:
   • Sinusuri kung tama ang ipinadalang packet sequence.
   • Tinitiyak na ang natanggap na data ay tumutugma sa mga inaasahang halaga sa pamamagitan ng pagtiyak na pareho ang simula ng packet (SOP) at pagtatapos ng packet (EOP) na mga bilang ay magkatugma habang ang data ay ipinapadala at natatanggap.

Mga Signal ng Interface

Talahanayan 5. Disenyo Halample Interface Signal

clk50

mgmt_clk

pll_ref_clk /

pll_ref_clk[1:0](2)

rx_pin

tx_pin

rx_pin_n

tx_pin_n

mac_clk_pll_ref

usr_pb_reset_n

Kaugnay na Impormasyon

Mga Signal ng Interface

Magrehistro ng Mapa

Tandaan:

• Disenyo HalampAng register address ay nagsisimula sa 0x20** habang ang Interlaken IP core register address ay nagsisimula sa 0x10**.
• Access code: RO—Read Only, at RW—Read/Write.
• Binabasa ng system console ang disenyo halampNagrerehistro at nag-uulat ng katayuan ng pagsubok sa screen.

(2) Kapag pinagana mo ang Panatilihin ang mga hindi nagamit na transceiver channel para sa parameter ng PAM4, isang karagdagang reference na port ng orasan ay idaragdag upang mapanatili ang hindi nagamit na PAM4 slave channel.

Talahanayan 6. Disenyo Halample Register Map para sa Interlaken Design Halample

Talahanayan 7. Disenyo Halample Register Map para sa Interlaken Look-aside Design Halample

Gamitin ang register map na ito kapag nabuo mo ang design example na may Enable Interlaken Look-aside mode parameter na naka-on.

Interlaken (2nd Generation) Intel Stratix 10 FPGA IP Design Halample User Guide Archives

Para sa pinakabago at nakaraang mga bersyon ng gabay sa gumagamit na ito, sumangguni sa Interlaken (2nd Generation) Intel Stratix 10 FPGA IP Design Example User Guide HTML na bersyon. Piliin ang bersyon at i-click ang I-download. Kung hindi nakalista ang isang IP o bersyon ng software, nalalapat ang gabay sa gumagamit para sa nakaraang bersyon ng IP o software.

Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.

Talahanayan 8. Kasaysayan ng Pagbabago

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.

*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO 9001:2015 Nakarehistro

Suporta sa Customer

Na-update para sa Intel® Quartus® Prime Design Suite: 23.2
Bersyon ng IP: 21.1.1

Online na Bersyon
Magpadala ng Feedback

Mga Dokumento / Mga Mapagkukunan

intel UG-20051 Interlaken 2nd Generation Intel Stratix 10 FPGA IP [pdf] Gabay sa Gumagamit UG-20051 Interlaken 2nd Generation Intel Stratix 10 FPGA IP, UG-20051, Interlaken 2nd Generation Intel Stratix 10 FPGA IP, 2nd Generation Intel Stratix 10 FPGA IP, Generation Intel Stratix 10 FPGA IP, Intel Stratix 10 FPGA IP, Stratix 10 FPGA IP , 10 FPGA IP, IP

Mga sanggunian

• User Manual