UG0644 DDR AXI Arbiter
Émbaran produk
DDR AXI Arbiter mangrupakeun komponén hardware nu nyadiakeun a
64-bit AXI panganteur master ka controller on-chip DDR-SDRAM.
Biasana dianggo dina aplikasi pidéo pikeun panyangga sareng
ngolah data piksel video. Manual pamaké produk nyadiakeun
inpormasi lengkep sareng petunjuk ngeunaan palaksanaan hardware,
simulasi, sarta utilization sumberdaya.
Palaksanaan hardware
DDR AXI Arbiter dirancang pikeun panganteur jeung DDR-SDRAM
controller on-chip. Éta nyayogikeun antarmuka master AXI 64-bit
nu ngamungkinkeun ngolah gancang data piksel video. Pamaké produk
manual nyadiakeun pedaran desain lengkep ngeunaan DDR AXI
Arbiter sarta palaksanaan hardware na.
simulasi
Manual pamaké produk nyadiakeun parentah pikeun simulating nu
DDR AXI Arbiter ngagunakeun MSS SmartDesign na Testbench parabot. Ieu
alat ngaktifkeun pamaké pikeun ngesahkeun correctness tina rarancang jeung
mastikeun fungsi ditangtoskeun tina komponén hardware.
Mangpaat Sumberdaya
The DDR AXI Arbiter utilizes sumberdaya sistem kayaning logika
sél, blok memori, jeung sumber routing. Pamaké produk
manual nyadiakeun laporan utilization sumberdaya lengkep nu
outlines sarat sumberdaya DDR AXI Arbiter. Ieu
informasi bisa dipaké pikeun mastikeun yén komponén hardware bisa
dilaksanakeun dina sumber sistem anu aya.
Parentah Pamakéan Produk
Pitunjuk di handap ieu nyayogikeun pituduh ngeunaan cara ngagunakeun éta
DDR AXI Arbiter:
Lengkah 1: Palaksanaan Hardware
Nerapkeun komponén hardware DDR AXI Arbiter pikeun panganteur
kalawan controller DDR-SDRAM on-chip. Turutan rarancang
pedaran disadiakeun dina manual pamaké produk pikeun mastikeun ditangtoskeun
palaksanaan komponén hardware.
Lengkah 2: Simulasi
Simulate desain DDR AXI Arbiter ngagunakeun MSS SmartDesign na
alat Testbench. Turutan parentah nu disadiakeun dina produk
manual pamaké pikeun sangkan méré konfirmasi correctness tina rarancang jeung mastikeun
fungsi ditangtoskeun tina komponén hardware.
Hambalan 3: Utilization Sumberdaya
Review laporan utilization sumberdaya disadiakeun dina produk
manual pamaké pikeun nangtukeun sarat sumberdaya DDR AXI
Arbiter. Pastikeun yén komponén hardware bisa dilaksanakeun
dina sumber sistem anu aya.
Ku nuturkeun parentah ieu, anjeun bisa éféktif ngagunakeun DDR
komponén hardware AXI Arbiter pikeun video piksel data buffering na
ngolah dina aplikasi video.
Pituduh Pamaké UG0644
DDR AXI Arbiter
Pébruari 2018
DDR AXI Arbiter
eusi
1 Riwayat Révisi ………………………………………………………………………………………………… 1
1.1 Révisi 5.0 …………………………………………………………………………………………………. 1 1.2 Révisi 4.0 …………………………………………………………………………………………………. 1 1.3 Révisi 3.0 …………………………………………………………………………………………………. 1 1.4 Révisi 2.0 …………………………………………………………………………………………………. 1 1.5 Révisi 1.0 …………………………………………………………………………………………………. 1
2 Pendahuluan …………………………………………………………………………………………………………….. 2 3 Perangkat Keras Palaksanaan …………………………………………………………………………… 3
3.1 Déskripsi Desain …………………………………………………………………………………………………………… 3 3.2 Input jeung Kaluaran ………………………………………………………………………………………………….. 5 3.3 Parameter Konfigurasi ……… ……………………………………………………………………………. 13 3.4 Diagram Waktu …………………………………………………………………………………………………. 14 3.5 Mangpaat Uji …………………………………………………………………………………………………………….. 16
3.5.1 Simulasi MSS SmartDesign ………………………………………………………………………………………. 25 3.5.2 Simulasi Tés Bangku …………………………………………………………………………………………………. 30 3.6 Mangpaat Sumberdaya ………………………………………………………………………………………………….. 31
UG0644 Pituduh Pamaké Révisi 5.0
DDR AXI Arbiter
1
Riwayat révisi
Sajarah révisi ngajelaskeun parobahan anu dilaksanakeun dina dokumén. Parobahan didaptarkeun ku révisi, dimimitian ku publikasi panganyarna.
1.1
Révisi 5.0
Dina révisi 5.0 tina dokumén ieu, bagian Pemanfaatan Sumberdaya sareng Laporan Pemanfaatan Sumberdaya
anu diropéa. Kanggo inpo nu leuwih lengkep, tingal Garapan Sumberdaya (tingali kaca 31).
1.2
Révisi 4.0
Di handap ieu kasimpulan parobahan dina révisi 4.0 dokumén ieu.
Ditambahkeun parameter konfigurasi testbench dina tabél. Kanggo inpo nu leuwih lengkep, tingali Parameter Konfigurasi (tingali kaca 16) .. Inpo ditambahkeun kana simulate core maké testbench. Kanggo inpo nu leuwih lengkep, tingali Testbench (tingali kaca 16). Diropéa Utilization Resource pikeun nilai Arbiter DDR AXI dina tabél. Kanggo inpo nu leuwih lengkep, tingal Garapan Sumberdaya (tingali kaca 31).
1.3
Révisi 3.0
Di handap ieu kasimpulan parobahan dina révisi 3.0 dokumén ieu.
Ditambahkeun informasi 8-bit pikeun nulis channel 1 jeung 2. Kanggo inpo nu leuwih lengkep, tingali Desain Pedaran (tingali kaca 3). bagian Testbench diropéa. Kanggo inpo nu leuwih lengkep, tingali Testbench (tingali kaca 16).
1.4
Révisi 2.0
Dina révisi 2.0 dokumén ieu, inohong jeung tabel di diropéa dina bagian Testbench.
Kanggo inpo nu leuwih lengkep, tingali Testbench (tingali kaca 16).
1.5
Révisi 1.0
Révisi 1.0 mangrupikeun publikasi munggaran tina dokumén ieu
UG0644 Pituduh Pamaké Révisi 5.0
1
DDR AXI Arbiter
2
Bubuka
Kenangan mangrupikeun bagian integral tina aplikasi pidéo sareng grafik anu biasa. Éta téh dipaké pikeun buffering data piksel video. Hiji buffering umum example nyaeta tampilan pigura buffers nu data piksel video lengkep pikeun pigura a buffered dina mémori.
Laju data ganda (DDR) -DRAM sinkron (SDRAM) mangrupa salah sahiji kenangan ilahar dipaké dina aplikasi video pikeun buffering. SDRAM dipaké kusabab speed na nu diperlukeun pikeun ngolah gancang dina sistem video.
Angka ieu nunjukkeun mantanample tina diagram sistem-tingkat memori DDR-SDRAM interfacing kalawan aplikasi video.
angka 1 · DDR-SDRAM Mémori Interfacing
Dina Microsemi SmartFusion®2 System-on-Chip (SoC), aya dua pengontrol DDR on-chip kalayan 64-bit advanced extensible interface (AXI) sareng 32-bit advanced high-performance bus (AHB) budak interfaces nuju widang programmable. Asép Sunandar Sunarya Gerbang (FPGA). Antarbeungeut master AXI atanapi AHB diperyogikeun pikeun maca sareng nyerat mémori DDR-SDRAM anu dihubungkeun sareng pangendali DDR on-chip.
UG0644 Pituduh Pamaké Révisi 5.0
2
DDR AXI Arbiter
3
Palaksanaan hardware
3.1
Pedaran Desain
DDR AXI Arbiter nyadiakeun panganteur master AXI 64-bit ka controller on-chip DDR-SDRAM tina
Alat SmartFusion2. DDR AXI Arbiter boga opat saluran baca na dua saluran nulis nuju
logika pamaké. Blok arbitrates antara opat saluran dibaca pikeun nyadiakeun aksés ka bacaan AXI
saluran dina cara round-robin. Salami saluran baca 1 paménta maca master tinggi, AXI
saluran maca dialokasikeun ka dinya. Baca saluran 1 gaduh lebar data kaluaran tetep 24-bit. Baca saluran 2, 3,
jeung 4 bisa ngonpigurasi sakumaha 8-bit, 24-bit, atawa 32-bit lebar kaluaran data. Ieu dipilih ku global
parameter konfigurasi.
Blok ogé arbitrates antara dua saluran nulis pikeun nyadiakeun aksés ka saluran nulis AXI dina ragam round-robin. Kadua saluran nyerat gaduh prioritas anu sami. Tulis saluran 1 sareng 2 tiasa dikonpigurasi janten lebar data input 8-bit, 24-bit, atanapi 32-bit.
UG0644 Pituduh Pamaké Révisi 5.0
3
DDR AXI Arbiter
Gambar di handap ieu nembongkeun diagram pin-kaluar tingkat luhur tina DDR AXI Arbiter. angka 2 · Top-Level Blok Diagram of DDR AXI Arbiter Blok
UG0644 Pituduh Pamaké Révisi 5.0
4
DDR AXI Arbiter
Gambar di handap ieu nunjukkeun diagram blok tingkat luhur tina sistem sareng blok DDR AXI Arbiter porting kana alat SmartFusion2. Gambar 3 · Diagram Blok Tingkat Sistem DDR AXI Arbiter dina Alat SmartFusion2
3.2
Input jeung Kaluaran
Tabel di handap ieu daptar palabuhan input sareng kaluaran Arbiter DDR AXI.
meja 1 · Input jeung Kaluaran palabuhan tina DDR AXI Arbiter
Ngaran sinyal RESET_N_I
Arah Input
Lebar
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input Input
rd_req_1_i rd_ack_o
Kaluaran Input
rd_done_1_o start_read_addr_1_i
Input Kaluaran
bytes_to_read_1_i
Input
video_rdata_1_o
Kaluaran
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) - 1: 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Katerangan
Aktif low Asynchronous reset sinyal pikeun desain
Jam sistem
Tulis jam maca panyangga internal saluran urang, kudu ganda frékuénsi SYS_CLOCK_I
Baca pamundut ti Master 1
Arbiter pangakuan pikeun maca pamundut ti Master 1
Maca parantosan ka Master 1
Alamat DDR ti mana bacaan kudu dimimitian pikeun maca channel 1
Bait pikeun dibaca kaluar tina saluran baca 1
Kaluaran data video tina saluran baca 1
UG0644 Pituduh Pamaké Révisi 5.0
5
DDR AXI Arbiter
Ngaran Sinyal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o start_read_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o start_read_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o start_read_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o start_write_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Arah Kaluaran Input Kaluaran
Input Kaluaran
Input
Kaluaran
Kaluaran Input Kaluaran
Input Kaluaran
Input
Kaluaran
Kaluaran Input Kaluaran
Input Kaluaran
Input
Kaluaran
Kaluaran Input Kaluaran
Input Kaluaran
Input
Input
Input Input
Lebar
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AWIDTH-3):3] [(g_RD_AWIDTH-1):0] [(g_RD_AWIDTH-3.) _RD_CHANNEL1_VIDEO_DATA_WIDTH0 ): 1] [(g_xi_laxth-0): 4] [(G_RD_CHAND3_CHANDY_CHEnth1) [0.Chano_: 4 ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH0):1]
Katerangan Baca data valid tina saluran dibaca 1 Baca pamundut ti Master 2 Arbiter pangakuan pikeun maca pamundut ti Master 2 Baca parantosan ka Master 2 alamat DDR ti mana bacaan kudu dimimitian pikeun maca channel 2 Bytes dibaca kaluar tina bacaan channel 2 Data video kaluaran tina saluran baca 2 Baca data valid tina saluran baca 2 Baca pamundut ti Master 3 Arbiter pangakuan pikeun maca pamundut ti Master 3 Baca parantosan ka Master 3 alamat DDR ti mana maca kudu dimimitian pikeun maca channel 3 Bytes dibaca kaluar tina maca. saluran 3 Kaluaran data video tina saluran dibaca 3 Baca data sah tina saluran dibaca 3 Baca pamundut ti Master 4 Pangakuan Arbiter pikeun maca pamundut ti Master 4 Baca parantosan ka Master 4 alamat DDR ti mana dibaca kedah dimimitian pikeun maca saluran 4 Bait janten maca kaluar tina saluran baca 4 Output data video tina saluran baca 4 Maca data valid tina saluran baca 4 Tulis pamundut ti Master 1 Arbiter pangakuan pikeun nulis pamundut ti Master 1 Tulis parantosan ka Master 1 alamat DDR nu nulis kudu lumangsung ti nulis channel 1 Byte ditulis tina saluran nulis 1 Data video Input pikeun nulis saluran 1
Tulis data anu valid pikeun nyerat saluran 1 Tulis pamundut ti Master 1
UG0644 Pituduh Pamaké Révisi 5.0
6
DDR AXI Arbiter
Ngaran sinyal wr_ack_2_o
Arah Kaluaran
wr_done_2_o start_write_addr_2_i
Input Kaluaran
bytes_to_write_2_i
Input
video_wdata_2_i
Input
wdata_valid_2_i AXI I / F sinyal Baca Alamat Channel m_arid_o
Kaluaran Input
m_araddr_o
Kaluaran
m_arlen_o
Kaluaran
m_arsize_o m_arburst_o
Kaluaran Kaluaran
m_arlock_o
Kaluaran
m_arcache_o
Kaluaran
m_arprot_o
Kaluaran
Lebar
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) - 1: 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Katerangan Arbiter pangakuan pikeun nulis pamundut ti Master 2 Nulis parantosan ka Master 2 alamat DDR nu nulis kudu lumangsung ti nulis channel 2 bait ditulis ti nulis channel 2 Video data Input pikeun nulis channel 2
Tulis data valid pikeun nulis saluran 2
Baca ID alamat. Idéntifikasi tag pikeun grup alamat dibaca sinyal.
Baca alamatna. Nyadiakeun alamat awal hiji urus burst dibaca. Ngan alamat mimiti burst disadiakeun.
Panjang burst. Nyadiakeun jumlah pasti tina mindahkeun dina burst a. Inpo ieu nangtukeun jumlah mindahkeun data pakait sareng alamat
Ukuran burst. Ukuran unggal mindahkeun dina burst
Jenis burst. Ditambahkeun sareng inpormasi ukuran, rinci kumaha alamat pikeun tiap transfer dina burst diitung.
Dibereskeun ka 2'b01 à alamat Incremental burst
Jenis konci. Nyadiakeun émbaran tambahan ngeunaan ciri atom tina mindahkeun.
Dibereskeun ka 2'b00 à Aksés Normal
Jenis cache. Nyadiakeun informasi tambahan ngeunaan ciri cacheable tina mindahkeun.
Dibereskeun ka 4'b0000 à Non-cacheable sareng non-bufferable
Jenis panyalindungan. Nyadiakeun informasi Unit panyalindungan pikeun urus.
Dibereskeun ka 3'b000 à Normal, aksés data aman
UG0644 Pituduh Pamaké Révisi 5.0
7
DDR AXI Arbiter
Ngaran sinyal m_arvalid_o
Arah Kaluaran
Lebar
m_arready_i
Input
Baca Saluran Data
m_rid_i
Input
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input Input
[(g_AXI_DWIDTH-1):0] [1:0]Input Input
m_siap_o
Kaluaran
Tulis Alamat Saluran
m_wid_o
Kaluaran
m_awaddr_o
Kaluaran
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Pituduh Pamaké Révisi 5.0
Katerangan Baca alamat valid.
Nalika HIGH, alamat baca sareng inpormasi kontrol sah sareng tetep luhur dugi ka alamat ngaku sinyal, m_arready, luhur.
`1′ = Alamat sareng inpormasi kontrol sah
`0′ = Alamat sareng inpormasi kontrol henteu valid. Baca alamat siap. Budak parantos siap nampi alamat sareng sinyal kontrol anu aya hubunganana:
1 = budak siap
0 = budak teu siap.
Baca ID tag. ID tag tina grup data dibaca sinyal. Nilai m_rid dihasilkeun ku Budak sarta kudu cocog jeung nilai m_arid tina transaksi dibaca nu eta ngabales. Maca data. Baca respon.
Status transfer dibaca. Réspon anu diidinan nyaéta OKAY, EXOKAY, SLVERR, sareng DECERR. Baca panungtungan.
Mindahkeun panungtungan dina burst dibaca. Baca sah. Data bacaan anu diperyogikeun sayogi sareng transfer bacaan tiasa réngsé:
1 = maca data sadia
0 = maca data teu sadia. Baca siap. Master tiasa nampi data bacaan sareng inpormasi réspon:
1 = master siap
0 = master teu siap.
Tulis alamat ID. Idéntifikasi tag pikeun grup alamat nulis sinyal. Tulis alamat. Nyadiakeun alamat transfer munggaran dina transaksi burst nulis. Sinyal kontrol anu aya hubunganana dianggo pikeun nangtukeun alamat sésa-sésa transfer dina burst.
8
DDR AXI Arbiter
Ngaran sinyal m_awlen_o
Arah Kaluaran
Lebar [3:0]
m_awsize_o
Kaluaran
[2:0]m_awburst_o
Kaluaran
[1:0]m_awlock_o
Kaluaran
[1:0]m_awcache_o
Kaluaran
[3:0]m_awprot_o
Kaluaran
[2:0]m_awvalid_o
Kaluaran
Katerangan
Panjang burst. Nyadiakeun jumlah pasti tina mindahkeun dina burst a. Inpo ieu nangtukeun jumlah mindahkeun data pakait sareng alamat.
Ukuran burst. Ukuran unggal mindahkeun dina burst. Strobe jalur bait nunjukkeun persis jalur bait mana anu kedah dipdet.
Dibereskeun ka 3'b011 à 8 bait per mindahkeun data atawa mindahkeun 64-bit
Jenis burst. Ditambahkeun sareng inpormasi ukuran, rinci kumaha alamat pikeun tiap transfer dina burst diitung.
Dibereskeun ka 2'b01 à alamat Incremental burst
Jenis konci. Nyadiakeun émbaran tambahan ngeunaan ciri atom tina mindahkeun.
Dibereskeun ka 2'b00 à Aksés Normal
Jenis cache. Nunjukkeun bufferable, cacheable, write-through, write-back, sareng allocate atribut transaksi.
Dibereskeun ka 4'b0000 à Non-cacheable sareng non-bufferable
Jenis panyalindungan. Nunjukkeun tingkat panyalindungan normal, hak husus, atawa aman tina transaksi jeung naha urus mangrupa aksés data atawa aksés instruksi.
Dibereskeun ka 3'b000 à Normal, aksés data aman
Tulis alamat sah. Nunjukkeun yén alamat nulis valid tur kontrol
inpormasi sayogi:
1 = alamat sareng inpormasi kontrol sayogi
0 = alamat sareng inpormasi kontrol henteu sayogi. Alamat sareng inpormasi kontrol tetep stabil dugi ka alamat ngaku sinyal, m_awready, TINGGI.
UG0644 Pituduh Pamaké Révisi 5.0
9
DDR AXI Arbiter
Ngaran sinyal m_awready_i
Arah Input
Lebar
Tulis Saluran Data
m_wid_o
Kaluaran
[3:0]m_wdata_o m_wstrb_o
Kaluaran Kaluaran
[(g_AXI_DWIDTH-1): 0]Parameter AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Kaluaran Kaluaran
m_wready_i
Input
Tulis Sinyal Saluran Tanggapan
m_bid_i
Input
[3:0]m_bresp_i m_bvalid_i
Input
[1:0]Input
m_bready_o
Kaluaran
Katerangan Tulis alamat siap. Nunjukkeun yén budak siap nampi alamat sareng sinyal kontrol anu aya hubunganana:
1 = budak siap
0 = budak teu siap.
Tulis ID tag. ID tag tina mindahkeun data nulis. Nilai m_wid kedah cocog sareng nilai m_awid tina transaksi nulis. Tulis data
Tulis strobe. Sinyal ieu nunjukkeun jalur bait mana pikeun ngapdet dina mémori. Aya hiji strobe nulis pikeun tiap dalapan bit beus data nulis Tulis panungtungan. Mindahkeun panungtungan dina burst nulis. Tulis sah. Data tulis anu valid sareng strobes sayogi:
1 = nulis data jeung strobes sadia
0 = nulis data jeung strobes teu sadia. Tulis siap. Budak tiasa nampi data nyerat: 1 = budak siap
0 = budak teu siap.
ID réspon. Idéntifikasi tag tina réspon nulis. Nilai m_bid kedah cocog sareng nilai m_awid tina transaksi nulis anu direspon ku budak. Tulis tanggapan. Status transaksi nulis. Réspon anu diidinan nyaéta OKAY, EXOKAY, SLVERR, sareng DECERR. Tulis réspon valid. Respon nulis anu sah sayogi:
1 = nulis réspon sadia
0 = nulis respon teu sadia. Réspon siap. Master tiasa nampi inpormasi réspon.
1 = master siap
0 = master teu siap.
Gambar di handap nembongkeun diagram blok internal tina arbiter DDR AXI.
UG0644 Pituduh Pamaké Révisi 5.0
10
DDR AXI Arbiter
Gambar di handap nembongkeun diagram blok internal tina arbiter DDR AXI. angka 4 · Diagram blok internal tina Arbiter DDR AXI
Unggal saluran dibaca bakal micu nalika meunang sinyal input tinggi dina read_req_ (x) _i input. Lajeng éta
UG0644 Pituduh Pamaké Révisi 5.0
11
DDR AXI Arbiter
Unggal saluran dibaca bakal micu nalika meunang sinyal input tinggi dina read_req_ (x) _i input. Lajeng éta samples alamat AXI dimimitian jeung bait maca inputs nu input ti master éksternal. Saluran ngaku master éksternal ku toggling read_ack_(x)_o. Saluran ngolah input sareng ngahasilkeun transaksi AXI anu diperyogikeun pikeun maca data tina DDR-SDRAM. Data anu dibaca dina format AXI 64-bit disimpen kana panyangga internal. Saatos data anu diperyogikeun dibaca sareng disimpen kana panyangga internal, modul un-packer diaktipkeun. Modul un-packer ngabongkar unggal kecap 64-bit kana panjang bit data kaluaran anu diperyogikeun pikeun saluran khusus éta pikeun ex.ample lamun saluran ieu ngonpigurasi sakumaha lebar data kaluaran 32-bit, unggal kecap 64-bit dikirim kaluar salaku dua kecap data kaluaran 32-bit. Pikeun saluran 1 anu saluran 24-bit, un-packer ngabongkar unggal kecap 64-bit kana data kaluaran 24-bit. Kusabab 64 sanes kelipatan 24, un-packer pikeun saluran baca 1 ngagabungkeun sakelompok tilu kecap 64-bit pikeun ngahasilkeun dalapan kecap data 24-bit. Ieu nempatkeun konstrain dina saluran baca 1 yén bait data anu dipénta ku master éksternal kedah dibagi ku 8. Baca saluran 2, 3, sareng 4 tiasa dikonpigurasi salaku lebar data 8-bit, 24-bit, sareng 32-bit, nyaéta ditangtukeun ku g_RD_CHANNEL (X) _VIDEO_DATA_WIDTH parameter konfigurasi global. Upami aranjeunna dikonpigurasikeun salaku 24-bit, konstrain anu disebatkeun di luhur bakal dianggo pikeun masing-masing ogé. Tapi lamun aranjeunna ngonpigurasi salaku 8-bit atawa 32-bit, euweuh konstrain kayaning 64 nyaeta sababaraha 32 jeung 8. Dina kasus ieu, unggal kecap 64-bit unpacked kana boh dua kecap data 32-bit atawa dalapan 8. -bit data kecap.
Baca Channel 1 unpacks kecap data 64-bit dibaca kaluar tina DDR-SDRAM ka 24-bit kaluaran kecap data dina bets 48 kecap 64-bit, nyaeta iraha wae 48 kecap 64-bit sadia dina panyangga internal tina read channel 1, un-packer dimimitian unpacking aranjeunna pikeun masihan data kaluaran 24-bit. Lamun bait data dipénta maca kirang ti 48 kecap 64-bit, un-packer ngan diaktipkeun sanggeus data lengkep dibaca kaluar tina DDR-SDRAM. Dina sésana tilu saluran dibaca, un-packer dimimitian ngirim kaluar maca data ngan sanggeus jumlah lengkep dipénta bait dibaca kaluar ti DDR-SDRAM.
Nalika saluran baca dikonpigurasi pikeun lebar kaluaran 24-bit, alamat bacaan mimiti kedah dijajarkeun sareng wates 24-bait. Ieu diperlukeun pikeun nyugemakeun konstrain yén un-packer ngabongkar grup tilu kecap 64-bit pikeun ngahasilkeun dalapan kecap kaluaran 24-bit.
Sadaya saluran baca ngahasilkeun kaluaran anu dibaca ka master éksternal saatos bait anu dipénta dikirim ka master éksternal.
Dina kasus saluran nulis, master éksternal kedah ngalebetkeun data anu diperyogikeun kana saluran khusus. Saluran nyerat nyandak data input sareng ngarangkep kana kecap 64-bit sareng nyimpenna dina panyimpenan internal. Saatos data anu diperyogikeun disimpen, master éksternal kedah nyayogikeun pamundut nyerat sareng alamat awal sareng bait pikeun nyerat. Dina sampKalayan input ieu, saluran nyerat ngaku master éksternal. Saatos ieu, saluran ngahasilkeun transaksi nyerat AXI pikeun nyerat data anu disimpen kana DDR-SDRAM. Sadaya saluran nyerat ngahasilkeun kaluaran anu dilakukeun ka master éksternal nalika bait anu dipénta ditulis kana DDR-SDRAM. Saatos pamundut nulis dibikeun ka saluran nulis mana wae, data anyar teu kudu ditulis kana saluran nulis, nepi ka parantosan transaksi ayeuna dituduhkeun ku negeskeun wr_done_(x)_o
Tulis saluran 1 jeung 2 bisa ngonpigurasi sakumaha 8-bit, 24-bit, jeung 32-bit lebar data, nu ditangtukeun ku g_WR_CHANNEL (X) _VIDEO_DATA_WIDTH parameter konfigurasi global. Upami aranjeunna dikonpigurasikeun salaku 24bit, maka bait anu bakal ditulis kedah langkung ti dalapan sabab packer internal ngabungkus dalapan kecap data 24-bit pikeun ngahasilkeun tilu kecap data 64-bit. Tapi upami aranjeunna dikonpigurasikeun salaku 8-bit atanapi 32-bit, teu aya halangan sapertos kitu.
Pikeun saluran 32-bit, sahenteuna dua kecap 32-bit kedah dibaca. Pikeun saluran 8-bit, minimum kecap 8-bit kedah dibaca, sabab teu aya padding anu disayogikeun ku modul arbiter. Dina sadaya saluran maca sareng nyerat, jerona panyangga internal sababaraha kali tina lebar horisontal. Jero panyangga internal diitung saperti kieu:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dimana, X = Jumlah saluran
Lebar panyangga internal ditangtukeun ku lebar beus data AXI nyaeta, parameter konfigurasi
UG0644 Pituduh Pamaké Révisi 5.0
12
DDR AXI Arbiter
Lebar panyangga internal ditangtukeun ku lebar beus data AXI nyaeta, parameter konfigurasi g_AXI_DWIDTH.
Transaksi maca sareng nyerat AXI dilaksanakeun dumasar kana spésifikasi ARM AMBA AXI. Ukuran transaksi pikeun tiap transfer data dibenerkeun kana 64-bit. Blok ngahasilkeun transaksi AXI tina panjang burst tetep tina 16 ketukan. Blok ogé mariksa naha burst tunggal anu meuntas wates alamat AXI 4 KByte. Lamun burst tunggal meuntas wates 4 KByte, burst dibagi jadi 2 burst dina wates 4 KByte.
3.3
Parameter Konfigurasi
tabél di handap mangrupa daptar parameter konfigurasi dipaké dina palaksanaan hardware DDR AXI Arbiter. Ieu mangrupikeun parameter umum sareng tiasa variatif dumasar kana sarat aplikasi.
meja 2 · Parameter Konfigurasi
Ngaran g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_WR_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDTH g_WR_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_BUFFER_LINE_STORAGE
Katerangan
AXI alamat beus lebar
lebar beus data AXI
Lebar beus alamat pikeun dibaca Channel 1 panyangga internal, nu nyimpen AXI maca data.
Lebar beus alamat pikeun dibaca Channel 2 panyangga internal, nu nyimpen AXI maca data.
Lebar beus alamat pikeun dibaca Channel 3 panyangga internal, nu nyimpen AXI maca data.
Lebar beus alamat pikeun dibaca Channel 4 panyangga internal, nu nyimpen AXI maca data.
Alamat lebar beus pikeun nulis Channel 1 panyangga internal, nu nyimpen data nulis AXI.
Alamat lebar beus pikeun nulis Channel 2 panyangga internal, nu nyimpen data nulis AXI.
Pidéo pidéo résolusi horisontal pikeun dibaca Saluran 1
Pidéo pidéo résolusi horisontal pikeun dibaca Saluran 2
Pidéo pidéo résolusi horisontal pikeun dibaca Saluran 3
Pidéo pidéo résolusi horisontal pikeun dibaca Saluran 4
Pintonan pidéo résolusi horisontal pikeun nyerat Saluran 1
Pintonan pidéo résolusi horisontal pikeun nyerat Saluran 2
Baca Channel 1 kaluaran video lebar bit
Baca Channel 2 kaluaran video lebar bit
Baca Channel 3 kaluaran video lebar bit
Baca Channel 4 kaluaran video lebar bit
Tulis Saluran 1 video Input bit lebar.
Tulis Saluran 2 video Input bit lebar.
Jero panyangga internal pikeun dibaca Channel 1 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Pituduh Pamaké Révisi 5.0
13
DDR AXI Arbiter
3.4
Ngaran g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Katerangan
Jero panyangga internal pikeun dibaca Channel 2 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Jero panyangga internal pikeun dibaca Channel 3 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Jero panyangga internal pikeun dibaca Channel 4 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Jero panyangga internal pikeun nulis Channel 1 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Jero panyangga internal pikeun nulis Channel 2 dina watesan jumlah tampilan garis horizontal. Jero panyangga nyaéta g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagram waktos
Gambar di handap ieu nembongkeun sambungan tina maca jeung nulis inputs pamundut, dimimitian alamat memori, bait maca atawa nulis inputs ti master éksternal, maca atawa nulis pangakuan, sarta maca atawa nulis kaluaran parantosan dibikeun ku arbiter.
Gambar 5 · Diagram Timing pikeun Sinyal Digunakeun dina Nulis/Maca ngaliwatan Antarmuka AXI
UG0644 Pituduh Pamaké Révisi 5.0
14
DDR AXI Arbiter
Gambar di handap ieu nembongkeun sambungan antara input data nulis ti master éksternal babarengan jeung input data valid pikeun duanana saluran nulis. Gambar 6 · Diagram Timing pikeun Nulis kana Panyimpenan Internal
Gambar di handap ieu nembongkeun sambungan antara kaluaran data dibaca ka master éksternal babarengan jeung kaluaran data valid pikeun sakabéh saluran dibaca 2, 3, jeung 4. Angka 7 · Diagram Timing pikeun Data Ditampi ngaliwatan DDR AXI Arbiter pikeun Baca Saluran 2, 3 , jeung 4
Gambar di handap ieu nembongkeun sambungan antara kaluaran data dibaca pikeun Channel dibaca 1 nalika g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION leuwih gede ti 128 (dina hal ieu = 256). Gambar 8 · Diagram Timing pikeun Data anu Ditampi ngalangkungan DDR AXI Arbiter Read Channel 1 (leuwih ti 128 bait)
UG0644 Pituduh Pamaké Révisi 5.0
15
DDR AXI Arbiter
Gambar di handap ieu nembongkeun sambungan antara kaluaran data dibaca pikeun Channel dibaca 1 lamun g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION kurang atawa sarua jeung 128 (dina hal ieu = 64). Gambar 9 · Diagram Timing pikeun Data anu Ditampi ngalangkungan DDR AXI Arbiter Baca Saluran 1 (kirang atanapi sami sareng 128 bait)
3.5
Testbench
A testbench disadiakeun pikeun pariksa pungsionalitas DDR Arbiter core. Tabel di handap ieu daptar parameter anu tiasa dikonpigurasikeun dumasar kana aplikasi.
meja 3 · Parameter Konfigurasi Testbench
Ngaran IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH HEIGHT
Input Katerangan file ngaran pikeun gambar ditulis ku nulis channel 1 Input file Ngaran pikeun gambar anu ditulis ku saluran tulis 2 Lebar data video tina saluran baca atawa tulis Résolusi horisontal gambar anu bakal ditulis jeung dibaca ku saluran nulis jeung dibaca Résolusi vertikal gambar anu ditulis jeung dibaca ku tulisan jeung dibaca saluran
UG0644 Pituduh Pamaké Révisi 5.0
16
DDR AXI Arbiter
Léngkah di handap ieu ngajelaskeun kumaha testbench dipaké pikeun simulate inti ngaliwatan Libero SoC. 1. Dina jandela Desain Aliran, klik katuhu Jieun SmartDesign teras klik Jalankeun pikeun nyieun SmartDesign a.
Gambar 10 · Jieun SmartDesign
2. Lebetkeun nami desain anyar salaku video_dma dina kotak dialog Jieun SmartDesign Anyar teras klik OKÉ. SmartDesign dijieun, sarta kanvas dipintonkeun di katuhu tina panel Desain Aliran.
Gambar 11 · Ngaran SmartDesign
3. Dina jandela Katalog, dilegakeun Solusi-Video jeung sered-jeung-serelek SF2 DDR Mémori Arbiter dina kanvas SmartDesign.
UG0644 Pituduh Pamaké Révisi 5.0
17
DDR AXI Arbiter
angka 12 · DDR Mémori Arbiter dina Katalog Libero SoC
DDR Mémori Arbiter Core ditampilkeun, ditémbongkeun saperti dina gambar di handap ieu. Ganda-klik inti pikeun ngonpigurasikeun arbiter lamun diperlukeun.
UG0644 Pituduh Pamaké Révisi 5.0
18
DDR AXI Arbiter
angka 13 · DDR Mémori Arbiter Core dina kanvas SmartDesign
4. Pilih sadaya palabuhan inti teras klik-katuhu teras klik Promote to Top Level, sapertos anu dipidangkeun dina
UG0644 Pituduh Pamaké Révisi 5.0
19
DDR AXI Arbiter
4. Pilih sadaya palabuhan inti teras klik-katuhu teras klik Promote to Top Level, ditémbongkeun saperti dina gambar di handap ieu. Gambar 14 · Ngamajukeun Pilihan Level Top
Pastikeun pikeun ngamajukeun sadaya palabuhan ka tingkat luhur sateuacan ngaklik ikon komponén ngahasilkeun dina tulbar.
5. Klik ikon Generate Component dina toolbar SmartDesign, ditémbongkeun saperti dina gambar di handap ieu.
UG0644 Pituduh Pamaké Révisi 5.0
20
DDR AXI Arbiter
5. Klik ikon Generate Component dina toolbar SmartDesign, ditémbongkeun saperti dina gambar di handap ieu. Komponén SmartDesign dihasilkeun. Gambar 15 · Ngahasilkeun Komponén
6. Arahkeun ka View > Windows > Files. The Files kotak dialog dipintonkeun. 7. Klik-katuhu polder simulasi teras klik Impor Files, ditémbongkeun saperti dina gambar di handap ieu.
Gambar 16 · Impor File
8. Pikeun Impor stimulus gambar file, navigasi sareng impor salah sahiji di handap ieu files teras klik Buka.
UG0644 Pituduh Pamaké Révisi 5.0
21
DDR AXI Arbiter
8. Pikeun Impor stimulus gambar file, navigasi sareng impor salah sahiji di handap ieu files teras klik Buka. a. A sampjeung RGB_in.txt file disayogikeun sareng testbench dina jalur ieu:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Pikeun ngimpor sample test bangku input gambar, kotektak ka sample testbench input gambar file, teras klik Buka, ditémbongkeun saperti dina gambar di handap ieu. Gambar 17 · Gambar Input File Pamilihan
b. Pikeun ngimpor gambar anu béda, kotektak ka polder anu ngandung gambar anu dipikahoyong file, teras klik Buka. The rangsangan gambar diimpor file didaptarkeun dina diréktori simulasi, ditémbongkeun saperti dina gambar di handap ieu. Gambar 18 · Input Gambar File dina Diréktori Simulasi
9. Impor ddr BFM files. dua files nu sarua jeung
UG0644 Pituduh Pamaké Révisi 5.0
jeung
22
DDR AXI Arbiter
9. Impor ddr BFM files. dua files nu sarua jeung DDR BFM - ddr3.v na ddr3_parameters.v disadiakeun kalawan testbench dina jalur handap: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Klik-katuhu folder stimulus tur pilih Impor Files pilihan, lajeng pilih BFM disebut tadi files. The diimpor DDR BFM files didaptarkeun dina stimulus, ditémbongkeun saperti dina gambar di handap ieu. Gambar 19 · Diimpor File
10. Arahkeun ka File > Impor > Batur. Impor éta Files kotak dialog dipintonkeun. angka 20 · Impor Testbench File
11. Impor testbench jeung komponén MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, jeung mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Pituduh Pamaké Révisi 5.0
23
11.
DDR AXI Arbiter
angka 21 · Impor Testbench jeung MSS Komponén Files
Gambar 22 · top_tb Dijieun
UG0644 Pituduh Pamaké Révisi 5.0
24
DDR AXI Arbiter
3.5.1
Simulating MSS SmartDesign
Parentah di handap ieu ngajelaskeun kumaha carana simulasi MSS SmartDesign:
1. Klik tab Design Hierarchy tur pilih Component tina daptar turun-handap acara. MSS SmartDesign anu diimpor dipintonkeun.
2. Klik-katuhu mss_top handapeun Gawé teras klik Open Component, ditémbongkeun saperti dina gambar di handap ieu. Komponén mss_top_sb_0 dipintonkeun.
Gambar 23 · Komponén Buka
3. Klik-katuhu komponén mss_top_sb_0 teras klik Konpigurasikeun, ditémbongkeun saperti dina gambar di handap ieu.
UG0644 Pituduh Pamaké Révisi 5.0
25
DDR AXI Arbiter
3. Klik-katuhu komponén mss_top_sb_0 teras klik Konpigurasikeun, ditémbongkeun saperti dina gambar di handap ieu. Gambar 24 · Konpigurasikeun komponén
Jandéla Konfigurasi MSS dipintonkeun, ditémbongkeun saperti dina gambar di handap ieu. Gambar 25 · Jandela Konfigurasi MSS
4. Klik Next ngaliwatan sagala tab konfigurasi, ditémbongkeun saperti dina gambar di handap ieu.
UG0644 Pituduh Pamaké Révisi 5.0
26
DDR AXI Arbiter
4. Klik Next ngaliwatan sagala tab konfigurasi, ditémbongkeun saperti dina gambar di handap ieu. Gambar 26 · Tab Konfigurasi
MSS dikonpigurasi saatos tab Interrupts dikonpigurasi. Gambar di handap ieu nunjukkeun kamajuan Konfigurasi MSS. Gambar 27 · Jandela Konfigurasi MSS Saatos Konfigurasi
5. Klik Next sanggeus konfigurasi geus réngsé. Jandéla Mémori Peta dipintonkeun, ditémbongkeun saperti dina gambar di handap ieu.
Gambar 28 · Peta Mémori
6. Klik Rengse.
7. Klik Generate Component ti toolbar SmartDesign pikeun ngahasilkeun MSS, ditémbongkeun saperti dina
UG0644 Pituduh Pamaké Révisi 5.0
27
DDR AXI Arbiter
7. Klik Generate Component ti toolbar SmartDesign pikeun ngahasilkeun MSS, ditémbongkeun saperti dina gambar di handap ieu. Gambar 29 · Ngahasilkeun Komponén
8. Dina jandela Design Hierarchy, klik katuhu mss_top handapeun Gawé teras klik Atur Salaku Akar, ditémbongkeun saperti dina gambar di handap ieu. Gambar 30 · Atur MSS salaku Root
9. Dina jandela Desain Aliran, dilegakeun Verify Pra-sintésis Desain handapeun Jieun Desain,-klik katuhu
UG0644 Pituduh Pamaké Révisi 5.0
28
DDR AXI Arbiter
9. Dina jandela Desain Aliran, dilegakeun Verify Pre-sintésis Desain handapeun Jieun Desain,-klik katuhu Simulate teras klik Buka Interactively. Ieu simulates MSS. Gambar 31 · Simulasi Desain Pra-sintésis
10. Klik No lamun hiji talatah ngageter dipintonkeun pikeun ngahubungkeun rangsangan Testbench jeung MSS. 11. Tutup jandela Modelsim sanggeus simulasi geus réngsé.
Gambar 32 · Jandéla simulasi
UG0644 Pituduh Pamaké Révisi 5.0
29
DDR AXI Arbiter
3.5.2
Simulating Testbench
Parentah di handap ieu ngajelaskeun kumaha carana simulasi testbench:
1. Pilih top_tb SmartDesign Testbench teras klik Generate Component tina toolbar SmartDesign pikeun ngahasilkeun testbench, ditémbongkeun saperti dina gambar di handap ieu.
Gambar 33 · Ngahasilkeun komponén
2. Dina jandela Stimulus Hierarchy, klik katuhu top_tb (top_tb.v) testbench file teras klik Setel salaku stimulus aktip. Rangsangan diaktipkeun pikeun top_tb testbench file.
3. Dina jandela Stimulus Hierarchy, klik katuhu top_tb (
UG0644 Pituduh Pamaké Révisi 5.0
) bangku uji file teras klik Buka
30
DDR AXI Arbiter
3. Dina jandela Stimulus Hierarchy, klik katuhu top_tb (top_tb.v) testbench file teras klik Buka Interactively ti Simulate Pre-Synth Design. Ieu simulates inti pikeun hiji pigura. Gambar 34 · Simulating Desain Pra-Sintesis
4. Mun simulasi ieu interrupted kusabab wates runtime di DO file, ngagunakeun ngajalankeun -all paréntah pikeun ngalengkepan simulasi. Saatos simulasi réngsé, arahkeun ka View > Files > simulasi ka view gambar kaluaran bangku tés file dina folder simulasi.
Kaluaran simulasi téks sarua jeung hiji pigura gambar, disimpen dina Read_out_rd_ch (x).txt téks file gumantung kana channel dibaca dipaké. Ieu bisa dirobah jadi hiji gambar tur dibandingkeun jeung gambar aslina.
3.6
Mangpaat Sumberdaya
Blok DDR Arbiter dilaksanakeun dina M2S150T SmartFusion®2 System-on-Chip (SoC) FPGA di
pakét FC1152) jeung PolarFire FPGA (MPF300TS_ES - 1FCG1152E pakét).
meja 4 · Utilization sumberdaya pikeun DDR AXI Arbiter
Sumberdaya DFFs 4-input LUTs MACC RAM1Kx18
Pamakéan 2992 4493 0 20
(Pikeun:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64 x 18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Pituduh Pamaké Révisi 5.0
31
DDR AXI Arbiter
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 AS Dina AS: +1 800-713-4113 Luar AS: +1 949-380-6100 Fax: +1 949-215-4996 Surélék: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Sadaya hak disimpen. Microsemi sareng logo Microsemi mangrupikeun mérek dagang Microsemi Corporation. Sadaya merek dagang sareng merek jasa sanés mangrupikeun hak milik nu gaduhna.
Microsemi henteu ngajamin, ngagambarkeun, atanapi ngajamin ngeunaan inpormasi anu aya di dieu atanapi kasesuaian produk sareng jasana pikeun tujuan anu khusus, atanapi Microsemi henteu nanggung tanggung jawab naon waé anu timbul tina aplikasi atanapi panggunaan produk atanapi sirkuit. Produk anu dijual di handap ieu sareng produk anu sanés anu dijual ku Microsemi parantos tunduk kana tés kawates sareng henteu kedah dianggo babarengan sareng alat atanapi aplikasi anu penting pikeun misi. Sakur spésifikasi kinerja dipercaya tiasa dipercaya tapi henteu diverifikasi, sareng Meuli kedah ngalaksanakeun sareng ngalengkepan sadaya kinerja sareng uji produk anu sanés, nyalira sareng sareng, atanapi dipasang dina, produk akhir. Anu mésér henteu kedah ngandelkeun data sareng spésifikasi kinerja atanapi parameter anu disayogikeun ku Microsemi. Tanggung jawab Meuli pikeun sacara mandiri nangtukeun kasesuaian produk naon waé sareng pikeun nguji sareng pariksa anu sami. Inpormasi anu disayogikeun ku Microsemi di handap ieu disayogikeun "sakumaha aya, dimana aya" sareng sadaya kalepatan, sareng sadayana résiko anu aya hubunganana sareng inpormasi sapertos kitu sadayana sareng Meuli. Microsemi henteu masihan, sacara eksplisit atanapi implisit, ka pihak mana waé hak patén, lisénsi, atanapi hak IP anu sanés, naha ngeunaan inpormasi sapertos kitu atanapi naon waé anu dijelaskeun ku inpormasi sapertos kitu. Inpormasi anu disayogikeun dina dokumén ieu mangrupikeun milik Microsemi, sareng Microsemi ngagaduhan hak pikeun ngarobih inpormasi dina dokumén ieu atanapi produk sareng jasa iraha waé tanpa aya bewara.
Microsemi Corporation (Nasdaq: MSCC) nawiskeun portopolio komprehensif ngeunaan semikonduktor sareng solusi sistem pikeun aeroangkasa & pertahanan, komunikasi, pusat data sareng pasar industri. Produk kaasup-kinerja tinggi na radiasi-hardened analog dicampur-sinyal terpadu sirkuit, FPGAs, SoCs na ASICs; produk manajemén kakuatan; waktos sareng alat singkronisasi sareng solusi waktos anu tepat, netepkeun standar dunya pikeun waktos; alat ngolah sora; solusi RF; komponén diskrit; panyimpen perusahaan sareng solusi komunikasi; téhnologi kaamanan sarta scalable anti-tamper produk; solusi Ethernet; Power-over-Ethernet ICs sareng midspans; kitu ogé kamampuhan design custom sarta jasa. Microsemi kantor pusatna di Aliso Viejo, California, sareng gaduh sakitar 4,800 karyawan sacara global. Diajar langkung seueur di www.microsemi.com.
50200644
UG0644 Pituduh Pamaké Révisi 5.0
32
Dokumén / Sumberdaya
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Pituduh pamaké UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
