25G Ethernet Intel® FPGA IP Shënime lëshimi
Udhëzues përdorimi
25G Ethernet Intel FPGA Shënime lëshimi IP (Pajisjet Intel Agilex)
Versionet IP të Intel® FPGA përputhen me versionet e softuerit Intel Quartus® Prime Design Suite deri në versionin 19.1. Duke filluar nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite, Intel FPGA IP ka një skemë të re versioni.
Numri i versionit IP të Intel FPGA (XYZ) mund të ndryshojë me çdo version të softuerit Intel Quartus Prime. Një ndryshim në:
- X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin Intel Quartus Prime, duhet të rigjeneroni IP-në.
- Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
- Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabela 1. v1.0.0 2022.09.26
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 22.3 | Mbështetje e shtuar për familjen e pajisjeve me pllaka Intel Agilex™ F. • Mbështetet vetëm shpejtësia 25G. • 1588 Precision Time Protocol nuk mbështetet. |
— |
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO
9001:2015
I regjistruar
25G Ethernet Intel FPGA Shënime lëshimi IP (Pajisjet Intel Stratix 10)
Nëse një shënim lëshimi nuk është i disponueshëm për një version specifik IP, IP nuk ka ndryshime në atë version. Për informacion mbi lëshimet e përditësimeve IP deri në v18.1, referojuni shënimeve të lëshimit të përditësimit të Intel Quartus Prime Design Suite.
Versionet IP të Intel FPGA përputhen me versionet e softuerit Intel Quartus Prime Design Suite deri në versionin 19.1. Duke filluar në versionin 19.2 të softuerit Intel Quartus Prime Design Suite, Intel
FPGA IP ka një skemë të re versioni.
Numri i versionit IP të Intel FPGA (XYZ) mund të ndryshojë me çdo version të softuerit Intel Quartus Prime. Një ndryshim në:
- X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin Intel Quartus Prime, duhet të rigjeneroni IP-në.
- Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
- Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.
Informacione të Përafërta
- Shënime të lëshimit të përditësimit të Intel Quartus Prime Design Suite
- 25G Ethernet Intel Stratix®10 FPGA IP Udhëzuesi Arkivat e Përdoruesit
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
- Gabim për IP-në 25G Ethernet Intel FPGA në bazën e njohurive
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabela 2. v19.4.1 2020.12.14
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 20.4 | Përditësimi i kontrollit të gjatësisë në kornizat VLAN: • Në versionet e mëparshme të 25G Ethernet Intel FPGA IP, gabimi i kornizës së tepërt konstatohet kur plotësohen kushtet e mëposhtme: 1. VLAN a. Zbulimi VLAN është aktivizuar. b. IP transmeton/merr korniza me gjatësi që arrin në gjatësinë maksimale të kornizës TX/RX plus 1 deri në 4 oktete. 2. SVLAN a. Zbulimi SVLAN është aktivizuar. b. IP transmeton/merr korniza me gjatësi që arrin në gjatësinë maksimale të kornizës TX/RX plus 1 deri në 8 oktete. • Në këtë version, IP-ja përditësohet për të korrigjuar këtë sjellje. |
— |
| Përditësoi aksesin e ndërfaqes së hartës së kujtesës Avalon® në ndërfaqen status_* për të parandaluar skadimin e kohës së hartës së kujtesës Avalon gjatë leximeve në adresat që nuk ekzistojnë: • Në versionet e mëparshme të 25G Ethernet Intel FPGA IP, ndërfaqja e hartuar me memorie Avalon lexon në adresa joekzistente në ndërfaqen status_* do të kërkonte status_pritje derisa të mbaronte kërkesa e masterit të hartuar me memorie Avalon. Problemi tani është rregulluar për të mos mbajtur kërkesën e pritjes kur aksesohet një adresë që nuk ekziston. |
— | |
| Variantet e aktivizuara RS-FEC tani mbështesin xhiron 100%. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabela 3. v19.4.0 2019.12.16
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 19.4 | ndryshimi i sjelljes rx_am_lock: • Në versionet e mëparshme të 25G Ethernet Intel FPGA IP, sinjali rx_am_lock sillet njësoj si rx_block_lock në të gjitha variantet. • Në këtë version, për variantet e IP-së të aktivizuara nga RSFEC, rx_am_lock tani pohon kur arrihet bllokimi i shtrirjes. Për variantet që nuk janë të aktivizuara me RSFEC, rx_am_lock ende sillet njësoj si rx_block_lock. |
Sinjali i ndërfaqes, rx_am_lock, sillet ndryshe nga versionet e mëparshme për variantet e aktivizuara nga RSFEC. |
| Përditësuar fillimin e paketës RX MAC: • Në versionet e mëparshme, RX MAC kontrollon vetëm për një karakter START për të përcaktuar fillimin e një pakete. • Në këtë version, RX MAC tani kontrollon për paketat hyrëse për Start of Frame Delimiter (SFD), përveç karakterit START si parazgjedhje. • Nëse modaliteti i kalimit të preambulës është i aktivizuar, MAC kontrollon vetëm për karakterin START për të lejuar preambulën e personalizuar. |
— | |
| U shtua një regjistër i ri për të mundësuar kontrollin e preambulës: • Në regjistrat RX MAC, regjistri në offset 0x50A [4] mund të shkruhet në 1 për të mundësuar kontrollin e preambulës. Ky regjistër është një "mos kujdes" kur është aktivizuar kalimi i preambulës. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabela 4. v19.3.0 2019.09.30
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 19.3 | Për një variant MAC+PCS+PMA, emri i modulit të mbështjellësit të transmetuesit tani është krijuar në mënyrë dinamike. Kjo parandalon përplasjen e padëshiruar të modulit nëse në një sistem përdoren shumë shembuj të IP-së. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabela 5. v19.2.0 2019.07.01
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 19.2 | Dizajni p.shample për 25G Ethernet Intel FPGA IP: • Përditësuar opsionin e kompletit të zhvillimit të synuar për pajisjet Intel Stratix® 10 nga Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Kit në Intel Stratix 10 10 GX Signal Integrity L-Tile (Prodhimi) Kompleti i Zhvillimit. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Tabela 6. v19.1 Prill 2019
| Përshkrimi | Ndikimi |
| U shtua një veçori e re—Modaliteti adaptiv për përshtatjen RX PMA: • U shtua një parametër i ri—Aktivizo aktivizimin e përshtatjes automatike për modalitetin RX PMA CTLE/DFE. |
Këto ndryshime janë fakultative. Nëse nuk e përmirësoni bërthamën tuaj IP, ajo nuk e ka këtë veçori të re. |
| Riemërtoi parametrin Enable Altera Debug Master Endpoint (ADME) në Aktivizo Native PHY Debug Master Endpoint (NPDME) sipas riemërtimit të Intel në softuerin Intel Quartus Prime Pro Edition. Softueri Intel Quartus Prime Standard Edition ende përdor Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Tabela 7. Versioni 18.1 Shtator 2018
| Përshkrimi | Ndikimi |
| U shtua një veçori e re - PMA zgjedhore: • U shtua një parametër i ri—Variantet kryesore. |
Këto ndryshime janë fakultative. Nëse nuk e përmirësoni bërthamën tuaj IP, ajo nuk i ka këto veçori të reja. |
| • U shtua një sinjal i ri për ndërfaqen e protokollit 1588 Precision Time—latency_sclk. | |
| Dizajni p.shample për 25G Ethernet Intel FPGA IP: U riemërua opsioni i kompletit të zhvillimit të synuar për pajisjet Intel Stratix 10 nga Stratix 10 GX FPGA Development Kit në Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Informacione të Përafërta
- Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP
- 25G Ethernet Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit
- Gabim për bërthamën IP të Ethernetit 25G në bazën e njohurive
2.7. 25G Ethernet Intel FPGA IP v18.0
Tabela 8. Versioni 18.0 maj 2018
| Përshkrimi | Ndikimi |
| Lëshimi fillestar për pajisjet Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Udhëzuesi Arkivat e Përdoruesit
Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.
Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.
| Versioni i Intel Quartus Prime | Versioni Core IP | Udhëzues përdorimi |
| 20.3 | 19.4.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 20.1 | 19.4.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.4 | 19.4.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.3 | 19.3.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.2 | 19.2.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.1 | 19.1 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.1 | 18.1 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.0 | 18.0 | Udhëzues përdoruesi 25G Ethernet Intel Stratix 10 FPGA IP |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.
Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.
| Versioni i Intel Quartus Prime | Versioni Core IP | Udhëzues përdorimi |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit |
25G Ethernet Intel FPGA Shënime lëshimi IP (Pajisjet Intel Arria 10)
Nëse një shënim lëshimi nuk është i disponueshëm për një version specifik IP, IP nuk ka ndryshime në atë version. Për informacion mbi lëshimet e përditësimeve IP deri në v18.1, referojuni shënimeve të lëshimit të përditësimit të Intel Quartus Prime Design Suite.
Versionet IP të Intel FPGA përputhen me versionet e softuerit Intel Quartus Prime Design Suite deri në versionin 19.1. Duke filluar nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite, Intel FPGA IP ka një skemë të re versioni.
Numri i versionit IP të Intel FPGA (XYZ) mund të ndryshojë me çdo version të softuerit Intel Quartus Prime. Një ndryshim në:
- X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin Intel Quartus Prime, duhet të rigjeneroni IP-në.
- Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
- Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.
Informacione të Përafërta
- Shënime të lëshimit të përditësimit të Intel Quartus Prime Design Suite
- Udhëzues përdoruesi 25G Ethernet Intel Arria® 10 FPGA IP
- 25G Ethernet Intel Arria® 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit
- Gabim për IP-në 25G Ethernet Intel FPGA në bazën e njohurive
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabela 9. v19.4.1 2020.12.14
| Intel Quartus Versioni kryesor | Përshkrimi | Ndikimi |
| 20.4 | Përditësimi i kontrollit të gjatësisë në kornizat VLAN: • Në versionet e mëparshme të 25G Ethernet Intel FPGA IP, gabimi i kornizës së tepërt konstatohet kur plotësohen kushtet e mëposhtme: 1. VLAN a. Zbulimi VLAN është aktivizuar. b. IP transmeton/merr korniza me gjatësi që arrin në gjatësinë maksimale të kornizës TX/RX plus 1 deri në 4 oktete. 2. SVLAN a. Zbulimi SVLAN është aktivizuar. b. IP transmeton/merr korniza me gjatësi që arrin në gjatësinë maksimale të kornizës TX/RX plus 1 deri në 8 oktete. • Në këtë version, IP-ja përditësohet për të korrigjuar këtë sjellje. |
— |
| Përditësoi aksesin e ndërfaqes së hartës së kujtesës Avalon në ndërfaqen status_* për të parandaluar skadimin e kohës së hartës së kujtesës Avalon gjatë leximeve në adresa joekzistente: • IP-ja përditësohet për të hequr kërkesën e pritjes kur aksesohet një adresë joekzistente në ndërfaqen status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabela 10. v19.4.0 2019.12.16
| Versioni i Intel Quartus Prime | Përshkrimi | Ndikimi |
| 19.4 | ndryshimi i sjelljes rx_am_lock: • Në versionet e mëparshme të 25G Ethernet Intel FPGA IP, sinjali rx_am_lock sillet njësoj si rx_block_lock në të gjitha variantet. • Në këtë version, për variantet e IP-së të aktivizuara nga RSFEC, rx_am_lock tani pohon kur arrihet bllokimi i shtrirjes. Për variantet që nuk janë të aktivizuara me RSFEC, rx_am_lock ende sillet njësoj si rx_block_lock. |
Sinjali i ndërfaqes, rx_am_lock, sillet ndryshe nga versionet e mëparshme për variantet e aktivizuara nga RSFEC. |
| Përditësuar fillimin e paketës RX MAC: • Në versionet e mëparshme, RX MAC kontrollon vetëm për një karakter START për të përcaktuar fillimin e një pakete. • Në këtë version, RX MAC tani kontrollon për paketat hyrëse për Start of Frame Delimiter (SFD), përveç karakterit START si parazgjedhje. • Nëse modaliteti i kalimit të preambulës është i aktivizuar, MAC kontrollon vetëm për karakterin START për të lejuar preambulën e personalizuar. |
— | |
| U shtua një regjistër i ri për të mundësuar kontrollin e preambulës: • Në regjistrat RX MAC, regjistri në offset 0x50A [4] mund të shkruhet në 1 për të mundësuar kontrollin e preambulës. Ky regjistër është një "mos kujdes" kur është aktivizuar kalimi i preambulës. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Tabela 11. v19.1 Prill 2019
| Përshkrimi | Ndikimi |
| Riemërtoi parametrin Enable Altera Debug Master Endpoint (ADME) në Aktivizo Native PHY Debug Master Endpoint (NPDME) sipas riemërtimit të Intel në softuerin Intel Quartus Prime Pro Edition. Softueri Intel Quartus Prime Standard Edition ende përdor Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Tabela 12. Versioni 17.0 maj 2017
| Përshkrimi | Ndikimi |
| Shtuar veçori hije për leximin e regjistrave të statistikave. • Në regjistrat e statistikave TX, u zëvendësua regjistri CLEAR_TX_STATS në offset 0x845 me regjistrin e ri CNTR_TX_CONFIG. Regjistri i ri shton një kërkesë hije dhe një bit të qartë të gabimit të barazisë në bitin që pastron të gjithë regjistrat e statistikave TX. U shtua regjistër i ri CNTR_RX_STATUS në offset 0x846, që përfshin një bit të gabimit të barazisë dhe një bit statusi për kërkesën hije. • Në regjistrat e statistikave RX, zëvendësohet regjistri CLEAR_RX_STATS në kompensim 0x945 me regjistrin e ri CNTR_RX_CONFIG. Regjistri i ri shton një kërkesë hije dhe një bit të qartë të gabimit të barazisë në bit që pastron të gjithë regjistrat e statistikave TX. U shtua regjistër i ri CNTR_TX_STATUS në offset 0x946, që përfshin një bit barazi-error dhe një bit statusi për kërkesën hije. |
Funksioni i ri mbështet besueshmërinë e përmirësuar në leximet e numëratorit të statistikave. Për të lexuar një numërues statistikash, fillimisht vendosni bitin e kërkesës së hijes për atë grup regjistrash (RX ose TX) dhe më pas lexoni nga një fotografi e regjistrit. Vlerat e leximit ndalojnë së rrituri ndërsa funksioni i hijes është në fuqi, por numëruesit themelorë vazhdojnë të rriten. Pasi të rivendosni kërkesën, numëruesit rifillojnë vlerat e tyre të grumbulluara. Përveç kësaj, fushat e reja të regjistrit përfshijnë statusin e gabimit të barazisë dhe bitet e qarta. |
| Formati i shënjuesit të shtrirjes RS-FEC i modifikuar për të qenë në përputhje me Klauzolën 108 të finalizuar tashmë të IEEE 802.3by specifikim. Më parë, veçoria RS-FEC përputhej me orarin 25 të Konsorciumit 50G/3G, përpara IEEE finalizimi i specifikimeve. |
RX RS-FEC tani zbulon dhe kyçet në shënuesit e vjetër dhe të ri të shtrirjes, por TX RS-FEC gjeneron vetëm formatin e ri të shënuesit të shtrirjes IEEE. |
Informacione të Përafërta
- 25G Ethernet IP Core Udhëzues përdoruesi
- Gabim për bërthamën IP të Ethernetit 25G në bazën e njohurive
3.5. 25G Ethernet IP Core v16.1
Tabela 13. Versioni 16.1 Tetor 2016
| Përshkrimi | Ndikimi |
| Lëshimi fillestar në Bibliotekën IP të Intel FPGA. | — |
Informacione të Përafërta
- 25G Ethernet IP Core Udhëzues përdoruesi
- Gabim për bërthamën IP të Ethernetit 25G në bazën e njohurive
3.6. Arkivi i Udhëzuesit të Përdoruesit të 25G Ethernet Intel Arria® 10 FPGA IP
Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.
Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.
| Versioni i Intel Quartus Prime | Versioni IP | Udhëzues përdorimi |
| 20.3 | 19.4.0 | Udhëzues përdoruesi 25G Ethernet Intel Arria® 10 FPGA IP |
| 19.4 | 19.4.0 | Udhëzues përdoruesi 25G Ethernet Intel Arria 10 FPGA IP |
| 17.0 | 17.0 | Udhëzues përdoruesi 25G Ethernet Intel Arria 10 FPGA IP |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Përdorues Udhëzues Arkivi
Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP.
Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.
| Versioni i Intel Quartus Prime | Versioni Core IP | Udhëzues përdorimi |
| 16.1 | 16.1 | 25G Ethernet Design ExampUdhëzuesi i Përdoruesit |
25G Ethernet Intel® FPGA IP Shënime lëshimi
Versioni Online
Dërgo koment
ID: 683067
Versioni: 2022.09.26
Dokumentet / Burimet
 |
intel 25G Ethernet Intel FPGA IP [pdfUdhëzuesi i përdoruesit 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |