E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP Design Example

Vodnik za hiter začetek

Jedro E-Tile 40G Ethernet Intel® FPGA IP z nizko zakasnitvijo zagotavlja preskusno mizo za simulacijo in zasnovo strojne opreme, npr.ampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample urejevalnik parametrov IP Intel Quartus® Prime samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi. Poleg tega lahko prenesete prevedeno zasnovo strojne opreme v Intelov razvojni komplet za posamezne naprave za interoperativno testiranje. Intel FPGA IP vključuje tudi primerek samo za prevajanjeample projekt, ki ga lahko uporabite za hitro oceno osrednjega območja IP in časa. E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP podpira načrtovanje nprample generacije s širokim razponom parametrov. Vendar pa je dizajn exampDatoteke ne zajemajo vseh možnih parametracij E-Tile 40G Ethernet Intel FPGA IP Core z nizko zakasnitvijo.

Razvojni koraki za oblikovanje Example

Povezane informacije

• E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP Uporabniški priročnik
  Za podrobne informacije o E-Tile 40G Ethernet IP z nizko zakasnitvijo.
• Opombe ob izdaji E-Tile 40G Ethernet Intel FPGA IP z nizko zakasnitvijo
  Opombe o izdaji IP navajajo spremembe IP v določeni izdaji.

Ustvarjanje načrta Example

Postopek

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.

Example zavihek Design v urejevalniku parametrov E-Tile 40G Ethernet z nizko zakasnitvijo
Izberite Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit za ustvarjanje načrta nprampza naprave Intel Stratix® 10. Izberite Agilex F-series Transceiver-SoC Development Kit za ustvarjanje načrta nprampza naprave Intel Agilex™.

Sledite tem korakom za ustvarjanje načrta strojne opreme nprample in testna miza:

1. V programski opremi Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt
   ustvariti nov projekt Intel Quartus Prime, oz File ➤ Open Project, da odprete obstoječi projekt programske opreme Intel Quartus Prime. Čarovnik vas pozove, da določite družino naprav in napravo.
   Opomba: Dizajn prample prepiše izbor z napravo na ciljni plošči. Ciljno ploščo določite v meniju za oblikovanje nprample možnosti v Example zavihek Oblikovanje (8. korak).
2. V katalogu IP poiščite in izberite Low Latency E-Tile 40G Ethernet Intel FPGA IP. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo različico IP po meri. Urejevalnik parametrov IP Intel Quartus Prime shrani nastavitve variacije IP v a file imenovan .ip.
4. Kliknite OK. Prikaže se urejevalnik parametrov IP.
5. Na zavihku IP določite parametre za svojo različico jedra IP.
   Opomba: E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP design exampdatoteka ne simulira pravilno in ne deluje pravilno, če podate katerega od naslednjih parametrov:
   1. Omogoči prehod preambule je vklopljen
   2. Zakasnitev pripravljenosti je nastavljena na vrednost 3
   3. Omogoči vstavljanje CRC TX je izklopljeno
6. Na Example zavihek Oblikovanje, pod Example Oblikovanje Files, omogočite možnost Simulacija, da ustvarite preskusno napravo, in izberite možnost Sinteza, da ustvarite načrt samo za prevajanje in strojno opremo npr.amples.
   Opomba: Na prample zavihek Design, pod Generated HDL Format, je na voljo samo Verilog HDL. To jedro IP ne podpira VHDL.
7. Pod Target Development Kit izberite Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ali Agilex F-series Transceiver-SoC Development Kit.
   Opomba: Razvojni komplet, ki ga izberete, prepiše izbiro naprave v koraku
   1. Ciljna naprava Intel Stratix 10 E-tile je 1SG280LU3F50E3VGS1.
   2. Cilj naprave Intel Agilex E-tile je AGFB014R24A2E2VR0.
8. Kliknite Generate Example Design gumb. Možnost Select ExampPrikaže se okno Design Directory.
9. Če želite spremeniti dizajn nprampdatotečna pot imenika ali ime iz prikazanih privzetih vrednosti (alt_e40c3_0_example_design), poiščite novo pot in vnesite nov dizajn nprampime imenika datoteke (ample_dir>).
10. Kliknite OK.

Povezane informacije

• Parametri jedra IP
  Zagotavlja več informacij o prilagajanju jedra IP.
• Razvojni komplet za celovitost signala Intel Stratix 10 E-Tile TX
• Razvojni komplet FPGA Intel Agilex serije F

Oblikovanje Example Parametri

Parametri v Example zavihek Oblikovanje

Parameter	Opis
Izberite Oblikovanje	Na voljo exampzasnove datotek za nastavitve parametrov IP. Ko izberete dizajn iz knjižnice prednastavitev, to polje prikaže izbrani dizajn.
Example Oblikovanje Files	The fileustvariti za različne razvojne faze. •    Simulacija— ustvarja potrebno files za simulacijo exampoblikovanje. •    Sinteza- ustvarja sintezo files. Uporabi te files prevesti zasnovo v programski opremi Intel Quartus Prime Pro Edition za testiranje strojne opreme in izvesti analizo statičnega časa.
Ustvari File Oblika	Format RTL files za simulacijo—Verilog ali VHDL.
Izberite tablo	Podprta strojna oprema za izvedbo načrta. Ko izberete Intelovo razvojno ploščo, se Ciljna naprava je tisti, ki se ujema z napravo v razvojnem kompletu. Če ta meni ni na voljo, ni podprte plošče za možnosti, ki jih izberete. Agilex F-series Transceiver-SoC Development Kit: Ta možnost vam omogoča preizkus zasnove nprampna izbranem razvojnem kompletu Intel FPGA IP. Ta možnost samodejno izbere Ciljna naprava od AGFB014R24A2E2VR0. Če ima vaša revizija plošče drugačno stopnjo naprave, lahko spremenite ciljno napravo.
nadaljevanje ...

Parameter	Opis
	Stratix 10 TX E-Tile komplet za razvoj celovitosti signala oddajnika: Ta možnost vam omogoča preizkus zasnove nprampna izbranem razvojnem kompletu Intel FPGA IP. Ta možnost samodejno izbere Ciljna naprava od 1ST280EY2F55E2VG. Če ima vaša revizija plošče drugačno stopnjo naprave, lahko spremenite ciljno napravo. Noben: Ta možnost izključuje vidike strojne opreme za načrtovanje nprample.

Struktura imenika
Zasnova jedra E-Tile 40G Ethernet IP z nizko zakasnitvijo nprample file imeniki vsebujejo naslednje ustvarjene files za oblikovanje nprample.

Struktura imenika za ustvarjeno zasnovo Example

• Simulacija files (samo preskusna miza za simulacijo) se nahajajo vample_dir>/primerample_testbench.
• Samo kompilacija example design se nahaja vample_dir>/ kompilacija_test_design.
• Konfiguracija in preizkus strojne opreme files (zasnova strojne opreme nprample) se nahajajo vample_dir>/hardware_test_design

Imenik in File Opisi

File Imena	Opis
eth_ex_40g.qpf	Projekt Intel Quartus Prime file.
eth_ex_40g.qsf	Nastavitve projekta Intel Quartus Prime file.
nadaljevanje ...

File Imena	Opis
eth_ex_40g.sdc	Synopsys* Oblikovalske omejitve file. To lahko kopirate in spreminjate file za lastno zasnovo E-Tile 40G Ethernet Intel FPGA IP z nizko zakasnitvijo.
eth_ex_40g.srf	Pravilo za zatiranje sporočil projekta Intel Quartus Prime file.
eth_ex_40g.v	Verilog HDL design na najvišji ravni nprample file.
eth_ex_40g_clock.sdc	Omejitve oblikovanja Synopsys file za ure.
skupno/	Oblikovanje strojne opreme nprample podpora files.
hwtest/main.tcl	Glavni file za dostop do sistemske konzole.

Simulacija zasnove Example Testbench
Zasnovo lahko prevedete in simulirate tako, da zaženete simulacijski skript iz ukaznega poziva.

1. V ukaznem pozivu spremenite delovni imenik vample_dir>/primerample_testbench.
2. Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju

Navodila za simulacijo preskusne mize

Simulator	Navodila
ModelSim*	V ukazno vrstico vnesite vsim -do run_vsim.do. Če želite simulirati, ne da bi prikazali GUI ModelSim, vnesite vsim -c -do run_vsim.do. Opomba: Simulatorja ModelSim-AE in ModelSim-ASE ne moreta simulirati tega jedra IP. Uporabiti morate drug podprt simulator ModelSim, kot je ModelSim SE.
VCS*	V ukazno vrstico vnesite sh run_vcs.sh
VCS MX	V ukazno vrstico vnesite sh run_vcsmx.sh. Uporabite ta skript, ko načrt vsebuje Verilog HDL in System Verilog z VHDL.
NCSim	V ukazno vrstico vnesite sh run_ncsim.sh
Xcelium*	V ukazno vrstico vnesite sh run_xcelium.sh

Uspešna simulacija se konča z naslednjim sporočilom: Simulacija opravljena. ali Testbench dokončan. Po uspešnem zaključku lahko analizirate rezultate.

Prevajanje in konfiguriranje načrta Example v strojni opremi
Urejevalnik jedrnih parametrov IP Intel FPGA vam omogoča prevajanje in konfiguracijo zasnove nprample na ciljnem razvojnem kompletu

Za prevajanje in konfiguracijo načrta nprampna strojni opremi sledite tem korakom:

1. Zaženite programsko opremo Intel Quartus Prime Pro Edition in izberite Processing ➤ Start Compilation, da prevedete načrt.
2. Ko ustvarite objekt SRAM file .sof sledite tem korakom za programiranje zasnove strojne opreme nprample na napravi Intel:
   1. Izberite Orodja ➤ Programer.
   2. V Programerju kliknite Nastavitev strojne opreme.
   3. Izberite napravo za programiranje.
   4. Izberite in dodajte ploščo Intel TX v sejo Intel Quartus Prime Pro Edition.
   5. Prepričajte se, da je način nastavljen na JTAG.
   6. Izberite napravo Intel in kliknite Dodaj napravo. Programer prikaže blokovni diagram povezav med napravami na vaši plošči.
   7. V vrstici z vašim .sof potrdite polje za .sof.
   8. Vklopite možnost Program/Configure za datoteko .sof.
   9. Kliknite Start.

Povezane informacije

• Inkrementalna kompilacija za hierarhično in timsko načrtovanje
• Programiranje naprav Intel FPGA

Spreminjanje ciljne naprave v zasnovi strojne opreme Nprample
Če ste kot ciljno napravo izbrali Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit, nizko zakasnitev E-Tile 40G Ethernet Intel FPGA IP jedro ustvari strojno exampzasnova datoteke za ciljno napravo 1ST280EY2F55E2VG. Če ste kot ciljno napravo izbrali Agilex F-series Transceiver-SoC Development Kit, nizko zakasnitev E-Tile 40G Ethernet Intel FPGA IP jedro ustvari strojno exampzasnova datoteke za ciljno napravo AGFB014R24A2E2VR0. Navedena ciljna naprava se lahko razlikuje od naprave v vašem razvojnem kompletu. Če želite spremeniti ciljno napravo v zasnovi strojne opreme, nprample, sledite tem korakom:

1. Zaženite programsko opremo Intel Quartus Prime Pro Edition in odprite projekt za testiranje strojne opreme file /hardware_test_design/eth_ex_40g.qpf.
2. V meniju Dodelitve kliknite Naprava. Prikaže se pogovorno okno Naprava.
3. V pogovornem oknu Naprava izberite tabelo ciljnih naprav, ki temelji na E-ploščici, ki se ujema s številko dela naprave na vašem razvojnem kompletu. Glejte povezavo do razvojnega kompleta na Intel webspletno mesto za več informacij.
4. Ko izberete napravo, se prikaže poziv, kot je prikazano na spodnji sliki. Izberite Ne, da ohranite ustvarjene dodelitve nožic in dodelitve V/I.
   Poziv Intel Quartus Prime za izbiro naprave
5. Izvedite popolno kompilacijo svojega dizajna.

Zdaj lahko preizkusite zasnovo na vaši strojni opremi.

Povezane informacije

• Razvojni komplet za celovitost signala Intel Stratix 10 E-Tile TX
• Razvojni komplet FPGA Intel Agilex serije F

Preizkušanje nizke zakasnitve E-Tile 40G Ethernet Intel FPGA IP Design v strojni opremi
Ko prevedete nizko zakasnitev E-Tile 40G Ethernet Intel FPGA IP jedrna zasnova nprampin ga konfigurirate v svoji napravi Intel, lahko uporabite sistemsko konzolo za programiranje jedra IP in njegovih vdelanih registrov jedra Native PHY IP. Za vklop sistemske konzole in preizkus zasnove strojne opreme nprample, sledite tem korakom:

1. V programski opremi Intel Quartus Prime Pro Edition izberite Orodja ➤ Orodja za odpravljanje napak v sistemu ➤ Sistemska konzola, da zaženete sistemsko konzolo.
2. V podoknu konzole Tcl vnesite cd hwtest, da spremenite imenik v /hardware_test_design/hwtest.
3. Vnesite source main.tcl, da odprete povezavo z JTAG gospodar.

Dodatna zasnova nprampza programiranje jedra IP so na voljo ukazi:

• chkphy_status: prikaže urne frekvence in stanje PHY zaklepanja.
• chkmac_stats: prikaže vrednosti v statističnih števcih MAC.
• clear_all_stats: Počisti števce statistike jedra IP.
• start_pkt_gen: Zažene generator paketov.
• stop_pkt_gen: Ustavi generator paketov.
• sys_reset_digital_analog: Ponastavitev sistema.
• loop_on: Vklopi notranjo serijsko povratno zanko
• loop_off: Izklopi notranjo serijsko povratno zanko.
• reg_read : Vrne vrednost registra jedra IP pri .
• reg_write : Piše v jedrni register IP na naslovu .

Sledite preskusnemu postopku v razdelku Preizkušanje strojne opreme načrta exampin opazujte rezultate testa v sistemski konzoli.

Povezane informacije
Analiziranje in odpravljanje napak v načrtih s sistemsko konzolo

Oblikovanje Example Opis

Zasnova 40G Ethernet, ki temelji na E-ploščici, nprampLe prikazuje funkcije Intelovega IP jedra E-Tile 40G Ethernet z nizko zakasnitvijo, z vmesnikom oddajnika-sprejemnika na osnovi E-tile, ki je združljiv s standardno specifikacijo CAUI-802.3 IEEE 4ba. Dizajn lahko ustvarite iz Example Zavihek Design v urejevalniku IP parametrov E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA.
Za ustvarjanje dizajna nprample, morate najprej nastaviti vrednosti parametrov za različico jedra IP, ki jo nameravate ustvariti v svojem končnem izdelku. Ustvarjanje dizajna nprample ustvari kopijo jedra IP; testna miza in oblikovanje strojne opreme nprampuporabite to različico kot DUT. Če vrednosti parametrov za DUT ne nastavite tako, da se ujemajo z vrednostmi parametrov v vašem končnem izdelku, se načrt nprample, ki ga ustvarite, ne izvaja različice jedra IP, ki jo nameravate.

Opomba:
Testna miza prikazuje osnovni preizkus jedra IP. Ni mišljeno kot nadomestilo za okolje za popolno preverjanje. Izvesti morate obsežnejšo verifikacijo svoje lastne zasnove E-Tile 40G Ethernet Intel FPGA IP z nizko zakasnitvijo v simulaciji in strojni opremi.

Lastnosti

• Podpira jedro 40G Ethernet MAC/PCS IP za oddajnik-sprejemnik E-tile z uporabo naprave Intel Stratix 10 ali Intel Agilex.
• Podpira prehod preambule in usposabljanje za povezavo.
• Ustvari dizajn examps funkcijo števcev statistike MAC.
• Ponuja preskusno mizo in simulacijski skript.

Zahteve glede strojne in programske opreme
Za preizkus bivšegaampza oblikovanje uporabite naslednjo strojno in programsko opremo:

• Programska oprema Intel Quartus Prime Pro Edition
• Sistemska konzola
• ModelSim, VCS, VCS MX, NCSim ali Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ali Intel Agilex F-series Transceiver-SoC Development Kit

Funkcionalni opis
V tem razdelku je opisano jedro IP 40G Ethernet MAC/PCS z uporabo naprave Intel v sprejemniku in oddajniku, ki temelji na E-ploščici. V smeri oddajanja MAC sprejme odjemalske okvirje in vstavi medpaketno vrzel (IPG), preambulo, začetek ločila okvirja (SFD), oblazinjenje in bite CRC, preden jih posreduje PHY. PHY kodira okvir MAC, kot je potrebno za zanesljiv prenos preko medija do oddaljenega konca. V smeri sprejema PHY posreduje okvirje MAC-ju. MAC sprejema okvirje iz PHY, izvaja preverjanja, izloči CRC, preambulo in SFD ter posreduje preostanek okvirja odjemalcu.

Simulacija

Testna naprava pošilja promet skozi jedro IP, pri čemer izvaja oddajno in sprejemno stran jedra IP.

E-Tile 40G Ethernet Design Exampblokovni diagram

Zasnova simulacije nprample test najvišje ravni file je basic_avl_tb_top.sv. to file zagotavlja referenčno uro clk_ref 156.25 Mhz za PHY. Vključuje nalogo za pošiljanje in prejemanje 10 paketov.

E-Tile 40G Ethernet Core Preizkusna naprava z nizko zakasnitvijo File Opisi

File Imena	Opis
Testna miza in simulacija Files
osnovni_avl_tb_top.sv	Testna miza najvišje ravni file. Testna miza ustvari primerek DUT in zažene naloge Verilog HDL za ustvarjanje in sprejemanje paketov.
osnovni_avl_tb_top_nc.sv	Testna miza najvišje ravni file združljiv s simulatorjem NCSim.
basic_avl_tb_top_msim.sv	Testna miza najvišje ravni file združljiv s simulatorjem ModelSim.
Skripte testnega orodja
run_vsim.do	Skript Mentor Graphics* ModelSim za zagon preskusne naprave.
run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
nadaljevanje ...

File Imena	Opis
run_vcsmx.sh	Skript Synopsys VCS MX (združuje Verilog HDL in System Verilog z VHDL) za zagon preskusne naprave.
run_ncsim.sh	Skript Cadence NCSim za zagon preskusne naprave.
run_xcelium.sh	Skript Cadence Xcelium za zagon preskusne naprave.

Uspešen preskusni zagon prikaže izpis, ki potrjuje naslednje vedenje:

1. Čakam, da se ura RX poravna
2. Tiskanje stanja PHY
3. Pošiljanje 10 paketov
4. Prejem 10 paketov
5. Prikaz "Testbench complete."

Naslednji sampizhod datoteke ponazarja uspešen preskus simulacije:

• #Čakanje na RX poravnavo
• Poravnava #RX zaklenjena
• #RX poravnava voznega pasu zaklenjena
• #TX omogočeno
• #**Pošiljanje paketa 1…
• #**Pošiljanje paketa 2…
• #**Pošiljanje paketa 3…
• #**Pošiljanje paketa 4…
• #**Pošiljanje paketa 5…
• #**Pošiljanje paketa 6…
• #**Pošiljanje paketa 7…
• #**Prejet paket 1…
• #**Pošiljanje paketa 8…
• #**Prejet paket 2…
• #**Pošiljanje paketa 9…
• #**Prejet paket 3…
• #**Pošiljanje paketa 10…
• #**Prejet paket 4…
• #**Prejet paket 5…
• #**Prejet paket 6…
• #**Prejet paket 7…
• #**Prejet paket 8…
• #**Prejet paket 9…
• #**Prejet paket 10…

Povezane informacije
Simulacija zasnove Example Testbench na strani 7

Testiranje strojne opreme
Pri zasnovi strojne opreme nprample, lahko programirate jedro IP v načinu notranje serijske povratne zanke in ustvarite promet na oddajni strani, ki se vrne nazaj skozi sprejemno stran.

Zasnova strojne opreme E-Tile 40G Ethernet IP z nizko zakasnitvijo Example blokovni diagram visoke ravni

Zasnova strojne opreme E-Tile 40G Ethernet z nizko zakasnitvijo nprampvsebuje naslednje komponente:

• E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP jedro.
• Odjemalska logika, ki usklajuje programiranje jedra IP ter generiranje in preverjanje paketov.
• IOPLL za generiranje 100 MHz ure iz 50 MHz vhodne ure v zasnovo strojne opreme npr.ample.
• JTAG krmilnik, ki komunicira z Intel System Console. Z logiko odjemalca komunicirate prek sistemske konzole.

Sledite postopku na navedeni povezani informacijski povezavi, da preizkusite zasnovo nprample v izbrani strojni opremi.

Povezane informacije

• Preizkušanje nizke zakasnitve E-Tile 40G Ethernet Intel FPGA IP Design v strojni opremi na strani 9
• Analiziranje in odpravljanje napak v načrtih s sistemsko konzolo

Notranji preizkus povratne zanke
Zaženite te korake, da izvedete notranji preskus povratne zanke:

1. Ponastavite sistem.
   sys_reset_digital_analog
2. Prikažite frekvenco ure in stanje PHY.
   chkphy_status
3. Vklopite notranji preizkus povratne zanke.
   loop_on
4. Prikažite frekvenco ure in stanje PHY. Rx_clk je nastavljen na 312.5 MHz in
   rx_pcs_ready je nastavljen na 1.
   chkphy_status
5. Zaženite generator paketov.
   start_pkt_gen
6. Ustavite generator paketov.
   stop_pkt_gen
7. Review število poslanih in prejetih paketov.
   chkmac_stats
8. Izklopite notranji preizkus povratne zanke.
   loop_off

Zunanji preizkus povratne zanke
Zaženite te korake, da izvedete zunanji preskus povratne zanke:

1. Ponastavite sistem.
   sys_reset_digital_analog
2. Prikažite frekvenco ure in stanje PHY. Rx_clk je nastavljen na 312.5 MHz in
   rx_pcs_ready je nastavljen na 1. chkphy_status
3. Zaženite generator paketov.
   start_pkt_gen
4. Ustavite generator paketov.
   stop_pkt_gen
5. Review število poslanih in prejetih paketov.
   chkmac_stats

E-Tile 40G Ethernet Design Example Registri

Zasnova strojne opreme E-Tile 40G Ethernet z nizko zakasnitvijo Example Register Map
Navaja obsege registrov preslikanih v pomnilnik za načrt strojne opreme nprample. Do teh registrov dostopate s funkcijama reg_read in reg_write v sistemski konzoli.

Odmik besed	Vrsta registra
0x300-0x3FF	PHY registri
0x400-0x4FF	TX MAC registri
0x500-0x5FF	RX MAC registri
0x800-0x8FF	Statistični števci – smer TX
0x900-0x9FF	Statistični števci registrov – RX smer
0x1000-1016	Paketni odjemalec se registrira

Registri paketnega odjemalca
Prilagodite lahko zasnovo strojne opreme E-Tile 40G Ethernet z nizko zakasnitvijo, nprample s programiranjem registrov strank.

Addr	Ime	bit	Opis	HW Ponastavi vrednost	Dostop
0x1008	Konfiguracija velikosti paketa	[29:0]	Določite velikost prenosnega paketa v bajtih. Ti biti so odvisni od registra PKT_GEN_TX_CTRL. • Bit [29:16]: Določite zgornjo mejo velikosti paketa v bajtih. To velja le za inkrementalni način. • Bit [13:0]: — Za fiksni način ti biti določajo velikost prenosnega paketa v bajtih. — Za inkrementalni način ti biti določajo inkrementalne bajte za paket.	0x25800040	RW
0x1009	Nadzor številke paketa	[31:0]	Določite število paketov za prenos iz generatorja paketov.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Rezervirano. • Bit [1]: Bit za onemogočanje generatorja paketov. Ta bit nastavite na vrednost 1, da izklopite generator paketov, in ga ponastavite na vrednost 0, da vklopite generator paketov. • Bit [2]: Rezervirano. • Bit [3]: ima vrednost 1, če je jedro IP v načinu povratne zanke MAC; ima vrednost 0, če odjemalec paketov uporablja generator paketov.	0x6	RW
nadaljevanje ...

Addr	Ime	bit	Opis	HW Ponastavi vrednost	Dostop
			• Bit [5:4]: — 00: Naključni način — 01: Fiksni način — 10: Inkrementalni način • Bit [6]: ta bit nastavite na 1 za uporabo registra 0x1009 za izklop generatorja paketov na podlagi fiksnega števila paketov za prenos. V nasprotnem primeru se za izklop generatorja paketov uporabi bit [1] registra PKT_GEN_TX_CTRL. • Bit [7]: — 1: Za prenos brez vrzeli med paketi. — 0: Za prenos z naključno vrzeljo med paketi.
0x1011	Ciljni naslov nižjih 32 bitov	[31:0]	Ciljni naslov (spodnjih 32 bitov)	0x56780ADD	RW
0x1012	Ciljni naslov zgornjih 16 bitov	[15:0]	Ciljni naslov (zgornjih 16 bitov)	0x1234	RW
0x1013	Izvorni naslov nižjih 32 bitov	[31:0]	Izvorni naslov (spodnjih 32 bitov)	0x43210ADD	RW
0x1014	Izvorni naslov zgornjih 16 bitov	[15:0]	Izvorni naslov (zgornjih 16 bitov)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	Ponastavitev povratne zanke MAC. Nastavite na vrednost 1, da ponastavite načrt npramppovratna zanka MAC.	1'b0	RW

Povezane informacije
Opisi nadzornih in statusnih registrov E-Tile 40G Ethernet Opisuje jedrne registre IP E-Tile 40G Ethernet z nizko zakasnitvijo.

Oblikovanje Example vmesniški signali
Preskusna naprava E-Tile 40G Ethernet z nizko zakasnitvijo je samostojna in ne zahteva, da poganjate vhodne signale.

Zasnova strojne opreme E-Tile 40G Ethernet z nizko zakasnitvijo Example vmesniški signali

Signal	Smer	Komentarji
clk50	Vnos	To uro poganja oscilator plošče. • Pogon pri 50 MHz na plošči Intel Stratix 10. • Pogon pri 100 MHz na plošči Intel Agilex. Zasnova strojne opreme nprample usmeri to uro na vhod IOPLL v napravi in ​​konfigurira IOPLL, da interno poganja uro 100 MHz.
clk_ref	Vnos	Pogon na 156.25 MHz.
nadaljevanje ...

Signal	Smer	Komentarji
cpu_resetn	Vnos	Ponastavi jedro IP. Aktivno nizko. Poganja globalno trdo ponastavitev csr_reset_n v jedro IP.
tx_serial[3:0]	Izhod	Oddajnik PHY izhodni serijski podatki.
rx_serial[3:0]	Vnos	Oddajnik-sprejemnik PHY vnese serijske podatke.
user_led [7:0]	Izhod	Statusni signali. Zasnova strojne opreme nprample povezuje te bite za pogon LED na ciljni plošči. Posamezni biti odražajo naslednje vrednosti signala in obnašanje ure: • [0]: Glavni signal ponastavitve v jedro IP • [1]: Razdeljena različica clk_ref • [2]: Razdeljena različica clk50 • [3]: Razdeljena različica 100 MHz statusne ure • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Povezane informacije
Vmesniki in opisi signalov Ponujajo podrobne opise jedrnih signalov E-Tile 40G Ethernet IP z nizko zakasnitvijo in vmesnikov, ki jim pripadajo.

E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP arhivi
Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica Intel Quartus Prime	Različica IP Core	Uporabniški priročnik
20.1	19.1.0	E-Tile 40G Ethernet Design Example Uporabniški priročnik

Zgodovina revizij dokumenta za E-ploščico z nizko zakasnitvijo 40G Ethernet Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2020.06.22	20.2	20.0.0	Dodana podpora za naprave Intel Agilex.
2020.04.13	20.1	19.1.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.

Dokumenti / Viri

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Uporabniški priročnik E-Tile z nizko zakasnitvijo 40G Ethernet Intel FPGA IP Design Example, nizka zakasnitev, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Reference

• Uporabniški priročnik